JP3905660B2 - Micro-computers and micro-computer system - Google Patents

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JP3905660B2
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直幹 三ッ石
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株式会社ルネサステクノロジ
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【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、中央処理装置とデータ転送装置を内蔵したマイクロコンピュータ、更には、そのようなマイクロコンピュータを用いたマイクロコンピュータシステムに関するものである。 The present invention includes a microcomputer with a built-in central processing unit and a data transfer device, and further relates to a microcomputer system using such a microcomputer.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
マイクロコンピュータの一例として、昭和59年11月30日オーム社発行の『LSIハンドブック』P540及びP541には、中央処理装置(CPU)を中心にしてプログラム保持用のROM(リードオンリメモリ)、データ保持用のRAM(ランダムアクセスメモリ)、及びデータの入出力を行なうための入出力回路などの機能ブロックが一つの半導体基板上に形成されて成るものが記載されている。 As one example of the microcomputer, the "LSI Handbook" P540 and P541 Ohm, published November 30, 1984, the central processing unit ROM for by the program held in the centered (CPU) (read only memory), data retention use of RAM (random access memory), and functional blocks, such as input-output circuit for inputting and outputting data is described what made be formed on a single semiconductor substrate.
【0003】 [0003]
マイクロコンピュータとして、ダイレクトメモリアクセスコントローラ(DMAC)を内蔵し、CPUとは独立にデータ転送可能にされたものがある。 As a microcomputer, a built-in direct memory access controller (DMAC), there is made possible a data transfer independently of the CPU. このようなマイクロコンピュータについて記載された文献の例として特開平5−307516号公報がある。 There is JP-A 5-307516 discloses as an example of a document described for such a microcomputer.
【0004】 [0004]
また、マイクロコンピュータの中には、外部に対してバス権を開放する外部バス権解放機能を持ち、外部バス権解放中も、CPUによるROMリードなどの、内部バスの動作が可能なものがある。 Further, in the microcomputer, has an external bus release function for releasing the bus right to the external, while the external bus is freed, such as ROM read by the CPU, there is capable of operating the internal bus . このようなマイクロコンピュータの外部バスに、DMACを接続すれば、CPUによるROMリードなどの内部バスの動作と、外部のDMACによる外部バス上のデータ転送と、を並行して行うことができる。 The external bus such microcomputer, by connecting the DMAC, operation of the internal bus, such as ROM read by the CPU, can be performed in parallel, and data transfer on the external bus by an external DMAC.
【0005】 [0005]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
本発明者は前記DMAC内蔵マイクロコンピュータやそれを用いたシステム、更には、前記外部バス権開放機能を持つマイクロコンピュータの外部にDMACを接続したシステムについて検討した。 The present inventors have the DMAC internal microcomputer and system using the same, and further, was examined system connected to DMAC to an external microcomputer with the external bus release function.
【0006】 [0006]
先ず、DMAC内蔵マイクロコンピュータにおいて、そのDMACは、割り込み要求によって起動でき、リピートモード、ブロック転送モードなどを行なうことができる。 First, in DMAC internal microcomputer, the DMAC that is activated by an interrupt request, it is possible to perform repeat mode, and block transfer mode. プリンタなどのシステムにおいて、DMAC内蔵マイクロコンピュータは、ステッピングモータの制御(複数)やプリンタの印字データ制御、更には、受信データのメモリへの蓄積に好適であり、DMACは複数のデータ転送チャネルを持つことができる。 In systems such as printers, the DMAC internal microcomputer control of the stepping motor (s) and printers print data control, furthermore, is suitable for storage in the memory of the receiving data, DMAC has a plurality of data transfer channels be able to.
【0007】 [0007]
しかしながら、DMACの転送制御はCPUの動作とは独立しているが、バスを共有しているために、データ転送に必要なバスサイクルはCPUの動作を停止させてしまう。 However, although the transfer control of the DMAC is independent of the operation of the CPU, in order to share the bus, the bus cycles required for data transfer thus stops the operation of the CPU. 例えば、内蔵DMACによりRAMから入出力回路へデータを転送する場合、RAMのアクセスを2ステート、入出力回路のアクセスを3ステートとして、デッドサイクル1ステートを含めれば、そのデータ転送には6ステートを要する。 For example, when transferring data to the output circuit from the RAM Built DMAC, the access RAM 2 state, as the access to three-state output circuit, if you include a dead cycle state, six states in the data transfer required. この期間、CPUはバスを用いることはできない。 During this period, CPU can not be used the bus. 特に制限されないが、ここでは、マイクロコンピュータのようなデータ処理LSIの基準クロックの1周期を1ステートとする。 Is not particularly limited, here, one cycle of the reference clock of the data processing LSI such as a microcomputer and one state.
【0008】 [0008]
これに対して、前記外部バス権開放機能を持つマイクロコンピュータの外部にDMACを接続したシステムでは、CPUのROMリードなどの内部バスの動作と、外部のDMACによる外部バス上でのデータ転送とを並行して行うことができる。 In contrast, in the system connected to DMAC to an external microcomputer with external bus release function, operation and the internal bus, such as a ROM read CPU, and a data transfer on the external bus by an external DMAC it can be carried out in parallel.
【0009】 [0009]
しかしながら、外部バス権解放は、そのバス権の授受の際に、外部との間でのアクノレッジ信号やリクエスト信号などを認識しなければならず、少なくとも、そのための動作時間が余計にかかる。 However, the external bus release, when the transfer of the bus, it is necessary to recognize and acknowledge signals and request signals between the external, at least, the operation time therefor according to extra. また、マイクロコンピュータと外部のDMACのバスが衝突したりしないようにするために、双方がバスを使用しない時間が発生したりして、実際の動作に関係のないオーバヘッドを発生し易い。 Further, in order to bus microcomputer and external DMAC is not collide, both with or generated time not to use the bus, generates the overhead is not related to the actual operation easily. 一回のデータ転送の前後に、オーバヘッドが発生してしまうのでは、実際のデータ転送の時間に比較してこれを無視することはできない。 Before and after one data transfer, than overhead occurs, it is impossible to ignore this compared to the actual data transfer time. また、マイクロコンピュータ外部のDMACに、汎用的なものを使用すれば、使用しない機能が生じてしまい、費用対効果の面で得策とは言えない。 Further, the microcomputer external DMAC, Using generic ones, will occur does not use functions, it can not be said advantageous in terms of cost-effectiveness. また、各システムに適したDMACを個別に開発することは可能だが、マイクロコンピュータと別のLSIを新たに開発することは、製造費用などの面で不利になりやすい。 Further, Although it is possible to develop the DMAC suitable for each system separately, to newly developed micro computer and another LSI it is likely disadvantageous in terms of manufacturing cost.
【0010】 [0010]
また、例えば、プリンタなどのシステムにおいて、印刷中には、プリンタを駆動するためのステッピングモータの駆動が必要であり、印字データの加工など、システムに固有のデータ処理を行う必要もあり、また、プリンタの動作状態とは非同期でデータ受信を行う必要がある。 Further, for example, in a system such as a printer, during printing, it is necessary to drive the stepping motor for driving the printer, there and processing of print data, necessary to perform the specific data processing system and, operating status of the printer and it is necessary to perform data reception asynchronously. そして、プリンタの高速化や高精度化には、マイクロコンピュータの処理能力の向上が必要である。 Then, the speed and accuracy of the printer, it is necessary to improve the processing capability of the microcomputer.
【0011】 [0011]
以上により、本発明者は、マイクロコンピュータにDMACのようなデータ転送装置を内蔵させ、その上で、マイクロコンピュータによる処理のトータル性能を向上させるという観点の重要性を見出した。 Thus, the present inventors, is incorporated data transfer device such as a DMAC to the microcomputer, on that found the importance of the viewpoint of improving the overall performance of the process by a microcomputer.
【0012】 [0012]
本発明の目的は、DMACのようなデータ転送装置を内蔵したマイクロコンピュータによるデータ処理のトータル性能を向上させることができるマイクロコンピュータを提供することにある。 An object of the present invention is to provide a microcomputer which can improve the total performance of the data processing by microcomputer data transfer apparatus incorporating such as DMAC.
【0013】 [0013]
本発明の別の目的は、物理的・論理的規模の増大を最小限とし、マイクロコンピュータの外部バス上のデータ転送制御と内蔵CPUによる内部バスアクセス等のCPU動作とを並列処理可能にすることができるマイクロコンピュータを提供することにある。 Another object of the present invention is to minimize the physical and logical scale increases, to the a CPU operation such as an internal bus access parallelizable by the data transfer control and internal CPU on the external bus of the microcomputer it is to provide a microcomputer capable.
【0014】 [0014]
本発明の更に別の目的は、マイクロコンピュータと外部との間のデータ転送制御及びマイクロコンピュータ内部の演算処理を並列的に処理可能であって、しかも処理のオーバーヘッドが少なく、物理的な規模の増大も最小限とすることができるマイクロコンピュータシステムを提供することにある。 Still another object of the present invention, there is provided a data transfer control and the microcomputer inside the arithmetic processing between the microcomputer and the external processable in parallel, yet less processing overhead, physical scale of increasing to provide a microcomputer system can be minimized even.
【0015】 [0015]
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
【0016】 [0016]
【課題を解決するための手段】 In order to solve the problems]
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 To briefly explain the summary of typical inventions among the inventions disclosed in the present application is as follows.
【0017】 [0017]
すなわち、マイクロコンピュータ(1)の外部バス上でのデータ転送を制御するダイレクト・メモリ・アクセスコントローラのような第1のデータ転送装置(4)を設け、前記第1のデータ転送装置による外部バス上でのデータ転送と、CPUのようなデータ処理装置(2)による第1の内部バス(IAB,IDB)を用いた命令実行とを並行可能にするものである。 That is, the first data transfer device, such as a direct memory access controller for controlling data transfer on the external bus of the microcomputer (1) (4) provided, on the external bus by the first data transfer device and data transfer is the first internal bus (IAB, IDB) by the data processing device such as a CPU (2) instructions and execution with those that enable parallel. 更に詳しくは、マイクロコンピュータ(1)は、前記第1の内部バス又は前記第1のデータ転送装置を外部バスに接続可能とするバスインタフェース手段(72)と、バス制御とバス権の調停を行うバス制御手段(12)とを有し、前記バス制御手段は、前記第1の内部バスを用いたマイクロコンピュータ内部のみのアクセス動作と前記第1のデータ転送装置による前記バスインタフェース手段を介する外部アドレス空間のアクセス動作とを並行可能にするものである。 More particularly, the microcomputer (1) is carried out with the bus interface unit (72) which can be connected to said first internal bus or the first data transfer device to the external bus, the bus arbitration control and the bus and a bus control unit (12), said bus control means, the external address via the bus interface unit and the access operation of the microcomputer internal only by the first data transfer device using said first internal bus it is intended to enable parallel access operation space.
【0018】 [0018]
第1のデータ転送装置による外部バス上でのデータ転送と、CPUのようなデータ処理装置による内部バスを用いた命令実行とが並列に動作可能であるから、マイクロコンピュータの処理性能を向上できる。 And data transfer over the external bus by the first data transfer device, since the instruction execution using the internal bus by the data processing device such as a CPU can be operated in parallel, it is possible to improve the processing performance of the microcomputer. データ処理装置の処理性能を低下させることなく、外部バス上でのデータ転送を行うことができる。 Without lowering the processing performance of the data processing apparatus, it is possible to transfer data on the external bus.
【0019】 [0019]
前記バス制御手段(12)を内部バスコントローラ及び外部バスコントローラによって構成することができる。 Said bus control means (12) may be constituted by an internal bus controller and the external bus controller. 外部バスコントローラは、アドレス空間を分割して、メモリの種類やバス幅、アクセスステート数などのバス仕様が設定可能にされ、CPUのようなデータ処理装置等のバスマスタによる外部バス権要求と、前記第1のデータ転送装置による外部バス権要求と、マイクロコンピュータ外部からのバス権要求とを調停するように構成できる。 External bus controller divides the address space, the memory type and bus width, the bus specifications, such as the number of access states are settable, and an external bus request from a bus master such as a data processing device such as a CPU, the an external bus request by the first data transfer device can be configured to arbitrate a bus right request from the microcomputer outside. これにより、第1のデータ転送装置による外部バスアクセスに並行する前記データ処理装置による第1の内部バスを用いた内部アクセスの制御と、データ処理装置による第1の内部バスを用いた外部バスアクセスと第1のデータ転送装置による外部バスアクセスとの調停制御を個別の論理で簡単に実現でき、制御内容の容易性と、その制御論理規模の増加抑止との両立が簡単になる。 Thus, the control of the internal access using the first internal bus by the data processing apparatus running parallel to the external bus access by the first data transfer device, an external bus access using the first internal bus by the data processing device When the first easily realized arbitration control of an external bus access discrete logic by the data transfer apparatus, and ease of control content, to achieve both an increase suppression of the control logic scale is simplified.
【0020】 [0020]
このとき、前記第1のデータ転送装置が出力するアドレスやバスコマンドなどを第2の内部バス(EXAB)のような専用信号線路で前記バスインタフェース手段に供給すれば、第1のデータ転送装置の状態遷移制御動作を簡潔にでき、その論理的規模の縮小に寄与できる。 In this case, be supplied such as an address and bus command which the first data transfer device outputs to said bus interface means dedicated signal lines, such as the second internal bus (EXAB), of the first data transfer unit a state transition control operation can briefly, can contribute to a reduction in its logical size.
【0021】 [0021]
また、外部バスコントローラが、マイクロコンピュータに内蔵された第1のデータ転送装置による外部バス権要求と共に、マイクロコンピュータ外部からのバス権要求も含めて外部バス権要求の調停を行うから、データ処理装置と第1のデータ転送装置との間での外部バス権移譲時のオーバヘッドを少なくでき、さらに処理性能を向上できる。 Also, the external bus controller, together with the external bus request by the first data transfer device incorporated in the microcomputer, since arbitrates external bus request, including bus request from the microcomputer external data processing device If it is possible to reduce the overhead at the time of external bus transfer between the first data transfer device can further improve the processing performance.
【0022】 [0022]
CPUのようなデータ処理装置のプログラムを格納するROMのような記憶手段(6)は、CPUのようなデータ処理装置のベクタを含まないように、動作モードなどで選択可能にすることができる。 Storage means such as a ROM for storing programs of a data processing device such as a CPU (6) is to contain no vector data processing apparatus, such as a CPU, may be selectable by the operation mode or the like. これにより、全体的な処理プログラムを外部のROMに、高速処理が必要なプログラムなどを内蔵ROMに格納することができ、プログラムの変更に対する柔軟性など使い勝手を向上させることができる。 Thus, the overall processing program to an external ROM, can be stored like the built-in ROM fast processing is required program, it is possible to improve the usability and flexibility to changes in the program.
【0023】 [0023]
前記第1のデータ転送装置の起動要因や転送モードについては、外部バス上のデータ転送に必要な機能だけに限定することができる。 Wherein the first activation source and transfer mode of the data transfer apparatus, can be limited only to the functions required for data transfer on the external bus. これによって、物理的規模を縮小できる。 This allows reducing the physical scale.
【0024】 [0024]
第1のデータ転送装置において転送アドレスを決め、そのアドレス情報の初期値が指定されるアドレス指定手段(40,41)を転送カウントレジスタと兼用することによりレジスタ数を減らすことができる。 Determining forwarding addresses in a first data transfer device, it is possible to reduce the number of registers by shared with the address information transfer count register addressing means initial value is specified (40, 41) of.
【0025】 [0025]
また、デュアルアドレス転送においてソースアドレスから読み出したデータの一時保持を、バスインタフェース手段(72)を構成する入出力ポート等のラッチ回路(72L)で行うことにより、そのようなデータを第1のデータ転送装置に導くデータバスが不用になり物理的な規模を縮小できる。 Also, temporary holding of data read from the source address in the dual-address transfer, by performing in the latch circuit, such as input and output ports that comprise bus interface means (72) (72L), such data first data a data bus leading to the transfer device can be reduced physical scale becomes unnecessary.
【0026】 [0026]
第1のデータ転送装置がシングルアドレス転送もサポートすれば、転送に必要なバスサイクルを短縮し、更に処理性能を向上できる。 If the first data transfer apparatus them also supports single address transfer, shorten the bus cycles required to transfer, can further improve the processing performance.
【0027】 [0027]
第1のデータ転送装置は複数のデータ転送チャネルを持つことができる。 First data transfer device can have a plurality of data transfer channels. このとき、各チャンネル毎に外部データ転送起動要求信号を割り当てることができる。 In this case, it is possible to assign the external data transfer start request signal for each channel. これにより、マイクロコンピュータシステムにおけるデータ転送制御の使い勝手が向上し、処理性能を向上させることができる。 This improves the usability of the data transfer control in the microcomputer system, thereby improving the processing performance.
【0028】 [0028]
転送アドレスを格納するレジスタのようなアドレス指定手段に対する演算結果の繰返し格納によるアドレス更新を行うことにより、外部のバッファメモリを、容易にリングバッファとして使用できる。 By performing an address update due to repeated storage of the operation result for the addressed device, such as a register for storing a transfer address, the external buffer memory, can easily be used as a ring buffer. CPUのようなデータ処理装置が、随時第1のデータ転送装置内部の前記アドレス指定手段のようなレジスタを第3の内部バス(PAB,PDB)を介してリード/ライトできるようにすれば、リングバッファ上に蓄積されたデータ量の管理などを容易に行うことができる。 Data processing apparatus such as the CPU, registers a third internal bus (PAB, PDB), such as any time the first data transfer device within said addressing means when to allow read / write via a ring and management of the data amount accumulated in the buffer can be easily performed.
【0029】 [0029]
前記リングバッファとして利用するための前記繰返しアドレス更新動作を可能にするにあたっては、アドレス指定手段のアドレス情報をインクリメント/デクリメントするとき、キャリ/ボローの伝播を所定のビットで禁止するとよい。 Order to permit the repeated address update operation for use as the ring buffer, when increment / decrement the address information addressing means, it is preferable to prohibit the propagation of carry / borrow at a predetermined bit. キャリ/ボローの伝播を所定のビットで禁止することによって、リングバッファとしての機能を最小限度の物理的規模で実現可能に成る。 By prohibiting the propagation of carry / borrow at a predetermined bit, made feasible by minimal physical size functions as a ring buffer. リングバッファの開始アドレスや終了アドレスを任意に指定できなくても、外部のRAMのような大容量のメモリをリングバッファに利用する場合には大きな不都合は生じない。 Even if you can not arbitrarily designate the start address and end address of the ring buffer, there is no big disadvantage in the case of using a large-capacity memory, such as the external RAM to the ring buffer. 繰返し動作可能とすることによって、CPUのようなデータ処理装置に対する割り込み処理のような負荷をなくすことができる。 By the repetitive operational, it is possible to eliminate a load such as the interrupt processing to the data processing device such as a CPU.
【0030】 [0030]
デュアルアドレス転送時における転送データの一時記憶などは、バスインタフェース手段の入出力ポートなどを使用し、第1のデータ転送装置それ自体が直接転送データを入出力しないようにできる。 Including temporarily storing the transfer data at the time of dual address transfer, using input and output ports of the bus interface means, it can be such that the first data transfer device itself does not output the direct transfer data. これにより、第1のデータ転送装置が入出力するデータは、第1のデータ転送装置自体のリード/ライトはなく、CPUのようなデータ処理装置からリード/ライトされるだけになるから、前記データ処理装置などの他のバスマスタからのアクセスと、第1のデータ転送装置自体のデータ転送との競合を、本質的に回避して、論理構成を更に簡潔にでき、また、マイクロコンピュータの開発期間短縮にも寄与する。 Thus, the data first data transfer device is input and output, rather than the first data transfer device read / write itself, because becomes only be read / write from a data processing device such as a CPU, the data and access from other bus masters such as processor, a conflict with the data transfer of the first data transfer unit itself, essentially avoided, further can briefly a logical configuration, also, the development period of the microcomputer shortening to also contribute.
【0031】 [0031]
CPUのようなデータ処理装置とDMACのような前記第1のデータ転送装置に加えて、従来のマイクロコンピュータ用の内部バスに接続されたところのマイクロコンピュータ内外でのデータ転送制御をサポートできる第2のデータ転送装置(3)も内蔵することができる。 In addition to the first data transfer device such as a data processing unit and DMAC such as CPU, a second can support data transfer control by the microcomputer and out of the place connected to the internal bus for a conventional microcomputer data transfer apparatus (3) also can be incorporated. これにより、内外でのDMA転送制御のために汎用的なDMACで必要なデータ転送チャネルを確保する場合に比べると、第1のデータ転送装置は外部バスに関するデータ転送制御に特化した構成を持つので、全体的に必要な数のデータ転送チャネルを持っても、論理的な規模の増加を最小限に抑えることができる。 Thus, as compared with the case to secure the data transfer channels required in a generic DMAC for DMA transfer control in and out, a first data transfer device has a configuration dedicated to the data transfer control relating to the external bus because, even with the overall number of data transfer channels required can be minimized increase logical scale.
【0032】 [0032]
バス制御手段が、DRAMなどのリフレッシュ制御も可能にするとき、リフレッシュタイマも外部バス権要求元としてバス権調停を行えばよい。 Bus control means, when the possible refresh control such as DRAM, a refresh timer may also be performed a bus arbitration as an external bus request source.
【0033】 [0033]
第1の内部バスに接続された第2のデータ転送装置と前記第1のデータ転送装置とを一体のモジュールとして構成することによって、限られたデータ転送チャネルを相互に融通し合って、使用することができる。 By configuring the second data transfer device and the first data transfer device connected to the first internal bus as an integrated module, with each other and interchange the limited data transfer channel to each other, using be able to.
【0034】 [0034]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
図1には本発明に係るマイクロコンピュータの一例をブロック図で示す。 The Figure 1 shows an example of a microcomputer according to the present invention in block diagram. 同図に示されるマイクロコンピュータ1は、単結晶シリコンのような1個の半導体基板(1チップ)に形成された半導体集積回路とされる。 The microcomputer 1 shown in the figure, is a semiconductor integrated circuit formed on a single semiconductor substrate of single-crystal silicon (1 chip).
【0035】 [0035]
マイクロコンピュータ1は、中央処理装置(CPU)2、第2のデータ転送装置としてのDMAコントローラ(DMAC)3、第1のデータ転送装置としての外部バスDMAC(EXDMAC)4、リードオンリメモリ(ROM)5、ランダムアクセスメモリ(RAM)6、タイマ7、パルス出力回路8、シリアルコミュニケーションインタフェース(SCI)9、A/D変換器(A/D)10、割り込みコントローラ11、バスコントローラ12、クロック発振器(CPG)13、入出力ポート(IOP(A))21〜入出力ポート(IOP(F))26、及び入出力ポート(IOP(1))31〜入出力ポート(IOP(5))35の機能ブロック(モジュールとも称する)から構成される。 The microcomputer 1 includes a central processing unit (CPU) 2, DMA controller (DMAC) 3 as a second data transfer device, a first external bus DMAC as a data transfer device (EXDMAC) 4, a read only memory (ROM) 5, a random access memory (RAM) 6, a timer 7, the pulse output circuit 8, a serial communication interface (SCI) 9, A / D converter (A / D) 10, an interrupt controller 11, bus controller 12, a clock pulse generator (CPG ) 13, input and output ports (IOP (a)). 21 to input and output ports (IOP (F)) 26, and an input-output port (IOP (1)). 31 to input and output ports (IOP (5)) 35 function blocks consisting of (also referred to as a module).
【0036】 [0036]
動作の主体となるのは前記CPU2であり、主に前記ROM5から命令を読込んで動作する。 Become a subject of operation the a CPU 2, operates Nde read instructions from mainly the ROM 5. 特に図示はしないが、CPU2は、命令をフェッチし、フェッチした命令を解読して各部の制御信号を生成する命令制御ユニットと、前記命令制御ユニットからの制御信号に従ってアドレス演算やデータ演算などを行って命令を実行する演算実行ユニットとを有する。 Although not specifically shown, CPU 2 fetches instructions, performed the instruction control unit for generating control signals of each unit by decoding the fetched instruction, and address calculation and data operation in accordance with a control signal from the instruction control unit and an execution unit for executing instructions Te.
【0037】 [0037]
前記DMAC3はCPU2とバスIAB,IDBを共有し、CPU2に代ってデータ転送制御を行うことができる。 The DMAC3 can share CPU2 and bus IAB, IDB, controls data transfer on behalf of the CPU2. DMAC3はマイクロコンピュータ1の内部及び外部の何れに対しても、CPU2に代えて、データ転送制御を行うことができる回路モジュールとされる。 DMAC3 to any of the microcomputer 1 internal and external, instead of the CPU 2, is the circuit module capable of performing data transfer control.
【0038】 [0038]
前記EXDMAC4は、専ら外部バス上でのデータ転送を制御し、CPU2又はDMAC3の内部バス上での動作に並行して、外部に対するデータ転送制御を行うことが可能とされる。 The EXDMAC4 exclusively controls the data transfer on the external bus, in parallel to the operation on the internal bus of the CPU2 or DMAC3, is is possible to control data transfer to the external. このEXDMAC4は、マイクロコンピュータ1の外部に対するデータ転送制御だけが可能にされる。 This EXDMAC4 is made possible by controlling the data transfer to an external microcomputer 1. 即ち、EXDMAC4は、マイクロコンピュータ1の外部に設けられるメモリ間のデータ転送制御をデュアルアドレシングモードで可能にされ、また、マイクロコンピュータ1の外部メモリとマイクロコンピュータ1の外部入出力回路との間のデータ転送制御をシングルアドレシングモードで可能にされる。 That, EXDMAC4 is the data transfer control between a memory provided outside of the microcomputer 1 allows dual addressing mode, also, the data between the external memory and an external output circuit of the microcomputer 1 of the microcomputer 1 It is to enable the transfer control in the single addressing mode.
【0039】 [0039]
前記EXDMAC4の詳細は後述するが、ここで概略を説明する。 The details of EXDMAC4 be described later, it is explained here schematically. EXDMAC4に対するデータ転送制御条件などの設定はバスコンコントローラ12及びバスPDB,PABを介してCPU2が行う。 Settings such as data transfer control conditions for EXDMAC4 the CPU2 is done through Bascon controller 12 and the bus PDB, PAB. EXDMAC4は、CPU2やDMAC3などのバスマスタモジュールによる外部アクセス要求と排他的に調停されて、バス権を取得する。 EXDMAC4 is exclusively been arbitrated with the external access request by the bus master module such as CPU2 and DMAC3, acquires the bus right. EXDMAC4による外部データ転送制御のためのアドレス信号はバスEXABを介してIOP(A)21〜IOP(C)23から外部に出力可能とされる。 Address signals for the external data transfer control by EXDMAC4 is capable outputted to the outside from through the bus EXAB IOP (A) 21~IOP (C) 23. このとき、EXDEMAC4によるデュアルアドレッシングモードのデータ転送において、転送データはEXDMAC4の内部に一時的に取り込まれず、IOPD24,IOPE25内部のラッチ回路に一時的に保持されるようになっている。 At this time, in the data transfer of the dual addressing mode by EXDEMAC4, transfer data it is not taken up temporarily in the interior of EXDMAC4, is adapted to be temporarily held in the IOPD24, IOPE25 internal latch circuit.
【0040】 [0040]
前記マイクロコンピュータ1の機能ブロックについて更に詳述する。 Further detail the function blocks of the microcomputer 1. 前記マイクロコンピュータ1の機能ブロックは、内部バスによって相互に接続される。 The functional blocks of the microcomputer 1 are connected to one another via an internal bus. 内部バスはアドレスバス、データバスの他に、図示が省略されたコントロールバスを有する。 Internal bus address bus, in addition to the data bus, having a control bus not shown. 前記コントロールバスは、バス権要求信号、バスアクノレッジ信号、バスコマンド、外部バスコマンド、レディ信号、外部バスレディ信号、リード信号・ライト信号、バスサイズ信号、及びシステムクロック等を含む。 The control bus includes bus request signal, the bus acknowledge signal, bus command, the external bus command, ready signal, external bus ready signal, the read signal write signal, bus size signal, and the system clock or the like. IAB、PAB、EXABは内部アドレスバスであり、IDB、PDBは内部データバスである。 IAB, PAB, EXAB is an internal address bus, IDB, PDB is an internal data bus. これらのバスは、バスコントローラ12に接続されている。 These buses are connected to the bus controller 12. 内部バスIAB,IDBはCPU2、DMAC3、ROM5、RAM6、バスコントローラ12に接続され、更に、内部アドレスバスIABは外部アドレス出力のためにIOP(A)21〜IOP(C)23に接続され、内部データバスIDBは外部データ入出力のためにIOP(D)24、IOP(E)25に接続される。 Internal bus IAB, IDB is CPU 2, DMAC3, ROM 5, RAM 6, are connected to the bus controller 12, further, the internal address bus IAB is connected to the external address output to the IOP (A) 21~IOP (C) 23, an internal data bus IDB is connected to the external data input and output to IOP (D) 24, IOP (E) 25.
【0041】 [0041]
前記内部バスPAB,PDBはバスコントローラ12、EXDMAC4、タイマ7、パルス出力回路8、SCI9、A/D変換器10、割り込みコントローラ11、IOP(A)21〜IOP(F)26、及びIOP(1)31〜IOP(5)35に接続される。 Said internal bus PAB, PDB bus controller 12, EXDMAC4, timer 7, the pulse output circuit 8, SCI9, A / D converter 10, an interrupt controller 11, IOP (A) 21~IOP (F) 26, and IOP (1 ) is connected to 31~IOP (5) 35.
【0042】 [0042]
内部アドレスバスEXABは、EXDMAC4とバスコントローラ12、IOP(A)21〜IOP(C)23に接続する。 Internal address bus EXAB is connected to EXDMAC4 and bus controller 12, IOP (A) 21~IOP (C) 23.
【0043】 [0043]
バスコントローラ12は、アクセス先を判定し、バス仕様に従った動作を選択するために、アドレス信号を参照する。 Bus controller 12 determines the access destination, to select the operation according to the bus specification, refers to the address signal. 従って、バスコントローラ12は、エリアを判定する程度の上位アドレスビットをアドレスバスから入力するのみでよい。 Accordingly, bus controller 12 may only enter the upper address bits of the order of determining an area from the address bus. EXDMAC4による外部データ転送制御のためのアドレス出力はアドレスバスEXABを介して行われる。 Address output for external data transfer control by EXDMAC4 is via address bus EXAB.
【0044】 [0044]
前記バスコントローラ12は、内部バスコントローラ120、外部バスコントローラ121、及びリフレッシュタイマ122などを持つ。 The bus controller 12 has a like internal bus controller 120, external bus controller 121 and refresh timer 122,. マイクロコンピュータ1の外部へのアドレス出力はIOP(A)21〜IOP(C)23を介して行われる。 Address output to the external of the microcomputer 1 is performed through the IOP (A) 21~IOP (C) 23. マイクロコンピュータ1の外部へのデータ入出力はIOP(D)24、IOP(E)25を介して行われる。 Data input and output of the microcomputer 1 to the outside is performed via the IOP (D) 24, IOP (E) 25.
【0045】 [0045]
CPU2とDMAC3が、内部バスマスタとして、内部バスを使用することができ、それぞれのバス権要求信号に従って、バスコントローラ12の内部バスアービタ(内部バス調停回路)がバス使用要求を調停する。 CPU2 and DMAC3 is, as an internal bus master, it is possible to use the internal bus, according to their respective bus request signals, the internal bus arbiter of bus controller 12 (internal bus arbitration circuit) arbitrates bus use request. また、外部アクセスについては、CPU2やDMAC3による外部バスアクセス、EXDMAC4、マイクロコンピュータの外部からのバス権解放要求、リフレッシュタイマ122からのリフレッシュ要求の各バス権要求信号に従って、バスコントローラ12の外部バスアービタ(外部バス調停回路)が調停する。 As for the external access, external bus access by CPU2 and DMAC3, EXDMAC4, bus release request from an external microcomputer, according to the bus request signal of the refresh request from the refresh timer 122, the external bus arbiter of the bus controller 12 ( external bus arbitration circuit) to arbitration.
【0046】 [0046]
ROM5、RAM6、及びタイマ7、パルス出力回路8、SCI9、A/D変換器10、IOP(A)21〜IOP(F)26、及びIOP(1)31〜IOP(5)35、割り込みコントローラ11の各機能ブロック及びEXDMAC4は内部バススレーブとして、CPU2またはDMAC3によってリード/ライトの対象される。 ROM 5, RAM 6, and the timer 7, the pulse output circuit 8, SCI9, A / D converter 10, IOP (A) 21~IOP (F) 26, and IOP (1) 31~IOP (5) 35, the interrupt controller 11 each functional block and EXDMAC4 as an internal bus slave is object of the read / write by CPU2 or DMAC3. EXDMAC4がバススレーブとしてアクセスされる場合とは、データ転送条件等がCPU2などによって設定される場合である。 And if EXDMAC4 is accessed as a bus slave is when the data transfer conditions are set, such as by CPU 2.
【0047】 [0047]
割り込みコントローラ11は、タイマ7、SCI9、A/D変換器10、入出力ポートの出力する割り込み信号を入力し、CPU2に割り込み要求信号を、DMAC3に起動要求信号を出力する。 The interrupt controller 11, a timer 7, SCI9, A / D converter 10 receives the interrupt signal output of the input and output ports, an interrupt request signal to the CPU 2, outputs an activation request signal to DMAC3. また、DMAC3の出力するクリア信号を入力して、割り込みクリア信号を出力する。 Also, enter the clear signal output from DMAC3, it outputs the interrupt clear signal. これらの割り込み信号などは図示はされていない。 Etc. These interrupt signals are not illustrated.
【0048】 [0048]
前記入出力ポート21〜26,31〜36は、外部バス信号と入出力回路の入出力信号との入出力に兼用とされている。 The output port 21~26,31~36 is also used for input and output of the input and output signals of the external bus signal input and output circuit. 前記IOP(A)21〜IOP(C)23はアドレスバス出力、IOP(D)24、IOP(E)25はデータバス入出力、IOP(F)26はバス制御信号入出力信号と兼用されている。 The IOP (A) 21~IOP (C) 23 is an address bus output, IOP (D) 24, IOP (E) 25 is a data bus input and output, IOP (F) 26 is also serves as a bus control signal input and output signal there. 外部アドレスバス、外部データバスは、それぞれ、これらの入出力ポートに含まれるバッファ回路を介してバスIAB、IDB、EXABと接続されている。 External address bus, the external data bus are respectively connected, bus IAB via a buffer circuit included in these input-output ports, IDB, and EXAB. バスPAB、PDBは入出力ポートのレジスタをリード/ライトするために使用し、外部バスとは直接の関係はない。 Bus PAB, PDB is used to read / write the registers of the input and output ports, not directly related to the external bus. バス制御信号出力は、アドレスストローブ、ハイ/ロウデータストローブ、リードストローブ、ライトストローブ、バスアクノリッジ信号などがある。 Bus control signal output, address strobe, a high / low data strobe, read strobe, write strobe, there is a bus acknowledge signal. バス制御入力信号にはウェイト信号、バスリクエスト信号などがある。 The bus control input signal wait signal, there is a bus request signal. これらの入出力信号は図示を省略してある。 These output signals are not shown. 外部バス拡張を行うことは、動作モードなどで選択され、これらの入出力ポートの機能も選択される。 Performing the external bus expansion is selected in such operating mode, also selected functions of these input and output ports.
【0049】 [0049]
また、IOP(1)31はタイマ入出力、IOP(2)32はパルス出力、IOP(3)33はSCI入出力、IOP(4)34はアナログ入力、IOP(5)35はEXDMAC4、DMAC3のための転送要求信号や転送アクノリッジ信号の入出力に兼用されている。 Moreover, IOP (1) 31 is a timer output, IOP (2) 32 is a pulse output, IOP (3) 33 is SCI output, IOP (4) 34 analog inputs, IOP (5) 35 is EXDMAC4, DMAC3 of It is also used for input and output of the transfer request signal and transfer acknowledge signal for. EXDMAC4、DMAC3、タイマ7、SCI9、パルス出力8、A/D変換器10とIOP(1)31〜IOP(5)35との入出力信号や内部割り込み要求信号などは図示はされない。 EXDMAC4, DMAC3, timer 7, SCI9, pulse output 8, A / D converter 10 and the IOP (1) 31~IOP (5) input and output signals and internal interrupt request signal 35 is not illustrated.
【0050】 [0050]
そのほか、電源端子Vcc、Vss、アナログ電源端子AVcc、AVss、リセット入力RES、スタンバイ入力STBY、割り込み入力NMI、クロック入力EXTAL、XTAL、動作モード入力MD0、MD1、MD2などの入力端子がある。 In addition, the power supply terminal Vcc, Vss, analog power supply terminal AVcc, AVss, reset input RES, standby input STBY, interrupt input NMI, a clock input EXTAL, XTAL, an input terminal, such as the operation mode input MD0, MD1, MD2.
【0051】 [0051]
図2にはマイクロコンピュータ1の所定の動作モードのアドレスマップが例示されている。 Address map of a predetermined operation mode of the microcomputer 1 is illustrated in FIG. アドレス空間は、特に制限されないが、16Mバイトとされ、1バイト毎にアドレスが割り当てられている。 Address space is not particularly limited, is a 16M bytes, the address is assigned to each byte.
【0052】 [0052]
各機能ブロックは、接続するバスに拘らず、CPU2のアドレス空間上で、固有のアドレスを有する。 Each functional block regardless of the bus connecting, on CPU2 address space having a unique address. なお、I/O(データ入出力手段)は、図1のタイマ7、DMAC33、EXDMAC4、パルス出力回路8、SCI9、A/D変換器10、IOP(A)21〜IOP(F)26、IOP(1)31〜IOP(5)35、及び割り込みコントローラの、夫々の内部I/Oレジスタを含む。 Incidentally, I / O (data input means), a timer 7 in FIG. 1, DMAC33, EXDMAC4, pulse output circuit 8, SCI9, A / D converter 10, IOP (A) 21~IOP (F) 26, IOP (1) 31~IOP (5) 35, and the interrupt controller includes an internal I / O registers each.
【0053】 [0053]
ROM5は、特に制限はされないものの、32kバイトとされ、アドレスH'200000〜H'207FFFにマッピングされ、RAM6は2kバイトとされ、アドレスH'FFF700〜H'FFFEFFにマッピングされ、I/OはアドレスH'FFFF00〜H'FFFFFFにマッピングされている。 ROM5, although not particularly limited, is a 32k byte is mapped into the address H'200000~H'207FFF, RAM 6 is a 2k byte is mapped into the address H'FFF700~H'FFFEFF, I / O address It has been mapped to H'FFFF00~H'FFFFFF. なお、H'は16進数を示す。 Incidentally, H 'represents hexadecimal.
【0054】 [0054]
これ以外のアドレスは、外部アドレス空間とされる。 The other address is the external address space. CPU2ベクタがアドレス空間の先頭に存在するので、この部分を含めて、外部にプログラム格納用のROMを接続することが必要である。 Because CPU2 vector is present in the first address space, including this portion, it is necessary to connect the ROM for program storage outside.
【0055】 [0055]
外部アドレス空間には、随時、プログラム格納用のROM、データ用のDRAMや、そのほかの回路(ASIC)などが接続される。 The external address space, from time to time, ROM for program storage, and DRAM for data, that such other circuits (ASIC) is connected. 外部アドレス空間は、2MB単位の8個のエリア0〜7に分割され、それぞれのバス仕様を設定し、エリア選択信号を出力できる。 External address space is divided into eight areas 0 to 7 of the 2MB units, set the respective bus specifications can output area selection signal. それぞれのエリアに、異なるメモリを容易に接続できる。 The respective areas, can be easily connected to different memory. また、エリア2〜5には、DRAMをアクセスするためのアドレスマルチプレクスや、高速ページモードを実行できるDRAMインタフェースを選択できる。 In addition, the area 2 to 5, and address multiplexing for accessing the DRAM, can select a DRAM interface that can run a high-speed page mode. かかるバス制御については、平成7年3月(株)日立製作所発行『H8S/2655シリーズ ハードウェアマニュアル』に記載がある。 For such a bus control, are described in March 1995 (stock) issued by Hitachi "H8S / 2655 Series Hardware Manual".
【0056】 [0056]
外部ROMに対して、内蔵ROM5は高速にアクセスし易い。 With respect to the external ROM, on-chip ROM5 is easy access to high speed. また、内蔵ROM5の内容は、内部のCPU2やDMAC3によって読出されている限り、外部には出力されない。 The contents of the internal ROM5, as long as it is read by an internal CPU2 and DMAC3, not output to the outside. ROM5にマッピングされたアドレスのアクセスに対してバスコントローラ12はデータ入出力用のIOP(D)24,IOP(E)25を動作不可能な状態に保つからである。 Bus controller with respect to the mapped address of the accessed ROM 5 12 is because keeping the inoperable state IOP (D) 24, IOP (E) 25 for data input and output.
【0057】 [0057]
内蔵ROM5がマスクROMの場合、その内容の変更は、マイクロコンピュータ1全体の変更を意味することになってしまい、変更が困難である。 If internal ROM5 is mask ROM, change its contents, becomes to mean a change of the whole microcomputer 1, it is difficult to change. 一方、内蔵ROM5が、フラッシュメモリのように電気的に書込み可能なROMである場合は、製造工程が複雑になるなど、費用が不所望に増大しやすい。 On the other hand, the built ROM5 is, if it is electrically writable ROM such as a flash memory, such as the manufacturing process becomes complicated, the cost is likely to increase undesirably. 一方、外部ROMは高速アクセスが困難であるが、その内容の変更は、その外部ROMのみの変更であり、外部ROMは汎用的なものであるから、安価である場合が多い。 On the other hand, the external ROM is difficult to high-speed access, modify its contents are changed in the external ROM only, the external ROM is because it is generic and is often less expensive. プログラムを変更すれば、プログラムの大きさが変るから、CPUベクタも変更になる場合が多い。 By changing the program, because the size of the program is changed, in many cases even CPU vector to change. 図2の、アドレスマップによれば、高速処理が必要で、変更を要する可能性が少ないプログラム、或はその内容を第3者に知られたくないプログラムなどを内蔵ROM5に格納するとともに、CPUベクタを含めた、全体的な処理を外部ROMに格納することによって、処理性能の向上と、使い勝手の向上、費用の低減などを図ることができる。 In Figure 2, according to the address map, high-speed processing is required, the program is less likely to require changes, or stores the contents such as a built-ROM5 program does not want known to a third party, CPU vector It was included, by storing the overall processing in external ROM, or can be achieved and improvement in processing performance, improving usability, and reduce costs.
【0058】 [0058]
動作モードによって、内蔵ROM5のアドレスをCPUベクタを含むように、エリア0に変更できるようにするとよい。 The operating mode, the address of the internal ROM5 to include CPU vector, may be able to change the area 0. 外部にプログラム格納用のROMを必要とせず、マイクロコンピュータシステムを構成することができる。 Without requiring ROM for storing programs in the external, it is possible to construct a microcomputer system.
【0059】 [0059]
図3には前記マイクロコンピュータ1のバス構成が更に詳細に示されている。 Bus configuration of the microcomputer 1 is shown in more detail in FIG. 前述の通り、バスコントローラ12は、内部バスコントローラ(I−BSC)、120、外部バスコントローラ(EX−BSC)121、リフレッシュタイマ122を含んでいる。 As described above, the bus controller 12, an internal bus controller (I-BSC), 120, the external bus controller (EX-BSC) 121, and includes a refresh timer 122. また、I/O70には図1のタイマ7、パルス出力回路8、SCI9、A/D変換器10、IOP(A)21〜IOP(F)26、IOP(1)31〜IOP(5)35、割り込みコントローラ11の夫々における内部I/Oレジスタを含む。 The timer 7 in FIG. 1 to I / O70, pulse output circuit 8, SCI9, A / D converter 10, IOP (A) 21~IOP (F) 26, IOP (1) 31~IOP (5) 35 includes an internal I / O registers in each of the interrupt controller 11. メモリ71はROM5及びRAM6を意味する。 Memory 71 means ROM5 and RAM 6. CPG13などの、バスと接続されていない機能ブロック或は回路モジュールは図示を省略してある。 Such CPG13, function block or circuit modules not connected to the bus are not shown.
【0060】 [0060]
外部バスバッファ回路(BUF)72は、前記IOP(A)21〜IOP(F)26、IOP(5)35に含まれるアドレスバッファ及びデータバッファ等である。 External bus buffer circuit (BUF) 72 is the IOP (A) 21~IOP (F) 26, IOP (5) an address buffer and a data buffer or the like contained in the 35. 前記夫々のIOP(D)24〜IOP(E)25にはデータバスのラッチ回路が設けられている。 Wherein each of the IOP (D) 24~IOP (E) latch circuit of the data bus 25 is provided. このラッチ回路は符号72Lで示した回路ブロックで代表されている。 The latch circuit is represented by the circuit block shown by reference numeral 72L.
【0061】 [0061]
前記内部バスIDB,IABは、CPU2及びDMAC3に直接接続されるバスである。 It said internal bus IDB, IAB is a bus which is directly connected to the CPU2 and DMAC3. RAM6やROM5などの内部メモリの高速アクセスのため、メモリ71もバスIDB,IABに接続されている。 For fast access internal memory such as RAM6 or ROM 5, the memory 71 is also connected bus IDB, the IAB. メモリ71のアクセスは1ステートで行われる。 Access memory 71 is carried out in one state.
【0062】 [0062]
前記内部バスPAB,PDBには、前記I/O70で代表される機能ブロックのレジスタが接続される。 The internal bus PAB, the PDB, the register function blocks represented by the I / O70 are connected. バスIAB,IDBとバスPAB,PDBとを分離することによって、CPU2のプログラムリードなどで、主として使用するバスIAB,IDBの負荷(容量性負荷)を軽減し、高速化を図るとともに、未使用時のバスPAB,PDBの状態を保持するなどして、低消費電力化を図ることができる。 Bus IAB, IDB and bus PAB, by separating the PDB, etc. CPU2 program leads, bus IAB used primarily to reduce the load on the IDB (capacitive load), with speeding, not used bus PAB, such as by holding the state of the PDB, it is possible to reduce power consumption. CPU2及びそのほかの内部バスマスタであるDMAC3が、バスPAB,PDBに接続されている前記I/O70で代表される機能ブロックのレジスタをアクセスする場合は、バスIAB,IDB及びバスコントローラ12を経由して行う。 CPU2 and a other internal bus masters DMAC3 is, when accessing the registers of the bus PAB, functional blocks represented by the I / O70 that is connected to the PDB, via bus IAB, IDB and bus controller 12 do. 前記I/O70で代表される機能ブロックのレジスタのアクセスは2ステートで行われる。 Access registers function blocks represented by the I / O70 is in two states.
【0063】 [0063]
CPU2又はDMAC3は、外部バスEABUS,EDBUSに接続される外部メモリ(図示を省略)などをアクセスする場合、バスIAB,IDBと外部バスバッファ(BUF)72とを経由して行う。 CPU2 or DMAC3, when accessing the external bus EABUS, and external memory connected to EDBUS (not shown) is carried out via a bus IAB, IDB and the external bus buffer (BUF) 72.
【0064】 [0064]
前記CPU2及びDMAC3は、排他的にバスIAB,IDBを使用する。 The CPU2 and DMAC3 are exclusively use the bus IAB, IDB. このためには、CPU2及びDMAC3がバス権要求信号を出力し、これを内部バスコントローラ120の調停回路120Aが判定して、CPU2又はDMAC3の何れかにバス権を与える。 For this purpose, CPU2 and DMAC3 outputs a bus request signal, which determines the arbitration circuit 120A of the internal bus controller 120, give the bus to one of CPU2 or DMAC3. CPU2又はDMAC3は、バス権が与えられたことを確認して、バスIABにアドレス信号を出力し、図示を省略する制御バスにバスコマンドを出力する。 CPU2 or DMAC3 confirms that the bus right is given, outputs an address signal to the bus IAB, outputs a bus command to omit the control bus shown. バスコマンドは、例えば、リード、ライト、アクセスデータサイズ(バイト、ワード、ロングワード)等を指示する制御コードである。 Bus command is, for example, a control code indicating the read, write, access data size (byte, word, longword) and the like.
【0065】 [0065]
内部バスコントローラ120は、バスIABの内容を確認して、メモリ71へのアクセスであれば、バスIAB,IDBを使用したアクセス制御を行う。 Internal bus controller 120 checks the contents of the bus IAB, if access to the memory 71, performs access control using the bus IAB, IDB. また、内部バスコントローラ120は、内部I/O70のレジスタへのアクセスであればバスPAB,PDBを介してI/O70のレジスタアクセスを制御する。 The internal bus controller 120, if access to the register in the I / O70 via the bus PAB, PDB controls the register access I / O70.
【0066】 [0066]
外部バスEDBUS,EABUSは、外部バスコントローラ121によって制御される。 External bus EDBUS, EABUS is controlled by an external bus controller 121. 外部に例えばDRAMを接続する場合のアドレスマルチプレクスなどの制御も外部バスコントローラ121が行う。 Control of such address multiplexing when connecting outside such as DRAM also performed by the external bus controller 121. 外部バスを使用できるバスマスタは、CPU2、DMAC3、EXDMAC4、リフレッシュタイマ122、そして図示を省略する外部バスマスタである。 Bus master external bus can be used, CPU2, DMAC3, EXDMAC4, refresh timer 122, and an external bus master not shown. それらに対するバス権の調停は調停回路121Aが行う。 Arbitration of bus right for them is performed by the arbitration circuit 121A. CPU2及びDMAC3のような内部バスマスタは、一旦、内部バスコントローラ120でバス権が調停され、バス権が与えられたとき、内部バスコントローラ120が外部バス権要求信号EXBREQ1によって外部バス権を外部バスコントローラ121に要求する。 The internal bus master such as CPU2 and DMAC3, once the bus is arbitrated by the internal bus controller 120, when the bus right is given, external bus controller external bus inside the bus controller 120 by an external bus request signal EXBREQ1 to request to 121. 換言すれば、内部バスマスタCPU2,DMAC3が、内部バスを使用している限り、内部バスマスタから外部アクセスのための外部バス権要求は起こらない。 In other words, an internal bus master CPU 2, DMAC3 As long as the using the internal bus, the external bus request for external access from internal bus master does not occur. したがって、外部バスコントローラ121は、内部バスマスタCPU2,DMAC3による内部バスの使用中であっても、これに並行して、リフレッシュタイマ122やEXDMAC4によるリフレッシュや外部バス転送、或いはマイクロコンピュータ1の外部からの外部バス権解放要求を並行に処理することができる。 Thus, external bus controller 121, even during use of the internal bus by the internal master CPU 2, DMAC3, in parallel thereto, the refresh timer 122 and EXDMAC4 by refresh and external bus transfer, or the microcomputer 1 from outside of the it can handle external bus release request in parallel. 尚、外部バスコントローラ121は、バス権要求信号EXBREQ1によるバス権要求に対してバス権を与えるとき、外部バス権アクノリッジ信号EXBACK1を内部バスコントローラ120に返す。 The external bus controller 121, when giving the bus to the bus right request by the bus right request signal EXBREQ1, return external bus acknowledge signal EXBACK1 to the internal bus controller 120.
【0067】 [0067]
前記リフレッシュタイマ122は一定時間毎に、リフレッシュ要求信号RFREQによって外部バスコントローラ121にリフレッシュ要求を発生する。 The refresh timer 122 every predetermined time, generates a refresh request by the refresh request signal RFREQ the external bus controller 121. このリフレッシュ要求が外部バス権要求とも成される。 The refresh request is also made with an external bus request. リフレッシュタイマ122が外部バス権を獲得すると、外部バスコントローラ121は、DRAMのリフレッシュとして、CASビフォRASリフレッシュを行う。 When the refresh timer 122 to acquire an external bus, the external bus controller 121, as a refresh of DRAM, performing CAS-before-RAS refresh.
【0068】 [0068]
また、マイクロコンピュータ1の外部からの外部バス権要求信号EXBREQ3によって外部バスコントローラ121に外部バス権要求があったとき、これに対してバス権を与えると、外部バスコントローラ121は、IOP(A)21〜IOP(F)26の外部アドレス出力、外部データ入出力、及び外部アクセス制御信号入出力をハイインピーダンス状態にし、外部のバスマスタによる外部バスの利用を可能にすると共に、外部バス権アクノレッジ信号EXBACK3を活性状態にし、これを外部のバス権要求元に通知する。 Further, when a to the external bus controller 121 is external bus request by an external bus request signal EXBREQ3 from outside of the microcomputer 1, given a bus right hand, the external bus controller 121, IOP (A) 21~IOP (F) 26 external address output, external data input and output, and the external access control signal input to a high impedance state, while allowing the use of the external bus by an external bus master, the external bus acknowledge signal EXBACK3 was active, notifies the outside of the bus request source.
【0069】 [0069]
EXDMAC4は、バスPAB,PDBに接続され、CPU2やDMAC4などの内部バスマスタから転送制御条件等の初期設定などのためにリード/ライトされる。 EXDMAC4 the bus PAB, is connected to the PDB, it is read / write for such initial settings such as the transfer control condition from internal bus master such as CPU2 or DMAC 4. また、EXDMAC4は、外部から与えられるDMA転送要求信号EXDREQi(i=0〜3)により、DMA転送制御動作を開始することになる。 Further, EXDMAC4 is by the DMA transfer request signal EXDREQi externally applied (i = 0 to 3), it will initiate a DMA transfer control operation. このようにしてDMA転送要求があると、EXDMAC4は、外部バスコントローラ121に、外部バス権要求信号EXBREQ2によって外部バス権を要求すると共に、外部バスコマンドを出力し、更に、アドレスバスEXABを介して外部アクセスアドレス信号を発行する。 Thus there DMA transfer request is in the, in EXDMAC4, the external bus controller 121, as well as an external bus request by the external bus request signal EXBREQ2, and outputs the external bus command, further via the address bus EXAB to issue an external access address signal. その外部バス要求に対して外部バスコントローラ121がバス権を認める場合、バスコントローラ121は、EXDMAC4に外部バスアクノリッジ信号EXBACK2をアサートする。 If the external bus controller 121 acknowledges the bus for the external bus request, bus controller 121 asserts the external bus acknowledge signal EXBACK2 to EXDMAC4. これによって、EXDMAC4は外部バスアクセスを開始する。 As a result, EXDMAC4 to start the external bus access.
【0070】 [0070]
IOP(D)24〜IOP(E)25の外部バスバッファは前記ラッチ回路72Lを含んでおり、EXDMAC4のデュアルアドレス転送制御時に、外部バスコントローラ121の指示によって、転送データを一時保持する。 External bus buffer of IOP (D) 24~IOP (E) 25 includes a said latch circuit 72L, when dual address transfer control EXDMAC4, by an instruction of the external bus controller 121, temporarily holds transferred data. また、シングルアドレス転送時には、データ転送開始を意味するデータアクノリッジ信号EXDACKiをデータ転送先或いはデータ転送元とされる入出力回路に出力する。 In addition, the single address transfer, and outputs the output circuit is a data acknowledge signal EXDACKi meaning start data transfer to the data transfer destination or data transfer source.
【0071】 [0071]
機能ブロックの分割の方法については、特に制限はされず、例えばEXDMAC4と外部バスコンとローラ121を一体のものとしてもよい。 For the method of division of the functional blocks, particularly restriction is not the sole may be one body, for example EXDMAC4 the external Bascon and roller 121.
【0072】 [0072]
図4に内部バスコントローラ120に含まれるアドレスデコード回路の一例を示す。 It shows an example of address decoding circuits contained within the bus controller 120 in FIG. アドレスデコード回路120Dは、CPU2やDMAC3が内部バスIABに出力するアドレス信号をデコードして、ROM5、RAM6、I/O、外部空間のアドレス判定を行う。 Address decode circuit 120D decodes the address signal CPU2 and DMAC3 is output to the internal bus IAB, carried ROM 5, RAM 6, I / O, the address determination in the external space. 信号MSROMはROM5のモジュールセレクト信号、MSRAMはRAM6のモジュールセレクト信号、MSIOはI/Oモジュールのセレクト信号、EXTAはマイクロコンピュータ1の外部空間のモジュールセレクト信号である。 Signal MSROM module select signal ROM 5, MSRAM module select signal RAM 6, MSIO is select signal, EXTA module select signals in the external space of the microcomputer 1 of the I / O module.
【0073】 [0073]
ROM5は、前記の通り、マイクロコンピュータ1の動作モードによって、図2に示されるエリア0又はエリア1の何れかに配置可能になっている。 ROM5, the street, the operating mode of the microcomputer 1, and is positionable in any one of areas 0 or area 1 shown in FIG. 動作モード又は内部I/Oレジスタの指定によって、信号ROMEを“0”とすることによって、ROM5を使用しないこともできる。 By specifying the operation mode or the internal I / O registers, by making the signal ROME "0", it is also possible not to use the ROM 5.
【0074】 [0074]
I/Oが選択された場合(MSIO=1)は、バスPAB,PDBを用いるバスアクセスが起動され、外部が選択された場合(EXTA=1)、当該信号は、外部バスコントローラ121に外部バス権要求信号EXBREQ1として供給される。 If I / O is selected (MSIO = 1), the bus access to use the bus PAB, PDB is activated, if the external is selected (EXTA = 1), the signal is the external bus to the external bus controller 121 supplied as Kwon request signal EXBREQ1.
【0075】 [0075]
図5にはEXDMAC4のレジスタ構成が例示されている。 Registers of EXDMAC4 is illustrated in FIG. EXDMAC4は、例えば4チャネルを有し、それぞれ、対応する外部リクエストEXDREQi(i=0〜3)によって起動され、シングルアドレス転送、デュアルアドレス転送を行う。 EXDMAC4 has, for example, a 4-channel, respectively, it is activated corresponding by an external request EXDREQi (i = 0~3), performs single address transfer, a dual address transfer. 図5では1チャネル分のレジスタ構成が例示されている。 Registers of one channel in Fig. 5 is illustrated.
【0076】 [0076]
EXDMAC4のレジスタには、24ビット構成の、ソースアドレスレジスタ(SAR)40、デスティネーションアドレスレジスタ(DAR)41、及び16ビット構成のモードレジスタ(DTMR)42から成る。 In the register of EXDMAC4 is a 24-bit configuration, the source address register (SAR) 40, consists of destination address register (DAR) 41, and 16 bits of the mode register (DTMR) 42. 前記SAR40、DAR41は24ビット長であり、16Mバイトのアドレス空間全領域を指定できる。 The SAR 40, DAR41 is 24 bits long, it specifies the address space entire region of 16M bytes. EXDMAC4は、所謂転送カウントレジスタは持っていない。 EXDMAC4 is a so-called transfer count register does not have. SAR40またはDAR41で兼用される。 It is also used in the SAR40 or DAR41. 即ち、データ転送制御の進行にしたがってSAR40、DAR41の値をインクリメント、又はデクリメントして更新していく。 That is, increments the value of the SAR 40, DAR41 progresses control data transfer, or decremented to continue to update.
【0077】 [0077]
DTMR42の各ビットの機能は次の通りである。 The function of each bit of DTMR42 is as follows. ビット15はEDTEビットであり、当該チャネルのEXDMAC4の動作を許可する。 Bit 15 is EDTE bits, permits the operation of EXDMAC4 of the channel. EDTEビットが“1”にセットされた状態で、EXDREQiによって転送要求があると、当該チャネルのデータ転送が行われる。 In a state where EDTE bit is set to "1", when there is a transfer request by EXDREQi, data transfer of the channel is performed.
【0078】 [0078]
ビット14は、DRQSビットであり、EXDREQi信号の活性状態を定義する。 Bit 14 is DRQS bits define the active state of EXDREQi signal. 前記DRQSビットが入力の選択を行う。 Wherein DRQS bits to select the input. “0”にクリアされているとき、ロウレベルセンス、“1”にセットされているとき、立ち下がりエッジセンスが選択される。 "0" when it is clear, low-level sense, when it is set to "1", the falling edge sense is selected.
【0079】 [0079]
ビット13はEDEフラグであり、転送チャネルにより所定回数のデータ転送が終了したときに“1”にセットされる。 Bit 13 is the EDE flag is set to "1" when a predetermined number of data transfer is completed by the transfer channel.
【0080】 [0080]
ビット12はEDIEビットであり、割り込みを許可するか否かを決めるビットとされる。 Bit 12 is EDIE bits is a bit that determines whether or not to permit interruption. EDIEビット、EDEフラグがいずれも“1”にセットされたとき、CPU2に割り込みが要求される。 When EDIE bits, EDE flag is set to either "1", an interrupt is requested to the CPU 2. EDIEビットが“1”にセットされた状態で、EDEフラグが“1”にセットされると、同時にEDTEビットが“0”にクリアされ、当該チャネルの動作は中断され、CPU2による処理を待つ。 In a state where EDIE bit is set to "1", the EDE flag is set to "1", is cleared simultaneously EDTE bit is "0", the operation of the channel is interrupted and waits for processing by the CPU 2.
【0081】 [0081]
EXDMAC4は転送対象とされるメモリをリングバッファとして利用できるようになっている。 EXDMAC4 has become available memory that is transferred as a ring buffer. すなわち、リングバッファを用いる場合には、転送先又は転送元アドレスを自動的に初期値に回復する(所定ビット以下のビットを”0”にクリアする)ようになているから、CPU2の処理は必要ない。 That is, in the case of using a ring buffer, because they, such as (cleared to a predetermined bit of the following bit "0") transfer destination or the transfer source address to recover automatically the initial value, the process of the CPU2 is unnecessary. EDIEビットを”0”にクリアしておけば、メモリをリングバッファとして利用できる。 Once you have cleared the EDIE bit to "0", can use the memory as a ring buffer. ビット10〜8はRPB2〜RPB0ビットであり、リングバッファのサイズ、即ちリピートする単位を指定する。 Bit 10-8 is RPB2~RPB0 bits, to specify the size of the ring buffer, i.e., the unit of repetition. リピートする単位は、64kB(RPB2〜RPB0=B'000)、128kB(RPB2〜RPB0=B'001)、256kB(RPB2〜RPB0=B'010)、512kB(RPB2〜RPB0=B'011)、1MB(RPB2〜RPB0=B'100)、2MB(RPB2〜RPB0=B'101)である。 Units repeats, 64kB (RPB2~RPB0 = B'000), 128kB (RPB2~RPB0 = B'001), 256kB (RPB2~RPB0 = B'010), 512kB (RPB2~RPB0 = B'011), 1MB (RPB2~RPB0 = B'100), a 2MB (RPB2~RPB0 = B'101). データ転送制御の進行にしたがってアドレス演算器でSAR40、DAR41の値をインクリメントして更新していくとき、RPB2〜RPB0ビットは、その値にしたがって、アドレス演算器に、SAR40、DAR41のビット15、16、17、18、19、20からのキャリ/ボローの伝達を禁止する。 When is renewed by incrementing the value of the SAR 40, DAR41 address calculator according to the progress of the data transfer control, RPB2~RPB0 bits, according to its value, to the address calculator, SAR 40, DAR41 bits 15 and 16 , to prohibit the transmission of the carry / borrow from the 17, 18, 19, 20. キャリー/ボローの伝達が禁止されると、そのとき、禁止されたビットより下位のビットも0にされているから、アドレスは自動的に初期値に戻される。 When transmission of the carry / borrow is prohibited, then, from being 0 even lower bits than bits is prohibited, the address is automatically returned to the initial value. これにより、EXDMAC4は、自動的にリングバッファを構成する如くデータ転送アドレスを制御することができる。 Thus, EXDMAC4 can automatically control the data transfer address as constituting the ring buffer.
【0082】 [0082]
ビット7、ビット6は、SM1、SM0ビットであり、データ転送後にSAR40をインクリメントするか、デクリメントするか、固定にするかを指定する。 Bit 7, Bit 6, SM1, an SM0 bits, either incremented SAR40 after data transfer, or decremented, to specify whether the fixed. SM1ビットを“0”にクリアすると、SAR40は固定とされる。 When cleared to SM1 bit "0", SAR 40 is fixed. SM1ビットを“1”にセットした状態で、SM0ビットを“0”にクリアすると、インクリメント、SM0ビットを“1”にセットすると、デクリメントが行なわれる。 The SM1 bit at setting "1", is cleared to "0" to SM0 bits, incremented, if set to "1" to SM0 bit, decrement is performed.
【0083】 [0083]
ビット5、ビット4は、DM1、DM0ビットであり、データ転送後にDAR41をインクリメントするか、デクリメントするか、固定にするかを指定する。 Bit 5, Bit 4, DM1, is DM0 bits, either incremented DAR41 after data transfer, or decremented, to specify whether the fixed. DM1ビットを“0”にクリアすると、DAR41は固定とされる。 Clearing the DM1 bit "0", DAR41 is fixed. DM1ビットを“1”にセットした状態で、DM0ビットを”0”にクリアすると、インクリメント、DM0ビットを“1”にセットすると、デクリメントが行なわれる。 The DM1 bit at setting "1", is cleared to "0" to DM0 bits, incremented, if set to "1" to DM0 bit, decrement is performed.
【0084】 [0084]
ビット3、ビット2は、MD1、MD0ビットであり、データ転送モードを選択する。 Bit 3, Bit 2 is MD1, MD0 bits selects the data transfer mode. MD1ビットを“0”にクリアすると、デュアルアドレスモードとなる。 Clearing in the MD1 bit "0", the dual-address mode. デュアルアドレスモードでは、1回の起動で、SAR40で示されるアドレスから、DAR41で示されるアドレスへ、1回のデータ転送を行なう。 In dual address mode, once it started, from the address indicated by the SAR 40, to the address indicated by DAR41, perform one data transfer. この後、SM1、SM0、DM1、DM0ビットの指定に基づいて、SAR40、DAR41の操作が行なわれる。 Thereafter, on the basis of the SM1, SM0, DM1, DM0 bits specified, SAR 40, DAR41 operation is performed.
【0085】 [0085]
MD0ビットが“0”にクリアされている場合は、SAR40が転送カウント機能を兼用する。 MD0 If the bit is cleared to "0", SAR 40 is also used to transfer count function. SAR40の所定のビットからキャリが発生したときに、所定回数の転送終了と判断され、転送終了フラグEDEが“1”にセットされる。 From a predetermined bit SAR40 when a carry occurs, it is determined that the transfer completion of the predetermined number of times, the transfer end flag EDE is set to "1".
【0086】 [0086]
MD0ビットが“1”にセットされている場合は、DARが転送カウント機能を兼用する。 MD0 If the bit is set to "1", DAR also serves the transfer count function.
【0087】 [0087]
MD1ビットを“1”にセットすると、シングルアドレスアドレスモードとなる。 If set to the MD1 bit "1", a single address address mode. シングルアドレスアドレスモードでは、転送元または転送先の一方をアクノレッジ信号EXDACKiで指定する。 In single address address mode, specified by acknowledge signal EXDACKi one source or destination.
【0088】 [0088]
MD0ビットが“0”にクリアされている場合は、転送先をアクノレッジ信号EXDACKiで指定し、SAR40が転送元のアドレスを指定するとともに、転送カウント機能を兼用する。 MD0 If the bit is cleared to "0", the transfer destination specified in the acknowledge signal EXDACKi, with SAR40 specifies the address of the transfer source, also serves as a transfer count function.
【0089】 [0089]
MD0ビットが“1”にセットされている場合は、転送元をアクノレッジ信号EXDACKiで指定し、SAR40が転送先のアドレスを指定するとともに、転送カウント機能を兼用する。 MD0 If the bit is set to "1", the transfer source specified by the acknowledge signal EXDACKi, with SAR40 specifies the address of the transfer destination, also serves as a transfer count function.
【0090】 [0090]
いずれも、SAR40またはDAR41のRPB2〜RPB0ビットによって指定される所定のビットからキャリ/ボローが発生したときに、所定回数の転送終了と判断され、転送終了フラグEDEが“1”にセットされる。 Both when the carry / borrow occurs from a predetermined bit specified by RPB2~RPB0 bit SAR40 or DAR41, it is determined that the transfer completion of the predetermined number of times, the transfer end flag EDE is set to "1".
【0091】 [0091]
ビット0はSZビットであり、1回のデータ転送をバイトサイズで行なうか、ワードサイズで行なうかを選択する。 Bit 0 is the SZ bits, or perform one data transfer byte size, selects whether to perform word-size. SZビットを“0”にクリアするとバイトサイズ、“1”にセットするとワードサイズのデータ転送が行なわれる。 Clearing and byte size of the SZ bit to "0", "1" in the data transfer and set word size is performed. なお、ワードサイズは2バイトである。 It should be noted that the word size is 2 bytes.
【0092】 [0092]
図6にはEXDMAC4のブロック図が示される。 The Figure 6 is shown a block diagram of EXDMAC4. EXDMAC4は、外部から起動要求信号EXDREQi(i=0〜3)を入力する。 EXDMAC4 inputs an activation from an external request signal EXDREQi (i = 0~3). また、EXDMAC4は、外部バスコントローラ121に対して、外部バス権要求EXBREQ2、外部バスコマンドの発生とアドレスの出力を行い、外部バスコントローラ121から外部バス権アクノレッジ信号EXBACK2、外部バスレディ信号EXBRDYを入力して動作する。 Further, EXDMAC4, to the external bus controller 121, an external bus request EXBREQ2, performs output of the generator and the address of the external bus command input from an external bus controller 121 External bus acknowledge signal EXBACK2, an external bus ready signal EXBRDY to work Te. シングルアドレス転送時に使用するEXDACKiは、外部バスコマンドで指示される。 EXDACKi used for single address transfer is indicated by the external bus command. 外部バスレディ信号EXBRDYのネゲートされた状態は、外部バスコントローラ121からEXDMAC4に対するウェイトステート挿入の要求として把握することができる。 External bus ready signal negated state of EXBRDY can be understood as a request wait state insertion for the external bus controller 121 EXDMAC4. 外部バスコントローラ121から内部バスコントローラ120へのEXBRDYも同様にウェイト挿入の要求として把握することができる。 EXBRDY from the external bus controller 121 to the internal bus controller 120 also can be understood as a request for similarly wait insertion.
【0093】 [0093]
更に、マイクロコンピュータ1内部のバスインタフェースとして、CPU2やDMAC3のリード/ライトのために、内部バスコントローラ120から、モジュールセレクト信号、リード信号、ライト信号が入力され、アドレスバスPAB及びデータバスPDBに接続される。 Furthermore, the microcomputer 1 internal bus interface, connected to the read / write CPU2 and DMAC3, from the internal bus controller 120, the module select signal, read signal, write signal is input, the address bus PAB and a data bus PDB It is.
【0094】 [0094]
通常のDMAC3は、デュアルアドレスモードの場合、リードしたデータを一旦、DMAC3に格納し、これをライトする。 Normal DMAC3, in the case of dual-address mode, once the read data, stored in the DMAC3, to write this. これに対して、EXDMAC4は、この機能を入出力ポートに代替させ、IOP(D)24、IOP(E)25のラッチ回路72Lにデータの一時保持機能を持たせてある。 In contrast, EXDMAC4 causes the substitute this function to the input and output ports, it is IOP (D) 24, IOP (E) to 25 of the latch circuit 72L to have a temporary holding function data. マイクロコンピュータの動作を高速にするに従い、パイプライン的な動作が必要になり、DMAC3自らがバス権を持ったデータ転送のためのリード/ライト動作と、DMAC3に対するCPU2によるデータ転送制御条件の設定のためのリード/ライト動作とが、連続した場合、DMAC3はバスマスタとしての動作とバススレーブとしての動作の遷移が困難になったり、所定のステート内に動作が完結できなかったり、不都合な動作を起こす可能性が大きくなる。 According to the operation of the microcomputer at a high speed, pipelined operations are required, DMAC3 itself and read / write operation for data transfer with a bus, the setting of the data transfer control conditions by the CPU2 for DMAC3 a read / write operation for the, if continuous, DMAC3 or become difficult transition of the operation of the operation and bus slave as a bus master, or unable operations completed within the predetermined state, causing inconvenient operation potential increases. この点に対し、EXDMAC4はその不都合を本質的に回避でき、論理的な規模を縮小したり、設計期間を短縮したりできる。 To this regard, EXDMAC4 can essentially avoid the inconvenience, or to reduce the logical scale can or reduce design time. また、EXDMAC4によるデータ転送制御途上においても、CPU2は内部バスを用いたアクセス動作を行うことができるので、CPU2によるEXDMAC4内部のレジスタリードを任意のタイミングで行うことができる。 Also in the data transfer control developing by EXDMAC4, CPU2 is since it is possible to perform access operation using the internal bus, can be performed EXDMAC4 internal register read by the CPU2 at an arbitrary timing. したがって、CPU2からEXDMAC4の状態を簡単にモニタできる。 Therefore, it easily monitor the condition of the CPU2 EXDMAC4.
【0095】 [0095]
また、EXDMAC4は、CPU2と独立したデータ転送を行うことを目的としているが、このとき、デュアルアドレッシングモードなどにおいて、リードデータの一時保持を自モジュールで行おうとすると、専用のデータバスを設ける必要が生じてしまう。 Further, EXDMAC4, although intended to perform independent data transfer and CPU 2, this time, in such dual addressing mode, and if you try to temporarily storing the read data in the own module, is necessary to provide a dedicated data bus occur will. EXDMAC4では、かかる専用のデータバスを不要にし、この点でも物理的規模を小さくできる。 In EXDMAC4, the data bus of such dedicated and unnecessary, can be reduced physical scale in this respect.
【0096】 [0096]
図6に従えば、EXDMAC4は以下の回路ブロックで構成される。 According to FIG. 6, EXDMAC4 consists of the following circuit blocks. EXDMAC4は、前記DTMR42、DAR41、SAR40のレジスタを夫々4チャネル分備え、各チャネルに共通の制御回路45、データバッファ(DB)44、アドレスバッファ(AB)46、及び算術演算回路(AU)43を有する。 EXDMAC4, the DTMR42, DAR41, includes a register of SAR40 respective four channels, common control circuit 45 for each channel, the data buffer (DB) 44, an address buffer (AB) 46, and an arithmetic operation circuit (AU) 43 a. これらのブロックは、Aバス、Bバスの2本の内部バスによって結合されている。 These blocks, A bus, are connected by two internal bus of the B bus.
【0097】 [0097]
制御回路45は、起動要求信号EXDREQi(i=0〜3)を検出して動作を開始し、外部バス権要求EXBREQ2、外部バスコマンド及びアドレスを出力すると共に、外部バス権アクノレッジEXBACK2、外部バスレディ信号EXBRDYを入力しつつ、外部バスの動作を行う。 The control circuit 45 starts operation to detect the startup request signal EXDREQi (i = 0~3), an external bus request EXBREQ2, and outputs the external bus command and address, the external bus acknowledge EXBACK2, external bus ready signal while entering the EXBRDY, carry out the operation of the external bus. 一方、モジュールセレクト信号、リード信号、ライト信号、アドレスバスPAB上のアドレス下位ビット、データバスPDBの値に従った、内部レジスタの入出力を行う。 On the other hand, the module select signal, read signal, write signal, address lower bits on the address bus PAB, in accordance with the value of the data bus PDB, an output of the internal registers performed.
【0098】 [0098]
前記アドレスバッファ46は、外部アドレス空間が16Mバイトであるのに対応して、24ビット構成であり、Aバスからデータを入力し、リード/ライトするアドレスを保持して、EXABに出力する。 The address buffer 46, corresponding to the external address space is 16M bytes, a 24-bit configuration, to input data from the A bus, and holds an address to read / write, and outputs the EXAB.
【0099】 [0099]
前記データバッファ44は16ビット構成であり、データバスPDBと接続され、CPU2がEXDMAC4内部のレジスタをリード/ライトする際のデータの入出力を行う。 The data buffer 44 is a 16-bit configuration, is connected to the data bus PDB, to input and output data when CPU2 is read / write the internal registers EXDMAC4. SAR40、DAR41が24ビット構成であるため、CPU2からは2回に分けてアクセスされるが、このとき、EXDMAC4内部では1回のリード/ライトとし、不都合な動作を行わないようにしている。 For SAR 40, DAR41 is 24 bits, but is accessed twice from CPU 2, this time, inside EXDMAC4 so that a single read / write, does not perform the inconvenient operation.
【0100】 [0100]
前記DTMR42、DAR41、及びSAR40の各レジスタの機能は前述の通りであり、Bバスからデータを入力して、Aバスに出力する。 The DTMR42, DAR41, and the function of each register SAR40 are as defined above, by entering the data from the B bus, and outputs to the A bus. 前記算術演算回路(AU)43はインクリメント/デクリメント処理を行なう。 The arithmetic circuit (AU) 43 performs the increment / decrement process. 入力はAバスであり、結果はBバスに出力される。 Input is A bus, the result is output to the B bus.
【0101】 [0101]
図7にはEXDMAC4の状態遷移図が示される。 State transition diagram of EXDMAC4 in FIG 7 is shown. EXDMAC4は、ステートI(アイドル状態)、ステートS(ソース転送状態)、ステートD(デスティネーション転送状態)の3つの状態を持つ。 EXDMAC4, the state I (idle), the state S (source transfer state), with three states of the state D (destination transfer state).
【0102】 [0102]
リセット後には、ステートIに遷移する。 After reset, a transition to the state I. ステートIでは、EXDMAC4の起動要求信号EXDREQi(i=0〜3)をサンプリングする。 In state I, to sample the start of EXDMAC4 request signal EXDREQi (i = 0~3). 何れかのチャネルのEDTEビットが1にセットされると、当該チャネルのEXDREQi入力を検出する。 When EDTE bit of any of the channels is set to 1, to detect the EXDREQi input of the channel. 複数のチャネルが起動された場合は、チャネル0から優先して動作を行う。 If multiple channels is activated, the operation with priority from the channel 0.
【0103】 [0103]
EXDREQiがイネーブルにされると、ステートSに遷移する。 When EXDREQi is enabled, a transition to state S. ステートSでは、当該チャネルのSAR40の内容をEXABに出力し、SM1、SM0ビットに従ってSAR40の内容を更新するとともに、外部バスリクエストEXBREQ2とバスコマンドを外部バスコントローラ121に出力する。 In state S, and it outputs the contents of SAR40 of the channel to EXAB, SM1, updates the contents of SAR40 according SM0 bits, and outputs an external bus request EXBREQ2 and the bus command to the external bus controller 121.
【0104】 [0104]
外部バスコントローラ121は、外部バスリクエストを調停して、所定のタイミングで、EXDMAC4に外部バス権を与えるために、アクノレッジ信号EXACK2を活性状態にし、外部バスを起動する。 External bus controller 121 arbitrates external bus request at a predetermined timing, in order to give the external bus to EXDMAC4, the acknowledge signal EXACK2 active, it activates the external bus. 外部バスが終了すると、外部バスレディ信号EXBRDYはを活性状態にされる。 When the external bus is completed, is an external bus ready signal EXBRDY is active. これにより、EXDMAC4はそのバスサイクルを終了できる。 As a result, EXDMAC4 can terminate the bus cycle.
【0105】 [0105]
シングルアドレスモードでは、EXDMAC4は、バスアクノレッジ信号EXBACK2が活性状態で、外部バスレディEXBRDYを検出すると、動作を終了し、ステートIに遷移する。 In single address mode, EXDMAC4 the bus acknowledge signal EXBACK2 is in an active state, when detecting the external bus ready EXBRDY, terminates the operation, a transition to the state I.
【0106】 [0106]
デュアルアドレスモードでは、アクノレッジ信号が活性状態で、外部バスレディを検出すると、ステートDに遷移する。 In dual address mode, the acknowledge signal is in an active state, when detecting the external bus ready, a transition to state D. ステートDでは、当該チャネルのDAR41の内容をアドレスバスEXABに出力し、SM1、SM0ビットに従ってDAR41の内容を更新するとともに、外部バスリクエストEXBREQiとバスコマンドを外部バスコントローラ121に出力する。 In state D, output the contents of DAR41 of the channel to the address bus EXAB, SM1, updates the contents of DAR41 according SM0 bits, and outputs an external bus request EXBREQi and the bus command to the external bus controller 121.
【0107】 [0107]
外部バスコントローラ121は、外部バスを起動する。 External bus controller 121 starts the external bus. 外部バスが終了すると、外部バスレディ信号EXBRDYを活性状態にする。 When the external bus is completed, the external bus ready signal EXBRDY active. EXDMAC4は、バスアクノレッジ信号EXBACK2が活性状態で、外部バスレディEXBRDYを検出すると、そのアクセスサイクルを終了し、ステートIに遷移する。 EXDMAC4 the bus acknowledge signal EXBACK2 is in an active state, when detecting the external bus ready EXBRDY, it terminates the access cycle, a transition to the state I.
【0108】 [0108]
尚、シングルアドレスモードの場合は、ステートSのバスコマンドの中で、転送アクノリッジ信号EXDACKiを活性状態にするように指示する。 In the case of single address mode, in the bus command state S, it commands the transfer acknowledge signal EXDACKi active. デュアルアドレスモードの場合は、ステートSのバスコマンドの中で、リード後バス権を移譲しない指示と、リードデータをIOP(D)24,IOP(E)25のラッチ回路に一時的に保持させる指示を与える。 For dual address mode, in the bus command state S, to temporarily hold instructions and not transfer the bus after reading, the read data to the IOP (D) 24, IOP (E) 25 of the latch circuit indication give.
【0109】 [0109]
専用の外部アドレスバスEXABを用いており、バス権の獲得の判定などを行い、これを確認してからバスコマンドとアドレスを出力したりする必要がなく、状態遷移も簡潔に構成でき、論理的規模を抑制できる。 It uses a dedicated external address bus EXAB, performs such determination of the acquisition of the bus right, which it is not necessary and outputs the bus command and address check, also briefly configuration state transition, logic the scale can be suppressed.
【0110】 [0110]
図8には前記マイクロコンピュータをプリンタ制御に用いたマイクロコンピュータシステムの一例が示される。 The Figure 8 an example of a microcomputer system using the microcomputer to the printer control is shown.
【0111】 [0111]
プリンタ制御システムは、マイクロコンピュータ1及びセントロニクスインタフェースやユニバーサルシリアルバス(USB)又はオプションなどの受信回路100、DRAMで構成されたバッファRAM101、キャラクタジェネレートROM(CGROM)102、プログラムROM103、印字制御回路104を含み、これらがマイクロコンピュータ1の外部バス105を介して接続される。 The printer control system includes a microcomputer 1 and Centronics interface or a universal serial bus (USB) or buffer was composed of the receiving circuit 100, DRAM such optional RAM 101, a character generate ROM (CGROM) 102, a program ROM 103, a printing control circuit 104 It includes, they are connected via the external bus 105 of the microcomputer 1.
【0112】 [0112]
前記プログラムROM103はエリア0に、バッファRAM101はエリア2に、CGROM102はエリア6に、受信回路100及び印字制御回路104はエリア7に割り当てられている。 The program ROM103 the area 0, the buffer RAM101 the area 2, CGROM102 in the area 6, the receiving circuit 100 and the print control circuit 104 is assigned to the area 7. バッファRAM101にはリード/ライト可能なメモリとして、リフレッシュ動作が必要であるが、安価であることが知られているDRAMが用いられる。 The buffer RAM101 as readable / writable memory, it is necessary refresh operation, DRAM that are known to be inexpensive is used. 図8において、バッファRAM101についてはそのアドレス配置が図示されている。 8, the address arrangement is shown for buffer RAM 101. この例に従えば、バッファRAM101は2MB(16Mビット)の記憶容量を有し、その内の1MバイトをCPU2の作業領域に、残りを512kBずつリングバッファとして利用される。 According to this example, buffer RAM101 has a storage capacity of 2MB (16M bits), a 1M byte of which the CPU2 workspace is used the remainder as a ring buffer by 512kB.
【0113】 [0113]
図8のシステムでは、更に、印字ヘッド106、バッファ回路107、ラインフィードモータ108、キャリッジリターンモータ109を含み、これらのモータ108,109は、それぞれマイクロコンピュータ1の前記タイマ7の出力、前記パルス出力装置8の出力によって制御される。 In the system of FIG. 8, further, the print head 106, a buffer circuit 107, a line feed motor 108 includes a carriage return motor 109, the motors 108 and 109, respectively output of the timer 7 in the microcomputer 1, the pulse output It is controlled by the output of the device 8. ラインフィードモータ108、キャリッジリターンモータ109は、特に制限はされないが、ステッピングモータである。 Line feed motor 108, carriage return motor 109 is not particularly limited, a stepping motor.
【0114】 [0114]
図示はされないものの、前記マイクロコンピュータ1のSCI9はホスト装置などとの通信に使用され、前記A/D変換器10は紙枚数などのセンサ情報を入力する。 Although not shown, the SCI9 microcomputer 1 is used to communicate with such a host device, the A / D converter 10 inputs the sensor information such as paper sheets.
【0115】 [0115]
EXDMAC4はセントロニクスインタフェースやユニバーサルシリアルバスなどの複数の受信回路100によるデータの受信を、CPU2の動作と並行して行う。 EXDMAC4 the reception of data by a plurality of receiving circuits 100, such as a Centronics interface or a universal serial bus, performed in parallel with the operation of the CPU 2. マイクロコンピュータ1は、転送要求信号EXDREQiを入力し、転送アクノリッジ信号EXDACKiによってシングルアドレス転送を行うことができる。 The microcomputer 1 receives the transfer request signal EXDREQi, it is possible to perform single address transfer by the transfer acknowledge signal EXDACKi. 例えば、セントロニクスインタフェースのインプットストローブ信号をEXDREQ0に入力し、チャネル0でデュアルアドレス転送を行い、オプションインタフェースの受信信号をEXREQ1に入力し、EXDACK1出力を、オプションインタフェースに与えて、チャネル1でシングルアドレス転送を行う。 For example, an input strobe signal Centronics interface type to EXDREQ0, performs a dual address transfer on channel 0, and inputs the received signal of the optional interface EXREQ1, the EXDACK1 output, giving the option interface, single address transfer on channel 1 I do.
【0116】 [0116]
内部のDMAC3は、印字データの出力、ラインフィードモータ108、キャリッジリターンモータ109を駆動するためにパルスデータの出力を行う。 DMAC3 internal performs output of the pulse data output of the print data, the line feed motor 108, the carriage return motor 109 to drive. また、SCI9の送信データ、受信データの転送を行なう。 Also, to transmit data, receive data transfer SCI9. このようなDMAC3の使用方法については、前記特開平5−307516号公報に記載されている。 For such DMAC3 use of, it is described in JP-A Hei 5-307516.
【0117】 [0117]
なお、半導体集積回路の集積度の向上によって、オプション以外の受信回路100の一部や、印字制御回路104などを1チップのマイクロコンピュータに集積することができる。 Depending improvement in integration density of semiconductor integrated circuits, a part or the receiving circuit 100 other than options, it can be integrated and print control circuit 104 to the one-chip microcomputer. 更に、バッファRAM101などの汎用的なメモリも1チップのマイクロコンピュータに集積することができる。 Furthermore, it can be integrated also general memory such as a buffer RAM101 to one-chip microcomputer. プログラムROM103やCGROM102等のように、個別のプリンタ機種など、マイクロコンピュータシステム毎に変更になるものは、個別の半導体集積回路にする方が都合がよい。 As such programs ROM103 and CGROM102, such individual printer model, which vary for each microcomputer system is conveniently better to the individual semiconductor integrated circuit. いずれの部分を1チップのマイクロコンピュータに搭載するにせよ、バスの論理的な構成が上記と変らなければよい。 Whether equipped with any portion in one-chip microcomputer, the logical configuration of the bus may need Henra as above.
【0118】 [0118]
図9には図8のマイクロコンピュータシステムのバスの動作タイミングの1例が示される。 An example of operation timing of the bus of the microcomputer system of Figure 8 is shown in FIG.
【0119】 [0119]
内部バスIAB,IDBは、大部分が、CPU2のROM5からのプログラムリードとRAM6へのデータリード/ライトを1ステートで行っている。 Internal bus IAB, IDB is, for the most part, are doing a data read / write to the program lead and RAM6 from the CPU2 of ROM5 in one state. この中で、CPU2はT3からPバスPAB,PDBを用いた内部I/Oレジスタ(例えば、A/D変換器)のリード、T12から外部メモリ(例えば、CGROM)のリードを行う。 In this, it performs a read of the P bus PAB CPU 2 from T3, the read internal I / O register using PDB (e.g., A / D converter), the external memory from the T12 (e.g., CGROM). PバスPAB,PDBに接続された回路はRAM6やROM5よりもアクセス速度が遅いので、バスレディー信号BRDYがバスコントローラ120により供給される。 P bus PAB, since the circuit connected to PDB RAM 6 and access speed is slower than the ROM 5, the bus ready signal BRDY is supplied by the bus controller 120.
【0120】 [0120]
DMAC3は、T7から、メモリから内部I/Oレジスタ(例えば、RAM6からパルス出力回路8)への転送を行う。 DMAC3 from T7, the internal I / O register from memory (e.g., a pulse output circuit 8 from the RAM 6) to transfer to.
【0121】 [0121]
一方、EXDMAC4は、チャネル0がデュアルアドレス転送、チャネル1がシングルアドレス転送とされ、T0でチャネル0が起動され、T7、T14でチャネル1が起動される。 Meanwhile, EXDMAC4 the channel 0 dual address transfer, the channel 1 is a single address transfer, channel 0 is started at T0, the channel 1 is started at T7, T14. なお、起動要求信号EXDREQi(i=0〜3)は、重ねて表示しており、例えば、ch0と記載のある部分が、EXDREQ0が活性状態になったことを示す。 Note that activation request signal EXDREQi (i = 0~3) is overlaid and displayed, for example, it indicates that some part of described as ch0 is, EXDREQ0 becomes active.
【0122】 [0122]
T0で、EXDMAC4は、EXDREQ0が活性状態になったのに呼応して、ステートSに遷移し、外部バス権要求と外部バスコマンドを発生し、EXABを出力する。 In T0, EXDMAC4 is in response to EXDREQ0 becomes active, a transition to the state S, and generating an external bus request and an external bus command, and outputs the EXAB. 外部バスコマンドは、リードとリード後のバス権移譲禁止、リードデータのラッチなどを指示する。 External bus command, bus transfer ban after the lead and the lead, to instruct such as the latch of the read data. 外部バスコントローラ121は外部バス権を調停し、EXBACK2により、直ちに、EXDMAC4に外部バス権を与えて、外部バスを起動する。 External bus controller 121 arbitrates external bus, the EXBACK2, immediately giving external bus to EXDMAC4, it activates the external bus. 外部バスコントローラ121は、一旦、バスレディ信号EXBRDYを非活性状態にして、EXDMAC4にウェイトサイクルを挿入させる。 External bus controller 121, once to the bus ready signal EXBRDY inactive, thereby inserting a wait cycle EXDMAC4.
【0123】 [0123]
外部バスコントローラ121から出力されているバスレディ信号EXBRDYが活性状態に戻されると、EXDMAC4はそのメモリサイクルを終えて、ステートDに遷移し、次の外部バス権要求と外部バスコマンドを発生し、バスEXABにアドレスを出力する。 When bus ready signal EXBRDY being output from the external bus controller 121 is returned to the active state, EXDMAC4 is finished the memory cycle, a transition to the state D, to generate the next external bus request and an external bus command bus and it outputs the address to EXAB. 外部バスコマンドは、ライトと、ラッチしたデータの出力などを指示する。 External bus command instructs a write, and output the data latched. 外部バスコントローラ121は外部バスを起動する。 External bus controller 121 is to launch an external bus. 上記同様に、外部バスコントローラ121は、一旦、EXBRDYを非活性状態にして、EXDMAC4にウェイトサイクルを挿入させる。 In the same manner as described above, the external bus controller 121, once in the EXBRDY inactive, thereby inserting a wait cycle EXDMAC4.
【0124】 [0124]
EXBRDYが活性状態になると、EXDMAC4は、そのメモリサイクルを終え、ステートIに遷移し、待機状態に戻る。 When the EXBRDY is in an active state, EXDMAC4 is, it finished its memory cycle, and transition to the state I, returns to the standby state.
【0125】 [0125]
T7で、EXDREQ1が活性状態になったのに呼応して、EXDMAC4はステートSに遷移し、外部バス権要求と外部バスコマンドを発生し、EXABを出力する。 In T7, in response to EXDREQ1 becomes active, EXDMAC4 transitions to state S, and generating an external bus request and an external bus command, and outputs the EXAB. 外部バスコマンドは、リードとEXDACK1の出力などを外部バスコントローラ121に指示する。 External bus command instructs the like output of the read and EXDACK1 the external bus controller 121. 外部バスコントローラ121は外部バス権を調停し、直ちに、EXBACK2によりEXDMAC4に外部バス権を与えて、外部バスを起動する。 External bus controller 121 arbitrates external bus immediately, by applying an external bus to EXDMAC4 by EXBACK2, starts an external bus. 上記同様に、一旦EXBRDYを非活性状態にして、EXDMAC4にウェイトサイクルを挿入させる。 The same manner as described above, once the EXBRDY inactive, thereby inserting a wait cycle EXDMAC4. 外部バスコントローラ121は、DRAMエリアのアクセスを判断して、プリチャージ、RAS、CASサイクルを含む4ステートでアクセスする。 External bus controller 121 to determine the access to the DRAM area is accessed in four states, including precharge, RAS, a CAS cycle. EXBRDYが活性状態になると、EXDMAC4はステートIに遷移し、待機状態に戻る。 When EXBRDY becomes active, EXDMAC4 transitions to state I, back to the standby state.
【0126】 [0126]
更に、T14で、EXDREQ1が活性状態になったのに呼応して、EXDMAC4はステートSに遷移し、外部バス権要求と外部バスコマンドを発生し、EXABを出力する。 Further, in T14, in response to EXDREQ1 becomes active, EXDMAC4 transitions to state S, and generating an external bus request and an external bus command, and outputs the EXAB. 外部バスコマンドは、リードとEXDACK1の出力などを指示する。 External bus command instructs the such as the output of lead and EXDACK1. このとき、外部バスコントローラ121は外部バス権を調停するが、CPU2による外部リード実行中のため、EXDMAC4に外部バス権を与えず、CPU2による外部リードの終了を待つ。 At this time, the external bus controller 121 is to arbitrate external bus, for in the external read execution by CPU 2, without applying an external bus to EXDMAC4, waits for the end of the external lead by CPU 2. T17でEXDMAC4に外部バス権を与えて、外部バスを起動する。 EXDMAC4 to give the external bus in T17, to start an external bus. 一旦、上記同様バスコントローラ121はバスレディー信号EXBRDYを非活性状態にして、EXDMAC4にウェイトサイクルの挿入を要求する。 Once the same bus controller 121 and a bus ready signal EXBRDY inactive, requiring insertion of a wait cycle EXDMAC4. EXBRDYが活性状態になると、EXDMAC4はステートIに遷移し、待機状態に戻る。 When EXBRDY becomes active, EXDMAC4 transitions to state I, back to the standby state.
【0127】 [0127]
DTMR1では、DTIE=0、RPB2〜0=B'011、SM1、0=B'10とされ、512kB単位の繰返し動作が設定されているものとし、T9でSARをインクリメントしたとき、H'5FFFFFからH'580000に更新され、動作を継続する。 In DTMR1, DTIE = 0, RPB2~0 = B'011, is a SM1,0 = B'10, and that repeated operation of 512kB units are set, when the incremented SAR at T9, the H'5FFFFF It has been updated to H'580000, to continue to operate. 即ち、H'580000〜H'5FFFFFのバッファRAM101上のリングバッファを構成している。 In other words, it constitutes a ring buffer on the buffer of H'580000~H'5FFFFF RAM101. CPU2は、SAR40をリードすることで、リングバッファの入力ポインタを得ることができる。 CPU2, by leading SAR 40, it is possible to obtain the input pointer of the ring buffer. 入力ポインタを参照しつつ、リングバッファに蓄積されているデータ量が適正になるように、リングバッファのリードを行うことが容易になる。 With reference to the input pointer, as the amount of data accumulated in the ring buffer is appropriate, it is easy to perform lead of the ring buffer.
【0128】 [0128]
また、EXDMAC4は、停止せずに動作を継続するから、再起動時に起動要求信号を、不所望に検出したり、検出できなかったりすることがない。 Further, EXDMAC4, since continued operation without stopping, a start request signal upon restart, and detect undesirably, never or not be detected.
【0129】 [0129]
CPU2が外部バスを使用したリード/ライトとEXDMAC4による外部バス転送が同時に要求される場合、CPU2かEXDMAC4の何れかが一旦停止状態になるが、CPU2のデータアクセス頻度は低く、またCPU2は連続的にアクセスを行う場合は少なく、EXDMAC4もデータ転送を連続的には行わないから、CPU2やEXDMAC4が長期間停止状態になることを回避できる。 If the CPU2 external bus transfer by the read / write and EXDMAC4 with external bus is required at the same time, but either CPU2 or EXDMAC4 is temporarily stopped, low data access frequency of CPU2, also CPU2 is continuously less, to access to the, do not take place either continuously data transfer EXDMAC4, it can be avoided CPU2 and EXDMAC4 is a long time stop state. 少なくとも、CPU2がROM5上でプログラムを実行することと、EXDMAC4による外部バス転送とを並列して行うことができる。 At least, it can be performed in parallel with the CPU2 executing programs on ROM 5, and an external bus transfer by EXDMAC4. 換言すれば、CPU2の処理性能を低下させることなく、外部バス転送を行うことができる。 In other words, without reducing the CPU2 processing performance, it is possible to perform an external bus transfer. また、DMAC3による内部バスによる転送と並行してEXDMAC4による外部でのデータ転送を行うことができる。 Further, it is possible to transfer data in the external by EXDMAC4 in parallel with transfer by the internal bus by DMAC3.
【0130】 [0130]
なお、内部バス権要求や内部バス権アクノレッジ信号を、クロックやバスレディ信号に同期させるなどして、CPU2とDMAC3との間のバス権の移譲をオーバヘッド無く行うことができる。 Incidentally, the internal bus request and an internal bus acknowledge signal, and the like synchronized with the clock and bus ready signal, it is possible to perform overhead without a transfer of bus mastership between the CPU2 and DMAC3. 同様にCPU2またはDMAC3の外部アクセスとEXDMAC4との間のバス権の移譲についてもオーバヘッドなく行うことができる。 Similarly it is possible to perform even overhead without the transfer of bus mastership between the CPU2 or DMAC3 external access and EXDMAC4.
【0131】 [0131]
図10には前記汎用のDMAC3とEXDMAC4との双方の機能を有する外部バスDMAC4Aのブロック図が示される。 The Figure 10 a block diagram of the external bus DMAC4A having the functions of both the DMAC3 and EXDMAC4 of the universal is shown.
【0132】 [0132]
データ転送チャネルは0〜7とし、それぞれ、制御レジスタとしてのDTMR42、SAR40、DAR41、2組の転送カウンタTCR47A,BTCR47Bを有する。 Data transfer channel is a 0-7, respectively, as a control register DTMR42, SAR40, DAR41,2 set of transfer counter TCR47A, having BTCR47B. 算術演算器43Aにシフタ47Cが付加され、内部バスはAバス、Bバス、Cバスの3種類とされている。 Shifter 47C to arithmetic unit 43A is added, the internal bus is a A bus, B bus, three C bus.
【0133】 [0133]
図10の例では、図6と同様に、外部バスコントローラ121に対するインタフェース、CPU2等とのインタフェースに加えて、内部バスコントローラ120に対するインタフェースとして、内部バス権要求信号、内部バスコマンド、IAB出力と、内部バス権アクノレッジ、内部バスレディ入力、IDB入出力が加えられている。 In the example of FIG. 10, similarly to FIG. 6, the interface to an external bus controller 121, in addition to the interface with the CPU2 such as an interface to the internal bus controller 120, internal bus request signal, an internal bus command, and IAB output, internal bus acknowledge, internal bus ready input, IDB output is added.
【0134】 [0134]
DTMR42のEDTEビットを”1”にセットすると、外部バスコントローラ121に対して、外部バス権要求や外部バスコマンドを出力したりして、外部バス上の転送を、CPU2の内部バス上のプログラム実行と並行して行うことができる。 If set to "1" to EDTE bit DTMR42, the external bus controller 121, and to output the external bus request and external bus command, the transfer on the external bus, the execution program on CPU2 internal bus it can be carried out in parallel with.
【0135】 [0135]
一方、DTMR42の、図示はされないIDTEビットを”1”にセットすると、内部バスコントローラ120に対して、内部バス権要求や内部バスコマンドを出力したりして、内部バス(Iバス)を使用して任意のアドレス間の転送を、CPU2の動作と排他的に行うことができる。 On the other hand, the DTMR42, when set to "1" IDTE bits that are not illustrated, to the internal bus controller 120, and to output an internal bus request and an internal bus command, using the internal bus (I bus) transfer between any address Te, it can be carried out exclusively with the operation of the CPU 2.
【0136】 [0136]
図10の構成によれば、8チャネルなどの、限定されたチャネルを相互に融通し合って、使用することができる。 According to the configuration of FIG. 10, such as 8 channels, with each other and interchange with each other a limited channel may be used. 外部バスDMAC4Aとしての外部バス転送を2チャネルと、内部バスを使用した転送を6チャネルなどとすることができる。 And 2-channel external bus transfers as an external bus DMAC4A, a transfer using the internal bus can be, eg 6 channels. また、算術演算器やバスインタフェースのような論理を共通に利用することができる。 Further, it is possible to use a logic, such as arithmetic unit and bus interface in common. 複数の起動要求が発生した場合には、外部バス転送の優先順位を高くし、CPU2との並列動作が有効になるようにするとよい。 When a plurality of start request occurs, the higher priority of the external bus transfers, may be as parallel operation of the CPU2 is enabled.
【0137】 [0137]
更に、外部バス転送の制御回路と、内部バス転送の制御回路とを別に持ち、それぞれの算術演算器とバスを別に持てば、外部バス転送と内部バス転送とを並列して動作することも可能になる。 Further, a control circuit of the external bus transfer has separately a control circuit of the internal bus transfer, if able to have separate respective arithmetic unit and the bus, can also be operated in parallel and an external bus transfer and internal bus transfer become.
【0138】 [0138]
シングルアドレスモードを選択したときは外部バス転送、デュアルアドレスモードを選択したときは内部バスによる転送、などとし、これに従って選択可能な起動要因を限定すれば、使い勝手をさほど低下させずに、制御ビットを節約することができる。 Single address mode when selecting the external bus transfer, the transfer by the internal bus when selecting the dual address mode, and the like, if only the selectable activation factor accordingly, without much lowering the usability, the control bits it is possible to save.
【0139】 [0139]
以上説明した実施の態様によれば以下の作用効果を得るものである。 According to an aspect of the embodiment described above it is intended to obtain the following effects.
【0140】 [0140]
〔1〕マイクロコンピュータ1の内部バスの制御と外部バスの制御とを独立にし、内部バスを用いたCPU2の動作と、EXDMAC4による外部バスを用いて行うデータ転送とを独立に行うことにより、マイクロコンピュータ1の処理性能を向上することができる。 [1] to the control of the control and the external bus of the internal bus of the microcomputer 1 is independently, CPU 2 of the operation using the internal bus, by performing the independent data transfer performed using the external bus by EXDMAC4, micro it is possible to improve the processing performance of the computer 1.
【0141】 [0141]
〔2〕外部バスコントローラ121に、アドレス空間を分割して、メモリの種類やバス幅、アクセスステート数などのバス仕様を設定可能にし、CPU2そのほかの内部バスマスタDMAC3による外部バスアクセスとEXDMAC4による外部アクセスを、外部バスコントローラ121によって一括して制御することによって、内部バスを使用しないEXDMAC4についても、CPU2、DMAC3と同様の外部バスアクセスを可能にし、論理的規模の増加を縮小できる。 [2] to the external bus controller 121, by dividing the address space, the memory type and bus width, the bus specification allows settings such as number of access states, CPU 2 external access by the external bus access and EXDMAC4 by other internal bus masters DMAC3 and by collectively controlled by an external bus controller 121, also EXDMAC4 that do not use the internal bus allows the same external bus access and CPU 2, DMAC3, can be reduced to an increase in the logical scale.
【0142】 [0142]
〔3〕外部バスコントローラ121が出力するアドレスやバスコマンドなどをバスEXABを介して伝達される専用の信号とすることにより、外部バスDMACの制御信号や状態遷移などを動作を簡潔にし、論理的規模を縮小できる。 [3] by such as addressing and bus commands of an external bus controller 121 outputs a dedicated signal transmitted through the bus EXAB, to simplify the control signals and state transition such as the operation of the external bus DMAC, logical It can be reduced scale.
【0143】 [0143]
〔4〕外部バスコントローラ121により、CPU2、DMAC3による外部バスアクセスとEXDMAC4、或はそのほかの外部バス権要求とを調停することによって、CPU2、DMAC3による外部バスアクセスとEXDMAC4との間の外部バス権移譲時のオーバヘッドをなくすことができ、さらに処理性能を向上できる。 [4] The external bus controller 121, CPU 2, DMAC3 external bus access and EXDMAC4 by, or by arbitrating and other external bus request, CPU 2, DMAC3 external bus between the external bus access and EXDMAC4 by it is possible to eliminate the overhead at the time of transfer can be further improved performance.
【0144】 [0144]
〔5〕CPU2のプログラム格納用の内蔵ROM5を、CPU2のベクタを含まないように、動作モードなどで選択可能にすることにより、全体的な処理プログラムを外部のROMに、高速処理が必要なプログラムなどを内蔵ROM5に格納することができ、プログラムの変更に対する柔軟性など使い勝手を向上することができる。 The [5] Built for storing CPU2 program ROM 5, so as not to include CPU2 vector, by the selectable operation mode or the like, the overall processing program to an external ROM, high-speed processing is required program can be stored like the internal ROM 5, it is possible to improve the usability and flexibility to changes in the program.
【0145】 [0145]
〔6〕EXDMAC4は、複数のチャネルを有し、それぞれのチャネルが独立の外部転送要求入力を持つことにより、使い勝手を向上し、処理性能を向上することができる。 [6] EXDMAC4 has a plurality of channels, by each of the channels has an independent external transfer request input, to improve the usability, it is possible to improve the processing performance. シングルアドレス転送をサポートすることにより、転送に必要なバスサイクルを減少し、更に処理性能を向上できる。 By supporting single address transfer, to reduce the bus cycles required to transfer, can further improve the processing performance.
【0146】 [0146]
〔7〕EXDMAC4は、受信回路100からバッファRAM101のような、外部バス転送に適した機能とすることにより、論理的規模を縮小できる。 [7] EXDMAC4, such as from the reception circuit 100 buffer RAM 101, by the functions suitable for external bus transfers can be reduced logical scale. 転送カウンタをアドレスカウンタと兼用して、レジスタ数を減らしたり、転送データの一時保持など、入出力ポートなどのラッチ回路72Lで行うことにより、EXDMAC4へのデータバスを不要としたりして、物理的な規模を縮小できる。 The transfer counter is also used as the address counter, or reduce the number of registers, such as temporarily storing transfer data, by performing in the latch circuit 72L of the input and output ports, or by eliminating the need for data bus to EXDMAC4, physical can be reduced, such scale. また、CPU2、DMAC3からのアクセスと、EXDMAC4自体のデータ転送との競合動作を、本質的に回避して、論理構成を更に簡潔にし、また、開発期間などの短縮も図れる。 Further, the access from the CPU 2, DMAC3, conflict operation of the data transfer itself EXDMAC4, essentially avoided, further simplifying the logical configuration, also, thereby also shortening such as development time.
【0147】 [0147]
〔8〕転送元/転送先のアドレスレジスタ40,41の所定ビットから上位のビットを固定にして、繰返し動作を可能にし、CPU2の負荷なく、前記バッファRAM101上などに、容易にリングバッファを構成できる。 [8] by the fixed upper bits from predetermined bits of the transfer source / destination address register 40 and 41, to allow repeated operations, without CPU2 load, etc. on the buffer RAM 101, easily construct a ring buffer it can. バッファの開始アドレスや終了アドレスを任意に指定できなくても、バッファRAM101のような大容量のメモリにあっては、大きな不都合は生じない。 Even if you can not arbitrarily specify a start address and end address of the buffer, in the memory of a large capacity such as a buffer RAM 101, a large disadvantage does not occur. CPU2は、随時EXDMAC4の内容をリード/ライトできるから、リングバッファ上に蓄積されたデータ量の管理などを容易にすることができる。 CPU2, since the contents of any time EXDMAC4 can read / write, it is possible to facilitate the management of weight data stored in the ring buffer. 繰返し動作可能とすることによって、CPU2の割り込み処理のような負荷をなくすことができる。 By the repetitive operational, it is possible to eliminate a load such as CPU2 interrupt processing.
【0148】 [0148]
〔9〕内部バスに接続されたDMAC3による内部バス上の転送と、EXDMAC4による外部バスを用いて行うデータ転送とを独立に行うことにより、マイクロコンピュータ1の処理性能を向上することができる。 [9] the transfer on the internal bus by DMAC3 connected to the internal bus, by performing the independent data transfer performed using the external bus by EXDMAC4, it is possible to improve the processing performance of the microcomputer 1. プリンタなどのマイクロコンピュータシステムにおいて、モータ駆動のためなどのDMAC3による内部バス上の転送と、受信回路100のバッファRAM101への転送などの外部バスを用いて行う転送を同時に行うことを可能にして、マイクロコンピュータシステムの処理性能を向上できる。 In microcomputer systems, such as a printer, thereby enabling to perform the transfer on the internal bus by DMAC3 such for the motor drive, the transfer performed by using an external bus, such as transfer to buffer RAM101 of the receiving circuit 100 at the same time, It can improve the processing performance of the microcomputer system.
【0149】 [0149]
〔10〕マイクロコンピュータ1と受信回路100などを同一の半導体集積回路として実現することにより、システムの小型化などを図ることができる。 [10] By implementing the microcomputer 1 and the like receiving circuit 100 as the same semiconductor integrated circuit, it is possible to achieve downsizing of the system.
【0150】 [0150]
〔11〕内部バスに接続されたDMAC3と、外部バス転送に適した機能のみを有する外部バスコントローラ121を内蔵することにより、全体的なチャネル数を増加させながら、論理的規模の増加を最小限にすることができる。 [11] and DMAC3 connected to the internal bus, by incorporating the external bus controller 121 having only functions suitable for external bus transfer, while increasing the overall number of channels, an increase in the logical scale minimum it can be. また、内部バスに接続されたDMAC3は汎用的な機能を持つことにより、使い勝手を低下させることがない。 Also, DMAC3 connected to the internal bus by having a general function, it does not lower the usability.
【0151】 [0151]
〔12〕内部バスに接続されたDMAC3と、EXDMAC4を一体のモジュールとして構成することによって、限定されたチャネルを相互に融通し合って、使用することができる。 [12] and DMAC3 connected to the internal bus, by configuring as an integrated module EXDMAC4, the limited channel each other and interchange with each other, it can be used. また、バスインタフェースのような論理を共通に利用することができる。 Further, it is possible to use a logic, such as a bus interface in common.
【0152】 [0152]
以上本発明者によってなされた発明は、上記実施の態様の記載に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。 Although the present invention invention made by the user is not intended to be limited to the description of the embodiment of the above embodiments, and various modifications are possible within a scope not departing from the gist thereof.
【0153】 [0153]
例えば、DMAC3,4のアドレスレジスタのビット数は24ビットに限定されない。 For example, the number of bits of the address register DMAC3,4 is not limited to 24 bits. そのアドレスビット数はCPUまたは半導体集積回路装置のアドレス空間に応じて、変更できる。 The address number of bits depending on the address space of the CPU or a semiconductor integrated circuit device can be changed. 例えば、4Gバイトのアドレス空間であれば、32ビットとすればよい。 For example, if the address space of 4G bytes may be set to 32 bits.
【0154】 [0154]
第1のデータ転送装置における転送モードなども種々変更可能である。 Such as transfer mode in the first data transfer device can also be modified in various ways. リングバッファの容量についても変更可能である。 It can also be changed for the capacity of the ring buffer. リングバッファの容量を指定する別のレジスタを持ってもよい。 It may have a different register that specifies the capacity of the ring buffer. 或は、転送カウンタを独立にもってもよい。 Alternatively, it may have a transfer counter independently. シングルアドレスモードのみに限定して、アドレスレジスタを1本とすることも可能である。 Is limited only to a single address mode, it is possible to one of the address registers.
【0155】 [0155]
マイクロコンピュータの構成についても限定されない。 Not limited the configuration of the microcomputer. そのほかや機能ブロックを内蔵することも可能である。 It is also possible to built the other and function block. DMACの他に、内部バスに接続された、データトランスファコントローラのような、別のデータ転送装置を内蔵してもよい。 In addition to the DMAC, connected to an internal bus, such as data transfer controller may incorporate a separate data transfer device. データトランスファコントローラについては、平成7年3月(株)日立製作所発行『H8S/2655シリーズ ハードウェアマニュアル』などに記載されている。 For data transfer controller, are described in, for example, March 1995 (stock) issued by Hitachi "H8S / 2655 Series Hardware Manual".
【0156】 [0156]
また、EXDMACやバスコントローラ、内部バスの構成など、具体的な回路構成についても種々変更可能である。 Further, EXDMAC and bus controller, such as an internal bus structure, and various modifications can be made even specific circuit configuration. IAB,IDBのような内部バスとPAB,PDBのような内部バスとを一体に構成することもできる。 IAB, the internal bus and PAB like IDB, and an internal bus such as PDB may be integrally formed.
【0157】 [0157]
マイクロコンピュータシステムは、プリンタに限定されない。 Microcomputer system is not limited to the printer. 例えば、デジタル通信システムなどに用いることができる。 For example, it is possible to use such a digital communication system. 受信回路からバッファRAMへ転送し、復調や誤り訂正などを行い、更に変調を行って、別のバッファRAMに格納し、バッファRAMから送信回路へ転送する場合など、受信回路からバッファRAMへの転送、バッファRAMから送信回路への転送に、EXDMACを使用し、そのほかのCPUなどのプロセッサの処理と並行して、外部データ転送制御を可能にし、処理性能を向上できる。 Transferred from the receiving circuit to the buffer RAM, it performs such as demodulation and error correction, further performs modulation, and stored in another buffer RAM, such as when transferred from the buffer RAM to the transmit circuit, the transfer from the receiving circuit to the buffer RAM , the transfer from the buffer RAM to the transmit circuit, using EXDMAC, in parallel with the processing of a processor, such as other CPU, to enable external data transfer control, can improve the processing performance.
【0158】 [0158]
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるROM内蔵マイクロコンピュータに適用した場合について説明したが、それに限定されるものではなく、ROMを内蔵しないマイクロコンピュータ、デジタルシグナルプロセッサ(DSP)を中心にしたマイクロコンピュータにも適用可能であり、本発明は少なくとも、データ処理装置とデータ転送装置を内蔵した条件のものに適用することができる。 More has been described as applied the invention made by the present inventors in the ROM built microcomputer is the field as the background of the description, the invention is not limited thereto, the microcomputer without integral ROM, to microcomputer around the digital signal processor (DSP) is applicable, the present invention is at least, can be applied to those conditions with a built-in data processing device and the data transfer device.
【0159】 [0159]
【発明の効果】 【Effect of the invention】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in the present application is as follows.
【0160】 [0160]
すなわち、第1のデータ転送装置による外部バス上のデータ転送と、CPUによる内部バスを用いた命令実行等とを並列に動作可能なようにバスとバスコントローラを構成することによって、マイクロコンピュータの処理性能を向上し、使い勝手を向上すると共に、論理的・物理的規模を最小限にすることができる。 That is, by configuring the data transfer on the external bus by the first data transfer device, the bus and the bus controller to the instruction execution and the like which can operate in parallel with the internal bus by the CPU, the processing of the microcomputer to improve performance, as well as improve the ease of use, it is possible to minimize the logical and physical scale.
【0161】 [0161]
DMACのようなデータ転送装置を内蔵したマイクロコンピュータによるデータ処理のトータル性能を向上させることができる。 Total performance of the data processing by microcomputer data transfer apparatus incorporating such as DMAC can improve.
【0162】 [0162]
上記マイクロコンピュータを適用したマイクロコンピュータシステムは、外部との間のデータ転送制御及びマイクロコンピュータ内部の演算処理を並列的に処理可能であって、しかも処理のオーバーヘッドが少なく、物理的な規模の増大も最小限とすることができる。 Microcomputer system employing the microcomputer is a data transfer control and the microcomputer inside the arithmetic processing between the external processable in parallel, yet the processing overhead is small, even the physical size of the increase in it can be minimized.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明に係るマイクロコンピュータの一例を示すブロック図である。 Is a block diagram showing an example of a microcomputer according to the present invention; FIG.
【図2】図1のマイクロコンピュータにおけるアドレスマップの一例を示す説明図である。 Is an explanatory diagram showing an example of an address map in the microcomputer of FIG. 1. FIG.
【図3】図1のマイクロコンピュータをバス構成を主眼に示したブロック図である。 The [3] microcomputer of FIG. 1 is a block diagram showing the main purpose bus configuration.
【図4】バスコントローラに含まれるアドレスデコーダの一例を示すブロック図である。 4 is a block diagram showing an example of an address decoder included in the bus controller.
【図5】外部バスDMACのレジスタ構成の一例を示すブロック図である。 5 is a block diagram illustrating an example of a register configuration of the external bus DMAC.
【図6】外部バスDMACの全体を示すブロック図である。 6 is a block diagram showing an overall external bus DMAC.
【図7】外部バスDMACの状態遷移図である。 7 is a state transition diagram of the external bus DMAC.
【図8】図1のマイクロコンピュータを適用したシステムの一例を示すブロック図である。 8 is a block diagram showing an example of a system using the microcomputer of FIG.
【図9】マイクロコンピュータの動作タイミングの一例を示すタイミングチャートである。 9 is a timing chart showing an example of operation timing of the microcomputer.
【図10】外部バスDMACの別の例を示すブロック図である。 10 is a block diagram showing another example of the external bus DMAC.
【符号の説明】 DESCRIPTION OF SYMBOLS
1 マイクロコンピュータ2 中央処理装置3 DMAC 1 microcomputer 2 CPU 3 DMAC
4 EXDMAC 4 EXDMAC
5 ROM 5 ROM
6 RAM 6 RAM
IDB,PDB 内部データバスIAB,PAB,EXAB 内部アドレスバス12 バスコントローラ120 内部バスコントローラ121 外部バスコントローラ122 リフレッシュタイマ21〜26 IOポート31〜35 IOポート40 ソース・アドレス・レジスタ(SAR) IDB, PDB internal data bus IAB, PAB, EXAB internal address bus 12 bus controller 120 internal bus controller 121 external bus controller 122 the refresh timer 21 to 26 IO port 31 to 35 IO port 40 source address register (SAR)
41 ディスティネーション・アドレス・レジスタ(DAR) 41 destination address register (DAR)
42 データ転送モードレジスタ(DTMR) 42 data transfer mode register (DTMR)
43 算術演算器(AU) 43 Arithmetic Units (AU)
44 データバッファ(DB) 44 data buffer (DB)
45 制御回路46 アドレスバッファ(AB) 45 control circuit 46 an address buffer (AB)
100 受信回路101 バッファRAM 100 receiver circuit 101 Buffer RAM
102 CGROM 102 CGROM
103 プログラムROM 103 program ROM

Claims (17)

  1. 記憶手段と、第1の内部バスを介して記憶手段をアクセス可能であって命令を実行するデータ処理装置と、データ転送制御を行う第1のデータ転送装置と、前記第1の内部バス又は前記第1のデータ転送装置を外部バスに接続可能とするバスインタフェース手段と、バス制御とバス権の調停を行うバス制御手段と、を1個の半導体チップに含んで成り、 Storage means, and a data processor for executing instructions be accessible to the memory through the first internal bus, a first data transfer device for performing data transfer control, said first internal bus or the a bus interface unit which can be connected to a first data transfer device to the external bus, Ri comprises a bus control unit for arbitrating bus control and bus, to one semiconductor chip,
    前記バス制御手段は、前記第1の内部バスを用いたマイクロコンピュータ内部のみのアクセス動作と前記第1のデータ転送装置による前記バスインタフェース手段を介する外部アドレス空間のアクセス動作とを並行可能にするマイクロコンピュータであって、 It said bus control means that enables parallel access operation of the external address space via said bus interface means to the access operation of the microcomputer internal only by the first data transfer device using said first internal bus a microcomputers,
    前記バス制御手段は、前記第1のバスを共有するバスマスタ手段によるバス権要求を調停する内部バスコントローラと、前記外部バスをアクセスするバス権要求を調停する外部バスコントローラとを有し、 It said bus control means includes an internal bus controller that arbitrates the bus right request from a bus master device that shares the first bus, and an external bus controller that arbitrates the bus right request to access the external bus,
    前記外部バスコントローラは、外部アクセスを要求している前記バスマスタ手段が前記内部バスコントローラでバス権を取得したときの当該内部バスコントローラからの外部バス権要求と、前記第1のデータ転送装置からの外部バス権要求と、マイクロコンピュータの外部から与えられるバス権要求とを調停可能なものであることを特徴とするマイクロコンピュータ The external bus controller, an external bus request from said internal bus controller when obtaining the bus right with the bus master means the internal bus controller requesting external access, from the first data transfer device an external bus request, the microcomputer, characterized in that it is capable arbitrating a bus right request given from an external microcomputer.
  2. 前記第1のデータ転送装置は、夫々がダイレクト・メモリ・アクセス制御可能な複数のデータ転送チャネルを有し、前記データ転送チャネル毎に外部データ転送起動要求信号を入力するものであることを特徴とする請求項1記載のマイクロコンピュータ。 The first data transfer device, and wherein the respective has a direct memory access controller capable of multiple data transfer channel is used to input external data transfer start request signal for each of the data transfer channel claim 1 Symbol placement microcomputer to.
  3. 前記第1のデータ転送装置は、アドレス情報の初期値が指定されるアドレス指定手段、アドレスバッファ手段、及び算術演算手段を有し、 The first data transfer device comprises addressing means for the initial value of the address information is specified, the address buffer means, and the arithmetic operation means,
    前記アドレス指定手段が出力するアドレス情報はバスを介して前記アドレスバッファ手段及び算術演算手段に供給され、 Address information output by the said addressing means is supplied to the address buffer means and arithmetic operation means via the bus,
    前記アドレスバッファ手段に供給されたアドレス情報は前記バスインタフェース手段に供給可能にされ、 Address information supplied to the address buffer means is to be supplied to said bus interface means,
    前記算術演算手段は、入力されたアドレス情報に対してアドレス情報の所定ビット位置よりも上位ビットの値を固定することを条件として算術演算を行い、その演算結果を前記アドレス指定手段に供給するものであることを特徴とする請求項1 又は2記載のマイクロコンピュータ。 It said arithmetic operation unit performs arithmetic operations on the condition that fixes the value of the upper bits than the predetermined bit position of the address information to the input address information, and supplies the operation result to said addressing means claim 1 or 2 microcomputer wherein a is.
  4. 前記記憶手段は、前記データ処理装置の動作プログラムを格納するROMであり、前記データ処理装置のベクタを含むアドレスエリアに配置されるか、含まないアドレスエリアに配置されるかを、選択可能であることを特徴とする請求項1乃至の何れか1項記載のマイクロコンピュータ。 Said storage means is a ROM for storing an operation program of the data processing apparatus, or the either located at address area including the vector data processing apparatus is arranged in the address area does not contain a selectable It claims 1 to 3 of any one microcomputer, wherein the.
  5. 前記第1のデータ転送装置は、第2のバスを介して前記バスインタフェース手段に結合され、第3のバスを介して前記内部バスコントローラに結合され The first data transfer device is coupled to said bus interface means via the second bus, coupled to said internal bus controller via a third bus,
    第1のデータ転送装置は、前記第3のバスを介してデータ転送条件が設定され、外部アクセスに用いるアドレス信号を前記第2のバスに出力するものであることを特徴とする請求項記載のマイクロコンピュータ。 First data transfer device, the third data transfer condition over the bus is set, according to claim 1, wherein a and outputs an address signal to be used for external access to the second bus microcomputer.
  6. 前記バスインタフェース手段はデータラッチ手段を有し、前記外部バスコントローラは、前記第1のデータ転送装置にバス権を与えたとき、前記第1のデータ転送装置のデュアルアドレシングモードにおいてソースアドレスで読み出したデータを前記データラッチ手段にラッチさせ、ラッチしたデータをディスティネーションアドレスに書き込み制御するものであることを特徴とする請求項記載のマイクロコンピュータ。 It said bus interface means includes a data latch means, said external bus controller, when given the bus to the first data transfer device, read the source address in the dual addressing mode of the first data transfer device data is latched into the data latch means, a microcomputer according to claim 5, wherein the latched data is to write control to the destination address.
  7. 前記第1のバスを共有する前記バスマスタ手段として第2のデータ転送装置を更に備え、前記第2のデータ転送装置は前記データ処理装置によってデータ転送制御条件が設定されてダイレクト・メモリ・アクセス制御可能とされて成るものであることを特徴とする請求項記載のマイクロコンピュータ。 Wherein as said bus master means to share the first bus further comprises a second data transfer device, the second data transfer apparatus said data processor direct memory access control can be set data transfer control conditions by the microcomputer according to claim 1, characterized in that the formed by the.
  8. 前記データ処理装置及び前記第2のデータ転送装置は夫々バス権要求信号を前記内部バスコントローラに出力し、前記内部バスコントローラはバス権要求信号によるバス権要求を調停し、その調停結果をバス権アクノリッジ信号によって前記データ処理装置及び前記第2のデータ転送装置に夫々与えるものであることを特徴とする請求項記載のマイクロコンピュータ。 Wherein the data processing device and the second data transfer device outputs the respective bus request signal to the internal bus controller, the internal bus controller arbitrates the bus request by the bus right request signal, bus the arbitration result the microcomputer according to claim 7, wherein the by acknowledge signal is intended to provide respectively to said data processing apparatus and the second data transfer device.
  9. 前記内部バスコントローラは、前記バス権アクノリッジ信号によってバス権を獲得した前記データ処理装置又は前記第2のデータ転送装置が前記外部アドレス空間をアクセスすることを、外部バス権要求信号によって前記外部バスコントローラに通知し、 The internal bus controller, said bus right acknowledge signal the data processor or the second data transfer device has acquired the bus by to access the external address space, the external bus controller through an external bus request signal notify the,
    外部バスコントローラは内部バスコントローラからの外部バス権要求を承認したとき、外部バス権アクノリッジ信号によって前記内部バスコントローラにバス権承認を通知すると共に、バス権を承認したデータ処理装置又は前記第2のデータ転送装置に前記バスインタフェース手段及び前記第1のバスを介して外部アドレス空間のアクセスを可能にするものであることを特徴とする請求項記載のマイクロコンピュータ。 When the external bus controller approved the external bus request from the internal bus controller, and notifies the bus approval to the internal bus controller by the external bus acknowledge signal, approved bus data processing apparatus or the second It said bus interface means and said first microcomputer according to claim 8, wherein the via bus is to allow access the external address space to the data transfer device.
  10. 前記バス制御手段は、リフレッシュタイマを更に有し、前記外部バスコントローラは前記リフレッシュタイマから出力されるリフレッシュ要求をその他の外部バス要求と調停し、リフレッシュ要求を承認したときバスインタフェース手段からリフレッシュ動作の指示信号を出力させるものであることを特徴とする請求項記載のマイクロコンピュータ。 Said bus control means further includes a refresh timer, the external bus controller arbitrates with other external bus request a refresh request output from the refresh timer, a bus interface unit when approved refresh request the refresh operation the microcomputer according to claim 9, wherein a is intended to output an instruction signal.
  11. 前記外部バスコントローラはマイクロコンピュータの外部からバス権開放要求信号を入力し、その要求を前記外部バス権要求及び前記リフレッシュ要求と調停し、バス権開放要求を承認するとき、外部にバス権開放アクノリッジ信号を外部に出力すると共に、前記バスインタフェース手段を高インピーダンス状態に制御するものであることを特徴とする請求項10記載のマイクロコンピュータ。 The external bus controller inputs a bus right release request signal from the outside of the microcomputer, the request arbitrates between the external bus request and the refresh request, when approving the bus release request, the bus right release acknowledge to the outside and outputs a signal to the outside, the microcomputer of claim 10, wherein the said bus interface means is for controlling the high impedance state.
  12. 記憶手段と、第1の内部バスを介して記憶手段をアクセス可能であって命令を実行するデータ処理装置と、前記第1の内部バス及び第2の内部バスに接続されデータ転送制御を行うデータ転送装置と、前記第1の内部バス又は前記第2の内部バスを選択的に外部バスに接続可能とするバスインタフェース手段と、バス制御とバス権の調停を行うバス制御手段と、を1個の半導体チップに含んで成り、 Data to be a storage unit, and a data processing unit which executes an instruction storage means be accessible via the first internal bus, the connected data transfer control to the first internal bus and the second internal bus a transfer device, a bus interface unit to be connected to said first internal bus or selectively external bus said second internal bus, one a bus control unit, a for arbitrating bus control and bus Ri comprises a semiconductor chip,
    前記バス制御手段は、前記第1の内部バスを用いたマイクロコンピュータ内部のみのアクセス動作と前記データ転送装置による前記第2のバスから前記バスインタフェース手段を介する外部アドレス空間のアクセス動作とを並行可能にするものであるマイクロコンピュータであって、 It said bus control means, and an access operation of the external address space via said bus interface means from said second bus by said data transfer apparatus and the access operation of the microcomputer internal only with the first internal bus allows concurrent a der luma Lee black computer intended to,
    前記バス制御手段は、前記第1のバスを共有するバスマスタ手段によるバス権要求を調停する内部バスコントローラと、前記外部バスをアクセスするバス権要求を調停する外部バスコントローラとを有し、 It said bus control means includes an internal bus controller that arbitrates the bus right request from a bus master device that shares the first bus, and an external bus controller that arbitrates the bus right request to access the external bus,
    前記外部バスコントローラは、外部アクセスを要求している前記バスマスタ手段が前記内部バスコントローラでバス権を取得したときの当該内部バスコントローラからの外部バス権要求と、前記第1のデータ転送装置からの外部バス権要求と、マイクロコンピュータの外部から与えられるバス権要求とを調停可能なものであることを特徴とするマイクロコンピュータ The external bus controller, an external bus request from said internal bus controller when obtaining the bus right with the bus master means the internal bus controller requesting external access, from the first data transfer device an external bus request, the microcomputer, characterized in that it is capable arbitrating a bus right request given from an external microcomputer.
  13. 請求項1乃至12の何れか1項記載のマイクロコンピュータと、 A microcomputer according to any one of claims 1 to 12,
    前記マイクロコンピュータのバスインタフェース手段に接続された外部バスと、 An external bus connected to the bus interface unit of the microcomputer,
    前記外部バスに接続されたRAMと、を含んで成るものであることを特徴とするマイクロコンピュータシステム。 Microcomputer system, characterized in that said a RAM connected to the external bus, those comprising.
  14. 請求項記載のマイクロコンピュータと、 A microcomputer according to claim 2,
    前記マイクロコンピュータのバスインタフェース手段に接続された外部バスと、 An external bus connected to the bus interface unit of the microcomputer,
    前記外部バスに接続されたRAMと、 A RAM connected to said external bus,
    前記外部バスに接続されたデータ通信回路と含み、 Wherein the connection data communications circuit to the external bus,
    前記データ通信回路は前記マイクロコンピュータの第1のデータ転送装置に外部データ転送起動要求信号を供給し、 The data communication circuit supplies the external data transfer start request signal to the first data transfer device of the microcomputer,
    前記第1のデータ転送装置は、バス制御手段によってバス権が承認されたとき、外部データ転送承認信号によって前記データ通信回路に転送を指示するものであることを特徴とするマイクロコンピュータシステム。 The first data transfer device when the bus is approved by the bus control unit, a microcomputer system, characterized in that is an indication of the transfer to the data communication circuit by the external data transfer acknowledge signal.
  15. 前記第1のデータ転送装置は、前記データ通信回路と前記RAMとの間のデータ転送をシングルアドレッシングモードで制御可能であり、前記データ通信回路には前記外部データ転送承認信号によって転送を指示し、RAMにはアクセスアドレス信号によってアクセス開始を指示するものであることを特徴とする請求項14記載のマイクロコンピュータシステム。 The first data transfer device is capable of controlling the data transfer between the data communication circuit and the RAM in a single addressing mode, the said data communication circuit instructs transferred by the external data transfer acknowledgment signal, the microcomputer system of claim 14, wherein a is an indication of the access initiated by the access address signal to the RAM.
  16. 前記第1のデータ転送装置は、アドレス情報の初期値が指定されるアドレス指定手段、アドレスバッファ手段、及び算術演算手段を有し、 The first data transfer device comprises addressing means for the initial value of the address information is specified, the address buffer means, and the arithmetic operation means,
    前記アドレス指定手段が出力するアドレス情報は前記アドレスバッファ手段及び算術演算手段に供給され、 Address information output by the said addressing means is supplied to the address buffer means and arithmetic operation means,
    前記アドレスバッファ手段に供給されたアドレス情報は前記バスインタフェース手段に供給可能にされ、 Address information supplied to the address buffer means is to be supplied to said bus interface means,
    前記算術演算手段は、入力されたアドレス情報に対してアドレス情報の所定ビット位置よりも上位ビットの値を固定することを条件として算術演算を行い、その演算結果を前記アドレス指定手段に供給するものであることを特徴とする請求項15記載のマイクロコンピュータシステム。 It said arithmetic operation unit performs arithmetic operations on the condition that fixes the value of the upper bits than the predetermined bit position of the address information to the input address information, and supplies the operation result to said addressing means the microcomputer system of claim 15, wherein a is.
  17. 前記算術演算手段は、前記算術演算として、前記アドレス指定手段に指定されたRAMのアドレスをインクリメント又はディクリメントする演算を行い、前記RAMをリングバッファとして利用可能にするものであることを特徴とする請求項16記載のマイクロコンピュータシステム。 Said arithmetic operation means, as said arithmetic operation performs calculation to increment or decrement the address of the RAM specified in the addressing means, characterized in that the RAM is to be available as a ring buffer the microcomputer system of claim 16, wherein.
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