JP3905022B2 - Clock switching device - Google Patents

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JP3905022B2
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Description

【0001】
【発明の属する技術分野】
本発明は、クロック切替え装置に関し、例えば、基準となる第1のクロック信号及び上記第1のクロック信号とは異なる第2のクロック信号が供給される半導体集積回路にて、第2のクロック信号に応じて使用するクロック信号を切替えるためのクロック切替え装置に用いて好適なものである。
【0002】
【従来の技術】
半導体集積回路等においては、供給される複数のクロック信号の中から、用途や使用状況等に応じて内部回路等の動作に使用する適切なクロック信号を選択可能なものがある。例えば、半導体集積回路内部にクロック信号の発生源(発振子や発振回路)を内蔵するとともに、外部からクロック信号を入力可能なクロック入力端子を設けて、内部で生成したクロック信号と外部から供給されるクロック信号とを選択的に適宜切替え可能なものがある。
【0003】
【特許文献1】
特開平11−95859号公報
【特許文献2】
特開2000−122749号公報
【特許文献3】
特開2001−142559号公報
【特許文献4】
特開平7−6155号公報
【0004】
【発明が解決しようとする課題】
しかしながら、従来の半導体集積回路等では、上記特許文献1〜特許文献4等に記載されているように、複数のクロック信号の中からの適切なクロック信号の選択は、クロック信号の選択制御のためのレジスタへのソフトウェア制御によるCPUからのデータの書き込みや、ソフトウェア制御によるCPUからの指示により行われていた。つまり、使用するクロック信号の選択及び切替えには、常にCPUが介在する必要があり、CPUの処理負荷が増大するという問題があった。
【0005】
本発明は、このような問題に鑑みて成されたものであり、CPUを介在させることなく、使用するクロック信号の切替え制御をハードウェアで行うことができるようにすることを目的とする。
【0006】
【課題を解決するための手段】
本発明のクロック切替え装置は、第1のカウンタ回路と第2のカウンタ回路と切替え回路とを備え、入力される第1のクロック信号の周期数を第1のカウンタ回路によりカウントし、入力される第2のクロック信号の周期数を第2のカウンタ回路によりカウントして、第2のカウンタ回路でオーバーフローが発生する前に第1のカウンタ回路にてオーバーフローが発生した際に出力される第1のオーバーフロー信号に応じて、出力するクロック信号を上記第2のクロック信号から上記第1のクロック信号に切替え回路にて切替えて出力する。これにより、何らCPUに処理を行わせることなく、出力するクロック信号を切替えて出力することができるようになる。
【0007】
また、第1のクロック信号の発振停止を検出する発振停止検出回路をさらに備え、発振停止検出回路の検出結果に応じて、出力するクロック信号を上記第1のクロック信号から上記第2のクロック信号に切替え回路にて切替えて出力するようにした場合には、第1のクロック信号の発振が停止しても、CPUが介在する処理を行うことなく、出力するクロック信号を切替えて出力することができるようになる。
【0008】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態によるクロック切替え装置の一構成例を示すブロック図である。
【0009】
図1に示すクロック切替え装置は、当該クロック切替え装置を備える半導体集積回路等の入力端子を介して外部から供給される外部クロック信号OCLK、又は当該半導体集積回路等の内部で常時生成され基準クロックである内部クロック信号ICLKの一方を当該半導体集積回路等の動作クロックHCKOとして出力する。外部クロックOCLK及び内部クロック信号ICLKは、図示しない発振子(例えば、水晶発振子やセラミック発振子等)や発振回路により生成される。
【0010】
図1において、1はノイズフィルタであり、外部クロック信号OCLKから所定の周波数より高い周波数の信号を除去し、外部クロック信号HCLKNとして出力する。つまり、ノイズフィルタ1は、異常発振等による高い周波数の外部クロック信号OCLKや高周波ノイズを除去(遮断)する。
【0011】
2は外部発振検出カウンタであり、外部クロック信号HCLKNが入力され、当該外部クロック信号HCLKNの周期数をカウント(計数)する2ビットカウンタである。また、外部発振検出カウンタ2は、カウント値のオーバーフローが発生した際、オーバーフロー信号OFAを出力する。
【0012】
3は内部発振検出カウンタであり、入力される内部クロック信号ICLKの周期数をカウントする6ビットカウンタである。内部発振検出カウンタ3は、カウント値のオーバーフローが発生した際、オーバーフロー信号OFBを出力する。
【0013】
4は外部から入力されるリセット信号RSTが活性化される際のリセット信号RSTのエッジを検出するエッジ検出回路である。5は論理和演算回路(OR回路)であり、エッジ検出回路4の出力と内部発振検出カウンタ3から出力されるオーバーフロー信号OFBとの論理和演算を行い、演算結果を外部発振検出カウンタ2にリセット信号として出力する。
【0014】
6は外部発振検出カウンタ2から出力されるオーバーフロー信号OFAのエッジを検出して、検出結果をセット信号HCUNTとして出力するエッジ検出回路である。7はレジスタであり、エッジ検出回路6から出力されるセット信号HCUNTに応じてレジスタ値“1”を設定し保持するとともに、レジスタ値に応じたクロック選択信号XTALを出力する。
【0015】
8は切替え回路であり、外部クロック信号OCLK、内部クロック信号ICLK及びクロック選択信号XTALが入力され、クロック選択信号XTALに応じて、外部クロック信号OCLK又は内部クロック信号ICLKの一方を選択的に動作クロック信号HCKOとして出力する。
【0016】
ここで、内部発振検出カウンタ3及びレジスタ7は、外部から供給されるリセット信号RSTにより、カウンタ値“0”、レジスタ値“0”にリセット(初期化)される。また、外部発振検出カウンタ2は、外部クロック信号HCLKN(OCLK)に同期して動作し、エッジ検出回路4、6、内部発振検出カウンタ3、及びレジスタ7は、内部クロック信号ICLKに同期して動作する。
【0017】
次に、動作について説明する。
図2は、上記図1に示したクロック切替え装置の動作の概要を説明するためのフローチャートである。
【0018】
まず、クロック切替え装置は、入力されるリセット信号RST等に応じて、上記図1に示した各回路の初期化動作を行う(ステップS1)。この初期化動作によりレジスタ7のレジスタ値は“0”になるので、切替え回路8は、レジスタ7から出力されるクロック選択信号XTALに基づいて、内部クロック信号ICLKを動作クロック信号HCKOとして出力する。
【0019】
上記初期化動作が終了すると、外部発振検出カウンタ2及び内部発振検出カウンタ3は、外部クロック信号HCLKN(OCLK)及び内部クロック信号ICLKの周期数のカウントをそれぞれ開始する。
その後、クロック切替え装置は、外部発振検出カウンタ2にてカウント値のオーバーフローが発生したか否かを判定する(ステップS2)。
【0020】
上記判定の結果、外部発振検出カウンタ2にてカウント値のオーバーフローが発生した場合(外部発振検出カウンタ2が、内部発振検出カウンタ3よりも前にオーバーフローした場合)には、レジスタ7にレジスタ値“1”が設定される(ステップS3)。これにより、切替え回路8は、クロック選択信号XTALに基づいて、外部クロック信号OCLKを選択して動作クロック信号HCKOとして出力する。
【0021】
一方、上記判定の結果、外部発振検出カウンタ2にてカウント値のオーバーフローが発生していない場合(外部発振検出カウンタ2よりも前に内部発振検出カウンタ3がオーバーフローすることにより外部発振検出カウンタ2がリセットされた場合)には、レジスタ7はレジスタ値“0”を保持する(ステップS4)。したがって、動作クロック信号HCKOの切替えは行われず、切替え回路8は、内部クロック信号ICLKを動作クロック信号HCKOとして出力する。
【0022】
上述した第1の実施形態によるクロック切替え装置の動作を、図3、図4、図5に基づいて詳細に説明する。まず、外部クロック信号OCLKが正常である場合について図3に基づいて説明し、次に外部クロック信号OCLKが異常な場合について図4、図5に基づいて説明する。
図3は、供給される外部クロック信号OCLKが正常(適切な周波数範囲)であるときのクロック切替え装置の動作を示すタイミングチャートである。
【0023】
時刻T31において、外部から入力されるリセット信号RSTがロウレベル(以下、“L”と記す。)に活性化されると、内部発振検出カウンタ3及びレジスタ7がリセットされる。また、リセット信号RSTの変化がエッジ検出回路4にて検出され、この検出結果に基づいて外部発振検出カウンタ2がリセットされる。
【0024】
上記時刻T31において、外部発振検出カウンタ2及び内部発振検出カウンタ3のカウント値がそれぞれ“0”になるとともに、レジスタ7のレジスタ値が“0”(図3においては、クロック選択信号XTALで示している。)になる。したがって、切替え回路8は、クロック選択信号XTALに基づいて、動作クロック信号HCKOとして内部クロック信号ICLKを選択して出力する。
【0025】
時刻T31における初期化動作が終了すると、外部発振検出カウンタ2及び内部発振検出カウンタ3は、外部クロック信号HCLKN(OCLK)及び内部クロック信号ICLKの周期数のカウントをそれぞれ開始する。これにより、時間の経過とともに、外部発振検出カウンタ2及び内部発振検出カウンタ3のカウント値がそれぞれ増加していく。ここで、例えば、外部クロック信号HCLKN(OCLK)と内部クロック信号ICLKとがほぼ等しい周波数の場合には、それぞれのカウント値はほぼ等しい速さで増加する。
【0026】
そして、時刻T32において、内部発振検出カウンタ3に比べて、カウント値の最大値が小さい外部発振検出カウンタ2がオーバーフローすると、外部発振検出カウンタ2は、オーバーフロー信号OFAをハイレベル(以下、“H”と記す。)にして出力する。上記オーバーフロー信号OFAは、周波数が外部クロック信号HCLKNとは異なる場合があり得る内部クロック信号ICLKを用いて検出するために、例えば外部クロック信号HCLKNの4周期の期間中“H”にする。
【0027】
次に、時刻T33において、オーバーフロー信号OFAの“L”から“H”への変化が、エッジ検出回路6にて検出されることによりセット信号HCUNTが“H”になる。さらに、時刻T34において、セット信号HCUNTに基づいてレジスタ7のレジスタ値に“1”が設定され、レジスタ7から出力されるクロック選択信号XTALが“H”になる。
【0028】
クロック選択信号XTALが“H”になることにより、切替え回路8は出力するクロック信号の切替えを行う。このとき、外部クロック信号OCLK及び内部クロック信号ICLKの位相に関わらず、クロック選択信号XTALが“H”になった時点でクロック信号の切替えを行うと、動作クロックHCKOとして高い周波数の信号が一時的に出力されたり、ヒゲと呼ばれるノイズが発生したりすることがある。
【0029】
そこで、切替え回路8は、クロック選択信号XTALが“H”になると、動作クロック信号HCKOをまず“H”に固定し、外部クロック信号OCLKが“H”になるのを待ってクロック信号の切替えを行う(時刻T35)。このようにしてクロック信号の切替えを行い、切替え回路8は動作クロック信号HCKOとして外部クロック信号OCLKを選択して出力する。
【0030】
図4は、供給される外部クロック信号OCLKが異常(低周波あるいはクロックなし)であるときのクロック切替え装置の動作を示すタイミングチャートである。
【0031】
時刻T41において、入力されるリセット信号RSTが“L”に活性化されると、上記図3に示した時刻T31と同様にして、外部発振検出カウンタ2、内部発振検出カウンタ3及びレジスタ7がリセットされる。これにより、内部クロック信号ICLKが、動作クロック信号HCKOとして切替え回路8から出力される。
【0032】
時刻T41における初期化動作が終了した後、外部発振検出カウンタ2及び内部発振検出カウンタ3は、外部クロック信号HCLKN及び内部クロック信号ICLKの周期数のカウントをそれぞれ開始する。しかしながら、供給される外部クロック信号OCLKが異常な低周波の場合には、図4に示すように外部発振検出カウンタ2のカウント値が増加する速さは、内部発振検出カウンタ3のカウント値が増加する速さと比較して著しく遅くなる。
【0033】
その結果、時刻T42において、外部発振検出カウンタ2にてオーバーフローが発生する前に、内部発振検出カウンタ3がオーバーフローし、オーバーフロー信号OFBが“H”になる。さらに、オーバーフロー信号OFBが“H”になることで、外部発振検出カウンタ2はリセットされ、カウンタ値が“0”になる。
【0034】
時刻T43において、内部発振検出カウンタ3は、オーバーフロー信号OFBを“L”にする。以降、外部発振検出カウンタ2がオーバーフローする前に、内部発振検出カウンタ3がオーバーフローするので、動作クロック信号HCKOの切替えは行われず、内部クロック信号ICLKが動作クロック信号HCKOとして切替え回路8から出力され続ける。
【0035】
図5は、供給される外部クロック信号OCLKが異常(高周波)であるときのクロック切替え装置の動作を示すタイミングチャートである。
時刻T51において、入力されるリセット信号RSTが“L”に活性化されると、上記図3に示した時刻T31と同様にして、外部発振検出カウンタ2、内部発振検出カウンタ3及びレジスタ7がリセットされる。これにより、内部クロック信号ICLKが、動作クロック信号HCKOとして切替え回路8から出力される。
【0036】
ここで、供給される外部クロック信号OCLKが異常な高周波の場合には、外部クロック信号OCLKがノイズフィルタ1にて遮断され、外部クロック信号HCLKNは信号レベルが固定された信号になる。したがって、外部発振検出カウンタ2のカウント値は“0”を保持し、増加しない。
【0037】
その結果、外部発振検出カウンタ2にてオーバーフローが発生することはなく、時間の経過とともにカウンタ値が増加する内部発振検出カウンタ3のみオーバーフローする。したがって、上記図4に示した場合と同様に、動作クロック信号HCKOの切替えは行われず、内部クロック信号ICLKが動作クロック信号HCKOとして切替え回路8から出力され続ける。
【0038】
以上、詳しく説明したように本実施形態によれば、外部発振検出カウンタ2により外部クロック信号OCLKの周期数をカウントし、内部発振検出カウンタ3により内部クロック信号ICLKの周期数をカウントする。そして、外部発振検出カウンタ2がオーバーフローした場合には、外部クロック信号OCLKが正常な周波数範囲にあると判断して、オーバーフロー信号OFAに基づいて、動作クロックHCKOとして外部クロック信号OCLKを出力するように切替え回路8を切替え制御する。
【0039】
一方、内部発振検出カウンタ3が外部発振検出カウンタ2よりも前にオーバーフローした場合には、外部クロック信号OCLKが異常であると判断して、外部発振検出カウンタ2をリセットする。これにより、動作クロック信号HCKOとして出力されるクロック信号が、異常である外部クロック信号に切替えられることを防止することができる。
【0040】
したがって、何らCPUに処理を行わせることなく、ハードウェアのみの制御により、供給される外部クロック信号OCLKの状態に応じて、動作クロックHCKOとして出力するクロック信号の切替え制御を行うことができ、CPUの処理負荷を軽減することができる。
【0041】
なお、上述した第1の実施形態において、切替え回路8が内部クロック信号ICLKから外部クロック信号OCLKに動作クロック信号HCKOとして出力するクロック信号を切替えるタイミングが外部から制御可能なように入力端子等を設けるようにしても良い。このようにした場合には、より適切なクロック信号の選択及び切替えタイミングの制御を行うことができるようになる。
【0042】
また、上述した第1の実施形態において、切替え回路8は、図3に示したように動作クロック信号HCKOをまず“H”に固定し、外部クロック信号OCLKが“H”になるのを待ってクロック信号の切替えを行っている(時刻T35)が、動作クロック信号HCKOを“L”に固定し、外部クロック信号OCLKが“L”になるのを待ってクロック信号の切替えを行うようにしても良い。このようにしても、クロック信号切替え時に、動作クロックHCKOとして高い周波数の信号が一時的に出力されたり、ヒゲと呼ばれるノイズが発生したりすることを防止することができる。
【0043】
(第2の実施形態)
次に、第2の実施形態について説明する。
図6は、本発明の第2の実施形態によるクロック切替え装置の一構成例を示すブロック図である。この図6において、上記図1に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
【0044】
図6に示すように第2の実施形態によるクロック切替え装置は、上記図1に示した第1の実施形態によるクロック切替え装置に、外部クロック信号OCLKの発振停止を検出するための外部発振停止検出回路14をさらに備えるものである。
外部発振停止検出回路14は、第1及び第2のラッチ回路9、10、判定回路11、論理和演算回路(OR回路)12及び外部発振停止検出カウンタ13を有し、内部クロック信号ICLKで動作する。
【0045】
第1のラッチ回路9は、内部クロック信号ICLKに同期して、外部発振検出カウンタ2(第2の実施形態においては3ビットカウンタとする。)からのカウント値CNTを取り込んで保持するとともに、保持している、つまり1周期前に保持したカウント値を出力する。同様に、第2のラッチ回路10は、内部クロック信号ICLKに同期して、第1のラッチ回路9の出力(カウント値)を取り込んで保持するとともに、保持しているカウント値を出力する。ここで、第1及び第2のラッチ回路9、10は、レジスタ7から出力されるクロック選択信号XTALによりリセット(初期化)される。
【0046】
判定回路11は、第1のラッチ回路9の出力と第2のラッチ回路10の出力とが一致するか否かを判定する。また、判定回路11は、判定結果に基づいて、信号SA(一致)あるいは信号SB(不一致)の一方を生成し出力する。OR回路12は、判定回路11から出力される信号SBとレジスタ7から出力されるクロック選択信号XTALとの論理和演算を行い、演算結果を外部発振停止検出カウンタ13にリセット信号として出力する。
【0047】
外部発振停止検出カウンタ13は、判定回路11から出力される信号SAに応じて内部クロック信号ICLKの周期数をカウントする4ビットカウンタである。外部発振停止検出カウンタ13は、カウント値のオーバーフローが発生した際、クリア信号XTALCLRをレジスタ7に出力し、レジスタ7のレジスタ値を“0”にリセットする。
【0048】
なお、図6において点線により示すように、外部発振停止検出カウンタ13は、カウント値のオーバーフローが発生した際、外部クロック信号OCLKの発振停止を通知するための外部に出力可能な発振停止検出信号DTC、割込み処理の実行等を要求するための割込み信号INT、及び内部リセット信号IRSTの少なくとも1つの信号を出力するようにしても良い。
【0049】
また、制御回路15を設け、CPU等による設定に応じて内部クロック信号ICLKの発振が停止されている場合には、動作禁止信号ODSにより外部発振停止検出回路14(外部発振停止検出カウンタ13)の動作を禁止するようにしても良い。なお、制御回路15は、図6に示したように外部発振停止検出回路14内に設けても良いし、外部発振停止検出回路14とは別に(外部に)設けても良い。
【0050】
次に、動作について説明する。
図7は、上記図6に示したクロック切替え装置の動作の概要を説明するためのフローチャートである。なお、図7において、ステップS11、S12、S13、S14は、上記図2に示したステップS1、S2、S4、S3にそれぞれ対応し、外部クロック信号OCLKの状態に応じて上記図3〜図5に示した動作と同様の動作を行うので説明は省略する。
【0051】
ステップS14において、レジスタ7にレジスタ値“1”が設定されると、外部発振停止検出回路14内の第1及び第2のラッチ回路9、10、外部発振停止検出カウンタ13は、リセット状態が解除されそれぞれ動作を開始する。これにより、第1及び第2のラッチ回路9、10の出力が一致するか否かの判定が判定回路11により行われ、外部発振停止検出カウンタ13は、判定結果(信号SA)に応じて内部クロック信号ICLKの周期数をカウントする。
【0052】
次に、クロック切替え装置は、外部発振停止検出カウンタ13にてカウント値のオーバーフローが発生したか否かを判定する(ステップS15)。
上記判定の結果、外部発振停止検出カウンタ13にてカウント値のオーバーフローが発生した場合(所定の期間、連続して外部発振検出カウンタ2のカウント値が同じである場合)には、クロック切替え装置は、内部リセット信号等を生成し各回路の初期化動作を行う(ステップS11)。これにより、動作クロック信号HCKOの切替えが行われ、切替え回路8は、内部クロック信号ICLKを動作クロック信号HCKOとして出力する。
【0053】
なお、クロック切替え装置内の各回路の初期化動作は行わずに、クリア信号XTALCLRによりレジスタ7のレジスタ値を“0”にリセットするだけでも良く、動作クロック信号HCKOの切替えが行われて、動作クロック信号HCKOとして内部クロック信号ICLKを出力することが可能である。
【0054】
一方、上記判定の結果、外部発振停止検出カウンタ13にてカウント値のオーバーフローが発生していない場合、例えば図9に示すように外部クロック信号OCLK(HCLKN)が発振し、外部発振停止検出カウンタ13がリセットされた(時刻T92参照。)場合には、ステップS14に戻り、レジスタ7はレジスタ値“1”を保持する。したがって、動作クロック信号HCKOの切替えは行われず、切替え回路8は、外部クロック信号OCLKを動作クロック信号HCKOとして出力する。
【0055】
上述した第2の実施形態によるクロック切替え装置における外部クロック信号OCLKの発振停止時の動作を、図8に基づいて詳細に説明する。
図8は、外部クロック信号OCLKの発振停止により外部クロック信号OCLKが供給されなくなった際のクロック切替え装置の動作を示すタイミングチャートである。なお、図8においては、初期化動作終了後に動作クロック信号HCKOの切替えが行われ、外部クロック信号OCLKが動作クロック信号HCKOとして切替え回路8から出力されているものとする。
【0056】
時刻T81において、供給される外部クロック信号OCLKの発振が停止すると、外部発振検出カウンタ2による外部クロック信号OCLKの周期数のカウントが停止し、カウンタ値CNTは所定の値に固定する(図8においては“3”(16進数表示))。
【0057】
このとき、内部クロック信号ICLKで動作するとともに、レジスタ7のレジスタ値(クロック選択信号XTAL)が“1”(“H”)であるので、外部発振停止検出回路14にてカウント値CNTの比較による外部発振停止検出動作が行われている。
【0058】
具体的には、内部クロック信号ICLKに同期して、カウント値CNTが第1のラッチ回路9に取り込まれ、次の(1周期後の)クロックで、取り込まれたカウント値が第2のラッチ回路10に取り込まれるとともに、新たなカウント値CNTが第1のラッチ回路9に取り込まれる。また、取り込まれたカウント値CNTは、第1及び第2のラッチ回路9、10から判定回路11にそれぞれ出力され、それらカウント値CNTが一致するか否かが判定回路11にて判定される。
【0059】
判定の結果、カウント値CNTが一致しない場合には、判定回路11より信号SBが出力され、外部発振停止検出カウンタ13のカウンタ値がリセットされる。一方、判定の結果、カウント値CNTが一致する場合には、判定回路11より図8に示すような信号SA(例えば、カウント値CNTが一致する期間“H”になる。)が出力される。上記信号SAに応じて、外部発振停止検出カウンタ13は、内部クロック信号ICLKの周期数をカウントし、外部発振停止検出カウンタ13のカウンタ値が増加していく。
【0060】
図8において、時刻T81以降は、外部発振検出カウンタ2のカウンタ値CNTが変化しないので、外部発振停止検出カウンタ13のカウンタ値は増加していく。そして、時刻T82において、外部発振停止検出カウンタ13のカウンタ値が最大値に達すると(オーバーフローすると)、外部発振停止検出カウンタ13は、内部クロック信号ICLKの立下りに同期して、クリア信号XTALCLRを1周期の期間だけ“L”にする。
【0061】
さらに、時刻T83において、クリア信号XTALCLRに基づいて、レジスタ7のレジスタ値が“0”になり、レジスタ7から出力されるクロック選択信号XTALが“L”になる。これにより、動作クロック信号HCKOの切替えが行われ、内部クロック信号ICLKが動作クロック信号HCKOとして切替え回路8から出力される。また、クロック選択信号XTALが“L”になることにより、外部発振停止検出回路14は動作が停止する。
【0062】
一方、図9に示すように、時刻T91において外部発振停止カウンタ13による内部クロック信号ICLKの周期数のカウントが開始された後、外部クロック信号OCLKが発振された場合(時刻T92)には、外部発振検出カウンタ2のカウンタ値CNTが変化する。これにより、異なる(一致しない)カウンタ値CNTがラッチ回路9、10から判定回路11にそれぞれ出力され、判定回路11は、判定結果として信号SBを出力する(信号SAを“L”にし、信号SBを“H”にする。)。したがって、外部発振停止カウンタ13のカウンタ値はリセットされ、“0”になる。その後、外部発振停止カウンタ13は、再び内部クロック信号ICLKの周期数のカウントを開始する。
【0063】
以上、説明したように第2の実施形態によれば、上述した第1の実施形態により得られる効果に加え、外部発振停止検出回路14を設けることで、外部クロック信号OCLKの発振が停止したとしても、外部発振停止検出カウンタ13からのクリア信号XTALCLRにより、動作クロックHCKOとして内部クロック信号ICLKを出力するように切替え制御することができる。したがって、外部クロック信号OCLKの発振が停止したとしても、CPUが介在する処理を何ら行うことなく、ハードウェアのみの制御により、動作クロックHCKOとして出力するクロック信号の切替え制御を行うことができ、CPUの処理負荷を軽減することができる。
【0064】
また、上記特許文献2のような従来の充放電アナログ回路とは異なり、第2の実施形態ではデジタル回路で外部クロック信号OCLKの発振を検出するので、従来の充放電アナログ回路を用いた場合と比較して、回路の消費電流及び消費電力を低減することができる。
また、ハードウェアのみの制御で外部クロック信号OCLKの発振停止を確実に検出でき、従来の充放電アナログ回路を用いた場合よりも、回路が停止してから復帰するまでに要する時間を短縮することができる。
【0065】
なお、上述した第1及び第2の実施形態では、外部クロックOCLKと内部クロックICLKとを一例として、クロック切替え装置について説明したが、本発明は外部クロックOCLKと内部クロックICLKとに限らず、クロック切替え装置が動作している際に常に発振される基準となる基準クロック信号と、上記基準クロックとは異なる他の任意のクロック信号との切替え制御に適用することができる。
【0066】
また、他の任意のクロック信号(外部クロック信号OCLK)は、1つのに限らず、複数のクロック信号であっても良い。この場合には、複数のクロック信号に優先度(プライオリティ)をつけておき、優先度も参照して切替え回路8にて動作クロック信号HCKOとして出力するクロック信号の切替え制御を行えば良い。
【0067】
また、上述した第1及び第2の実施形態では、クロック切替え装置が有するカウンタは、すべてカウンタ値が1ずつ増加するインクリメントカウンタであったが、カウンタ値が1ずつ減少するデクリメントカウンタを用いても同様に構成することができる。また、上述した第1及び第2の実施形態に示した各カウンタのサイズ(ビット数)は一例であり、要求される互いのカウンタ間の大小関係等を満足すれば、カウンタのサイズは任意である。
【0068】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【0069】
(付記1)入力される第1のクロック信号の周期数をカウントするとともに、オーバーフローが発生した際に第1のオーバーフロー信号を出力する第1のカウンタ回路と、
上記第1のクロック信号及び上記第1のクロック信号とは異なる第2のクロック信号が入力され、上記第1及び第2のクロック信号の何れか一方を選択的に出力する切替え回路とを備え、
上記切替え回路は、上記第1のオーバーフロー信号に応じて、出力するクロック信号を上記第2のクロック信号から上記第1のクロック信号に切替えることを特徴とするクロック切替え装置。
(付記2)上記第2のクロック信号の周期数をカウントするとともに、オーバーフローが発生した際に第2のオーバーフロー信号を出力する第2のカウンタ回路をさらに備え、
上記第1のカウンタ回路は、カウント値の最大値が上記第2のカウンタ回路のカウント値の最大値より小さく、上記第2のオーバーフロー信号により初期化されることを特徴とする付記1に記載のクロック切替え装置。
(付記3)高周波信号を除去するフィルタ回路をさらに備え、
上記フィルタ回路を介して上記第1のクロック信号を上記第1のカウンタ回路に入力することを特徴とする付記1又は2に記載のクロック切替え装置。
(付記4)上記第1のクロック信号は、複数のクロック信号であり、
上記複数のクロック信号にそれぞれ対応する上記第1のカウンタ回路を備えるることを特徴とする付記1〜3の何れか1項に記載のクロック切替え装置。
(付記5)上記第1のクロック信号の複数のクロック信号に、互いに異なる優先度を付与し、
上記切替え回路は、上記第1のオーバーフロー信号及び上記優先度に応じて、上記第1のクロック信号を出力することを特徴とする付記4に記載のクロック切替え装置。
(付記6)上記第1のカウンタ回路は、上記第1のクロック信号での複数周期の期間、上記第1のオーバーフロー信号を出力することを特徴とする付記1〜5の何れか1項に記載のクロック切替え装置。
(付記7)上記切替え回路は、上記第2のクロック信号から上記第1のクロック信号に出力するクロック信号を切替える際、信号レベルを固定したハイレベルまたはロウレベルの信号を出力し、上記第1のクロック信号の信号レベルが固定した信号レベルと同じレベルになった後、クロック信号を切替えることを特徴とする付記1〜6の何れか1項に記載のクロック切替え装置。
(付記8)上記切替え回路から何れのクロック信号が出力されているかを判別可能なレジスタを備えることを特徴とする付記1〜7の何れか1項に記載のクロック切替え装置。
(付記9)上記レジスタは、上記第1のオーバーフロー信号に基づいて、値が設定されることを特徴とする付記8に記載のクロック切替え装置。
(付記10)上記切替え回路から出力するクロック信号を、上記第2のクロック信号から上記第1のクロック信号に切替えるタイミングを制御するための信号を入力する入力端子を有することを特徴とする付記1〜9の何れか1項に記載のクロック切替え装置。
(付記11)上記第1及び第2のカウンタ回路は、インクリメントカウンタであることを特徴とする付記2に記載のクロック切替え装置。
(付記12)上記第1及び第2のカウンタ回路は、デクリメントカウンタであることを特徴とする付記2に記載のクロック切替え装置。
(付記13)上記第2のクロック信号は、当該クロック切替え装置が動作している際には、常に発振されていることを特徴とする付記1〜12の何れか1項に記載のクロック切替え装置。
(付記14)上記第1のクロック信号の発振停止を検出する発振停止検出回路をさらに備え、
上記切替え回路は、上記発振停止検出回路の検出結果に応じて、出力するクロック信号を上記第1のクロック信号から上記第2のクロック信号に切替えることを特徴とする付記1〜13の何れか1項に記載のクロック切替え装置。
(付記15)上記発振停止検出回路は、互いに異なる時点での上記第1のカウンタ回路のカウント値を比較判定する判定回路と、
上記判定回路での判定結果に応じて動作するとともに、オーバーフローが発生した際に第3のオーバーフロー信号を出力する第3のカウンタ回路とを備え、
上記切替え回路は、上記第3のオーバーフロー信号に応じて、出力するクロック信号を上記第1のクロック信号から上記第2のクロック信号に切替えることを特徴とする付記14に記載のクロック切替え装置。
(付記16)上記判定回路は、時系列に連続して出力される上記第1のカウンタ回路の隣接する期間のカウンタ値が一致するか否かを比較判定することを特徴とする付記15に記載のクロック切替え装置。
(付記17)上記発振停止検出回路は、上記第1のクロック信号の発振停止を検出した際、外部に出力可能な検出信号、内部リセット信号、及び割込み信号のうち少なくとも1つの信号を出力することを特徴とする付記14〜16の何れか1項に記載のクロック切替え装置。
(付記18)上記発振停止検出回路の動作を禁止する制御回路をさらに備えることを特徴とする付記14〜17の何れか1項に記載のクロック切替え装置。
(付記19)上記第1のクロック信号は、複数のクロック信号であり、
上記複数のクロック信号にそれぞれ対応する上記発振停止検出回路を備えることを特徴とする付記14〜18の何れか1項に記載のクロック切替え装置。
(付記20)上記第1のクロック信号は、当該クロック切替え装置を有する半導体演算装置に外部から入力端子を介して供給される外部クロック信号であり、
上記第2のクロック信号は、上記半導体演算装置が内部に有する発振回路で生成される内部クロック信号であることを特徴とする付記1〜19の何れか1項に記載のクロック切替え装置。
【0070】
【発明の効果】
以上、説明したように本発明によれば、入力される第1のクロック信号の周期数を第1のカウンタ回路によりカウントし、入力される第2のクロック信号の周期数を第2のカウンタ回路によりカウントし、第1のクロック信号及び第2のクロック信号が入力される切替え回路は、第2のオーバーフロー信号が出力される前に第1のカウンタ回路から出力された第1のオーバーフロー信号に応じて、出力するクロック信号を第2のクロック信号から第1のクロック信号に切替える。これにより、CPUは何ら処理を行うことなく、ハードウェアの制御のみで、出力するクロック信号を切替えて出力することができ、CPUの処理負荷を軽減することができる。
【図面の簡単な説明】
【図1】第1の実施形態によるクロック切替え装置の一構成例を示すブロック図である。
【図2】第1の実施形態によるクロック切替え装置の動作の概要を示すフローチャートである。
【図3】外部クロック信号が正常であるときのクロック切替え装置の動作を示すタイミングチャートである。
【図4】外部クロック信号が異常(低周波)であるときのクロック切替え装置の動作を示すタイミングチャートである。
【図5】外部クロック信号が異常(高周波)であるときのクロック切替え装置の動作を示すタイミングチャートである。
【図6】第2の実施形態によるクロック切替え装置の一構成例を示すブロック図である。
【図7】第2の実施形態によるクロック切替え装置の動作の概要を示すフローチャートである。
【図8】外部クロック信号の発振が停止したときのクロック切替え装置の動作を示すタイミングチャートである。
【図9】外部発振停止検出動作を示すタイミングチャートである。
【符号の説明】
1 ノイズフィルタ
2 外部発振検出カウンタ
3 内部発振検出カウンタ
4、6 エッジ検出回路
5、12 論理和演算回路
7 レジスタ
8 切替え回路
9、10 ラッチ回路
11 判定回路
13 外部発振停止検出カウンタ
14 外部発振停止検出回路
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a clock switching device, for example, in a semiconductor integrated circuit to which a first clock signal serving as a reference and a second clock signal different from the first clock signal are supplied. It is suitable for use in a clock switching device for switching the clock signal to be used accordingly.
[0002]
[Prior art]
Some semiconductor integrated circuits and the like can select an appropriate clock signal to be used for the operation of an internal circuit or the like from a plurality of clock signals to be supplied depending on the application, usage status, or the like. For example, a clock signal generation source (an oscillator or an oscillation circuit) is built in a semiconductor integrated circuit, and a clock input terminal capable of inputting a clock signal from the outside is provided, and an internally generated clock signal is supplied from the outside. Some clock signals can be selectively switched appropriately.
[0003]
[Patent Document 1]
JP 11-95859 A
[Patent Document 2]
JP 2000-122749 A
[Patent Document 3]
JP 2001-142559 A
[Patent Document 4]
Japanese Unexamined Patent Publication No. 7-6155
[0004]
[Problems to be solved by the invention]
However, in the conventional semiconductor integrated circuit and the like, as described in Patent Document 1 to Patent Document 4 and the like, selection of an appropriate clock signal from among a plurality of clock signals is for clock signal selection control. This is done by writing data from the CPU to the register under software control or by an instruction from the CPU under software control. In other words, there is a problem in that the CPU always has to intervene in selecting and switching the clock signal to be used, which increases the processing load on the CPU.
[0005]
The present invention has been made in view of such a problem, and an object thereof is to enable switching control of a clock signal to be used by hardware without interposing a CPU.
[0006]
[Means for Solving the Problems]
The clock switching device of the present invention includes a first counter circuit and A second counter circuit and A switching circuit, and the first counter circuit counts the number of cycles of the input first clock signal. The number of cycles of the input second clock signal is counted by the second counter circuit, and before the overflow occurs in the second counter circuit In response to the first overflow signal output when an overflow occurs in the first counter circuit, the output clock signal is switched from the second clock signal to the first clock signal by the switching circuit. Output. As a result, the output clock signal can be switched and output without causing the CPU to perform any processing.
[0007]
Further, an oscillation stop detection circuit for detecting the oscillation stop of the first clock signal is further provided, and the clock signal to be output is changed from the first clock signal to the second clock signal according to the detection result of the oscillation stop detection circuit. When the first switching circuit is switched and output, even if the oscillation of the first clock signal stops, the output clock signal can be switched and output without performing the process involving the CPU. become able to.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 is a block diagram showing a configuration example of a clock switching device according to the first embodiment of the present invention.
[0009]
The clock switching device shown in FIG. 1 is an external clock signal OCLK supplied from the outside via an input terminal of a semiconductor integrated circuit or the like equipped with the clock switching device, or a reference clock that is always generated inside the semiconductor integrated circuit or the like. One of the internal clock signals ICLK is output as an operation clock HCKO for the semiconductor integrated circuit or the like. The external clock OCLK and the internal clock signal ICLK are generated by an oscillator (not shown) (for example, a crystal oscillator or a ceramic oscillator) or an oscillation circuit.
[0010]
In FIG. 1, reference numeral 1 denotes a noise filter, which removes a signal having a frequency higher than a predetermined frequency from the external clock signal OCLK and outputs it as an external clock signal HCLKN. That is, the noise filter 1 removes (cuts off) a high-frequency external clock signal OCLK and high-frequency noise due to abnormal oscillation or the like.
[0011]
An external oscillation detection counter 2 is a 2-bit counter that receives the external clock signal HCLKN and counts the number of cycles of the external clock signal HCLKN. The external oscillation detection counter 2 outputs an overflow signal OFA when the count value overflows.
[0012]
Reference numeral 3 denotes an internal oscillation detection counter, which is a 6-bit counter that counts the number of periods of the input internal clock signal ICLK. The internal oscillation detection counter 3 outputs an overflow signal OFB when the count value overflows.
[0013]
Reference numeral 4 denotes an edge detection circuit that detects an edge of the reset signal RST when an externally input reset signal RST is activated. 5 is an OR operation circuit (OR circuit) that performs an OR operation between the output of the edge detection circuit 4 and the overflow signal OFB output from the internal oscillation detection counter 3, and resets the operation result to the external oscillation detection counter 2 Output as a signal.
[0014]
Reference numeral 6 denotes an edge detection circuit that detects an edge of the overflow signal OFA output from the external oscillation detection counter 2 and outputs a detection result as a set signal HCUNT. Reference numeral 7 denotes a register which sets and holds a register value “1” in accordance with the set signal HCUNT output from the edge detection circuit 6 and outputs a clock selection signal XTAL corresponding to the register value.
[0015]
Reference numeral 8 denotes a switching circuit which receives an external clock signal OCLK, an internal clock signal ICLK, and a clock selection signal XTAL, and selectively operates either the external clock signal OCLK or the internal clock signal ICLK according to the clock selection signal XTAL. Output as signal HCKO.
[0016]
Here, the internal oscillation detection counter 3 and the register 7 are reset (initialized) to a counter value “0” and a register value “0” by an externally supplied reset signal RST. The external oscillation detection counter 2 operates in synchronization with the external clock signal HCLKN (OCLK), and the edge detection circuits 4 and 6, the internal oscillation detection counter 3 and the register 7 operate in synchronization with the internal clock signal ICLK. To do.
[0017]
Next, the operation will be described.
FIG. 2 is a flowchart for explaining the outline of the operation of the clock switching device shown in FIG.
[0018]
First, the clock switching device performs the initialization operation of each circuit shown in FIG. 1 according to the input reset signal RST and the like (step S1). Since the register value of the register 7 becomes “0” by this initialization operation, the switching circuit 8 outputs the internal clock signal ICLK as the operation clock signal HCKO based on the clock selection signal XTAL output from the register 7.
[0019]
When the initialization operation is completed, the external oscillation detection counter 2 and the internal oscillation detection counter 3 start counting the number of periods of the external clock signal HCLKN (OCLK) and the internal clock signal ICLK, respectively.
Thereafter, the clock switching device determines whether or not an overflow of the count value has occurred in the external oscillation detection counter 2 (step S2).
[0020]
When the count value overflows in the external oscillation detection counter 2 as a result of the above determination (when the external oscillation detection counter 2 overflows before the internal oscillation detection counter 3), the register value “ 1 ″ is set (step S3). Thereby, the switching circuit 8 selects the external clock signal OCLK based on the clock selection signal XTAL and outputs it as the operation clock signal HCKO.
[0021]
On the other hand, as a result of the determination, if the count value overflow does not occur in the external oscillation detection counter 2 (the internal oscillation detection counter 3 overflows before the external oscillation detection counter 2 causes the external oscillation detection counter 2 to When reset, the register 7 holds the register value “0” (step S4). Therefore, the operation clock signal HCKO is not switched, and the switching circuit 8 outputs the internal clock signal ICLK as the operation clock signal HCKO.
[0022]
The operation of the clock switching device according to the first embodiment will be described in detail with reference to FIGS. 3, 4, and 5. FIG. First, the case where the external clock signal OCLK is normal will be described with reference to FIG. 3, and the case where the external clock signal OCLK is abnormal will be described with reference to FIGS.
FIG. 3 is a timing chart showing the operation of the clock switching device when the supplied external clock signal OCLK is normal (appropriate frequency range).
[0023]
Time T 31 When the reset signal RST input from the outside is activated to a low level (hereinafter referred to as “L”), the internal oscillation detection counter 3 and the register 7 are reset. Further, a change in the reset signal RST is detected by the edge detection circuit 4, and the external oscillation detection counter 2 is reset based on the detection result.
[0024]
Time T 31 In FIG. 3, the count values of the external oscillation detection counter 2 and the internal oscillation detection counter 3 are both “0”, and the register value of the register 7 is “0” (indicated by the clock selection signal XTAL in FIG. 3). become. Therefore, the switching circuit 8 selects and outputs the internal clock signal ICLK as the operation clock signal HCKO based on the clock selection signal XTAL.
[0025]
Time T 31 When the initialization operation is completed, the external oscillation detection counter 2 and the internal oscillation detection counter 3 start counting the number of periods of the external clock signal HCLKN (OCLK) and the internal clock signal ICLK, respectively. As a result, the count values of the external oscillation detection counter 2 and the internal oscillation detection counter 3 increase with time. Here, for example, when the external clock signal HCLKN (OCLK) and the internal clock signal ICLK have substantially the same frequency, the respective count values increase at substantially the same speed.
[0026]
And time T 32 When the external oscillation detection counter 2 having a smaller count value than the internal oscillation detection counter 3 overflows, the external oscillation detection counter 2 sets the overflow signal OFA to a high level (hereinafter referred to as “H”). And output. The overflow signal OFA is set to “H” during, for example, four periods of the external clock signal HCLKN in order to detect using the internal clock signal ICLK whose frequency may be different from that of the external clock signal HCLKN.
[0027]
Next, time T 33 At this time, the change of the overflow signal OFA from “L” to “H” is detected by the edge detection circuit 6, whereby the set signal HCUNT becomes “H”. Furthermore, time T 34 , “1” is set to the register value of the register 7 based on the set signal HCUNT, and the clock selection signal XTAL output from the register 7 becomes “H”.
[0028]
When the clock selection signal XTAL becomes “H”, the switching circuit 8 switches the output clock signal. At this time, if the clock signal is switched when the clock selection signal XTAL becomes “H” regardless of the phases of the external clock signal OCLK and the internal clock signal ICLK, a signal with a high frequency is temporarily used as the operation clock HCKO. Or noise called whiskers may occur.
[0029]
Therefore, when the clock selection signal XTAL becomes “H”, the switching circuit 8 first fixes the operation clock signal HCKO to “H” and waits for the external clock signal OCLK to become “H” to switch the clock signal. (Time T 35 ). In this way, the clock signal is switched, and the switching circuit 8 selects and outputs the external clock signal OCLK as the operation clock signal HCKO.
[0030]
FIG. 4 is a timing chart showing the operation of the clock switching device when the supplied external clock signal OCLK is abnormal (low frequency or no clock).
[0031]
Time T 41 When the input reset signal RST is activated to "L", the time T shown in FIG. 31 Similarly, the external oscillation detection counter 2, the internal oscillation detection counter 3, and the register 7 are reset. As a result, the internal clock signal ICLK is output from the switching circuit 8 as the operation clock signal HCKO.
[0032]
Time T 41 After the initialization operation is completed, the external oscillation detection counter 2 and the internal oscillation detection counter 3 start counting the number of periods of the external clock signal HCLKN and the internal clock signal ICLK, respectively. However, when the supplied external clock signal OCLK has an abnormally low frequency, the count value of the external oscillation detection counter 2 increases as shown in FIG. This is significantly slower than the speed at which it is performed.
[0033]
As a result, time T 42 , The internal oscillation detection counter 3 overflows before the external oscillation detection counter 2 overflows, and the overflow signal OFB becomes “H”. Further, when the overflow signal OFB becomes “H”, the external oscillation detection counter 2 is reset and the counter value becomes “0”.
[0034]
Time T 43 The internal oscillation detection counter 3 sets the overflow signal OFB to “L”. Thereafter, since the internal oscillation detection counter 3 overflows before the external oscillation detection counter 2 overflows, the operation clock signal HCKO is not switched, and the internal clock signal ICLK continues to be output from the switching circuit 8 as the operation clock signal HCKO. .
[0035]
FIG. 5 is a timing chart showing the operation of the clock switching device when the supplied external clock signal OCLK is abnormal (high frequency).
Time T 51 When the input reset signal RST is activated to "L", the external oscillation detection counter 2, the internal oscillation detection counter 3 and the register 7 are reset in the same manner as the time T31 shown in FIG. . As a result, the internal clock signal ICLK is output from the switching circuit 8 as the operation clock signal HCKO.
[0036]
Here, when the supplied external clock signal OCLK has an abnormal high frequency, the external clock signal OCLK is blocked by the noise filter 1 and the external clock signal HCLKN becomes a signal whose signal level is fixed. Therefore, the count value of the external oscillation detection counter 2 holds “0” and does not increase.
[0037]
As a result, the external oscillation detection counter 2 does not overflow, and only the internal oscillation detection counter 3 whose counter value increases with the passage of time overflows. Therefore, as in the case shown in FIG. 4, the operation clock signal HCKO is not switched, and the internal clock signal ICLK continues to be output from the switching circuit 8 as the operation clock signal HCKO.
[0038]
As described above in detail, according to the present embodiment, the external oscillation detection counter 2 counts the number of cycles of the external clock signal OCLK, and the internal oscillation detection counter 3 counts the number of cycles of the internal clock signal ICLK. When the external oscillation detection counter 2 overflows, it is determined that the external clock signal OCLK is in a normal frequency range, and the external clock signal OCLK is output as the operation clock HCKO based on the overflow signal OFA. The switching circuit 8 is switched and controlled.
[0039]
On the other hand, when the internal oscillation detection counter 3 overflows before the external oscillation detection counter 2, it is determined that the external clock signal OCLK is abnormal, and the external oscillation detection counter 2 is reset. This can prevent the clock signal output as the operation clock signal HCKO from being switched to an abnormal external clock signal.
[0040]
Therefore, switching of the clock signal output as the operation clock HCKO can be performed according to the state of the supplied external clock signal OCLK according to the state of the supplied external clock signal OCLK without causing the CPU to perform any processing. Can reduce the processing load.
[0041]
In the first embodiment described above, an input terminal or the like is provided so that the timing at which the switching circuit 8 switches the clock signal output as the operation clock signal HCKO from the internal clock signal ICLK to the external clock signal OCLK can be controlled from the outside. You may do it. In this case, more appropriate clock signal selection and switching timing control can be performed.
[0042]
In the first embodiment described above, the switching circuit 8 first fixes the operation clock signal HCKO to “H” as shown in FIG. 3 and waits for the external clock signal OCLK to become “H”. The clock signal is switched (time T 35 However, the operation clock signal HCKO may be fixed to “L” and the clock signal may be switched after the external clock signal OCLK becomes “L”. Even in this case, when the clock signal is switched, it is possible to prevent a signal having a high frequency from being temporarily output as the operation clock HCKO or to generate noise called whiskers.
[0043]
(Second Embodiment)
Next, a second embodiment will be described.
FIG. 6 is a block diagram showing a configuration example of the clock switching device according to the second embodiment of the present invention. In FIG. 6, blocks having the same functions as those shown in FIG. 1 are given the same reference numerals, and redundant descriptions are omitted.
[0044]
As shown in FIG. 6, the clock switching device according to the second embodiment is the same as the clock switching device according to the first embodiment shown in FIG. 1 except that the external oscillation stop detection for detecting the oscillation stop of the external clock signal OCLK. A circuit 14 is further provided.
The external oscillation stop detection circuit 14 includes first and second latch circuits 9 and 10, a determination circuit 11, a logical sum operation circuit (OR circuit) 12, and an external oscillation stop detection counter 13, and operates with the internal clock signal ICLK. To do.
[0045]
The first latch circuit 9 captures and holds the count value CNT from the external oscillation detection counter 2 (a 3-bit counter in the second embodiment) in synchronization with the internal clock signal ICLK. In other words, the count value held one cycle before is output. Similarly, the second latch circuit 10 captures and holds the output (count value) of the first latch circuit 9 in synchronization with the internal clock signal ICLK and outputs the held count value. Here, the first and second latch circuits 9 and 10 are reset (initialized) by the clock selection signal XTAL output from the register 7.
[0046]
The determination circuit 11 determines whether or not the output of the first latch circuit 9 matches the output of the second latch circuit 10. The determination circuit 11 generates and outputs one of the signal SA (match) or the signal SB (mismatch) based on the determination result. The OR circuit 12 performs a logical OR operation on the signal SB output from the determination circuit 11 and the clock selection signal XTAL output from the register 7 and outputs the operation result to the external oscillation stop detection counter 13 as a reset signal.
[0047]
The external oscillation stop detection counter 13 is a 4-bit counter that counts the number of cycles of the internal clock signal ICLK according to the signal SA output from the determination circuit 11. When the count value overflows, the external oscillation stop detection counter 13 outputs the clear signal XTALLCLR to the register 7 and resets the register value of the register 7 to “0”.
[0048]
As indicated by the dotted line in FIG. 6, when the count value overflows, the external oscillation stop detection counter 13 outputs an oscillation stop detection signal DTC that can be output to the outside for notifying the oscillation stop of the external clock signal OCLK. At least one of an interrupt signal INT for requesting execution of interrupt processing and the internal reset signal IRST may be output.
[0049]
In addition, when the control circuit 15 is provided and the oscillation of the internal clock signal ICLK is stopped according to the setting by the CPU or the like, the external oscillation stop detection circuit 14 (external oscillation stop detection counter 13) is activated by the operation inhibition signal ODS. The operation may be prohibited. The control circuit 15 may be provided in the external oscillation stop detection circuit 14 as shown in FIG. 6, or may be provided separately (externally) from the external oscillation stop detection circuit 14.
[0050]
Next, the operation will be described.
FIG. 7 is a flowchart for explaining the outline of the operation of the clock switching device shown in FIG. In FIG. 7, steps S11, S12, S13, and S14 correspond to steps S1, S2, S4, and S3 shown in FIG. 2, respectively, and in accordance with the state of the external clock signal OCLK, FIGS. Since the operation similar to that shown in FIG.
[0051]
When the register value “1” is set in the register 7 in step S14, the first and second latch circuits 9 and 10 and the external oscillation stop detection counter 13 in the external oscillation stop detection circuit 14 are released from the reset state. Each starts its operation. Thereby, the determination circuit 11 determines whether or not the outputs of the first and second latch circuits 9 and 10 coincide with each other, and the external oscillation stop detection counter 13 determines whether the internal oscillation stop detection counter 13 is internal or not according to the determination result (signal SA). The number of cycles of the clock signal ICLK is counted.
[0052]
Next, the clock switching device determines whether or not an overflow of the count value has occurred in the external oscillation stop detection counter 13 (step S15).
When the count value overflows in the external oscillation stop detection counter 13 as a result of the above determination (when the count value of the external oscillation detection counter 2 is the same continuously for a predetermined period), the clock switching device Then, an internal reset signal or the like is generated to perform initialization of each circuit (step S11). Thus, the operation clock signal HCKO is switched, and the switching circuit 8 outputs the internal clock signal ICLK as the operation clock signal HCKO.
[0053]
Note that the initialization operation of each circuit in the clock switching device is not performed, and the register value of the register 7 may be simply reset to “0” by the clear signal XTALLCLR, and the operation clock signal HCKO is switched to operate. The internal clock signal ICLK can be output as the clock signal HCKO.
[0054]
On the other hand, as a result of the determination, if the count value overflow does not occur in the external oscillation stop detection counter 13, for example, as shown in FIG. 9, the external clock signal OCLK (HCLKN) oscillates, and the external oscillation stop detection counter 13 Is reset (time T 92 reference. ), The process returns to step S14, and the register 7 holds the register value “1”. Therefore, the operation clock signal HCKO is not switched, and the switching circuit 8 outputs the external clock signal OCLK as the operation clock signal HCKO.
[0055]
The operation when the oscillation of the external clock signal OCLK in the clock switching device according to the second embodiment described above is stopped will be described in detail with reference to FIG.
FIG. 8 is a timing chart showing the operation of the clock switching device when the external clock signal OCLK is not supplied due to the oscillation stop of the external clock signal OCLK. In FIG. 8, it is assumed that the operation clock signal HCKO is switched after the initialization operation is completed, and the external clock signal OCLK is output from the switching circuit 8 as the operation clock signal HCKO.
[0056]
Time T 81 When the oscillation of the supplied external clock signal OCLK is stopped, the external oscillation detection counter 2 stops counting the number of cycles of the external clock signal OCLK, and the counter value CNT is fixed to a predetermined value (in FIG. 3 "(hexadecimal display)).
[0057]
At this time, while operating with the internal clock signal ICLK and the register value (clock selection signal XTAL) of the register 7 is “1” (“H”), the external oscillation stop detection circuit 14 compares the count value CNT. External oscillation stop detection operation is being performed.
[0058]
Specifically, the count value CNT is taken into the first latch circuit 9 in synchronization with the internal clock signal ICLK, and the taken count value is taken into the second latch circuit at the next (after one cycle) clock. 10 and a new count value CNT is taken into the first latch circuit 9. The fetched count value CNT is output from the first and second latch circuits 9 and 10 to the determination circuit 11, and the determination circuit 11 determines whether or not these count values CNT match.
[0059]
If the count value CNT does not match as a result of the determination, the determination circuit 11 outputs a signal SB, and the counter value of the external oscillation stop detection counter 13 is reset. On the other hand, if the count values CNT coincide with each other as a result of the determination, the determination circuit 11 outputs a signal SA as shown in FIG. 8 (for example, “H” during the period when the count values CNT match). In response to the signal SA, the external oscillation stop detection counter 13 counts the number of cycles of the internal clock signal ICLK, and the counter value of the external oscillation stop detection counter 13 increases.
[0060]
In FIG. 8, time T 81 Thereafter, since the counter value CNT of the external oscillation detection counter 2 does not change, the counter value of the external oscillation stop detection counter 13 increases. And time T 82 When the counter value of the external oscillation stop detection counter 13 reaches the maximum value (when it overflows), the external oscillation stop detection counter 13 outputs the clear signal XTALCLR for one period in synchronization with the falling of the internal clock signal ICLK. Only “L”.
[0061]
Furthermore, time T 83 , Based on the clear signal XTALLCLR, the register value of the register 7 becomes “0”, and the clock selection signal XTAL output from the register 7 becomes “L”. As a result, the operation clock signal HCKO is switched, and the internal clock signal ICLK is output from the switching circuit 8 as the operation clock signal HCKO. Further, when the clock selection signal XTAL becomes “L”, the operation of the external oscillation stop detection circuit 14 is stopped.
[0062]
On the other hand, as shown in FIG. 91 When the external clock signal OCLK is oscillated after the external oscillation stop counter 13 starts counting the number of cycles of the internal clock signal ICLK (time T 92 ) Changes the counter value CNT of the external oscillation detection counter 2. Accordingly, different (non-matching) counter values CNT are output from the latch circuits 9 and 10 to the determination circuit 11, respectively. The determination circuit 11 outputs the signal SB as the determination result (the signal SA is set to “L”, and the signal SB is output). To “H”). Therefore, the counter value of the external oscillation stop counter 13 is reset to “0”. Thereafter, the external oscillation stop counter 13 starts counting the number of cycles of the internal clock signal ICLK again.
[0063]
As described above, according to the second embodiment, in addition to the effects obtained by the first embodiment described above, it is assumed that the oscillation of the external clock signal OCLK is stopped by providing the external oscillation stop detection circuit 14. Also, switching control can be performed so that the internal clock signal ICLK is output as the operation clock HCKO by the clear signal XTALCLR from the external oscillation stop detection counter 13. Therefore, even if the oscillation of the external clock signal OCLK is stopped, the switching of the clock signal output as the operation clock HCKO can be controlled by controlling only the hardware without performing any process involving the CPU. Can reduce the processing load.
[0064]
Further, unlike the conventional charge / discharge analog circuit as in Patent Document 2, in the second embodiment, since the oscillation of the external clock signal OCLK is detected by the digital circuit, the conventional charge / discharge analog circuit is used. In comparison, current consumption and power consumption of the circuit can be reduced.
In addition, it is possible to reliably detect the oscillation stop of the external clock signal OCLK by controlling only the hardware, and shorten the time required for the circuit to stop and return compared to the case of using a conventional charge / discharge analog circuit. Can do.
[0065]
In the first and second embodiments described above, the clock switching device has been described by taking the external clock OCLK and the internal clock ICLK as an example. However, the present invention is not limited to the external clock OCLK and the internal clock ICLK. The present invention can be applied to switching control between a reference clock signal that is a reference that is always oscillated when the switching device is operating, and any other clock signal that is different from the reference clock.
[0066]
The other arbitrary clock signal (external clock signal OCLK) is not limited to one and may be a plurality of clock signals. In this case, priority may be given to a plurality of clock signals, and switching control of the clock signal output as the operation clock signal HCKO may be performed by the switching circuit 8 with reference to the priority.
[0067]
In the first and second embodiments described above, all the counters included in the clock switching device are increment counters whose counter values are incremented by one. However, a decrement counter whose counter value is decremented by one may be used. It can be configured similarly. Further, the size (number of bits) of each counter shown in the first and second embodiments described above is an example, and the size of the counter is arbitrary as long as the required size relationship between the counters is satisfied. is there.
[0068]
The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.
Various aspects of the present invention will be described below as supplementary notes.
[0069]
(Supplementary Note 1) A first counter circuit that counts the number of cycles of the input first clock signal and outputs a first overflow signal when an overflow occurs;
A switching circuit that receives the first clock signal and a second clock signal that is different from the first clock signal and selectively outputs one of the first and second clock signals;
The clock switching device, wherein the switching circuit switches a clock signal to be output from the second clock signal to the first clock signal in response to the first overflow signal.
(Supplementary Note 2) A second counter circuit that counts the number of cycles of the second clock signal and outputs a second overflow signal when an overflow occurs is further provided.
The first counter circuit according to claim 1, wherein a maximum value of the count value is smaller than a maximum value of the count value of the second counter circuit, and is initialized by the second overflow signal. Clock switching device.
(Additional remark 3) It further has a filter circuit which removes a high frequency signal,
3. The clock switching device according to appendix 1 or 2, wherein the first clock signal is input to the first counter circuit via the filter circuit.
(Appendix 4) The first clock signal is a plurality of clock signals,
4. The clock switching device according to any one of appendices 1 to 3, further comprising the first counter circuit corresponding to each of the plurality of clock signals.
(Appendix 5) Giving different priority to the plurality of clock signals of the first clock signal,
The clock switching device according to appendix 4, wherein the switching circuit outputs the first clock signal in accordance with the first overflow signal and the priority.
(Additional remark 6) The said 1st counter circuit outputs the said 1st overflow signal in the period of the multiple periods with the said 1st clock signal, The any one of additional marks 1-5 characterized by the above-mentioned. Clock switching device.
(Appendix 7) The switching circuit outputs a high-level or low-level signal with a fixed signal level when switching the clock signal to be output from the second clock signal to the first clock signal. 7. The clock switching device according to any one of appendices 1 to 6, wherein the clock signal is switched after the signal level of the clock signal becomes the same as the fixed signal level.
(Supplementary note 8) The clock switching device according to any one of supplementary notes 1 to 7, further comprising a register capable of determining which clock signal is output from the switching circuit.
(Supplementary note 9) The clock switching device according to supplementary note 8, wherein a value is set in the register based on the first overflow signal.
(Additional remark 10) It has an input terminal which inputs the signal for controlling the timing which switches the clock signal output from the said switching circuit from the said 2nd clock signal to the said 1st clock signal. The clock switching device according to any one of? 9.
(Supplementary note 11) The clock switching device according to supplementary note 2, wherein the first and second counter circuits are increment counters.
(Supplementary note 12) The clock switching device according to supplementary note 2, wherein the first and second counter circuits are decrement counters.
(Supplementary note 13) The clock switching device according to any one of Supplementary notes 1 to 12, wherein the second clock signal is always oscillated when the clock switching device is operating. .
(Additional remark 14) The oscillation stop detection circuit which detects the oscillation stop of the said 1st clock signal is further provided,
The switching circuit switches the clock signal to be output from the first clock signal to the second clock signal according to a detection result of the oscillation stop detection circuit. The clock switching device according to item.
(Supplementary Note 15) The oscillation stop detection circuit includes a determination circuit that compares and determines the count values of the first counter circuit at different times.
A third counter circuit that operates according to a determination result in the determination circuit and outputs a third overflow signal when an overflow occurs,
15. The clock switching device according to appendix 14, wherein the switching circuit switches a clock signal to be output from the first clock signal to the second clock signal in response to the third overflow signal.
(Supplementary Note 16) The supplementary note 15 is characterized in that the determination circuit compares and determines whether or not the counter values of adjacent periods of the first counter circuit that are continuously output in time series match. Clock switching device.
(Supplementary Note 17) When the oscillation stop detection circuit detects the oscillation stop of the first clock signal, the oscillation stop detection circuit outputs at least one of a detection signal that can be output to the outside, an internal reset signal, and an interrupt signal. The clock switching device according to any one of appendices 14 to 16, characterized by:
(Supplementary note 18) The clock switching device according to any one of supplementary notes 14 to 17, further comprising a control circuit for prohibiting the operation of the oscillation stop detection circuit.
(Supplementary note 19) The first clock signal is a plurality of clock signals,
The clock switching device according to any one of appendices 14 to 18, further comprising the oscillation stop detection circuit corresponding to each of the plurality of clock signals.
(Supplementary note 20) The first clock signal is an external clock signal supplied from the outside to the semiconductor arithmetic device having the clock switching device via an input terminal,
20. The clock switching device according to any one of appendices 1 to 19, wherein the second clock signal is an internal clock signal generated by an oscillation circuit included in the semiconductor arithmetic device.
[0070]
【The invention's effect】
As described above, according to the present invention, the number of periods of the input first clock signal is counted by the first counter circuit according to the present invention, The number of cycles of the input second clock signal is counted by the second counter circuit, First clock signal as well as The switching circuit to which the second clock signal is input is Before the second overflow signal is output In response to the first overflow signal output from the first counter circuit, the output clock signal is switched from the second clock signal to the first clock signal. As a result, the CPU can switch and output the output clock signal only by hardware control without performing any processing, and the processing load on the CPU can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration example of a clock switching device according to a first embodiment.
FIG. 2 is a flowchart showing an outline of the operation of the clock switching device according to the first embodiment;
FIG. 3 is a timing chart showing the operation of the clock switching device when the external clock signal is normal.
FIG. 4 is a timing chart showing the operation of the clock switching device when the external clock signal is abnormal (low frequency).
FIG. 5 is a timing chart showing the operation of the clock switching device when the external clock signal is abnormal (high frequency).
FIG. 6 is a block diagram illustrating a configuration example of a clock switching device according to a second embodiment.
FIG. 7 is a flowchart showing an outline of the operation of the clock switching device according to the second embodiment;
FIG. 8 is a timing chart showing the operation of the clock switching device when the oscillation of the external clock signal is stopped.
FIG. 9 is a timing chart showing an external oscillation stop detection operation.
[Explanation of symbols]
1 Noise filter
2 External oscillation detection counter
3 Internal oscillation detection counter
4, 6 Edge detection circuit
5, 12 OR operation circuit
7 registers
8 Switching circuit
9, 10 Latch circuit
11 Judgment circuit
13 External oscillation stop detection counter
14 External oscillation stop detection circuit

Claims (10)

入力される第1のクロック信号の周期数をカウントするとともに、オーバーフローが発生した際に第1のオーバーフロー信号を出力する第1のカウンタ回路と、
入力される第2のクロック信号の周期数をカウントするとともに、オーバーフローが発生した際に第2のオーバーフロー信号を出力する第2のカウンタ回路であって、該第2のカウンタ回路のカウント値の最大値が上記第1のカウンタ回路のカウント値の最大値よりも大きい第2のカウンタ回路と、
上記第1のクロック信号及び上記第2のクロック信号が入力され、上記第1及び第2のクロック信号の何れか一方を選択的に出力する切替え回路とを備え、
上記切替え回路は、上記第2のオーバーフロー信号が出力される前に出力された上記第1のオーバーフロー信号に応じて、出力するクロック信号を上記第2のクロック信号から上記第1のクロック信号に切替えることを特徴とするクロック切替え装置。
A first counter circuit that counts the number of cycles of the input first clock signal and outputs a first overflow signal when an overflow occurs;
A second counter circuit that counts the number of cycles of the input second clock signal and outputs a second overflow signal when an overflow occurs, wherein the maximum count value of the second counter circuit is A second counter circuit having a value larger than the maximum count value of the first counter circuit;
The first clock signal and the second clock signal is inputted, and a switching circuit for outputting either one selectively of the first and second clock signals,
The switching circuit switches the output clock signal from the second clock signal to the first clock signal in response to the first overflow signal output before the second overflow signal is output. A clock switching device characterized by that.
高周波信号を除去するフィルタ回路をさらに備え、
上記フィルタ回路を介して上記第1のクロック信号を上記第1のカウンタ回路に入力することを特徴とする請求項に記載のクロック切替え装置。
A filter circuit for removing high-frequency signals;
2. The clock switching device according to claim 1 , wherein the first clock signal is input to the first counter circuit via the filter circuit.
上記第1のクロック信号は、複数のクロック信号であり、
上記複数のクロック信号にそれぞれ対応する上記第1のカウンタ回路を備えることを特徴とする請求項1又は2に記載のクロック切替え装置。
The first clock signal is a plurality of clock signals,
It said plurality of clock switching apparatus according to claim 1 or 2, characterized in that each of the clock signal with corresponding said first counter circuit.
上記切替え回路は、上記第2のクロック信号から上記第1のクロック信号に出力するクロック信号を切替える際、信号レベルを固定したハイレベルまたはロウレベルの信号を出力し、上記第1のクロック信号の信号レベルが固定した信号レベルと同じレベルになった後、クロック信号を切替えることを特徴とする請求項1〜の何れか1項に記載のクロック切替え装置。The switching circuit outputs a high-level or low-level signal with a fixed signal level when switching the clock signal output from the second clock signal to the first clock signal, and the signal of the first clock signal The clock switching device according to any one of claims 1 to 3 , wherein the clock signal is switched after the level becomes the same as the fixed signal level. 上記切替え回路から何れのクロック信号が出力されているかを判別可能なレジスタを備えることを特徴とする請求項1〜の何れか1項に記載のクロック切替え装置。Clock switching apparatus according to any one of claim 1 to 4, characterized in that it comprises the switching any of the clock signal from the circuit is possible to determine whether the output registers. 上記第1のクロック信号の発振停止を検出する発振停止検出回路をさらに備え、
上記切替え回路は、上記発振停止検出回路の検出結果に応じて、出力するクロック信号を上記第1のクロック信号から上記第2のクロック信号に切替えることを特徴とする請求項1〜の何れか1項に記載のクロック切替え装置。
An oscillation stop detection circuit for detecting an oscillation stop of the first clock signal;
The switching circuit according to the detection result of the oscillation stop detection circuit, either an output clock signal from said first clock signal according to claim 1-5, characterized in that switching to the second clock signal The clock switching device according to item 1.
上記発振停止検出回路は、互いに異なる時点での上記第1のカウンタ回路のカウント値を比較判定する判定回路と、
上記判定回路での判定結果に応じて動作するとともに、オーバーフローが発生した際に第3のオーバーフロー信号を出力する第3のカウンタ回路とを備え、
上記切替え回路は、上記第3のオーバーフロー信号に応じて、出力するクロック信号を上記第1のクロック信号から上記第2のクロック信号に切替えることを特徴とする請求項に記載のクロック切替え装置。
The oscillation stop detection circuit includes a determination circuit that compares and determines the count values of the first counter circuit at different times.
A third counter circuit that operates according to a determination result in the determination circuit and outputs a third overflow signal when an overflow occurs,
7. The clock switching device according to claim 6 , wherein the switching circuit switches the output clock signal from the first clock signal to the second clock signal in response to the third overflow signal.
上記発振停止検出回路は、上記第1のクロック信号の発振停止を検出した際、外部に出力可能な検出信号、内部リセット信号、及び割込み信号のうち少なくとも1つの信号を出力することを特徴とする請求項6又は7に記載のクロック切替え装置。The oscillation stop detection circuit outputs at least one of a detection signal, an internal reset signal, and an interrupt signal that can be output to the outside when detecting the oscillation stop of the first clock signal. The clock switching device according to claim 6 or 7 . 上記第1のクロック信号は、当該クロック切替え装置を有する半導体演算装置に外部から入力端子を介して供給される外部クロック信号であり、
上記第2のクロック信号は、上記半導体演算装置が内部に有する発振回路で生成される内部クロック信号であることを特徴とする請求項1〜の何れか1項に記載のクロック切替え装置。
The first clock signal is an external clock signal supplied from the outside to the semiconductor arithmetic device having the clock switching device via an input terminal,
The second clock signal, a clock switching apparatus according to any one of claim 1 to 8, characterized in that an internal clock signal from which the semiconductor computing device is generated by the oscillation circuit included therein.
入力される第1のクロック信号の周期数をカウントするとともに、オーバーフローが発生した際に第1のオーバーフロー信号を出力する第1のカウンタ回路と、A first counter circuit that counts the number of cycles of the input first clock signal and outputs a first overflow signal when an overflow occurs;
入力される第2のクロック信号の周期数をカウントするとともに、オーバーフローが発生した際に第2のオーバーフロー信号を出力する第2のカウンタ回路であって、上記第1のクロック信号が正常発振している場合には上記第1のカウンタ回路よりも後にオーバーフローが発生する第2のカウンタ回路と、A second counter circuit that counts the number of cycles of an input second clock signal and outputs a second overflow signal when an overflow occurs, wherein the first clock signal oscillates normally. A second counter circuit in which an overflow occurs after the first counter circuit,
上記第1のクロック信号及び上記第2のクロック信号が入力され、上記第1及び第2のクロック信号の何れか一方を選択的に出力する切替え回路とを備え、A switching circuit that receives the first clock signal and the second clock signal and selectively outputs one of the first clock signal and the second clock signal;
上記切替え回路は、上記第2のオーバーフロー信号が出力される前に出力された上記第1のオーバーフロー信号に応じて、出力するクロック信号を上記第2のクロック信号から上記第1のクロック信号に切替えることを特徴とするクロック切替え装置。The switching circuit switches the output clock signal from the second clock signal to the first clock signal in response to the first overflow signal output before the second overflow signal is output. A clock switching device characterized by that.
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