JP3875815B2 - ディジタル送受信機 - Google Patents
ディジタル送受信機 Download PDFInfo
- Publication number
- JP3875815B2 JP3875815B2 JP26338599A JP26338599A JP3875815B2 JP 3875815 B2 JP3875815 B2 JP 3875815B2 JP 26338599 A JP26338599 A JP 26338599A JP 26338599 A JP26338599 A JP 26338599A JP 3875815 B2 JP3875815 B2 JP 3875815B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- offset
- converter
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタル送受信機に関し、特にＡ／Ｄ変換器あるいはＤ／Ａ変換器のオフセットを、自動的にゼロ調整するディジタル送受信機に関する。
【０００２】
【従来の技術】
近年のディジタル信号処理技術の発達によって、従来、ハードウエァでアナログ的に処理されていた動作を、ソフトウェアを用いてディジタル的に処理する技術が盛んに用いられるようになっている。無線通信の分野においても無線機の変調あるいは復調動作をＤＳＰ(Digital Signal Processor) 等のディジタル信号処理装置を用いて、ソフトウェアによってその機能を実現するディジタル無線機等の技術も提案されている。
図５（ａ）は、ＤＳＰ等のディジタル信号処理装置を用いて変調動作をディジタル的に処理する従来のディジタル無線機の送信機の一例を示す構成概要図である。
同図に示すように、本送信機は、ディジタル的に信号処理を行うＤＳＰ１２０、送信機全体の制御を行うＣＰＵ１０２、通信方式に対応した制御プログラムを記憶したメモリ１０３、Ｄ／Ａ変換器１０４、オフセット補償回路１２１、バンドパスフィルタ１０８、ミキサ１０９、ローカル信号発生器１１０、バンドパスフィルタ１１１、高周波電力増幅器１１２及びアンテナ１１３で構成される。
前記オフセット補償回路１２１は、前記Ｄ／Ａ変換器１０４の素子の特性のバラツキによって生じる該Ｄ／Ａ変換器１０４の出力のオフセットをゼロ調整する機能を有する。このオフセットのゼロ調整は、送信機の使用前、例えば製造メーカでの出荷前の送信性能の調整時に行われるものである。
【０００３】
同図において、送信データは、ＣＰＵ１０２で制御されるＤＳＰ１２０において、通信システムに応じた変調信号に変換される。尚、前記ＣＰＵ１０２はメモリ１０３に記憶された通信システムのプログラムに基づいて動作する。
前記ＤＳＰ１２０出力の変調信号は、Ｄ／Ａ変換器１０４でアナログ信号に変換され、オフセット補償回路１２１によって前記Ｄ／Ａ変換器１０４のオフセットが補償された変調信号になる。
前記オフセット補償回路１２１の出力信号は、バンドパスフィルタ１０８において帯域制限されてミキサ１０９に入力し、ローカル信号発生器１１０で生成されたローカル信号と合成されて所望の高周波信号に周波数変換される。周波数変換された変調信号は、バンドパスフィルタ１１１で不要波が除去され、高周波電力増幅器１１２で所定の電力に増幅されてアンテナ１１３から発射される。
【０００４】
図５（ｂ）は、ＤＳＰ等のディジタル信号処理装置で復調動作をディジタル的に処理する従来のディジタル無線機の受信機の一例を示す構成概要図である。 同図に示すように、本受信機は、アンテナ２０１、高周波増幅器２０２、バンドパスフィルタ２０３、ミキサ２０４、ローカル信号発生器２０５、バンドパスフィルタ２０６、Ａ／Ｄ変換器２０８、オフセット補償回路２２０、ディジタル的に信号処理を行うＤＳＰ２２１、受信機全体の制御を行うＣＰＵ２１０及び通信方式に対応した制御プログラムを記憶したメモリ２１１で構成される。
前記オフセット補償回路２２０は、前記Ａ／Ｄ変換器２０８の素子の特性のバラツキによって生じるＡ／Ｄ変換器２０８の出力のオフセットを、ゼロ調整する機能を有する。このオフセットのゼロ調整は、受信機の使用前、例えば製造メーカでの出荷前の受信性能の調整時に行われるものである。
【０００５】
同図において、アンテナ２０１で受信された受信信号は、高周波増幅器２０２で増幅され、バンドパスフィルタ２０３で帯域外の信号が除去されてミキサ２０４に入力する。
前記ミキサ２０４において、受信信号はローカル信号発生器２０５で生成されたローカル信号と合成されて所望の中間周波信号に周波数変換され、バンドパスフィルタ２０６で不要波が除去されてＡ／Ｄ変換器２０８に入力する。
前記Ａ／Ｄ変換器２０８でディジタル信号に変換された受信信号は、オフセット補償回路２２０を経て前記Ａ／Ｄ変換器２０７におけるオフセットが補償された信号に変換され、ＣＰＵ２１０で制御されるＤＳＰ２２１に入力する。受信信号は前記ＤＳＰ２２１において復調され、復調出力が得られる。なお、前記ＣＰＵ２１０は前記メモリ２１１に記憶された通信システムのプログラムに基づいて動作する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の送信機のＤ／Ａ変換器１０４あるいは受信機のＡ／Ｄ変換器２０８は、機器の使用時間が長くなるにつれて、各変換器を構成するオペアンプの内部素子の特性の経年変化によって、オフセットの量に変化が生じ、オフセット補償回路１２１、２２０によるゼロ調整にずれが生じる。そして、そのずれが大きくなると、送信機においてはディジタルの変調信号からアナログ信号への変換動作が、また、受信機においてはアナログの受信信号からディジタル信号への変換動作が正常にできなくなる可能性がある。
この問題に対し、従来の送信機あるいは受信機においては、オフセットの監視機能がないので、ある程度機器の使用時間が経過した段階でオフセットのゼロ調整の再調整を行って使用していた。このため、従来はオフセット補償回路におけるゼロ調整にずれが生じていることに気付かずに使用したり、再調整中は機器を使用できないという問題があった。
本発明は、上記課題を解決するためになされたものであって、自動的に送信機のＤ／Ａ変換器あるいは受信機のＡ／Ｄ変換器におけるオフセットのずれを検出して、オフセットの再調整を行うことができる送受信機を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明においては、ディジタルの送信データをＤ／Ａ変換手段でアナログ信号に変換し、前記アナログ信号を無線周波数に変換して送信するディジタル送信機において、ディジタル信号発生手段で生成した所定の基準値を中心とする正弦波信号を前記Ｄ／Ａ変換手段でアナログ信号に変換し、前記アナログの正弦波信号と前記基準値と同レベルの直流電圧との差の信号波形を減算手段で求め、前記減算手段の出力信号波形における前記基準電圧値以上のレベルを示す期間Ｔｓと前記基準電圧値以下のレベルを示す期間Ｔｏとの比Ｔｓ／Ｔｏと前記Ｄ／Ａ変換手段のオフセット量との変換テーブルを有する判定手段で、前記減算手段で求めた前記正弦波信号と基準電圧値との差の信号波形のＴｓ／Ｔｏから前記Ｄ／Ａ変換手段のオフセット成分を算出し、前記オフセット成分を前記ディジタル信号処理手段の出力に、前記Ｄ／Ａ変換手段のオフセットを打ち消すようにフィードバックすることを特徴とする。
【０００８】
また、請求項２記載の発明においては、Ａ／Ｄ変換手段でディジタル信号に変換された中間周波受信信号をＤＳＰ等のディジタル信号処理手段で復調して復調出力を得るディジタル受信機において、所定の基準値の直流電圧を前記Ａ／Ｄ変換手段でディジタル信号に変換し、ディジタル信号発生手段で生成した前記所定の基準値を中心とする正弦波信号と前記Ａ／Ｄ変換手段出力の電圧値との差の信号波形を減算手段で求め、前記減算手段の出力信号波形における前記Ａ／Ｄ変換手段出力の電圧値以上のレベルを示す期間Ｔｓと前記電圧値以下のレベルを示す期間Ｔｏとの比Ｔｓ／Ｔｏと前記Ａ／Ｄ変換手段のオフセット量との変換テーブルを有する判定手段で、前記減算手段で求めた正弦波信号と前記Ａ／Ｄ変換手段出力の電圧値との差の信号波形のＴｓ／Ｔｏから前記Ａ／Ｄ変換手段のオフセット成分を算出し、前記オフセット成分を前記ディジタル信号処理手段の出力に、前記Ａ／Ｄ変換手段のオフセットを打ち消すようにフィードバックすることを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明を図面に示した実施の形態に基づいて説明する。図１は、請求項１に記載の発明に係わるディジタル送信機の実施の一形態例を示す構成概要図である。
同図に示すように、本送受信機は、送信データを通信システムに応じた変調信号に変換する変調部１０１ａとディジタル信号発生部１０１ｂと判定部１０１ｃとから成るＤＳＰ１０１、ＣＰＵ１０２、メモリ１０３、Ｄ／Ａ変換器１０４、切替器１０５、 Ａ／Ｄ変換器１０６、基準レベル以上の信号レベルを検出する減算器１０７、バンドパスフィルタ１０８、ミキサ１０９、ローカル信号発生器１１０、バンドパスフィルタ１１１、高周波電力増幅器１１２及びアンテナ１１３で構成される。
上記の構成部位のうち、 ＣＰＵ１０２、メモリ１０３、Ｄ／Ａ変換器１０４、バンドパスフィルタ１０８、ミキサ１０９、ローカル信号発生器１１０、バンドパスフィルタ１１１、高周波電力増幅器１１２及びアンテナ１１３の機能及び動作は、図３（ａ）の同一符号の構成部位の機能及び動作と同じであるので、以降の説明は、本発明の特徴的な構成であるＤＳＰ１０１、Ｄ／Ａ変換器１０４、切替器１０５、Ａ／Ｄ変換器１０６及び減算器１０７の動作を中心にして説明する。
【００１０】
図１において、送信機に電源が投入されると、送信データを送出するに先立って、以下に説明するように前記Ｄ／Ａ変換器１０４のオフセットを自動的にゼロ調整する。
まず、電源が投入されると、切替器１０５の接続は、ＣＰＵ１０２の制御によってＤ／Ａ変換器１０４の出力回路とバンドパスフィルタ１０８の入力回路との接続を、前記Ｄ／Ａ変換器１０４の出力回路と減算器１０７の一方の入力回路との接続に切り替えられる。そして、この減算器１０７の他方の入力回路には安定化直流電圧Ｖｒｅｆが印加されている。
同時に、ＤＳＰ１０１のディジタル信号発生部１０１ｂから、中心の電位ＶｏがＶｏ＝Ｖｒｅｆで振幅がＶｓの所定の周波数の正弦波信号が生成され、前記Ｄ／Ａ変換器１０４でアナログ信号に変換されて切替器１０５を経て前記減算器１０７の一方の入力回路に入力する。
【００１１】
前記減算器１０７の動作は次の通りである。図１に示すように、Ｄ／Ａ変換器１０４の出力をＡ点、減算器１０７の出力をＢ点とする。
図２（ａ）は、Ｄ／Ａ変換器１０４のオフセットがゼロのときの、前記減算器１０７の動作の説明図で、同図の波形（Ｋ）はＡ点の波形を、波形（Ｌ）はＢ点の波形をあらわす。
前記減算器１０７の一方の入力回路には、図２（ａ）の波形（Ｋ）に示される中心レベルＶｏがＶｏ＝Ｖｒｅｆで振幅がＶｓの正弦波信号が入力し、他方の入力回路にはレベルがＶｒｅｆの直流電圧が印加されている。そして、波形（Ｋ）とＶｒｅｆとの差が求められ、Ｂ点には波形（Ｋ）のＶｒｅｆ以上のレベルの信号が図２（ａ）の波形（Ｌ）のように出力されてＡ／Ｄ変換器１０６に入力してディジタル信号に変換される。
このとき、波形（Ｌ）の電位ゼロの期間Ｔ0と、何らかの電位の現れる期間ＴSとの比は、Ｔ0／ＴS＝１となる。
【００１２】
これに対し、図２（ｂ）は、前記Ｄ／Ａ変換器１０４にオフセットが生じたときの前記減算器１０７の動作の説明図で、同図の波形（Ｍ）がＡ点の波形、同図の波形（Ｎ）がＢ点の波形である。
波形（Ｍ）に示されるように、前記Ｄ／Ａ変換器１０４のオフセットによってＡ点の正弦波信号の中心レベルＶｏがＶｒｅｆより低い値となった場合、前記減算器１０７において波形（Ｍ）とＶｒｅｆとの差が求められ、Ｂ点の波形は図３の波形（Ｎ）となる。このとき、Ｔ0／ＴS＞１となる。
また、図示は省略したが、前記Ｄ／Ａ変換器１０４のオフセットにより、Ａ点の正弦波信号の中心レベルＶｏがＶｒｅｆより高い値の場合、上記と同様に考えると、Ｂ点の波形においては、Ｔ0／ＴS＜１となる。
【００１３】
上述のように、Ａ／Ｄ変換器１０６に入力する信号は、電位ゼロの期間Ｔ0と、何らかの電位の現れる期間ＴSとが交互に現れる信号である。そして前記Ａ／Ｄ変換器１０６に入力した前記減算器１０７の出力信号は、ディジタルの信号に変換されてＤＳＰ１０１の判定部１０１ｃに出力される。
したがって、上記判定部１０１ｃにおいて図２のＴ0及びＴSの値を求めるには、Ａ／Ｄ変換器１０６からゼロ電位に対応したディジタル信号が連続して出力される期間Ｔ0Dと、ゼロ電位から何らかの電位まで上昇し、再び、もとのゼロ電位に戻るまでの変動に対応したディジタル信号が出力される期間ＴSDを求めればよい。
【００１４】
前記判定部１０１ｃには、前記減算器１０７の出力波形におけるＴ0／ＴSの値と前記Ｄ／Ａ変換器１０４のオフセット量との変換テーブルを有する。
そして、前記判定部１０１ｃは、前記Ａ／Ｄ変換器１０６の出力信号からＴ0／ＴSの値を求めて前記変換テーブルからオフセット量を判定し、求められたオフセット量はＤＳＰ１０１の変調部１０１ａに対し、その変調出力レベルから前記Ｄ／Ａ変換器１０４のオフセット成分が打ち消されるようにフィードバックされる。
なお、Ｄ／Ａ変換器１０４のみならず、Ａ／Ｄ変換器１０６にもオフセットが発生する可能性もあるが、上述したように、判定部１０１ｃは、同じディジタル信号が連続する期間Ｔ0Dとディジタル信号が変動する期間ＴSDとを判定するだけであるから、前記Ａ／Ｄ変換器１０６にオフセットが生じたとしてもＴ0／ＴSの判定に全く支障はない。
上記のようにＤ／Ａ変換器１０４のオフセットのゼロ調整が行われた後、ＣＰＵ１０２の制御によって、切替器１０５の接続は、Ｄ／Ａ変換器１０４の出力回路と減算器１０７の入力回路との接続から、前記Ｄ／Ａ変換器１０４の出力回路とバンドパスフィルタ１０８の入力回路との接続に切り替えられる。
【００１５】
上述の動作の後、図１の送信機においては、送信データは、ＣＰＵ１０２で制御されるＤＳＰ１０１の変調部１０１ａで通信システムに応じた変調信号で、且つＤ／Ａ変換器１０４のオフセット分が補償された変調信号に変換される。なお、前記ＣＰＵ１０２はメモリ１０３に記憶された通信システムのプログラムに基づいて動作する。
前記変調部１０１ａ出力の変調信号は、Ｄ／Ａ変換器１０４でアナログ信号に変換され、切替器１０５を経て、更にバンドパスフィルタ１０８において帯域制限されてミキサ１０９に入力する。前記ミキサ１０９において、変調信号は、ローカル信号発生器１１０で生成されたローカル信号と合成されて所望の高周波信号に周波数変換され、バンドパスフィルタ１１１で不要波が除去され、高周波電力増幅器１１２で所定の電力に増幅されてアンテナ１１３から発射される。
【００１６】
図３は、請求項２に記載の発明に係わるディジタル受信機の実施の一形態例を示す構成概要図である。
同図に示すように、本受信機は、アンテナ２０１、高周波増幅器２０２、バンドパスフィルタ２０３、ミキサ２０４、ローカル信号発生器２０５、バンドパスフィルタ２０６、切替器２０７、Ａ／Ｄ変換器２０８、受信信号を通信システムに応じた手段で復調する復調部２０９ａとディジタル信号発生部２０９ｂと判定部２０９ｃと減算器２０９ｄとから成るＤＳＰ２０９、受信機全体の制御を行うＣＰＵ２１０、通信方式に対応した制御プロラムを記憶したメモリ２１１及び所定の基準電圧を出力する安定化電圧源２１２で構成される。
上記の構成部位のうち、アンテナ２０１、高周波増幅器２０２、バンドパスフィルタ２０３、ミキサ２０４、ローカル信号発生器２０５、バンドパスフィルタ２０６、Ａ／Ｄ変換器２０８、ＣＰＵ２１０及びメモリ２１１の機能及び動作は、図５（ｂ）の同一符号の構成部位の機能及び動作と同じであるので、以降の説明は、本発明の特徴的な構成である切替器２０７、Ａ／Ｄ変換器２０８、ＤＳＰ２０９及び安定化電圧源２１２の動作を中心にして説明する。
【００１７】
図３において、受信機に電源が投入されると、受信動作に先立って、以下に説明するように前記Ａ／Ｄ変換器２０８のオフセットを自動的にゼロ調整する。
まず、電源が投入されると、切替器２０７の接続は、ＣＰＵ２１０の制御によってＡ／Ｄ変換器２０８の入力回路とバンドパスフィルタ２０６の出力回路との接続から、前記Ａ／Ｄ変換器２０８の入力回路と安定化電圧源２１２の出力回路との接続に切り替えられる。すると、前記安定化電圧源２１２から所定の基準電圧Ｖｒｅｆが前記切替器２０７を経て前記Ａ／Ｄ変換器２０８に入力し、この基準電圧Ｖｒｅｆは前記Ａ／Ｄ変換器２０８でディジタル信号Ｖｒｄに変換され、 ＤＳＰ２０９の減算器２０９ｄの一方の入力回路に入力する。
前記減算器２０９ｄの他方の入力回路には、ＤＳＰ２０９のディジタル信号発生部２０９ｂから、中心レベルＶｏがＶｏ＝Ｖｒｅｆで振幅がＶｓの所定の周波数のディジタルの正弦波信号が入力する。
【００１８】
前記減算器２０９ｄの動作は次の通りである。なお、実際には前記減算器２０９ｄへの入出力信号はディジタル信号であるが、理解を容易にするため、図４に示すごとく、これをアナログに変換した波形図を用いて説明する。
図４（ａ）は、前記Ａ／Ｄ変換器２０８のオフセットがゼロのときの、前記減算器２０９ｄの動作の説明図である。
前記減算器２０９ｄの一方の入力回路へ入力したオフセットがゼロの前記Ａ／Ｄ変換器２０８の出力信号Ｖｒｄ（＝Ｖｒｅｆ）と、他方の入力回路へ入力した前記ディジタル信号発生部２０９ｂ出力の正弦波信号との関係は、図４（ａ）の波形（Ｐ）に示される。
前記減算器２０９ｄにおいて、前記正弦波信号とＶｒｄ（＝Ｖｒｅｆ）との差が求められ、Ｖｒｄ以上のレベルの信号が図４（ｂ）の波形（Ｑ）のように出力され、ＤＳＰ２０９の判定部２０９ｂに入力する。
このとき、波形（Ｑ）の電位ゼロの期間Ｔ0と、何らかの電位の現れる期間ＴSとの比は、Ｔ0／ＴS＝１となる。
【００１９】
これに対し、図４（ｂ）は、前記Ａ／Ｄ変換器２０８にオフセットが生じたときの、前記減算器２０９ｄの動作の説明図である。
図４（ｂ）の波形（Ｒ）は、前記減算器２０９ｄの一方の入力回路へ入力したオフセットを含む前記Ａ／Ｄ変換器２０８の出力信号Ｖｒｄ（例えば、Ｖｒｄ＞Ｖｒｅｆとする）と、他方の入力回路へ入力した前記ディジタル信号発生部２０９ｂ出力の正弦波信号との関係を示すものである。
前記減算器２０９ｄにおいて、前記の正弦波信号とＶｒｄとの差が求められ、Ｖｒｄ以上のレベルの信号が図４（ｂ）の波形（Ｓ）のように出力され、ＤＳＰ２０９の判定部２０９ｂに入力する。このとき、Ｔ0／ＴS＞１となる。
また、図示は省略したが、前記Ａ／Ｄ変換器２０８のオフセットにより、減算器２０９ｄの一方の入力回路への入力信号ＶｒｄがＶｒｄ＜Ｖｒｅｆの場合は、上記と同様に考えると、前記減算器２０９ｄの出力波形においては、Ｔ0／ＴS＜１となる。
【００２０】
前記判定部２０９ｃには、前記減算器２０９ｄの出力波形におけるＴ0／ＴSの値と前記Ａ／Ｄ変換器２０８のオフセット量との変換テーブルを有する。
そして、前記判定部２０９ｃは、前記減算器２０９ｄの出力信号が入力すると、その信号からＴ0／ＴSの値を求め、前記変換テーブルからオフセット量を判定し、求められたオフセット量は前記ＤＳＰ２０９の復調部２０９ａに対し、その復調出力のレベルから前記Ａ／Ｄ変換器２０８のオフセット成分が打ち消されるようにフィードバックされる。
上記のように前記Ａ／Ｄ変換器２０８のオフセットのゼロ調整が行われた後、ＣＰＵ２１０の制御によって、切替器２０７の接続は、Ａ／Ｄ変換器２０８の入力回路と安定化電圧源２１２の出力回路との接続から、前記Ａ／Ｄ変換器２０８の入力回路とバンドパスフィルタ２０６の出力回路との接続に切り替えられる。
【００２１】
上述の動作の後、図３の受信機においては、アンテナ２０１で受信された受信信号は、高周波増幅器２０２で増幅され、バンドパスフィルタ２０３で帯域外の信号が除去されてミキサ２０４に入力する。前記ミキサ２０４において、受信信号は、ローカル信号発生器２０５で生成されたローカル信号と合成されて所望の中間周波信号に周波数変換され、バンドパスフィルタ２０６で不要波が除去されて、切替器２０６を経てＡ／Ｄ変換器２０８に入力する。
前記受信信号は、前記Ａ／Ｄ変換器２０８においてディジタル信号に変換され、ＣＰＵ２１０で制御されるＤＳＰ２０９の復調部２０９ａにおいて復調され、前記Ａ／Ｄ変換器２０８のオフセットが補償された復調出力が得られる。尚、前記ＣＰＵ２１０は前記メモリ２１１に記憶された通信システムのプログラムに基づいて動作する。
【００２２】
【発明の効果】
以上説明したように、本発明によれば、ディジタル送受信機のＤ／Ａ変換器あるいはＡ／Ｄ変換器で発生するオフセットを自動的にゼロ調整することができる。
また、本発明に係わる回路構成品のＡ／Ｄ変換器は、送受信回路における送受信データのディジタル変換あるいはアナログ変換に使用されるＤ／Ａ変換器やＡ／Ｄ変換器に比べ、低いサンプリングレートのものでよく、且つ、オフセットに対する要求も緩やかな特性のものでよい。
したがって、本発明は、安価で簡単な回路構成でオフセットを自動的にゼロ調整できる、信頼性の高いディジタル送受信機を提供する上で著しい効果がある。
【図面の簡単な説明】
【図１】請求項１の発明に係わるディジタル送信機の実施の一形態例を示す構成概要図。
【図２】減算器１０７の動作説明図で、（ａ）は、Ｄ／Ａ変換器１０４のオフセットがゼロのときのＤ／Ａ変換器１０４出力の信号波形及び減算器１０７出力の信号波形を示す図、（ｂ）は、Ｄ／Ａ変換器１０４にオフセットが生じたときのＤ／Ａ変換器１０４出力の信号波形及び減算器１０７出力の信号波形を示す図。
【図３】請求項２の発明に係わるディジタル受信機の実施の一形態例を示す構成概要図。
【図４】ディジタルの動作信号をアナログの波形に変換して説明した減算器２０９ｄの動作説明図で、（ａ）は、Ａ／Ｄ変換器２０８のオフセットがゼロのときのＡ／Ｄ変換器２０８出力の信号波形及び減算器２０９ｄ出力の信号波形を示す図、（ｂ）は、 Ａ／Ｄ変換器２０８にオフセットが生じたときのＡ／Ｄ変換器２０８出力の信号波形及び減算器２０９ｄ出力の信号波形を示す図。
【図５】従来のディジタル無線機の一例を示す構成概要図で、（ａ）は送信機、（ｂ）は受信機を示す。
【符号の説明】
１０１・・ＤＳＰ、 １０１ａ・・変調部、
１０１ｂ・・ディジタル信号発生部、
１０１ｃ・・判定部、 １０２・・ＣＰＵ、 １０３・・メモリ、
１０４・・Ｄ／Ａ変換器、１０５・・切替器、１０６・・Ａ／Ｄ変換器、
１０７・・減算器、１０８・・バンドパスフィルタ、１０９・・ミキサ、
１１０・・ローカル信号発生器、 １１１・・バンドパスフィルタ、
１１２・・高周波電力増幅器、１１３・・アンテナ、１２０・・ＤＳＰ、
１２１・・オフセット補償回路、
２０１・・アンテナ、 ２０２・・高周波増幅器、
２０３・・バンドパスフィルタ、 ２０４・・ミキサ、
２０５・・ローカル信号発生器、 ２０６・・バンドパスフィルタ、
２０７・・切替器、 ２０８・・Ａ／Ｄ変換器、 ２０９・・ＤＳＰ、
２０９ａ・・復調部、 ２０９ｂ・・ディジタル信号発生部、
２０９ｃ・・判定部、 ２０９ｄ・・減算器、 ２１０・・ＣＰＵ、
２１１・・メモリ、 ２１２・・安定化電圧源、
２２０・・オフセット補償回路、 ２２１・・ＤＳＰ
【発明の属する技術分野】
本発明は、ディジタル送受信機に関し、特にＡ／Ｄ変換器あるいはＤ／Ａ変換器のオフセットを、自動的にゼロ調整するディジタル送受信機に関する。
【０００２】
【従来の技術】
近年のディジタル信号処理技術の発達によって、従来、ハードウエァでアナログ的に処理されていた動作を、ソフトウェアを用いてディジタル的に処理する技術が盛んに用いられるようになっている。無線通信の分野においても無線機の変調あるいは復調動作をＤＳＰ(Digital Signal Processor) 等のディジタル信号処理装置を用いて、ソフトウェアによってその機能を実現するディジタル無線機等の技術も提案されている。
図５（ａ）は、ＤＳＰ等のディジタル信号処理装置を用いて変調動作をディジタル的に処理する従来のディジタル無線機の送信機の一例を示す構成概要図である。
同図に示すように、本送信機は、ディジタル的に信号処理を行うＤＳＰ１２０、送信機全体の制御を行うＣＰＵ１０２、通信方式に対応した制御プログラムを記憶したメモリ１０３、Ｄ／Ａ変換器１０４、オフセット補償回路１２１、バンドパスフィルタ１０８、ミキサ１０９、ローカル信号発生器１１０、バンドパスフィルタ１１１、高周波電力増幅器１１２及びアンテナ１１３で構成される。
前記オフセット補償回路１２１は、前記Ｄ／Ａ変換器１０４の素子の特性のバラツキによって生じる該Ｄ／Ａ変換器１０４の出力のオフセットをゼロ調整する機能を有する。このオフセットのゼロ調整は、送信機の使用前、例えば製造メーカでの出荷前の送信性能の調整時に行われるものである。
【０００３】
同図において、送信データは、ＣＰＵ１０２で制御されるＤＳＰ１２０において、通信システムに応じた変調信号に変換される。尚、前記ＣＰＵ１０２はメモリ１０３に記憶された通信システムのプログラムに基づいて動作する。
前記ＤＳＰ１２０出力の変調信号は、Ｄ／Ａ変換器１０４でアナログ信号に変換され、オフセット補償回路１２１によって前記Ｄ／Ａ変換器１０４のオフセットが補償された変調信号になる。
前記オフセット補償回路１２１の出力信号は、バンドパスフィルタ１０８において帯域制限されてミキサ１０９に入力し、ローカル信号発生器１１０で生成されたローカル信号と合成されて所望の高周波信号に周波数変換される。周波数変換された変調信号は、バンドパスフィルタ１１１で不要波が除去され、高周波電力増幅器１１２で所定の電力に増幅されてアンテナ１１３から発射される。
【０００４】
図５（ｂ）は、ＤＳＰ等のディジタル信号処理装置で復調動作をディジタル的に処理する従来のディジタル無線機の受信機の一例を示す構成概要図である。 同図に示すように、本受信機は、アンテナ２０１、高周波増幅器２０２、バンドパスフィルタ２０３、ミキサ２０４、ローカル信号発生器２０５、バンドパスフィルタ２０６、Ａ／Ｄ変換器２０８、オフセット補償回路２２０、ディジタル的に信号処理を行うＤＳＰ２２１、受信機全体の制御を行うＣＰＵ２１０及び通信方式に対応した制御プログラムを記憶したメモリ２１１で構成される。
前記オフセット補償回路２２０は、前記Ａ／Ｄ変換器２０８の素子の特性のバラツキによって生じるＡ／Ｄ変換器２０８の出力のオフセットを、ゼロ調整する機能を有する。このオフセットのゼロ調整は、受信機の使用前、例えば製造メーカでの出荷前の受信性能の調整時に行われるものである。
【０００５】
同図において、アンテナ２０１で受信された受信信号は、高周波増幅器２０２で増幅され、バンドパスフィルタ２０３で帯域外の信号が除去されてミキサ２０４に入力する。
前記ミキサ２０４において、受信信号はローカル信号発生器２０５で生成されたローカル信号と合成されて所望の中間周波信号に周波数変換され、バンドパスフィルタ２０６で不要波が除去されてＡ／Ｄ変換器２０８に入力する。
前記Ａ／Ｄ変換器２０８でディジタル信号に変換された受信信号は、オフセット補償回路２２０を経て前記Ａ／Ｄ変換器２０７におけるオフセットが補償された信号に変換され、ＣＰＵ２１０で制御されるＤＳＰ２２１に入力する。受信信号は前記ＤＳＰ２２１において復調され、復調出力が得られる。なお、前記ＣＰＵ２１０は前記メモリ２１１に記憶された通信システムのプログラムに基づいて動作する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の送信機のＤ／Ａ変換器１０４あるいは受信機のＡ／Ｄ変換器２０８は、機器の使用時間が長くなるにつれて、各変換器を構成するオペアンプの内部素子の特性の経年変化によって、オフセットの量に変化が生じ、オフセット補償回路１２１、２２０によるゼロ調整にずれが生じる。そして、そのずれが大きくなると、送信機においてはディジタルの変調信号からアナログ信号への変換動作が、また、受信機においてはアナログの受信信号からディジタル信号への変換動作が正常にできなくなる可能性がある。
この問題に対し、従来の送信機あるいは受信機においては、オフセットの監視機能がないので、ある程度機器の使用時間が経過した段階でオフセットのゼロ調整の再調整を行って使用していた。このため、従来はオフセット補償回路におけるゼロ調整にずれが生じていることに気付かずに使用したり、再調整中は機器を使用できないという問題があった。
本発明は、上記課題を解決するためになされたものであって、自動的に送信機のＤ／Ａ変換器あるいは受信機のＡ／Ｄ変換器におけるオフセットのずれを検出して、オフセットの再調整を行うことができる送受信機を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明においては、ディジタルの送信データをＤ／Ａ変換手段でアナログ信号に変換し、前記アナログ信号を無線周波数に変換して送信するディジタル送信機において、ディジタル信号発生手段で生成した所定の基準値を中心とする正弦波信号を前記Ｄ／Ａ変換手段でアナログ信号に変換し、前記アナログの正弦波信号と前記基準値と同レベルの直流電圧との差の信号波形を減算手段で求め、前記減算手段の出力信号波形における前記基準電圧値以上のレベルを示す期間Ｔｓと前記基準電圧値以下のレベルを示す期間Ｔｏとの比Ｔｓ／Ｔｏと前記Ｄ／Ａ変換手段のオフセット量との変換テーブルを有する判定手段で、前記減算手段で求めた前記正弦波信号と基準電圧値との差の信号波形のＴｓ／Ｔｏから前記Ｄ／Ａ変換手段のオフセット成分を算出し、前記オフセット成分を前記ディジタル信号処理手段の出力に、前記Ｄ／Ａ変換手段のオフセットを打ち消すようにフィードバックすることを特徴とする。
【０００８】
また、請求項２記載の発明においては、Ａ／Ｄ変換手段でディジタル信号に変換された中間周波受信信号をＤＳＰ等のディジタル信号処理手段で復調して復調出力を得るディジタル受信機において、所定の基準値の直流電圧を前記Ａ／Ｄ変換手段でディジタル信号に変換し、ディジタル信号発生手段で生成した前記所定の基準値を中心とする正弦波信号と前記Ａ／Ｄ変換手段出力の電圧値との差の信号波形を減算手段で求め、前記減算手段の出力信号波形における前記Ａ／Ｄ変換手段出力の電圧値以上のレベルを示す期間Ｔｓと前記電圧値以下のレベルを示す期間Ｔｏとの比Ｔｓ／Ｔｏと前記Ａ／Ｄ変換手段のオフセット量との変換テーブルを有する判定手段で、前記減算手段で求めた正弦波信号と前記Ａ／Ｄ変換手段出力の電圧値との差の信号波形のＴｓ／Ｔｏから前記Ａ／Ｄ変換手段のオフセット成分を算出し、前記オフセット成分を前記ディジタル信号処理手段の出力に、前記Ａ／Ｄ変換手段のオフセットを打ち消すようにフィードバックすることを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明を図面に示した実施の形態に基づいて説明する。図１は、請求項１に記載の発明に係わるディジタル送信機の実施の一形態例を示す構成概要図である。
同図に示すように、本送受信機は、送信データを通信システムに応じた変調信号に変換する変調部１０１ａとディジタル信号発生部１０１ｂと判定部１０１ｃとから成るＤＳＰ１０１、ＣＰＵ１０２、メモリ１０３、Ｄ／Ａ変換器１０４、切替器１０５、 Ａ／Ｄ変換器１０６、基準レベル以上の信号レベルを検出する減算器１０７、バンドパスフィルタ１０８、ミキサ１０９、ローカル信号発生器１１０、バンドパスフィルタ１１１、高周波電力増幅器１１２及びアンテナ１１３で構成される。
上記の構成部位のうち、 ＣＰＵ１０２、メモリ１０３、Ｄ／Ａ変換器１０４、バンドパスフィルタ１０８、ミキサ１０９、ローカル信号発生器１１０、バンドパスフィルタ１１１、高周波電力増幅器１１２及びアンテナ１１３の機能及び動作は、図３（ａ）の同一符号の構成部位の機能及び動作と同じであるので、以降の説明は、本発明の特徴的な構成であるＤＳＰ１０１、Ｄ／Ａ変換器１０４、切替器１０５、Ａ／Ｄ変換器１０６及び減算器１０７の動作を中心にして説明する。
【００１０】
図１において、送信機に電源が投入されると、送信データを送出するに先立って、以下に説明するように前記Ｄ／Ａ変換器１０４のオフセットを自動的にゼロ調整する。
まず、電源が投入されると、切替器１０５の接続は、ＣＰＵ１０２の制御によってＤ／Ａ変換器１０４の出力回路とバンドパスフィルタ１０８の入力回路との接続を、前記Ｄ／Ａ変換器１０４の出力回路と減算器１０７の一方の入力回路との接続に切り替えられる。そして、この減算器１０７の他方の入力回路には安定化直流電圧Ｖｒｅｆが印加されている。
同時に、ＤＳＰ１０１のディジタル信号発生部１０１ｂから、中心の電位ＶｏがＶｏ＝Ｖｒｅｆで振幅がＶｓの所定の周波数の正弦波信号が生成され、前記Ｄ／Ａ変換器１０４でアナログ信号に変換されて切替器１０５を経て前記減算器１０７の一方の入力回路に入力する。
【００１１】
前記減算器１０７の動作は次の通りである。図１に示すように、Ｄ／Ａ変換器１０４の出力をＡ点、減算器１０７の出力をＢ点とする。
図２（ａ）は、Ｄ／Ａ変換器１０４のオフセットがゼロのときの、前記減算器１０７の動作の説明図で、同図の波形（Ｋ）はＡ点の波形を、波形（Ｌ）はＢ点の波形をあらわす。
前記減算器１０７の一方の入力回路には、図２（ａ）の波形（Ｋ）に示される中心レベルＶｏがＶｏ＝Ｖｒｅｆで振幅がＶｓの正弦波信号が入力し、他方の入力回路にはレベルがＶｒｅｆの直流電圧が印加されている。そして、波形（Ｋ）とＶｒｅｆとの差が求められ、Ｂ点には波形（Ｋ）のＶｒｅｆ以上のレベルの信号が図２（ａ）の波形（Ｌ）のように出力されてＡ／Ｄ変換器１０６に入力してディジタル信号に変換される。
このとき、波形（Ｌ）の電位ゼロの期間Ｔ0と、何らかの電位の現れる期間ＴSとの比は、Ｔ0／ＴS＝１となる。
【００１２】
これに対し、図２（ｂ）は、前記Ｄ／Ａ変換器１０４にオフセットが生じたときの前記減算器１０７の動作の説明図で、同図の波形（Ｍ）がＡ点の波形、同図の波形（Ｎ）がＢ点の波形である。
波形（Ｍ）に示されるように、前記Ｄ／Ａ変換器１０４のオフセットによってＡ点の正弦波信号の中心レベルＶｏがＶｒｅｆより低い値となった場合、前記減算器１０７において波形（Ｍ）とＶｒｅｆとの差が求められ、Ｂ点の波形は図３の波形（Ｎ）となる。このとき、Ｔ0／ＴS＞１となる。
また、図示は省略したが、前記Ｄ／Ａ変換器１０４のオフセットにより、Ａ点の正弦波信号の中心レベルＶｏがＶｒｅｆより高い値の場合、上記と同様に考えると、Ｂ点の波形においては、Ｔ0／ＴS＜１となる。
【００１３】
上述のように、Ａ／Ｄ変換器１０６に入力する信号は、電位ゼロの期間Ｔ0と、何らかの電位の現れる期間ＴSとが交互に現れる信号である。そして前記Ａ／Ｄ変換器１０６に入力した前記減算器１０７の出力信号は、ディジタルの信号に変換されてＤＳＰ１０１の判定部１０１ｃに出力される。
したがって、上記判定部１０１ｃにおいて図２のＴ0及びＴSの値を求めるには、Ａ／Ｄ変換器１０６からゼロ電位に対応したディジタル信号が連続して出力される期間Ｔ0Dと、ゼロ電位から何らかの電位まで上昇し、再び、もとのゼロ電位に戻るまでの変動に対応したディジタル信号が出力される期間ＴSDを求めればよい。
【００１４】
前記判定部１０１ｃには、前記減算器１０７の出力波形におけるＴ0／ＴSの値と前記Ｄ／Ａ変換器１０４のオフセット量との変換テーブルを有する。
そして、前記判定部１０１ｃは、前記Ａ／Ｄ変換器１０６の出力信号からＴ0／ＴSの値を求めて前記変換テーブルからオフセット量を判定し、求められたオフセット量はＤＳＰ１０１の変調部１０１ａに対し、その変調出力レベルから前記Ｄ／Ａ変換器１０４のオフセット成分が打ち消されるようにフィードバックされる。
なお、Ｄ／Ａ変換器１０４のみならず、Ａ／Ｄ変換器１０６にもオフセットが発生する可能性もあるが、上述したように、判定部１０１ｃは、同じディジタル信号が連続する期間Ｔ0Dとディジタル信号が変動する期間ＴSDとを判定するだけであるから、前記Ａ／Ｄ変換器１０６にオフセットが生じたとしてもＴ0／ＴSの判定に全く支障はない。
上記のようにＤ／Ａ変換器１０４のオフセットのゼロ調整が行われた後、ＣＰＵ１０２の制御によって、切替器１０５の接続は、Ｄ／Ａ変換器１０４の出力回路と減算器１０７の入力回路との接続から、前記Ｄ／Ａ変換器１０４の出力回路とバンドパスフィルタ１０８の入力回路との接続に切り替えられる。
【００１５】
上述の動作の後、図１の送信機においては、送信データは、ＣＰＵ１０２で制御されるＤＳＰ１０１の変調部１０１ａで通信システムに応じた変調信号で、且つＤ／Ａ変換器１０４のオフセット分が補償された変調信号に変換される。なお、前記ＣＰＵ１０２はメモリ１０３に記憶された通信システムのプログラムに基づいて動作する。
前記変調部１０１ａ出力の変調信号は、Ｄ／Ａ変換器１０４でアナログ信号に変換され、切替器１０５を経て、更にバンドパスフィルタ１０８において帯域制限されてミキサ１０９に入力する。前記ミキサ１０９において、変調信号は、ローカル信号発生器１１０で生成されたローカル信号と合成されて所望の高周波信号に周波数変換され、バンドパスフィルタ１１１で不要波が除去され、高周波電力増幅器１１２で所定の電力に増幅されてアンテナ１１３から発射される。
【００１６】
図３は、請求項２に記載の発明に係わるディジタル受信機の実施の一形態例を示す構成概要図である。
同図に示すように、本受信機は、アンテナ２０１、高周波増幅器２０２、バンドパスフィルタ２０３、ミキサ２０４、ローカル信号発生器２０５、バンドパスフィルタ２０６、切替器２０７、Ａ／Ｄ変換器２０８、受信信号を通信システムに応じた手段で復調する復調部２０９ａとディジタル信号発生部２０９ｂと判定部２０９ｃと減算器２０９ｄとから成るＤＳＰ２０９、受信機全体の制御を行うＣＰＵ２１０、通信方式に対応した制御プロラムを記憶したメモリ２１１及び所定の基準電圧を出力する安定化電圧源２１２で構成される。
上記の構成部位のうち、アンテナ２０１、高周波増幅器２０２、バンドパスフィルタ２０３、ミキサ２０４、ローカル信号発生器２０５、バンドパスフィルタ２０６、Ａ／Ｄ変換器２０８、ＣＰＵ２１０及びメモリ２１１の機能及び動作は、図５（ｂ）の同一符号の構成部位の機能及び動作と同じであるので、以降の説明は、本発明の特徴的な構成である切替器２０７、Ａ／Ｄ変換器２０８、ＤＳＰ２０９及び安定化電圧源２１２の動作を中心にして説明する。
【００１７】
図３において、受信機に電源が投入されると、受信動作に先立って、以下に説明するように前記Ａ／Ｄ変換器２０８のオフセットを自動的にゼロ調整する。
まず、電源が投入されると、切替器２０７の接続は、ＣＰＵ２１０の制御によってＡ／Ｄ変換器２０８の入力回路とバンドパスフィルタ２０６の出力回路との接続から、前記Ａ／Ｄ変換器２０８の入力回路と安定化電圧源２１２の出力回路との接続に切り替えられる。すると、前記安定化電圧源２１２から所定の基準電圧Ｖｒｅｆが前記切替器２０７を経て前記Ａ／Ｄ変換器２０８に入力し、この基準電圧Ｖｒｅｆは前記Ａ／Ｄ変換器２０８でディジタル信号Ｖｒｄに変換され、 ＤＳＰ２０９の減算器２０９ｄの一方の入力回路に入力する。
前記減算器２０９ｄの他方の入力回路には、ＤＳＰ２０９のディジタル信号発生部２０９ｂから、中心レベルＶｏがＶｏ＝Ｖｒｅｆで振幅がＶｓの所定の周波数のディジタルの正弦波信号が入力する。
【００１８】
前記減算器２０９ｄの動作は次の通りである。なお、実際には前記減算器２０９ｄへの入出力信号はディジタル信号であるが、理解を容易にするため、図４に示すごとく、これをアナログに変換した波形図を用いて説明する。
図４（ａ）は、前記Ａ／Ｄ変換器２０８のオフセットがゼロのときの、前記減算器２０９ｄの動作の説明図である。
前記減算器２０９ｄの一方の入力回路へ入力したオフセットがゼロの前記Ａ／Ｄ変換器２０８の出力信号Ｖｒｄ（＝Ｖｒｅｆ）と、他方の入力回路へ入力した前記ディジタル信号発生部２０９ｂ出力の正弦波信号との関係は、図４（ａ）の波形（Ｐ）に示される。
前記減算器２０９ｄにおいて、前記正弦波信号とＶｒｄ（＝Ｖｒｅｆ）との差が求められ、Ｖｒｄ以上のレベルの信号が図４（ｂ）の波形（Ｑ）のように出力され、ＤＳＰ２０９の判定部２０９ｂに入力する。
このとき、波形（Ｑ）の電位ゼロの期間Ｔ0と、何らかの電位の現れる期間ＴSとの比は、Ｔ0／ＴS＝１となる。
【００１９】
これに対し、図４（ｂ）は、前記Ａ／Ｄ変換器２０８にオフセットが生じたときの、前記減算器２０９ｄの動作の説明図である。
図４（ｂ）の波形（Ｒ）は、前記減算器２０９ｄの一方の入力回路へ入力したオフセットを含む前記Ａ／Ｄ変換器２０８の出力信号Ｖｒｄ（例えば、Ｖｒｄ＞Ｖｒｅｆとする）と、他方の入力回路へ入力した前記ディジタル信号発生部２０９ｂ出力の正弦波信号との関係を示すものである。
前記減算器２０９ｄにおいて、前記の正弦波信号とＶｒｄとの差が求められ、Ｖｒｄ以上のレベルの信号が図４（ｂ）の波形（Ｓ）のように出力され、ＤＳＰ２０９の判定部２０９ｂに入力する。このとき、Ｔ0／ＴS＞１となる。
また、図示は省略したが、前記Ａ／Ｄ変換器２０８のオフセットにより、減算器２０９ｄの一方の入力回路への入力信号ＶｒｄがＶｒｄ＜Ｖｒｅｆの場合は、上記と同様に考えると、前記減算器２０９ｄの出力波形においては、Ｔ0／ＴS＜１となる。
【００２０】
前記判定部２０９ｃには、前記減算器２０９ｄの出力波形におけるＴ0／ＴSの値と前記Ａ／Ｄ変換器２０８のオフセット量との変換テーブルを有する。
そして、前記判定部２０９ｃは、前記減算器２０９ｄの出力信号が入力すると、その信号からＴ0／ＴSの値を求め、前記変換テーブルからオフセット量を判定し、求められたオフセット量は前記ＤＳＰ２０９の復調部２０９ａに対し、その復調出力のレベルから前記Ａ／Ｄ変換器２０８のオフセット成分が打ち消されるようにフィードバックされる。
上記のように前記Ａ／Ｄ変換器２０８のオフセットのゼロ調整が行われた後、ＣＰＵ２１０の制御によって、切替器２０７の接続は、Ａ／Ｄ変換器２０８の入力回路と安定化電圧源２１２の出力回路との接続から、前記Ａ／Ｄ変換器２０８の入力回路とバンドパスフィルタ２０６の出力回路との接続に切り替えられる。
【００２１】
上述の動作の後、図３の受信機においては、アンテナ２０１で受信された受信信号は、高周波増幅器２０２で増幅され、バンドパスフィルタ２０３で帯域外の信号が除去されてミキサ２０４に入力する。前記ミキサ２０４において、受信信号は、ローカル信号発生器２０５で生成されたローカル信号と合成されて所望の中間周波信号に周波数変換され、バンドパスフィルタ２０６で不要波が除去されて、切替器２０６を経てＡ／Ｄ変換器２０８に入力する。
前記受信信号は、前記Ａ／Ｄ変換器２０８においてディジタル信号に変換され、ＣＰＵ２１０で制御されるＤＳＰ２０９の復調部２０９ａにおいて復調され、前記Ａ／Ｄ変換器２０８のオフセットが補償された復調出力が得られる。尚、前記ＣＰＵ２１０は前記メモリ２１１に記憶された通信システムのプログラムに基づいて動作する。
【００２２】
【発明の効果】
以上説明したように、本発明によれば、ディジタル送受信機のＤ／Ａ変換器あるいはＡ／Ｄ変換器で発生するオフセットを自動的にゼロ調整することができる。
また、本発明に係わる回路構成品のＡ／Ｄ変換器は、送受信回路における送受信データのディジタル変換あるいはアナログ変換に使用されるＤ／Ａ変換器やＡ／Ｄ変換器に比べ、低いサンプリングレートのものでよく、且つ、オフセットに対する要求も緩やかな特性のものでよい。
したがって、本発明は、安価で簡単な回路構成でオフセットを自動的にゼロ調整できる、信頼性の高いディジタル送受信機を提供する上で著しい効果がある。
【図面の簡単な説明】
【図１】請求項１の発明に係わるディジタル送信機の実施の一形態例を示す構成概要図。
【図２】減算器１０７の動作説明図で、（ａ）は、Ｄ／Ａ変換器１０４のオフセットがゼロのときのＤ／Ａ変換器１０４出力の信号波形及び減算器１０７出力の信号波形を示す図、（ｂ）は、Ｄ／Ａ変換器１０４にオフセットが生じたときのＤ／Ａ変換器１０４出力の信号波形及び減算器１０７出力の信号波形を示す図。
【図３】請求項２の発明に係わるディジタル受信機の実施の一形態例を示す構成概要図。
【図４】ディジタルの動作信号をアナログの波形に変換して説明した減算器２０９ｄの動作説明図で、（ａ）は、Ａ／Ｄ変換器２０８のオフセットがゼロのときのＡ／Ｄ変換器２０８出力の信号波形及び減算器２０９ｄ出力の信号波形を示す図、（ｂ）は、 Ａ／Ｄ変換器２０８にオフセットが生じたときのＡ／Ｄ変換器２０８出力の信号波形及び減算器２０９ｄ出力の信号波形を示す図。
【図５】従来のディジタル無線機の一例を示す構成概要図で、（ａ）は送信機、（ｂ）は受信機を示す。
【符号の説明】
１０１・・ＤＳＰ、 １０１ａ・・変調部、
１０１ｂ・・ディジタル信号発生部、
１０１ｃ・・判定部、 １０２・・ＣＰＵ、 １０３・・メモリ、
１０４・・Ｄ／Ａ変換器、１０５・・切替器、１０６・・Ａ／Ｄ変換器、
１０７・・減算器、１０８・・バンドパスフィルタ、１０９・・ミキサ、
１１０・・ローカル信号発生器、 １１１・・バンドパスフィルタ、
１１２・・高周波電力増幅器、１１３・・アンテナ、１２０・・ＤＳＰ、
１２１・・オフセット補償回路、
２０１・・アンテナ、 ２０２・・高周波増幅器、
２０３・・バンドパスフィルタ、 ２０４・・ミキサ、
２０５・・ローカル信号発生器、 ２０６・・バンドパスフィルタ、
２０７・・切替器、 ２０８・・Ａ／Ｄ変換器、 ２０９・・ＤＳＰ、
２０９ａ・・復調部、 ２０９ｂ・・ディジタル信号発生部、
２０９ｃ・・判定部、 ２０９ｄ・・減算器、 ２１０・・ＣＰＵ、
２１１・・メモリ、 ２１２・・安定化電圧源、
２２０・・オフセット補償回路、 ２２１・・ＤＳＰ
Claims (2)
- ディジタルの送信データをＤ／Ａ変換手段でアナログ信号に変換し、前記アナログ信号を無線周波数に変換して送信するディジタル送信機において、
ディジタル信号発生手段で生成した所定の基準値を中心とする正弦波信号を前記Ｄ／Ａ変換手段でアナログ信号に変換し、前記アナログの正弦波信号と前記基準値と同レベルの直流電圧との差の信号波形を減算手段で求め、前記減算手段の出力信号波形における前記基準電圧値以上のレベルを示す期間Ｔｓと前記基準電圧値以下のレベルを示す期間Ｔｏとの比Ｔｓ／Ｔｏと前記Ｄ／Ａ変換手段のオフセット量との変換テーブルを有する判定手段で、前記減算手段で求めた前記正弦波信号と基準電圧値との差の信号波形のＴｓ／Ｔｏから前記Ｄ／Ａ変換手段のオフセット成分を算出し、前記オフセット成分を前記ディジタル信号処理手段の出力に、前記Ｄ／Ａ変換手段のオフセットを打ち消すようにフィードバックすることを特徴とするディジタル送信機。 - Ａ／Ｄ変換手段でディジタル信号に変換された中間周波受信信号をＤＳＰ等のディジタル信号処理手段で復調して復調出力を得るディジタル受信機において、
所定の基準値の直流電圧を前記Ａ／Ｄ変換手段でディジタル信号に変換し、ディジタル信号発生手段で生成した前記所定の基準値を中心とする正弦波信号と前記Ａ／Ｄ変換手段出力の電圧値との差の信号波形を減算手段で求め、前記減算手段の出力信号波形における前記Ａ／Ｄ変換手段出力の電圧値以上のレベルを示す期間Ｔｓと前記電圧値以下のレベルを示す期間Ｔｏとの比Ｔｓ／Ｔｏと前記Ａ／Ｄ変換手段のオフセット量との変換テーブルを有する判定手段で、前記減算手段で求めた正弦波信号と前記Ａ／Ｄ変換手段出力の電圧値との差の信号波形のＴｓ／Ｔｏから前記Ａ／Ｄ変換手段のオフセット成分を算出し、前記オフセット成分を前記ディジタル信号処理手段の出力に、前記Ａ／Ｄ変換手段のオフセットを打ち消すようにフィードバックすることを特徴とするディジタル受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26338599A JP3875815B2 (ja) | 1999-09-17 | 1999-09-17 | ディジタル送受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26338599A JP3875815B2 (ja) | 1999-09-17 | 1999-09-17 | ディジタル送受信機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001086176A JP2001086176A (ja) | 2001-03-30 |
| JP3875815B2 true JP3875815B2 (ja) | 2007-01-31 |
Family
ID=17388765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26338599A Expired - Fee Related JP3875815B2 (ja) | 1999-09-17 | 1999-09-17 | ディジタル送受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3875815B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4022059B2 (ja) * | 2001-12-13 | 2007-12-12 | 住友重機械工業株式会社 | 電流アンプ回路のオフセット調整方法及びオフセット調整機能を持つ電流アンプ回路 |
| WO2004071040A1 (ja) * | 2003-02-06 | 2004-08-19 | Mitsubishi Denki Kabushiki Kaisha | Ａ／ｄコンバータのオフセット補正回路 |
| KR102516356B1 (ko) | 2016-01-07 | 2023-03-31 | 삼성전자주식회사 | 주파수 조절 장치 및 방법 |
-
1999
- 1999-09-17 JP JP26338599A patent/JP3875815B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001086176A (ja) | 2001-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04297115A (ja) | 可変利得制御回路 | |
| US6034990A (en) | Digital radio transmission and reception system applying a direct modulation and demodulation method | |
| US5697096A (en) | Narrow-band communication apparatus | |
| JPH10247953A (ja) | 受信機 | |
| GB2334607A (en) | Radio selective calling receiver | |
| US5307378A (en) | Digital radio communication apparatus | |
| JP3875815B2 (ja) | ディジタル送受信機 | |
| JP2002026759A (ja) | 振幅変調方式の受信装置 | |
| JP3589886B2 (ja) | 放送受信機 | |
| JP4933624B2 (ja) | 無線受信機 | |
| JP2001119316A (ja) | ダイレクトコンバージョン受信機 | |
| JP3708234B2 (ja) | 無線装置 | |
| JP2004260253A (ja) | 無線送信機 | |
| JP3180750B2 (ja) | 携帯無線機 | |
| JP2514571Y2 (ja) | 送信装置 | |
| JP3608988B2 (ja) | 送受信装置 | |
| JPH05268117A (ja) | 送信電力制御方式 | |
| JP2000059242A (ja) | 受信機 | |
| JPH088777A (ja) | 無線データ通信装置 | |
| KR20050047762A (ko) | 신호 차단 장치 및 이를 이용한 티디디 통신 시스템 | |
| JPH07326980A (ja) | 移動通信用受信機 | |
| JPH02108332A (ja) | デイジタル移動無線装置 | |
| JPH01154613A (ja) | 自動利得制御増幅回路 | |
| JPH1169451A (ja) | 携帯電話装置 | |
| JPH07254864A (ja) | 無線送信機 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040604 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041213 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060927 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061003 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061027 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |