JP3822852B2

JP3822852B2 - Memory access device

Info

Publication number: JP3822852B2
Application number: JP2002272964A
Authority: JP
Inventors: 常昭藤井; 大基八代
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-09-19
Filing date: 2002-09-19
Publication date: 2006-09-20
Anticipated expiration: 2022-09-19
Also published as: JP2004110484A

Description

【０００１】
【発明の属する技術分野】
この発明は、複数の中央処理装置（以下、ＣＰＵという）が共有メモリをアクセスするときの排他制御を行うメモリアクセス装置に関するものである。
【０００２】
【従来の技術】
図１１は、従来のメモリアクセス装置の構成を示すブロック図である(例えば,特許文献１参照)。
図１１において、１はメモリアクセス装置、２ａ、２ｂはそれぞれ同一のバスやメモリ等の資源を共有するＣＰＵである。３はＣＰＵ２ａ、２ｂによって共有されるメモリ、４はメモリマップＩ／Ｏである。５は共有資源を誰も使用していないことを示すフリー値と、使用者を示す識別子を持つ排他制御フラグである。メモリアクセス装置１は、排他制御フラグ５を基本構成としている。
【０００３】
次に、動作について説明する。
メモリ３を獲得したいＣＰＵ２ａは、排他制御フラグ５を読み出す。排他制御フラグ５がフリーを示す値ならば、ＣＰＵ２ａはメモリ３を獲得し、排他制御フラグ５は、ハードウェア的にフリー値からメモリ３を獲得したＣＰＵ２ａの識別子へ変化する。メモリ３を獲得したＣＰＵ２ａ（使用中のＣＰＵ）がメモリ３を開放する際に、排他制御フラグ５にフリー値を書込む。
ＣＰＵ２ａが、排他制御フラグ５を読み出した時、フリー値以外ならば、他のＣＰＵがメモリ３を使用していると判断し、排他制御フラグ５がフリー値になるのを読み出し続けて待つ。
【０００４】
【特許文献１】
特開平９−３２５８９３号公報
【０００５】
【発明が解決しようとする課題】
従来のメモリアクセス装置は、このように構成されているため、一方のＣＰＵ２ａがメモリ３にアクセスしている間、他方のＣＰＵ２ｂは、排他制御フラグ５を読み出し続けることになり、その都度、バスを専有するために、ＣＰＵの処理の一部または全部が停止するという問題点があった。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、効率的に排他制御を行うことが可能なメモリアクセス装置を得ることを目的にしている。
【０００７】
【課題を解決するための手段】
この発明に係わるメモリアクセス装置においては、メモリを共有する複数のＣＰＵがメモリをアクセスするときの排他制御を行うメモリアクセス装置において、ＣＰＵの一つによりメモリが使用されているか否かを示す値が書き込まれた排他制御フラグ、メモリを使用中のＣＰＵによって読み書きされるデータ量の残容量を示す残容量カウンタ、この残容量カウンタが停止検出時間の間停止することにより、残容量カウンタの停止を検出すると共に停止検出時間をＣＰＵの処理内容に応じて可変にする停止検出回路を備え、メモリを使用中でない他のＣＰＵは、残容量カウンタを参照して、残容量カウンタの残容量に応じた時間経過後に排他制御フラグを読み出すことにより、メモリの使用の可否を判定すると共に、停止検出回路により、残容量カウンタの停止が検出されたときには、排他制御フラグは、使用中を示す値から使用中でない値に書き換えられるものである。
【０００８】
また、メモリを共有する複数のＣＰＵがメモリをアクセスするときの排他制御を行うメモリアクセス装置において、ＣＰＵの一つによりメモリが使用されているか否かを示す値が書き込まれた排他制御フラグ、メモリを使用中のＣＰＵによって読み書きされるデータ量の残容量を示す残容量カウンタ、この残容量カウンタが停止検出時間の間停止することにより、残容量カウンタの停止を検出すると共に停止検出時間をＣＰＵの処理内容に応じて可変にする停止検出回路を備え、排他制御フラグと残容量カウンタは、一回の読み出しで同時に読み出されるように統合され、メモリを使用中でない他のＣＰＵは、排他制御フラグの値により、メモリの使用の可否を判定すると共に、排他制御フラグの値により、メモリの使用が不可の場合は、読み出された残容量カウンタの残容量に応じた時間経過後に再度統合された排他制御フラグ及び残容量カウンタを読み出し、判定を行い、停止検出回路により、残容量カウンタの停止が検出されたときには、排他制御フラグは、使用中を示す値から使用中でない値に書き換えられるものである。
【０００９】
また、メモリを共有する複数のＣＰＵがメモリをアクセスするときの排他制御を行うメモリアクセス装置において、ＣＰＵの一つによりメモリが使用されているか否かを示す値が書き込まれた排他制御フラグ、メモリを使用中のＣＰＵによって読み書きされるデータ量の残容量を示す残容量カウンタ、この残容量カウンタの残容量と待ち時間の関係を示す待ち時間テーブル、残容量カウンタの残容量に基づき待ち時間テーブルにより得られる待ち時間を格納する待ち時間レジスタ、残容量カウンタが停止検出時間の間停止することにより、残容量カウンタの停止を検出すると共に停止検出時間をＣＰＵの処理内容に応じて可変にする停止検出回路を備え、メモリを使用中でない他のＣＰＵは、待ち時間レジスタを参照して、待ち時間レジスタの待ち時間経過後に排他制御フラグを読み出すことにより、メモリの使用の可否を判定すると共に、停止検出回路により、残容量カウンタの停止が検出されたときには、排他制御フラグは、使用中を示す値から使用中でない値に書き換えられるものである。
【００１３】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１について図を用いて説明する。
図１は、この発明の実施の形態１によるメモリアクセス装置の構成を示すブロック図である。
図１において、１はメモリアクセス装置、２ａ、２ｂは同一のバスやメモリ等の資源を共有するＣＰＵである。３はＣＰＵ２ａ、２ｂによって共有されるメモリ、４はメモリマップＩ／Ｏである。５はメモリ３を獲得しているＣＰＵの有無を示す値を有する排他制御フラグである。６はメモリ３を獲得したＣＰＵが読み書きするデータ量の残容量を示す残容量カウンタ、７は残容量カウンタ６が０になったことを検出する０比較回路である。メモリアクセス装置１は、排他制御フラグ５と残容量カウンタ６と０比較回路７によって構成されている。
【００１４】
次に、上記のように構成されたメモリアクセス装置の動作について説明する。
メモリ３を獲得したいＣＰＵ２ａは、排他制御フラグ５を読み出す。
排他制御フラグ５が、メモリ３を獲得しているＣＰＵが無いことを示す値（この場での説明では０とする）ならば、ＣＰＵ２ａはメモリ３を獲得できる。また、この時、排他制御フラグ５はハードウェア的に０からメモリ３を獲得しているＣＰＵ２ａが存在することを示す値（この場での説明では１とする）へ変化する。ＣＰＵ２ａが排他制御フラグ５を読み出したとき、１ならば、ＣＰＵ２ａはメモリ３を獲得できず、排他制御フラグ５に変化はない。
【００１５】
メモリ３を獲得したＣＰＵ２ａ（使用中のＣＰＵ）は、メモリ３を読み書きするデータ量を残容量カウンタ６に書き込み、読み書きの処理を開始する。
残容量カウンタ６は、メモリ３が読み書きされる度に、ハードウェア的に減算される。
【００１６】
使用中のＣＰＵ以外のＣＰＵが、メモリ３を獲得したいときには、残容量カウンタ６を参照する。各ＣＰＵには、あらかじめ内部に残容量と時間の関係を示す待ち時間テーブルを持たせることによって、後どれ位の時間、メモリ３が専有され続けるかを知ることができる。他のＣＰＵにメモリ３を専有されている場合でも、この専有時間後に排他制御フラグ５を参照すればよく、連続的に排他制御フラグ５を読み出す必要はない。
残容量カウンタ６が０になると、０比較回路７により、排他制御フラグ５はハードウェア的に１から０に変化する。
【００１７】
このように、実施の形態１によれば、使用中のＣＰＵ以外のＣＰＵが、残容量カウンタ６を参照することにより、使用中のＣＰＵ以外のＣＰＵの待ち時間を解消できる効果が得られる。また、メモリを専有しているＣＰＵの処理速度の影響を解消できる効果がある。
【００１８】
実施の形態２．
以下、この発明の実施の形態２について説明する。
図２は、この発明の実施の形態２によるメモリアクセス装置の構成を示すブロック図である。
図２において、１〜７は図１におけるものと同一のものである。
図２の実施の形態１との違いは、残容量カウンタ６を排他制御フラグ５と統合したことである。その他の構成は、実施の形態１と同じである。
【００１９】
次に、動作について説明する。
実施の形態１では、メモリ３が専有されている場合、１回目に排他制御フラグ５を、２回目に残容量カウンタ６をというように、２度読み出しの処理が必要であるが、実施の形態２では、残容量カウンタ６を排他制御フラグ５と統合したことにより、１度の読み出しで、残容量カウンタ６と排他制御フラグ５の両方を読み出し、その情報を参照することができる。
ただし、メモリの使用が不可の場合は、読み出された残容量カウンタの値に応じた時間経過後に再度、排他制御フラグ及び残容量カウンタの値を読み出して判定を行うようにする。
【００２０】
このように、実施の形態２によれば、使用中のＣＰＵ以外のＣＰＵは、１度の読み出しで、残容量カウンタ６と排他制御フラグ５の両方の情報が参照できるので、ＣＰＵの待ち時間を解消できる効果が得られる。
【００２１】
実施の形態３．
以下、この発明の実施の形態３について説明する。
図３は、この発明の実施の形態３によるメモリアクセス装置の構成を示すブロック図である。
図３において、１〜７は図１におけるものと同一のものである。８は残容量カウンタ６の残容量と時間の関係を示す待ち時間テーブル、９は待ち時間テーブル８によって得られる待ち時間を格納する待ち時間レジスタであり、８、９はメモリアクセス装置１内に設けられている。
【００２２】
次に、動作について説明する。
実施の形態１では、ＣＰＵ毎に待ち時間テーブルを用意していたが、実施の形態３は、待ち時間テーブル８及び待ち時間レジスタ９をメモリアクセス装置１内に設けている。この場合、使用中のＣＰＵ以外のＣＰＵは、待ち時間レジスタ９を参照することにより、待ち時間を知ることができる。
【００２３】
このように、実施の形態３によれば、待ち時間テーブル８をメモリアクセス装置内に１つ用意すればよく、システム全体のコストを削減する効果が得られる。
【００２４】
実施の形態４．
以下、この発明の実施の形態４について説明する。
図４は、この発明の実施の形態４によるメモリアクセス装置の構成を示すブロック図である。
図４において、１〜５は図１におけるものと同一のものである。１０は書き込み残容量を示す書き込み残容量カウンタである。
図４は、実施の形態１の残容量カウンタ６及び０比較回路７に代えて、メモリアクセス装置１内に、書き込み残容量カウンタ１０を有している。
【００２５】
次に、動作について説明する。
メモリ３を獲得したＣＰＵ２ａが、書き込み残容量カウンタ１０にメモリ３に書き込むデータ量を格納して、処理を開始する。書き込み残容量カウンタ１０は、ハードウェア的にメモリ３に使用中のＣＰＵからの書き込みがある度に減算され、書き込み残容量をカウントする。使用中のＣＰＵ以外のＣＰＵは、書き込み残容量カウンタ１０を参照することと、あらかじめＣＰＵ内部に待ち時間テーブルを持つことで、あとどれ位の時間メモリ３が使用中のＣＰＵの書き込みに専有され続けるかを知ることができる。
書き込み残容量カウンタ１０が０になれば、排他制御フラグ５が０にならなくても、読み出しだけは可能となり、使用中のＣＰＵ以外のＣＰＵは、メモリ３からの読み出しを行え、処理が進む。使用中のＣＰＵは読み出し処理を終了後、排他制御フラグ５に０を書き込む。
【００２６】
このように、実施の形態４によれば、排他制御フラグ５が０にならなくても、使用中のＣＰＵのメモリ３への書き込みが全て終了した時点で、使用中のＣＰＵ以外のＣＰＵがメモリ３からの読み出しを行えるので、ＣＰＵの待ち時間を解消できる効果が得られる。
【００２７】
実施の形態５．
以下、この発明の実施の形態５について説明する。
図５は、この発明の実施の形態５によるメモリアクセス装置の構成を示すブロック図である。
図５において、１〜５、１０は図４におけるものと同一のものである。１１は読み出し許可フラグである。
図５は、実施の形態４のメモリアクセス装置１内に、読み出し許可フラグ１１を追加したものである。その他の構成は、実施の形態４と同一である。
【００２８】
次に、動作について説明する。
実施の形態５は、メモリアクセス装置１内に読み出し許可フラグ１１を追加したことにより、使用中のＣＰＵ以外からのメモリ３への読み書きのうち、読み出しの許可を可能とする。こうすることで、使用中のＣＰＵ以外のＣＰＵも処理を続けることが可能となる。ただし、使用中のＣＰＵ以外のＣＰＵが大容量のデータをメモリ３から読み出すと、使用中のＣＰＵのメモリ３への読み書き速度が低下するため、その場合には、使用中のＣＰＵは、読み出しの許可を行わないことで、読み書き速度の低下を防ぐ。
【００２９】
このように、実施の形態５によれば、メモリ３への書き込みの排他制御は行いつつ、メモリ３からの読み出しは通常開放することで、全ＣＰＵの作業効率が向上する効果が得られる。
【００３０】
実施の形態６．
以下、この発明の実施の形態６について説明する。
【００３１】
図６は、この発明の実施の形態６によるメモリアクセス装置の構成を示すブロック図である。
図６において、１〜７は図１におけるものと同一のものである。１２はメモリアクセス装置１内に設けられ、残容量カウンタ６が停止検出時間の間停止することにより、残容量カウンタ６の停止を検出する停止検出回路である。
図６の構成は、実施の形態１のメモリアクセス装置１内に、停止検出回路１２を追加したものである。その他の構成は、実施の形態１と同一である。
【００３２】
次に、動作について説明する。
実施の形態１の動作で、残容量カウンタ６が一定時間停止していることを、停止検出回路１２によって検出した場合、使用中のＣＰＵが停止したと見なし、排他制御フラグ５をハードウェア的に０に戻す。
【００３３】
このように、実施の形態６によれば、ＣＰＵ停止対策として、メモリ３を使用中のＣＰＵが取りっぱなしになってシステム停止になることを防止する効果が得られる。
【００３４】
実施の形態７．
以下、この発明の実施の形態７について説明する。
図７は、この発明の実施の形態７によるメモリアクセス装置の構成を示すブロック図である。
図７において、１〜７、１２は図６におけるものと同一のものである。１３はメモリアクセス装置１内に設けられ、ＣＰＵの処理内容と処理時間の関係を示す処理時間テーブルである。
図７は、実施の形態６のメモリアクセス装置１内に、処理時間テーブル１３を追加した構成である。その他の構成は、実施の形態６と同一である。
【００３５】
次に、動作について説明する。
実施の形態６の動作に加えて、ＣＰＵの処理内容と処理時間の関係を示す処理時間テーブル１３を、メモリアクセス装置１内に持つことにより、使用中のＣＰＵの処理内容によって、停止検出回路１２の停止検出時間を可変にできるようにした。
【００３６】
このように、実施の形態７によれば、使用中のＣＰＵの停止検出時間を可変とすることにより、システム停止時間を短縮する効果が得られる。
【００３７】
実施の形態８．
以下、この発明の実施の形態８について説明する。
図８は、この発明の実施の形態８によるメモリアクセス装置の構成を示すブロック図である。
図８において、１〜５、１０は図４におけるものと同一のものである。１２はメモリアクセス装置１内に設けられ、書き込み残容量カウンタ１０の停止を検出する停止検出回路である。
図８の構成は、実施の形態４のメモリアクセス装置１内に、停止検出回路１２を追加した構成である。その他の構成は、実施の形態４と同一である。
【００３８】
次に、動作について説明する。
停止検出回路１２により、書き込み残容量カウンタ１０が０になった後、一定時間（所定時間）排他制御フラグ５が０にならない場合を検出したとき、使用中のＣＰＵが停止したと見なし、排他制御フラグ５をハードウェア的に０に戻す。
【００３９】
このように、実施の形態８によれば、ＣＰＵ停止対策として、メモリ３を使用中のＣＰＵが取りっぱなしになってシステム停止になることを防止する効果が得られる。
【００４０】
実施の形態９．
以下、この発明の実施の形態９について説明する。
図９は、この発明の実施の形態９によるメモリアクセス装置の構成を示すブロック図である。
図９において、１〜６は図１におけるものと同一のものである。７ａ、７ｂは０比較回路、１４はメモリへのアクセス予約が登録されたアクセス予約ＦＩＦＯ、１５はアクセス予約ＦＩＦＯ１４に登録された順にアクセス許可を与える許可レジスタである。
図９は、実施の形態１のメモリアクセス装置１内に、アクセス予約ＦＩＦＯ１４と許可レジスタ１５を追加し、０比較回路を２個に増やした構成である。その他の構成は、実施の形態１と同一である。
【００４１】
次に、動作について説明する。
実施の形態１の動作で、使用中のＣＰＵがメモリ３を専有している間に、使用中のＣＰＵ以外のＣＰＵは、あらかじめＣＰＵ内に用意している自分の識別ＩＤを、アクセス予約ＦＩＦＯ１４に登録しておく。使用中のＣＰＵがメモリ３を開放した時、排他制御フラグ５の０が０比較回路７ｂによって確認されると、アクセス予約ＦＩＦＯ１４に登録されているＣＰＵの順番に優先してメモリ３の獲得件が与えられる。アクセス予約ＦＩＦＯ１４には同一のＣＰＵの識別ＩＤを複数個登録することはできない。
【００４２】
このように、実施の形態９によれば、メモリ３のアクセス予約ができ、同一ＣＰＵの連続書き込みを防止する効果が得られる。
【００４３】
実施の形態１０．
以下、この発明の実施の形態１０について説明する。
図１０は、この発明の実施の形態１０によるメモリアクセス装置の構成を示すブロック図である。
図１０において、１〜７ｂ、１４、１５は図９におけるものと同一のものである。１６はメモリアクセス装置１内に設けられたタイマである。
図１０は、実施の形態９のメモリアクセス装置１内に、タイマ１６を追加した構成である。その他の構成は、実施の形態９と同一である。
【００４４】
次に、動作について説明する。
実施の形態９の動作で、メモリ３の獲得権を与えられたＣＰＵが、タイマ１６による一定時間、メモリ３にアクセスしようとしない場合、アクセス予約ＦＩＦＯ１４に登録されている、次の順番のＣＰＵにアクセス権が与えられる。
【００４５】
このように、実施の形態１０によれば、メモリ３のアクセス権を与えられたＣＰＵがアクセス権を取りっぱなしになってシステム停止になることを防止する効果が得られる。
また、残容量カウンタ６が０になったときに、使用中のＣＰＵ以外のＣＰＵが、排他制御フラグ５を読み込むことが集中するのを防ぐ効果が得られる。
【００４６】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
メモリを共有する複数のＣＰＵがメモリをアクセスするときの排他制御を行うメモリアクセス装置において、ＣＰＵの一つによりメモリが使用されているか否かを示す値が書き込まれた排他制御フラグ、メモリを使用中のＣＰＵによって読み書きされるデータ量の残容量を示す残容量カウンタ、この残容量カウンタが停止検出時間の間停止することにより、残容量カウンタの停止を検出すると共に停止検出時間をＣＰＵの処理内容に応じて可変にする停止検出回路を備え、メモリを使用中でない他のＣＰＵは、残容量カウンタを参照して、残容量カウンタの残容量に応じた時間経過後に排他制御フラグを読み出すことにより、メモリの使用の可否を判定すると共に、停止検出回路により、残容量カウンタの停止が検出されたときには、排他制御フラグは、使用中を示す値から使用中でない値に書き換えられるので、使用中でない他のＣＰＵが、残容量カウンタを参照することにより、使用中でない他のＣＰＵの待ち時間を解消することができ、メモリを使用中のＣＰＵの処理速度への影響を解消することができると共に、メモリを使用中のＣＰＵの停止によるメモリの専有及びシステム停止になることを防止し、さらに、停止検出回路を弾力的に運用して、無駄なシステム停止を防ぐことができる。
【００４７】
また、メモリを共有する複数のＣＰＵがメモリをアクセスするときの排他制御を行うメモリアクセス装置において、ＣＰＵの一つによりメモリが使用されているか否かを示す値が書き込まれた排他制御フラグ、メモリを使用中のＣＰＵによって読み書きされるデータ量の残容量を示す残容量カウンタ、この残容量カウンタが停止検出時間の間停止することにより、残容量カウンタの停止を検出すると共に停止検出時間をＣＰＵの処理内容に応じて可変にする停止検出回路を備え、排他制御フラグと残容量カウンタは、一回の読み出しで同時に読み出されるように統合され、メモリを使用中でない他のＣＰＵは、排他制御フラグの値により、メモリの使用の可否を判定すると共に、排他制御フラグの値により、メモリの使用が不可の場合は、読み出された残容量カウンタの残容量に応じた時間経過後に再度統合された排他制御フラグ及び残容量カウンタを読み出し、判定を行い、停止検出回路により、残容量カウンタの停止が検出されたときには、排他制御フラグは、使用中を示す値から使用中でない値に書き換えられるので、使用中でない他のＣＰＵは、一度の読み出しで、残容量カウンタと排他制御フラグの両方の情報を参照でき、使用中でない他のＣＰＵの待ち時間を解消することができ、メモリを使用中のＣＰＵの処理速度への影響を解消することができると共に、メモリを使用中のＣＰＵの停止によるメモリの専有及びシステム停止になることを防止し、さらに、停止検出回路を弾力的に運用して、無駄なシステム停止を防ぐことができる。
【００４８】
また、メモリを共有する複数のＣＰＵがメモリをアクセスするときの排他制御を行うメモリアクセス装置において、ＣＰＵの一つによりメモリが使用されているか否かを示す値が書き込まれた排他制御フラグ、メモリを使用中のＣＰＵによって読み書きされるデータ量の残容量を示す残容量カウンタ、この残容量カウンタの残容量と待ち時間の関係を示す待ち時間テーブル、残容量カウンタの残容量に基づき待ち時間テーブルにより得られる待ち時間を格納する待ち時間レジスタ、残容量カウンタが停止検出時間の間停止することにより、残容量カウンタの停止を検出すると共に停止検出時間をＣＰＵの処理内容に応じて可変にする停止検出回路を備え、メモリを使用中でない他のＣＰＵは、待ち時間レジスタを参照して、待ち時間レジスタの待ち時間経過後に排他制御フラグを読み出すことにより、メモリの使用の可否を判定すると共に、停止検出回路により、残容量カウンタの停止が検出されたときには、排他制御フラグは、使用中を示す値から使用中でない値に書き換えられるので、待ち時間レジスタをメモリアクセス装置内に１つ用意すればよく、システム全体のコストを削減し、使用中でない他のＣＰＵの待ち時間を解消することができると共に、メモリを使用中のＣＰＵの停止によるメモリの専有及びシステム停止になることを防止し、さらに、停止検出回路を弾力的に運用して、無駄なシステム停止を防ぐことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるメモリアクセス装置の構成を示すブロック図である。
【図２】この発明の実施の形態２によるメモリアクセス装置の構成を示すブロック図である。
【図３】この発明の実施の形態３によるメモリアクセス装置の構成を示すブロック図である。
【図４】この発明の実施の形態４によるメモリアクセス装置の構成を示すブロック図である。
【図５】この発明の実施の形態５によるメモリアクセス装置の構成を示すブロック図である。
【図６】この発明の実施の形態６によるメモリアクセス装置の構成を示すブロック図である。
【図７】この発明の実施の形態７によるメモリアクセス装置の構成を示すブロック図である。
【図８】この発明の実施の形態８によるメモリアクセス装置の構成を示すブロック図である。
【図９】この発明の実施の形態９によるメモリアクセス装置の構成を示すブロック図である。
【図１０】この発明の実施の形態１０によるメモリアクセス装置の構成を示すブロック図である。
【図１１】従来のメモリアクセス装置の構成を示すブロック図である。
【符号の説明】
１メモリアクセス装置、２ａ、２ｂＣＰＵ、３メモリ、
４メモリマップＩ／Ｏ、５排他制御フラグ、６残容量カウンタ、
７０比較回路、８待ち時間テーブル、９待ち時間レジスタ、
１０書き込み残容量カウンタ、１１読み出し許可フラグ、
１２停止検出回路、１３処理時間テーブル、
１４アクセス予約ＦＩＦＯ、１５許可レジスタ、１６タイマ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a memory access device that performs exclusive control when a plurality of central processing units (hereinafter referred to as CPUs) access a shared memory.
[0002]
[Prior art]
FIG. 11 is a block diagram showing a configuration of a conventional memory access device (see, for example, Patent Document 1).
In FIG. 11, 1 is a memory access device, and 2a and 2b are CPUs that share resources such as the same bus and memory. 3 is a memory shared by the CPUs 2a and 2b, and 4 is a memory map I / O. Reference numeral 5 denotes an exclusive control flag having a free value indicating that no one is using the shared resource and an identifier indicating the user. The memory access device 1 has an exclusive control flag 5 as a basic configuration.
[0003]
Next, the operation will be described.
The CPU 2 a that wants to acquire the memory 3 reads the exclusive control flag 5. If the exclusive control flag 5 is a value indicating free, the CPU 2a acquires the memory 3, and the exclusive control flag 5 changes from the free value in hardware to the identifier of the CPU 2a that acquired the memory 3. When the CPU 2 a (CPU in use) that has acquired the memory 3 releases the memory 3, a free value is written in the exclusive control flag 5.
When the CPU 2a reads the exclusive control flag 5, if it is not a free value, it determines that another CPU is using the memory 3, and waits until the exclusive control flag 5 becomes a free value.
[0004]
[Patent Document 1]
JP-A-9-325893
[Problems to be solved by the invention]
Since the conventional memory access device is configured in this way, while one CPU 2a is accessing the memory 3, the other CPU 2b continues to read the exclusive control flag 5, and the bus is connected each time. Due to the exclusive use, there was a problem that part or all of the processing of the CPU stopped.
[0006]
The present invention has been made to solve the above-described problems, and an object thereof is to obtain a memory access device capable of performing exclusive control efficiently.
[0007]
[Means for Solving the Problems]
In the memory access device according to the present invention, in the memory access device that performs exclusive control when a plurality of CPUs sharing the memory access the memory, a value indicating whether or not the memory is used by one of the CPUs. The written exclusive control flag, the remaining capacity counter indicating the remaining capacity of the amount of data read and written by the CPU using the memory, and the remaining capacity counter is stopped during the stop detection time, thereby detecting the remaining capacity counter stop. And a stop detection circuit that makes the stop detection time variable according to the processing contents of the CPU, and other CPUs that are not using the memory refer to the remaining capacity counter to determine the time corresponding to the remaining capacity of the remaining capacity counter. by reading the exclusive control flag after elapse, the determining whether to use the memory, the stop detection circuit, the remaining When the stop of the amount counter is detected, the exclusive control flag is to be rewritten is not in use from the value indicating that the use value.
[0008]
In addition, in a memory access device that performs exclusive control when a plurality of CPUs sharing the memory access the memory, an exclusive control flag in which a value indicating whether the memory is used by one of the CPUs is written, the memory A remaining capacity counter indicating the remaining capacity of the amount of data read and written by the CPU using the CPU , and the remaining capacity counter is stopped during the stop detection time, thereby detecting the stop of the remaining capacity counter and the stop detection time of the CPU. It is equipped with a stop detection circuit that can be changed according to the processing contents, and the exclusive control flag and the remaining capacity counter are integrated so that they can be read simultaneously by one reading, and other CPUs not using the memory can The value determines whether the memory can be used. If the memory cannot be used due to the value of the exclusive control flag, read Issued read the remaining capacity counter exclusive control flag and the remaining capacity counter is integrated again after a lapse of time corresponding to the remaining capacity of, have rows determination, by the stop detection circuit, when the stop of the remaining capacity counter is detected, The exclusive control flag is rewritten from a value indicating in use to a value not in use .
[0009]
In addition, in a memory access device that performs exclusive control when a plurality of CPUs sharing the memory access the memory, an exclusive control flag in which a value indicating whether the memory is used by one of the CPUs is written, the memory The remaining capacity counter indicating the remaining capacity of the amount of data read and written by the CPU using the CPU, the waiting time table indicating the relationship between the remaining capacity of the remaining capacity counter and the waiting time, and the waiting time table based on the remaining capacity of the remaining capacity counter Stop detection that makes the remaining capacity counter variable according to the processing contents of the CPU while detecting the stop of the remaining capacity counter by the waiting time register that stores the obtained waiting time and the remaining capacity counter stopping for the stop detection time comprising a circuit, other CPU is not in use the memory refers to the waiting time register, waiting time register By reading the waiting time after the exclusive control flag, used with determining whether to use the memory, the stop detection circuit, when the stop of the remaining capacity counter is detected, the exclusive control flag from the value indicating that the use It can be rewritten to a value that is not medium .
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
Embodiment 1 of the present invention will be described below with reference to the drawings.
FIG. 1 is a block diagram showing a configuration of a memory access apparatus according to Embodiment 1 of the present invention.
In FIG. 1, 1 is a memory access device, and 2a and 2b are CPUs that share resources such as the same bus and memory. 3 is a memory shared by the CPUs 2a and 2b, and 4 is a memory map I / O. Reference numeral 5 denotes an exclusive control flag having a value indicating the presence or absence of the CPU that has acquired the memory 3. Reference numeral 6 denotes a remaining capacity counter that indicates the remaining capacity of the amount of data read and written by the CPU that has acquired the memory 3, and 7 is a 0 comparison circuit that detects that the remaining capacity counter 6 has become zero. The memory access device 1 includes an exclusive control flag 5, a remaining capacity counter 6, and a 0 comparison circuit 7.
[0014]
Next, the operation of the memory access device configured as described above will be described.
The CPU 2 a that wants to acquire the memory 3 reads the exclusive control flag 5.
If the exclusive control flag 5 is a value indicating that there is no CPU that has acquired the memory 3 (0 in this description), the CPU 2 a can acquire the memory 3. At this time, the exclusive control flag 5 changes from 0 to a value indicating that the CPU 2a that has acquired the memory 3 is present (in this case, 1). When the CPU 2a reads the exclusive control flag 5, if it is 1, the CPU 2a cannot acquire the memory 3, and the exclusive control flag 5 does not change.
[0015]
The CPU 2a (the CPU in use) that has acquired the memory 3 writes the amount of data to be read / written to / from the memory 3 into the remaining capacity counter 6 and starts the read / write process.
The remaining capacity counter 6 is decremented by hardware every time the memory 3 is read or written.
[0016]
When a CPU other than the CPU being used wants to acquire the memory 3, the remaining capacity counter 6 is referred to. Each CPU is provided with a waiting time table indicating the relationship between the remaining capacity and time in advance, so that it is possible to know how long the memory 3 will be occupied later. Even when the memory 3 is exclusively used by another CPU, the exclusive control flag 5 may be referred to after the exclusive time, and it is not necessary to read the exclusive control flag 5 continuously.
When the remaining capacity counter 6 becomes 0, the exclusive control flag 5 is changed from 1 to 0 by hardware by the 0 comparison circuit 7.
[0017]
As described above, according to the first embodiment, the CPU other than the CPU being used refers to the remaining capacity counter 6, so that the waiting time of the CPU other than the CPU being used can be eliminated. Moreover, there is an effect that the influence of the processing speed of the CPU that exclusively uses the memory can be eliminated.
[0018]
Embodiment 2. FIG.
The second embodiment of the present invention will be described below.
FIG. 2 is a block diagram showing a configuration of a memory access apparatus according to Embodiment 2 of the present invention.
In FIG. 2, 1 to 7 are the same as those in FIG.
The difference from the first embodiment shown in FIG. 2 is that the remaining capacity counter 6 is integrated with the exclusive control flag 5. Other configurations are the same as those in the first embodiment.
[0019]
Next, the operation will be described.
In the first embodiment, when the memory 3 is exclusively used, the read process is required twice, such as the exclusive control flag 5 for the first time and the remaining capacity counter 6 for the second time. 2, by integrating the remaining capacity counter 6 with the exclusive control flag 5, it is possible to read both the remaining capacity counter 6 and the exclusive control flag 5 and refer to the information by one reading.
However, if the memory cannot be used, the determination is made by reading the exclusive control flag and the value of the remaining capacity counter again after the time corresponding to the value of the read remaining capacity counter has elapsed.
[0020]
As described above, according to the second embodiment, CPUs other than the CPU in use can refer to the information of both the remaining capacity counter 6 and the exclusive control flag 5 by one reading. An effect that can be eliminated is obtained.
[0021]
Embodiment 3 FIG.
The third embodiment of the present invention will be described below.
FIG. 3 is a block diagram showing a configuration of a memory access apparatus according to Embodiment 3 of the present invention.
In FIG. 3, 1 to 7 are the same as those in FIG. 8 is a waiting time table indicating the relationship between the remaining capacity of the remaining capacity counter 6 and time, 9 is a waiting time register for storing the waiting time obtained by the waiting time table 8, and 8 and 9 are provided in the memory access device 1. It has been.
[0022]
Next, the operation will be described.
In the first embodiment, a waiting time table is prepared for each CPU. In the third embodiment, the waiting time table 8 and the waiting time register 9 are provided in the memory access device 1. In this case, a CPU other than the CPU in use can know the waiting time by referring to the waiting time register 9.
[0023]
Thus, according to the third embodiment, it is sufficient to prepare one waiting time table 8 in the memory access device, and the effect of reducing the cost of the entire system can be obtained.
[0024]
Embodiment 4 FIG.
The fourth embodiment of the present invention will be described below.
4 is a block diagram showing a configuration of a memory access apparatus according to Embodiment 4 of the present invention.
In FIG. 4, 1 to 5 are the same as those in FIG. Reference numeral 10 denotes a remaining write capacity counter indicating the remaining write capacity.
FIG. 4 includes a write remaining capacity counter 10 in the memory access device 1 in place of the remaining capacity counter 6 and the 0 comparison circuit 7 of the first embodiment.
[0025]
Next, the operation will be described.
The CPU 2a that has acquired the memory 3 stores the amount of data to be written in the memory 3 in the remaining write capacity counter 10 and starts processing. The remaining write capacity counter 10 is subtracted every time there is a write from the CPU in use in the memory 3 in terms of hardware, and counts the remaining write capacity. CPUs other than the CPU being used refer to the remaining write capacity counter 10 and have a waiting time table in the CPU in advance, so that how much time memory 3 remains dedicated to the writing of the CPU being used. Can know.
When the remaining write capacity counter 10 becomes 0, even if the exclusive control flag 5 does not become 0, only reading is possible, and CPUs other than the CPU in use can read from the memory 3 and the process proceeds. The CPU in use writes 0 to the exclusive control flag 5 after completing the reading process.
[0026]
As described above, according to the fourth embodiment, even when the exclusive control flag 5 does not become 0, when all writing to the memory 3 of the CPU being used is completed, the CPU other than the CPU being used is in memory. Since reading from 3 can be performed, an effect of eliminating the waiting time of the CPU can be obtained.
[0027]
Embodiment 5 FIG.
The fifth embodiment of the present invention will be described below.
FIG. 5 is a block diagram showing a configuration of a memory access apparatus according to Embodiment 5 of the present invention.
In FIG. 5, 1 to 5 and 10 are the same as those in FIG. Reference numeral 11 denotes a read permission flag.
FIG. 5 is obtained by adding a read permission flag 11 to the memory access device 1 according to the fourth embodiment. Other configurations are the same as those of the fourth embodiment.
[0028]
Next, the operation will be described.
In the fifth embodiment, by adding a read permission flag 11 in the memory access device 1, it is possible to permit reading out of reading and writing to the memory 3 from other than the CPU in use. By doing so, it becomes possible for CPUs other than the CPU in use to continue processing. However, when a CPU other than the CPU being used reads a large amount of data from the memory 3, the reading / writing speed of the CPU being used to the memory 3 is reduced. By not allowing permission, the reading and writing speed is prevented from decreasing.
[0029]
As described above, according to the fifth embodiment, the exclusive control of the writing to the memory 3 is performed, and the reading from the memory 3 is normally released, thereby obtaining the effect of improving the working efficiency of all the CPUs.
[0030]
Embodiment 6 FIG.
The sixth embodiment of the present invention will be described below.
[0031]
FIG. 6 is a block diagram showing a configuration of a memory access apparatus according to Embodiment 6 of the present invention.
In FIG. 6, 1 to 7 are the same as those in FIG. A stop detection circuit 12 is provided in the memory access device 1 and detects the stop of the remaining capacity counter 6 when the remaining capacity counter 6 stops during the stop detection time.
The configuration of FIG. 6 is obtained by adding a stop detection circuit 12 to the memory access device 1 of the first embodiment. Other configurations are the same as those of the first embodiment.
[0032]
Next, the operation will be described.
In the operation of the first embodiment, when the stop detection circuit 12 detects that the remaining capacity counter 6 has stopped for a certain period of time, it is considered that the CPU being used has stopped, and the exclusive control flag 5 is set in hardware. Return to zero.
[0033]
As described above, according to the sixth embodiment, as a measure for stopping the CPU, it is possible to obtain an effect of preventing the CPU that is using the memory 3 from being left and stopping the system.
[0034]
Embodiment 7 FIG.
The seventh embodiment of the present invention will be described below.
FIG. 7 is a block diagram showing a configuration of a memory access apparatus according to Embodiment 7 of the present invention.
In FIG. 7, 1 to 7 and 12 are the same as those in FIG. Reference numeral 13 denotes a processing time table provided in the memory access device 1 and showing the relationship between the processing contents of the CPU and the processing time.
FIG. 7 shows a configuration in which a processing time table 13 is added to the memory access device 1 of the sixth embodiment. Other configurations are the same as those of the sixth embodiment.
[0035]
Next, the operation will be described.
In addition to the operation of the sixth embodiment, the memory access device 1 has a processing time table 13 indicating the relationship between the processing contents of the CPU and the processing time, so that the stop detection circuit 12 can be selected according to the processing contents of the CPU being used. The stop detection time can be made variable.
[0036]
As described above, according to the seventh embodiment, an effect of shortening the system stop time can be obtained by making the stop detection time of the CPU in use variable.
[0037]
Embodiment 8 FIG.
The eighth embodiment of the present invention will be described below.
FIG. 8 is a block diagram showing a configuration of a memory access apparatus according to Embodiment 8 of the present invention.
8, 1 to 5 and 10 are the same as those in FIG. A stop detection circuit 12 is provided in the memory access device 1 and detects the stop of the remaining write capacity counter 10.
The configuration of FIG. 8 is a configuration in which a stop detection circuit 12 is added to the memory access device 1 of the fourth embodiment. Other configurations are the same as those of the fourth embodiment.
[0038]
Next, the operation will be described.
When it is detected by the stop detection circuit 12 that the exclusive control flag 5 does not become 0 for a certain period (predetermined time) after the remaining write capacity counter 10 becomes 0, it is considered that the CPU in use has stopped and exclusive control is performed. Return flag 5 to 0 in hardware.
[0039]
As described above, according to the eighth embodiment, as a measure for stopping the CPU, it is possible to obtain an effect of preventing the CPU that is using the memory 3 from being left and stopping the system.
[0040]
Embodiment 9 FIG.
The ninth embodiment of the present invention will be described below.
FIG. 9 is a block diagram showing the structure of a memory access device according to Embodiment 9 of the present invention.
9, 1 to 6 are the same as those in FIG. Reference numerals 7a and 7b denote 0 comparison circuits, reference numeral 14 denotes an access reservation FIFO in which an access reservation to the memory is registered, and reference numeral 15 denotes an permission register for granting access permission in the order of registration in the access reservation FIFO 14.
FIG. 9 shows a configuration in which an access reservation FIFO 14 and a permission register 15 are added to the memory access device 1 of the first embodiment, and the number of 0 comparison circuits is increased to two. Other configurations are the same as those of the first embodiment.
[0041]
Next, the operation will be described.
In the operation of the first embodiment, while the CPU in use occupies the memory 3, the CPU other than the CPU in use assigns its identification ID prepared in advance to the access reservation FIFO 14 in advance. Register. When the CPU in use releases the memory 3, if the exclusive control flag 5 is confirmed to be 0 by the 0 comparison circuit 7b, the acquisition of the memory 3 is prioritized in the order of the CPUs registered in the access reservation FIFO 14. Given. A plurality of identical CPU identification IDs cannot be registered in the access reservation FIFO 14.
[0042]
As described above, according to the ninth embodiment, the access reservation of the memory 3 can be performed, and the effect of preventing continuous writing by the same CPU is obtained.
[0043]
Embodiment 10 FIG.
The tenth embodiment of the present invention will be described below.
FIG. 10 is a block diagram showing a configuration of a memory access apparatus according to Embodiment 10 of the present invention.
10, 1-7b, 14, and 15 are the same as those in FIG. Reference numeral 16 denotes a timer provided in the memory access device 1.
FIG. 10 shows a configuration in which a timer 16 is added to the memory access device 1 of the ninth embodiment. Other configurations are the same as those of the ninth embodiment.
[0044]
Next, the operation will be described.
In the operation of the ninth embodiment, if the CPU given the right to acquire the memory 3 does not try to access the memory 3 for a certain period of time by the timer 16, the CPU in the next order registered in the access reservation FIFO 14 Access rights are granted.
[0045]
As described above, according to the tenth embodiment, it is possible to obtain an effect of preventing the CPU given the access right to the memory 3 from keeping the access right and stopping the system.
Further, when the remaining capacity counter 6 becomes 0, an effect of preventing the CPU other than the CPU being used from concentrating reading the exclusive control flag 5 can be obtained.
[0046]
【The invention's effect】
Since the present invention is configured as described above, the following effects can be obtained.
In a memory access device that performs exclusive control when a plurality of CPUs sharing the memory access the memory, an exclusive control flag in which a value indicating whether or not the memory is used is written by one of the CPUs is used. The remaining capacity counter indicating the remaining capacity of the amount of data read and written by the CPU in the inside, and when the remaining capacity counter is stopped during the stop detection time, the stop of the remaining capacity counter is detected and the stop detection time is set as the processing contents of the CPU. The other CPUs that are not using the memory are provided with a stop detection circuit that is variable according to the reference to the remaining capacity counter, and by reading the exclusive control flag after elapse of the time corresponding to the remaining capacity of the remaining capacity counter, with determining whether to use the memory, the stop detection circuit, when the stop of the remaining capacity counter is detected, the exclusive system Flag, since rewritten in not in use from the value indicating that the use value, another CPU not in use, by reference to the remaining capacity counter, it is possible to eliminate the waiting time of another CPU is not in use In addition to eliminating the impact on the processing speed of the CPU that is using the memory, it is possible to prevent the exclusive use of the memory and the system from being stopped due to the stop of the CPU that is using the memory. System operation can prevent unnecessary system stoppage.
[0047]
Also, in a memory access device that performs exclusive control when a plurality of CPUs sharing the memory access the memory, an exclusive control flag in which a value indicating whether or not the memory is used by one of the CPUs is written, the memory A remaining capacity counter indicating the remaining capacity of the amount of data read and written by the CPU using the CPU , and the remaining capacity counter is stopped during the stop detection time, thereby detecting the stop of the remaining capacity counter and the stop detection time of the CPU. It is equipped with a stop detection circuit that can be changed according to the processing contents, and the exclusive control flag and the remaining capacity counter are integrated so that they can be read simultaneously by one reading, and other CPUs not using the memory can The value determines whether the memory can be used. If the memory cannot be used due to the value of the exclusive control flag, read Issued read the remaining capacity counter exclusive control flag and the remaining capacity counter is integrated again after a lapse of time corresponding to the remaining capacity of, have rows determination, by the stop detection circuit, when the stop of the remaining capacity counter is detected, Since the exclusive control flag is rewritten from a value indicating in-use to a value not in use, other CPUs that are not in use can refer to information of both the remaining capacity counter and the exclusive control flag by one-time reading. It is possible to eliminate the waiting time of other CPUs that are not, can eliminate the influence on the processing speed of the CPU that is using the memory, and occupy the memory and stop the system by stopping the CPU that is using the memory. In addition, the stop detection circuit can be operated flexibly to prevent useless system stop.
[0048]
In addition, in a memory access device that performs exclusive control when a plurality of CPUs sharing the memory access the memory, an exclusive control flag in which a value indicating whether the memory is used by one of the CPUs is written, the memory The remaining capacity counter indicating the remaining capacity of the amount of data read and written by the CPU using the CPU, the waiting time table indicating the relationship between the remaining capacity of the remaining capacity counter and the waiting time, and the waiting time table based on the remaining capacity of the remaining capacity counter Stop detection that makes the remaining capacity counter variable according to the processing contents of the CPU while detecting the stop of the remaining capacity counter by the waiting time register that stores the obtained waiting time and the remaining capacity counter stopping for the stop detection time comprising a circuit, other CPU is not in use the memory refers to the waiting time register, waiting time register By reading the waiting time after the exclusive control flag, used with determining whether to use the memory, the stop detection circuit, when the stop of the remaining capacity counter is detected, the exclusive control flag from the value indicating that the use Since it can be rewritten to a value that is not in the middle, it is only necessary to prepare one waiting time register in the memory access device, which can reduce the cost of the entire system, eliminate the waiting time of other CPUs that are not in use , and memory It is possible to prevent the exclusive use of the memory and the system stop due to the stop of the CPU that is using the system, and further, the stop detection circuit can be operated flexibly to prevent the unnecessary system stop.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a memory access device according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a memory access device according to a second embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration of a memory access device according to a third embodiment of the present invention.
FIG. 4 is a block diagram showing a configuration of a memory access device according to a fourth embodiment of the present invention.
FIG. 5 is a block diagram showing a configuration of a memory access device according to a fifth embodiment of the present invention.
FIG. 6 is a block diagram showing a configuration of a memory access device according to a sixth embodiment of the present invention.
FIG. 7 is a block diagram showing a configuration of a memory access device according to a seventh embodiment of the present invention.
FIG. 8 is a block diagram showing a configuration of a memory access apparatus according to an eighth embodiment of the present invention.
FIG. 9 is a block diagram showing a configuration of a memory access device according to a ninth embodiment of the present invention.
FIG. 10 is a block diagram showing a configuration of a memory access device according to a tenth embodiment of the present invention.
FIG. 11 is a block diagram showing a configuration of a conventional memory access device.
[Explanation of symbols]
1 memory access device, 2a, 2b CPU, 3 memory,
4 memory map I / O, 5 exclusive control flag, 6 remaining capacity counter,
7 0 comparison circuit, 8 wait time table, 9 wait time register,
10 write remaining capacity counter, 11 read permission flag,
12 stop detection circuit, 13 processing time table,
14 Access reservation FIFO, 15 permission register, 16 timer.

Claims

In a memory access device that performs exclusive control when a plurality of central processing units (hereinafter referred to as CPUs) sharing a memory access the memory, a value indicating whether or not the memory is used by one of the CPUs. The written exclusive control flag, the remaining capacity counter indicating the remaining capacity of the amount of data read / written by the CPU using the memory, and the remaining capacity counter is stopped during the stop detection time, thereby stopping the remaining capacity counter. A stop detection circuit that detects and stops the stop detection time according to the processing contents of the CPU, and other CPUs that are not using the memory refer to the remaining capacity counter to determine the remaining capacity counter. By reading the exclusive control flag after the time corresponding to the capacity has elapsed, it is determined whether or not the memory can be used. The stop detection circuit, when the stop of the remaining capacity counter is detected, the exclusive control flag memory access device, characterized by being rewritten not in use from the value indicating that the use value.

In a memory access device that performs exclusive control when a plurality of CPUs sharing a memory access the memory, an exclusive control flag in which a value indicating whether the memory is used by one of the CPUs is written, A remaining capacity counter indicating the remaining capacity of the amount of data read and written by the CPU using the memory, and the remaining capacity counter is stopped during the stop detection time, thereby detecting the stop of the remaining capacity counter and the stop detection time. The CPU includes a stop detection circuit that makes the CPU variable according to the processing contents of the CPU, and the exclusive control flag and the remaining capacity counter are integrated so as to be read simultaneously by one reading, and other CPUs not using the memory Determines whether or not the memory can be used based on the value of the exclusive control flag, and determines the value of the exclusive control flag. If the use of the memory is not possible, the exclusive control flag and the remaining capacity counter that are integrated again after a lapse of time according to the remaining capacity of the read remaining capacity counter are read, the determination is performed, and the The memory access device, wherein when the stop of the remaining capacity counter is detected by a stop detection circuit, the exclusive control flag is rewritten from a value indicating in use to a value not in use.

In a memory access device that performs exclusive control when a plurality of CPUs sharing a memory access the memory, an exclusive control flag in which a value indicating whether the memory is used by one of the CPUs is written, Based on the remaining capacity counter indicating the remaining capacity of the amount of data read and written by the CPU using the memory, the waiting time table indicating the relationship between the remaining capacity and the waiting time of the remaining capacity counter, and the remaining capacity based on the remaining capacity of the remaining capacity counter A waiting time register for storing the waiting time obtained from the waiting time table, the remaining capacity counter is stopped during the stop detection time, thereby detecting the stop of the remaining capacity counter and the stop detection time according to the processing contents of the CPU. Other CPUs that are not using the memory are provided with a stop detection circuit that is variable. The exclusive control flag is read after the waiting time of the waiting time register has elapsed with reference to the star to determine whether or not the memory can be used, and the stop detection circuit detects the stop of the remaining capacity counter. when the can, the exclusive control flag memory access equipment, characterized by being rewritten not in use from the value indicating that the use value.