JP3820947B2 - Class D amplifier - Google Patents

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    • H03BASIC ELECTRONIC CIRCUITRY
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    • H03F2200/00Indexing scheme relating to amplifiers
    • H03F2200/331Sigma delta modulation being used in an amplifying circuit

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明はD級増幅器に係り、特にオーディオ信号の電力増幅を行うに好適なD級増幅器に関する。 The present invention relates to a class D amplifier, more particularly preferred class D amplifier performs power amplification of the audio signal.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
従来のD級増幅器の一つとしては、図8に示す他励式のPWM増幅器が有る。 As one of the conventional class D amplifier, there is PWM amplifier of the separately excited shown in FIG. 同図において、101はキャリア信号発生器、102は入力端子、103は加算器、104は電圧比較器、105はパルス増幅器、106、106'はスイッチング素子、107はローパスフィルタ、108は負荷、109、109'は電源端子である。 In the figure, 101 is a carrier signal generator, 102 is an input terminal, 103 is an adder, 104 is a voltage comparator, 105 is a pulse amplifier, 106, 106 'is a switching element, 107 is a low pass filter, 108 is a load, 109 , 109 'is a power supply terminal.
【0003】 [0003]
図9に各部の動作波形を示す。 It shows the operation of each unit waveform in FIG. S1はキャリア信号、S2は入力信号、S3はPWM信号、S4は出力信号である。 S1 is the carrier signal, S2 is the input signal, the PWM signal S3, S4 is the output signal.
上記構成において、加算器103は、キャリア信号発生器101により発生される三角波状のキャリア信号S1と、入力信号S2を加算し、その出力を電圧比較器104に入力する。 In the above configuration, the adder 103, a triangular carrier signal S1 generated by the carrier signal generator 101 adds the input signal S2, and inputs its output to the voltage comparator 104.
【0004】 [0004]
電圧比較器104は加算器103より印加された信号を一定レベルの基準電圧と比較し、その比較結果を出力する。 Voltage comparator 104 compares the applied signal from the adder 103 and a level of the reference voltage, and outputs the comparison result. この結果、電圧比較器104の出力は、入力信号S2をPWM変調したPWM信号S3となる。 As a result, the output of the voltage comparator 104, a PWM signal S3 obtained by PWM modulation input signal S2. このPWM信号S3は、パルス増幅器105を駆動回路として、スイッチング素子106、106'を駆動する。 The PWM signal S3, the pulse amplifier 105 as a drive circuit, for driving the switching elements 106, 106 '.
【0005】 [0005]
スイッチング素子106、106'には、電源端子109、109'を介して大きさの等しい正及び負の電源電圧が加えられているので、ローパスフィルタ107の入力にはPWM信号S3と相似で、その正負の電圧値が電源端子109、109'に加えられる正負の電源電圧に等しい信号が加えられることになる。 ', The power supply terminal 109, 109' switching elements 106 and 106 because through the equal positive and negative power supply voltage of a magnitude being applied, in similar to the PWM signal S3 to the input of the low pass filter 107, the so that the signal equal to the positive and negative supply voltage the voltage value of the positive and negative is applied to the power supply terminal 109, 109 'are added. ローパスフィルタ107は、このような信号からキャリア信号S1による高周波成分を除去し、入力信号S2と相似の電力増幅された出力信号S4を負荷に供給する。 Lowpass filter 107, thus signal a high frequency component is removed by the carrier signal S1 from such, it provides an output signal S4 that have been subjected to the power amplification of similar to the input signal S2 to the load.
【0006】 [0006]
また、従来のD級増幅器としては、1ビット増幅器が有る。 Further, as the conventional class D amplifier, the 1-bit amplifier there. 1ビット増幅器の構成を図10に示す。 The structure of 1-bit amplifier shown in FIG. 10. 同図において、1ビット増幅器200は、加算器201と、積分器202と、ヒステリシス特性を有する比較器203と、遅延回路204とを有している。 In the figure, 1 bit amplifier 200, an adder 201, an integrator 202, a comparator 203 having a hysteresis characteristic, and a delay circuit 204. 205はアナログ信号が入力される入力端子、206は1ビットデータが出力される出力端子である。 Input terminal 205 is the analog signal is input, 206 is an output terminal of the 1-bit data is output.
【0007】 [0007]
上記構成において、入力端子205より入力されるアナログ信号Xは遅延回路204から出力される1ビットに対応する量子化信号+Vまたは−Vと加算器201で加算され、加算器201の出力は、積分器202で積分され、比較器203に入力される。 In the above configuration, an analog signal X inputted from the input terminal 205 are summed by the quantization signal + V or -V adder 201 corresponds to one bit output from the delay circuit 204, the output of the adder 201, integrator is integrated by vessel 202, it is input to the comparator 203. 比較器203では、入力された積分器202の出力と基準電圧とを比較し、出力極性がプラスであればディジタル出力は1でA/D変換するアナログ入力の最大値+Vを量子化出力として加算器201に帰還する。 The comparator 203 compares the output with a reference voltage of the integrator 202 is inputted, adds the digital output if the output polarity is positive maximum value + V of the analog input to A / D converter 1 as the quantization output It returns to the vessel 201.
また、出力極性がマイナスであれば、ディジタル出力は0で−Vを量子化出力として加算器201に帰還する。 Further, the output polarity if negative, the digital output is fed back to the adder 201 to -V 0 as the quantization output. このようにして、図11に示すような1ビット出力Yが1ビット増幅器200より出力される。 In this way, the 1-bit output Y as shown in FIG. 11 is outputted from the 1-bit amplifier 200.
【0008】 [0008]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
上述した従来のD級増幅器のうち、他励式のPWM増幅器では、増幅器の出力を入力側に負帰還する構成にできないためにS/Nの向上及び低歪率化を図るのは困難であり、自励式のPWM増幅器では、S/Nの向上及び低歪率化を図ることはできるものの、発振周波数を制御することができないという問題が有った。 Among the conventional class D amplifier as described above, the separately excited PWM amplifier, it is difficult to improve and low distortion factor of the S / N in order to not be in the configuration for negatively feeding back the output of the amplifier to the input side, the self-excited PWM amplifier, although it is possible to improve and low distortion factor of S / N, there is a problem that it is impossible to control the oscillation frequency. また、従来のD級増幅器のうち、1ビット増幅器ではS/Nの向上及び低歪率化を図るには、極めて高いスイッチング周波数で動作させる必要が有り、増幅器の効率及びオーディオ性能等で不利であるという問題が有った。 Further, among the conventional class D amplifier, in the improved and low-distortion of the S / N is 1-bit amplifier, it is necessary to operate at very high switching frequencies, disadvantageous in efficiency of the amplifier and the audio performance, etc. a problem that there is there.
【0009】 [0009]
本発明はこのような事情に鑑みてなされたものであり、S/Nの向上及び低歪率化の向上を図ったD級増幅器を提供することを目的とする。 The present invention has been made in view of such circumstances, and an object thereof is to provide a class D amplifier with improved improved and low-distortion of the S / N.
【0010】 [0010]
【課題を解決するための手段】 In order to solve the problems]
上記目的を達成するために請求項1に記載の発明は、入力信号を積分する積分回路と、該積分回路の出力信号をA/D変換するフラッシュA/D変換器と、該フラッシュA/D変換器から出力されるディジタル値に応じたパルス幅のPWM信号を生成する波形変換回路と、第1の電源と、第2の電源との間に接続される一対のスイッチング素子からなり、該一対のスイッチング素子の接続点が負荷に接続されたスイッチング回路と、前記波形変換回路から出力されるPWM信号に基づいて前記一対のスイッチング素子を駆動する駆動回路と、前記一対のスイッチング素子の接続点と前記積分回路の入力側とに接続され前記負荷に供給する増幅器の出力信号を負帰還する帰還回路とを有することを特徴とする。 The invention according to claim 1 in order to achieve the above object, an integrating circuit for integrating an input signal, and a flash A / D converter for the output signal A / D conversion of the integrating circuit, the flash A / D a waveform conversion circuit for generating a PWM signal having a pulse width corresponding to the digital value output from the converter, a first power supply, a pair of switching elements connected between a second power supply, the pair a switching circuit connecting point of the switching elements is connected to a load, a driving circuit for driving the pair of switching elements on the basis of the PWM signal output from the waveform converting circuit, a connection point of the pair of switching elements and having a feedback circuit for negatively feeding back the output signal of the amplifier is supplied to the connected to the input side of the integrating circuit the load.
【0011】 [0011]
また、請求項2に記載の発明は、請求項1に記載のD級増幅器において、前記波形変換回路は、ディジタル値に対応するパルス幅のPWM信号の波形情報を記憶する記憶手段と、前記フラッシュA/D変換器から出力されたディジタル値に基づいて前記記憶手段よりPWM信号の波形情報を読み出す読み出し手段と、該読み出し手段により読み出された波形情報に基づいてPWM信号を出力する出力手段とを有することを特徴とする。 Further, the invention according to claim 2, in class D amplifier according to claim 1, wherein the waveform converting circuit includes a storage unit for storing the waveform information of the PWM signal having a pulse width corresponding to the digital value, the flash reading means for reading the waveform information of the PWM signal from the storage unit based on the digital value output from the a / D converter, and an output means for outputting a PWM signal based on the waveform information read by said reading means characterized in that it has a.
【0012】 [0012]
また、請求項3に記載の発明は、請求項1または2のいずれかに記載のD級増幅器において、前記帰還回路は、前記負荷に供給する出力信号のうち高域周波数成分を通過させる第1の帰還ループと、前記出力信号のうち低域周波数成分を通過させる第2の帰還ループとから構成されることを特徴とする。 The invention described in Claim 3 is the D-class amplifier according to claim 1 or 2, wherein the feedback circuit includes first to pass the high frequency components of the output signal supplied to said load and a feedback loop, characterized in that it is composed of a second feedback loop for passing the low frequency components of the output signal.
【0013】 [0013]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の実施の形態を、図面を参照して詳細に説明する。 Hereinafter, the embodiments of the present invention will be described in detail with reference to the drawings. 図1に本発明の第1の実施の形態に係るD級増幅器の構成を示す。 According to the first embodiment of the present invention in FIG. 1 shows the configuration of a class D amplifier. 同図において、本発明の実施の形態に係るD級増幅器は、入力信号を積分する積分回路1と、フラッシュA/D変換器2と、波形変換回路3と、駆動回路4と、電源端子8と電源端子9との間に接続される一対のスイッチング素子としてのMOSトランジスタ5、6とを有している。 In the figure, D-class amplifier according to the embodiment of the present invention includes an integration circuit 1 integrates an input signal, the flash A / D converter 2, the waveform converting circuit 3, a drive circuit 4, a power supply terminal 8 and a MOS transistor 5 and 6 as a pair of switching elements connected between a power supply terminal 9 and.
【0014】 [0014]
電源端子8には正の電源電圧+Vccを供給する第1の電源が接続されており、電源端子9には、負の電源電圧−Vccを供給する第2の電源が接続されている。 To the power supply terminal 8 is connected to a first power source for supplying a positive power supply voltage + Vcc, the power supply terminal 9, the second power source is connected to supply the negative power supply voltage -Vcc. MOSトランジスタ5、6の接続点PはインダクタンスL1及びコンデンサC1からなるローパスフィルタを介して負荷であるスピーカ51に接続されている。 Connection point P of the MOS transistors 5 and 6 is connected to a speaker 51 serving as a load through a low-pass filter consisting of inductance L1 and a capacitor C1.
【0015】 [0015]
また、積分回路1は、オペアンプ10と、オペアンプ10の反転入力端子と出力端子間に直列接続されたコンデンサ11、12と、コンデンサ11、12の接続点と一端が接続され、他端が接地された抵抗13とからなり、オペアンプ10の非反転入力端子は接地され、反転入力端子は入力抵抗RINを介して入力端子7に接続されている。 Further, the integration circuit 1, an operational amplifier 10, and capacitors 11 and 12 connected in series between the inverting input terminal and the output terminal of the operational amplifier 10, connection point and one end of the capacitor 11, 12 is connected, the other end is grounded and a resistor 13. the non-inverting input terminal of the operational amplifier 10 is grounded, inverting input terminal is connected to the input terminal 7 through an input resistor RIN.
【0016】 [0016]
さらに、入力端子7にはオーディオ信号等のアナログ信号を出力する信号源が接地との間に接続され、オペアンプ10の反転入力端子は帰還用抵抗RNFを介してMOSトランジスタ5、6の接続点Pに接続されている。 Further, a signal source for outputting an analog signal such as an audio signal to the input terminal 7 is connected between the ground and a connection point of the MOS transistors 5 and 6 inverting input terminal via a feedback resistor RNF of the operational amplifier 10 P It is connected to the.
帰還用抵抗RNFは、MOSトランジスタ5、6の接続点Pと積分回路1の入力側とに接続され負荷としてのスピーカ51に供給する増幅器の出力信号を負帰還する帰還回路として機能する。 Feedback resistor RNF function as a feedback circuit for negatively feeding back the output signal of the amplifier is supplied to the speaker 51 as being connected to the connection point P of the MOS transistors 5 and 6 and the input side of the integration circuit 1 load.
【0017】 [0017]
また、フラッシュA/D変換器2は基準電圧+VREFと、基準電圧−VREFとの間に直列接続される抵抗群20−1、20−2、…、20−nからなり、重み付けした基準信号を出力する基準電圧発生回路20と、基準電圧発生回路20より出力される重み付けされた各基準信号がそれぞれ、入力される比較器21−1、21−2、…、21−(n−1)と、エンコーダ22とを有している。 Also, a flash A / D converter 2 is the reference voltage + VREF, connected in series are resistor group between the reference voltage -VREF 20-1 and 20-2, ..., consists 20-n, the weighted reference signal a reference voltage generating circuit 20 for outputting, each of the reference signal weighted output from the reference voltage generating circuit 20, a comparator 21-1 and 21-2 to be input, ..., 21 and (n-1) , and an encoder 22.
【0018】 [0018]
比較器21−1、21−2、…、21−(n−1)の一方の入力端は、基準電圧発生回路20を構成する抵抗群20−1、20−2、…、20−nにおける隣接する抵抗の各接続点にそれぞれ接続され、他方の入力端は、共通接続され積分回路1の出力端であるオペアンプ10の出力端に接続されている。 Comparator 21-1,21-2, ..., 21- (n-1) one input terminal of the reference voltage constituting the generating circuit 20 resistor group 20-1, 20-2, in 20-n are connected to the connection points of adjacent resistors, the other input terminal is connected to the output terminal of the operational amplifier 10 is commonly connected output terminal of the integrating circuit 1. そして比較器21−1、21−2、…、21−(n−1)の各出力端は、エンコーダ22の入力端に接続されている。 The comparator 21-1 and 21-2, ..., the output ends of 21- (n-1), is connected to an input terminal of the encoder 22.
【0019】 [0019]
上記構成において、信号源50より出力されるアナログ信号は入力抵抗RINを介して積分回路1を構成するオペアンプ10の反転入力端子に入力される。 In the above configuration, an analog signal output from the signal source 50 is input to the inverting input terminal of the operational amplifier 10 constituting the integrating circuit 1 through an input resistor RIN.
また、このオペアンプ10の反転入力端子には、帰還抵抗用RNFを介してMOSトランジスタ5、6によりスイッチングされ電源電圧+Vccと、電源電圧−Vccとの間で反転する信号が上記アナログ信号と共に入力される。 Further, to the inverting input terminal of the operational amplifier 10, and a power supply voltage + Vcc is switched by MOS transistors 5 and 6, a signal inverted between the power supply voltage -Vcc is inputted with the analog signal via a feedback resistor for RNF that.
【0020】 [0020]
積分回路1では、信号源50から入力されるアナログ信号と接続点Pより帰還抵抗RNFを介して入力されるMOSトランジスタ5、6によりスイッチングされた信号とを加算した信号を積分し、その積分出力をフラッシュA/D変換器2に入力する。 The integrating circuit 1, a switching signal and a signal obtained by adding the integrated by MOS transistors 5 and 6 to be input analog signal input from the signal source 50 and from the connection point P through a feedback resistor RNF, the integrated output the input to the flash a / D converter 2.
フラッシュA/D変換器2では、入力された積分出力(アナログ信号)が、比較器21−1、21−2、…、21−(n−1)によりどの基準電圧(比較電圧)と一致するかを瞬時に判定し、エンコーダ22に出力する。 In the flash A / D converter 2, the inputted integration output (analog signal), the comparator 21-1 and 21-2, ..., consistent with 21- (n-1) which a reference voltage by (comparison voltage) or a determined instant, and outputs to the encoder 22.
【0021】 [0021]
次いで、エンコーダ22では入力されたアナログ信号と一致する基準電圧値をNビット(本実施の形態では5ビット)のバイナリコードに変換し、このディジタルデータを波形変換回路3に出力する。 Then, (in this embodiment 5 bits) a reference voltage value that matches the analog signal inputted in the encoder 22 N bits into a binary code, and outputs the digital data to the waveform converting circuit 3.
波形変換回路3は、フラッシュA/D変換器2から出力されるディジタルデータが示すディジタル値に応じたパルス幅のPWM信号を生成し、駆動回路4に出力する。 Waveform converting circuit 3 generates a PWM signal having a pulse width corresponding to the digital value indicating the digital data output from the flash A / D converter 2 is outputted to the drive circuit 4.
駆動回路4は波形変換回路3から出力されるPWM信号に基づいてMOSトランジスタ5、6を駆動する。 Drive circuit 4 drives the MOS transistors 5 and 6 on the basis of the PWM signal output from the waveform converting circuit 3.
【0022】 [0022]
この結果、MOSトランジスタ5、6は、駆動回路4より出力されるPWM信号に相似した信号によりスイッチング動作し、電源電圧+Vccと電源電圧−Vccとの間で反転するパルス出力電圧がインダクタンスL1、コンデンサC1からなるローパスフィルタを介してスピーカ51に出力されると共に、上記パルス電圧出力の一部は帰還用抵抗RNFを介して積分回路1の入力端に負帰還される。 As a result, MOS transistors 5 and 6, a switching operation by similar signal to the PWM signal output from the driving circuit 4, the power supply voltage + Vcc and the pulse output voltage inductance L1 to invert between the power supply voltage -Vcc, capacitor is output to the speaker 51 via a low-pass filter consisting of C1, a portion of the pulse voltage output is negatively fed back to the input terminal of the integrating circuit 1 via the feedback resistor RNF. インダクタンスL1、コンデンサC1からなるローパスフィルタは増幅器の出力のうちキャリア周波数信号成分を除去する。 Inductance L1, a low-pass filter consisting of capacitor C1 removes the carrier frequency signal component of the output of the amplifier.
【0023】 [0023]
このように、本実施の形態に係るD級増幅器では、信号源50より入力されるアナログ信号を積分回路1で積分し、この積分出力をフラッシュA/D変換器2で高速にA/D変換すると共に、ディジタル的なパルス信号である増幅器出力を積分回路の入力側に負帰還するようにしている。 Thus, in the D-class amplifier according to this embodiment, by integrating the analog signal input from the signal source 50 in the integrating circuit 1, a high speed A / D converts the integration output flash A / D converter 2 while, and the amplifier output is a digital pulses signal to be negatively fed back to the input side of the integrating circuit. すなわち、積分回路1は、信号源50より入力されるアナログ信号と、負帰還される増幅器出力とを加算した信号を積分するものであり、ΔΣ変調器を構成する積分回路として機能している。 That is, the integration circuit 1, which integrates an analog signal input from the signal source 50, a signal obtained by adding an amplifier output is negatively fed back, and functions as an integration circuit which constitutes the ΔΣ modulator.
【0024】 [0024]
次に波形変換回路3について具体的に説明する。 Next will be specifically described waveform converting circuit 3. 図2に示すように、波形変換回路3は、フラッシュA/D変換器2にサンプリング周波数fsのサンプリングクロックを供給し、フラッシュA/D変換器2から入力された5ビットのディジタルデータに基づいてこのデータの示すディジタル値に応じたパルス幅のPWM信号を駆動回路4に出力する。 As shown in FIG. 2, the waveform converting circuit 3 supplies a sampling clock of a sampling frequency fs to the flash A / D converter 2, based on the 5-bit digital data supplied from the flash A / D converter 2 and it outputs a PWM signal having a pulse width corresponding to the digital value indicated by the data to the drive circuit 4.
【0025】 [0025]
この波形変換回路3は、例えば、22.6MHz(512fs)のクロックCK0に同期して動作し、図3に示すように5ビットのディジタル値をクロックCK0のパルス幅を単位として、単位周期(705.6KHz(16fs))毎に0から31のパルス幅のPWM信号を生成する。 The waveform converting circuit 3, for example, operates in synchronization with a clock CK0 of 22.6MHz (512fs), the digital value of 5 bits as shown in FIG. 3 as a unit pulse width of the clock CK0, the unit period (705 .6KHz (16fs)) to generate a PWM signal having a pulse width from 0 to 31 for each.
【0026】 [0026]
次に、波形変換回路3の具体的構成を図4に示す。 Next, a specific configuration of the waveform converting circuit 3 in FIG. 同図において、波形変換回路3は、ラッチ回路A30と、ビットカウンタ31と、波形データが格納されているROM−A32、ROM−B33と、ROM−A32、ROM−B33から出力されるデータをそれぞれ、ラッチするラッチ回路B34、ラッチ回路C35とを有している。 Respectively, in the figure, the waveform converting circuit 3 includes a latch circuit A30, a bit counter 31, a ROM-A32, ROM-B33 which waveform data is stored, the data output from the ROM-A32, ROM-B33 , a latch circuit B34 for latching, and a latch circuit C35.
【0027】 [0027]
さらに、波形変換回路3は、ラッチ回路B34にラッチされているディジタル値とビットカウンタ31のカウンタ出力とを比較し、両者が一致したときにセット(SET)信号をラッチ回路D38に出力すると共に、ビットカウンタ31をリセットする比較回路A36と、ラッチ回路C35にラッチされているディジタル値とビットカウンタ31のカウンタ出力とを比較し、両者が一致したときにリセット(RST)信号をラッチ回路D38に出力する比較回路B37と、比較回路A36、比較回路B37の出力をラッチするラッチ回路D38とを有している。 Furthermore, the waveform converting circuit 3 compares the counter output of the digital value and the bit counter 31 latched by the latch circuit B34, and outputs a set (SET) signal when they match to the latch circuit D38, a comparator circuit A36 which resets the bit counter 31, compares the counter output of the digital value and the bit counter 31 latched by the latch circuit C35, the output when they match reset (RST) signal to the latch circuit D38 a comparison circuit B37 that, the comparator circuit A36, and a latch circuit D38 for latching the output of the comparison circuit B37.
【0028】 [0028]
ラッチ回路A30は、フラッシュA/D変換器2から出力されるディジタルデータをクロックLATCH-CK1の出力タイミング(立ち上がり)に同期してラッチする。 Latch circuit A30 latches in synchronism with the digital data output from the flash A / D converter 2 with the output timing of the clock LATCH-CK1 (rising).
また、ラッチ回路B34、ラッチ回路C35は、ROM−A32、ROM−B33からそれぞれ、出力されるデータをクロックLATCH-CK2の出力タイミング(立ち上がり)に同期してラッチする。 The latch circuit B34, a latch circuit C35, respectively from ROM-A32, ROM-B33, latches in synchronism with the data output to the output timing of the clock LATCH-CK2 (rising).
【0029】 [0029]
ROM−A32には、ディジタル値に応じたPWM信号の立ち上がりのタイミングを指定するタイミングデータが上記ディジタル値に対応するアドレスに格納されており、ROM−B33には、ディジタル値に応じたPWM信号の立下りのタイミングを指定するタイミングデータが上記ディジタル値に対応するアドレスに格納されている。 The ROM-A32, the timing data specifying the rising timing of the PWM signal corresponding to the digital value is stored in the address corresponding to the digital value, the ROM-B33, the PWM signal corresponding to the digital value timing data for specifying the timing of the fall is stored in the address corresponding to the digital value.
また、ビットカウンタ31は、22.6MHz(512fs)のクロックCK0(図5(A))で動作する5ビットのカウンタであり、16進表示で「00」から「1F」まで計数する32進カウンタである(図5(B))。 The bit counter 31 is a 5-bit counter that operates at clock CK0 (Fig 5 (A)) of 22.6MHz (512fs), 32-ary counter for counting from "00" to "1F" in hexadecimal notation it is (FIG. 5 (B)).
【0030】 [0030]
上記構成からなる波形変換回路3の動作を図5に示すタイミングチャートを参照して説明する。 Will be described with reference to the timing chart shown in FIG. 5 the operation of the waveform converting circuit 3 configured as described above. ディジタルデータが時刻t1でクロックLATCH-CK1の立ち上がりに同期してラッチ回路A30によりラッチされる(図5(E))。 Digital data is latched by the clock LATCH-CK1 latch circuit A30 in synchronization with the rising at time t1 (FIG. 5 (E)). ラッチ回路A30によりラッチされたディジタルデータ(ディジタル値)をアドレスとして、このアドレスがROM−A32、ROM−B33に入力される。 The digital data latched by the latch circuit A30 (digital value) as an address, the address is input to the ROM-A32, ROM-B33.
【0031】 [0031]
この結果、フラッシュA/D変換器2から出力されるディジタルデータの示すディジタル値に対応するPWM信号の立ち上がりのタイミングを示すタイミングデータがROM−A32より、また、上記ディジタルデータの示すディジタル値に対応するPWM信号の立ち下がりのタイミングを示すタイミングデータがROM−B33より読み出される。 As a result, the timing data indicating the rising timing of the PWM signal corresponding to the digital value indicated by the digital data output from the flash A / D converter 2 is from ROM-A32, also corresponding to the digital value indicated by the digital data timing data indicating the timing of the fall of the PWM signal that is read from the ROM-B33.
【0032】 [0032]
次いで、時刻t2でクロックLATCH-CK2の立ち上がりに同期して、ROM−A32、ROM−B33より読み出されたタイミングデータがラッチ回路B34、ラッチ回路C35にラッチされる(図5(F))。 Then, in synchronization with the rising edge of the clock LATCH-CK2 at time t2, ROM-A32, the timing data read from the ROM-B33 are latched in the latch circuit B34, a latch circuit C35 (FIG. 5 (F)). ここで、ROM−A32より読み出されたタイミングデータが「1F」であり、ROM−B33より読み出されたタイミングデータが「0A」であるとする。 Here, the timing data read from the ROM-A32 is "1F", the timing data read from the ROM-B33 is "0A".
【0033】 [0033]
ラッチ回路B34によりラッチされたタイミングデータ「1F」は比較回路A36に、ラッチ回路C35によりラッチされたタイミングデータ「0A」は比較回路B37にそれぞれ入力される。 The latch circuit timing data "1F" latched by B34 comparison circuit A36, the timing data "0A" latched by the latch circuit C35 is inputted to the comparison circuit B37.
比較回路A36では、ビットカウンタ31のカウンタ出力が「1F」となったときにおけるクロックCK0の立ち上がりのタイミングでラッチ回路D38にセット信号を出力すると共に、このセット信号をビットカウンタ31のリセット端子(RST)にリセット信号として出力する。 The comparator circuit A36, with the counter output of the bit counter 31 outputs a set signal to the latch circuit D38 at the rising edge of the clock CK0 in when it becomes "1F", the reset terminal of the bit counter 31 the set signal (RST ) to output as the reset signal.
【0034】 [0034]
この結果、ビットカウンタ31は「00」からカウント動作を開始すると共に、ラッチ回路D38より、時刻t3でハイレベルとなるPWM信号が出力される。 As a result, the bit counter 31 starts counting from "00", from the latch circuit D38, PWM signal is output as a high level at time t3.
その後、比較回路B37に入力されたタイミングデータ「0A」とビットカウンタ31のカウンタ出力とが一致したときにおけるクロックCK0の立ち上がりのタイミングt4で、比較回路B37はリセット(RST)信号をラッチ回路D38に出力する。 Then, at the rising timing t4 of the clock CK0 at the time when the inputted timing data as "0A" and the counter output of the bit counter 31 coincides with the comparator circuit B37, the comparison circuit B37 has a reset (RST) signal to the latch circuit D38 Output.
【0035】 [0035]
この結果、ラッチ回路D38より出力をローレベルとする。 As a result, the output to the low level from the latch circuit D38. このようにして時刻t3で立ち上がり、時刻t4で立ち下がるPWM信号が出力される(図5(D))。 Rises at time t3 this way, falls PWM signal at time t4 is output (Fig. 5 (D)). なお、図5(C)は波形変換回路3よりフラッシュA/D変換回路2に供給されるサンプリングクロックである。 Incidentally, FIG. 5 (C) is the sampling clock supplied from the waveform converting circuit 3 to the flash A / D converter circuit 2.
【0036】 [0036]
以上に説明した本発明の第1の実施の形態に係るD級増幅器によれば、入力信号を積分する積分回路1と、積分回路1の出力信号を高速でA/D変換するフラッシュA/D変換器2と、フラッシュA/D変換器2から出力されるディジタル値に応じたパルス幅のPWM信号を生成する波形変換回路3と、第1の電源と、第2の電源との間に接続される一対のMOSトランジスタ5、6からなり、該一対のMOSトランジスタ5、6の接続点が負荷51に接続されたスイッチング回路と、波形変換回路3から出力されるPWM信号に基づいて前記一対のMOSトランジスタ5、6を駆動する駆動回路4と、前記一対のMOSトランジスタ5、6の接続点と積分回路1の入力側とに接続され負荷51に供給する増幅器の出力信号を負帰還する帰還 According to the class-D amplifier according to the first embodiment of the present invention described above, the integration circuit 1 integrates an input signal, the flash A / D to A / D converting the output signal of the integrating circuit at high speed the transducer 2, the waveform converting circuit 3 for generating a PWM signal having a pulse width corresponding to the digital value output from the flash a / D converter 2, connected to the first power supply, between the second power supply is a pair of MOS transistors 5 and 6 is a switching circuit for connecting point is connected to the load 51 of the pair of MOS transistors 5 and 6, the pair of on the basis of a PWM signal output from the waveform converting circuit 3 a driving circuit 4 for driving the MOS transistors 5 and 6, the feedback of the negative feedback of the output signal of the amplifier is supplied to the input side and is connected to the load 51 at the connection point between the integrating circuit 1 of the pair of MOS transistors 5 and 6 路(帰還用抵抗RNF)とを有するので、S/Nの向上及び低歪率化の向上が図れる。 Because and a road (feedback resistor RNF), thereby improving the improvement and low distortion factor of the S / N.
【0037】 [0037]
また、本発明の第1の実施の形態に係るD級増幅器によれば、波形変換回路3は、ディジタル値に対応するパルス幅のPWM信号の波形情報を記憶する記憶手段としてのROM−A32、ROM−B33と、フラッシュA/D変換器2から出力されたディジタル値に基づいてROM−A32、ROM−B33よりPWM信号の波形情報を読み出す読み出し手段としてのラッチ回路A30、ラッチ回路B34、ラッチ回路C35と、読み出された波形情報に基づいてPWM信号を出力する出力手段としてのビットカウンタ31、比較回路A36、比較回路B37及びラッチ回路D38とを有するので、スイッチング周波数を管理でき、同期関係にある信号、例えば、1ビット信号を入力させることも可能になる。 In accordance with the class-D amplifier according to the first embodiment of the present invention, the waveform converting circuit 3, ROM-A32 as a storage means for storing the waveform information of the PWM signal having a pulse width corresponding to the digital value, ROM-B33 and the flash a / D converter 2 based on the output digital value from the ROM-A32, latch circuits A30 as reading means for reading the waveform information of the PWM signal from the ROM-B33, the latch circuit B34, a latch circuit and C35, the bit counter 31 as an output means for outputting a PWM signal based on the read waveform data, comparator circuit A36, because it has a comparator circuit B37 and a latch circuit D38, can manage the switching frequency, the synchronous relationship some signals, for example, it becomes possible to input the 1-bit signal.
【0038】 [0038]
次に、本発明の第2の実施の形態に係るD級増幅器の構成を図6に示す。 Next, the configuration of a class D amplifier according to a second embodiment of the present invention shown in FIG. 本実施の形態に係るD級増幅器が図1に示した第1の実施の形態に係るD級増幅器と構成上、異なるのは、帰還回路の構成が異なるのみで、他の構成は同一であるので、同一の要素には同一の符号を付して、重複する説明は省略する。 D-class amplifier with the configuration according to the first embodiment the class D amplifier according to this embodiment shown in FIG. 1, different from the configuration of the feedback circuit is different only, other configurations are the same since, the same elements are denoted by the same reference numerals, and redundant description.
【0039】 [0039]
同図に示すように、本実施の形態に係るD級増幅器では、増幅器の出力を積分回路1を入力側に帰還させる帰還回路を、前記負荷に供給する出力信号のうち高域周波数成分を通過させる第1の帰還ループと、前記出力信号のうち低域周波数成分を通過させる第2の帰還ループとからなる多重帰還回路で構成したことを特徴としている。 As shown in the figure, the class D amplifier according to the present embodiment, a feedback circuit for feeding back the output of the amplifier integration circuit 1 on the input side, through the high frequency components of the output signal supplied to said load a first feedback loop that is characterized by being configured in a multi-feedback circuit comprising a second feedback loop for passing the low frequency components of the output signal.
【0040】 [0040]
帰還回路のうち第1の帰還ループは、MOSトランジスタ5、6の接続点Pと積分回路1を構成するオペアンプ10の反転入力端子との間に、帰還用抵抗RNF1と帰還用コンデンサCNF1との直列回路を接続することにより形成される。 The first feedback loop of the feedback circuit between the inverting input terminal of the operational amplifier 10 constituting the connection point P and the integration circuit 1 of MOS transistors 5 and 6, the series of the feedback resistor RNF1 the feedback capacitor CNF1 It is formed by connecting the circuit.
また、第2の帰還ループは、インダクタンスL1、コンデンサC1からなるローパスフィルタの出力端と積分回路1を構成するオペアンプ10の反転入力端子との間に、帰還用抵抗RNF2、RNF3及び帰還用コンデンサCNF2からなるT型回路を接続することにより形成される。 The second feedback loop, the inductance L1, between the inverting input terminal of the operational amplifier 10 constituting the output terminal and the integrating circuit 1 of the low-pass filter comprising a capacitor C1, a feedback resistor RNF2, RNF3 and feedback capacitor CNF2 It is formed by connecting a T-type circuit consisting of.
【0041】 [0041]
このT型回路は、ローパスフィルタの出力端と積分回路1を構成するオペアンプ10の反転入力端子との間に帰還用抵抗RNF2、RNF3の直列回路を接続し、この直列回路における帰還用抵抗RNF2、RNF3の接続点と接地間に帰還用コンデンサCNF2を接続することにより第2の帰還ループを構成する。 The T-type circuit is connected a series circuit of the feedback resistor RNF2, RNF3 between the inverting input terminal of the operational amplifier 10 constituting the integrating circuit 1 and the output terminal of the low-pass filter, the feedback resistor in the series circuit RNF2, constituting the second feedback loop by connecting the feedback capacitor CNF2 between ground and the connection point of RNF3.
RNF1の抵抗値をRとし、帰還用コンデンサCNF1の容量値をCとすると、帰還用抵抗RNF2、RNF3の抵抗値はRNF2=RNF3=R/2、帰還用コンデンサCNF2の容量値はCNF2=4Cである。 The resistance value of RNF1 and R, and the capacitance value of the feedback capacitor CNF1 is C, the resistance value of the feedback resistor RNF2, RNF3 the RNF2 = RNF3 = R / 2, the capacitance value of the feedback capacitor CNF2 in CNF2 = 4C is there.
【0042】 [0042]
図7に示すように、第1の帰還ループにより負荷であるスピーカ51に供給する出力信号のうち高域周波数成分を通過させる周波数特性Q1が得られ、また第2の帰還ループによりスピーカ51に供給する出力信号のうち低域周波数成分を通過させる周波数特性Q2が得られ、結果として、周波数特性Q1、Q2を合成した低域から高域の周波数帯域にわたって平坦な周波数特性となる。 As shown in FIG. 7, the frequency characteristic Q1 to pass the high frequency components of the output signal supplied to the speaker 51 as a load by the first feedback loop is obtained, and supplied to the speaker 51 by the second feedback loop frequency characteristics Q2 for passing the low frequency components of the output signal that is obtained, as a result, a flat frequency characteristics over the frequency band of the high band from a low frequency obtained by combining the frequency characteristic Q1, Q2.
ここで、出力が−3dBとなるカットオフ周波数fcは、周波数特性Q1、Q2とも、fc=1/2πCRとなり、例えば、10KHzに選択される。 Here, the cut-off frequency fc output becomes -3dB is also frequency characteristic Q1, Q2, fc = 1 / 2πCR becomes, for example, is selected to 10 KHz.
【0043】 [0043]
本発明の第2の実施の形態に係るD級増幅器によれば、帰還回路は、前記負荷に供給する出力信号のうち高域周波数成分を通過させる第1の帰還ループと、前記出力信号のうち低域周波数成分を通過させる第2の帰還ループとから構成されるので、入力信号の周波帯域において、低域から高域にわたってS/Nの向上及び低歪率化の向上が図れる。 According to the class-D amplifier according to a second embodiment of the present invention, the feedback circuit includes a first feedback loop for passing the high frequency component of the output signal supplied to the load, one of the output signal because it is composed of a second feedback loop for passing the low frequency components, the frequency band of the input signal, the improvement of improvement and low distortion factor of the S / N over a high range from a low frequency can be achieved.
【0044】 [0044]
【発明の効果】 【Effect of the invention】
請求項1に記載の発明によれば、入力信号を積分する積分回路と、該積分回路の出力信号をA/D変換するフラッシュA/D変換器と、該フラッシュA/D変換器から出力されるディジタル値に応じたパルス幅のPWM信号を生成する波形変換回路と、第1の電源と、第2の電源との間に接続される一対のスイッチング素子からなり、該一対のスイッチング素子の接続点が負荷に接続されたスイッチング回路と、前記波形変換回路から出力されるPWM信号に基づいて前記一対のスイッチング素子を駆動する駆動回路と、前記一対のスイッチング素子の接続点と前記積分回路の入力側とに接続され前記負荷に供給する増幅器の出力信号を負帰還する帰還回路とを有するので、S/Nの向上及び低歪率化の向上が図れる。 According to the invention described in claim 1, an integrating circuit for integrating an input signal, and a flash A / D converter the output signal of the integrating circuit for converting A / D, is output from the flash A / D converter that a waveform converting circuit that generates a PWM signal having a pulse width corresponding to the digital value, a first power supply, a pair of switching elements connected between a second power supply, connection of the pair of switching elements a switching circuit point is connected to a load, a drive circuit for driving the pair of switching elements on the basis of the PWM signal output from the waveform converting circuit, the input of the integration circuit and the connection point of the pair of switching elements because it has a feedback circuit for negatively feeding back the output signal of the amplifier is supplied to connected to the side the load, thereby improving the improvement and low distortion factor of the S / N.
【0045】 [0045]
請求項2に記載の発明によれば、前記波形変換回路は、ディジタル値に対応するパルス幅のPWM信号の波形情報を記憶する記憶手段と、前記フラッシュA/D変換器から出力されたディジタル値に基づいて前記記憶手段よりPWM信号の波形情報を読み出す読み出し手段と、該読み出し手段により読み出された波形情報に基づいてPWM信号を出力する出力手段とを有するので、スイッチング周波数を管理でき、同期関係にある信号、例えば、1ビット信号を入力させることも可能になる。 According to the invention described in claim 2, wherein the waveform converting circuit includes a storage unit for storing the waveform information of the PWM signal having a pulse width corresponding to the digital value, the digital value output from the flash A / D converter reading means for reading the waveform information of the PWM signal from the storage means based on, since an output means for outputting a PWM signal based on the waveform information read by said reading means, to manage the switching frequency, synchronization signal having a relationship, for example, it becomes possible to input the 1-bit signal.
【0046】 [0046]
請求項3に記載の発明によれば、前記帰還回路は、前記負荷に供給する出力信号のうち高域周波数成分を通過させる第1の帰還ループと、前記出力信号のうち低域周波数成分を通過させる第2の帰還ループとから構成されるので、入力信号の周波帯域において、低域から高域にわたってS/Nの向上及び低歪率化の向上が図れる。 According to the invention described in claim 3, wherein the feedback circuit, passes through a first feedback loop for passing the high frequency component of the output signal supplied to the load, the low frequency components of said output signal because it is composed of a second feedback loop that, in the frequency band of the input signal, the improvement of improvement and low distortion factor of the S / N over a high range from a low frequency can be achieved.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 本発明の第1の実施の形態に係るD級増幅器の構成を示すブロック図。 1 is a block diagram showing the configuration of a class D amplifier according to the first embodiment of the present invention.
【図2】 図1に示したD級増幅器におけるフラッシュA/D変換器と波形変換回路との関係を示す構成図。 Figure 2 is a configuration diagram showing the relationship between flash A / D converter and a waveform converting circuit in the class-D amplifier shown in FIG.
【図3】 図1に示したフラッシュA/D変換器より出力されるディジタルデータと波形変換回路より出力されるPWM信号との関係を示す説明図。 Figure 3 is an explanatory diagram showing the relationship between the PWM signals output from the digital data and the waveform converting circuit output from the flash A / D converter shown in FIG.
【図4】 図1に示したD級増幅器における波形変換回路の具体的構成を示すブロック図。 4 is a block diagram showing a specific configuration of the waveform converting circuit in the class-D amplifier shown in FIG.
【図5】 図4に示した波形変換回路の各部の動作状態を示すタイミングチャート。 Figure 5 is a timing chart showing the various parts of the operating state of the waveform converting circuit shown in FIG.
【図6】 本発明の第2の実施の形態に係るD級増幅器の具体的構成を示すブロック図。 FIG. 6 is a block diagram showing a specific configuration of a class D amplifier according to a second embodiment of the present invention.
【図7】 図6に示した本発明の第2の実施の形態に係るD級増幅器における増幅器出力の周波数特性を示す特性図。 [7] characteristic diagram showing frequency characteristics of the amplifier output in a D-class amplifier according to a second embodiment of the present invention shown in FIG.
【図8】 従来のアナログ方式の他励式PWM増幅器の具体的構成を示すブロック図。 8 is a block diagram showing a specific configuration of the separately excited PWM amplifier of a conventional analog system.
【図9】 図8に示した従来の他励式PWM増幅器の各部の動作状態を示す波形図。 Figure 9 is a waveform chart showing an operating state of each part of the conventional separately excited PWM amplifier shown in FIG.
【図10】 従来の1ビット増幅器の構成を概念的に示したブロック図。 10 is a block diagram conceptually showing the configuration of a conventional 1-bit amplifier.
【図11】 図10に示した1ビット増幅器における入力信号と出力信号の波形を示す図。 11 is a diagram showing the waveform of the input signal and the output signal of the 1-bit amplifier shown in FIG. 10.
【符号の説明】 DESCRIPTION OF SYMBOLS
1…積分回路、2…フラッシュA/D変換器、3…波形変換回路、4…駆動回路、5、6…MOSトランジスタ、30、34、35、38…ラッチ回路、31…ビットカウンタ、32,33…ROM、36、37…比較回路、50…信号源、51…スピーカ 1 ... integrating circuit, 2 ... flash A / D converter, 3 ... waveform converting circuit, 4 ... driving circuit, 5, 6 ... MOS transistor, 30,34,35,38 ... latch circuit, 31 ... bit counter, 32, 33 ... ROM, 36, 37 ... comparison circuit, 50 ... signal source, 51 ... speaker

Claims (3)

  1. 入力信号を積分する積分回路と、 An integrating circuit for integrating an input signal,
    該積分回路の出力信号をA/D変換するフラッシュA/D変換器と、 The output signal of the integrating circuit and the flash A / D converter for converting A / D,
    該フラッシュA/D変換器から出力されるディジタル値に応じたパルス幅のPWM信号を生成する波形変換回路と、 A waveform conversion circuit for generating a PWM signal having a pulse width corresponding to the digital value output from the flash A / D converter,
    第1の電源と、第2の電源との間に接続される一対のスイッチング素子からなり、該一対のスイッチング素子の接続点が負荷に接続されたスイッチング回路と、 A first power supply, a pair of switching elements connected between a second power source, a switching circuit connecting point of the pair of switching elements connected to the load,
    前記波形変換回路から出力されるPWM信号に基づいて前記一対のスイッチング素子を駆動する駆動回路と、 A drive circuit for driving the pair of switching elements on the basis of the PWM signal output from the waveform converting circuit,
    前記一対のスイッチング素子の接続点と前記積分回路の入力側とに接続され前記負荷に供給する増幅器の出力信号を負帰還する帰還回路と、 A feedback circuit for negatively feeding back the output signal of said pair of input side and connected to an amplifier to be supplied to the load of the integrating circuit and the connection point of the switching elements,
    を有することを特徴とするD級増幅器。 Class D amplifier characterized in that it comprises a.
  2. 前記波形変換回路は、 The waveform converting circuit,
    ディジタル値に対応するパルス幅のPWM信号の波形情報を記憶する記憶手段と、 Storage means for storing waveform information of the PWM signal having a pulse width corresponding to the digital value,
    前記フラッシュA/D変換器から出力されたディジタル値に基づいて前記記憶手段よりPWM信号の波形情報を読み出す読み出し手段と、 Reading means for reading the waveform information of the PWM signal from the storage means based on the output digital values ​​from the flash A / D converter,
    該読み出し手段により読み出された波形情報に基づいてPWM信号を出力する出力手段と、 And output means for outputting a PWM signal based on the waveform information read by said reading means,
    を有することを特徴とする請求項1に記載のD級増幅器。 Class D amplifier according to claim 1, characterized in that it comprises a.
  3. 前記帰還回路は、前記負荷に供給する出力信号のうち高域周波数成分を通過させる第1の帰還ループと、前記出力信号のうち低域周波数成分を通過させる第2の帰還ループとから構成されることを特徴とする請求項1または2のいずれかに記載のD級増幅器。 The feedback circuit comprises a first feedback loop for passing the high frequency component of the output signal to be supplied to the load, and a second feedback loop for passing the low frequency components of said output signal class D amplifier according to claim 1 or 2, characterized in that.
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