JP3814326B2

JP3814326B2 - Video signal processing circuit

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Publication number: JP3814326B2
Application number: JP05408796A
Authority: JP
Inventors: 雅樹床井; 恵一葛本; 努連; 聡広常; 厚石津
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1996-02-15
Filing date: 1996-02-15
Publication date: 2006-08-30
Anticipated expiration: 2016-02-15
Also published as: JPH09224223A

Description

【０００１】
【発明の属する技術分野】
本発明は飛び越し走査の映像信号を順次走査の映像信号に変換する映像信号処理回路に関するものである。
【０００２】
【従来の技術】
飛び越し走査（インターレース走査）の映像信号を順次走査の映像信号に変換する走査線変換技術としては、従来ＥＤＴＶ受信機などに採用されている動き適応走査線補間処理などが存在する。この手法においては、映像信号に含まれる被写体の動きを検出し、被写体が静止している場合には前フィールドの信号を用いてフィールド間補間を行い、被写体が動いている場合には同一フィールド内の信号を用いてフィールド内補間処理を行い、補間走査線を作成する。
【０００３】
従来の映像信号処理回路としては、例えば特公平４−３１５１号公報などに示されているものがある。図１１は従来の映像信号処理回路の一例を示したブロック図である。この映像信号処理回路は被写体の動きに基づいて飛び越し走査の映像信号を順次走査の映像信号へ変換する回路である。
【０００４】
図１１において入力端子１０１は飛び越し走査の映像信号の入力端子である。フィールドメモリ１０２、１０３は夫々映像信号を１フィールド期間遅延するフィールドメモリであり、入力端子１０１における映像信号とフィールドメモリ１０３の出力端における映像信号は１フレーム分異なる。ラインメモリ１０４はフィールドメモリ１０２から出力される映像信号を１ライン期間遅延するラインメモリであり、その出力は加算器１０５に与えられる。加算器１０５はラインメモリ１０４の入力信号と出力信号とを加算する回路である。係数器１０６は加算器１０５の出力に係数１／２を乗算する回路であり、その出力は乗算器１０８に与えられる。
【０００５】
動き検出回路１０７は入力端子１０１の映像信号とフィールドメモリ１０３の映像信号とを入力し、画像の動きを検出する検出回路であり、画像の動きに応じて１〜０の値を持つ係数ｍを発生する。乗算器１０８は係数器１０６の出力信号に対して係数ｍを乗算する回路である。乗算器１０９はフィールドメモリ１０３の出力信号に対して係数（１−ｍ）を乗算する回路である。加算器１１０は乗算器１０８の出力と乗算器１０９の出力とを加算する回路であり、加算結果を倍速変換メモリ１１１に出力する。
【０００６】
倍速変換メモリ１１１は加算器１１０の出力する映像信号を記憶し、その水平走査期間を１／２に圧縮して倍レートで出力するメモリである。同様に倍速変換メモリ１１２はフィールドメモリ１０２の出力する映像信号を記憶し、その水平走査期間を１／２に圧縮して倍レートで出力するメモリである。選択回路１１３は倍速変換メモリ１１１、１１２の映像信号を１ライン周期で交互に読み出して順次走査の映像信号に変換する回路であり、その映像信号は出力端子１１４を介して出力される。
【０００７】
以上のように構成された従来の映像信号処理回路の動作を説明する。図１１において入力端子１０１には飛び越し走査の映像信号が入力されると、フィールドメモリ１０２、１０３によって夫々１フィールド期間遅延され、フィールドメモリ１０３から２フィールド即ち１フレーム期間遅延された映像信号が得られる。フィールドメモリ１０２の出力はラインメモリ１０４でさらに１ライン期間遅延され、この１ライン遅延信号と１ライン遅延されない信号とが加算器１０５で加算される。そしてこの加算信号は係数器１０６で振幅が１／２倍される。この信号処理によって同一フィールド内の上下ラインの平均値から補間走査線が生成され、乗算器１０８に入力される。
【０００８】
一方、フィールドメモリ１０３の出力はフィールド間補間のための補間走査線として乗算器１０９に入力される。動き検出回路１０７は入力映像信号とフィールドメモリ１０３の出力である１フレーム遅延信号との差分値を得て、それを基に画像の動きを検出する。そして動き検出回路１０７は映像の動きの程度に応じて係数ｍ（０≦ｍ≦１）を発生する。この係数ｍは被写体の動きがある場合１に近づき、静止している場合は０に近づく。
【０００９】
係数器１０６より出力されるフィールド内補間走査線は乗算器１０８においてｍ倍され、フィールドメモリ１０３より出力されるフィールド間補間走査線は乗算器１０９において（１−ｍ）倍される。そして乗算器１０８、１０９の各出力は加算器１１０において加算される。従って画像に動きがある場合は加算器１１０からはフィールド内補間走査線が出力され、画像が静止している場合はフィールド間補間走査線が出力され、映像の動きに適応した補間走査線を得ることができる。
【００１０】
以上のようにして得られた補間走査線は倍速変換メモリ１１１に入力され、フィールドメモリ１０２の出力である実走査線は倍速変換メモリ１１２に入力される。各倍速変換メモリ１１１、１１２では通常の速度で書き込まれた走査線の画素データがその２倍の速度で読み出される。選択回路１１３は倍速変換メモリ１１１と１１２の出力を１ライン周期で交互に切り換えて映像信号を順次走査化し、出力端子１１４より出力する。
【００１１】
【発明が解決しようとする課題】
しかしながら前記のような構成では、まず第１に動き検出回路に相当な回路規模を必要とする。第２に静止画領域はフィールド間処理が行われるため、ほぼ完全な補間が行えるが、動画領域では垂直方向の解像度が低下する。特に斜め線エッジの滑らかさが損なわれた映像となる。第３に動き検出の誤動作によって特に静止画を動画と判定した場合に、顕著な画質劣化を生じてしまうなどの課題を有していた。
【００１２】
本発明は、このような従来の問題点に鑑みてなされたものであって、請求項１記載の発明は、動き検出回路を用いずにフィールド内補間とフィールド間補間を切り替えて良好な映像を得ることができる映像信号処理回路を提供することを目的とする。
【００１３】
また請求項３記載の発明は、前記目的に加え、動画領域の斜めエッジに対しても有効な走査線補間を行うことができる映像信号処理回路を提供することを目的とする。
【００１４】
更に請求項４記載の発明は、前記目的に加え、映像の動画領域においてフィールド間補間処理がなされた場合でも、映像が破綻することなく走査線補間を行うことができる映像信号処理回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
これらの課題を解決するため、本願の請求項１記載の発明は、飛び越し走査の映像信号から順次走査の映像信号に必要な補間走査線を生成する映像信号処理回路であって、連続する（ｎ−１）、ｎ、（ｎ＋１）フィールドの飛び越し走査の映像信号が入力されたとき、ｎ、（ｎ−１）フィールドの映像信号を夫々記憶する第１、第２のフィールドメモリと、前記第１のフィードメモリの出力として得られるｎフィールドの映像信号から、順次走査におけるｎフィールドの補間走査線を生成する補間手段と、前記補間手段の出力、前記第１のフィールドメモリの入力、前記第２のフィールドメモリの出力のうち、画素周期毎に中間の画素値を有するものを選択し、これを補間画素として補間走査線を生成する中間値選択手段と、を具備することを特徴とするものである。
【００１６】
また請求項２記載の発明では、前記補間手段は、同一フィールドの垂直方向に位置する画素値より補間画素値を算出し、補間走査線を生成することを特徴とするものである。
【００１７】
このような構成により、隣接した３フィールドの映像信号を得て、中央フィールド（現フィールド）のフィールド内補間走査線と前後フィールドの走査線の中間値を求めて補間走査線を生成する。こうすると動き検出回路を用いずにフィールド内とフィールド間の走査線補間処理を行うことができる。
【００１８】
また請求項３記載の発明では、前記補間手段は、補間対象画素を中心として同一フィールドの上下ラインの点対称関係に位置する画素値より補間画素値を算出し、補間走査線を生成することを特徴とするものである。
【００１９】
このような構成により、請求項１、２記載の発明の作用に加えて、フィールド内補間を補間画素を中心とする点対称関係に位置する画素を用いて行うことで、斜め線等の劣化のない走査線補間処理を行うことができる。
【００２０】
また請求項４記載記載のの発明は、飛び越し走査の映像信号から順次走査の映像信号に必要な補間走査線を生成する映像信号処理回路であって、連続する（ｎ−１）、ｎ、（ｎ＋１）フィールドの飛び越し走査の映像信号が入力されたとき、ｎ、（ｎ−１）フィールドの映像信号を夫々記憶する第１、第２のフィールドメモリと、前記第１のフィードメモリの出力として得られるｎフィールドの映像信号から、順次走査の補間位置における画素値を生成する第１の補間手段と、前記第１のフィードメモリの出力として得られるｎフィールドの映像信号から、順次走査の補間画素値を算出し、補間走査線を生成する第２の補間手段と、前記第１の補間手段の出力、前記第１のフィールドメモリの入力、前記第２のフィールドメモリの出力のうち、画素周期毎に中間の画素値を有するものを判定する中間値判定手段と、前記第１のフィールドメモリに入力される映像信号の垂直高域成分を抽出する第１のフィルター手段と、前記第２のフィールドメモリから出力される映像信号の垂直高域成分を抽出する第２のフィルター手段と、前記第１の補間手段と前記第１のフィルター手段との加算値、前記第２の補間手段の出力値、前記第１の補間手段と前記第２のフィルター手段との加算値のいずれかを、前記中間値判定手段の判定結果に応じて選択して順次走査の補間走査線を生成する選択手段と、を具備することを特徴とするものである。
【００２１】
また請求項５記載の発明では、前記選択手段は、前記中間値判定手段によって、前記第２のフィールドメモリの出力値が中間値をとると判定されたときは、前記第１の補間手段と前記第２のフィルター手段との加算値を選択し、前記第１の補間手段の出力値が中間値をとると判定されたときは、前記第２の補間手段の出力値を選択し、前記第１のフィールドメモリの入力値が中間値をとると判定されたときは、前記第１の補間手段と前記第１のフィルター手段との加算値を選択することを特徴とするものである。
【００２２】
また請求項６記載記載の発明では、前記第１の補間手段は、同一フィールドにおける垂直方向に位置する画素値より補間画素値を算出することを特徴とするものである。
【００２３】
また請求項７記載の発明では、前記第２の補間手段は、補間対象画素を中心として点対称関係に位置する同一フィールドの上下ラインの画素値より補間画素値を算出し、補間走査線を生成することを特徴とするものである。
【００２４】
また請求項８記載の発明は、飛び越し走査の映像信号から順次走査の映像信号に必要な補間走査線を生成する映像信号処理回路であって、連続する（ｎ−１）、ｎ、（ｎ＋１）フィールドの飛び越し走査の映像信号が入力されたとき、ｎ、（ｎ−１）フィールドの映像信号を夫々記憶する第１、第２のフィールドメモリと、前記第１のフィードメモリの出力として得られるｎフィールドの映像信号から、順次走査におけるｎフィールドの補間走査線を生成する補間手段と、前記補間手段の出力、前記第１のフィールドメモリの入力、前記第２のフィールドメモリの出力のうち、画素周期毎に中間の画素値を有するものを判定する中間値判定手段と、前記第１のフィールドメモリに入力される映像信号の垂直高域成分を抽出する第１のフィルター手段と、前記第２のフィールドメモリから出力される映像信号の垂直高域成分を抽出する第２のフィルター手段と、前記第１のフィルター手段の出力、前記第２のフィルター手段の出力、零値のいずれかを前記中間値判定手段の判定結果に応じて選択する選択手段と、前記選択手段の出力に前記補間手段の出力を加算して順次走査の補間走査線を生成する加算手段と、を具備することを特徴とするものである。
【００２５】
また請求項９記載の発明では、前記選択手段は、前記中間値判定手段によって、前記第２のフィールドメモリの出力値が中間値をとると判定されたときは、前記第２のフィルター手段の出力を選択し、前記補間手段の出力値が中間値をとると判定されたときは、零値を選択し、前記第１のフィールドメモリの入力値が中間値をとると判定されたときは、前記第１のフィルター手段の出力を選択することを特徴とするものである。
【００２６】
更に請求項１０記載の発明では、前記補間手段は、補間対象画素を中心として同一フィールドの上下ラインの点対称関係に位置する画素値より補間画素値を算出し、補間走査線を生成することを特徴とするものである。
【００２７】
このような構成により、請求項１〜３記載の発明の作用に加えて、垂直方向の高域成分の加算でフィールド間補間を行うことにより、動画領域でフィールド間補間を行った場合でも視覚的に映像の破綻が生じない走査線補間処理を行うことができる。
【００２８】
【発明の実施の形態】
（実施の形態１）
本発明の第１実施形態（請求項１記載）における映像信号処理回路について図１のブロック図を用いて説明する。図１において入力端子１１は飛び越し走査の映像信号を入力する入力端子である。第１のフィールドメモリ１２及び第２のフィールドメモリ１３は飛び越し走査の映像信号を１フィールド期間遅延するＦＩＦＯタイプのフィールドメモリであり、直列に接続される。補間回路１４はフィールドメモリ１２の出力する映像信号を用いて、同一フィールド内の画素より補間走査線を生成する補間回路である。
【００２９】
フィールドメモリ１３の出力する映像信号の画素をＡとし、補間回路１４の出力する映像信号の画素をＢとし、入力端子１１の映像信号の画素をＣとすると、中間値選択回路１５は各画素Ａ、Ｂ、Ｃのレベルを比較し、中間レベルの画素を画素周期毎に選択する回路である。倍速変換メモリ１６、１７は入力された映像信号を記憶し、読み出し時に映像信号の水平走査期間を１／２に圧縮して倍レート記憶内容を出力するメモリである。倍速変換メモリ１６は中間値選択回路１５の出力を、倍速変換メモリ１７はフィールドメモリ１２の出力を速度変換する。選択回路１８は倍速変換メモリ１６、１７の出力を１ライン周期毎に切り替え、出力端子１９を介して順次走査の映像信号を生成する回路である。
【００３０】
このように構成された本実施形態の映像信号処理回路の動作を説明する。図１において入力端子１１には飛び越し走査の映像信号が入力されると、フィールドメモリ１２、１３によって夫々１フィールド期間遅延される。そしてフィールドメモリ１３から２フィールド即ち１フレーム期間遅延された映像信号が出力される。フィールドメモリ１２の出力は補間回路１４に入力され、ここで同一フィールド内の画素より補間処理が行われ、補間走査線が生成される。
【００３１】
補間回路１４で生成されたフィールド内補間走査線と、フィールド間補間のためのフィールドメモリ１３の出力と、入力端子１１の映像信号は中間値選択回路１５に入力される。中間値選択回路１５では入力される３画素Ａ、Ｂ、Ｃのうち、中間レベルの画素値を持つものを選択し、これを補間走査線の画素として出力する。
【００３２】
このようにして中間値選択回路１５で得られた補間走査線と、フィールドメモリ１２の出力である実走査線は夫々倍速変換メモリ１６と１７に入力される。倍速変換メモリ１６、１７では通常の速度で書き込まれた走査線の画素データが２倍の速度で読み出される。選択回路１８は倍速変換メモリ１６と１７の出力を１ライン周期で交互に切り換え、順次走査化した映像信号を出力端子１９より出力する。
【００３３】
フィールド内補間走査線を生成する補間回路１４の構成は、例えば図２に示すようなものとする。本図において補間回路１４Ａは、入力端子２１、ラインメモリ２２、加算器２３、係数器２４、出力端子２５により構成される。ラインメモリ２２は映像信号を１ライン期間遅延するメモリである。
【００３４】
このような構成の補間回路１４Ａにおいて、入力端子２１にはフィールドメモリ１２の出力する飛び越し走査の映像信号が入力される。この映像信号は加算器２３においてラインメモリ２２で１ライン期間遅延された映像信号と加算され、係数器２４で振幅が１／２倍される。したがって出力端子２５からは同一フィールド内の上下ラインの平均値を有する補間走査線が出力される。
【００３５】
次に中間値選択回路１５の構成は、例えば図３（ａ）に示すようなものとする。即ち中間値選択回路１５は、入力端子３１〜３３、比較器３４ａ〜３４ｃと論理回路３４ｄとを含む中間値判定回路３４、選択回路３５、出力端子３６を含んで構成される。入力端子３１、３２、３２に入力される画素値を夫々Ａ、Ｂ、Ｃとするとき、比較器３４ａはＡ、Ｂの大小を比較し、Ａ＞Ｂの場合１を出力、Ａ＞Ｂでなければ０を出力する。同様に比較器３４ｂはＡ、Ｃの大小を比較し、比較器３４ｃはＢ、Ｃの大小を比較し、比較結果として１又は０を出力する。論理回路３４ｄは比較器３４ａ〜３４ｃでの比較結果を入力し、図３（ｂ）に示す真理値表に基づいてＡ、Ｂ、Ｃの選択制御信号を発生する。
【００３６】
さて入力端子３１，３２，３３に入力された隣接３フィールドの映像信号は比較器３４ａ、３４ｂ、３４ｃで大小関係が比較され、論理回路３４ａで中間値が判別される。選択回路３５では中間値判定回路３４の判別結果にしたがって、入力される３つの画素のうち中間の画素値を持つものを選択し、出力端子３６より中間値を出力する。
【００３７】
図４は中間値選択回路１５の出力を補間走査線として用いる原理を示す信号波形図である。図４の（ａ）、（ｂ）、（ｃ）はいずれも入力された映像信号に動きがある場合の画素値の変化を示している。図４（ａ）は特に動き始めの状態であり、（ａ１）は画素値がフィールド（ｎ−１）、ｎ、（ｎ＋１）にかけて減少し始める場合を、（ａ２）は画素値がフィールド（ｎ−１）、ｎ、（ｎ＋１）にかけて増加し始める場合を示している。図４（ｂ）は特に動き終わりの状態であり、（ｂ１）は画素値がフィールド（ｎ−１）、ｎ、（ｎ＋１）にかけて増加しなくなる場合を、（ｂ２）は画素値がフィールド（ｎ−１）、ｎ、（ｎ＋１）にかけて減少しなくなる場合を示している。また図４（ｃ）は特に動きの最中を示す状態で、（ｃ１）は画素値がフィールド（ｎ−１）、ｎ、（ｎ＋１）にかけて単調増加する場合を、（ｃ２）は画素値がフィールド（ｎ−１）、ｎ、（ｎ＋１）にかけて単調減少する場合を示している。
【００３８】
図４（ａ）のような画素値の変化パターンに対しては、補間走査線として（ｎ−１）フィールドの画素（●で示したフィールド）を選択することによって、現在のｎフィールドの実走査線と齟齬をきたさない補間走査線が得られる。図４（ｂ）のようなパターンに対しては、補間走査線として（ｎ＋１）フィールドの画素を選択する。更に図４（ｃ）のようなパターンに対しては、ｎフィールド自身の画素を選択することによってフィールド内の画素より補間走査線を生成する。こうしてフィールド内補間処理を行う。
【００３９】
一方、入力映像信号が静止画像である場合は、（ｎ−１）フィールドと（ｎ＋１）フィールドの画素値は等しくなるので、中間値選択回路１５は（ｎ＋１）フィールド又は（ｎ−１）フィールドの画素を補間走査線として選択し、フィールド間補間処理を行う。
【００４０】
以上のように本実施形態によれば、隣接する３フィールドの中間値をとって補間走査線を生成することで、動き検出を用いずに動画／静止画に関わらず良好な画質の走査線補間処理を行うことができる。
【００４１】
なおこの実施形態では、フィールド内補間走査線を生成する補間回路１４が上下２ラインの平均値によって補間処理を行う構成を示したが、補間画素に対して垂直方向に位置する画素より補間処理を行うものであれば、用いるライン数や係数はこの実施形態のものに限定されるものではないことは言うまでもない。
【００４２】
（実施の形態２）
次に本発明の第２実施形態（請求項３記載）における映像信号処理回路について図５のブロック図を用いて説明する。本実施形態の映像信号処理回路は、図１の補間回路１４を図５に示すようなブロック構成としたことが特徴である。この補間回路１４Ｂはフィールド内補間走査線を生成する回路であるが、他の回路構成は図１に示した第１実施形態のものと同様とする。
【００４３】
図５において入力端子２１は飛び越し走査の映像信号の入力端子であり、その信号はラインメモリ２２、Ｄフリップフロップ（ＤＦＦ）４１、減算器４８、加算器５１に与えられる。ＤＦＦ４１、４２は入力信号を１画素周期だけ遅延させる遅延器であり、互いに直列に接続されている。またＤＦＦ４３はラインメモリ２２の映像信号を１画素周期だけ遅延させる遅延器であり、ＤＦＦ４４と直列に接続されている。
【００４４】
ＤＦＦ４１の画素信号が時刻ｔで出力され、この時刻の画素を中心に考える。飛び越し走査のライン周期をＴとすると、減算器４８は入力端子２１から出力される時刻（ｔ＋１）の画素値と、ＤＦＦ４４から出力される時刻（ｔ−１−Ｔ）の画素値とを入力し、その差分値を生成する減算器である。また減算器４９はＤＦＦ４１から出力される時刻ｔの画素値と、ＤＦＦ４３から出力される時刻（ｔ−Ｔ）の画素値とを入力し、その差分値を生成する減算器である。同様に減算器５０はＤＦＦ４２から出力される時刻（ｔ−１）の画素値と、ラインメモリ２２から出力される時刻（ｔ＋１−Ｔ）の画素値とを入力し、その差分値を生成する減算器である。
【００４５】
絶対値回路（｜Ｘ｜）４５は減算器４８の出力を絶対値に変換する回路である。絶対値回路４６は減算器４９の出力を絶対値に変換する回路である。同様に絶対値回路４７は減算器５０の出力を絶対値に変換する回路である。加算器５１は入力端子２１から出力される時刻（ｔ＋１）の画素値と、ＤＦＦ４４から出力される時刻（ｔ−１−Ｔ）の画素値とを入力し、その加算値を生成する回路である。また加算器２３はＤＦＦ４１から出力される時刻ｔの画素値と、ＤＦＦ４３から出力される時刻（ｔ−Ｔ）の画素値とを入力し、その加算値を生成する回路である。同様に加算器５２はＤＦＦ４２から出力される時刻（ｔ−１）の画素値と、ラインメモリ２２から出力される時刻（ｔ＋１−Ｔ）の画素値とを入力し、その加算値を生成する回路である。
【００４６】
係数器５３は加算器５１の出力を係数１／２で乗算する回路である。係数器２４は加算器２３の出力を係数１／２で乗算する回路である。同様に係数器５４は加算器５２の出力を係数１／２で乗算する回路である。最小値判定回路５５は絶対値回路４５、４６、４７の出力を夫々入力して最小値を判定し、判定結果を選択回路５６に与える回路である。選択回路５６は最小値判定回路５５での判定結果に基づき、係数器５３、２４、５４のいずれかの出力を補間画素として選択する回路である。
【００４７】
このように構成された本実施形態の補間回路１４Ｂの動作について、図６を用いて説明する。図６は図５の補間回路１４Ｂの動作を説明するための画素配置図である。図５において入力端子２１に飛び越し走査の映像信号が入力されると、ＤＦＦ４１の入力端と出力端、及びＤＦＦ４２の出力端から水平３画素のデータが得られる（図６のｄ，ｅ，ｆ）。入力映像信号はラインメモリ２２で１ライン期間（時間Ｔ）遅延される。このためＤＦＦ４３、４４で１ライン遅れの水平３画素のデータが得られる（図６のａ，ｂ，ｃ）。
【００４８】
加算器５２と係数器５４では補間画素位置（図６の◎）に対して右上−左下方向の２画素（図６のｃ，ｄ）の平均値を算出し、選択回路５６に出力する。同様に加算器２３と係数器２４では垂直方向の２画素（図６のｂ，ｅ）の平均値を算出し、選択回路５６に出力する。更に加算器５１と係数器５３では左上−右下方向の２画素（図６のａ，ｆ）の平均値を算出し、選択回路５６に出力する。
【００４９】
一方、減算器５０と絶対値回路４７では右上−左下方向２画素の差分絶対値を、減算器４９と絶対値回路４６では垂直方向２画素の差分絶対値を、減算器４８と絶対値回路４５では左上−右下方向２画素の差分絶対値を夫々算出し、最小値判定回路５５に与える。最小値判定回路５５では、入力される３方向の画素対の差分絶対値より最小のものを判定し、選択回路５６を切り替える。選択回路５６では、最小値判定回路５５において差分絶対値が最小と判定された方向の画素対についてその平均値を選択し、出力端子２５から出力する。
【００５０】
第１実施形態では、フィールド内補間走査線を生成するのに、図２に示すような補間回路１４Ａを用いて補間画素に対して垂直方向のみの画素を用いて補間していた。これに対し、第２実施形態では図５に示すような補間回路１４Ｂを用いて補間画素に対して点対称関係に位置する画素を用いて補間する。補間方向の決定は差分絶対値が最小である方向、即ち画素相関が最も高い画素対の方向を検出する。このことにより、フィールド内補間における斜めエッジなどもきれいに補間することができ、フィールド内補間画像の画質が向上する。
【００５１】
また、特に本実施形態の構成ではフィールド内補間の画素方向決定の際、方向を誤ったために補間走査線として不適当な内挿処理がなされた場合でも、大きく逸脱した画素値は３フィールド中間値選択機能によって補正される。したがって、この補間回路と３フィールド中間値選択機能を用いることによって、相互効果でさらに良好な画質の走査線補間処理を行うことができる。
【００５２】
なおこの実施形態では、補間回路１４Ｂが補間画素に対して点対称関係にある上下２ラインの画素値の平均値より補間処理を行うとしたが、用いるライン数や係数はこの実施形態に限定されるものではないことは言うまでもない。さらにこの実施形態では補間に用いる点対称関係の画素対候補が上下６画素３方向の場合を示したが、方向の精度を上げるために更に細かく多くとっても良いこと言うまでもない。
【００５３】
（実施の形態３）
本発明の第３実施形態（請求項４記載）における映像信号処理回路について図７のブロック図を用いて説明する。図７において第１、第２実施形態と同一部分は同一の符号を付けて詳細な説明を省略する。本図に示す映像信号処理回路には、入力端子１１、第１のフィールドメモリ１２、第２のフィールドメモリ１３、倍速変換メモリ１６、１７、選択回路１８、出力端子１９が設けられていることは図１の第１実施形態と同様である。
【００５４】
第１の補間回路６１及び第２の補間回路６２はフィールドメモリ１２の映像信号を入力し、同一フィールド内の画素より補間処理を行う補間回路である。第１のフィルタ回路（Ｖ−ＨＰＦ）６３は入力端子１１の映像信号を入力し、垂直高域成分を抽出するハイパスフィルタである。第２のフィルタ回路６４はフィールドメモリ１３の出力する映像信号を入力し、垂直高域成分を抽出するハイパスフィルタである。加算器６５はフィルタ回路６３の出力と補間回路６１の出力を加算する回路である。加算器６６はフィルタ回路６４の出力と補間回路６１の出力を加算する回路である。加算器６５、６６の各出力、及び補間回路６２の出力は選択回路６８に与えられる。
【００５５】
中間値判定回路６７は、フィールドメモリ１３の出力、補間回路６１の出力、入力端子１１の信号を夫々入力し、それらの画素値のうち中間値を判別して切り替え制御信号を生成する回路である。選択回路６８は中間値判定回路６７の切り替え制御信号に基づき、（ｎ−１）フィールドの垂直高域成分を含む画素値、ｎフィールドの画素値、（ｎ＋１）フィールドの垂直高域成分を含む画素値を選択する回路である。
【００５６】
このように構成された第３実施形態の映像信号処理回路の動作を説明する。図７において入力端子１１には飛び越し走査の映像信号が入力されると、フィールドメモリ１２、１３によってそれぞれ１フィールド期間遅延され、フィールドメモリ１３から２フィールド即ち１フレーム期間遅延した映像信号が出力される。フィールドメモリ１２の出力は補間回路６１に入力され、同一フィールド内の画素より補間処理が行わる。フィールドメモリ１２の出力は更に補間回路６２にも入力され、同一フィールド内の画素より補間処理が行われ、補間走査線が生成される。
【００５７】
フィールドメモリ１２の入力映像信号がフィルタ回路６３に入力されると、（ｎ＋１）フィールドの画像の垂直高域成分が抽出され、加算器６５で補間回路６１の出力するｎフィールドの画像に加算される。同様にフィールドメモリ１３の出力映像信号はフィルタ回路６４に入力されると、（ｎ−１）フィールドの画像の垂直高域成分が抽出され、加算器６６で補間回路６１の出力するｎフィールドの画像に加算される。補間回路６１の出力信号、入力端子の映像信号、フィールドメモリ１３の出力信号は、中間値判定回路６７に夫々入力される。中間値判定回路６７では入力される３信号のうち、中間の画素値を持つものを判定し、選択回路６８に切り替え制御信号を発生する。選択回路６８では中間値判定回路６７に入力される３入力のうち、フィールドメモリ１３の出力が中間値の場合は加算器６６の出力を、補間回路６１の出力が中間値の場合は補間回路６２の出力を、フィールドメモリ１２の入力映像信号が中間値の場合は加算器６５の出力を選択し、これを補間走査線として出力する。
【００５８】
このようにして得られた補間走査線は倍速変換メモリ１６に入力され、フィールドメモリ１２の出力である実走査線は倍速変換メモリ１７に入力される。倍速変換メモリ１６、１７では通常の速度で書き込まれた走査線データがその２倍の速度で読み出される。選択回路１８は倍速変換メモリ１６と１７の出力を１ライン周期内で交互に切り換えて映像信号を順次走査化し、出力端子１９より出力する。
【００５９】
なお、補間回路６１は隣接した３フィールドで同一重心の走査線を得るための補間回路であり、その構成としては例えば図２に示したものと同様である。またフィルタ回路６３，６４の構成は例えば図８に示すようなものとなる。図８においてフィルタ回路（Ｖ−ＨＰＦ）は、入力端子７１、ラインメモリ７２、７３、加算器７４、係数器７５、７６、減算器７７、出力端子７８を含んで構成される。
【００６０】
図８の入力端子７１に図７のフィールドメモリ１２の入力信号、又はフィールドメモリ１３の出力信号が飛び越し走査の映像信号として入力される。この入力信号はラインメモリ７２と７３とで２ライン期間遅延された信号となり、この遅延信号と原信号とが加算器７４で加算される。この加算信号は係数器７５で振幅が１／２倍される。またラインメモリ７２の出力は減算器７７において係数器７５の出力により減算され、更に係数器７６に入力されて振幅が１／４倍される。こうして垂直方向の広域成分が出力端子７８より出力される。
【００６１】
従ってこの構成例の場合、垂直方向３ラインの係数が（−１／８，１／４，−１／８）となる垂直高域フィルタが形成される。ちなみに補間回路６１は垂直方向２ラインの係数が（１／２，１／２）となる垂直低域フィルタとなる。フィールド内補間走査線を生成する第２の補間回路６２は例えば図５と同様の構成となっており、斜めエッジに対しても有効に補間処理がなされる。また中間値判定回路６７は例えば図３の中間値判定回路３４と同様の構成であり、入力３信号の大小を比較器で比較することによって中間値を判別している。
【００６２】
図９は１フレーム期間で被写体が重なってしまう映像の動きパターンを示した波形図である。通常、動き検出を用いた走査線補間回路は、フィールド内補間とフィールド間補間の切り替えをフレーム差分信号をもとに行っている。しかしながら図９に示した動きのパターンでは図中のα，β，γに示した領域に原理的にフレーム差分が検出できず、走査線補間処理として本来フィールド内補間を行うべきところをフィールド間補間することによる画質劣化が生じてしまうことがある。この領域は図４に示した３フィールド中間値選択機能によっても正しい補間走査線を得ることが困難である。
【００６３】
この実施形態では、第１及び第２実施形態のようにフィールド間補間する場合の補間走査線として前フィールド（ｎ−１フィールド）又は後フィールド（ｎ＋１フィールド）の走査線そのものをもってくるのではなく、前フィールド又は後フィールドの走査線の垂直高域成分のみフィールド間補間を行う構成となっている。このことによって、本来フィールド内補間を行うべきところでフィールド間補間された場合においても、２重像の残像として残る映像が垂直高域成分のみ限定されているために、視覚上認知されにくく画像の齟齬として認識されることがない。
【００６４】
以上のように本実施形態によれば、フィールド間補間を行う信号成分を映像の垂直高域成分に限定することによって、原理的に動きが検出できないような映像の動きパターンに対しても出力映像に齟齬を来すことなく、良好な画質の走査線補間処理を行うことができる。
【００６５】
なお本実施形態では、補間回路６１や補間回路６２が上下２ライン中の画素値を用いて補間処理を行う構成を示したが、ライン数や係数はこの実施形態に限定されるものではないことは言うまでもない。さらにフィルタ回路６３及び６４は垂直３ラインのフィルタ構成を示したが、同様にライン数や係数はこの実施形態に限定されるものではないことも言うまでもない。
【００６６】
（実施の形態４）
本発明の第４実施形態（請求項８記載）における映像信号処理回路について図１０のブロック図を用いて説明する。図１０では、図７の第３実施形態と同一部分は同一の符号を付けて詳細な説明を省略する。本実施形態が第３実施形態と異なる部分は、加算回路６５、６６がなく、第１のフィルタ回路６３及び第２のフィルタ回路６４の出力が直接選択回路６８に入力され、補間回路６２の出力に代えて固定値零が選択回路６８に入力されていることである。更に選択回路６８の出力部に加算器６９を設け、選択回路６８の出力に補間回路６１の出力を加算したものを補間走査線の映像信号として倍速変換メモリ１６に与えるようにしている。
【００６７】
このように構成された本実施形態の映像信号処理回路の動作を説明する。図１０において入力端子１１には飛び越し走査の映像信号が入力されると、フィールドメモリ１２、１３によって夫々１フィールド期間遅延され、フィールドメモリ１３から２フィールド即ち１フレーム期間遅延された映像信号が得られる。フィールドメモリ１２の出力は補間回路６１によって同一フィールド内の画素より補間処理が行われ、補間走査線が生成される。フィールドメモリ１２の入力、フィールドメモリ１３の出力は夫々フィルタ回路６３、６４で垂直高域成分が抽出される。
【００６８】
補間回路６１の出力信号は、フィールドメモリ１２の入力信号やフィールドメモリ１３の出力信号と共に中間値判定回路６７に入力される。中間値判定回路６７は入力された３信号のうち中間の値を持つものを判定し、選択回路６８に対して切り替え制御信号を発生する。選択回路６８では中間値判定回路６７に入力される３入力のうち、フィールドメモリ１３の出力が中間値の場合はフィルタ回路６４の出力を、補間回路６１の出力が中間値の場合は零値を、フィールドメモリ１２の入力が中間値の場合はフィルタ回路６３の出力を夫々選択し、選択結果を加算器６９に入力する。加算器６９では選択回路６８において選択された前／後フィールドの垂直高域成分又は零値と、補間回路６１の出力信号が加算され、その加算値が補間走査線として出力される。
【００６９】
このようにして得られた補間走査線と、フィールドメモリ１２の出力である実走査線とは、夫々倍速変換メモリ１６と１７に入力される。倍速変換メモリ１６、１７では、通常の速度で書き込まれた走査線データがその２倍の速度で読み出される。選択回路１８は倍速変換メモリ１６と１７の出力を１ライン周期で交互に切り換えて、順次走査化した映像信号を出力端子１９より出力する。
【００７０】
ここで補間回路６１は、例えば図２に示したものと同様な構成とする。フィルタ回路６３，６４の構成は、例えば図８に示したものと同様な構成とする。中間値判定回路６７は例えば図３の中間値判定回路３４と同様の構成とし、入力３信号の大小を比較器で比較することによって中間値を判別している。
【００７１】
本実施形態では第３実施形態の映像信号処理回路に対し、隣接する３フィールドで走査線の重心位置を合わせるための補間回路と、フィールド内補間走査線を生成する補間回路とを共用化して補間回路６１とする。またフィールド間補間を行うための加算器６９を選択回路６８の後に配置することによって回路規模の削減を図っている。
【００７２】
このように本実施形態によれば、より少ない回路規模で良好な画質の走査線補間処理を行うことができる。なお本実施形態では、補間回路６１が上下２ラインの画素データを用いて補間処理を行うものとしたが、ライン数や係数はこの実施形態に限定されるものではないことは言うまでもない。さらにフィルタ回路６３及び６４は垂直３ラインのフィルタ構成としたが、同様にライン数や係数はこの実施形態に限定されるものではないことも言うまでもない。
【００７３】
またいずれの実施例においても、２つの倍速変換メモリと選択回路とを用いて補間走査線と実走査線とを合成して順次走査の映像信号に変換したが、補間走査線と実走査線との合成方法はこの回路に限定されるものではない。また以上の映像信号処理回路は、飛び越し走査の映像信号を、フレーム周期が同一で２倍の走査線を有する順次走査の映像信号に変換するものとして説明した。しかし粗い走査線からより高精細な画像を得る手段として、この映像信号処理回路を利用することもできる。
【００７４】
【発明の効果】
以上説明したように、請求項１〜３記載の発明によれば、隣接した３フィールドの映像信号における画素値の中間値を選択して補間走査線を生成することによって、動き検出回路を用いることなくフィールド内とフィールド間の走査線補間を行うことができる。また動画／静止画に対応した良好な走査線補間処理を行うことができ、画質の改良効果は大きい。
【００７５】
また請求項３記載の発明によれば、請求項１記載の発明の効果に加えて、映像のエッジ方向を検出して補間処理を行うことによって、斜め線等の画質劣化のない走査線補間処理を行うことができ、その実用的効果は大きい。
【００７６】
また請求項４〜７記載の発明によれば、請求項３記載の発明の効果に加えて、フィールド内補間とフィールド間補間の判別が原理的に不可能な動きパターンにおいて、フィールド内補間をすべきところでフィールド間補間を行った場合でも、画像が破綻しない走査線補間処理を行うことができ、その実用的効果は大きい。
【００７７】
更に請求項８〜１０記載の発明によれば、請求項４〜７の発明の効果を１つの補間手段のみを用いて実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における映像信号処理回路の構成を示すブロック図である。
【図２】第１実施形態の映像信号処理回路に用いられる補間回路のブロック図である。
【図３】第１実施形態の映像信号処理回路に用いられる中間値選択回路のブロック図である。
【図４】第１実施形態の映像信号処理回路において、中間値選択による補間走査線の生成を行う原理図である。
【図５】本発明の第２実施形態の映像信号処理回路に用いられる補間回路のブロック図である。
【図６】第２実施形態の補間回路の動作を説明するための画素配置図である。
【図７】本発明の第３実施形態における映像信号処理回路の構成を示すブロック図である。
【図８】第３実施形態の映像信号処理回路に用いられるフィルタ回路のブロック図である。
【図９】第３実施形態の映像信号処理回路の動作を示す信号波形図である。
【図１０】本発明の第４実施形態における映像信号処理回路の構成を示すブロック図である。
【図１１】従来の映像信号処理回路の構成例を示すブロック図である。
【符号の説明】
１１，２１，３１，３２，３３，７１入力端子
１２，１３フィールドメモリ
１４，６１，６２補間回路
１５，６７中間値選択回路
１６，１７倍速変換メモリ
１８，３５，５６，６８選択回路
１９，２５，３６，７８出力端子
２２，７２，７３ラインメモリ
２３，５１，５２，６５，６６，７４，６９加算器
２４，５３，５４，７５，７６係数器
３４，６７中間値判定回路
３４ａ〜３４ｃ比較器
３４ｄ論理回路
４１，４２，４３，４４Ｄフリップフロップ
４５，４６，４７絶対値回路
４８，４９，５０，７７減算器
５５最小値判定回路
６３，６４フィルタ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a video signal processing circuit for converting interlaced scanning video signals into progressive scanning video signals.
[0002]
[Prior art]
As a scanning line conversion technique for converting an interlaced scanning (interlace scanning) video signal into a progressive scanning video signal, there is a motion adaptive scanning line interpolation process that has been conventionally used in EDTV receivers. In this method, the movement of the subject included in the video signal is detected, and when the subject is stationary, inter-field interpolation is performed using the signal of the previous field, and when the subject is moving, it is within the same field. Intra-field interpolation processing is performed using these signals to create an interpolation scanning line.
[0003]
An example of a conventional video signal processing circuit is disclosed in Japanese Patent Publication No. 4-3151. FIG. 11 is a block diagram showing an example of a conventional video signal processing circuit. This video signal processing circuit is a circuit for converting interlaced scanning video signals into sequential scanning video signals based on the movement of the subject.
[0004]
In FIG. 11, an input terminal 101 is an input terminal for video signals for interlaced scanning. Each of the field memories 102 and 103 is a field memory that delays the video signal by one field period, and the video signal at the input terminal 101 is different from the video signal at the output terminal of the field memory 103 by one frame. The line memory 104 is a line memory that delays the video signal output from the field memory 102 by one line period, and the output is given to the adder 105. The adder 105 is a circuit that adds the input signal and the output signal of the line memory 104. The coefficient unit 106 is a circuit that multiplies the output of the adder 105 by a coefficient ½, and the output is supplied to the multiplier 108.
[0005]
The motion detection circuit 107 is a detection circuit that receives the video signal of the input terminal 101 and the video signal of the field memory 103 and detects the motion of the image, and calculates a coefficient m having a value of 1 to 0 according to the motion of the image. appear. The multiplier 108 is a circuit that multiplies the output signal of the coefficient unit 106 by a coefficient m. The multiplier 109 is a circuit that multiplies the output signal of the field memory 103 by a coefficient (1-m). The adder 110 is a circuit that adds the output of the multiplier 108 and the output of the multiplier 109, and outputs the addition result to the double speed conversion memory 111.
[0006]
The double speed conversion memory 111 is a memory that stores the video signal output from the adder 110, compresses the horizontal scanning period to ½, and outputs it at a double rate. Similarly, the double speed conversion memory 112 is a memory that stores the video signal output from the field memory 102, compresses the horizontal scanning period by half, and outputs it at a double rate. The selection circuit 113 is a circuit that alternately reads out the video signals of the double speed conversion memories 111 and 112 in one line cycle and converts them into sequentially scanned video signals, and the video signals are output via the output terminal 114.
[0007]
The operation of the conventional video signal processing circuit configured as described above will be described. In FIG. 11, when an interlaced video signal is input to the input terminal 101, the field memories 102 and 103 respectively delay one field period, and the field memory 103 obtains a video signal delayed by two fields, that is, one frame period. . The output of the field memory 102 is further delayed by one line period in the line memory 104, and this one-line delayed signal and the signal not delayed by one line are added by the adder 105. Then, the amplitude of this sum signal is multiplied by 1/2 by the coefficient unit 106. By this signal processing, an interpolation scanning line is generated from the average value of the upper and lower lines in the same field, and is input to the multiplier 108.
[0008]
On the other hand, the output of the field memory 103 is input to the multiplier 109 as an interpolation scanning line for inter-field interpolation. The motion detection circuit 107 obtains a difference value between the input video signal and the 1-frame delay signal output from the field memory 103, and detects the motion of the image based on the difference value. The motion detection circuit 107 generates a coefficient m (0 ≦ m ≦ 1) according to the degree of motion of the video. The coefficient m approaches 1 when the subject is moving, and approaches 0 when the subject is stationary.
[0009]
The intra-field interpolation scanning line output from the coefficient unit 106 is multiplied by m in the multiplier 108, and the inter-field interpolation scanning line output from the field memory 103 is multiplied by (1−m) in the multiplier 109. The outputs of the multipliers 108 and 109 are added by an adder 110. Therefore, when the image has a motion, an intra-field interpolation scanning line is output from the adder 110, and when the image is stationary, an inter-field interpolation scanning line is output to obtain an interpolation scanning line adapted to the motion of the video. be able to.
[0010]
The interpolated scanning line obtained as described above is input to the double speed conversion memory 111, and the actual scanning line that is the output of the field memory 102 is input to the double speed conversion memory 112. In each of the double-speed conversion memories 111 and 112, the pixel data of the scanning line written at a normal speed is read out at a double speed. The selection circuit 113 alternately switches the outputs of the double speed conversion memories 111 and 112 in one line cycle, sequentially scans the video signal, and outputs it from the output terminal 114.
[0011]
[Problems to be solved by the invention]
However, in the configuration as described above, first, a considerable circuit scale is required for the motion detection circuit. Second, since the inter-field processing is performed in the still image area, almost complete interpolation can be performed, but the resolution in the vertical direction is reduced in the moving image area. In particular, an image in which the smoothness of the diagonal line edge is impaired is obtained. Thirdly, there has been a problem that remarkable image quality degradation occurs particularly when a still image is determined to be a moving image due to a malfunction in motion detection.
[0012]
The present invention has been made in view of such a conventional problem, and the invention according to claim 1 switches between intra-field interpolation and inter-field interpolation without using a motion detection circuit, and produces a good image. An object is to provide a video signal processing circuit that can be obtained.
[0013]
Another object of the present invention is to provide a video signal processing circuit capable of performing effective scanning line interpolation even on an oblique edge of a moving image area.
[0014]
In addition to the above object, a fourth aspect of the present invention provides a video signal processing circuit capable of performing scanning line interpolation without interfering with video even when inter-field interpolation processing is performed in a video moving image area. For the purpose.
[0015]
[Means for Solving the Problems]
In order to solve these problems, the invention according to claim 1 of the present application is a video signal processing circuit that generates an interpolated scanning line necessary for a video signal of progressive scanning from a video signal of interlace scanning, and is continuous (n -1), n, and (n + 1) fields when interlaced scanning video signals are input, the first and second field memories store the n and (n-1) field video signals, respectively. Interpolating means for generating n-field interpolation scanning lines in sequential scanning from the n-field video signal obtained as the output of the feed memory, the output of the interpolating means, the input of the first field memory, the second An intermediate value selection means for selecting an output having an intermediate pixel value for each pixel period and generating an interpolated scanning line by using this as an interpolated pixel from the output of the field memory; It is characterized by.
[0016]
According to a second aspect of the present invention, the interpolation means calculates an interpolation pixel value from a pixel value positioned in the vertical direction of the same field, and generates an interpolation scanning line.
[0017]
With such a configuration, video signals of three adjacent fields are obtained, and an intermediate value between the intra-field interpolation scanning line of the central field (current field) and the scanning lines of the preceding and following fields is obtained to generate the interpolation scanning line. This makes it possible to perform scanning line interpolation processing within and between fields without using a motion detection circuit.
[0018]
According to a third aspect of the present invention, the interpolation means calculates an interpolation pixel value from a pixel value located in a point-symmetrical relationship between the upper and lower lines of the same field with the interpolation target pixel as a center, and generates an interpolation scanning line. It is a feature.
[0019]
With such a configuration, in addition to the effects of the inventions of claims 1 and 2, by performing intra-field interpolation using pixels located in a point-symmetrical relationship with the interpolation pixel as the center, degradation of diagonal lines and the like is reduced. No scanning line interpolation processing can be performed.
[0020]
According to a fourth aspect of the present invention, there is provided a video signal processing circuit for generating an interpolated scanning line necessary for a video signal of sequential scanning from a video signal of interlaced scanning, wherein (n-1), n, ( When an n + 1) field interlaced video signal is input, it is obtained as an output of the first and second field memories for storing n and (n-1) field video signals, respectively, and the first feed memory. A first interpolation means for generating a pixel value at an interpolation position for sequential scanning from the n-field video signal, and an interpolated pixel value for sequential scanning from the n-field video signal obtained as an output of the first feed memory. A second interpolation unit that calculates an interpolated scanning line; an output of the first interpolation unit; an input of the first field memory; and an output of the second field memory Intermediate value determining means for determining one having an intermediate pixel value for each pixel period; first filter means for extracting a vertical high-frequency component of a video signal input to the first field memory; and the second The second filter means for extracting the vertical high frequency component of the video signal output from the field memory, the added value of the first interpolation means and the first filter means, and the output of the second interpolation means Selecting means for selecting one of a value and an addition value of the first interpolation means and the second filter means in accordance with a determination result of the intermediate value determination means, and generating an interpolated scanning line for sequential scanning; It is characterized by comprising.
[0021]
According to a fifth aspect of the present invention, when the intermediate value determining means determines that the output value of the second field memory has an intermediate value, the selecting means and the first interpolation means When the addition value with the second filter means is selected and it is determined that the output value of the first interpolation means takes an intermediate value, the output value of the second interpolation means is selected, and the first When it is determined that the input value of the field memory takes an intermediate value, an addition value of the first interpolation means and the first filter means is selected.
[0022]
The invention according to claim 6 is characterized in that the first interpolation means calculates an interpolated pixel value from a pixel value positioned in the vertical direction in the same field.
[0023]
According to a seventh aspect of the present invention, the second interpolation means calculates an interpolation pixel value from pixel values of upper and lower lines in the same field located in a point-symmetric relationship with the pixel to be interpolated as a center, and generates an interpolation scanning line. It is characterized by doing.
[0024]
The invention described in claim 8 is a video signal processing circuit for generating an interpolated scanning line necessary for a video signal of sequential scanning from a video signal of interlace scanning, and is continuous (n−1), n, (n + 1). When a video signal for interlaced scanning is input, the n and (n-1) field video signals are stored as first and second field memories, respectively, and n is obtained as an output of the first feed memory. Among the interpolation means for generating n-field interpolation scanning lines in sequential scanning from the video signal of the field, the output of the interpolation means, the input of the first field memory, and the output of the second field memory, Intermediate value determination means for determining each pixel having an intermediate pixel value, and a first filter for extracting a vertical high frequency component of a video signal input to the first field memory Means, second filter means for extracting vertical high-frequency components of the video signal output from the second field memory, output of the first filter means, output of the second filter means, zero A selection unit that selects one of the values according to a determination result of the intermediate value determination unit; an addition unit that adds an output of the interpolation unit to an output of the selection unit to generate an interpolation scanning line for sequential scanning; It is characterized by comprising.
[0025]
According to a ninth aspect of the present invention, when the intermediate value determining means determines that the output value of the second field memory has an intermediate value, the selecting means outputs the output of the second filter means. And when it is determined that the output value of the interpolation means takes an intermediate value, a zero value is selected, and when it is determined that the input value of the first field memory takes an intermediate value, The output of the first filter means is selected.
[0026]
Furthermore, in the invention according to claim 10, the interpolation means calculates an interpolation pixel value from a pixel value located in a point-symmetrical relationship between the upper and lower lines of the same field around the interpolation target pixel, and generates an interpolation scanning line. It is a feature.
[0027]
With such a configuration, in addition to the effects of the inventions of claims 1 to 3, by performing inter-field interpolation by adding high-frequency components in the vertical direction, even when inter-field interpolation is performed in a moving image region, visual Therefore, it is possible to perform scanning line interpolation processing that does not cause a video failure.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
A video signal processing circuit according to a first embodiment (claim 1) of the present invention will be described with reference to the block diagram of FIG. In FIG. 1, an input terminal 11 is an input terminal for inputting an interlaced scanning video signal. The first field memory 12 and the second field memory 13 are FIFO type field memories that delay interlaced video signals for one field period, and are connected in series. The interpolation circuit 14 is an interpolation circuit that generates an interpolation scanning line from pixels in the same field using the video signal output from the field memory 12.
[0029]
Assuming that the pixel of the video signal output from the field memory 13 is A, the pixel of the video signal output from the interpolation circuit 14 is B, and the pixel of the video signal at the input terminal 11 is C, the intermediate value selection circuit 15 has each pixel A , B, and C, and selects intermediate level pixels for each pixel period. The double-speed conversion memories 16 and 17 are memories for storing input video signals, and for compressing the horizontal scanning period of the video signals by half and outputting the double-rate storage contents at the time of reading. The double speed conversion memory 16 converts the output of the intermediate value selection circuit 15, and the double speed conversion memory 17 converts the output of the field memory 12. The selection circuit 18 is a circuit that switches the outputs of the double-speed conversion memories 16 and 17 for each line period and generates a video signal for sequential scanning via the output terminal 19.
[0030]
The operation of the video signal processing circuit of the present embodiment configured as described above will be described. In FIG. 1, when an interlaced scanning video signal is input to the input terminal 11, the field memories 12 and 13 respectively delay the signal by one field period. The field memory 13 outputs a video signal delayed by two fields, that is, one frame period. The output of the field memory 12 is input to the interpolation circuit 14, where interpolation processing is performed from the pixels in the same field, and an interpolation scanning line is generated.
[0031]
The intra-field interpolation scanning line generated by the interpolation circuit 14, the output of the field memory 13 for inter-field interpolation, and the video signal at the input terminal 11 are input to the intermediate value selection circuit 15. The intermediate value selection circuit 15 selects one of the three pixels A, B, and C that are input and has an intermediate level pixel value, and outputs it as a pixel of the interpolation scanning line.
[0032]
The interpolation scanning line thus obtained by the intermediate value selection circuit 15 and the actual scanning line which is the output of the field memory 12 are input to the double speed conversion memories 16 and 17, respectively. In the double speed conversion memories 16 and 17, the pixel data of the scanning line written at a normal speed is read out at a double speed. The selection circuit 18 alternately switches the outputs of the double speed conversion memories 16 and 17 in one line cycle and outputs the sequentially scanned video signals from the output terminal 19.
[0033]
The configuration of the interpolation circuit 14 that generates the intra-field interpolation scanning line is, for example, as shown in FIG. In this figure, the interpolation circuit 14A includes an input terminal 21, a line memory 22, an adder 23, a coefficient unit 24, and an output terminal 25. The line memory 22 is a memory that delays the video signal for one line period.
[0034]
In the interpolation circuit 14A having such a configuration, the interlaced scanning video signal output from the field memory 12 is input to the input terminal 21. This video signal is added to the video signal delayed by one line period in the line memory 22 in the adder 23, and the amplitude is halved in the coefficient unit 24. Therefore, an interpolation scanning line having an average value of the upper and lower lines in the same field is output from the output terminal 25.
[0035]
Next, the configuration of the intermediate value selection circuit 15 is, for example, as shown in FIG. That is, the intermediate value selection circuit 15 includes input terminals 31 to 33, an intermediate value determination circuit 34 including comparators 34a to 34c and a logic circuit 34d, a selection circuit 35, and an output terminal 36. When the pixel values input to the input terminals 31, 32, and 32 are A, B, and C, respectively, the comparator 34a compares A and B, outputs 1 when A> B, and A> B. If not, 0 is output. Similarly, the comparator 34b compares A and C in magnitude, and the comparator 34c compares B and C in magnitude, and outputs 1 or 0 as a comparison result. The logic circuit 34d receives the comparison results from the comparators 34a to 34c, and generates A, B, and C selection control signals based on the truth table shown in FIG.
[0036]
The video signals of the three adjacent fields input to the input terminals 31, 32, and 33 are compared in magnitude by the comparators 34a, 34b, and 34c, and the intermediate value is determined by the logic circuit 34a. The selection circuit 35 selects a pixel having an intermediate pixel value among the three input pixels according to the determination result of the intermediate value determination circuit 34 and outputs an intermediate value from the output terminal 36.
[0037]
FIG. 4 is a signal waveform diagram showing the principle of using the output of the intermediate value selection circuit 15 as an interpolation scanning line. (A), (b), and (c) of FIG. 4 show changes in pixel values when there is a motion in the input video signal. FIG. 4 (a) shows a state in which movement has started. (A1) shows a case where the pixel value starts to decrease over the fields (n−1), n and (n + 1), and (a2) shows a case where the pixel value is in the field (n -1), n, and (n + 1) are shown starting to increase. FIG. 4B shows a state in which the movement has ended, in which (b1) indicates that the pixel value does not increase over the fields (n−1), n, and (n + 1), and (b2) indicates that the pixel value does not increase in the field (n -1), n, and (n + 1). FIG. 4 (c) shows a state in particular during movement, (c1) shows a case where the pixel value monotonically increases over the fields (n−1), n and (n + 1), and (c2) shows a case where the pixel value is The case where it decreases monotonously over the fields (n−1), n and (n + 1) is shown.
[0038]
For the change pattern of the pixel values as shown in FIG. 4A, the actual scanning of the current n fields is performed by selecting the (n-1) field pixels (fields indicated by ●) as the interpolation scanning lines. An interpolated scanning line that does not interfere with the line is obtained. For the pattern as shown in FIG. 4B, a pixel in the (n + 1) field is selected as the interpolation scanning line. Further, for the pattern as shown in FIG. 4C, an interpolation scanning line is generated from the pixels in the field by selecting the pixels in the n field itself. In this way, intra-field interpolation processing is performed.
[0039]
On the other hand, when the input video signal is a still image, the pixel values of the (n−1) field and the (n + 1) field are equal, so that the intermediate value selection circuit 15 has the (n + 1) field or (n−1) field. A pixel is selected as an interpolation scanning line, and inter-field interpolation processing is performed.
[0040]
As described above, according to the present embodiment, an interpolation scanning line is generated by taking an intermediate value of three adjacent fields, so that scanning line interpolation with good image quality can be performed regardless of a moving image / still image without using motion detection. Processing can be performed.
[0041]
In this embodiment, the configuration in which the interpolation circuit 14 for generating the intra-field interpolation scanning line performs the interpolation processing by the average value of the upper and lower lines is shown. However, the interpolation processing is performed from the pixel positioned in the vertical direction with respect to the interpolation pixel. It goes without saying that the number of lines and coefficients used are not limited to those of this embodiment as long as they are used.
[0042]
(Embodiment 2)
Next, a video signal processing circuit according to a second embodiment (claim 3) of the present invention will be described with reference to the block diagram of FIG. The video signal processing circuit of this embodiment is characterized in that the interpolation circuit 14 of FIG. 1 has a block configuration as shown in FIG. This interpolation circuit 14B is a circuit for generating an intra-field interpolation scanning line, but the other circuit configuration is the same as that of the first embodiment shown in FIG.
[0043]
In FIG. 5, an input terminal 21 is an input terminal for interlaced scanning video signals, and the signal is given to the line memory 22, D flip-flop (DFF) 41, subtractor 48, and adder 51. DFFs 41 and 42 are delay devices that delay the input signal by one pixel period, and are connected in series with each other. The DFF 43 is a delay device that delays the video signal of the line memory 22 by one pixel period, and is connected in series with the DFF 44.
[0044]
The pixel signal of the DFF 41 is output at time t, and the pixel at this time is considered as the center. Assuming that the interlaced scanning line period is T, the subtracter 48 inputs the pixel value at time (t + 1) output from the input terminal 21 and the pixel value at time (t-1-T) output from the DFF 44. , A subtractor for generating the difference value. The subtractor 49 is a subtracter that inputs the pixel value at time t output from the DFF 41 and the pixel value at time (t−T) output from the DFF 43 and generates a difference value thereof. Similarly, the subtracter 50 receives the pixel value at the time (t−1) output from the DFF 42 and the pixel value at the time (t + 1−T) output from the line memory 22 and generates a difference value. It is a vessel.
[0045]
The absolute value circuit (| X |) 45 is a circuit that converts the output of the subtractor 48 into an absolute value. The absolute value circuit 46 is a circuit that converts the output of the subtractor 49 into an absolute value. Similarly, the absolute value circuit 47 is a circuit that converts the output of the subtracter 50 into an absolute value. The adder 51 is a circuit that inputs the pixel value at the time (t + 1) output from the input terminal 21 and the pixel value at the time (t-1-T) output from the DFF 44 and generates the added value. . The adder 23 is a circuit that inputs the pixel value at time t output from the DFF 41 and the pixel value at time (t−T) output from the DFF 43 and generates the added value. Similarly, the adder 52 receives the pixel value at the time (t−1) output from the DFF 42 and the pixel value at the time (t + 1−T) output from the line memory 22 and generates the added value. It is.
[0046]
The coefficient unit 53 is a circuit that multiplies the output of the adder 51 by a coefficient ½. The coefficient unit 24 is a circuit that multiplies the output of the adder 23 by a coefficient 1/2. Similarly, the coefficient unit 54 is a circuit that multiplies the output of the adder 52 by a coefficient 1/2. The minimum value determination circuit 55 is a circuit that inputs the outputs of the absolute value circuits 45, 46, and 47, determines the minimum value, and gives the determination result to the selection circuit 56. The selection circuit 56 is a circuit that selects one of the outputs of the coefficient units 53, 24, and 54 as an interpolation pixel based on the determination result of the minimum value determination circuit 55.
[0047]
The operation of the interpolation circuit 14B of the present embodiment configured as described above will be described with reference to FIG. FIG. 6 is a pixel arrangement diagram for explaining the operation of the interpolation circuit 14B of FIG. In FIG. 5, when an interlaced scanning video signal is input to the input terminal 21, data of three horizontal pixels is obtained from the input end and output end of the DFF 41 and the output end of the DFF 42 (d, e, f in FIG. 6). . The input video signal is delayed by one line period (time T) in the line memory 22. For this reason, horizontal three-pixel data delayed by one line is obtained by the DFFs 43 and 44 (a, b, and c in FIG. 6).
[0048]
The adder 52 and the coefficient unit 54 calculate an average value of two pixels (c and d in FIG. 6) in the upper right-lower left direction with respect to the interpolation pixel position (◎ in FIG. 6), and outputs the average value to the selection circuit 56. Similarly, the adder 23 and the coefficient unit 24 calculate the average value of two pixels in the vertical direction (b and e in FIG. 6) and output the result to the selection circuit 56. Further, the adder 51 and the coefficient unit 53 calculate an average value of two pixels (a and f in FIG. 6) in the upper left and lower right directions, and output them to the selection circuit 56.
[0049]
On the other hand, the subtractor 50 and the absolute value circuit 47 indicate the absolute difference value of the two pixels in the upper right-lower left direction, the subtractor 49 and the absolute value circuit 46 indicate the absolute difference value of the two pixels in the vertical direction, and the subtractor 48 and the absolute value circuit 45. Then, an absolute difference value of two pixels in the upper left and lower right directions is calculated and supplied to the minimum value determination circuit 55. The minimum value determination circuit 55 determines the minimum value from the absolute difference values of the input pixel pairs in the three directions, and switches the selection circuit 56. In the selection circuit 56, the average value is selected for the pixel pair in the direction in which the difference absolute value is determined to be minimum in the minimum value determination circuit 55, and is output from the output terminal 25.
[0050]
In the first embodiment, in order to generate the intra-field interpolation scanning line, the interpolation circuit 14A as shown in FIG. 2 is used to interpolate using the pixels only in the vertical direction with respect to the interpolation pixels. On the other hand, in the second embodiment, interpolation is performed using pixels located in a point-symmetrical relationship with respect to the interpolation pixels using an interpolation circuit 14B as shown in FIG. The interpolation direction is determined by detecting the direction having the smallest difference absolute value, that is, the direction of the pixel pair having the highest pixel correlation. As a result, it is possible to interpolate oblique edges and the like in intra-field interpolation, and the image quality of the intra-field interpolated image is improved.
[0051]
In particular, in the configuration of the present embodiment, when a pixel direction for intra-field interpolation is determined, even if an inappropriate interpolation process is performed as an interpolation scan line due to an incorrect direction, a pixel value that deviates greatly is a three-field intermediate value. It is corrected by the selection function. Therefore, by using this interpolation circuit and the three-field intermediate value selection function, it is possible to perform scanning line interpolation processing with even better image quality due to the mutual effect.
[0052]
In this embodiment, the interpolation circuit 14B performs the interpolation process from the average value of the pixel values of the upper and lower two lines that are in point symmetry with respect to the interpolation pixel. However, the number of lines and coefficients used are limited to this embodiment. Needless to say, it is not something. Furthermore, in this embodiment, the case where the pixel pair candidates having a point symmetry relationship used for the interpolation are in the upper and lower six pixels in the three directions, but it goes without saying that more and more may be taken in order to increase the direction accuracy.
[0053]
(Embodiment 3)
A video signal processing circuit according to a third embodiment (claim 4) of the present invention will be described with reference to the block diagram of FIG. In FIG. 7, the same parts as those of the first and second embodiments are denoted by the same reference numerals, and detailed description thereof is omitted. The video signal processing circuit shown in this figure is provided with an input terminal 11, a first field memory 12, a second field memory 13, double speed conversion memories 16, 17, a selection circuit 18, and an output terminal 19. This is the same as the first embodiment of FIG.
[0054]
The first interpolation circuit 61 and the second interpolation circuit 62 are interpolation circuits that receive video signals from the field memory 12 and perform interpolation processing from pixels in the same field. The first filter circuit (V-HPF) 63 is a high-pass filter that inputs a video signal from the input terminal 11 and extracts a vertical high-frequency component. The second filter circuit 64 is a high-pass filter that receives the video signal output from the field memory 13 and extracts a vertical high-frequency component. The adder 65 is a circuit that adds the output of the filter circuit 63 and the output of the interpolation circuit 61. The adder 66 is a circuit that adds the output of the filter circuit 64 and the output of the interpolation circuit 61. The outputs of the adders 65 and 66 and the output of the interpolation circuit 62 are given to the selection circuit 68.
[0055]
The intermediate value determination circuit 67 is a circuit that inputs the output of the field memory 13, the output of the interpolation circuit 61, and the signal of the input terminal 11, and determines the intermediate value of these pixel values to generate a switching control signal. . Based on the switching control signal of the intermediate value determination circuit 67, the selection circuit 68 is a pixel value including the (n-1) field vertical high frequency component, the n field pixel value, and the (n + 1) field vertical high frequency component. A circuit for selecting a value.
[0056]
The operation of the video signal processing circuit of the third embodiment configured as described above will be described. In FIG. 7, when an interlaced scanning video signal is input to the input terminal 11, the field memory 12, 13 delays one field period, and the field memory 13 outputs a video signal delayed by two fields, that is, one frame period. . The output of the field memory 12 is input to the interpolation circuit 61, and interpolation processing is performed from the pixels in the same field. The output of the field memory 12 is further input to the interpolation circuit 62, and interpolation processing is performed from the pixels in the same field to generate an interpolation scanning line.
[0057]
When the input video signal of the field memory 12 is input to the filter circuit 63, the vertical high frequency component of the (n + 1) field image is extracted and added to the n field image output from the interpolation circuit 61 by the adder 65. . Similarly, when the output video signal of the field memory 13 is input to the filter circuit 64, the vertical high-frequency component of the (n-1) field image is extracted, and the adder 66 outputs the n field image output from the interpolation circuit 61. Is added to The output signal of the interpolation circuit 61, the video signal of the input terminal, and the output signal of the field memory 13 are input to the intermediate value determination circuit 67, respectively. The intermediate value determination circuit 67 determines an input three signal having an intermediate pixel value and generates a switching control signal in the selection circuit 68. In the selection circuit 68, among the three inputs inputted to the intermediate value determination circuit 67, the output of the adder 66 is output when the output of the field memory 13 is an intermediate value, and the interpolation circuit 62 when the output of the interpolation circuit 61 is an intermediate value. When the input video signal of the field memory 12 is an intermediate value, the output of the adder 65 is selected and output as an interpolation scanning line.
[0058]
The interpolated scanning line obtained in this way is input to the double speed conversion memory 16, and the actual scanning line that is the output of the field memory 12 is input to the double speed conversion memory 17. In the double speed conversion memories 16 and 17, the scanning line data written at the normal speed is read out at twice the speed. The selection circuit 18 switches the outputs of the double speed conversion memories 16 and 17 alternately within one line period, sequentially scans the video signal, and outputs it from the output terminal 19.
[0059]
The interpolation circuit 61 is an interpolation circuit for obtaining scanning lines having the same center of gravity in adjacent three fields, and has the same configuration as that shown in FIG. 2, for example. The configuration of the filter circuits 63 and 64 is as shown in FIG. 8, the filter circuit (V-HPF) includes an input terminal 71, line memories 72 and 73, an adder 74, coefficient multipliers 75 and 76, a subtractor 77, and an output terminal 78.
[0060]
The input signal of the field memory 12 of FIG. 7 or the output signal of the field memory 13 is input to the input terminal 71 of FIG. 8 as a video signal for interlaced scanning. This input signal becomes a signal delayed by two line periods in the line memories 72 and 73, and this delayed signal and the original signal are added by the adder 74. The amplitude of this added signal is multiplied by 1/2 by a coefficient unit 75. The output of the line memory 72 is subtracted by the output of the coefficient unit 75 in the subtractor 77, and further input to the coefficient unit 76, where the amplitude is multiplied by 1/4. In this way, the vertical wide-area component is output from the output terminal 78.
[0061]
Therefore, in the case of this configuration example, a vertical high-pass filter is formed in which the coefficients of three lines in the vertical direction are (−1/8, 1/4, −1/8). Incidentally, the interpolation circuit 61 is a vertical low-pass filter in which the coefficients of two lines in the vertical direction are (1/2, 1/2). The second interpolation circuit 62 for generating the intra-field interpolation scanning line has the same configuration as that shown in FIG. 5, for example, and the interpolation processing is also effectively performed on the oblique edge. The intermediate value determination circuit 67 has the same configuration as the intermediate value determination circuit 34 shown in FIG. 3, for example, and determines the intermediate value by comparing the magnitudes of the three input signals with a comparator.
[0062]
FIG. 9 is a waveform diagram showing a motion pattern of a video where subjects overlap in one frame period. Normally, a scanning line interpolation circuit using motion detection switches between intra-field interpolation and inter-field interpolation based on a frame difference signal. However, in the motion pattern shown in FIG. 9, the frame difference cannot be detected in principle in the regions indicated by α, β, and γ in the figure, and the inter-field interpolation is originally performed as the scanning line interpolation processing. Degradation of image quality may occur due to this. In this region, it is difficult to obtain a correct interpolation scanning line even by the 3-field intermediate value selection function shown in FIG.
[0063]
In this embodiment, the scanning line of the previous field (n-1 field) or the subsequent field (n + 1 field) is not brought as an interpolation scanning line when inter-field interpolation is performed as in the first and second embodiments. The inter-field interpolation is performed only for the vertical high-frequency component of the scanning line of the previous field or the subsequent field. As a result, even when inter-field interpolation is originally performed where intra-field interpolation is to be performed, the video that remains as an afterimage of the double image is limited only by the vertical high-frequency component, so that it is difficult to visually perceive the image error. Will not be recognized as.
[0064]
As described above, according to the present embodiment, by limiting the signal component for performing inter-field interpolation to the vertical high-frequency component of the video, the output video can be output even for a video motion pattern in which motion cannot be detected in principle. Therefore, it is possible to perform scanning line interpolation processing with good image quality without causing any hesitation.
[0065]
In the present embodiment, the configuration in which the interpolation circuit 61 and the interpolation circuit 62 perform the interpolation processing using the pixel values in the upper and lower two lines is shown, but the number of lines and the coefficients are not limited to this embodiment. Needless to say. Furthermore, although the filter circuits 63 and 64 have shown a filter configuration of three vertical lines, it goes without saying that the number of lines and the coefficients are not limited to this embodiment.
[0066]
(Embodiment 4)
A video signal processing circuit according to a fourth embodiment (claim 8) of the present invention will be described with reference to the block diagram of FIG. In FIG. 10, the same parts as those of the third embodiment of FIG. The difference between this embodiment and the third embodiment is that there are no adder circuits 65 and 66, and the outputs of the first filter circuit 63 and the second filter circuit 64 are directly input to the selection circuit 68, and the output of the interpolation circuit 62 is output. Instead, a fixed value of zero is input to the selection circuit 68. Further, an adder 69 is provided at the output section of the selection circuit 68 so that the output of the selection circuit 68 plus the output of the interpolation circuit 61 is provided to the double speed conversion memory 16 as a video signal of the interpolation scanning line.
[0067]
The operation of the video signal processing circuit of the present embodiment configured as described above will be described. In FIG. 10, when an interlaced scanning video signal is input to the input terminal 11, the field memories 12 and 13 respectively delay one field period, and the field memory 13 obtains a video signal delayed by two fields, that is, one frame period. . The output of the field memory 12 is subjected to interpolation processing from pixels in the same field by the interpolation circuit 61, and an interpolation scanning line is generated. Vertical high-frequency components are extracted from the input of the field memory 12 and the output of the field memory 13 by the filter circuits 63 and 64, respectively.
[0068]
The output signal of the interpolation circuit 61 is input to the intermediate value determination circuit 67 together with the input signal of the field memory 12 and the output signal of the field memory 13. The intermediate value determination circuit 67 determines one of the three input signals having an intermediate value, and generates a switching control signal for the selection circuit 68. Of the three inputs inputted to the intermediate value determination circuit 67, the selection circuit 68 outputs the output of the filter circuit 64 when the output of the field memory 13 is an intermediate value, and sets the zero value when the output of the interpolation circuit 61 is an intermediate value. When the input to the field memory 12 is an intermediate value, the output of the filter circuit 63 is selected, and the selection result is input to the adder 69. The adder 69 adds the vertical high-frequency component or zero value of the previous / next field selected by the selection circuit 68 and the output signal of the interpolation circuit 61, and outputs the added value as an interpolation scanning line.
[0069]
The interpolated scanning line thus obtained and the actual scanning line which is the output of the field memory 12 are input to the double speed conversion memories 16 and 17, respectively. In the double speed conversion memories 16 and 17, the scanning line data written at the normal speed is read out at twice the speed. The selection circuit 18 alternately switches the outputs of the double speed conversion memories 16 and 17 in one line cycle, and outputs sequentially scanned video signals from the output terminal 19.
[0070]
Here, the interpolation circuit 61 has the same configuration as that shown in FIG. The configurations of the filter circuits 63 and 64 are the same as those shown in FIG. 8, for example. The intermediate value determination circuit 67 has the same configuration as the intermediate value determination circuit 34 shown in FIG. 3, for example, and determines the intermediate value by comparing the magnitudes of the three input signals with a comparator.
[0071]
In the present embodiment, the video signal processing circuit of the third embodiment is interpolated by sharing an interpolation circuit for adjusting the barycentric position of the scanning line in the adjacent three fields and an interpolation circuit for generating the intra-field interpolation scanning line. The circuit 61 is used. Further, an adder 69 for performing inter-field interpolation is arranged after the selection circuit 68 to reduce the circuit scale.
[0072]
As described above, according to this embodiment, it is possible to perform scanning line interpolation processing with good image quality with a smaller circuit scale. In the present embodiment, the interpolation circuit 61 performs the interpolation processing using the pixel data of the upper and lower two lines, but it goes without saying that the number of lines and the coefficients are not limited to this embodiment. Furthermore, although the filter circuits 63 and 64 have a vertical three-line filter configuration, it goes without saying that the number of lines and coefficients are not limited to this embodiment.
[0073]
In any of the embodiments, the interpolation scanning line and the actual scanning line are synthesized by using the two double speed conversion memories and the selection circuit and converted into the video signal of the sequential scanning. The synthesis method is not limited to this circuit. The above video signal processing circuit has been described as converting interlaced video signals into progressive video signals having the same frame period and double scanning lines. However, this video signal processing circuit can also be used as means for obtaining a higher definition image from a rough scanning line.
[0074]
【The invention's effect】
As described above, according to the first to third aspects of the present invention, the motion detection circuit is used by generating an interpolated scanning line by selecting an intermediate value of pixel values in the video signals of three adjacent fields. In addition, it is possible to perform scanning line interpolation within and between fields. Further, it is possible to perform a good scanning line interpolation process corresponding to a moving image / still image, and the effect of improving the image quality is great.
[0075]
According to the invention described in claim 3, in addition to the effect of the invention described in claim 1, by performing the interpolation process by detecting the edge direction of the video, the scanning line interpolation process without image quality degradation such as a diagonal line. The practical effect is great.
[0076]
According to the invention described in claims 4-7, in addition to the effect of the invention described in claim 3, intra-field interpolation is performed in a motion pattern in which discrimination between intra-field interpolation and inter-field interpolation is impossible in principle. Even when inter-field interpolation is performed, it is possible to perform scanning line interpolation processing in which an image does not fail, and its practical effect is great.
[0077]
Further, according to the inventions described in claims 8 to 10, the effects of the inventions in claims 4 to 7 can be realized by using only one interpolation means.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a video signal processing circuit in a first embodiment of the present invention.
FIG. 2 is a block diagram of an interpolation circuit used in the video signal processing circuit of the first embodiment.
FIG. 3 is a block diagram of an intermediate value selection circuit used in the video signal processing circuit of the first embodiment.
FIG. 4 is a principle diagram for generating an interpolated scanning line by selecting an intermediate value in the video signal processing circuit of the first embodiment.
FIG. 5 is a block diagram of an interpolation circuit used in a video signal processing circuit according to a second embodiment of the present invention.
FIG. 6 is a pixel arrangement diagram for explaining the operation of the interpolation circuit of the second embodiment.
FIG. 7 is a block diagram showing a configuration of a video signal processing circuit in a third embodiment of the present invention.
FIG. 8 is a block diagram of a filter circuit used in the video signal processing circuit of the third embodiment.
FIG. 9 is a signal waveform diagram showing an operation of the video signal processing circuit of the third embodiment.
FIG. 10 is a block diagram showing a configuration of a video signal processing circuit in a fourth embodiment of the present invention.
FIG. 11 is a block diagram illustrating a configuration example of a conventional video signal processing circuit.
[Explanation of symbols]
11, 21, 31, 32, 33, 71 Input terminals
12,13 Field memory
14, 61, 62 Interpolation circuit
15, 67 Intermediate value selection circuit
16,17 double speed conversion memory
18, 35, 56, 68 selection circuit
19, 25, 36, 78 Output terminal
22, 72, 73 line memory
23, 51, 52, 65, 66, 74, 69 Adder
24, 53, 54, 75, 76 Coefficient unit
34, 67 Intermediate value determination circuit
34a-34c comparator
34d logic circuit
41, 42, 43, 44 D flip-flop
45, 46, 47 Absolute value circuit
48, 49, 50, 77 Subtractor
55 Minimum value judgment circuit
63, 64 filter circuit

Claims

A video signal processing circuit for generating an interpolated scanning line necessary for a video signal for sequential scanning from a video signal for interlace scanning,
First and second field memories for storing video signals of n and (n-1) fields respectively when interlaced scanning video signals of continuous (n-1), n and (n + 1) fields are input. ,
Interpolating means for generating n-field interpolation scanning lines in sequential scanning from n-field video signals obtained as an output of the first feed memory;
Of the output of the interpolation means, the input of the first field memory, and the output of the second field memory, one having an intermediate pixel value for each pixel period is selected, and this is used as an interpolation pixel to set an interpolation scanning line. A video signal processing circuit comprising: intermediate value selection means for generating the video signal processing circuit.

The interpolation means includes
2. The video signal processing circuit according to claim 1, wherein an interpolated pixel value is calculated from a pixel value positioned in the vertical direction of the same field, and an interpolated scanning line is generated.

The interpolation means includes
2. The video signal processing according to claim 1, wherein an interpolated pixel value is calculated from a pixel value located in a point-symmetrical relationship between upper and lower lines of the same field with the pixel to be interpolated as a center, and an interpolated scanning line is generated. circuit.

A video signal processing circuit for generating an interpolated scanning line necessary for a video signal for sequential scanning from a video signal for interlace scanning,
First and second field memories for storing video signals of n and (n-1) fields respectively when interlaced scanning video signals of continuous (n-1), n and (n + 1) fields are input. ,
First interpolation means for generating a pixel value at an interpolation position for sequential scanning from an n-field video signal obtained as an output of the first feed memory;
Second interpolation means for calculating interpolated pixel values for sequential scanning from an n-field video signal obtained as an output of the first feed memory and generating an interpolated scanning line;
Intermediate value determining means for determining one of the outputs of the first interpolation means, the input of the first field memory, and the output of the second field memory having an intermediate pixel value for each pixel period;
First filter means for extracting a vertical high frequency component of a video signal input to the first field memory;
Second filter means for extracting a vertical high-frequency component of the video signal output from the second field memory;
Any one of an addition value between the first interpolation means and the first filter means, an output value from the second interpolation means, and an addition value between the first interpolation means and the second filter means, A video signal processing circuit comprising: selection means for generating an interpolated scanning line for sequential scanning by selecting according to the determination result of the intermediate value determination means.

The selection means includes
When the intermediate value determining means determines that the output value of the second field memory takes an intermediate value, the addition value of the first interpolation means and the second filter means is selected, and When it is determined that the output value of the first interpolation means takes an intermediate value, the output value of the second interpolation means is selected, and it is determined that the input value of the first field memory takes an intermediate value. 5. The video signal processing circuit according to claim 4, wherein an addition value of the first interpolation means and the first filter means is selected.

The first interpolation means includes
5. The video signal processing circuit according to claim 4, wherein an interpolated pixel value is calculated from a pixel value positioned in the vertical direction in the same field.

The second interpolation means includes
5. The video signal processing circuit according to claim 4, wherein an interpolation scanning line is generated by calculating an interpolation pixel value from pixel values of upper and lower lines of the same field located in a point symmetry relation with the interpolation target pixel as a center.

A video signal processing circuit for generating an interpolated scanning line necessary for a video signal for sequential scanning from a video signal for interlace scanning,
First and second field memories for storing video signals of n and (n-1) fields respectively when interlaced scanning video signals of continuous (n-1), n and (n + 1) fields are input. ,
Interpolating means for generating n-field interpolation scanning lines in sequential scanning from n-field video signals obtained as an output of the first feed memory;
Intermediate value determining means for determining one of the outputs of the interpolation means, the input of the first field memory, and the output of the second field memory having an intermediate pixel value for each pixel period;
First filter means for extracting a vertical high frequency component of a video signal input to the first field memory;
Second filter means for extracting a vertical high-frequency component of the video signal output from the second field memory;
A selection unit that selects one of the output of the first filter unit, the output of the second filter unit, and a zero value according to a determination result of the intermediate value determination unit;
An image signal processing circuit comprising: addition means for adding the output of the interpolation means to the output of the selection means to generate an interpolated scanning line for sequential scanning.

The selection means includes
When the intermediate value determination means determines that the output value of the second field memory takes an intermediate value, the output of the second filter means is selected, and the output value of the interpolation means determines the intermediate value. When it is determined that the input value is zero, a zero value is selected, and when it is determined that the input value of the first field memory is an intermediate value, the output of the first filter means is selected. The video signal processing circuit according to claim 8.

The interpolation means includes
9. The video signal processing circuit according to claim 8, wherein an interpolation scanning line is generated by calculating an interpolation pixel value from a pixel value located in a point-symmetrical relationship between upper and lower lines of the same field with the interpolation target pixel as a center.