JP3800031B2 - Digital data processing card, digital data processing host device, and digital data processing system - Google Patents
Digital data processing card, digital data processing host device, and digital data processing system Download PDFInfo
- Publication number
- JP3800031B2 JP3800031B2 JP2001139767A JP2001139767A JP3800031B2 JP 3800031 B2 JP3800031 B2 JP 3800031B2 JP 2001139767 A JP2001139767 A JP 2001139767A JP 2001139767 A JP2001139767 A JP 2001139767A JP 3800031 B2 JP3800031 B2 JP 3800031B2
- Authority
- JP
- Japan
- Prior art keywords
- digital data
- data processing
- signal
- card
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Description
【0001】
【発明の属する技術分野】
本発明は、デジタルデータ処理システムに関し、特に、例えば様々なアプリケーションに対応したモジュールを有するデジタルデータ処理カードと、そのデジタルデータ処理カードと送受信し、対応するアプリケーションを処理するデジタルデータ処理ホスト機器とで構成されるデジタルデータ処理システムに関する。
【0002】
【従来の技術】
近年、パーソナルコンピュータやAV(Audio&Video)機器等のデジタル機器の普及により、オーディオやコンピュータプログラムなどのデジタルデータが広く普及し、一般的になってきている。例えば、半導体メモリにコンパクトディスク(CD)などのオーディオデータを記録し再生する携帯型のオーディオ再生装置によれば、ユーザはCDに記録されたオーディオのデジタルデータをAAC(Advanced Audio coding)などで規格化された音声データの圧縮方式による圧縮が施され、少容量データに変換されて半導体メモリに記録することが可能となる。
【0003】
ここで、従来のデジタルデータ処理システムの構成および動作について、図7を参照しながら具体的に説明する。なお、図7は、従来の半導体メモリを使用した記録するデジタルデータ処理システムの一実施形態を示すブロック図である。
【0004】
図7に示すデジタルデータ処理システムのデジタルデータ記録ホスト機器201において、デジタルデータ読出部51は、オーディオのデジタルデータが記録されているCD50からそのデジタルデータを読み出すためのものであり、デジタルデータ記録処理部52は、デジタルデータ読出部51により読み出されたデジタルデータをAACのフォーマットに変換し圧縮する。圧縮されたデジタルデータは、カードインターフェース部53で規定の伝送フォーマットに変換され、記録媒体である半導体メモリで構成されるデジタルデータ記録カード200に送信する。このデジタルデータ読出部51、デジタルデータ記録処理部52、およびカードインターフェース部53の各機能は、ホスト制御部54に格納されたアプリケーションプログラムがマイコンにより実行されることにより実現される。
【0005】
デジタルデータ記録カード200において、デジタルデータ記録ホスト機器201より送信されたデジタルデータは、ホストインターフェース部61で伝送フォーマットから元の圧縮されたデジタルデータに変換される。ホストインターフェース部61は、カードメモリ制御部62を制御し、カードデータ蓄積部63に変換したデジタルデータを蓄積する。このホストインターフェース部61、およびカードメモリ制御部62は、カード制御部64に格納されたアプリケーションプログラムがマイコンにより実行されることにより実現される。
【0006】
また、デジタルデータ処理システムでは、デジタルデータ記録ホスト機器が読み出したデジタルデータを半導体メモリで構成されているデジタルデータ記録カードに蓄積するだけではなく、デジタルデータ記録カードに様々なアプリケーション機能を付加したデジタルデータ処理カードと、このデジタルデータ処理カードが受信したアプリケーションデータを受信し、処理するデジタルデータ処理ホスト機器で構成する機能が考えられている。そこで、アプリケーション機能を付加したデジタルデータ処理カードでは、付加しているアプリケーション機能に対応するアプリケーションデータを受信したことをデジタルデータ処理ホスト機器に対して通知する割込信号を生成する機能が設けられている。デジタルデータ処理ホスト機器は、そのカードからの割込信号を受信し、デジタルデータ処理カードが受信した対応アプリケーションデータを処理する。
【0007】
【発明が解決しようとする課題】
ところで、デジタルデータ処理システムでは、デジタルデータ記録ホスト機器が読み出したデジタルデータを半導体メモリで構成されているデジタルデータ記録カードに蓄積するだけではなく、デジタルデータ記録カードに様々なアプリケーション機能(無線通信機能、モデム機能等)を付加したデジタルデータ処理カードと、このデジタルデータ処理カードが受信したアプリケーションデータを受信し、処理するデジタルデータ処理ホスト機器で構成する機能が考えられている。
【0008】
そこで、アプリケーション機能を付加したデジタルデータ処理カードでは、付加しているアプリケーション機能に対応するアプリケーションデータを受信したことをデジタルデータ処理ホスト機器に対して通知する割込信号を生成する機能が設けられている。デジタルデータ処理ホスト機器は、そのカードからの割込信号を受信し、デジタルデータ処理カードが受信した対応アプリケーションデータを処理する。
【0009】
しかしながら、現状のデジタルデータ処理システムでは、小型のデジタルデータ処理カードを実現するために、限られた信号線でデジタルデータ処理ホスト機器とデータの送受信を行うため割込信号の専用線を有することが出来ないという問題を有している。
【0010】
また、デジタルデータ処理カードが発行する割込信号をデジタルデータ処理ホスト機器が受信し、対応するアプリケーションデータを処理出来るようになった後に、その割込信号を解除する機構が明確でないため、デジタルデータ処理カードにおいて、割込信号が解除されず発行し続け、デジタルデータ処理ホスト機器に対して割り込みがかかったままになってしまうという問題を有している。
【0011】
【課題を解決するための手段】
そこで、本発明は、上述の問題を鑑みてなされたものであり、デジタルデータ処理カードが対応するアプリケーションデータを受信したことを通知する割込信号をデジタルデータ信号ラインに付加して、デジタルデータ処理ホスト機器に対して発行し、その割込信号を受信したデジタルデータ処理ホスト機器が対応するアプリケーションデータを処理出来るようになると、デジタルデータ処理カードが発行する割込信号を解除する割込解除信号を生成し、規定の伝送フォーマットでデジタルデータ処理カードに送信するデジタルデータ処理ホスト機器と、そのデジタルデータ処理ホスト機器より発行された割込解除信号を特定の場所に格納し、その割込解除信号を判別すると、発行していた割込信号を解除するデジタルデータ処理カードで構成されるデジタルデータ処理システムとしたものである。
【0012】
具体的には、本発明に係るデジタルデータ処理カードは、デジタルデータ処理ホスト機器とのホストインターフェースを有し、アプリケーションモジュールを内蔵したデジタルデータ処理カードであって、前記アプリケーションモジュールがデータを受信したことをデジタルデータ処理ホスト機器に通知するための割込信号を生成する割込信号生成手段と、前記生成した割込信号を所定の伝送フォーマットでデジタルデータ処理ホスト機器に送信するホストインターフェース手段と、デジタルデータ処理ホスト機器より、割込信号を解除させるための割込解除信号を含むアプリケーション制御信号を受信し、所定の場所に格納するデータ蓄積手段とを備え、前記割込信号生成手段は、格納したアプリケーション制御信号から割込解除信号を判別し、発生している割込信号を解除させることを特徴とするデジタルデータ処理カードである。
【0013】
また、本発明に係るデジタルデータ処理ホスト機器は、アプリケーションモジュールを内蔵したデジタルデータ処理カードとのカードインターフェースを有し、該デジタルデータ処理カードとの間でアプリケーションデータを送受信するデジタルデータ処理ホスト機器であって、前記デジタルデータ処理カードからデジタルデータ処理カードが内蔵するアプリケーションモジュールに対応したアプリケーションデータを受信したことを通知する割込信号を受信し、割込信号の有無を判別後該アプリケーションに対応した処理を行うことを通知する割込信号受信手段と、該アプリケーションデータを処理するためのコマンドを生成するコマンド生成手段と、該アプリケーションデータに対応したデータ処理が出来るようになると、デジタルデータ処理カードが発生している該割込信号を解除するための割込解除信号を生成する割込解除信号生成手段と、生成した該割込解除信号をアプリケーション制御信号の所定の場所に付加し、デジタルデータ処理カードに送信するカードインターフェース手段と、を備えたことを特徴とするデジタルデータ処理ホスト機器である。
【0014】
また、本発明に係るデジタルデータ処理システムは、上記デジタルデータ処理カードとデジタルデータ処理ホスト機器とで構成されたデジタルデータ処理システムである。
【0015】
以上のデジタルデータ処理システムによれば、様々なアプリケーションを内蔵したデジタルデータ処理カードが、対応したアプリケーションデータを受信し、そのデータを受信したことを通知する割込信号を生成し、デジタルデータ処理ホスト機器に送信する。割込信号を受信したデジタルデータ処理ホスト機器は対応アプリケーションデータの処理するためのアプリケーション制御信号を生成し、同時に、割込信号を解除する割込解除信号を生成し、アプリケーション制御信号の特定の場所に付加してデジタルデータ処理カードに送信する。デジタルデータ処理カードは、所定の場所に格納されたアプリケーション制御信号から、割込解除信号を判別し割込信号を解除する。従って、このデジタルデータ処理システムは、受信したアプリケーションデータを誤動作することなく、確実に処理することが可能となる。
【0016】
【発明の実施の形態】
以下、本発明に係る実施のデジタルデータ処理システムの形態について、図面を参照しながら説明する。
【0017】
図1は、本発明のデジタルデータ処理ホスト機器とデジタルデータ処理カードで構成されるデジタルデータ処理システムの一実施形態を示す機能ブロック図である。
【0018】
はじめに、主として図1を参照しながら、本発明の実施の形態におけるデジタルデータ処理システムの構成について説明する。
デジタルデータ処理システムは、デジタルデータ処理カード100とデジタルデータ処理ホスト101とで構成され、デジタルデータ処理カード100は、アプリケーションモジュール1、カードメモリ制御部2、データ蓄積部3、割込信号生成部4、IOホストインターフェース部5、およびカード制御部6とを備えている。また、デジタルデータ処理ホスト101は、IOカードインターフェース部10、割込信号受信部11、ホストコマンド生成部12、割込解除信号生成部13、アプリケーション処理部14、およびホスト制御部15とを備えている。
【0019】
デジタルデータ処理カード100とデジタルデータ処理ホスト101は、デジタルデータ処理カード100を制御するためのデータを送受信するためのコマンド信号ライン(CMD)、対応したアプリケーションデータを送受信する4本のデータ信号ライン(DAT)、およびコマンド信号やデータ信号の基準信号となるクロックを送信するクロック信号ライン(CLK)の信号線で接続されている。
【0020】
デジタルデータ処理カード100において、対応しているアプリケーションデータを受信したアプリケーションモジュール1は、その受信したアプリケーションデータを処理し、規定のデジタルデータに変換する。ここで、アプリケーションモジュール1は、有線または無線通信を行うモジュールが想定されるが、他のアプリケーションであっても良い。また、データを受信する元は、外部端子からでも良くまたカード内の他の機能ブロックからデータを受信する場合であっても良い。アプリケーションモジュール1は、変換したアプリケーションデータを蓄積するために、カードメモリ制御部2を制御し、データ蓄積部3に変換したアプリケーションデータを蓄積する。また、アプリケーションデータを受信したアプリケーションモジュール1は、割込信号生成部4に、アプリケーションデータを受信したことを通知する。アプリケーションデータを受信したことを通知された割込信号生成部4は割込信号を生成し、IOホストインターフェース部5に送信する。IOホストインターフェース部5は、生成された割込信号を元に1本のデータ信号ライン(DAT1)のデータを規定の伝送フォーマットに変換して、デジタルデータ処理ホスト機器101に送信する。
【0021】
デジタルデータ処理ホスト機器101において、デジタルデータ処理カード100から送信された割込信号をIOカードインターフェース部10が受信し、元の割込信号に変換する。変換された割込信号は、割込信号受信部11で受信され、デジタルデータ処理カード100がアプリケーションデータを受信したことをホスト制御部15に通知する。ホストコマンド生成部12は、ホスト制御部15により制御され、デジタルデータ処理カード100が受信したアプリケーションデータを処理する制御信号を生成する。また、ホストコマンド生成部12は、アプリケーションデータを受信するための制御信号を生成すると同時に、割込解除信号生成部13を制御する。割込解除信号生成部13は、割込信号を解除するための割込解除信号を生成し、IOカードインターフェース部10で、アプリケーション制御信号の特定の場所に付加され、デジタルデータ処理カード100にコマンド信号ラインを介して、規定の伝送フォーマットで送信される。
【0022】
アプリケーション制御信号を受信したIOホストインターフェース部5は、カード制御部6の特定の場所に制御信号を格納する。カード制御部6は、格納された制御信号を判別して、IOホストインターフェース5を介して、カードメモリ制御部2を制御し、カードデータ蓄積部3に蓄積しているアプリケーションデータをデジタルデータ処理ホスト機器101に規定の伝送フォーマットで送信する。また、カード制御部6は、アプリケーション制御信号に含まれる割込解除信号を判別し、割込信号生成部4に送信する。割込解除信号を受信した割込信号生成部4はリセットされ、割込信号は解除される。
【0023】
デジタルデータ処理ホスト機器101において、アプリケーションデータを受信したIOカードインターフェース部10は、受信したアプリケーションデータを変換し、アプリケーション処理部14に送信する。アプリケーション処理部14は、受信したアプリケーションデータをデコードし、音声処理やデータ蓄積などの機能処理部へ送信される。
【0024】
デジタルデータ処理カード内のアプリケーションモジュール1、割込信号生成部4、およびIOホストインターフェース部5は、カード制御部6に格納されたアプリケーションプログラムにより実行されることにより実現される。
【0025】
デジタルデータ処理ホスト機器内のIOカードインターフェース部10、ホストコマンド生成部12、およびアプリケーション処理部14は、ホスト制御部15に格納されたアプリケーションプログラムにより実行されることにより実現される。
【0026】
次に、図2(a)、(b)〜図6(a),(b)も参照しながら、本発明の実施の形態におけるデジタルデータ処理システムの動作について説明する。ここで、コマンド信号ライン(CMD)で送信される制御信号には、デジタルデータ処理カードを制御するだけの制御信号と、デジタルデータ処理カードを制御したあとにカードより何らかの関連したデータがレスポンス信号およびデータ信号ラインを介して送られてくる制御信号がある。
【0027】
図2(a)は、データを伴わない制御信号における割込信号の発生のタイミングを示したタイミングチャートであり、図2(b)は、データを伴わない制御信号における割込信号の解除のタイミングを示したタイミングチャートである。図3(a)は、デジタルデータ処理ホスト機器がデジタルデータ処理カードからデータを読み出す場合における割込信号の発生のタイミングを示したタイミングチャートであり、図3(b)は、デジタルデータ処理ホスト機器がデジタルデータ処理カードからデータを読み出す場合における割込信号の解除のタイミングを示したタイミングチャートである。図4(a)は、デジタルデータ処理ホスト機器がデジタルデータ処理カードに対してデータを書き込む場合における割込信号の発生のタイミングを示したタイミングチャートであり、図4(b)は、デジタルデータ処理ホスト機器がデジタルデータ処理カードに対してデータを書き込む場合における割込信号の解除のタイミングを示したタイミングチャートである。図5(a)は、デジタルデータ処理ホスト機器がデジタルデータ処理カードからブロックデータを読み出す場合における割込信号の発生のタイミングを示したタイミングチャートであり、図5(b)は、デジタルデータ処理ホスト機器がデジタルデータ処理カードからブロックデータを読み出す場合における割込信号の解除のタイミングを示したタイミングチャートである。ここで、データ信号ラインを介して送信されるデータには、1つの制御信号に1つのブロックデータを送信するシングルデータ処理と1つの制御信号にいくつかのブロックのデータを続けて送信するブロックデータ処理とがある。図6(a)は、デジタルデータ処理ホスト機器がデジタルデータ処理カードに対してブロックデータを書き込む場合における割込信号の発生のタイミングを示したタイミングチャートであり、図6(b)は、デジタルデータ処理ホスト機器がデジタルデータ処理カードに対してブロックデータを書き込む場合における割込信号の解除のタイミングを示したタイミングチャートである。これらの図において、制御信号およびレスポンス信号が送受信する信号ライン(CMD)、データを送受信する(DAT[0]、DAT[1])、制御信号、レスポンス信号、およびデータの基準となるクロックを送信する信号ライン(CLK)、および割込信号が付加されて送信されるDAT1の状態を示すDAT[1]モードを書き表している。ここで、「S」は、各制御信号、レスポンス信号、およびデータ信号のはじまりを示すスタートビットである。「E」は、各制御信号、レスポンス信号、およびデータ信号の終了を示すエンドビットである。「D」は、各データを示すデータビットである。「L」は、ロー(Low)レベル状態を示すビットである。「H」は、ハイ(High)レベル状態を示すビットである。「Z」は、ハイインピーダンス(High Impedance)状態を示すビットである。
【0028】
これらの図に示されるように、割込信号生成部4で生成された割込信号はIOホストインターフェース部5で、特定の伝送フォーマットに変換され、特定の信号ライン(以下、「DAT1」ともいう)を介して、デジタルデータ処理カードからデジタルデータ処理ホスト機器に送信される。また、割込解除信号生成部13で生成された割込解除信号は、IOカードインターフェース部10においてホストコマンド生成部12で生成されたアプリケーション制御信号に付加され、特定の伝送フォーマットに変換され、コマンド信号ライン(CMD)を介して、デジタルデータ処理ホスト機器からデジタルデータ処理カードに送信される。
【0029】
図2(a)に示すように、データを伴わない制御信号の場合、割込信号はDAT1ラインすべての区間で発行できるようになっている。この図において、DAT1ラインは全区間「L」レベルになっており、割込信号を発生している状態を示している。図2(b)に示すように、アプリケーション制御信号が割込解除信号を送信すると、デジタルデータ処理カードはレスポンス信号のエンドビットまでに割込信号を解除する。この図において、DAT1ラインは、レスポンス信号のエンドビットで「L」レベルから「H」、および「Z」レベルに変化し、割込信号が解除されたことを示している。
【0030】
図3(a)に示すように、デジタルデータ処理ホスト機器がデジタルデータ処理カードからデータを読み出す場合、割込信号は読出データのエンドビットの2クロック後から次のアプリケーション制御信号のエンドビットまでの区間のDAT1ラインで発行できるようになっている。この図において、DAT1ラインが「L」レベルになっている区間が割込信号を発生している状態を示している。図3(b)に示すように、アプリケーション制御信号が割込解除信号を送信すると、デジタルデータ処理カードはレスポンス信号のエンドビットまでには割込信号を解除する。この図において、レスポンス信号の次の制御信号区間での割込信号発生区間において、DAT1は「Z」となっており、割込信号が解除されていることを示している。
【0031】
図4(a)に示すように、デジタルデータ処理ホスト機器がデジタルデータ処理カードに対してデータを書き込む場合、割込信号は書込データのエンドビットの2クロック後から次のアプリケーション制御信号のエンドビットまでの区間のDAT1ラインで発行できるようになっている。この図において、DAT1ラインが「L」レベルになっている区間が割込信号を発生している状態を示している。
【0032】
図4(b)に示すように、アプリケーション制御信号が割込解除信号を送信すると、デジタルデータ処理カードはレスポンス信号のエンドビットまでには割込信号を解除する。この図において、データ信号の次の制御信号区間での割込信号発生区間において、DAT1は「Z」となっており、割込信号が解除されていることを示している。
【0033】
図5(a)に示すように、デジタルデータ処理ホスト機器がデジタルデータ処理カードからブロックデータを読み出す場合、割込信号は読出データのエンドビットの2クロック後から次のアプリケーション制御信号のエンドビットまでの区間と、読出データ間では、読出データのエンドビットの2クロック後から2ビットの区間のDAT1ラインで発行できるようになっている。この図において、DAT1ラインの「L」レベル期間は割込信号を発生している状態を示している。
【0034】
図5(b)に示すように、アプリケーション制御信号が割込解除信号を送信すると、デジタルデータ処理カードはレスポンス信号のエンドビットまでには割込信号を解除する。この図において、ブロックデータ信号の次の制御信号区間での割込信号発生区間において、DAT1は「Z」となっており、割込信号が解除されていることを示している。
【0035】
図6(a)に示すように、デジタルデータ処理ホスト機器がデジタルデータ処理カードに対してブロックデータを書き込む場合、割込信号は書込データのエンドビットの2クロック後から次のアプリケーション制御信号のエンドビットまでの区間と、書込データ間では、書込データのエンドビットの2クロック後から2ビットの区間のDAT1ラインで発行できるようになっている。この図において、DAT1ラインの「L」レベル区間は割込信号を発生している状態を示している。
【0036】
図6(b)に示すように、アプリケーション制御信号が割込解除信号を送信すると、デジタルデータ処理カードは、レスポンス信号のエンドビットまでには割込信号を解除する。この図において、ブロックデータ信号の次の制御信号区間での割込信号発生区間において、DAT1は「Z」となっており、割込信号が解除されていることを示している。
【0037】
【発明の効果】
以上詳細に説明したように、本発明は、デジタルデータ処理システムの目的に応じて、デジタルデータ処理カードが対応したアプリケーションデータを受信したことをデジタルデータ処理ホスト機器に通知するための割込信号を発行し、デジタルデータ処理ホスト機器がその割込信号に応じて、受信したアプリケーションデータを処理する場合において、誤動作することなく、確実にデジタルデータ処理することが可能なデジタルデータ処理システムを提供できるという効果を有する。
【図面の簡単な説明】
【図1】本発明の実施の形態におけるデジタルデータ処理カードとデジタルデータ処理ホスト機器で構成されるデジタルデータ処理システムの構成を示すブロック図
【図2】(a)データを伴わない制御信号における割込信号の発生のタイミングを示すタイミングチャート
(b)データを伴わない制御信号における割込信号の解除のタイミングを示するタイミングチャート
【図3】(a)デジタルデータ処理ホスト機器がデジタルデータ処理カードからデータを読み出す場合における割込信号の発生のタイミングを示すタイミングチャート(b)デジタルデータ処理ホスト機器がデジタルデータ処理カードからデータを読み出す場合における割込信号の解除のタイミングを示すタイミングチャート
【図4】(a)デジタルデータ処理ホスト機器がデジタルデータ処理カードに対してデータを書き込む場合における割込信号の発生のタイミングを示すタイミングチャート
(b)デジタルデータ処理ホスト機器がデジタルデータ処理カードに対してデータを書き込む場合における割込信号の解除のタイミングを示すタイミングチャート
【図5】(a)デジタルデータ処理ホスト機器がデジタルデータ処理カードからブロックデータを読み出す場合における割込信号の発生のタイミングを示すタイミングチャート
(b)デジタルデータ処理ホスト機器がデジタルデータ処理カードからブロックデータを読み出す場合における割込信号の解除のタイミングを示すタイミングチャート
【図6】(a)デジタルデータ処理ホスト機器がデジタルデータ処理カードに対してブロックデータを書き込む場合における割込信号の発生のタイミングを示すタイミングチャート
(b)デジタルデータ処理ホスト機器がデジタルデータ処理カードに対してブロックデータを書き込む場合における割込信号の解除のタイミングを示すタイミングチャート
【図7】従来の半導体メモリを使用した記録するデジタルデータ処理システムの構成を示すブロック図
【符号の説明】
1 アプリケーションモジュール
2 カードメモリ制御部
3 データ蓄積部
4 割込信号生成部
5 IOホストインターフェース部
6 カード制御部
10 IOカードインターフェース部
11 割込信号受信部
12 ホストコマンド生成部
13 割込解除信号生成部
14 アプリケーション処理部
15 ホスト制御部
100 デジタルデータ処理カード
101 デジタルデータ処理ホスト機器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital data processing system, and in particular, a digital data processing card having a module corresponding to various applications, for example, and a digital data processing host device that transmits and receives the digital data processing card and processes the corresponding application. The present invention relates to a configured digital data processing system.
[0002]
[Prior art]
In recent years, with the spread of digital devices such as personal computers and AV (Audio & Video) devices, digital data such as audio and computer programs has become widespread and common. For example, according to a portable audio reproducing apparatus that records and reproduces audio data such as a compact disc (CD) in a semiconductor memory, a user can use digital audio data recorded on a CD with AAC (Advanced Audio Coding) or the like. The compressed audio data is compressed by the compression method, converted into small-capacity data, and can be recorded in the semiconductor memory.
[0003]
Here, the configuration and operation of a conventional digital data processing system will be specifically described with reference to FIG. FIG. 7 is a block diagram showing an embodiment of a digital data processing system for recording using a conventional semiconductor memory.
[0004]
In the digital data recording host device 201 of the digital data processing system shown in FIG. 7, the digital
[0005]
In the digital data recording card 200, the digital data transmitted from the digital data recording host device 201 is converted by the
[0006]
In the digital data processing system, digital data read by a digital data recording host device is not only stored in a digital data recording card composed of a semiconductor memory, but also a digital data recording card added with various application functions. A function constituted by a data processing card and a digital data processing host device that receives and processes application data received by the digital data processing card is considered. Therefore, a digital data processing card with an application function is provided with a function for generating an interrupt signal for notifying the digital data processing host device that application data corresponding to the added application function has been received. Yes. The digital data processing host device receives the interrupt signal from the card and processes the corresponding application data received by the digital data processing card.
[0007]
[Problems to be solved by the invention]
By the way, in the digital data processing system, not only the digital data read by the digital data recording host device is stored in the digital data recording card constituted by the semiconductor memory, but also various application functions (wireless communication functions) are applied to the digital data recording card. A function constituted by a digital data processing card with a modem function and the like and a digital data processing host device that receives and processes application data received by the digital data processing card is considered.
[0008]
Therefore, a digital data processing card with an application function is provided with a function for generating an interrupt signal for notifying the digital data processing host device that application data corresponding to the added application function has been received. Yes. The digital data processing host device receives the interrupt signal from the card and processes the corresponding application data received by the digital data processing card.
[0009]
However, in the current digital data processing system, in order to realize a small digital data processing card, it has a dedicated line for an interrupt signal to transmit / receive data to / from the digital data processing host device with a limited signal line. I have a problem that I can't.
[0010]
In addition, after the interrupt signal issued by the digital data processing card is received by the digital data processing host device and the corresponding application data can be processed, the mechanism for canceling the interrupt signal is not clear. In the processing card, there is a problem that the interrupt signal is continuously issued without being released, and the digital data processing host device remains interrupted.
[0011]
[Means for Solving the Problems]
Therefore, the present invention has been made in view of the above-mentioned problems, and an interrupt signal for notifying that the digital data processing card has received the corresponding application data is added to the digital data signal line, thereby performing digital data processing. Digital data processing issued to the host device and receiving the interrupt signal When the host device can process the corresponding application data, an interrupt release signal for canceling the interrupt signal issued by the digital data processing card is issued. A digital data processing host device that generates and transmits to a digital data processing card in a specified transmission format, and stores the interrupt release signal issued by the digital data processing host device in a specific location. Once identified, the digital data processing card is used to cancel the interrupt signal that was issued. It is obtained by a digital data processing system to be.
[0012]
Specifically, a digital data processing card according to the present invention is a digital data processing card having a host interface with a digital data processing host device and incorporating an application module, wherein the application module has received data. Interrupt signal generating means for generating an interrupt signal for notifying the digital data processing host device, host interface means for transmitting the generated interrupt signal to the digital data processing host device in a predetermined transmission format, and digital A data storage means for receiving an application control signal including an interrupt cancel signal for canceling the interrupt signal from a data processing host device and storing it in a predetermined location, wherein the interrupt signal generating means stores The interrupt release signal is determined from the application control signal. And a digital data processing card, characterized in that to release the interrupt signal is generated.
[0013]
A digital data processing host device according to the present invention is a digital data processing host device having a card interface with a digital data processing card incorporating an application module and transmitting / receiving application data to / from the digital data processing card. And receiving an interrupt signal notifying that the application data corresponding to the application module built in the digital data processing card is received from the digital data processing card, and determining the presence or absence of the interrupt signal and corresponding to the application When the interrupt signal receiving means for notifying that processing is to be performed, the command generating means for generating a command for processing the application data, and data processing corresponding to the application data can be performed, the digital data An interrupt cancel signal generating means for generating an interrupt cancel signal for canceling the interrupt signal generated by the processing card, and adding the generated interrupt cancel signal to a predetermined location of the application control signal; A digital data processing host device comprising card interface means for transmitting to a digital data processing card.
[0014]
A digital data processing system according to the present invention is a digital data processing system including the digital data processing card and a digital data processing host device.
[0015]
According to the above digital data processing system, a digital data processing card incorporating various applications receives the corresponding application data, generates an interrupt signal notifying that the data has been received, and the digital data processing host Send to device. Upon receiving the interrupt signal, the digital data processing host device generates an application control signal for processing the corresponding application data, and at the same time generates an interrupt release signal for canceling the interrupt signal, and a specific location of the application control signal To the digital data processing card. The digital data processing card determines an interrupt cancellation signal from the application control signal stored in a predetermined location, and cancels the interrupt signal. Therefore, this digital data processing system can reliably process the received application data without malfunctioning.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of a digital data processing system according to the present invention will be described with reference to the drawings.
[0017]
FIG. 1 is a functional block diagram showing an embodiment of a digital data processing system including a digital data processing host device and a digital data processing card according to the present invention.
[0018]
First, the configuration of the digital data processing system in the embodiment of the present invention will be described mainly with reference to FIG.
The digital data processing system includes a digital
[0019]
The digital
[0020]
In the digital
[0021]
In the digital data processing host device 101, the IO
[0022]
The IO host interface unit 5 that has received the application control signal stores the control signal in a specific location of the card control unit 6. The card control unit 6 discriminates the stored control signal, controls the card
[0023]
In the digital data processing host device 101, the IO
[0024]
The
[0025]
The IO
[0026]
Next, the operation of the digital data processing system in the embodiment of the present invention will be described with reference to FIGS. 2 (a) and 2 (b) to FIGS. 6 (a) and 6 (b). Here, the control signal transmitted on the command signal line (CMD) includes a control signal that only controls the digital data processing card, and some related data from the card after controlling the digital data processing card. There is a control signal sent via the data signal line.
[0027]
FIG. 2A is a timing chart showing the generation timing of an interrupt signal in a control signal without data, and FIG. 2B is the release timing of the interrupt signal in a control signal without data. It is the timing chart which showed. FIG. 3A is a timing chart showing the timing of generation of an interrupt signal when the digital data processing host device reads data from the digital data processing card, and FIG. 3B is a digital data processing host device. 5 is a timing chart showing the timing of releasing an interrupt signal when reading data from a digital data processing card. FIG. 4A is a timing chart showing the timing of generation of an interrupt signal when the digital data processing host device writes data to the digital data processing card, and FIG. 4B is a digital data processing. 6 is a timing chart showing the timing of releasing an interrupt signal when the host device writes data to the digital data processing card. FIG. 5A is a timing chart showing the generation timing of an interrupt signal when the digital data processing host device reads block data from the digital data processing card, and FIG. 5B is a digital data processing host. It is a timing chart which showed the timing of cancellation | release of an interrupt signal in case an apparatus reads block data from a digital data processing card. Here, the data transmitted through the data signal line includes single data processing for transmitting one block data to one control signal and block data for transmitting several blocks of data to one control signal in succession. There is processing. FIG. 6A is a timing chart showing the timing of generation of an interrupt signal when the digital data processing host device writes block data to the digital data processing card, and FIG. 6 is a timing chart showing interrupt signal release timing when the processing host device writes block data to the digital data processing card. In these figures, a signal line (CMD) through which control signals and response signals are transmitted and received, data is transmitted and received (DAT [0], DAT [1]), a control signal, a response signal, and a reference clock for data are transmitted. The signal line (CLK) to be transmitted and the DAT [1] mode indicating the state of DAT1 to which the interrupt signal is added and transmitted. Here, “S” is a start bit indicating the beginning of each control signal, response signal, and data signal. “E” is an end bit indicating the end of each control signal, response signal, and data signal. “D” is a data bit indicating each data. “L” is a bit indicating a low level state. “H” is a bit indicating a high level state. “Z” is a bit indicating a high impedance state.
[0028]
As shown in these drawings, the interrupt signal generated by the interrupt
[0029]
As shown in FIG. 2A, in the case of a control signal not accompanied by data, an interrupt signal can be issued in all sections of the DAT1 line. In this figure, the DAT1 line is at the entire “L” level, indicating a state in which an interrupt signal is generated. As shown in FIG. 2B, when the application control signal transmits an interrupt release signal, the digital data processing card releases the interrupt signal by the end bit of the response signal. In this figure, the DAT1 line changes from "L" level to "H" and "Z" level at the end bit of the response signal, indicating that the interrupt signal has been released.
[0030]
As shown in FIG. 3 (a), when the digital data processing host device reads data from the digital data processing card, the interrupt signal is from 2 clocks after the end bit of the read data to the end bit of the next application control signal. It can be issued on the DAT1 line of the section. In this figure, a section in which the DAT1 line is at the “L” level shows a state in which an interrupt signal is generated. As shown in FIG. 3B, when the application control signal transmits an interrupt release signal, the digital data processing card releases the interrupt signal by the end bit of the response signal. In this figure, in the interrupt signal generation section in the control signal section next to the response signal, DAT1 is “Z”, indicating that the interrupt signal has been released.
[0031]
As shown in FIG. 4A, when the digital data processing host device writes data to the digital data processing card, the interrupt signal is the end of the next application control signal after 2 clocks of the end bit of the write data. It can be issued on the DAT1 line in the section up to the bit. In this figure, a section in which the DAT1 line is at the “L” level shows a state in which an interrupt signal is generated.
[0032]
As shown in FIG. 4B, when the application control signal transmits an interrupt release signal, the digital data processing card releases the interrupt signal by the end bit of the response signal. In this figure, in the interrupt signal generation section in the next control signal section of the data signal, DAT1 is “Z”, indicating that the interrupt signal is released.
[0033]
As shown in FIG. 5A, when the digital data processing host device reads block data from the digital data processing card, the interrupt signal is from 2 clocks after the end bit of the read data to the end bit of the next application control signal. In this interval, the read data can be issued on the DAT1 line in the 2-bit interval after 2 clocks of the end bit of the read data. In this figure, the “L” level period of the DAT1 line shows a state in which an interrupt signal is generated.
[0034]
As shown in FIG. 5B, when the application control signal transmits an interrupt release signal, the digital data processing card releases the interrupt signal by the end bit of the response signal. In this figure, DAT1 is “Z” in the interrupt signal generation section in the next control signal section of the block data signal, indicating that the interrupt signal is released.
[0035]
As shown in FIG. 6A, when the digital data processing host device writes block data to the digital data processing card, the interrupt signal is the next application control signal after 2 clocks of the end bit of the write data. Between the interval up to the end bit and the write data, it can be issued on the DAT1 line in the 2-bit interval after 2 clocks of the end bit of the write data. In this figure, the “L” level section of the DAT1 line shows a state in which an interrupt signal is generated.
[0036]
As shown in FIG. 6B, when the application control signal transmits an interrupt cancel signal, the digital data processing card cancels the interrupt signal by the end bit of the response signal. In this figure, DAT1 is “Z” in the interrupt signal generation section in the next control signal section of the block data signal, indicating that the interrupt signal is released.
[0037]
【The invention's effect】
As described above in detail, according to the purpose of the digital data processing system, the present invention provides an interrupt signal for notifying the digital data processing host device that application data corresponding to the digital data processing card has been received. It is possible to provide a digital data processing system that can securely process digital data without malfunctioning when the digital data processing host device processes the received application data in response to the interrupt signal. Has an effect.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a digital data processing system including a digital data processing card and a digital data processing host device in an embodiment of the present invention.
FIG. 2A is a timing chart showing the timing of interrupt signal generation in a control signal without data.
(B) Timing chart showing the timing of releasing the interrupt signal in the control signal without data
3A is a timing chart showing the timing of generation of an interrupt signal when the digital data processing host device reads data from the digital data processing card. FIG. 3B is a timing chart showing the timing of interrupt signal generation. Timing chart showing the timing of releasing the interrupt signal when reading
FIG. 4A is a timing chart showing the timing of interrupt signal generation when the digital data processing host device writes data to the digital data processing card.
(B) Digital data processing Timing chart showing interrupt signal release timing when host device writes data to digital data processing card
FIG. 5A is a timing chart showing the timing of interrupt signal generation when the digital data processing host device reads block data from the digital data processing card.
(B) Digital data processing Timing chart showing interrupt signal release timing when the host device reads block data from the digital data processing card
FIG. 6A is a timing chart showing the timing of interrupt signal generation when the digital data processing host device writes block data to the digital data processing card.
(B) Timing chart showing the timing of releasing the interrupt signal when the digital data processing host device writes block data to the digital data processing card
FIG. 7 is a block diagram showing the configuration of a recording digital data processing system using a conventional semiconductor memory.
[Explanation of symbols]
1 Application module
2 Card memory controller
3 Data storage unit
4 Interrupt signal generator
5 IO host interface
6 Card controller
10 IO card interface
11 Interrupt signal receiver
12 Host command generator
13 Interrupt release signal generator
14 Application processing section
15 Host controller
100 Digital data processing card
101 Digital data processing host equipment
Claims (3)
前記アプリケーションモジュールがデータを受信したことをデジタルデータ処理ホスト機器に通知するための割込信号を生成する割込信号生成手段と、
前記生成した割込信号を所定の伝送フォーマットでデジタルデータ処理ホスト機器に送信するホストインターフェース手段と、
前記デジタルデータ処理ホスト機器より、前記アプリケーションモジュールを制御するための信号に前記割込信号を解除させるための割込解除信号が付加された信号であるアプリケーション制御信号を受信し、所定の場所に格納するデータ蓄積手段とを備え、
前記割込信号生成手段は、格納したアプリケーション制御信号から割込解除信号を判別し、発生している割込信号を解除させることを特徴とする
デジタルデータ処理カード。A digital data processing card having a host interface with a digital data processing host device and incorporating an application module,
Interrupt signal generating means for generating an interrupt signal for notifying the digital data processing host device that the application module has received data;
Host interface means for transmitting the generated interrupt signal to a digital data processing host device in a predetermined transmission format;
An application control signal, which is a signal obtained by adding an interrupt release signal for releasing the interrupt signal to a signal for controlling the application module, is received from the digital data processing host device and stored in a predetermined location. Data storage means for
The digital data processing card characterized in that the interrupt signal generating means discriminates an interrupt cancellation signal from the stored application control signal and cancels the generated interrupt signal.
前記デジタルデータ処理カードからデジタルデータ処理カードが内蔵するアプリケーションモジュールに対応したアプリケーションデータを受信したことを通知する割込信号を受信し、割込信号の有無を判別後該アプリケーションに対応した処理を行うことを通知する割込信号受信手段と、
該アプリケーションデータを処理するためのコマンドを生成するコマンド生成手段と、
該アプリケーションデータに対応したデータ処理が出来るようになると、デジタルデータ処理カードが発生している該割込信号を解除するための割込解除信号を生成する割込解除信号生成手段と、
生成した該割込解除信号を、前記アプリケーションモジュールを制御するための信号であるアプリケーション制御信号の所定の場所に付加して、デジタルデータ処理カードに送信するカードインターフェース手段と、
を備えたことを特徴とするデジタルデータ処理ホスト機器。A digital data processing host device having a card interface with a digital data processing card incorporating an application module and transmitting / receiving application data to / from the digital data processing card,
An interrupt signal for notifying that application data corresponding to an application module included in the digital data processing card has been received is received from the digital data processing card, and processing corresponding to the application is performed after determining the presence or absence of the interrupt signal. Interrupt signal receiving means for notifying
Command generation means for generating a command for processing the application data;
When data processing corresponding to the application data can be performed, an interrupt cancellation signal generating means for generating an interrupt cancellation signal for canceling the interrupt signal generated by the digital data processing card,
A card interface means for adding the generated interrupt cancellation signal to a predetermined location of an application control signal which is a signal for controlling the application module, and transmitting it to a digital data processing card;
A digital data processing host device comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001139767A JP3800031B2 (en) | 2001-05-10 | 2001-05-10 | Digital data processing card, digital data processing host device, and digital data processing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001139767A JP3800031B2 (en) | 2001-05-10 | 2001-05-10 | Digital data processing card, digital data processing host device, and digital data processing system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002333957A JP2002333957A (en) | 2002-11-22 |
JP3800031B2 true JP3800031B2 (en) | 2006-07-19 |
Family
ID=18986487
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001139767A Expired - Lifetime JP3800031B2 (en) | 2001-05-10 | 2001-05-10 | Digital data processing card, digital data processing host device, and digital data processing system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3800031B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6950550B1 (en) | 2000-07-07 | 2005-09-27 | Koji Kajimura | Tracing technique and recording media of object motion |
-
2001
- 2001-05-10 JP JP2001139767A patent/JP3800031B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6950550B1 (en) | 2000-07-07 | 2005-09-27 | Koji Kajimura | Tracing technique and recording media of object motion |
Also Published As
Publication number | Publication date |
---|---|
JP2002333957A (en) | 2002-11-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6076063A (en) | Audio player and recorder employing semiconductor memory as a recording medium | |
EP0999549A2 (en) | MP3 car player | |
EP1058480A3 (en) | Audio system and head attachment audio unit | |
JP2004038988A (en) | Host processor using external storage medium | |
EP0957489A1 (en) | Portable device and method to record, edit and playback digital audio | |
CN108540842A (en) | Audio-frequence player device, audio frequency playing method, equipment and storage medium | |
JP2001125756A5 (en) | ||
JP3800031B2 (en) | Digital data processing card, digital data processing host device, and digital data processing system | |
KR100403376B1 (en) | Device for processing media using external storage | |
US7092331B2 (en) | Reproduction of audio data from recording medium | |
KR101016486B1 (en) | Digital data reproduction device and computer readable recording medium | |
EP1113446A1 (en) | Data reproduction device | |
JP3130747U (en) | Audio player that can save memory space | |
JP3604984B2 (en) | Recording control method for recording equipment | |
JP2006059261A (en) | Memory card and reproducer | |
JP4003362B2 (en) | Analog input device and analog output device | |
KR100537171B1 (en) | Apparatus and method for saving battery using a flash memory in portable digital audio device | |
JP3569592B2 (en) | Codec | |
KR100583453B1 (en) | Apparatus for reproducing a file | |
KR100478173B1 (en) | Apparatus for reproducing compressed audio data | |
JP2005181510A (en) | Ic voice repeater | |
JP3318784B2 (en) | Data recording device and recording / reproducing device | |
JPH06230799A (en) | Signal recorder | |
JP2002171204A (en) | Audio system and recording control method | |
JP2005190523A (en) | Reproducing system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050701 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050915 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051108 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051208 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060404 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060417 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 3800031 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |