JP3756393B2 - 単一ステージの電圧制御リング発信回路 - Google Patents

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  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
  • Logic Circuits (AREA)

Description

【0001】
【技術分野】
本発明は、リング発信回路に関する。
【0002】
【従来技術】
電子回路の種類のうち多くのものは、内部のクロック信号を生成することを要求される。図1に示されているように、上記の信号を生成する単純な回路としては、在来型のリング発振器がある。上記の回路10は、直列接続の複数のインバータ12a,12bと、最後のインバータ12bの出力を最初のインバータ12aの入力に接続する交差接続の帰還経路14とを含む。上記の回路が発振するためには、ループの全体にわたる利得が、1よりも大きいことが必要となる。加えて、全体にわたる位相シフトが、180度でなければならず、従って、この位相シフトのために要求される2つの極を生じさせるのに少なくとも2つのステージを必要とする。在来型のリング発振器の発振周波数は、各ステージ間の遅延に関係しており、その遅延は、使用されているインバータ回路の種類のみならず回路内に存在する寄生の容量Cpの大きさに帰する。各ステージがτの遅延を生じる場合には、半周期に要する時間に相当するループ遅延は、2τとなる。従って、2ステージの回路が動作する際の公称の周波数は、図1に示されているように1/4τとなる。
【0003】
【解決しようとする課題】
しかしながら、構造を容易にすることに起因して、リング発振器は、未解決の技術的な限界と関連して、高い周波数領域においてはとりわけ有効であるというわけではない。例えば、ある特定に技術に関しては、ラッチ回路は、40GHzでクロック信号を発生することが可能である。かかる技術的な方法においては、2ステージのリング発振器は、各ステージのスイッチングの遅延に起因して、20GHzよりも大きい周波数の出力信号を生成するのは通常不可能である。負荷抵抗を小さくすることにより、在来型のリング発振器で使用されるインバータの遅延を減少させることが可能である。上記の解決手段は、リング発振器の動作周波数を増加させるが、同時に、その動作周波数における小信号利得をも減少させる。従って、上記の発振器は、一般的に、その出力で小さな電力しか供給しないため、受容しかねるノイズの影響を受けることとなる。
【0004】
高周波領域での使用に耐え得る代替的な発振器は、LC共振回路を使用している。LC発振器の広い多様性は、当業者にとっては周知である。この種の回路についての欠点は、集積回路上で大きな範囲を占めてしまうということである。その他の欠点としては、調節可能な範囲が非常に限られていることと、製造の際に高い精度を要し、全コストがかさむこととがあげられる。
【0005】
従って、要求される発振周波数において在来型のリング発振回路よりも大きな利得を有すると共に、小さなループ遅延を有し、なお且つ発振周波数を増加させた修正されたリング発振器の構造を提案することは好ましいことである。
【0006】
【解決手段】
本発明によって設計される単一ステージ電圧制御リング発振器は、トランスインピーダンス電流−電圧(TIS)回路に接続されているトランスアドミッタンス(TAS)電圧−電流回路を含む。一対の伝送線によりTAS回路をTIS回路に接続してもよく、要求される(公称の)発振周波数に応じて伝送線の長さを選択することが可能である。TIS回路の電圧出力は、TIS回路の入力に接続される。加えて、好適には、回路素子を対にして整合させることによって、TAS回路の寄生の出力容量をTIS回路の入力インピーダンスで相殺して、発振周波数における利得を増加させる。好適には、TIS回路は、調節可能な電流源を含み、電流源を調節して発振周波数を変化させることが可能である。TAS回路もまた、調節可能な素子を備えることが可能である。接続されたTAS/TIS回路は、2つ以上の極を持ち、それによって十分な位相シフトを生じて発振を促すように構成される。
【0007】
ある特定の実施形態においては、制限増幅器は、TIS回路に使用される。在来型の制限するための増幅器は、比較的広帯域の応答特性を有し、その利得が特定の周波数でピークをもたないように構成されるが、在来型の制限増幅器とは異なり、利得が、要求される発振周波数でピークを持つ狭帯域の応答特性を有するように、制限増幅器の素子を選択することが可能である。
【0008】
好都合なことに、本発明によるTAS/TISリング発振回路は、在来型のマルチステージリング発振器の設計により実現することが可能なものよりもより高い発振周波数とより高い電力とを供給する。加えて、寸法の相対的な小型化と電圧制御リング発振器の設計上の簡素化とを犠牲にせずに、発振周波数及び電力の増加を達成することが可能である。回路は、受動インダクタンス又は可変容量ダイオードを使用せずに高い発振周波数を実現することが可能であり、従って、高周波LC発振器により利用可能な調節可能な範囲よりもより広い調節可能な範囲を有する。
【0009】
【実施の形態】
本発明の上記の及びその他の特徴は、本発明の例示的な実施例に関する以下の詳細な記載と図面とにより容易に明らかとなるであろう。
【0010】
図2は、本発明によるリング発振器20のブロック線図である。発振器20は、トランスインピーダンス(“TIS”)回路24の入力25に接続されている出力23を備えるトランスアドミッタンス(“TAS”)電圧‐電流回路22を含む。TIS回路24は、反転電流−電圧増幅器26と帰還インピーダンス28とを含む。TIS回路24の出力30は、TAS回路の入力32に接続されている。回路20内に存在する寄生の容量Cpも図2に示されている。好適な実施例においては、TAS回路22とTIS回路24とを対にして整合させ、それによってTAS回路22の出力容量をTIS回路24の入力インピーダンスで相殺する。この構成は、2つの回路間の接続におけるエネルギー損失の値を減少させ、それによってループ利得を増加させ、従って回路の動作を改善する。回路を対にして整合させる様々な方法は、当業者にとって周知であり、従って、ここでは詳細に検討する必要はない。
【0011】
本発明の好適な実施例においては、TIS回路24は、修正された制限増幅器の設計を含んでいる。在来型の制限増幅器の動的な応答特性は、発振を生じさせる利得のピークを減少させ又は除去するように意図的に構成されているので、それらの増幅器は、一般的に、リング発振器を構成する際の用途に適しているとは考えられていない。特に、在来型の制限増幅器においては、広い周波数帯域で比較的一定の値を維持すると共に、特定の周波数でスパイクしない利得を増幅器が有するように、素子の値を選択する。対照的に、本発明によれば、本発明に使用される修正された制限増幅器の利得が、重要度の高い周波数、例えば、40GHzでピークを持つように、増幅器の特定の素子の値を選択する。好適には、素子の値を選択することにより、要求される発振周波数での狭帯域の応答特性を得ることが可能である。
【0012】
好都合なことに、本発明によるTAS/TISリング発振回路は、在来型のマルチステージリング発振器の設計により実現可能なものよりもより高い発振周波数とより大きな出力電力とを有する。加えて、特にTAS回路22とTIS回路24とを対にして整合させる場合には、本発明の発振回路20のループ遅延は、同等の素子を使用する在来型のリング発振器の遅延よりも小さくなり、従って、発振周波数を増加させる。
【0013】
好適には、TAS回路22とTIS回路24とのうちの少なくとも1つが、発振周波数を変化させるように調節することが可能である調節可能な回路素子を含む。好適には、発振器の動作範囲内で周波数と共に減少する利得を有する出力緩衝増幅器 (示されていない) を発振器20に接続してもよい。上記の減少する利得を有する緩衝増幅器は、発振器20の出力電力が発振周波数と共に増加する特性を補償し、回路の利用可能な調節範囲にわたって比較的一定の出力電力をもたらす。
【0014】
図3は、図2に示されているリング発振器20の好適な実施形態の概略図である。TAS回路22は、共通の電流源Icont2に接続されているエミッタを有する一対のトランジスタQ1とQ2とを含む。トランジスタQ1とQ2のベースは、TAS回路22の非反転入力32aと反転入力32bとして使用される。図示されているように、TAS回路22の非反転出力23aと反転出力23bは、TIS回路24の非反転入力25aと反転入力25bに接続されている。電流源Icont2は、好適には、在来型の電流ミラーであり、制御信号に依存する電流の大きさを安定させる。TAS回路22の出力23b,23bとTIS回路24の入力25a,25bとの間に伝送線T1とT2とを挿入することが可能である。伝送線T1とT2の長さを適切に選択することにより、回路20の公称の発振周波数の範囲を調節することが可能である。
【0015】
TISの制限増幅器回路24は、上記で検討されたように、トランジスタQ4及びQ3をそれぞれ駆動させる入力25a及び25bと、エミッタフォロワの構成に配列されているトランジスタQ6とQ8とにより提供される非反転出力30aと、トランジスタQ5とQ7とにより提供される反転出力30bとを備える差動電流増幅器の形態を取る。トランジスタQ8及びQ7のエミッタは、電流源Ia及びIbにそれぞれ接続され、これらの電流源は、適切な大きさの抵抗器であってもよい。トランジスタQ3及びQ4のエミッタは、接続され、さらに電流源Icont1に接続される。電流源Icont1は、好適には、在来型の電流ミラーであり、制御信号に依存すると共に、電流Ia及びIbよりも大きい電流の大きさを安定させる。出力30a,30bは、TAS回路22の入力32b,32aに交差接続される。
【0016】
TISのステージの周波数応答は、Q3,Q4及びRLによって構成される差動増幅器の全体に渡る利得と、増幅器の帯域幅と、帰還抵抗RFとに依存する。増幅器の利得は、RLと電流Icont1の振幅とを選ぶことにより決定される。増幅器の帯域幅は、トランジスタQ3乃至Q8の寸法とRLの大きさとに依存する。素子の値の大きさは、重要度の高い周波数で利得のピークを持つように選択される。RFに対するRLの比を増加させるにつれて、ピーク値は、高くなる。利得Aを増加させるにつれて、ピーク値は、増加する。一般的に、精密な伝達関数とピークの周波数は、上記のパラメータ全ての間の相互作用と、特定のトランジスタの構成と、未解決の技術的課題とに依存する。適切な設計パラメータを選択して、期待するピーク値の効果を得るために、様々な技術が利用可能であり、これらの技術は、当業者にとって周知となるであろう。高い動作速度を得るためには、所定の技術の応用と同程度に小さくトランジスタを製造する必要がある。回路のある特定の実施形態においては、Icont1は、概ね8mAの電流を供給し、Icont2は、概ね4mAの電流を供給し、IaとIbは、共に、概ね3mAであり、抵抗器は、全て、概ね100Ωである。TIS増幅器の直流電流Icont1を変化させることにより、発振周波数についての電圧制御を実現することが可能である。また、TAS回路の電流Icont2を付加的な制御手段として使用して、発振周波数を調節することも可能である。
【0017】
本発明は、専ら、好適な実施例と関連して示され、説明されてきたが、当業者であれば、本発明の意図及び範囲から逸脱することなく形態及び細部の種々の改変を行うことが可能であるということを認識するであろう。
【図面の簡単な説明】
【図1】在来型のリング発振回路を表す図である。
【図2】本発明によるリング発振回路を表す図である。
【図3】図2のリング発振器の実施形態の1つを表す図である。

Claims (5)

  1. 単一ステージの電圧制御リング発振器であって、
    入力として電圧を受信して、該入力電圧に比例する大きさを持つ出力電流を発生するトランスアドミッタンス回路と、
    制限増幅器を含み、入力として該トランスアドミッタンス回路の該出力電流を受信して、該入力電流に比例する大きさを持つ出力電圧を発生するトランスインピーダンス回路とを含み、該トランスインピーダンス回路の出力は、該トランスアドミッタンス回路の入力に接続されている発振器。
  2. 請求項に記載の発振器において、該制限増幅器は、あらかじめ定められた発振周波数でピークの利得を持つように構成される発振器。
  3. 請求項に記載の発振器において、該制限増幅器が、電圧によって制御される電流源を含み、該電流源によって生じる電流の大きさを変化させることにより発振周波数を調節することが可能である発振器。
  4. 請求項に記載の発振器において、該トランスアドミッタンス回路の出力とトランスコンダクタンス回路の入力との間に接続されると共に、ある長さを有する伝送線をさらに含み、該伝送線の長さにより発振周波数を決定する発振器。
  5. 請求項1に記載の発振器において、要求される動作周波数において該トランスアドミッタンス回路と該トランスインピーダンス回路とを対にして整合させる発振器。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4708604B2 (ja) * 2001-06-21 2011-06-22 旭化成エレクトロニクス株式会社 可変利得増幅器
KR100530738B1 (ko) * 2001-08-11 2005-11-28 한국전자통신연구원 트랜스어드미턴스 증폭기
US6784500B2 (en) * 2001-08-31 2004-08-31 Analog Devices, Inc. High voltage integrated circuit amplifier
US7701301B2 (en) * 2006-09-13 2010-04-20 Conexant Systems, Inc. Systems for implementing a temperature and process compensated two-stage ring oscillator
US8816782B2 (en) * 2011-05-10 2014-08-26 Freescale Semiconductor, Inc. Phase locked loop circuit having a voltage controlled oscillator with improved bandwidth
US10224905B1 (en) * 2018-04-27 2019-03-05 Realtek Semiconductor Corp. Method and apparatus for high speed clock transmission
US10742224B2 (en) 2018-11-15 2020-08-11 Nvidia Corp. Voltage-follower based cross-coupling oscillators with embedded phase-interpolation function

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2519703B2 (ja) * 1987-02-04 1996-07-31 株式会社東芝 発振回路
JP3528203B2 (ja) * 1993-06-30 2004-05-17 ソニー株式会社 リング発振器および電圧制御発振器
US5428318A (en) * 1994-02-15 1995-06-27 At&T Corp. Voltage controlled ring oscillator producing a sum output
JPH088644A (ja) * 1994-06-23 1996-01-12 Nippon Motorola Ltd 電圧制御発振回路およびテレビ用自動周波数調整回路
US5917383A (en) * 1997-11-26 1999-06-29 Sirf Technology, Inc. Compact voltage controlled ring oscillator with quadrature outputs

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