JP3676760B2 - 固定長セル分配装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、転送すべき情報を固定長セル（ＡＴＭ（Asynchronous Transfer Mode)セル）単位に分割して転送するシステム（ＡＴＭネットワークなど）に用いて好適な、固定長セル分配装置に関する。
【０００２】
【従来の技術】
図３９は一般的な固定長セル（ＡＴＭセル）多重／分配システムの一例を示すブロック図で、この図３９に示すように、通常、固定長セル多重／分配システム５０１は、固定長セル多重／分配処理装置４０１に複数の固定長セル送信／受信装置１０１−１〜１０１−ｎ（ｎは自然数）が接続され、固定長セル多重／分配処理装置４０１が各１０１−ｉ（ｉ＝１〜ｎ）から監視情報などを収集できるようになっている。
【０００３】
ここで、固定長セル多重／分配処理装置４０１は、固定長セル受信部（TED LSI)１０１，オーバーヘッド処理用固定長セル受信部（OH LSI）１０２，固定長セル多重／分配装置（HUB LSI)２０１及びセルフォーマット作成部(Ti TDC 1500A)３０１をそなえて構成されている。なお、固定長セル多重／分配装置２０１は、固定長セル多重部（Send) ２０１Ａ，固定長セル分配部(Receive) ２０１Ｂをそなえて構成されている。
【０００４】
図４０は上述の一般的な固定長セル多重／分配装置２０１の構成を示すブロック図で、この図４０に示すように、固定長セル多重／分配装置２０１は、固定長セル多重部２０１Ａにおいて、固定長セルの送信側処理として多重処理（Send側) が行なわれ、固定長セル分配部２０１Ｂにおいて、固定長セルの受信側処理として分配処理(Receive側) が行なわれるように構成されている。
【０００５】
例えば、固定長セル多重部２０１Ａでは、各固定長セル送信／受信装置１０１−ｉのうち固定長セル送信／受信装置１０１−１を除く固定長セル送信／受信装置１０１−２〜１０１−ｎから固定長セル多重／分配処理装置４０１内の固定長セル多重／分配装置２０１に情報（固定長セル）が入力されると、まず、各調歩同期部２０２−２〜２０２−ｎにおいて入力セルに対する調歩同期処理が施され、ＳＰＳ（START PARITY STOP)ビット検出部２０３−１〜２０３−ｎでスタートビット，パリティビット及びストップビットなどが検出されるようになっている。
【０００６】
なお、固定長セル送信装置１０１−１は、他の固定長セル送信／受信装置１０１−２〜１０１−ｎの扱うセルよりも優先的送信すべきセルを扱うもので、この図４０に示すように、固定長セル送信装置１０１−１からの情報（OH）は、調歩同期部２０２−２〜２０２−ｎによる同期処理やＳＰＳビット検出部２０３−２〜２０３−ｎによるスタートビット，パリティビット及びストップビットの検出などは行なわれずに、固定長セル送信装置１０１−１内のフレームパルスに同期して取り込み部２０６に取り込まれ、他のセルより優先的に送信されるようになっている。
【０００７】
そして、各固定長セルは、対応するＦＩＦＯ（First In First Out) メモリ２０４−２〜２０４−ｎに書き込まれる。このとき固定長セル多重装置２０１Ａでは、例えば、図４１に示すように、各ＦＩＦＯメモリ２０４−２〜２０４−ｎにセルが書き込まれているか否かを順に監視しており、セルが書き込まれていた場合に、そのＦＩＦＯメモリ２０４−１〜２０４−ｎ内のセルを読み出して、各セルを多重化部２０５において時分割に多重化することにより、各セルを送信する。
【０００８】
従って、このような固定長セル多重／分配システム５０１は、固定長セル多重／分配処理装置４０１に送信される各固定長セル受信／送信装置１０１−１〜１０１−ｎからの情報（固定長セル）に優先順位をつけることにより、過大なトラヒックが入力されたときに生じる固定長セルの損失率を減少させ、優先的に送る固定長セル（優先セル）に対しては規定品質以上のセル損失率を確保するようになっている。
【０００９】
すなわち、固定長セルを処理する最大許容量を越えた場合でも、品質にあまり影響を与えない範囲の情報の一部を破棄することで、優先セルを送信することが可能となり、これにより、固定長セルの多重処理能率を高めることができるようになっている。
一方、固定長セル分配部２０１Ｂでは、セルが入力されると、書き込み制御部４３により、受信セルからそのセルを分配すべきポートのポート番号が検出され、対応するポートのＦＩＦＯメモリ２０４−１〜２０４−ｎに各セルを分配するようになっている。
【００１０】
そして、分配された各セルは、ＦＩＦＯメモリ２０４−１〜２０４−ｎに一旦保持されたのち、対応するＳＰＳビット付加部２０７−１〜２０７−ｎにおいてスタートビット，パリティビット及びストップビットが付加され、各固定長セル送信／受信装置１０１−ｉに送信される。なお、上述の分配処理においては優先的に送信する処理は行なわれない。
【００１１】
また、図４２は上述の固定長セル送信装置１０１−１の内部構成を示す図で、この図４２に示すように、固定長セル送信装置１０１−１は、固定長セル記憶部（ＲＡＭ）１５０，リードカウンタ１５１，ＪＫフリップフロップ（ＪＫ−ＦＦ）回路１５３，エッジ検出部１５４及びデコーダ１５５−１〜１５５−３をそなえて構成されている。
【００１２】
ここで、固定長セル記憶部１５０は、入力された固定長セルデータを記憶するのであり、固定長セル読み出し制御部１５１は、固定長セル記憶部１５０から固定長セルデータを固定長セル単位の内部フレームに同期して読み出すものである。
また、ＪＫフリップフロップ回路１５３は、固定長セル記憶部１５０にデータが書き込まれたときに出力されるＲＡＭ書き込み終了信号及び後述するデコーダ１５５−３からの出力信号に基づいて所要の信号を出力するものであり、エッジ検出部１５４は、ＪＫフリップフロップ回路１５３の出力についてパルスの立ち上がり又は立ち下がりを検出するものである。
【００１３】
さらに、デコーダ１５５−１は、固定長セル記憶部１５０用のリードイネーブル信号を生成するものであり、デコーダ１５５−２は、固定長セル多重部２０１Ａ用のフレームパルス信号を固定長セル多重部２０１Ａへ送信するものであり、デコーダ１５５−３は、固定長セルデータの読み出し完了の旨を示すＲＡＭ読み出し終了信号を生成するものである。
【００１４】
そして、この固定長セル送信装置１０１−１では、固定長セル記憶部１５０に固定長セルデータが入力されると（書き込まれると）、例えば、図４３（ｇ）に示すようなＲＡＭ書き込み終了信号がＪＫフリップフロップ回路１５３に入力され、ＪＫフリップフロップ回路１５３では、図４３（ｈ）に示すようにＪＫフリップフロップ回路１５３の出力がハイレベルに切り替わる。
【００１５】
さらに、このＪＫフリップフロップ回路１５３の出力を入力として受けるリードカウンタ１５１では、エッジ検出部１５４の出力がハイレベルになることにより、図４３（ａ）に示すようにロードがかかり、Ｑ（データ）出力として図４３（ｂ）に示すようにリードアドレス（RADD) 信号が固定長セル記憶部１５０へ出力されるとともに、デコーダ１５５−１を通じて図４３（ｃ）に示すようなリードイネーブル（REN)が固定長セル記憶部１５０へ出力される。そして、図４３（ｄ）及び図４３（ｅ）に示すように、このリードイネーブルに同期してハイレベルとなる信号が固定長セル多重部２０１Ａ用のフレームパルスとしてデコーダ１５５−２を通じて固定長セル多重部２０１Ａへ送信される。
【００１６】
さらに、上述のように固定長セル記憶部１５０にリードアドレス信号及びリードアドレス信号が入力されると、固定長セル記憶部１５０からのセルが読み出され、この読み出しが完了するとリードカウンタ１５１からデコーダ１５５−３を通じて図４３（ｆ）に示すようなＲＡＭ読み出し終了信号が出力される。なお、図４３中の矢印はタイミングクロック信号を表す。
【００１７】
次に、図４４は上述の固定長セル分配部２０１Ｂの構成を示すブロック図で、この固定長セル分配部２０１Ｂでは、簡単に言えば上述の固定長セル多重部２０１Ａでの多重処理と逆の処理が行なわれるようになっており、この図４４に示すように、選択（ＳＥＬ）信号生成部５４Ａ，書き込み制御部４３，ＦＩＦＯメモリ（ＲＡＭ）２０４−１〜２０４−ｎ，リードカウンタ（RCTR) ４５Ｃ−１〜４５Ｃ−ｎ及びパラレル／シリアル（Ｐ／Ｓ）変換部４２−１〜４２−ｎをそなえて構成されている。
【００１８】
ここで、各ＦＩＦＯメモリ２０４−１〜２０４−ｎは、各出力ポート(DTOUT１〜ｎ）毎に対応して設けられており、それぞれ、入力される固定長セル〔ここではｍ（ｍは自然数）並列〕を保持（記憶）しておくものであり、ＳＥＬ信号生成部５４Ａは、ｍ並列に入力されてくる各固定長セルデータからそれぞれ固定長セルの出力すべきポートのポート番号を検出し、検出したポート番号に応じた信号（ポート選択信号）を生成するもので、例えば、図４５（ａ），図４５（ｂ）に示すように、入力されるフレームパルス(FP)に同期して入力セルを出力すべきポート番号が検出され（ここでは、ポート番号１，２，ｎ，２の順）、検出されたデータから入力セルをいずれのＦＩＦＯメモリ２０４−１〜２０４−ｎに書き込むべきかが判断され、書き込み信号生成部４３Ａに通知されるようになっている。
【００１９】
また、書き込み制御部４３は、Ｍ並列の固定長セルデータからＳＥＬ信号生成部５４Ａにより検出されたポート番号に対応したＦＩＦＯメモリ２０４−１〜２０４−ｎに入力データを書き込むもので、書き込み信号(WEN) 生成部４３Ａ，ライトカウンタ（WCTR）４３Ｂ及びリードカウンタロード（RCTRLD）信号生成部４３Ｃをそなえて構成されている。
【００２０】
ここで、書き込み信号生成部４３Ａは、例えば、図４５（ｄ）〜図４５（ｆ）に示すように、各ポートに対応したＦＩＦＯメモリ２０４−１〜２０４−ｎ毎にライトイネーブル(WEN) 信号及びライトカウンタロード（WCRTRLD)信号を生成するもので、ライトイネーブル信号は、それぞれのＦＩＦＯメモリ２０４−１〜２０４−ｎ及びリードカウンタロード信号生成部４３Ｃに出力され、ライトカウンタロード信号は、ライトカウンタ４３Ｂに出力されるようになっている。
【００２１】
また、ライトカウンタ４３Ｂは、書き込み信号生成部４３Ａからの情報（ライトカウンタロード信号）に基づいて、Ｑ出力をライトアドレス（WADD) としてＦＩＦＯメモリ２０４−１〜２０４−ｎに出力するとともに、リードカウンタロード信号生成部４３ＣへＦＩＦＯメモリ２０４−１〜２０４−ｎにそれらの情報を書き込んだ旨（書き込み終了信号）を通知するもので、例えば、図４５（ｃ）に示すようにライトカウンタがカウントアップすると、図４５（ｇ）〜（ｉ）に示すように各ＦＩＦＯメモリ２０４−１〜２０４−ｎへのセルデータの書き込みが終わる毎に書き込み終了信号がリードカウンタロード信号生成部４３Ｃへ出力されるようになっている。
【００２２】
さらに、リードカウンタロード信号生成部４３Ｃは、書き込み信号生成部４３Ａからのライトイネーブル信号を受信したのち、ライトカウンタ４３Ｂから書き込み終了信号に基づいてリードカウンタロード信号を生成するもので、この信号は、リードカウンタ４５Ｃ−１〜４５Ｃ−ｎに入力されるようになっている。なお、このリードカウンタロード信号は、ポート数分生成される。
【００２３】
また、リードカウンタ４５Ｃ−１〜４５Ｃ−ｎは、リードカウンタロード信号生成部４３Ｃからのリードカウンタロード信号に基づいて、例えば、図４５（ｊ），図４５（ｍ），図４５（ｐ）に示すようにカウントアップし、ＦＩＦＯメモリ２０４−１〜２０４−ｎ用のリードアドレス（RADD）信号及び図４５（ｋ），図４５（ｎ），図４５（ｑ）に示すようなリードイネーブル（REN)信号を生成するもので、このリードイネーブル信号に基づいて、ＦＩＦＯメモリ２０４−１〜２０４−ｎから固定長セルデータが順次読み出され（図４５（ｌ），図４５（ｏ），図４５（ｒ）参照) 、そのデータはＰ／Ｓ変換部４２−１〜４２−ｎへ送信されるようになっている。
【００２４】
【発明が解決しようとする課題】
しかしながら、このような一般的な固定長セル多重／分配装置２０１は、多重処理においては、例えば、図４６（ａ）〜図４６（ｃ）に示すように、各ポートに対応したＦＩＦＯメモリ２０４−１〜２０４−ｎを監視イネーブルがＦＩＦＯメモリ２０４−１から順に監視するため、図４６（ｄ）に示すようにＦＩＦＯメモリ２０４−１に入力された固定長セルが、まだＦＩＦＯメモリ２０４−１への書き込みが終了していない時点でＦＩＦＯメモリ２０４−１の監視イネーブルによって監視されると（図４６中▲１▼）、固定長セルデータが未定と判断され、読み込まれない。
【００２５】
一方、図４６（ｅ）に示すようにＦＩＦＯメモリ２０４−ｎに入力された固定長セルは、このとき書き込みが終了しているため、ＦＩＦＯメモリ２０４−１〜２０４−ｎの監視イネーブルによって監視が行なわれると（図４６中▲２▼）、その固定長セルデータは確定され、そのデータは読み込まれる。
従って、上述の固定長セルデータが未定と判断されたＦＩＦＯメモリ２０４−１に入力されたデータは、次に巡回してきた監視イネーブルにより読み込まれ（図４６中▲３▼）、最優先固定長セルデータを記憶しているＦＩＦＯメモリ２０４−１のデータを優先的に送信することができず、図４６（ｆ）に示すように後着の固定長セルが先に処理されてしまう。
【００２６】
さらに、処理する仮想チャネルが多くなればなるほど先着処理の信憑性が悪くなるとともに、固定長セル多重部２０１Ａ以降の処理においてＦＩＦＯメモリ２０４−１〜２０４−ｎの記憶量を超えると、最優先固定長セルの輻輳による廃棄が生じる可能性があり、遅延量も大きくなってしまうほか、固定長セルが同着した際の優先処理においては、監視位置の順番の違いにより、いずれのポートの固定長セルから出力させるかという規定をほとんど正確にできない。
【００２７】
また、分配処理においては、各ポート毎にＦＩＦＯメモリ２０４−１〜２０４−ｎが設けられ、さらに、その数に対応したリード制御部（リードカウンタ）が設けられていたため、回路規模が増大してしまうという課題があるほか、ある固定長セルデータが出力された後、次の固定長セルがすぐ出力されてしまい、固定長セルデータの境界が見分けられないため、処理能力を低下させてしまうという課題がある。
【００２８】
本発明は、このような課題に鑑み創案されたもので、セルの分配処理において、Ｍ並列で入力される固定長セルを記憶するＦＩＦＯ式記憶部とこのＦＩＦＯ式記憶部のためのリードカウンタの数をそれぞれ削減して、回路規模を最小限に抑えられるようにすることを目的とする。
【００２９】
【課題を解決するための手段】
図１は固定長セル多重システムの構成を示すブロック図で、この図１に示す固定長セル多重システムは、固定長セル送信装置１−１〜１−ｎ（ｎは自然数），最優先固定長セル送信装置１，固定長セル多重装置２及び固定長セル処理装置３をそなえて構成されている。
【００３０】
ここで、固定長セル送信装置１−１〜１−ｎは、それぞれ固定長セルを送信するもので、最優先固定長セル送信装置１は、最も優先して送信すべき固定長セルを送信するもので、固定長セル記憶部１１，固定長セル読み出し制御部１２，固定長セル読み出し禁止制御部１３をそなえて構成されており、固定長セル記憶部１１は、固定長セルを記憶するものであり、固定長セル読み出し制御部１２は、固定長セル記憶部１１から固定長セルを上記固定長セル単位の内部フレームに同期して読み出すものであり、固定長セル読み出し禁止制御部１３は、後述する固定長セル処理装置３の記憶量情報通知部３２からの記憶量情報に基づき固定長セル処理用記憶部３１での記憶量が所定の記憶量を超えている場合には固定長セル読み出し制御部１２による制御を禁止するものである。
【００３１】
また、固定長セル多重装置２は、上記の複数の固定長セル送信装置１−１〜１−ｎからの固定長セルを多重化して出力するもので、ＦＩＦＯ式記憶部２１−１〜２１−ｎ，ＦＩＦＯ制御部２２，多重化部２３，固定長セル読み出し禁止要求信号出力部２４をそなえて構成されており、ＦＩＦＯ式記憶部２１−１〜２１−ｎは、最優先固定長セル送信装置１以外の他の固定長セル送信装置１−１〜１−ｎからの固定長セルを到着順に書き込むとともに読み出すものであり、ＦＩＦＯ制御部２２は、複数のＦＩＦＯ式記憶部２１−１〜２１−ｎへの固定長セルの書き込み及び読み出しを制御するものである。
【００３２】
さらに、多重化部２３は、最優先固定長セル送信装置１からの固定長セルを記憶させることなくスルーさせるとともに、最優先固定長セル送信装置１からの固定長セルの出力タイミング以外のタイミングで、記憶していた最優先固定長セル送信装置１以外の他の固定長セル送信装置１−１〜１−ｎからの固定長セルを出力させるもので、固定長セル読み出し禁止要求信号出力部２４は、後述する固定長セル処理装置３の記憶量情報通知部３２からの記憶量を受けて記憶量が所定の記憶量を超えている場合には固定長セル読み出し禁止要求信号を最優先固定長セル送信装置１の固定長セル読み出し禁止制御部１３に出力するものである。
【００３３】
なお、ＦＩＦＯ制御部２２には、固定長セル到着状態記憶部２５，固定長セル到着状態記憶制御部２６，出力セル確定部２７が設けられており、固定長セル到着状態記憶部２５は、最優先固定長セル送信装置１以外の他の固定長セル送信装置１−１〜１−ｎからの固定長セルの到着状態を同時に記憶するものであり、固定長セル到着状態記憶制御部２６は、他の固定長セル送信装置１−１〜１−ｎのいずれかから固定長セルが到着すると固定長セル到着状態記憶部２５への書き込みを行なうとともに所定の読み出し要求信号に応じて固定長セル到着状態記憶部２５からの読み出しを行なうものである。
【００３４】
また、出力セル確定部２７は、固定長セル到着状態記憶部２５から他の固定長セル送信装置１−１〜１−ｎからの固定長セルの到着状態が読み出されると、いずれのＦＩＦＯ式記憶部２１−１〜２１−ｎから固定長セルを読み出すべきかを確定するもので、最優先固定長セル送信装置１以外の他の固定長セル送信装置１−１〜１−ｎからの固定長セルの到着状態から、複数の固定長セル送信装置１−１〜１−ｎから固定長セルが同時に到着した場合に計数値をインクリメントする同着カウンタ２８をそなえて構成されている。
【００３５】
さらに、固定長セル処理装置３は、固定長セル多重装置２からの多重伝送出力を受けて固定長セルについての所望の処理を施すものであり、固定長セル処理用記憶部３１及び記憶量情報通知部３２をそなえて構成されており、固定長セル処理用記憶部３１は、固定長セル多重装置２からの多重伝送出力を順次記憶していくものであり、記憶量情報通知部３２は、固定長セル処理用記憶部３１での記憶量情報を通知するものである。
【００３６】
次に、図２は本発明の原理ブロック図で、この図２に示す固定長セル分配装置４Ａは、Ｍ（Ｍは自然数）並列の固定長セルデータをＮ（Ｎは自然数）（＞Ｍ）個のポートに分配するもので、ＦＩＦＯ式記憶部４１−１〜４１−ｎ，パラレル／シリアル（Ｐ／Ｓ）変換器４２−１〜４２−ｎ（ｎは自然数），書き込み制御部４３，読み出し制御部４４Ａをそなえて構成されている。
【００３７】
ここで、ＦＩＦＯ式記憶部４１−１〜４１−ｎは、固定長セルデータを入力順に書き込むとともに読み出すものであり、Ｐ／Ｓ変換部４２−１〜４２−ｎは、各ＦＩＦＯ式記憶部に対応して設けられているもので、ＦＩＦＯ式記憶部４１−１〜４１−ｎからのデータをシリアル信号に変換するものであり、書き込み制御部４３は、Ｍ並列の固定長セルデータから、出力すべきポート情報を検出して検出されたポートに対応したＦＩＦＯ式記憶部に入力データを書き込むものである。
【００３８】
また、読み出し制御部４４Ａは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータを読み出すものであり、読み出し制御部４４Ａには、リードカウンタ４５Ａ−１〜４５Ａ−ｍ，セレクタ部４６Ａ，Ｍ進カウンタ４７，リードカウンタ制御部４８及びセレクタ制御部４９が設けられており、リードカウンタ４５Ａ−１〜４５Ａ−ｍは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータを読み出すため信号を出力しうるもので、Ｍ個設けられている（つまり、ｍ＝Ｍ）。
【００３９】
さらに、セレクタ部４６Ａは、Ｍ個のリードカウンタ４５Ａ−１〜４５Ａ−ｍの出力側に設けられてリードカウンタ４５Ａ−１〜４５Ａ−ｍの出力をＮ個のＦＩＦＯ式記憶部４１−１〜４１−ｎのいずれかにセル読み出し信号として供給するものであり、Ｍ進カウンタ４７は、ＦＩＦＯ式記憶部４１−１〜４１−ｎへの書き込み終了をトリガとしてカウントアップするものである。
【００４０】
また、リードカウンタ制御部４８は、Ｍ進カウンタ４７のカウント値に対応したリードカウンタ４５Ａ−１〜４５Ａ−ｍをインクリメントさせるものであり、セレクタ制御部４９は、リードカウンタ制御部４８からの情報を受けてセレクタ部４６Ａを制御するものである（請求項１〜３）。
次に、図３も本発明の原理ブロック図で、この図３に示す固定長セル分配装置４Ｂは、Ｍ並列の固定長セルデータをＮ（＞Ｍ）個のポートに分配するもので、ＦＩＦＯ式記憶部４１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制御部４３，読み出し制御部４４Ｂをそなえて構成されている。
【００４１】
ここで、読み出し制御部４４Ｂは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータを読み出すものであり、読み出し制御部４４Ｂには、読み出し信号供給部４５Ｂ−１〜４５Ｂ−ｍ，読み出し信号選択部４６Ｂが設けられており、読み出し信号供給部４５Ｂ−１〜４５Ｂ−ｍは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータを読み出すための信号を出力するもので、Ｍ個設けられている。
【００４２】
また、読み出し信号選択部４６Ｂは、読み出し信号供給部４５Ｂ−１〜４５Ｂ−ｍからの読み出し信号を選択して所望のＦＩＦＯ式記憶部４１−１〜４１−ｎへ供給するものである。
なお、ＦＩＦＯ式記憶部４１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制御部４３及びエンプティ検出部５０は、図２により前述したものとそれぞれ同様のものである（以上、請求項４）。
【００４３】
次に、図４も本発明の原理ブロック図で、この図４に示す固定長セル分配装置４Ｃも、Ｍ並列の固定長セルデータをＮ（＞Ｍ）個のポートに分配するもので、ＦＩＦＯ式記憶部４１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１−１〜４２−１−ｍ，・・・，４２−Ｐ−１〜４２−Ｐ−ｍ，書き込み制御部４３，読み出し制御部４４Ｃをそなえて構成されている。
【００４４】
ここで、ＦＩＦＯ式記憶部４１−１〜４１−Ｐは、固定長セルデータをＭポート分入力順に書き込むとともに読み出すもので、Ｐ（ＰはＮ／Ｍ以上の最小整数）個設けられており、Ｐ／Ｓ変換部４２−１−１〜４２−１−ｍ, ・・・, ４２−Ｐ−１〜４２−Ｐ−ｍは、各ＦＩＦＯ式記憶部４１−１〜４１−Ｐに対応してそれぞれＭ個設けられるもので、合計Ｐ×Ｍ個設けられている。
【００４５】
また、読み出し制御部４４Ｃは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータを読み出すもので、リードカウンタ４５Ａ−１〜４５Ａ−ｍ及び読み出し用コントローラ５１−１〜５１−ｍとを有する読み出し制御ユニット５２−１〜５２−ｎをそなえて構成されており、リードカウンタ４５Ａ−１〜４５Ａ−ｍは、ＦＩＦＯ式記憶部４１−１〜４１−Ｐから固定長セルデータを読み出すためのタイミング信号を出力しうるもので、Ｍ個設けられている。
【００４６】
さらに、読み出し用コントローラ５１−１〜５１−ｍは、リードカウンタ４５Ａ−１〜４５Ａ−ｍからのタイミング信号を受けて対応するＦＩＦＯ式記憶部４１−１〜４１−Ｐへ固定長セルデータを読み出すための信号を、固定長セルデータを書き込むための信号のＭ倍の速度で時分割多重して出力するものである。、
また、読み出し制御ユニット５２−１〜５２−Ｐは、上記リードカウンタ４５Ａ−１〜４５Ａ−ｍ及び読み出し用コントローラ５１−１〜５１−Ｐを有しているもので、Ｐ組設けられている。
【００４７】
なお、書き込み制御部４３は、図２により前述したものと同様のものである（以上、請求項５，６）。
また、上述の図４に示す固定長セル分配装置４Ｃにおいて、読み出し制御部４４Ｃにリードカウンタ４５Ａ−１〜４５Ａ−ｍによる（Ｌ＋１）から（Ｌ＋α）までのカウント時間中にＦＩＦＯ式記憶部４１−１〜４１−Ｐが空になると書き込み制御部４３によるセル書き込みを許容するための信号を出力するエンプティ検出部５０−１−１〜５０−１−ｍ, ・・・, ５０−Ｐ−１〜５０−Ｐ−ｍを設けてもよい（請求項７）。
【００４８】
さらに、上述の図４に示す固定長セル分配装置４Ｃにおいて、読み出し制御部４４ＣにＭ個のリードカウンタ４５Ａ−１〜４５Ａ−ｍからのタイミング信号を選択的に出力するＮ個のタイミング信号選択部４６Ａ−１〜４６Ａ−ｎと各タイミング信号選択部４６Ａ−１〜４６Ａ−ｎで選択されたタイミング信号を受けて対応するＦＩＦＯ式記憶部４１−１〜４１−Ｐの固定長セルデータを読み出すための信号を固定長セルデータを書き込むための信号のＭ倍の速度で時分割多重して出力するＰ個の読み出し用コントローラ５１−１〜５１−Ｐとを有する読み出し制御ユニット５２を設けてもよい（請求項８，９）。
【００４９】
次に、図５は本発明の関連技術を示すブロック図で、この図５に示す固定長セル分配装置４Ｄも、Ｍ並列の固定長セルデータをＮ（＞Ｍ）個のポートに分配するもので、ＦＩＦＯ式記憶部４１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制御部４３，読み出し制御部４４Ｄ及びエンプティ検出部５０をそなえて構成されている。
【００５０】
ここで、読み出し制御部４４Ｄは、ＦＩＦＯ式記憶部４１−１〜４１−Ｐから固定長セルデータを読み出すとともに固定長セルデータの読み出し後、所定のガード時間は次の固定長セルデータの読み出しを禁止するものであり、エンプティ検出部５０は、ガード時間中にＦＩＦＯ式記憶部４１−１〜４１−ｎが空になると、書き込み制御部４３によるセル書き込みを許容するための信号を出力するものである。
【００５１】
なお、ＦＩＦＯ式記憶部４１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制御部４３も、図２により前述したものとそれぞれ同様のものである。
【００５２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（ａ）第１実施形態の説明
図６は本発明の第１実施形態にかかる固定長セル多重システムの構成を示すブロック図で、この図６に示す固定長セル多重システムは、最優先固定長セル送信装置１，固定長セル送信装置１−１〜１−ｎ，固定長セル多重装置２，固定長セル処理装置３をそなえて構成されている。
【００５３】
ここで、固定長セル送信装置１−１〜１−ｎは、固定長セルをそれぞれ非同期に固定長セル多重装置２へ送信するものであり、最優先固定長セル送信装置１は、最も優先して送信すべき固定長セルを送信するもので、固定長セル単位の内部フレームに同期して固定長セル多重装置２へ送信するようになっている。
また、固定長セル多重装置２は、上記の固定長セル送信装置１−１〜１−ｎからの固定長セルを多重化して出力するもので、ＦＩＦＯ式記憶部（ＦＩＦＯ）２１−１〜２１−ｎ，ＦＩＦＯ制御部２２及び多重化部２３をそなえて構成されており、各ＦＩＦＯ式記憶部２１−１〜２１−ｎは、固定長セル送信装置１−１〜１−ｎから非同期で送信されてくる固定長セルを到着順に書き込むとともに読み出すものであり、多重化部２３は、最優先固定長セル送信装置１からの固定長セルを記憶させることなくスルーさせるとともに、最優先固定長セル送信装置１からの固定長セルの出力タイミング（最優先固定長セル送信装置１の内部フレームに同期したタイミング）以外のタイミングで、各ＦＩＦＯ式記憶部２１−１〜２１−ｎに記憶していた固定長セル送信装置１−１〜１−ｎからの固定長セルを出力させるものであり、ＦＩＦＯ制御部２２は、各ＦＩＦＯ式記憶部２１−１〜２１−ｎへのセルの書き込み及び読み出しを制御するものである。
【００５４】
このため、上述の固定長セル多重装置２は、上述の構成に加えて、図１６に示すように、固定長セル検出部２１７−１〜２１７−ｎ，各ＦＩＦＯ式記憶部２１−１〜２１−ｎの数に対応した数の書き込みカウンタ２１８−１〜２１８−ｎをそなえて構成されている。なお、図１６では、書き込みカウンタ２１８−１〜２１８−ｎは図示を略している。
【００５５】
ここで、固定長セル検出部２１７−１〜２１７−ｎは、固定長セル送信装置１−１〜１−ｎから送信される固定長セルを検出するもので、各固定長セル送信装置１−１〜１−ｎ毎に設けられており、それぞれ、固定長セルデータが入力された旨をイネーブル信号などにより書き込みカウンタ２１８−１〜２１８−ｎに通知するようになっている。
【００５６】
また、書き込みカウンタ２１８−１〜２１８−ｎは、固定長セル検出部２１７−１〜２１７−ｎからのイネーブル信号により、入力セルを書き込むべきＦＩＦＯ式記憶部２１−１〜２１−ｎのアドレス値を対応するＦＩＦＯ式記憶部２１−１〜２１−ｎへ出力するとともに、セル書き込み終了信号をＦＩＦＯ制御部２２へ出力するものである。
【００５７】
さらに、多重化部２３は、セレクタ部２３Ａ，２３Ｂをそなえて構成されており、セレクタ部２３Ａは、各ＦＩＦＯ式記憶部２１−１〜２１−ｎから読み出された固定長セルをＦＩＦＯ制御部２２からのセレクト信号に応じて入力セルを選択的に出力することにより、各固定長セル送信装置１−１〜１−ｎからのセルを最優先固定長セルの出力タイミング以外のタイミングで到着順に出力するものであり、セレクタ部２３Ｂは、最優先固定長セル送信装置１からの最優先固定長セルとセレクタ部２３Ａからの先着固定長セルとを最優先固定長セルを出力させるセレクト信号に応じて選択的に出力することにより、各セルを時分割に多重化するもので、例えば、図１７（ａ）〜図１７（ｄ）に示すように、最優先固定長セル送信装置１の内部フレームに同期した最優先固定長セルが、セレクト信号により選択され優先的に出力される一方、最優先固定長セルデータが入力されないときに（上述のセレクト信号がＬレベルのときに）、ＦＩＦＯ式記憶部２１−１〜２１−ｎからの固定長セルが選択され出力されるようになっている。
【００５８】
なお、固定長セル処理装置３は、固定長セル多重装置２からの多重伝送出力を受けて固定長セルについての所望の処理を施すものである。
また、上述の最優先固定長セル送信装置１は、図６に示すように、固定長セル記憶部（ＲＡＭ）１１と固定長セル読み出し制御部１２とをそなえて構成され、さらに図８に示すように、固定長セル読み出し制御部１２がＪＫフリップフロップ（ＪＫ−ＦＦ）回路１１０，フリップフロップ（ＦＦ）回路１１１，リードカウンタ１１１′，デコーダ１１２−１，１１２−２をそなえて構成される。なお、１１３−１，１１３−２はそれぞれ論理積演算部（ＡＮＤ）である。
【００５９】
ここで、固定長セル記憶部１１は、入力された最優先固定長セルデータを記憶するものであり、固定長セル読み出し制御部１２は、固定長セル記憶部１１から固定長セルデータを固定長セル単位の内部フレームに同期して読み出すものである。
また、ＪＫフリップフロップ回路１１０は、固定長セル記憶部１１にデータが書き込まれたときに入力されるＲＡＭ書き込み終了信号がＨレベルとなったのちデコーダ１１２−２の出力信号（内部フレーム信号）がＨレベルとなるとその後の出力をＨレベルに保持するものであり、フリップフロップ回路１１１は、このＪＫフリップフロップ回路１１０の出力がＨレベルとなっているときにデコーダ１１２−２の出力がＨレベルとなるとその出力をＬレベルにするもので、このフリップフロップ回路１１１の出力により、ＲＡＭ書き込み終了信号が入力されたのち、最初の内部フレームパルスから次の内部フレームパルスの間、固定長セル記憶部１１からセルデータが読み出されるようになっている。
【００６０】
さらに、リードカウンタ１１１′は、固定長セル記憶部１１から読み出すべきセルデータのアドレス値（リードアドレス）をサイクリックに生成して固定長セル記憶部１１へ出力するとともに、出力するアドレス値に応じたカウンタ値を各デコーダ１１２−１，１１２−２へ出力するものである。
また、各デコーダ１１２−１，１１２−２は、それぞれ、このリードカウンタ１１１′からのカウンタ値をデコードするもので、デコーダ１１２−２でデコードされたカウンタ値がフレームパルス生成用の信号として用いられ、デコーダ１１２−２でデコードされたカウンタ値が内部フレーム信号として、各ＪＫフリップフロップ回路１１０，フリップフロップ回路１１１へフィードバックされるようになっている。
【００６１】
なお、各論理積演算部１１３−１，１１３−２は、それぞれ、入力信号に対して論理積演算を施すもので、論理積演算部１１３−１は、固定長セル記憶部１１からの固定長セルデータとフリップフロップ回路１１１からのＦＦ処理信号とについて論理積演算を施すことによって、例えば、ＦＦ処理信号がＨレベルとなっている間、セルデータを固定長セル多重装置２へ出力するようになっており、論理積演算部１１３−２は、デコーダ１１２−１からの信号とフリップフロップ回路１１１からのＦＦ処理信号とについて論理積演算を施すことによって、固定長セル多重装置２へフレームパルス信号として出力するようになっている。
【００６２】
例えば、この最優先固定長セル送信装置１では、固定長セル記憶部１１に固定長セルデータが入力されると（書き込まれると）、図９（ｂ）に示すようにＲＡＭ書き込み終了信号（Ｈレベルパルス）がＪＫフリップフロップ回路１１０に入力される。ＪＫフリップフロップ回路１１０では、このＲＡＭ書き込み終了信号を受けたのち、フリップフロップ回路１１１からデコーダ１１２−２を通じて図９（ｃ）に示すように内部フレーム信号（Ｈレベルパルス）を受けると、その後の出力をＨレベルに保持し、これにより、図９（ｄ）に示すようにフリップフロップ回路１１１の出力もＨレベルとなり固定長セル記憶部１１にリードイネーブルがかかる（図９（ｆ）参照）。
【００６３】
この結果、固定長セル記憶部１１からは、図９（ｅ）に示すようなリードカウンタ１１１′からのアドレス値に対応するセルデータが、順次、図９（ａ）に示すようなクロックに従って読み出される（図９（ｇ）参照）。なお、このとき論理積演算部１１３−２からは、フリップフロップ回路１１１の出力の立ち上がりに同期して、図９（ｈ）に示すような信号が固定長セル多重装置２用のフレームパルスとして出力される。
【００６４】
これにより、上述の最優先固定長セル送信装置１からは、例えば、図７（ａ），図７（ｂ）に示すように最優先固定長セル（ここでは、５３バイト）は、最優先固定長セル送信装置１の内部フレームに同期して固定長セル多重装置２へ出力され、図７（ｃ）に示すように、固定長セル多重装置２にスルー出力される最優先固定長セルの間隔が一定（５３バイトの整数倍）となり（Ａ，Ｂ，Ｃ，Ｄ）、固定長セル多重装置２では、他の各固定長セル送信装置１−１〜１−ｎからの固定長セルをＦＩＦＯ制御部２２の制御により、これらの最優先固定長セルの間に順次挿入して、時分割に多重し最優先固定長セルとともに出力する。
【００６５】
次に、図１０は上述のＦＩＦＯ制御部２２の内部構成を示すブロック図で、この図１０に示すように、ＦＩＦＯ制御部２２は、固定長セル到着状態記憶部（ＲＡＭ）２５，固定長セル到着状態記憶制御部２６，出力セル確定部２７，論理和回路（ＯＲ）２１１，２１５，エンコーダ２１６をそなえて構成されている。
ここで、固定長セル到着状態記憶部２５は、固定長セル送信装置１−１〜１−ｎからの固定長セルの到着状態を同時に記憶するもので、書き込みと読み出しが同時にできるようになっており（つまり、デュアルポートメモリ）、固定長セル到着状態記憶制御部２６は、固定長セル送信装置１−１〜１−ｎのいずれかから固定長セルが到着すると固定長セル到着状態記憶部２５への書き込みを行なうとともに所定の読み出し要求信号に応じて固定長セル到着状態記憶部２５からの読み出しを行なうもので、書き込みカウンタ２１２，比較部２１３，読み出しカウンタ２１４をそなえて構成されている。
【００６６】
そして、書き込みカウンタ２１２は、図１１（ａ）に示すように固定長セルがＦＩＦＯ式記憶部２１−１〜２１−ｎに書き込まれたことを示す信号（セル書き込み終了信号）が固定長セル到着状態記憶部２５の書き込み側に入力されると（W-Di) 、論理和回路２１１を通じて出力されるイネーブル信号に応じて、書き込みカウンタ値をカウントアップするもので、セル書き込み終了信号が入力される毎に、図１１（ｂ）に示すようにカウントアップするようになっている。なお、この書き込みカウンタ２１２の出力は、固定長セル到着状態記憶部２５用のライトアドレス（W-AD) 信号として用いられるとともに、比較部２１３による読み出しカウンタ２１４からの読み出しカウント値との比較処理に用いられるようになっている。
【００６７】
また、比較部２１３は、図１１（ｃ）に示すような固定長セル単位毎の出力タイミングに同期して、書き込みカウンタ２１２からの書き込みカウンタ値（図１１（ｂ）参照）と読み出しカウンタ２１４からの読み出しカウンタ値（図１１（ｅ）参照）とを比較し、両カウンタ値が異なっていた場合（具体的には、書き込みカウンタ値の方が大きい場合）に、固定長セル到着状態記憶部２５からデータ（到着順データ）を読み出させるために、図１１（ｄ）に示すように読み出しカウンタ２１４にイネーブル信号（R-EN) を出力して、そのカウンタ値をアップさせるもので、例えば、図１２に示すようにポート番号設定（ポートNo. セット）部２１３Ａ，ポート番号ラッチメモリ（ポートNo. ラッチメモリ）２１３Ｂ，ポート番号解除（ポート No.クリア）部２１３Ｃをそなえて構成されている。
【００６８】
ここで、ポートNo. セット部２１３Ａは、書き込みカウンタ２１２からの書き込みカウント値を各ポート毎に書き込むものであり、ポートNo. ラッチメモリ２１３Ｂは、ポートNo. セット部２１３Ａからの情報（ポート番号）を保持しておくものであり、ポート No.クリア２１３Ｃは、ポートNo. ラッチメモリ２１３Ｂに保持された情報（ポート番号）をクリアするもので、読み出しカウンタ２１４から固定長セル到着状態記憶部２５へ到着順データを読み出すためのアドレス値が入力されると、該当するポート番号情報をクリアするようになっている。
【００６９】
また、読み出しカウンタ２１４は、比較部２１３から出力されるイネーブル信号に基づいて図１１（ｅ）に示すように読み出しカウンタ値を生成し、次の書き込みカウンタ値との比較用のカウンタ値として比較部２１３に返信するとともに、固定長セル到着状態記憶部２５にリードアドレス（R-AD) 信号を出力するものである。
【００７０】
さらに、出力セル確定部２７は、固定長セル到着状態記憶部２５から他の固定長セル送信装置１−１〜１−ｎからの固定長セルの到着状態（到着順データ）が読み出されると、いずれのＦＩＦＯ式記憶部２１−１〜２１−ｎから固定長セルを読み出すべきかを確定するもので、図１０に示すように、同着カウンタ２８をそなえている。
【００７１】
そして、この出力セル確定部２７は、図１１（ｈ）に示すセル読み出し開始信号（CELL-OUT) に基づいて、図１１（ｆ）に示すように読み出すべき仮想チャネル（ポート番号）についてのデータを読み出してエンコーダ２１６を介して多重化部２３（セレクタ部２３Ａ：図１６参照）へ出力するとともに、図１１（ｇ）に示すセルイネーブル信号を検出し、論理和回路２１５を介して多重化部２３へ出力するようになっている（多重化部２３の出力は図１１（ｉ）に示す）。
【００７２】
また、同着カウンタ２８は、複数の固定長セル送信装置１−１〜１−ｎから固定長セルが同時に到着した場合に計数値をインクリメントするものであり、論理和回路２１１，２１５は、入力信号について論理和演算を施すものであり、エンコーダ２１６は、出力セル確定部２７から出力される到着状態データ（RP-REG) を符号化するものである。
【００７３】
なお、ＦＩＦＯ制御部２２は、図１２に示すように、他に、ループバッグ２１９，ＳＰＳビット検出部２２０，取込みカウンタ２２１，打ち直し部２２２及びシリアル／パラレル（Ｓ／Ｐ）変換部２２３をそなえて構成されており、ループバッグ２１９は、リングを構成するもので、指定された条件に合っているシリアルデータのみを受信するようになっており、ＳＰＳビット検出部２２０は、スタートビット，パリティビット及びストップビットを検出するものである。
【００７４】
また、取り込みカウンタ２２１は、スタートビット，パリティビット及びストップビットの検出位置に同期してライトカウンタ２１２を制御するものであり、打ち直し部２２２は、スタートビット，パリティビット及びストップビットが検出されたシリアルデータをライトカウンタ２１２からの情報に基づいて所要の処理を施し、Ｓ／Ｐ変換部２２３へデータを出力するものであり、Ｓ／Ｐ変換部２２３は、固定長セルデータ（シリアルデータ）をパラレルデータに変換するものである。
【００７５】
以下、上述のＦＩＦＯ制御部２２での動作について図１３〜図１５を用いて詳述する。
各固定長セル送信装置１−１〜１−ｎから固定長セル多重装置２に固定長セルが到着したことが検出されると、ＦＩＦＯ制御部２２では、図１３（ａ）に示すように読み出しカウンタ２１４からのアドレス値（Addressα）が示す固定長セル到着状態記憶部２５内のメモリ領域にそのセルについての仮想チャネル番号（ポート番号、例えば"08"）に対応するビットを立てる（Ｈを設定する）ことにより、セルの到着順データを固定長セル到着状態記憶部２５に記憶させる。
【００７６】
そして、ＦＩＦＯ制御部２２は、その後に入力されるセルについても、同様に、書き込みカウンタ２１２からのアドレス値を順次カウントアップ（Addressβ→γ→δ）することにより、到着順データを書き込むべき固定長セル到着状態記憶部２５のアドレス値を変更しながら図１３（ａ）に示すように、該当する仮想チャネル番号部分にビットを立てて各セルの到着状態を固定長セル到着状態記憶部２５に記憶させる。なお、２つ以上のセルが同時に到着した場合は、例えば図１３（ａ）中のAddressδのラインに示すように、該当する全ての仮想チャネル番号部分のビットを立てておく。
【００７７】
これにより、ＦＩＦＯ制御部２２は、読み出しカウンタ２１４のカウンタ値（アドレス値）を上述の書き込み処理が終了する毎に比較部２１３より出力されるイネーブル信号により、順次、カウントアップすることで、図１３（ｂ）に示すように読み出すべきセルの仮想チャネル番号を出力セル確定部２７へ通知する。なお、上述のように１つのアドレス（Addressγ）に２つ以上のビットが立てられていた場合は、例えば、ここでは出力セル確定部２７において同着カウンタ２８がカウンタ値（アドレス値）をインクリメントすることにより、図１３（ｂ）に示すように、仮想チャネル番号の若い方の番号についての到着順データが先に出力される。
【００７８】
次に、図１４は出力セル確定部２７の動作を説明するための図で、この図１４に示すように、出力セル確定部２７は、初期値（XRST) ，固定長セル送信装置１−１〜１−ｎの内部クロック（CK19）, 固定長セル到着状態記憶部２５からの固定長セルデータ(RAM-DO), 比較部２０３からのリードイネーブル信号（R-EN) ，外部からのセル読み出し開始信号（CELL-OUT) 及び同着に送信された場合の固定長セルの優先順位を選択するセレクト信号（SEL)に基づいて出力すべきセルを確定する。
【００７９】
即ち、まず出力セル確定部２７は、例えば、初期値＝０，内部クロック＝１，リードイネーブル＝１及びセル読み出し開始信号＝１として出力すべき到着順データを"000〜000"に初期化しておく（ステップＳ１）。
ここで、例えば、優先順位を規定するためのセレクト信号として０が外部から入力され、仮想チャネル番号が０，1,・・・, ｎの順に並べられ、出力すべき到着順データの順序が、"000〜001" ,"000〜010", ・・・,"100 〜000"に設定される（ステップＳ２）。
【００８０】
また、入力されたセレクト信号が１であったとすると、仮想チャネル番号が１，２, ・・・, ｎ，0 の順に並べられ、出力すべき到着順データの順序が、"000〜010"，"000〜100", ・・・,"100 〜000"，"000〜001"に設定され（ステップＳ３）、セレクト信号がｎであった場合まで、順次、出力すべき到着順データの順序が設定される（ステップＳ４）。
【００８１】
なお、上述の出力セル確定部２７での処理は、例えば、図１５に示すように、セレクト信号（SEL)の値を同着カウンタ２８により、順次、変更することにより、出力すべき到着順データの優先順位を変更できるようにしてもよい。
そして、この場合、出力セル確定部２７では、例えば、初期値＝０，内部クロック＝１，リードイネーブル＝１及びセル読み出し開始信号＝１として出力すべき到着順データの出力開始位置を"000〜000"に初期化しておき（ステップＳ５）、到着順データの出力開始位置を設定するセレクタ信号が２つ以上のセルが同時に固定長セル多重装置２に到着する毎に同着カウンタ２８により、インクリメントされて順次入力されることにより（ステップＳ６）、出力すべき到着順データの出力開始位置が全仮想チャネル番号に対して平等に変更される（ステップＳ７〜Ｓ９）。
【００８２】
（ａ１）第１実施形態の変形例の説明
図１８は本発明の第１実施形態にかかる固定長セル多重システムの変形例を示すブロック図で、図１８に示す固定長セル多重システムは、図６により前述したものと同様の機能を有する装置１，１−１〜１−ｎ，２，３をそなえるほか、最優先固定長セル送信装置１が固定長セル読み出し禁止制御部１３、固定長セル多重装置２が固定長セル読み出し禁止要求信号出力部２４、固定長セル処理装置３が固定長セル処理用記憶部３１及び記憶量情報通知部３２をそれぞれそなえて構成されている。
【００８３】
ここで、まず最優先固定長セル送信装置１において、固定長セル読み出し禁止制御部１３は、固定長セル処理装置３の記憶量情報通知部３２からの記憶量情報に基づき固定長セル処理用記憶部３１での記憶量が所定の記憶量を超えている場合、即ち、固定長セル多重装置２の伝送先の状態が輻輳状態である場合には前述した固定長セル読み出し制御部１２による制御を禁止するもので、固定長セル処理装置３のトラヒックを緩和できるようになっている。
【００８４】
また、固定長セル多重装置２において、固定長セル読み出し禁止要求信号出力部（リクエスト信号出力部）２４は、最優先固定長セル送信装置１に最優先固定長セルを所定の間隔で読み出させて出力させるためのリクエスト信号を繰り返し送信するもので、記憶量情報通知部３２からの記憶量を受けて記憶量が所定の記憶量を超えている場合にリクエスト信号の送信を停止することで、固定長セル読み出し禁止要求信号を最優先固定長セル送信装置１の固定長セル読み出し禁止制御部１３に出力するようになっており、これにより固定長セル処理装置３におけるトラヒック量を制御できるようになっている。なお、本実施形態では、この固定長セル読み出し禁止要求信号出力部２４として、図２２に示すように、５３進カウンタを用いている。
【００８５】
さらに、固定長セル処理装置３において、固定長セル処理用記憶部３１は、固定長セル多重装置２からの多重伝送出力を順次記憶していくものであり、記憶量情報通知部３２は、固定長セル処理用記憶部３１での記憶量情報を通知するものである。
このような構成により、上述のシステムでは、例えば、図１９（ａ）に示すように、一定周期（ここでは、５３バイト）毎に固定長セル多重装置２の固定長セル読み出し禁止要求信号出力部２４からリクエスト信号が最優先固定長セル送信装置１へ送信されることにより、このリクエスト信号に同期して最優先固定長セルが固定長セル記憶部１１から読み出されて、図１９（ｂ），図１９（ｃ）に示すように、固定長セル読み出し制御部１２からのフレームパルスに従って最優先固定長セルが固定長セル多重装置２へ送信される。このとき、固定長セル処理装置３の固定長セル処理用記憶部３１でのセルの記憶容量が所定の記憶量を超えていると、即ち、輻輳状態であると、ＦＩＦＯ制御部２２から固定長セル多重装置２の固定長セル読み出し禁止要求信号出力部２４へその旨が通知される。
【００８６】
すると、固定長セル多重装置２では、図１９（ａ）中に▲１▼で示すようにリクエスト信号の送信を停止することで、最優先固定長セル送信装置１に固定長セル読み出し制御部１２による最優先固定長セルの読み出しを禁止するよう通知する。これにより、最優先固定長セル送信装置１では、固定長セル読み出し禁止制御部１３により、固定長セル読み出し制御部１２によるセルの読み出し制御が禁止される。
【００８７】
この結果、図１９（ｃ）中に点線で示すように、最優先固定長セルは固定長セル多重装置２に入力されない、即ち、固定長セル処理装置３で処理すべき固定長セルが所定の記憶量を超えているとみなされるため、この位置最優先固定長セル送信装置１には最優先固定長セルは入力されない。
その後、最優先固定長セルは、図１９（ｄ）に示すように、この場合も、固定長セル多重装置２にスルー出力される最優先固定長セルの間隔が一定（５３バイトの整数倍）となり（Ａ，Ｂ，Ｃ，Ｄ）、他の固定長セルがそれらの最優先固定長セルの間に順次挿入されて時分割に多重されて最優先固定長セルとともに送信される。
【００８８】
次に、図２０は本変形例における最優先固定長セル送信装置１の内部構成を示すブロック図で、この図２０に示すように、最優先固定長セル送信装置１は、図８により前述したものと同様のＲＡＭ（固定長セル記憶部）１１と固定長セル読み出し制御部１２としてＪＫフリップフロップ（ＪＫ−ＦＦ）回路１１０，リードカウンタ１１１′，デコーダ１１２−３〜１１２−５と、固定長セル読み出し禁止制御部１３として論理積演算部１１３−３とをそなえて構成されている。
【００８９】
ここで、各デコーダ１１２−３〜１１２−５は、それぞれ、リードカウンタ１１１′からのカウンタ値をデコードするもので、デコーダ１１２−３は、そのデコード値を固定長セル記憶部１１用のリードイネーブル（REN)信号として出力し、デコーダ１１２−４は、そのデコード値を固定長セル多重装置２用のフレームパルスとして出力し、デコーダ１１２−５は、そのデコード値をＲＡＭ書き込み信号の立ち上がり検出用の信号としてＪＫフリップフロップ回路１１０に出力するようになっている。
【００９０】
また、論理積演算部１１３−３は、このＪＫフリップフロップ回路１１０の出力と固定長セル多重装置２からのリクエスト信号とについて論理積演算を施すもので、上述したような固定長セル多重装置２からリクエスト信号の送信が停止されると、その出力がＬレベルとなり、固定長セル記憶部１１から最優先固定長セルが読み出されないようになっている。
【００９１】
このような構成により、上述の最優先固定長セル送信装置１では、例えば、図２１（ｉ）に示すように、ＲＡＭ書き込み終了信号がＪＫフリップフロップ回路１１０に入力されると、ＪＫフリップフロップ回路１１０の出力が図２１（ｊ）に示すようにＨレベルに保持される。そして、図２１（ｂ）に示すように、固定長セル多重装置２からリクエスト信号が固定長セル読み出し制御部１３の論理積演算部１１３−３に入力されると、図２１（ｃ）に示すように、その出力がＨレベルとなり、リードカウンタ１１１′にロードがかかる。すると、図２１（ｄ）に示すようにリードアドレスが内部クロック（図２１（ａ）参照）に従って固定長セル記憶部１１へ出力される（図２１（ｇ）に示すＦＰ出力がHUB LSIに出力される）とともに、図２１（ｅ）に示すようなリードイネーブル信号がデコーダ１１２−３を通じて固定長セル記憶部１１へ出力され、固定長セル記憶部１１から最優先固定長セルが順次読み出される（図２１（ｆ）参照）。
【００９２】
その後、リードカウンタ１１１′がセルの長さ分のカウンタ値（０〜５２）をカウントアップすると、そのカウンタ値がデコーダ１１２−５でデコードされ、図２１（ｈ）に示すようなＲＡＭ読み出し終了信号としてＪＫフリップフロップ回路１１０へ出力され、図２１（ｊ）に示すようにＪＫフリップフロップ回路１１０の出力が、Ｌレベルとなり、セルの読み出しが終了する。
【００９３】
ところで、本変形例における固定長セル多重装置２は、図２２に示すように、図１６により前述したものと同様の機能を有する装置１，１−１〜１−ｎ，２，３をそなえるほか、リクエスト信号出力部（固定長セル読み出し禁止要求信号出力部）２４として５３進カウンタをそなえて構成されている。これにより、この固定長セル多重装置２では記憶量情報通知部３２からの記憶量（xTxAF)を受けて、記憶量が所定の記憶量を超えていない場合には、図２３（ａ）に示す読み出しカウンタのタイミングに同期して、図２３（ｂ）に示すようにリクエスト信号(REQFP) を繰り返し最優先固定長セル送信装置１の固定長セル読み出し制御部１２に出力し、最優先固定長セル送信装置１では、このリクエスト信号を受信すると、図２３（ｃ）の▲１▼に示すように最優先固定長セルの先頭を表すフレームパルス信号が生成され、図２３（ｄ）及び（ｅ）に示すように最優先固定長セルが順次固定長セル記憶部１１から読み出されて固定長セル多重装置２へ送信される。
【００９４】
一方、最優先固定長セル送信装置１は、リクエスト信号を受信しても出力すべき最優先固定長セルが存在しないときは、図２３（ｃ）の▲２▼に示すように最優先固定長セルの先頭を表すフレームパルス信号が出力されず、最優先固定長セルは固定長セル多重装置２へ送信されない。
なお、記憶量情報通知部３２から通知される記憶量が所定の記憶量を超えない限り、リクエスト信号は同じタイミングで出力するが、所定の記憶容量を超えていた場合は、リクエスト信号の固定長セル送信装置１への送信を停止することにより固定長セル送信装置１からの最優先固定長セルの送信が禁止される。
【００９５】
そして、この固定長セル多重装置２では、例えば、図２４に示すように、シリアル情報が入力されると、固定長セル送信装置（TED LSI)１−１〜１−ｎから図６により前述したように、固定長セル多重装置（HUB LSI)２のＦＩＦＯ式記憶部（ＦＩＦＯ）２１−１〜２１−ｎに非同期で入力される（i-PORT) 。
さらに、固定長セル多重装置２では、固定長セルがＦＩＦＯ式記憶部２１−１〜２１−ｎに入力されると（到着すると）、図１０〜図１３により前述したように、ＦＩＦＯ制御部２２の固定長セル到着状態記憶部２５に到着順データが書き込まれ、書き込まれたデータは、固定長セル到着状態記憶制御部２６により読み出されたのち、出力セル確定部２７によりいずれのＦＩＦＯ式記憶部２１−１〜２１−ｎから固定長セルを読み出すべきかが確定される。
【００９６】
なお、固定長セル確定部２７では、２つ以上の固定長セルが同時に入力されたとき（同着）は、図１４，図１５により前述したように、外部からのセレクト信号の指示に基づいて、あるいは、同着カウンタ２８の計数値に基づいて、いずれのＦＩＦＯ式記憶部２１−１〜２１−ｎから固定長セルを読みだすべきかが確定される。
【００９７】
このように、第１実施形態における固定長セル多重システム（固定長セル多重伝送装置，固定長セル多重伝送方法，固定長セル送信装置）によれば、最優先固定長セル送信装置１に固定長セル単位の内部フレームをもたせ、セルを内部フレームに同期させて固定長セル多重装置２へ送信するようにし、最優先に処理されるべき固定長セル（最優先固定長セル）に対しては固定長セル多重装置２にＦＩＦＯ式記憶部２１−１〜２１−ｎを設けずスルー出力としているので、その他の固定長セルを最優先固定長セルが出力されない間に順次挿入することにより、最優先固定長セルを最小の遅延量で多重伝送することができ、他の固定長セルを効率的に多重伝送することができる。
【００９８】
また、固定長セル多重装置２は、固定長セル処理装置３内の固定長セルの記憶量（メモリ状態）を監視しておき、その記憶量が所定量以上になった場合に、固定長セル送信装置１へ固定長セル単位の内部フレームに同期したリクエスト信号の送信を停止する（固定長セル読み出し禁止要求信号を出力する）ので、固定長セル多重装置２以降の処理における最優先固定長セルの輻輳による廃棄を防止することができ、且つ、この場合も最優先固定長セルを最小の遅延量で多重伝送することができるので、他の固定長セルも効率的に多重伝送することができる。
【００９９】
さらに、ＦＩＦＯ制御部２２は、ＦＩＦＯ式記憶部２１−１〜２１−ｎに到着した各固定長セルの順序を記憶させる固定長セル到着状態記憶部（ＲＡＭ等）２５をそなえて構成されているので、固定長セルを多重する際に各ポート番号を指示することにより固定長セルの先着処理を正確に行なうことができ、本システムの処理能力の向上を図ることができる。
【０１００】
また、ＦＩＦＯ制御部２２は、出力すべきセルを確定する出力セル確定部２７をそなえて構成されているので、出力条件を外部から設定することにより、固定長セルが同時に到着（同着）した場合における読み出すべき各仮想チャネルのセルに対する優先順位をシステムのトラヒックに合わせて任意に変更することができるとともに、必要とする情報の処理を迅速に行なうことができ、システム構築の際の柔軟性にも大いに寄与する。
【０１０１】
さらに、ＦＩＦＯ制御部２２の出力セル確定部２７は、同着カウンタ２８をそなえて構成されているので、固定長セルを同着で受信した場合にカウントアップすることにより、そのカウント値によって自動的に優先順位を変更させることができ、優先度が固定することなく、全ての仮想チャネルのセルに対しても平等に優先権を与えることが可能となる。
【０１０２】
なお、本実施形態では、リクエスト信号を、固定長セル処理装置３内の記憶量情報に基づいて固定長セル多重装置２から最優先固定長セル送信装置１へ送信しているが、直接、固定長セル処理装置３から最優先固定長セル送信装置１へ送信するようにしてもよい。
（ｂ）第２実施形態の説明
図２５は本発明の第２実施形態にかかる固定長セル分配システムの構成を示すブロック図で、この図２５に示す固定長セル多重システム７は、前述の図３９に示す固定長セル多重／分配システム５０１における固定長セル分配部２０１Ｂに相当するもので、光ケーブルなどを経て入力されてくるデータ（セル）は、固定長セルデータ多重／分配処理装置４０１内で処理され、各固定長セル送信／受信装置１０１−２〜１０１−ｎに分配されるようになっている。
【０１０３】
そして、この図２５に示すように、固定長セル分配システム７は、固定長セル処理装置３，固定長セル分配装置４，固定長セル受信装置６−１〜６−ｎをそなえて構成されている。
ここで、固定長セル処理装置３は、入力された固定長セルデータに所要の処理を施したのち固定長セル分配装置４へ送信するものであり、固定長セル分配装置４は、Ｍ（Ｍは自然数）並列の固定長セルデータをＮ（＞Ｍ）個のポートに分配するもので、書き込み制御部４３及びＦＩＦＯ式記憶部４１−１〜４１−ｎをそなえて構成されている。
【０１０４】
さらに、書き込み制御部４３は、Ｍ並列固定長セルデータから、出力すべきポート番号情報を検出して検出したポートに対応したＦＩＦＯ式記憶部４１−１〜４１−ｎに入力データを書き込むものであり、ＦＩＦＯ式記憶部４１−１〜４１−ｎは、固定長セルデータを入力順に書き込むとともに読み出すものである。
また、各固定長セル受信装置６−１〜６−ｎは、それぞれ固定長セル分配装置４から送信される固定長セルデータを受信するものである。
【０１０５】
次に、図２６は上述の固定長セル分配装置４の詳細構成を示すブロック図で、この図２６に示す固定長セル分配装置４は、ＦＩＦＯ式記憶部（ＲＡＭ）４１−１〜４１−ｎ，パラレル／シリアル（Ｐ／Ｓ）変換器４２−１〜４２−ｎ，書き込み制御部４３，読み出し制御部４４Ａ及びセレクト（SEL)信号生成部５４Ａをそなえて構成されている。
【０１０６】
ここで、上述のように、ＦＩＦＯ式記憶部４１−１〜４１−ｎは、固定長セルデータを入力順に書き込むとともに読み出すもので、出力ポート（DTOUT１〜ｎ）の数に対応してｎ個設けられており、セレクト信号生成部５４Ａは、入力されてくる固定長セルデータから固定長セルのポート番号を検出し、検出したポート番号に応じた信号（ポート選択信号）を生成するもので、図２７（ａ），図２７（ｂ）に示すようにフレームパルス(FP)に同期して入力されるｍ（ｍ＝Ｍ）並列のセルデータからポート番号情報が検出され（ここでは、ポート番号１，２，ｎ，２の順）、検出されたデータからいずれのＦＩＦＯ式記憶部４１−１〜４１−ｎに書き込むかが判断されたのち、ポート選択信号が後述する書き込み制御部４３に出力されるようになっている。
【０１０７】
また、書き込み制御部４３は、上述したように、Ｍ並列固定長セルデータから、そのセルデータを出力すべきポート番号情報を検出して検出したポートに対応したＦＩＦＯ式記憶部４１−１〜４１−ｎに入力データを書き込むもので、書き込み信号（WEN:ライトイネーブル）生成部４３Ａ，ライトカウンタ（WCTR）４３Ｂ及びリードカウンタロード（RCTRLD）信号生成部４３Ｃをそなえて構成されている。
【０１０８】
ここで、書き込み信号生成部４３Ａは、例えば、図２７（ｄ）〜図２７（ｆ）に示すように、各ポートに対応したＦＩＦＯ式記憶部４１−１〜４１−ｎ毎にライトイネーブル(WEN) 信号及びライトカウンタロード（WCRTRLD)信号を生成するもので、ライトイネーブル信号は、それぞれのＦＩＦＯ式記憶部４１−１〜４１−ｎ及びリードカウンタロード信号生成部４３Ｃに出力されるとともに、ライトカウンタロード信号は、ライトカウンタ４３Ｂに出力されるようになっている。
【０１０９】
また、ライトカウンタ４３Ｂは、この書き込み信号生成部４３Ａからの情報（ライトカウンタロード信号）に基づいて、Ｑ（データ）出力を各ＦＩＦＯ式記憶部４１−１〜４１−ｎ用のライトアドレス（WADD) としてＦＩＦＯ式記憶部４１−１〜４１−ｎに出力するとともに、リードカウンタロード信号生成部４３ＣへＦＩＦＯ式記憶部４１−１〜４１−ｎにセルデータを書き込ませた旨（書き込み終了信号）を通知するもので、例えば、図２７（ｃ）に示すようにライトカウンタがカウントアップし、ＦＩＦＯ式記憶部４１−１〜４１−ｎにライトアドレスが送信されると、図２７（ｇ）〜図２７（ｉ）に示すように書き込み終了信号が生成され、その書き込み終了信号がリードカウンタロード信号生成部４３Ｃに出力されるようになっている。
【０１１０】
さらに、リードカウンタロード信号生成部４３Ｃは、ライトカウンタ４３Ｂから書き込み終了信号を受信すると、書き込み信号生成部４３Ａからのライトイネーブル信号に基づいてリードカウンタロード信号を生成するもので、この信号は、後述するリードカウンタ制御部４８，ＳＥＬ制御部４９に出力されるようになっている。なお、リードカウンタロード信号は、ポートの数分の制御信号を有している。
【０１１１】
次に、上述の読み出し制御部４４Ａは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータを読み出す制御を行なうもので、リードカウンタ(RCTR)４５Ａ−１〜４５Ａ−ｍ，セレクタ（SEL)部４６Ａ，Ｍ進カウンタ４７，リードカウンタ制御部４８及びセレクタ制御部４９をそなえて構成されており、リードカウンタ４５Ａ−１〜４５Ａ−ｍは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータを読み出すための信号を出力しうるもので、各ＦＩＦＯ式記憶部４１−１〜４１−ｎよりも少ない数（ｍ）だけ設けられている。
【０１１２】
さらに、セレクタ部４６Ａは、各リードカウンタ４５Ａ−１〜４５Ａ−ｍの出力側に設けられてリードカウンタ４５Ａ−１〜４５Ａ−ｍの出力を各ＦＩＦＯ式記憶部４１−１〜４１−ｎのいずれかにセル読み出し信号として供給するもので、ｎ個のセレクタ（SEL)４６Ａ−１〜４６Ａ−ｎを有し、図２７（ｏ），図２７（ｑ）及び図２７（ｓ）に示すように、後述するセレクタ制御部４９からの書き込みタイミングによって、リードカウンタ４５Ａ−１〜４５Ａ−ｍの信号を各ポート毎に切り分け、リードイネーブル（REN)信号としてＦＩＦＯ式記憶部４１−１〜４１−ｎに出力するようになっている。
【０１１３】
また、Ｍ進カウンタ４７は、ＦＩＦＯ式記憶部４１−１〜４１−ｎへのセルデータの書き込み終了をトリガとしてカウントアップするもので、例えば、図２７（ｊ）に示すように書き込み終了信号が入力される毎にカウンタ値を１ずつカウントアップするようになっている。
さらに、リードカウンタ制御部４８は、Ｍ進カウンタ４７のカウント値に対応した序数（つまりカウンタ番号）を付された各リードカウンタ（ｌ進）４５Ａ−１〜４５Ａ−ｍのカウンタ値をインクリメントさせるもので、例えば、図２７（ｋ）〜図２７（ｎ）に示すように、書き込み終了信号が入力されると対応するリードカウンタ４５Ａ−１〜４５Ａ−ｍのカウントを開始させるようになっている。
【０１１４】
また、セレクタ制御部４９は、リードカウンタ制御部４８からの情報を受けてセレクタ部４６Ａを制御するもので、リードカウンタロード信号生成部４３Ｃから出力されるいずれのＦＩＦＯ式記憶部４１−１〜４１−ｎにセルデータを書き込んだかを示す信号（TMG1) と、リードカウンタ制御部４８から出力される各リードカウンタ４５Ａ−１〜４５Ａ−ｍのカウントを開始させた旨を示す信号（TMG2) とに基づいて各セレクタ４６Ａ−１〜４６Ａ−ｎを制御するようになっている。
【０１１５】
これにより、書き込み制御部４３によって各ＦＩＦＯ式記憶部４１−１〜４１−ｎに書き込まれた固定長セルデータは、セレクタ部４６Ａからのリードイネーブルに基づいて、例えば、図２７（ｐ），図２７（ｒ）及び図２７（ｔ）に示すように、各ポート番号別にそれぞれ読み出されて固定長セル受信装置６−１〜６−ｎへ出力される。
【０１１６】
さらに、Ｐ／Ｓ変換部４２−１〜４２−ｎは、各ＦＩＦＯ式記憶部４１−１〜４１−ｎに対応して設けられており、それぞれ、対応するＦＩＦＯ式記憶部４１−１〜４１−ｎからのｍ並列のセルデータをシリアルデータに変換するものである。
なお、各リードカウンタ４５Ａ−１〜４５Ａ−ｍは、入力されてくるＭ並列の固定長セルデータの長さがＬである場合はＬ（＝ｌ）進カウンタ（例えば、ＡＴＭセルの場合は、５３バイトであるので、５３進カウンタ）としてもよく、また、後述するように（Ｌ＋α）進カウンタとして構成してもよい。
【０１１７】
このような構成により、図２６に示す固定長セル分配装置４では、まず、書き込み制御に関しては、例えば、図２８（ａ）〜図２８（ｃ）に示すように、８並列（つまり、図２６においてＭ＝ｍ＝８）で入力された固定長セルデータは、２４個のポート（つまり、図２６においてｎ＝２４）毎にＦＩＦＯ式記憶部４１−１〜４１−２４及び書き込み制御部４３に入力され、ＦＩＦＯ式記憶部４１−１〜４１−２４にデータが書き込まれると、書き込み制御部４３において書き込み終了信号が生成され、これが読み出し制御部４４Ａに出力される。
【０１１８】
また、読み出し制御に関しては、読み出し制御部４４Ａに上述の書き込み終了信号が送信されると、リードカウンタ制御部４８から、対応するリードカウンタ４５Ａ−１〜４５Ａ−８にリードカウンタロード信号が出力され、各リードカウンタ４５Ａ−１〜４５Ａ−８においてカウンタ値がカウントアップされる。
その後、各リードカウンタ４５Ａ−１〜４５Ａ−８からの各カウンタ値は、セレクタ４６Ａ−１〜４６Ａ−２４（SEL1〜24)によって、選択的に対応するＦＩＦＯ式記憶部４１−１〜４１−２４にリードイネーブル信号として出力され、これにより、ＦＩＦＯ式記憶部４１−１〜４１−ｎから順次セルデータが読み出され、各Ｐ／Ｓ変換部４２−１〜４２−２４（P/S 1〜24)によってシリアルデータに変換されたのち出力される。
【０１１９】
なお、このとき各Ｐ／Ｓ変換部４２−１〜４２−２４では、図２８中に示すように、長さ５３ビット，８並列のパラレルデータとして入力されたセルデータを長さ４２４ビットのシリアルデータに変換する。
このように、上述の固定長セルの分配装置４によれば、読み出し制御部４４Ａにセレクタ部４６Ａ，Ｍ進カウンタ４７，リードカウンタ制御部４８及びセレクタ制御部４９を設けることでリードカウンタ４５Ａ−１〜４５Ａ−ｍの数を減らしているので、固定長セルデータの分配処理能力を変えることなく、その回路規模を大幅に削減することができ、特に出力ポート数が多い場合に大変有効である。
【０１２０】
（ｂ１）第２実施形態の第１変形例の説明
次に、図２９は上述の固定長セル分配装置４の第１変形例を示すブロック図で、この図２９に示す固定長セル分配装置４は、Ｐ個のＦＩＦＯ式記憶部４１−１〜４１−Ｐ，ｍ個（ｍは自然数）のＰ／Ｓ変換器４２−１〜４２−ｍを有するＰ組のＰ／Ｓ変換部４２′−１〜４２′−Ｐ，書き込み制御部４３，読み出し制御部４４Ｃ及びセレクト信号生成部５４Ｂをそなえて構成されている。なお、上記のＰは出力ポート(DTOUT1〜n)数ｎに対してｎ／ｍ以上の最小整数である。
【０１２１】
さらに、読み出し制御部４４Ｃには、ｍ個のリードカウンタ４５Ａ−１〜４５Ａ−ｍと１個の読み出し用コントローラ５１を有するＰ組の読み出し制御ユニット５２−１〜５２−Ｐが設けられている。
ここで、読み出し制御部４４Ｃは、ＦＩＦＯ式記憶部４１−１〜４１−Ｐに対する固定長セルの読み出し制御を行なうものであり、各読み出し制御ユニット５２−１〜５２−Ｐは、それぞれ、対応するＦＩＦＯ式記憶部４１−１〜４１−Ｐに対するセルデータの読み出し制御を個別に行なうものである。
【０１２２】
また、これらの各読み出し制御ユニット５２−１〜５２−Ｐにおいて、リードカウンタ４５Ａ−１〜４５Ａ−ｍは、それぞれ、ＦＩＦＯ式記憶部４１−１〜４１−Ｐから固定長セルデータを読み出すためのタイミング信号を出力しうるもので、例えば、図３０（ａ）に示すようなＭ（Ｍ＝ｍ）進カウンタ５５のタイミングに同期して、読み出し用コントローラ５１へリードアドレス（RADD) ，リードイネーブル（REN)などを出力するようになっている。
【０１２３】
さらに、各読み出し用コントローラ５１は、それぞれ、リードカウンタ４５Ａ−１〜４５Ａ−ｍからのタイミング信号を受けて対応するＦＩＦＯ式記憶部４１−１〜４１−Ｐへ固定長セルデータを読み出すための信号（リードアドレス，リードイネーブル）を固定長セルデータを書き込むための信号のＭ倍の速度で時分割多重して出力するもので、この時分割多重されたデータに基づいて、例えば、図３０（ｂ），図３０（ｃ）に示すように、ＦＩＦＯ式記憶部４１−１〜４１−Ｐ用のリードアドレス，リードイネーブルが出力されるようになっている。
【０１２４】
また、各ＦＩＦＯ式記憶部４１−１〜４１−Ｐは、それぞれ図２５，図２６により前述したものと同様のもので、例えば、図３０（ｄ）に示すように、対応する読み出し用コントローラ５１からのリードアドレス，リードイネーブルに従って、書き込まれたセルデータが順次、ｍポート分読み出され、各セルデータは、図３０（ｅ），図３０（ｇ），図３０（ｉ）に示すように、ラッチされたのち図３０（ｆ），図３０（ｈ），図３０（ｊ）に示すように、各ポート毎にシリアルデータとして出力されるようになっている。
【０１２５】
さらに、セレクト信号生成部５４Ｂは、図２６により前述した機能に加え、ライトアドレス（下位）をＦＩＦＯ式記憶部４１−１〜４１−Ｐに出力するようになっている。
なお、Ｐ／Ｓ変換部４２′−１〜４２′−Ｐ，書き込み制御部４３は、図２６により前述したものと同様のものである。
【０１２６】
このような構成により、図２９に示す固定長セル分配装置４では、まず、書き込み制御に関しては、例えば、図３１（ａ）〜図３１（ｃ）に示すように８並列（つまり、ｍ＝Ｍ＝８）で入力された固定長セルデータが、図２８により前述したごとく、各ポート（DTOUT1〜24) 毎にＦＩＦＯ式記憶部４１−１〜４１−３（FIFO 1〜3:つまり、Ｐ＝ｎ／ｍ＝２４／８＝３）及び書き込み制御部４３に出力され、ＦＩＦＯ式記憶部４１−１〜４１−３にデータが書き込まれると、書き込み制御部４３において書き込み終了信号が生成され、読み出し制御部４４Ｃに出力される。
【０１２７】
また、読み出し制御に関しては、読み出し制御部４４Ｃの読み出し用コントローラ(RCTL1〜3)５１−１〜５１−３において８進カウンタ５５のタイミングに同期してリードカウンタ４５Ａ−１〜４５Ａ−８からの出力（リードアドレス，リードイネーブル）が、８倍の速度で時分割多重され、この時分割多重された信号に基づいて、ＦＩＦＯ式記憶部４１−１〜４１−３では、各ポート毎にセルデータが読み出されたのち、対応するＰ／Ｓ変換部４２′−１〜４２′−３の各Ｐ／Ｓ変換器４２−１〜４２−８を介してシリアルデータとして出力される。
【０１２８】
なお、この場合も、各Ｐ／Ｓ変換器４２−１〜４２−８では、長さ５３ビット，８並列のパラレルデータとして入力されたセルデータが長さ４２４ビットのシリアルデータに変換される。
このように、上述の固定長セルデータ分配装置４によれば、ポートの数（２４）に対してＦＩＦＯ式記憶部４１−１〜４１−３のみを設ければよいので、さらにその回路規模を大幅に削減することができる。
【０１２９】
（ｂ２）第２実施形態の第２変形例の説明
図３２は上述の固定長セル分配装置４の第２変形例を示すブロック図で、この図３２に示す固定長セル分配装置４は、Ｐ個のＦＩＦＯ式記憶部４１−１〜４１−Ｐ，ｍ個のＰ／Ｓ変換器４２−１〜４２−ｍを有するＰ／Ｓ変換部４２′−１〜４２′−Ｐ，書き込み制御部４３，読み出し制御部４４Ｆ及びセレクト信号生成部５４Ａをそなえて構成されている。
【０１３０】
さらに、読み出し制御部４４Ｆには、ｍ個のリードカウンタ４５Ａ−１〜４５Ａ−ｍ，ｎ個のタイミング信号選択部（SE L)４６Ａ−１〜４６Ａ−ｎ及びＰ個の読み出し用コントローラ５１−１〜５１−Ｐを有する読み出し制御ユニット５２が設けられている。
つまり、この図３２に示す固定長セル分配装置４は、図２６により前述した固定長セル分配装置４（リードカウンタ４５Ａ−１〜４５Ａ−ｍの数を削減したもの）及び図２９により前述した固定長セル分配装置４（ＦＩＦＯ式記憶部４１−１〜４１−Ｐの数を削減したもの）とを組み合わせることにより、これらの各装置の両方の機能をそなえて構成されている。
【０１３１】
このような構成により、この図３２に示す固定長セル分配装置４では、書き込み制御に関しては、図２８及び図３１により前述したものと同様に行なわれるが、読み出し制御に関しては、例えば、図３３（ａ）〜図３３（ｃ）に示すようにリードカウンタ（RCTR) ４５Ａ−１〜４５Ａ−８においてカウントされたリードカウンタ信号が、タイミング信号選択部(SEL) ４６Ａ−１〜４６Ａ−２４において各ポート毎に分けられ、読み出し用コントローラ(RCTL)５１−１〜５１−３に出力される。
【０１３２】
また、読み出し用コントローラ５１−１〜５１−３では、タイミング信号選択部４６Ａ−１〜４６Ａ−２４から出力されたデータが８進カウンタ５５のタイミングに同期され、８倍の速度で時分割多重されたのちＦＩＦＯ式記憶部４１−１〜４１−３の固定長セルデータは、図３２と同様な処理が施され、シリアル出力データとして送信される。
【０１３３】
このように、上述の固定長セル分配装置４によれば、ポートの数（２４）に対してＦＩＦＯ式記憶部４１−１〜４１−Ｐの数及びリードカウンタ４５Ａ−１〜４５Ａ−ｍの数を削減して構成されているので、固定長セルデータの分配処理能力を変えることなく、回路規模を大幅に縮小することができる。
（ｂ３）第２実施形態の第３変形例の説明
図３４は上述の固定長セル分配装置４の第３変形例を示すブロック図で、この図３４に示す固定長セル分配装置４は、ｎポート分のＦＩＦＯ式記憶部４１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制御部４３，読み出し制御部４４Ｄ，エンプティ検出部(XEMPTY)５０−１〜５０−ｎ及びセレクト信号生成部５４Ａをそなえて構成されている。
【０１３４】
つまり、この固定長セル分配装置４は、一般的な固定長セル分配装置２０１Ｂ（図４４参照）にエンプティ検出部５０−１〜５０−ｎを付加することにより、固定長セルデータにガードタイムを設けて分配処理を施すようになっている。
このため、読み出し制御部４４Ｄは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータ（セルデータ長Ｌ）を読み出すとともに固定長セルデータの読み出し後、所定のガード時間（例えばα）は次の固定長セルデータの読み出しを禁止するよう（Ｌ＋α）進のリードカウンタ４５Ａ−１〜４５Ａ−ｎをそなえて構成されている。
【０１３５】
また、エンプティ検出部５０−１〜５０−ｎは、上記のガードタイム中にＦＩＦＯ式記憶部４１−１〜４１−ｎが空になると書き込み制御部４３によるセル書き込みを許容するための信号を出力するもので、図３５（ａ）〜図３５（ｆ）に示すように、前述した図２８及び図３１により前述したようにＦＩＦＯ式記憶部４１−１〜４１−ｎにセルデータが書き込まれると、図３５（ｇ）〜図３５（ｉ）に示すように、書き込み終了信号が出力されるようになっている。ここで、ポート番号２のデータに着目すると、図３５（ｊ）に示すように、書き込み終了信号を受信した時点で（ＦＩＦＯ式記憶部４１−１〜４１−ｎにデータが存在している状態）、エンプティ検出部５０−１〜５０−ｎのXEMPTY信号は、Ｈレベルに切り替わるようになっている。
【０１３６】
また、同時に書き込み終了信号によりリードカウンタ４５Ａ−１〜４５Ａ−ｎがカウントアップされるようになっており、例えば、図３５（ｋ）に示すように、リードカウンタ信号に加えて、α（ガードタイム）分もカウントアップされ（黒縦縞部分）、XEMPTY信号は、Ｈレベル（ＦＩＦＯ式記憶部４１−１〜４１−ｎにデータが存在している状態）からＬレベル（ＦＩＦＯ式記憶部４１−１〜４１−ｎのデータが空の状態）に切り替わるようになっている。
【０１３７】
さらに、ポート番号２の固定長セルデータが入力されると、エンプティ検出部５０−２の信号はＨレベルに切り替わるが、ガードタイム中はデータが読み出されないため、ガードタイムが終了した時点で入力されたポート番号２の固定長セルデータは読み出され、図３５（ｌ）及び（ｍ）に示すように、リードイネーブルが生成され、ポート番号２のシリアルデータが出力されるようになっている。
【０１３８】
また、ガードタイム中はＦＩＦＯ式記憶部４１−１〜４１−ｎが空（EMPTY)であれば１セルだけＦＩＦＯ式記憶部４１−１〜４１−ｎに固定長セルデータが書き込まれるが、その後に同一ポートに到着した固定長セルデータはＦＩＦＯ式記憶部４１−１〜４１−ｎに書き込まれないようになっている。
なお、ガードタイム（α）の長さは読み出されるデータに対して整数比であればよい（特に、同じ長さ（１：１）であれば、なおよい）。
【０１３９】
また、ＦＩＦＯ式記憶部４１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制御部４３及びセレクト信号生成部５４Ａは、図２６で前述したものと同様に機能するようになっており、リードカウンタロード信号生成部４３Ｃは、図２９に示すものと同様に機能するようになっている。
このような構成により、この図３４に示す固定長セル分配装置４Ｄは、まず、書き込み制御に関しては、例えば、図３６（ａ）〜図３６（ｃ）に示すように８並列で入力された固定長セルデータは、各ポート毎に、ＦＩＦＯ式記憶部４１−１〜４１−２４(FIFO1〜24) 及び書き込み制御部４３に入力され、ＦＩＦＯ式記憶部４１−１〜４１−２４にセルデータが書き込まれると、書き込み制御部４３において書き込み終了信号が生成され、この書き込み終了信号に基づいてリードカウンタロード信号が読み出し制御部４４Ｄに出力される。
【０１４０】
また、読み出し制御に関しては、読み出し制御部４４Ｄに上述のリードカウンタロード信号が送信されると、例えば、図３５（ｋ）に示すように、ポート番号２の固定長セルデータに着目したとき、リードカウンタ４５Ａ−１〜４５Ａ−２４の若い順にリードカウンタロード信号がα（ガードタイム）分も加えてカウントアップされ、この情報とエンプティ検出部５０−１〜５０−２４によるＦＩＦＯ式記憶部４１−１〜４１−２４内のデータの有無情報とにより、データが出力される。
【０１４１】
このように、上述の固定長セル分配システムによれば、（Ｌ＋α）進のリードカウンタ４５Ａ−１〜４５Ａ−ｎとエンプティ検出部５０−１〜５０−ｎとをそなえて構成されているので、各ポートへ出力する固定長セルにガードタイム（α）を設けて、読み出されるセルデータの間隔をαだけ空けることができ、各セルデータの識別を容易にすることができるとともに、ガードタイム中もＦＩＦＯ式記憶部４１−１〜４１−ｎへの固定長セルデータの書き込みを受け付けることができ、本システムの処理能力の向上を図ることができる。
【０１４２】
（ｂ４）第２実施形態の第４変形例の説明
図３７は上述の固定長セル分配装置４の第４変形例を示すブロック図で、この図３７に示す固定長セル分配装置４は、ＦＩＦＯ式記憶部４１−１〜４１−Ｐ，Ｐ／Ｓ変換器４２−１〜４２−ｍを有するＰ個のＰ／Ｓ変換部４２′−１〜４２′−Ｐ，書き込み制御部４３，読み出し制御部４４Ｅ，エンプティ検出部５０−１〜５０−ｍをＰ個及びセレクタ信号生成部５４Ｂをそなえて構成されている。
【０１４３】
つまり、この図３７に示す固定長セル分配装置４は、図３２に示す固定長セル分配装置４のリードカウンタ４５Ａ−１〜４５Ａ−ｍにそれぞれエンプティ検出部５０−１〜５０−ｍを付加することにより、時分割した固定長セルデータにガードタイムを設けて分配処理が施されるようになっている。
よって、書き込み制御に関しては、図２９により前述したものと同様にして行なわれるが、読み出し制御に関しては、例えば、図３８（ａ）〜図３８（ｃ）に示すように、読み出し制御用コントローラ５１−１〜５１−３（RCTL1 〜3 ：つまり、この場合はｍ＝８，ｎ＝２４，Ｐ＝３である）において８進カウンタ５５のタイミングに同期させて、リードカウンタ４５Ａ（RCTR 1〜24) からの出力データが８倍の速度で時分割多重される。
【０１４４】
その後、時分割多重されたデータに基づいてＦＩＦＯ式記憶部４１−１〜４１−３（FIFO 1〜3)では、各ポート毎にデータが出力されるが、前述した図３４と同様に処理され、ガードタイム処理を施したデータとして出力される。
なお、ガードタイム中は、ＦＩＦＯ式記憶部４１−１〜４１−３が空であれば、１セルだけＦＩＦＯ式記憶部４１−１〜４１−３に固定長セルデータが書き込まれるが、その後に同一ポートに到着した固定長セルはＦＩＦＯ式記憶部４１−１〜４１−３に書き込まれない。
【０１４５】
このように、上述の固定長セル分配システムによれば、ポートの数（２４）に対してＦＩＦＯ式記憶部４１−１〜４１−Ｐの数を削減するとともにリードカウンタ４５Ａ−１〜４５Ａ−ｍにエンプティ検出部５０−１〜５０−ｍを付加しているので、ＦＩＦＯ式記憶部４１−１〜４１−Ｐに関する回路構成の簡略化を図ることができるとともに、各ポートへ出力する固定長セルデータにガードタイムを設けることができるので、固定長セルデータの先頭の位置（境界）が容易に判断できる。また、ガードタイム中もＦＩＦＯ式記憶部４１−１〜４１−Ｐへの固定長セルデータの書き込みを受け付けることができ、この場合も、本システムの処理能力の向上を図ることができる。
【０１４６】
【発明の効果】
以上詳述したように、本発明によれば、読み出し制御部にセレクタ部，Ｍ進カウンタ，リードカウンタ制御部及びセレクタ制御部を設けることで、リードカウンタの数を減らしているので、分配処理能力を変えることなく、その回路規模を大幅に削減することができ、特に出力ポート数が多い場合に大変有効である。
【０１４７】
また、本発明の固定長セル分配装置によれば、ポートの数に対してＦＩＦＯ式記憶部を削減するとともに、読み出し制御部にリードカウンタ，読み出し用コントローラを有する読み出し制御ユニットをそなえて構成されているので、ＦＩＦＯ式記憶部に関する回路構成を簡略化することができ、この場合にもシステム構築の際の柔軟性に大いに寄与する。
【０１４８】
さらに、本発明の固定長セル分配装置によれば、ポートの数に対してＦＩＦＯ式記憶部及びリードカウンタを削減して構成されているので、固定長セルデータの分配処理能力を変えることなく、回路規模を大幅に縮小することができる。
【図面の簡単な説明】
【図１】固定長セル多重システムの構成を示すブロック図である。
【図２】本発明の原理ブロック図である。
【図３】本発明の原理ブロック図である。
【図４】本発明の原理ブロック図である。
【図５】 本発明の関連技術を示すブロック図である。
【図６】 本発明の第１実施形態にかかる固定長セル多重システムの構成を示すブロック図である。
【図７】（ａ）〜（ｃ）はそれぞれ本発明の第１実施形態にかかる最優先固定長セルとその他の固定長セルとの多重伝送処理を説明するためのタイムチャートである。
【図８】本発明の第１実施形態にかかる最優先固定長セル送信装置の内部構成を示す図である。
【図９】（ａ）〜（ｈ）はそれぞれ本発明の第１実施形態にかかる最優先固定長セル送信装置の動作を説明するためのタイムチャートである。
【図１０】本発明の第１実施形態にかかるＦＩＦＯ制御部の内部構成を示すブロック図である。
【図１１】（ａ）〜（ｉ）はそれぞれ本発明の第１実施形態にかかるＦＩＦＯ制御部の動作を説明するためのタイムチャートである。
【図１２】本発明の第１実施形態にかかるＦＩＦＯ制御部の詳細構成を示すブロック図である。
【図１３】（ａ），（ｂ）はそれぞれ本発明の第１実施形態にかかる固定長セルの先着／同着処理を説明するための図である。
【図１４】本発明の第１実施形態にかかる出力セル確定部における固定長セルの優先順位を決定する方法を説明するための図である。
【図１５】本発明の第１実施形態にかかる出力セル確定部における固定長セルの優先順位を決定する他の方法を説明するための図である。
【図１６】本発明の第１実施形態にかかるＦＩＦＯ制御部によるＦＩＦＯ式記憶部の制御方法を説明するための図である。
【図１７】（ａ）〜（ｄ）はそれぞれ本発明の第１実施形態にかかる固定長セル多重装置の動作を説明するためのタイムチャートである。
【図１８】本発明の第１実施形態にかかる固定長セル多重システムの変形例を示すブロック図である。
【図１９】（ａ）〜（ｄ）はそれぞれ本発明の第１実施形態の変形例にかかる最優先固定長セルとその他の固定長セルとの多重伝送処理を説明するためのタイムチャートである。
【図２０】本発明の第１実施形態の変形例にかかる最優先固定長セル送信装置の内部構成を示すブロック図である。
【図２１】（ａ）〜（ｊ）はそれぞれ本発明の第１実施形態の変形例にかかる最優先固定長セル送信装置の動作を説明するためのタイムチャートである。
【図２２】本発明の第１実施形態の変形例にかかるＦＩＦＯ制御部によるＦＩＦＯ式記憶部の制御方法を説明するための図である。
【図２３】（ａ）〜（ｅ）はそれぞれ本発明の第１実施形態の変形例にかかる固定長セル多重装置の動作を説明するためのタイムチャートである。
【図２４】本発明の第１実施形態にかかる固定長セル多重装置の周辺部の構成を示すブロック図である。
【図２５】本発明の第２実施形態にかかる固定長セル分配システムの構成を示すブロック図である。
【図２６】本発明の第２実施形態にかかる固定長セル分配装置の詳細構成を示すブロック図である。
【図２７】（ａ）〜（ｔ）はそれぞれ本発明の第２実施形態にかかる固定長セル分配装置の動作を説明するためのタイムチャートである。
【図２８】（ａ）〜（ｃ）は本発明の第２実施形態にかかる固定長セル分配装置の動作を説明するための図である。
【図２９】本発明の第２実施形態にかかる固定長セル分配装置の第１変形例を示すブロック図である。
【図３０】（ａ）〜（ｊ）はそれぞれ本発明の第２実施形態の第１変形例にかかる固定長セル分配装置の動作を説明するためのタイムチャートである。
【図３１】（ａ）〜（ｃ）は本発明の第２実施形態の第１変形例にかかる固定長セル分配装置の動作を説明するための図である。
【図３２】本発明の第２実施形態にかかる固定長セル分配装置の第２変形例を示すブロック図である。
【図３３】（ａ）〜（ｃ）は本発明の第２実施形態の第２変形例にかかる固定長セル分配装置の動作を説明するための図である。
【図３４】本発明の第２実施形態にかかる固定長セル分配装置の第３変形例を示すブロック図である。
【図３５】（ａ）〜（ｍ）はそれぞれ本発明の第２実施形態の第３変形例にかかる固定長セル分配装置の動作を説明するためのタイムチャートである。
【図３６】（ａ）〜（ｃ）は本発明の第２実施形態の第３変形例にかかる固定長セル分配装置の動作を説明するための図である。
【図３７】本発明の第２実施形態にかかる固定長セル分配装置の第４変形例を示すブロック図である。
【図３８】（ａ）〜（ｃ）は本発明の第２実施形態の第４変形例にかかる固定長セル分配装置の動作を説明するための図である。
【図３９】一般的な固定長セル多重／分配システムの一例を示すブロック図である。
【図４０】一般的な固定長セル多重／分配装置の構成を示すブロック図である。
【図４１】一般的な固定長セル多重装置の構成を示すブロック図である。
【図４２】一般的な最優先固定長セル送信装置の内部構成を示すブロック図である。
【図４３】（ａ）〜（ｈ）はそれぞれ一般的な最優先固定長セル送信装置の動作を説明するためのタイムチャートである。
【図４４】一般的な固定長セル分配装置の構成を示すブロック図である。
【図４５】（ａ）〜（ｒ）はそれぞれ一般的な固定長セル分配装置の動作を説明するためのタイムチャートである。
【図４６】（ａ）〜（ｆ）はそれぞれ一般的な固定長セル多重装置の動作を説明するためのタイムチャートである。
【符号の説明】
１ １０１−１ 最優先固定長セル送信装置
１−１〜１−ｎ 固定長セル送信装置
２ 固定長セル多重装置
３，３０１ 固定長セル処理装置（セルフォーマット制御部）
４，４Ａ，４Ｂ，４Ｃ，４Ｄ 固定長セル分配装置
５ 固定長セル多重システム
６−１〜６−ｎ 固定長セル受信装置
７ 固定長セル分配システム
１１，１４，１５０ 固定長セル記憶部
１２，１５ 固定長セル読み出し制御部
１３ 固定長セル読み出し禁止制御部
２１−１〜２１−ｎ，４１−１〜４１−ｎ，４１−Ｐ，２０４−１〜２０４−ｎ ＦＩＦＯ式記憶部
２２ ＦＩＦＯ制御部
２３，２０５ 多重化部
２３Ａ，２３Ｂ，４６Ａ セレクタ部
２４ 固定長セル読み出し禁止要求信号出力部２４
２５ 固定長セル到着状態記憶部
２６ 固定長セル到着状態記憶制御部
２７ 出力セル確定部
２８ 同着カウンタ
３１ 固定長セル処理用記憶部
３２ 記憶量情報通知部
４２−１〜４２−ｎ，４２−１〜４２−ｍ パラレル／シリアル（Ｐ／Ｓ）変換器
４２−１−１〜４２−２−ｍ, ・・・, ４２−Ｐ−１〜４２−Ｐ−ｍ，４２′−１〜４２′−ｍ Ｐ／Ｓ変換部
４３ 書き込み制御部
４３Ａ 書き込み信号生成部（ＷＥＮ生成部）
４３Ｂ ライトカウンタ（ＷＣＴＲ）
４３Ｃ リードカウンタロード信号生成部（ＲＣＴＲＬＤ信号生成部）
４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ，４４Ｅ，４４Ｆ 読み出し制御部
４５Ａ，４５Ａ−１〜４５Ａ−ｍ，１１１′，１５１ リードカウンタ
４５Ｂ−１〜４５Ｂ−ｍ 読み出し信号供給部
４６Ａ−１〜４６Ａ−ｎ セレクタ（タイミング信号選択部）
４６Ｂ 読み出し信号選択部
４７，５５ Ｍ進カウンタ
４８ リードカウンタ制御部
４９ セレクタ制御部
５０，５０−１〜５０−ｎ，５０−１〜５０−ｍ エンプティ検出部
５１，５１−１〜５１−Ｐ 読み出し用コントローラ
５２，５２−１〜５２−Ｐ 読み出し制御ユニット
５４Ａ，５４Ｂ 選択（ＳＥＬ）信号生成部
１０１ 固定長セル受信部（ＴＥＤ ＬＳＩ）
１０１−１〜１０１−ｎ 固定長セル送信／受信装置
１０２ オーバーヘッド処理用固定長セル受信部（ＯＨ ＬＳＩ）
１１０，１５３ ＪＫフリップフロップ回路
１１１ フリップフロップ回路
１１２−１〜１１２−５，１５５−１〜１５５−３ デコーダ
１１３−１〜１１３−３ 論理積演算部（ＡＮＤ）
１５４ エッジ検出部
２０１ 固定長セル多重／分配装置（ＨＵＢ ＬＳＩ）
２０１Ａ 固定長セル多重部
２０１Ｂ 固定長セル分配部
２０３−２〜２０３−ｎ，２２０ ＳＰＳビット検出部
２０６ 取り込み部
２０７−１〜２０７−ｎ ＳＰＳビット付加部
２１１，２１５ 論理和回路（ＯＲ）
２１２，２１８−１〜２１８−ｎ 書き込みカウンタ
２１３ 比較部
２１３Ａ ポート番号設定部（ポートNO. セット部）
２１３Ｂ ポート番号ラッチメモリ（ポートNO. ラッチメモリ）
２１３Ｃ ポート番号解除部（ポートNO. クリア部）
２１４ 読み出しカウンタ
２１６ エンコーダ
２１７−１〜２１７−ｎ 固定長セル検出部
２１９ ループバッグ
２２１ 取り込みカウンタ
２２２ 打ち直し部
２２３ シリアル／パラレル（Ｓ／Ｐ）変換部
２２４ 取り込みレジスタ
４０１ 固定長セル多重／分配処理装置
５０１ 固定長セル多重／分配システム
【発明の属する技術分野】
本発明は、転送すべき情報を固定長セル（ＡＴＭ（Asynchronous Transfer Mode)セル）単位に分割して転送するシステム（ＡＴＭネットワークなど）に用いて好適な、固定長セル分配装置に関する。
【０００２】
【従来の技術】
図３９は一般的な固定長セル（ＡＴＭセル）多重／分配システムの一例を示すブロック図で、この図３９に示すように、通常、固定長セル多重／分配システム５０１は、固定長セル多重／分配処理装置４０１に複数の固定長セル送信／受信装置１０１−１〜１０１−ｎ（ｎは自然数）が接続され、固定長セル多重／分配処理装置４０１が各１０１−ｉ（ｉ＝１〜ｎ）から監視情報などを収集できるようになっている。
【０００３】
ここで、固定長セル多重／分配処理装置４０１は、固定長セル受信部（TED LSI)１０１，オーバーヘッド処理用固定長セル受信部（OH LSI）１０２，固定長セル多重／分配装置（HUB LSI)２０１及びセルフォーマット作成部(Ti TDC 1500A)３０１をそなえて構成されている。なお、固定長セル多重／分配装置２０１は、固定長セル多重部（Send) ２０１Ａ，固定長セル分配部(Receive) ２０１Ｂをそなえて構成されている。
【０００４】
図４０は上述の一般的な固定長セル多重／分配装置２０１の構成を示すブロック図で、この図４０に示すように、固定長セル多重／分配装置２０１は、固定長セル多重部２０１Ａにおいて、固定長セルの送信側処理として多重処理（Send側) が行なわれ、固定長セル分配部２０１Ｂにおいて、固定長セルの受信側処理として分配処理(Receive側) が行なわれるように構成されている。
【０００５】
例えば、固定長セル多重部２０１Ａでは、各固定長セル送信／受信装置１０１−ｉのうち固定長セル送信／受信装置１０１−１を除く固定長セル送信／受信装置１０１−２〜１０１−ｎから固定長セル多重／分配処理装置４０１内の固定長セル多重／分配装置２０１に情報（固定長セル）が入力されると、まず、各調歩同期部２０２−２〜２０２−ｎにおいて入力セルに対する調歩同期処理が施され、ＳＰＳ（START PARITY STOP)ビット検出部２０３−１〜２０３−ｎでスタートビット，パリティビット及びストップビットなどが検出されるようになっている。
【０００６】
なお、固定長セル送信装置１０１−１は、他の固定長セル送信／受信装置１０１−２〜１０１−ｎの扱うセルよりも優先的送信すべきセルを扱うもので、この図４０に示すように、固定長セル送信装置１０１−１からの情報（OH）は、調歩同期部２０２−２〜２０２−ｎによる同期処理やＳＰＳビット検出部２０３−２〜２０３−ｎによるスタートビット，パリティビット及びストップビットの検出などは行なわれずに、固定長セル送信装置１０１−１内のフレームパルスに同期して取り込み部２０６に取り込まれ、他のセルより優先的に送信されるようになっている。
【０００７】
そして、各固定長セルは、対応するＦＩＦＯ（First In First Out) メモリ２０４−２〜２０４−ｎに書き込まれる。このとき固定長セル多重装置２０１Ａでは、例えば、図４１に示すように、各ＦＩＦＯメモリ２０４−２〜２０４−ｎにセルが書き込まれているか否かを順に監視しており、セルが書き込まれていた場合に、そのＦＩＦＯメモリ２０４−１〜２０４−ｎ内のセルを読み出して、各セルを多重化部２０５において時分割に多重化することにより、各セルを送信する。
【０００８】
従って、このような固定長セル多重／分配システム５０１は、固定長セル多重／分配処理装置４０１に送信される各固定長セル受信／送信装置１０１−１〜１０１−ｎからの情報（固定長セル）に優先順位をつけることにより、過大なトラヒックが入力されたときに生じる固定長セルの損失率を減少させ、優先的に送る固定長セル（優先セル）に対しては規定品質以上のセル損失率を確保するようになっている。
【０００９】
すなわち、固定長セルを処理する最大許容量を越えた場合でも、品質にあまり影響を与えない範囲の情報の一部を破棄することで、優先セルを送信することが可能となり、これにより、固定長セルの多重処理能率を高めることができるようになっている。
一方、固定長セル分配部２０１Ｂでは、セルが入力されると、書き込み制御部４３により、受信セルからそのセルを分配すべきポートのポート番号が検出され、対応するポートのＦＩＦＯメモリ２０４−１〜２０４−ｎに各セルを分配するようになっている。
【００１０】
そして、分配された各セルは、ＦＩＦＯメモリ２０４−１〜２０４−ｎに一旦保持されたのち、対応するＳＰＳビット付加部２０７−１〜２０７−ｎにおいてスタートビット，パリティビット及びストップビットが付加され、各固定長セル送信／受信装置１０１−ｉに送信される。なお、上述の分配処理においては優先的に送信する処理は行なわれない。
【００１１】
また、図４２は上述の固定長セル送信装置１０１−１の内部構成を示す図で、この図４２に示すように、固定長セル送信装置１０１−１は、固定長セル記憶部（ＲＡＭ）１５０，リードカウンタ１５１，ＪＫフリップフロップ（ＪＫ−ＦＦ）回路１５３，エッジ検出部１５４及びデコーダ１５５−１〜１５５−３をそなえて構成されている。
【００１２】
ここで、固定長セル記憶部１５０は、入力された固定長セルデータを記憶するのであり、固定長セル読み出し制御部１５１は、固定長セル記憶部１５０から固定長セルデータを固定長セル単位の内部フレームに同期して読み出すものである。
また、ＪＫフリップフロップ回路１５３は、固定長セル記憶部１５０にデータが書き込まれたときに出力されるＲＡＭ書き込み終了信号及び後述するデコーダ１５５−３からの出力信号に基づいて所要の信号を出力するものであり、エッジ検出部１５４は、ＪＫフリップフロップ回路１５３の出力についてパルスの立ち上がり又は立ち下がりを検出するものである。
【００１３】
さらに、デコーダ１５５−１は、固定長セル記憶部１５０用のリードイネーブル信号を生成するものであり、デコーダ１５５−２は、固定長セル多重部２０１Ａ用のフレームパルス信号を固定長セル多重部２０１Ａへ送信するものであり、デコーダ１５５−３は、固定長セルデータの読み出し完了の旨を示すＲＡＭ読み出し終了信号を生成するものである。
【００１４】
そして、この固定長セル送信装置１０１−１では、固定長セル記憶部１５０に固定長セルデータが入力されると（書き込まれると）、例えば、図４３（ｇ）に示すようなＲＡＭ書き込み終了信号がＪＫフリップフロップ回路１５３に入力され、ＪＫフリップフロップ回路１５３では、図４３（ｈ）に示すようにＪＫフリップフロップ回路１５３の出力がハイレベルに切り替わる。
【００１５】
さらに、このＪＫフリップフロップ回路１５３の出力を入力として受けるリードカウンタ１５１では、エッジ検出部１５４の出力がハイレベルになることにより、図４３（ａ）に示すようにロードがかかり、Ｑ（データ）出力として図４３（ｂ）に示すようにリードアドレス（RADD) 信号が固定長セル記憶部１５０へ出力されるとともに、デコーダ１５５−１を通じて図４３（ｃ）に示すようなリードイネーブル（REN)が固定長セル記憶部１５０へ出力される。そして、図４３（ｄ）及び図４３（ｅ）に示すように、このリードイネーブルに同期してハイレベルとなる信号が固定長セル多重部２０１Ａ用のフレームパルスとしてデコーダ１５５−２を通じて固定長セル多重部２０１Ａへ送信される。
【００１６】
さらに、上述のように固定長セル記憶部１５０にリードアドレス信号及びリードアドレス信号が入力されると、固定長セル記憶部１５０からのセルが読み出され、この読み出しが完了するとリードカウンタ１５１からデコーダ１５５−３を通じて図４３（ｆ）に示すようなＲＡＭ読み出し終了信号が出力される。なお、図４３中の矢印はタイミングクロック信号を表す。
【００１７】
次に、図４４は上述の固定長セル分配部２０１Ｂの構成を示すブロック図で、この固定長セル分配部２０１Ｂでは、簡単に言えば上述の固定長セル多重部２０１Ａでの多重処理と逆の処理が行なわれるようになっており、この図４４に示すように、選択（ＳＥＬ）信号生成部５４Ａ，書き込み制御部４３，ＦＩＦＯメモリ（ＲＡＭ）２０４−１〜２０４−ｎ，リードカウンタ（RCTR) ４５Ｃ−１〜４５Ｃ−ｎ及びパラレル／シリアル（Ｐ／Ｓ）変換部４２−１〜４２−ｎをそなえて構成されている。
【００１８】
ここで、各ＦＩＦＯメモリ２０４−１〜２０４−ｎは、各出力ポート(DTOUT１〜ｎ）毎に対応して設けられており、それぞれ、入力される固定長セル〔ここではｍ（ｍは自然数）並列〕を保持（記憶）しておくものであり、ＳＥＬ信号生成部５４Ａは、ｍ並列に入力されてくる各固定長セルデータからそれぞれ固定長セルの出力すべきポートのポート番号を検出し、検出したポート番号に応じた信号（ポート選択信号）を生成するもので、例えば、図４５（ａ），図４５（ｂ）に示すように、入力されるフレームパルス(FP)に同期して入力セルを出力すべきポート番号が検出され（ここでは、ポート番号１，２，ｎ，２の順）、検出されたデータから入力セルをいずれのＦＩＦＯメモリ２０４−１〜２０４−ｎに書き込むべきかが判断され、書き込み信号生成部４３Ａに通知されるようになっている。
【００１９】
また、書き込み制御部４３は、Ｍ並列の固定長セルデータからＳＥＬ信号生成部５４Ａにより検出されたポート番号に対応したＦＩＦＯメモリ２０４−１〜２０４−ｎに入力データを書き込むもので、書き込み信号(WEN) 生成部４３Ａ，ライトカウンタ（WCTR）４３Ｂ及びリードカウンタロード（RCTRLD）信号生成部４３Ｃをそなえて構成されている。
【００２０】
ここで、書き込み信号生成部４３Ａは、例えば、図４５（ｄ）〜図４５（ｆ）に示すように、各ポートに対応したＦＩＦＯメモリ２０４−１〜２０４−ｎ毎にライトイネーブル(WEN) 信号及びライトカウンタロード（WCRTRLD)信号を生成するもので、ライトイネーブル信号は、それぞれのＦＩＦＯメモリ２０４−１〜２０４−ｎ及びリードカウンタロード信号生成部４３Ｃに出力され、ライトカウンタロード信号は、ライトカウンタ４３Ｂに出力されるようになっている。
【００２１】
また、ライトカウンタ４３Ｂは、書き込み信号生成部４３Ａからの情報（ライトカウンタロード信号）に基づいて、Ｑ出力をライトアドレス（WADD) としてＦＩＦＯメモリ２０４−１〜２０４−ｎに出力するとともに、リードカウンタロード信号生成部４３ＣへＦＩＦＯメモリ２０４−１〜２０４−ｎにそれらの情報を書き込んだ旨（書き込み終了信号）を通知するもので、例えば、図４５（ｃ）に示すようにライトカウンタがカウントアップすると、図４５（ｇ）〜（ｉ）に示すように各ＦＩＦＯメモリ２０４−１〜２０４−ｎへのセルデータの書き込みが終わる毎に書き込み終了信号がリードカウンタロード信号生成部４３Ｃへ出力されるようになっている。
【００２２】
さらに、リードカウンタロード信号生成部４３Ｃは、書き込み信号生成部４３Ａからのライトイネーブル信号を受信したのち、ライトカウンタ４３Ｂから書き込み終了信号に基づいてリードカウンタロード信号を生成するもので、この信号は、リードカウンタ４５Ｃ−１〜４５Ｃ−ｎに入力されるようになっている。なお、このリードカウンタロード信号は、ポート数分生成される。
【００２３】
また、リードカウンタ４５Ｃ−１〜４５Ｃ−ｎは、リードカウンタロード信号生成部４３Ｃからのリードカウンタロード信号に基づいて、例えば、図４５（ｊ），図４５（ｍ），図４５（ｐ）に示すようにカウントアップし、ＦＩＦＯメモリ２０４−１〜２０４−ｎ用のリードアドレス（RADD）信号及び図４５（ｋ），図４５（ｎ），図４５（ｑ）に示すようなリードイネーブル（REN)信号を生成するもので、このリードイネーブル信号に基づいて、ＦＩＦＯメモリ２０４−１〜２０４−ｎから固定長セルデータが順次読み出され（図４５（ｌ），図４５（ｏ），図４５（ｒ）参照) 、そのデータはＰ／Ｓ変換部４２−１〜４２−ｎへ送信されるようになっている。
【００２４】
【発明が解決しようとする課題】
しかしながら、このような一般的な固定長セル多重／分配装置２０１は、多重処理においては、例えば、図４６（ａ）〜図４６（ｃ）に示すように、各ポートに対応したＦＩＦＯメモリ２０４−１〜２０４−ｎを監視イネーブルがＦＩＦＯメモリ２０４−１から順に監視するため、図４６（ｄ）に示すようにＦＩＦＯメモリ２０４−１に入力された固定長セルが、まだＦＩＦＯメモリ２０４−１への書き込みが終了していない時点でＦＩＦＯメモリ２０４−１の監視イネーブルによって監視されると（図４６中▲１▼）、固定長セルデータが未定と判断され、読み込まれない。
【００２５】
一方、図４６（ｅ）に示すようにＦＩＦＯメモリ２０４−ｎに入力された固定長セルは、このとき書き込みが終了しているため、ＦＩＦＯメモリ２０４−１〜２０４−ｎの監視イネーブルによって監視が行なわれると（図４６中▲２▼）、その固定長セルデータは確定され、そのデータは読み込まれる。
従って、上述の固定長セルデータが未定と判断されたＦＩＦＯメモリ２０４−１に入力されたデータは、次に巡回してきた監視イネーブルにより読み込まれ（図４６中▲３▼）、最優先固定長セルデータを記憶しているＦＩＦＯメモリ２０４−１のデータを優先的に送信することができず、図４６（ｆ）に示すように後着の固定長セルが先に処理されてしまう。
【００２６】
さらに、処理する仮想チャネルが多くなればなるほど先着処理の信憑性が悪くなるとともに、固定長セル多重部２０１Ａ以降の処理においてＦＩＦＯメモリ２０４−１〜２０４−ｎの記憶量を超えると、最優先固定長セルの輻輳による廃棄が生じる可能性があり、遅延量も大きくなってしまうほか、固定長セルが同着した際の優先処理においては、監視位置の順番の違いにより、いずれのポートの固定長セルから出力させるかという規定をほとんど正確にできない。
【００２７】
また、分配処理においては、各ポート毎にＦＩＦＯメモリ２０４−１〜２０４−ｎが設けられ、さらに、その数に対応したリード制御部（リードカウンタ）が設けられていたため、回路規模が増大してしまうという課題があるほか、ある固定長セルデータが出力された後、次の固定長セルがすぐ出力されてしまい、固定長セルデータの境界が見分けられないため、処理能力を低下させてしまうという課題がある。
【００２８】
本発明は、このような課題に鑑み創案されたもので、セルの分配処理において、Ｍ並列で入力される固定長セルを記憶するＦＩＦＯ式記憶部とこのＦＩＦＯ式記憶部のためのリードカウンタの数をそれぞれ削減して、回路規模を最小限に抑えられるようにすることを目的とする。
【００２９】
【課題を解決するための手段】
図１は固定長セル多重システムの構成を示すブロック図で、この図１に示す固定長セル多重システムは、固定長セル送信装置１−１〜１−ｎ（ｎは自然数），最優先固定長セル送信装置１，固定長セル多重装置２及び固定長セル処理装置３をそなえて構成されている。
【００３０】
ここで、固定長セル送信装置１−１〜１−ｎは、それぞれ固定長セルを送信するもので、最優先固定長セル送信装置１は、最も優先して送信すべき固定長セルを送信するもので、固定長セル記憶部１１，固定長セル読み出し制御部１２，固定長セル読み出し禁止制御部１３をそなえて構成されており、固定長セル記憶部１１は、固定長セルを記憶するものであり、固定長セル読み出し制御部１２は、固定長セル記憶部１１から固定長セルを上記固定長セル単位の内部フレームに同期して読み出すものであり、固定長セル読み出し禁止制御部１３は、後述する固定長セル処理装置３の記憶量情報通知部３２からの記憶量情報に基づき固定長セル処理用記憶部３１での記憶量が所定の記憶量を超えている場合には固定長セル読み出し制御部１２による制御を禁止するものである。
【００３１】
また、固定長セル多重装置２は、上記の複数の固定長セル送信装置１−１〜１−ｎからの固定長セルを多重化して出力するもので、ＦＩＦＯ式記憶部２１−１〜２１−ｎ，ＦＩＦＯ制御部２２，多重化部２３，固定長セル読み出し禁止要求信号出力部２４をそなえて構成されており、ＦＩＦＯ式記憶部２１−１〜２１−ｎは、最優先固定長セル送信装置１以外の他の固定長セル送信装置１−１〜１−ｎからの固定長セルを到着順に書き込むとともに読み出すものであり、ＦＩＦＯ制御部２２は、複数のＦＩＦＯ式記憶部２１−１〜２１−ｎへの固定長セルの書き込み及び読み出しを制御するものである。
【００３２】
さらに、多重化部２３は、最優先固定長セル送信装置１からの固定長セルを記憶させることなくスルーさせるとともに、最優先固定長セル送信装置１からの固定長セルの出力タイミング以外のタイミングで、記憶していた最優先固定長セル送信装置１以外の他の固定長セル送信装置１−１〜１−ｎからの固定長セルを出力させるもので、固定長セル読み出し禁止要求信号出力部２４は、後述する固定長セル処理装置３の記憶量情報通知部３２からの記憶量を受けて記憶量が所定の記憶量を超えている場合には固定長セル読み出し禁止要求信号を最優先固定長セル送信装置１の固定長セル読み出し禁止制御部１３に出力するものである。
【００３３】
なお、ＦＩＦＯ制御部２２には、固定長セル到着状態記憶部２５，固定長セル到着状態記憶制御部２６，出力セル確定部２７が設けられており、固定長セル到着状態記憶部２５は、最優先固定長セル送信装置１以外の他の固定長セル送信装置１−１〜１−ｎからの固定長セルの到着状態を同時に記憶するものであり、固定長セル到着状態記憶制御部２６は、他の固定長セル送信装置１−１〜１−ｎのいずれかから固定長セルが到着すると固定長セル到着状態記憶部２５への書き込みを行なうとともに所定の読み出し要求信号に応じて固定長セル到着状態記憶部２５からの読み出しを行なうものである。
【００３４】
また、出力セル確定部２７は、固定長セル到着状態記憶部２５から他の固定長セル送信装置１−１〜１−ｎからの固定長セルの到着状態が読み出されると、いずれのＦＩＦＯ式記憶部２１−１〜２１−ｎから固定長セルを読み出すべきかを確定するもので、最優先固定長セル送信装置１以外の他の固定長セル送信装置１−１〜１−ｎからの固定長セルの到着状態から、複数の固定長セル送信装置１−１〜１−ｎから固定長セルが同時に到着した場合に計数値をインクリメントする同着カウンタ２８をそなえて構成されている。
【００３５】
さらに、固定長セル処理装置３は、固定長セル多重装置２からの多重伝送出力を受けて固定長セルについての所望の処理を施すものであり、固定長セル処理用記憶部３１及び記憶量情報通知部３２をそなえて構成されており、固定長セル処理用記憶部３１は、固定長セル多重装置２からの多重伝送出力を順次記憶していくものであり、記憶量情報通知部３２は、固定長セル処理用記憶部３１での記憶量情報を通知するものである。
【００３６】
次に、図２は本発明の原理ブロック図で、この図２に示す固定長セル分配装置４Ａは、Ｍ（Ｍは自然数）並列の固定長セルデータをＮ（Ｎは自然数）（＞Ｍ）個のポートに分配するもので、ＦＩＦＯ式記憶部４１−１〜４１−ｎ，パラレル／シリアル（Ｐ／Ｓ）変換器４２−１〜４２−ｎ（ｎは自然数），書き込み制御部４３，読み出し制御部４４Ａをそなえて構成されている。
【００３７】
ここで、ＦＩＦＯ式記憶部４１−１〜４１−ｎは、固定長セルデータを入力順に書き込むとともに読み出すものであり、Ｐ／Ｓ変換部４２−１〜４２−ｎは、各ＦＩＦＯ式記憶部に対応して設けられているもので、ＦＩＦＯ式記憶部４１−１〜４１−ｎからのデータをシリアル信号に変換するものであり、書き込み制御部４３は、Ｍ並列の固定長セルデータから、出力すべきポート情報を検出して検出されたポートに対応したＦＩＦＯ式記憶部に入力データを書き込むものである。
【００３８】
また、読み出し制御部４４Ａは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータを読み出すものであり、読み出し制御部４４Ａには、リードカウンタ４５Ａ−１〜４５Ａ−ｍ，セレクタ部４６Ａ，Ｍ進カウンタ４７，リードカウンタ制御部４８及びセレクタ制御部４９が設けられており、リードカウンタ４５Ａ−１〜４５Ａ−ｍは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータを読み出すため信号を出力しうるもので、Ｍ個設けられている（つまり、ｍ＝Ｍ）。
【００３９】
さらに、セレクタ部４６Ａは、Ｍ個のリードカウンタ４５Ａ−１〜４５Ａ−ｍの出力側に設けられてリードカウンタ４５Ａ−１〜４５Ａ−ｍの出力をＮ個のＦＩＦＯ式記憶部４１−１〜４１−ｎのいずれかにセル読み出し信号として供給するものであり、Ｍ進カウンタ４７は、ＦＩＦＯ式記憶部４１−１〜４１−ｎへの書き込み終了をトリガとしてカウントアップするものである。
【００４０】
また、リードカウンタ制御部４８は、Ｍ進カウンタ４７のカウント値に対応したリードカウンタ４５Ａ−１〜４５Ａ−ｍをインクリメントさせるものであり、セレクタ制御部４９は、リードカウンタ制御部４８からの情報を受けてセレクタ部４６Ａを制御するものである（請求項１〜３）。
次に、図３も本発明の原理ブロック図で、この図３に示す固定長セル分配装置４Ｂは、Ｍ並列の固定長セルデータをＮ（＞Ｍ）個のポートに分配するもので、ＦＩＦＯ式記憶部４１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制御部４３，読み出し制御部４４Ｂをそなえて構成されている。
【００４１】
ここで、読み出し制御部４４Ｂは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータを読み出すものであり、読み出し制御部４４Ｂには、読み出し信号供給部４５Ｂ−１〜４５Ｂ−ｍ，読み出し信号選択部４６Ｂが設けられており、読み出し信号供給部４５Ｂ−１〜４５Ｂ−ｍは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータを読み出すための信号を出力するもので、Ｍ個設けられている。
【００４２】
また、読み出し信号選択部４６Ｂは、読み出し信号供給部４５Ｂ−１〜４５Ｂ−ｍからの読み出し信号を選択して所望のＦＩＦＯ式記憶部４１−１〜４１−ｎへ供給するものである。
なお、ＦＩＦＯ式記憶部４１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制御部４３及びエンプティ検出部５０は、図２により前述したものとそれぞれ同様のものである（以上、請求項４）。
【００４３】
次に、図４も本発明の原理ブロック図で、この図４に示す固定長セル分配装置４Ｃも、Ｍ並列の固定長セルデータをＮ（＞Ｍ）個のポートに分配するもので、ＦＩＦＯ式記憶部４１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１−１〜４２−１−ｍ，・・・，４２−Ｐ−１〜４２−Ｐ−ｍ，書き込み制御部４３，読み出し制御部４４Ｃをそなえて構成されている。
【００４４】
ここで、ＦＩＦＯ式記憶部４１−１〜４１−Ｐは、固定長セルデータをＭポート分入力順に書き込むとともに読み出すもので、Ｐ（ＰはＮ／Ｍ以上の最小整数）個設けられており、Ｐ／Ｓ変換部４２−１−１〜４２−１−ｍ, ・・・, ４２−Ｐ−１〜４２−Ｐ−ｍは、各ＦＩＦＯ式記憶部４１−１〜４１−Ｐに対応してそれぞれＭ個設けられるもので、合計Ｐ×Ｍ個設けられている。
【００４５】
また、読み出し制御部４４Ｃは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータを読み出すもので、リードカウンタ４５Ａ−１〜４５Ａ−ｍ及び読み出し用コントローラ５１−１〜５１−ｍとを有する読み出し制御ユニット５２−１〜５２−ｎをそなえて構成されており、リードカウンタ４５Ａ−１〜４５Ａ−ｍは、ＦＩＦＯ式記憶部４１−１〜４１−Ｐから固定長セルデータを読み出すためのタイミング信号を出力しうるもので、Ｍ個設けられている。
【００４６】
さらに、読み出し用コントローラ５１−１〜５１−ｍは、リードカウンタ４５Ａ−１〜４５Ａ−ｍからのタイミング信号を受けて対応するＦＩＦＯ式記憶部４１−１〜４１−Ｐへ固定長セルデータを読み出すための信号を、固定長セルデータを書き込むための信号のＭ倍の速度で時分割多重して出力するものである。、
また、読み出し制御ユニット５２−１〜５２−Ｐは、上記リードカウンタ４５Ａ−１〜４５Ａ−ｍ及び読み出し用コントローラ５１−１〜５１−Ｐを有しているもので、Ｐ組設けられている。
【００４７】
なお、書き込み制御部４３は、図２により前述したものと同様のものである（以上、請求項５，６）。
また、上述の図４に示す固定長セル分配装置４Ｃにおいて、読み出し制御部４４Ｃにリードカウンタ４５Ａ−１〜４５Ａ−ｍによる（Ｌ＋１）から（Ｌ＋α）までのカウント時間中にＦＩＦＯ式記憶部４１−１〜４１−Ｐが空になると書き込み制御部４３によるセル書き込みを許容するための信号を出力するエンプティ検出部５０−１−１〜５０−１−ｍ, ・・・, ５０−Ｐ−１〜５０−Ｐ−ｍを設けてもよい（請求項７）。
【００４８】
さらに、上述の図４に示す固定長セル分配装置４Ｃにおいて、読み出し制御部４４ＣにＭ個のリードカウンタ４５Ａ−１〜４５Ａ−ｍからのタイミング信号を選択的に出力するＮ個のタイミング信号選択部４６Ａ−１〜４６Ａ−ｎと各タイミング信号選択部４６Ａ−１〜４６Ａ−ｎで選択されたタイミング信号を受けて対応するＦＩＦＯ式記憶部４１−１〜４１−Ｐの固定長セルデータを読み出すための信号を固定長セルデータを書き込むための信号のＭ倍の速度で時分割多重して出力するＰ個の読み出し用コントローラ５１−１〜５１−Ｐとを有する読み出し制御ユニット５２を設けてもよい（請求項８，９）。
【００４９】
次に、図５は本発明の関連技術を示すブロック図で、この図５に示す固定長セル分配装置４Ｄも、Ｍ並列の固定長セルデータをＮ（＞Ｍ）個のポートに分配するもので、ＦＩＦＯ式記憶部４１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制御部４３，読み出し制御部４４Ｄ及びエンプティ検出部５０をそなえて構成されている。
【００５０】
ここで、読み出し制御部４４Ｄは、ＦＩＦＯ式記憶部４１−１〜４１−Ｐから固定長セルデータを読み出すとともに固定長セルデータの読み出し後、所定のガード時間は次の固定長セルデータの読み出しを禁止するものであり、エンプティ検出部５０は、ガード時間中にＦＩＦＯ式記憶部４１−１〜４１−ｎが空になると、書き込み制御部４３によるセル書き込みを許容するための信号を出力するものである。
【００５１】
なお、ＦＩＦＯ式記憶部４１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制御部４３も、図２により前述したものとそれぞれ同様のものである。
【００５２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（ａ）第１実施形態の説明
図６は本発明の第１実施形態にかかる固定長セル多重システムの構成を示すブロック図で、この図６に示す固定長セル多重システムは、最優先固定長セル送信装置１，固定長セル送信装置１−１〜１−ｎ，固定長セル多重装置２，固定長セル処理装置３をそなえて構成されている。
【００５３】
ここで、固定長セル送信装置１−１〜１−ｎは、固定長セルをそれぞれ非同期に固定長セル多重装置２へ送信するものであり、最優先固定長セル送信装置１は、最も優先して送信すべき固定長セルを送信するもので、固定長セル単位の内部フレームに同期して固定長セル多重装置２へ送信するようになっている。
また、固定長セル多重装置２は、上記の固定長セル送信装置１−１〜１−ｎからの固定長セルを多重化して出力するもので、ＦＩＦＯ式記憶部（ＦＩＦＯ）２１−１〜２１−ｎ，ＦＩＦＯ制御部２２及び多重化部２３をそなえて構成されており、各ＦＩＦＯ式記憶部２１−１〜２１−ｎは、固定長セル送信装置１−１〜１−ｎから非同期で送信されてくる固定長セルを到着順に書き込むとともに読み出すものであり、多重化部２３は、最優先固定長セル送信装置１からの固定長セルを記憶させることなくスルーさせるとともに、最優先固定長セル送信装置１からの固定長セルの出力タイミング（最優先固定長セル送信装置１の内部フレームに同期したタイミング）以外のタイミングで、各ＦＩＦＯ式記憶部２１−１〜２１−ｎに記憶していた固定長セル送信装置１−１〜１−ｎからの固定長セルを出力させるものであり、ＦＩＦＯ制御部２２は、各ＦＩＦＯ式記憶部２１−１〜２１−ｎへのセルの書き込み及び読み出しを制御するものである。
【００５４】
このため、上述の固定長セル多重装置２は、上述の構成に加えて、図１６に示すように、固定長セル検出部２１７−１〜２１７−ｎ，各ＦＩＦＯ式記憶部２１−１〜２１−ｎの数に対応した数の書き込みカウンタ２１８−１〜２１８−ｎをそなえて構成されている。なお、図１６では、書き込みカウンタ２１８−１〜２１８−ｎは図示を略している。
【００５５】
ここで、固定長セル検出部２１７−１〜２１７−ｎは、固定長セル送信装置１−１〜１−ｎから送信される固定長セルを検出するもので、各固定長セル送信装置１−１〜１−ｎ毎に設けられており、それぞれ、固定長セルデータが入力された旨をイネーブル信号などにより書き込みカウンタ２１８−１〜２１８−ｎに通知するようになっている。
【００５６】
また、書き込みカウンタ２１８−１〜２１８−ｎは、固定長セル検出部２１７−１〜２１７−ｎからのイネーブル信号により、入力セルを書き込むべきＦＩＦＯ式記憶部２１−１〜２１−ｎのアドレス値を対応するＦＩＦＯ式記憶部２１−１〜２１−ｎへ出力するとともに、セル書き込み終了信号をＦＩＦＯ制御部２２へ出力するものである。
【００５７】
さらに、多重化部２３は、セレクタ部２３Ａ，２３Ｂをそなえて構成されており、セレクタ部２３Ａは、各ＦＩＦＯ式記憶部２１−１〜２１−ｎから読み出された固定長セルをＦＩＦＯ制御部２２からのセレクト信号に応じて入力セルを選択的に出力することにより、各固定長セル送信装置１−１〜１−ｎからのセルを最優先固定長セルの出力タイミング以外のタイミングで到着順に出力するものであり、セレクタ部２３Ｂは、最優先固定長セル送信装置１からの最優先固定長セルとセレクタ部２３Ａからの先着固定長セルとを最優先固定長セルを出力させるセレクト信号に応じて選択的に出力することにより、各セルを時分割に多重化するもので、例えば、図１７（ａ）〜図１７（ｄ）に示すように、最優先固定長セル送信装置１の内部フレームに同期した最優先固定長セルが、セレクト信号により選択され優先的に出力される一方、最優先固定長セルデータが入力されないときに（上述のセレクト信号がＬレベルのときに）、ＦＩＦＯ式記憶部２１−１〜２１−ｎからの固定長セルが選択され出力されるようになっている。
【００５８】
なお、固定長セル処理装置３は、固定長セル多重装置２からの多重伝送出力を受けて固定長セルについての所望の処理を施すものである。
また、上述の最優先固定長セル送信装置１は、図６に示すように、固定長セル記憶部（ＲＡＭ）１１と固定長セル読み出し制御部１２とをそなえて構成され、さらに図８に示すように、固定長セル読み出し制御部１２がＪＫフリップフロップ（ＪＫ−ＦＦ）回路１１０，フリップフロップ（ＦＦ）回路１１１，リードカウンタ１１１′，デコーダ１１２−１，１１２−２をそなえて構成される。なお、１１３−１，１１３−２はそれぞれ論理積演算部（ＡＮＤ）である。
【００５９】
ここで、固定長セル記憶部１１は、入力された最優先固定長セルデータを記憶するものであり、固定長セル読み出し制御部１２は、固定長セル記憶部１１から固定長セルデータを固定長セル単位の内部フレームに同期して読み出すものである。
また、ＪＫフリップフロップ回路１１０は、固定長セル記憶部１１にデータが書き込まれたときに入力されるＲＡＭ書き込み終了信号がＨレベルとなったのちデコーダ１１２−２の出力信号（内部フレーム信号）がＨレベルとなるとその後の出力をＨレベルに保持するものであり、フリップフロップ回路１１１は、このＪＫフリップフロップ回路１１０の出力がＨレベルとなっているときにデコーダ１１２−２の出力がＨレベルとなるとその出力をＬレベルにするもので、このフリップフロップ回路１１１の出力により、ＲＡＭ書き込み終了信号が入力されたのち、最初の内部フレームパルスから次の内部フレームパルスの間、固定長セル記憶部１１からセルデータが読み出されるようになっている。
【００６０】
さらに、リードカウンタ１１１′は、固定長セル記憶部１１から読み出すべきセルデータのアドレス値（リードアドレス）をサイクリックに生成して固定長セル記憶部１１へ出力するとともに、出力するアドレス値に応じたカウンタ値を各デコーダ１１２−１，１１２−２へ出力するものである。
また、各デコーダ１１２−１，１１２−２は、それぞれ、このリードカウンタ１１１′からのカウンタ値をデコードするもので、デコーダ１１２−２でデコードされたカウンタ値がフレームパルス生成用の信号として用いられ、デコーダ１１２−２でデコードされたカウンタ値が内部フレーム信号として、各ＪＫフリップフロップ回路１１０，フリップフロップ回路１１１へフィードバックされるようになっている。
【００６１】
なお、各論理積演算部１１３−１，１１３−２は、それぞれ、入力信号に対して論理積演算を施すもので、論理積演算部１１３−１は、固定長セル記憶部１１からの固定長セルデータとフリップフロップ回路１１１からのＦＦ処理信号とについて論理積演算を施すことによって、例えば、ＦＦ処理信号がＨレベルとなっている間、セルデータを固定長セル多重装置２へ出力するようになっており、論理積演算部１１３−２は、デコーダ１１２−１からの信号とフリップフロップ回路１１１からのＦＦ処理信号とについて論理積演算を施すことによって、固定長セル多重装置２へフレームパルス信号として出力するようになっている。
【００６２】
例えば、この最優先固定長セル送信装置１では、固定長セル記憶部１１に固定長セルデータが入力されると（書き込まれると）、図９（ｂ）に示すようにＲＡＭ書き込み終了信号（Ｈレベルパルス）がＪＫフリップフロップ回路１１０に入力される。ＪＫフリップフロップ回路１１０では、このＲＡＭ書き込み終了信号を受けたのち、フリップフロップ回路１１１からデコーダ１１２−２を通じて図９（ｃ）に示すように内部フレーム信号（Ｈレベルパルス）を受けると、その後の出力をＨレベルに保持し、これにより、図９（ｄ）に示すようにフリップフロップ回路１１１の出力もＨレベルとなり固定長セル記憶部１１にリードイネーブルがかかる（図９（ｆ）参照）。
【００６３】
この結果、固定長セル記憶部１１からは、図９（ｅ）に示すようなリードカウンタ１１１′からのアドレス値に対応するセルデータが、順次、図９（ａ）に示すようなクロックに従って読み出される（図９（ｇ）参照）。なお、このとき論理積演算部１１３−２からは、フリップフロップ回路１１１の出力の立ち上がりに同期して、図９（ｈ）に示すような信号が固定長セル多重装置２用のフレームパルスとして出力される。
【００６４】
これにより、上述の最優先固定長セル送信装置１からは、例えば、図７（ａ），図７（ｂ）に示すように最優先固定長セル（ここでは、５３バイト）は、最優先固定長セル送信装置１の内部フレームに同期して固定長セル多重装置２へ出力され、図７（ｃ）に示すように、固定長セル多重装置２にスルー出力される最優先固定長セルの間隔が一定（５３バイトの整数倍）となり（Ａ，Ｂ，Ｃ，Ｄ）、固定長セル多重装置２では、他の各固定長セル送信装置１−１〜１−ｎからの固定長セルをＦＩＦＯ制御部２２の制御により、これらの最優先固定長セルの間に順次挿入して、時分割に多重し最優先固定長セルとともに出力する。
【００６５】
次に、図１０は上述のＦＩＦＯ制御部２２の内部構成を示すブロック図で、この図１０に示すように、ＦＩＦＯ制御部２２は、固定長セル到着状態記憶部（ＲＡＭ）２５，固定長セル到着状態記憶制御部２６，出力セル確定部２７，論理和回路（ＯＲ）２１１，２１５，エンコーダ２１６をそなえて構成されている。
ここで、固定長セル到着状態記憶部２５は、固定長セル送信装置１−１〜１−ｎからの固定長セルの到着状態を同時に記憶するもので、書き込みと読み出しが同時にできるようになっており（つまり、デュアルポートメモリ）、固定長セル到着状態記憶制御部２６は、固定長セル送信装置１−１〜１−ｎのいずれかから固定長セルが到着すると固定長セル到着状態記憶部２５への書き込みを行なうとともに所定の読み出し要求信号に応じて固定長セル到着状態記憶部２５からの読み出しを行なうもので、書き込みカウンタ２１２，比較部２１３，読み出しカウンタ２１４をそなえて構成されている。
【００６６】
そして、書き込みカウンタ２１２は、図１１（ａ）に示すように固定長セルがＦＩＦＯ式記憶部２１−１〜２１−ｎに書き込まれたことを示す信号（セル書き込み終了信号）が固定長セル到着状態記憶部２５の書き込み側に入力されると（W-Di) 、論理和回路２１１を通じて出力されるイネーブル信号に応じて、書き込みカウンタ値をカウントアップするもので、セル書き込み終了信号が入力される毎に、図１１（ｂ）に示すようにカウントアップするようになっている。なお、この書き込みカウンタ２１２の出力は、固定長セル到着状態記憶部２５用のライトアドレス（W-AD) 信号として用いられるとともに、比較部２１３による読み出しカウンタ２１４からの読み出しカウント値との比較処理に用いられるようになっている。
【００６７】
また、比較部２１３は、図１１（ｃ）に示すような固定長セル単位毎の出力タイミングに同期して、書き込みカウンタ２１２からの書き込みカウンタ値（図１１（ｂ）参照）と読み出しカウンタ２１４からの読み出しカウンタ値（図１１（ｅ）参照）とを比較し、両カウンタ値が異なっていた場合（具体的には、書き込みカウンタ値の方が大きい場合）に、固定長セル到着状態記憶部２５からデータ（到着順データ）を読み出させるために、図１１（ｄ）に示すように読み出しカウンタ２１４にイネーブル信号（R-EN) を出力して、そのカウンタ値をアップさせるもので、例えば、図１２に示すようにポート番号設定（ポートNo. セット）部２１３Ａ，ポート番号ラッチメモリ（ポートNo. ラッチメモリ）２１３Ｂ，ポート番号解除（ポート No.クリア）部２１３Ｃをそなえて構成されている。
【００６８】
ここで、ポートNo. セット部２１３Ａは、書き込みカウンタ２１２からの書き込みカウント値を各ポート毎に書き込むものであり、ポートNo. ラッチメモリ２１３Ｂは、ポートNo. セット部２１３Ａからの情報（ポート番号）を保持しておくものであり、ポート No.クリア２１３Ｃは、ポートNo. ラッチメモリ２１３Ｂに保持された情報（ポート番号）をクリアするもので、読み出しカウンタ２１４から固定長セル到着状態記憶部２５へ到着順データを読み出すためのアドレス値が入力されると、該当するポート番号情報をクリアするようになっている。
【００６９】
また、読み出しカウンタ２１４は、比較部２１３から出力されるイネーブル信号に基づいて図１１（ｅ）に示すように読み出しカウンタ値を生成し、次の書き込みカウンタ値との比較用のカウンタ値として比較部２１３に返信するとともに、固定長セル到着状態記憶部２５にリードアドレス（R-AD) 信号を出力するものである。
【００７０】
さらに、出力セル確定部２７は、固定長セル到着状態記憶部２５から他の固定長セル送信装置１−１〜１−ｎからの固定長セルの到着状態（到着順データ）が読み出されると、いずれのＦＩＦＯ式記憶部２１−１〜２１−ｎから固定長セルを読み出すべきかを確定するもので、図１０に示すように、同着カウンタ２８をそなえている。
【００７１】
そして、この出力セル確定部２７は、図１１（ｈ）に示すセル読み出し開始信号（CELL-OUT) に基づいて、図１１（ｆ）に示すように読み出すべき仮想チャネル（ポート番号）についてのデータを読み出してエンコーダ２１６を介して多重化部２３（セレクタ部２３Ａ：図１６参照）へ出力するとともに、図１１（ｇ）に示すセルイネーブル信号を検出し、論理和回路２１５を介して多重化部２３へ出力するようになっている（多重化部２３の出力は図１１（ｉ）に示す）。
【００７２】
また、同着カウンタ２８は、複数の固定長セル送信装置１−１〜１−ｎから固定長セルが同時に到着した場合に計数値をインクリメントするものであり、論理和回路２１１，２１５は、入力信号について論理和演算を施すものであり、エンコーダ２１６は、出力セル確定部２７から出力される到着状態データ（RP-REG) を符号化するものである。
【００７３】
なお、ＦＩＦＯ制御部２２は、図１２に示すように、他に、ループバッグ２１９，ＳＰＳビット検出部２２０，取込みカウンタ２２１，打ち直し部２２２及びシリアル／パラレル（Ｓ／Ｐ）変換部２２３をそなえて構成されており、ループバッグ２１９は、リングを構成するもので、指定された条件に合っているシリアルデータのみを受信するようになっており、ＳＰＳビット検出部２２０は、スタートビット，パリティビット及びストップビットを検出するものである。
【００７４】
また、取り込みカウンタ２２１は、スタートビット，パリティビット及びストップビットの検出位置に同期してライトカウンタ２１２を制御するものであり、打ち直し部２２２は、スタートビット，パリティビット及びストップビットが検出されたシリアルデータをライトカウンタ２１２からの情報に基づいて所要の処理を施し、Ｓ／Ｐ変換部２２３へデータを出力するものであり、Ｓ／Ｐ変換部２２３は、固定長セルデータ（シリアルデータ）をパラレルデータに変換するものである。
【００７５】
以下、上述のＦＩＦＯ制御部２２での動作について図１３〜図１５を用いて詳述する。
各固定長セル送信装置１−１〜１−ｎから固定長セル多重装置２に固定長セルが到着したことが検出されると、ＦＩＦＯ制御部２２では、図１３（ａ）に示すように読み出しカウンタ２１４からのアドレス値（Addressα）が示す固定長セル到着状態記憶部２５内のメモリ領域にそのセルについての仮想チャネル番号（ポート番号、例えば"08"）に対応するビットを立てる（Ｈを設定する）ことにより、セルの到着順データを固定長セル到着状態記憶部２５に記憶させる。
【００７６】
そして、ＦＩＦＯ制御部２２は、その後に入力されるセルについても、同様に、書き込みカウンタ２１２からのアドレス値を順次カウントアップ（Addressβ→γ→δ）することにより、到着順データを書き込むべき固定長セル到着状態記憶部２５のアドレス値を変更しながら図１３（ａ）に示すように、該当する仮想チャネル番号部分にビットを立てて各セルの到着状態を固定長セル到着状態記憶部２５に記憶させる。なお、２つ以上のセルが同時に到着した場合は、例えば図１３（ａ）中のAddressδのラインに示すように、該当する全ての仮想チャネル番号部分のビットを立てておく。
【００７７】
これにより、ＦＩＦＯ制御部２２は、読み出しカウンタ２１４のカウンタ値（アドレス値）を上述の書き込み処理が終了する毎に比較部２１３より出力されるイネーブル信号により、順次、カウントアップすることで、図１３（ｂ）に示すように読み出すべきセルの仮想チャネル番号を出力セル確定部２７へ通知する。なお、上述のように１つのアドレス（Addressγ）に２つ以上のビットが立てられていた場合は、例えば、ここでは出力セル確定部２７において同着カウンタ２８がカウンタ値（アドレス値）をインクリメントすることにより、図１３（ｂ）に示すように、仮想チャネル番号の若い方の番号についての到着順データが先に出力される。
【００７８】
次に、図１４は出力セル確定部２７の動作を説明するための図で、この図１４に示すように、出力セル確定部２７は、初期値（XRST) ，固定長セル送信装置１−１〜１−ｎの内部クロック（CK19）, 固定長セル到着状態記憶部２５からの固定長セルデータ(RAM-DO), 比較部２０３からのリードイネーブル信号（R-EN) ，外部からのセル読み出し開始信号（CELL-OUT) 及び同着に送信された場合の固定長セルの優先順位を選択するセレクト信号（SEL)に基づいて出力すべきセルを確定する。
【００７９】
即ち、まず出力セル確定部２７は、例えば、初期値＝０，内部クロック＝１，リードイネーブル＝１及びセル読み出し開始信号＝１として出力すべき到着順データを"000〜000"に初期化しておく（ステップＳ１）。
ここで、例えば、優先順位を規定するためのセレクト信号として０が外部から入力され、仮想チャネル番号が０，1,・・・, ｎの順に並べられ、出力すべき到着順データの順序が、"000〜001" ,"000〜010", ・・・,"100 〜000"に設定される（ステップＳ２）。
【００８０】
また、入力されたセレクト信号が１であったとすると、仮想チャネル番号が１，２, ・・・, ｎ，0 の順に並べられ、出力すべき到着順データの順序が、"000〜010"，"000〜100", ・・・,"100 〜000"，"000〜001"に設定され（ステップＳ３）、セレクト信号がｎであった場合まで、順次、出力すべき到着順データの順序が設定される（ステップＳ４）。
【００８１】
なお、上述の出力セル確定部２７での処理は、例えば、図１５に示すように、セレクト信号（SEL)の値を同着カウンタ２８により、順次、変更することにより、出力すべき到着順データの優先順位を変更できるようにしてもよい。
そして、この場合、出力セル確定部２７では、例えば、初期値＝０，内部クロック＝１，リードイネーブル＝１及びセル読み出し開始信号＝１として出力すべき到着順データの出力開始位置を"000〜000"に初期化しておき（ステップＳ５）、到着順データの出力開始位置を設定するセレクタ信号が２つ以上のセルが同時に固定長セル多重装置２に到着する毎に同着カウンタ２８により、インクリメントされて順次入力されることにより（ステップＳ６）、出力すべき到着順データの出力開始位置が全仮想チャネル番号に対して平等に変更される（ステップＳ７〜Ｓ９）。
【００８２】
（ａ１）第１実施形態の変形例の説明
図１８は本発明の第１実施形態にかかる固定長セル多重システムの変形例を示すブロック図で、図１８に示す固定長セル多重システムは、図６により前述したものと同様の機能を有する装置１，１−１〜１−ｎ，２，３をそなえるほか、最優先固定長セル送信装置１が固定長セル読み出し禁止制御部１３、固定長セル多重装置２が固定長セル読み出し禁止要求信号出力部２４、固定長セル処理装置３が固定長セル処理用記憶部３１及び記憶量情報通知部３２をそれぞれそなえて構成されている。
【００８３】
ここで、まず最優先固定長セル送信装置１において、固定長セル読み出し禁止制御部１３は、固定長セル処理装置３の記憶量情報通知部３２からの記憶量情報に基づき固定長セル処理用記憶部３１での記憶量が所定の記憶量を超えている場合、即ち、固定長セル多重装置２の伝送先の状態が輻輳状態である場合には前述した固定長セル読み出し制御部１２による制御を禁止するもので、固定長セル処理装置３のトラヒックを緩和できるようになっている。
【００８４】
また、固定長セル多重装置２において、固定長セル読み出し禁止要求信号出力部（リクエスト信号出力部）２４は、最優先固定長セル送信装置１に最優先固定長セルを所定の間隔で読み出させて出力させるためのリクエスト信号を繰り返し送信するもので、記憶量情報通知部３２からの記憶量を受けて記憶量が所定の記憶量を超えている場合にリクエスト信号の送信を停止することで、固定長セル読み出し禁止要求信号を最優先固定長セル送信装置１の固定長セル読み出し禁止制御部１３に出力するようになっており、これにより固定長セル処理装置３におけるトラヒック量を制御できるようになっている。なお、本実施形態では、この固定長セル読み出し禁止要求信号出力部２４として、図２２に示すように、５３進カウンタを用いている。
【００８５】
さらに、固定長セル処理装置３において、固定長セル処理用記憶部３１は、固定長セル多重装置２からの多重伝送出力を順次記憶していくものであり、記憶量情報通知部３２は、固定長セル処理用記憶部３１での記憶量情報を通知するものである。
このような構成により、上述のシステムでは、例えば、図１９（ａ）に示すように、一定周期（ここでは、５３バイト）毎に固定長セル多重装置２の固定長セル読み出し禁止要求信号出力部２４からリクエスト信号が最優先固定長セル送信装置１へ送信されることにより、このリクエスト信号に同期して最優先固定長セルが固定長セル記憶部１１から読み出されて、図１９（ｂ），図１９（ｃ）に示すように、固定長セル読み出し制御部１２からのフレームパルスに従って最優先固定長セルが固定長セル多重装置２へ送信される。このとき、固定長セル処理装置３の固定長セル処理用記憶部３１でのセルの記憶容量が所定の記憶量を超えていると、即ち、輻輳状態であると、ＦＩＦＯ制御部２２から固定長セル多重装置２の固定長セル読み出し禁止要求信号出力部２４へその旨が通知される。
【００８６】
すると、固定長セル多重装置２では、図１９（ａ）中に▲１▼で示すようにリクエスト信号の送信を停止することで、最優先固定長セル送信装置１に固定長セル読み出し制御部１２による最優先固定長セルの読み出しを禁止するよう通知する。これにより、最優先固定長セル送信装置１では、固定長セル読み出し禁止制御部１３により、固定長セル読み出し制御部１２によるセルの読み出し制御が禁止される。
【００８７】
この結果、図１９（ｃ）中に点線で示すように、最優先固定長セルは固定長セル多重装置２に入力されない、即ち、固定長セル処理装置３で処理すべき固定長セルが所定の記憶量を超えているとみなされるため、この位置最優先固定長セル送信装置１には最優先固定長セルは入力されない。
その後、最優先固定長セルは、図１９（ｄ）に示すように、この場合も、固定長セル多重装置２にスルー出力される最優先固定長セルの間隔が一定（５３バイトの整数倍）となり（Ａ，Ｂ，Ｃ，Ｄ）、他の固定長セルがそれらの最優先固定長セルの間に順次挿入されて時分割に多重されて最優先固定長セルとともに送信される。
【００８８】
次に、図２０は本変形例における最優先固定長セル送信装置１の内部構成を示すブロック図で、この図２０に示すように、最優先固定長セル送信装置１は、図８により前述したものと同様のＲＡＭ（固定長セル記憶部）１１と固定長セル読み出し制御部１２としてＪＫフリップフロップ（ＪＫ−ＦＦ）回路１１０，リードカウンタ１１１′，デコーダ１１２−３〜１１２−５と、固定長セル読み出し禁止制御部１３として論理積演算部１１３−３とをそなえて構成されている。
【００８９】
ここで、各デコーダ１１２−３〜１１２−５は、それぞれ、リードカウンタ１１１′からのカウンタ値をデコードするもので、デコーダ１１２−３は、そのデコード値を固定長セル記憶部１１用のリードイネーブル（REN)信号として出力し、デコーダ１１２−４は、そのデコード値を固定長セル多重装置２用のフレームパルスとして出力し、デコーダ１１２−５は、そのデコード値をＲＡＭ書き込み信号の立ち上がり検出用の信号としてＪＫフリップフロップ回路１１０に出力するようになっている。
【００９０】
また、論理積演算部１１３−３は、このＪＫフリップフロップ回路１１０の出力と固定長セル多重装置２からのリクエスト信号とについて論理積演算を施すもので、上述したような固定長セル多重装置２からリクエスト信号の送信が停止されると、その出力がＬレベルとなり、固定長セル記憶部１１から最優先固定長セルが読み出されないようになっている。
【００９１】
このような構成により、上述の最優先固定長セル送信装置１では、例えば、図２１（ｉ）に示すように、ＲＡＭ書き込み終了信号がＪＫフリップフロップ回路１１０に入力されると、ＪＫフリップフロップ回路１１０の出力が図２１（ｊ）に示すようにＨレベルに保持される。そして、図２１（ｂ）に示すように、固定長セル多重装置２からリクエスト信号が固定長セル読み出し制御部１３の論理積演算部１１３−３に入力されると、図２１（ｃ）に示すように、その出力がＨレベルとなり、リードカウンタ１１１′にロードがかかる。すると、図２１（ｄ）に示すようにリードアドレスが内部クロック（図２１（ａ）参照）に従って固定長セル記憶部１１へ出力される（図２１（ｇ）に示すＦＰ出力がHUB LSIに出力される）とともに、図２１（ｅ）に示すようなリードイネーブル信号がデコーダ１１２−３を通じて固定長セル記憶部１１へ出力され、固定長セル記憶部１１から最優先固定長セルが順次読み出される（図２１（ｆ）参照）。
【００９２】
その後、リードカウンタ１１１′がセルの長さ分のカウンタ値（０〜５２）をカウントアップすると、そのカウンタ値がデコーダ１１２−５でデコードされ、図２１（ｈ）に示すようなＲＡＭ読み出し終了信号としてＪＫフリップフロップ回路１１０へ出力され、図２１（ｊ）に示すようにＪＫフリップフロップ回路１１０の出力が、Ｌレベルとなり、セルの読み出しが終了する。
【００９３】
ところで、本変形例における固定長セル多重装置２は、図２２に示すように、図１６により前述したものと同様の機能を有する装置１，１−１〜１−ｎ，２，３をそなえるほか、リクエスト信号出力部（固定長セル読み出し禁止要求信号出力部）２４として５３進カウンタをそなえて構成されている。これにより、この固定長セル多重装置２では記憶量情報通知部３２からの記憶量（xTxAF)を受けて、記憶量が所定の記憶量を超えていない場合には、図２３（ａ）に示す読み出しカウンタのタイミングに同期して、図２３（ｂ）に示すようにリクエスト信号(REQFP) を繰り返し最優先固定長セル送信装置１の固定長セル読み出し制御部１２に出力し、最優先固定長セル送信装置１では、このリクエスト信号を受信すると、図２３（ｃ）の▲１▼に示すように最優先固定長セルの先頭を表すフレームパルス信号が生成され、図２３（ｄ）及び（ｅ）に示すように最優先固定長セルが順次固定長セル記憶部１１から読み出されて固定長セル多重装置２へ送信される。
【００９４】
一方、最優先固定長セル送信装置１は、リクエスト信号を受信しても出力すべき最優先固定長セルが存在しないときは、図２３（ｃ）の▲２▼に示すように最優先固定長セルの先頭を表すフレームパルス信号が出力されず、最優先固定長セルは固定長セル多重装置２へ送信されない。
なお、記憶量情報通知部３２から通知される記憶量が所定の記憶量を超えない限り、リクエスト信号は同じタイミングで出力するが、所定の記憶容量を超えていた場合は、リクエスト信号の固定長セル送信装置１への送信を停止することにより固定長セル送信装置１からの最優先固定長セルの送信が禁止される。
【００９５】
そして、この固定長セル多重装置２では、例えば、図２４に示すように、シリアル情報が入力されると、固定長セル送信装置（TED LSI)１−１〜１−ｎから図６により前述したように、固定長セル多重装置（HUB LSI)２のＦＩＦＯ式記憶部（ＦＩＦＯ）２１−１〜２１−ｎに非同期で入力される（i-PORT) 。
さらに、固定長セル多重装置２では、固定長セルがＦＩＦＯ式記憶部２１−１〜２１−ｎに入力されると（到着すると）、図１０〜図１３により前述したように、ＦＩＦＯ制御部２２の固定長セル到着状態記憶部２５に到着順データが書き込まれ、書き込まれたデータは、固定長セル到着状態記憶制御部２６により読み出されたのち、出力セル確定部２７によりいずれのＦＩＦＯ式記憶部２１−１〜２１−ｎから固定長セルを読み出すべきかが確定される。
【００９６】
なお、固定長セル確定部２７では、２つ以上の固定長セルが同時に入力されたとき（同着）は、図１４，図１５により前述したように、外部からのセレクト信号の指示に基づいて、あるいは、同着カウンタ２８の計数値に基づいて、いずれのＦＩＦＯ式記憶部２１−１〜２１−ｎから固定長セルを読みだすべきかが確定される。
【００９７】
このように、第１実施形態における固定長セル多重システム（固定長セル多重伝送装置，固定長セル多重伝送方法，固定長セル送信装置）によれば、最優先固定長セル送信装置１に固定長セル単位の内部フレームをもたせ、セルを内部フレームに同期させて固定長セル多重装置２へ送信するようにし、最優先に処理されるべき固定長セル（最優先固定長セル）に対しては固定長セル多重装置２にＦＩＦＯ式記憶部２１−１〜２１−ｎを設けずスルー出力としているので、その他の固定長セルを最優先固定長セルが出力されない間に順次挿入することにより、最優先固定長セルを最小の遅延量で多重伝送することができ、他の固定長セルを効率的に多重伝送することができる。
【００９８】
また、固定長セル多重装置２は、固定長セル処理装置３内の固定長セルの記憶量（メモリ状態）を監視しておき、その記憶量が所定量以上になった場合に、固定長セル送信装置１へ固定長セル単位の内部フレームに同期したリクエスト信号の送信を停止する（固定長セル読み出し禁止要求信号を出力する）ので、固定長セル多重装置２以降の処理における最優先固定長セルの輻輳による廃棄を防止することができ、且つ、この場合も最優先固定長セルを最小の遅延量で多重伝送することができるので、他の固定長セルも効率的に多重伝送することができる。
【００９９】
さらに、ＦＩＦＯ制御部２２は、ＦＩＦＯ式記憶部２１−１〜２１−ｎに到着した各固定長セルの順序を記憶させる固定長セル到着状態記憶部（ＲＡＭ等）２５をそなえて構成されているので、固定長セルを多重する際に各ポート番号を指示することにより固定長セルの先着処理を正確に行なうことができ、本システムの処理能力の向上を図ることができる。
【０１００】
また、ＦＩＦＯ制御部２２は、出力すべきセルを確定する出力セル確定部２７をそなえて構成されているので、出力条件を外部から設定することにより、固定長セルが同時に到着（同着）した場合における読み出すべき各仮想チャネルのセルに対する優先順位をシステムのトラヒックに合わせて任意に変更することができるとともに、必要とする情報の処理を迅速に行なうことができ、システム構築の際の柔軟性にも大いに寄与する。
【０１０１】
さらに、ＦＩＦＯ制御部２２の出力セル確定部２７は、同着カウンタ２８をそなえて構成されているので、固定長セルを同着で受信した場合にカウントアップすることにより、そのカウント値によって自動的に優先順位を変更させることができ、優先度が固定することなく、全ての仮想チャネルのセルに対しても平等に優先権を与えることが可能となる。
【０１０２】
なお、本実施形態では、リクエスト信号を、固定長セル処理装置３内の記憶量情報に基づいて固定長セル多重装置２から最優先固定長セル送信装置１へ送信しているが、直接、固定長セル処理装置３から最優先固定長セル送信装置１へ送信するようにしてもよい。
（ｂ）第２実施形態の説明
図２５は本発明の第２実施形態にかかる固定長セル分配システムの構成を示すブロック図で、この図２５に示す固定長セル多重システム７は、前述の図３９に示す固定長セル多重／分配システム５０１における固定長セル分配部２０１Ｂに相当するもので、光ケーブルなどを経て入力されてくるデータ（セル）は、固定長セルデータ多重／分配処理装置４０１内で処理され、各固定長セル送信／受信装置１０１−２〜１０１−ｎに分配されるようになっている。
【０１０３】
そして、この図２５に示すように、固定長セル分配システム７は、固定長セル処理装置３，固定長セル分配装置４，固定長セル受信装置６−１〜６−ｎをそなえて構成されている。
ここで、固定長セル処理装置３は、入力された固定長セルデータに所要の処理を施したのち固定長セル分配装置４へ送信するものであり、固定長セル分配装置４は、Ｍ（Ｍは自然数）並列の固定長セルデータをＮ（＞Ｍ）個のポートに分配するもので、書き込み制御部４３及びＦＩＦＯ式記憶部４１−１〜４１−ｎをそなえて構成されている。
【０１０４】
さらに、書き込み制御部４３は、Ｍ並列固定長セルデータから、出力すべきポート番号情報を検出して検出したポートに対応したＦＩＦＯ式記憶部４１−１〜４１−ｎに入力データを書き込むものであり、ＦＩＦＯ式記憶部４１−１〜４１−ｎは、固定長セルデータを入力順に書き込むとともに読み出すものである。
また、各固定長セル受信装置６−１〜６−ｎは、それぞれ固定長セル分配装置４から送信される固定長セルデータを受信するものである。
【０１０５】
次に、図２６は上述の固定長セル分配装置４の詳細構成を示すブロック図で、この図２６に示す固定長セル分配装置４は、ＦＩＦＯ式記憶部（ＲＡＭ）４１−１〜４１−ｎ，パラレル／シリアル（Ｐ／Ｓ）変換器４２−１〜４２−ｎ，書き込み制御部４３，読み出し制御部４４Ａ及びセレクト（SEL)信号生成部５４Ａをそなえて構成されている。
【０１０６】
ここで、上述のように、ＦＩＦＯ式記憶部４１−１〜４１−ｎは、固定長セルデータを入力順に書き込むとともに読み出すもので、出力ポート（DTOUT１〜ｎ）の数に対応してｎ個設けられており、セレクト信号生成部５４Ａは、入力されてくる固定長セルデータから固定長セルのポート番号を検出し、検出したポート番号に応じた信号（ポート選択信号）を生成するもので、図２７（ａ），図２７（ｂ）に示すようにフレームパルス(FP)に同期して入力されるｍ（ｍ＝Ｍ）並列のセルデータからポート番号情報が検出され（ここでは、ポート番号１，２，ｎ，２の順）、検出されたデータからいずれのＦＩＦＯ式記憶部４１−１〜４１−ｎに書き込むかが判断されたのち、ポート選択信号が後述する書き込み制御部４３に出力されるようになっている。
【０１０７】
また、書き込み制御部４３は、上述したように、Ｍ並列固定長セルデータから、そのセルデータを出力すべきポート番号情報を検出して検出したポートに対応したＦＩＦＯ式記憶部４１−１〜４１−ｎに入力データを書き込むもので、書き込み信号（WEN:ライトイネーブル）生成部４３Ａ，ライトカウンタ（WCTR）４３Ｂ及びリードカウンタロード（RCTRLD）信号生成部４３Ｃをそなえて構成されている。
【０１０８】
ここで、書き込み信号生成部４３Ａは、例えば、図２７（ｄ）〜図２７（ｆ）に示すように、各ポートに対応したＦＩＦＯ式記憶部４１−１〜４１−ｎ毎にライトイネーブル(WEN) 信号及びライトカウンタロード（WCRTRLD)信号を生成するもので、ライトイネーブル信号は、それぞれのＦＩＦＯ式記憶部４１−１〜４１−ｎ及びリードカウンタロード信号生成部４３Ｃに出力されるとともに、ライトカウンタロード信号は、ライトカウンタ４３Ｂに出力されるようになっている。
【０１０９】
また、ライトカウンタ４３Ｂは、この書き込み信号生成部４３Ａからの情報（ライトカウンタロード信号）に基づいて、Ｑ（データ）出力を各ＦＩＦＯ式記憶部４１−１〜４１−ｎ用のライトアドレス（WADD) としてＦＩＦＯ式記憶部４１−１〜４１−ｎに出力するとともに、リードカウンタロード信号生成部４３ＣへＦＩＦＯ式記憶部４１−１〜４１−ｎにセルデータを書き込ませた旨（書き込み終了信号）を通知するもので、例えば、図２７（ｃ）に示すようにライトカウンタがカウントアップし、ＦＩＦＯ式記憶部４１−１〜４１−ｎにライトアドレスが送信されると、図２７（ｇ）〜図２７（ｉ）に示すように書き込み終了信号が生成され、その書き込み終了信号がリードカウンタロード信号生成部４３Ｃに出力されるようになっている。
【０１１０】
さらに、リードカウンタロード信号生成部４３Ｃは、ライトカウンタ４３Ｂから書き込み終了信号を受信すると、書き込み信号生成部４３Ａからのライトイネーブル信号に基づいてリードカウンタロード信号を生成するもので、この信号は、後述するリードカウンタ制御部４８，ＳＥＬ制御部４９に出力されるようになっている。なお、リードカウンタロード信号は、ポートの数分の制御信号を有している。
【０１１１】
次に、上述の読み出し制御部４４Ａは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータを読み出す制御を行なうもので、リードカウンタ(RCTR)４５Ａ−１〜４５Ａ−ｍ，セレクタ（SEL)部４６Ａ，Ｍ進カウンタ４７，リードカウンタ制御部４８及びセレクタ制御部４９をそなえて構成されており、リードカウンタ４５Ａ−１〜４５Ａ−ｍは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータを読み出すための信号を出力しうるもので、各ＦＩＦＯ式記憶部４１−１〜４１−ｎよりも少ない数（ｍ）だけ設けられている。
【０１１２】
さらに、セレクタ部４６Ａは、各リードカウンタ４５Ａ−１〜４５Ａ−ｍの出力側に設けられてリードカウンタ４５Ａ−１〜４５Ａ−ｍの出力を各ＦＩＦＯ式記憶部４１−１〜４１−ｎのいずれかにセル読み出し信号として供給するもので、ｎ個のセレクタ（SEL)４６Ａ−１〜４６Ａ−ｎを有し、図２７（ｏ），図２７（ｑ）及び図２７（ｓ）に示すように、後述するセレクタ制御部４９からの書き込みタイミングによって、リードカウンタ４５Ａ−１〜４５Ａ−ｍの信号を各ポート毎に切り分け、リードイネーブル（REN)信号としてＦＩＦＯ式記憶部４１−１〜４１−ｎに出力するようになっている。
【０１１３】
また、Ｍ進カウンタ４７は、ＦＩＦＯ式記憶部４１−１〜４１−ｎへのセルデータの書き込み終了をトリガとしてカウントアップするもので、例えば、図２７（ｊ）に示すように書き込み終了信号が入力される毎にカウンタ値を１ずつカウントアップするようになっている。
さらに、リードカウンタ制御部４８は、Ｍ進カウンタ４７のカウント値に対応した序数（つまりカウンタ番号）を付された各リードカウンタ（ｌ進）４５Ａ−１〜４５Ａ−ｍのカウンタ値をインクリメントさせるもので、例えば、図２７（ｋ）〜図２７（ｎ）に示すように、書き込み終了信号が入力されると対応するリードカウンタ４５Ａ−１〜４５Ａ−ｍのカウントを開始させるようになっている。
【０１１４】
また、セレクタ制御部４９は、リードカウンタ制御部４８からの情報を受けてセレクタ部４６Ａを制御するもので、リードカウンタロード信号生成部４３Ｃから出力されるいずれのＦＩＦＯ式記憶部４１−１〜４１−ｎにセルデータを書き込んだかを示す信号（TMG1) と、リードカウンタ制御部４８から出力される各リードカウンタ４５Ａ−１〜４５Ａ−ｍのカウントを開始させた旨を示す信号（TMG2) とに基づいて各セレクタ４６Ａ−１〜４６Ａ−ｎを制御するようになっている。
【０１１５】
これにより、書き込み制御部４３によって各ＦＩＦＯ式記憶部４１−１〜４１−ｎに書き込まれた固定長セルデータは、セレクタ部４６Ａからのリードイネーブルに基づいて、例えば、図２７（ｐ），図２７（ｒ）及び図２７（ｔ）に示すように、各ポート番号別にそれぞれ読み出されて固定長セル受信装置６−１〜６−ｎへ出力される。
【０１１６】
さらに、Ｐ／Ｓ変換部４２−１〜４２−ｎは、各ＦＩＦＯ式記憶部４１−１〜４１−ｎに対応して設けられており、それぞれ、対応するＦＩＦＯ式記憶部４１−１〜４１−ｎからのｍ並列のセルデータをシリアルデータに変換するものである。
なお、各リードカウンタ４５Ａ−１〜４５Ａ−ｍは、入力されてくるＭ並列の固定長セルデータの長さがＬである場合はＬ（＝ｌ）進カウンタ（例えば、ＡＴＭセルの場合は、５３バイトであるので、５３進カウンタ）としてもよく、また、後述するように（Ｌ＋α）進カウンタとして構成してもよい。
【０１１７】
このような構成により、図２６に示す固定長セル分配装置４では、まず、書き込み制御に関しては、例えば、図２８（ａ）〜図２８（ｃ）に示すように、８並列（つまり、図２６においてＭ＝ｍ＝８）で入力された固定長セルデータは、２４個のポート（つまり、図２６においてｎ＝２４）毎にＦＩＦＯ式記憶部４１−１〜４１−２４及び書き込み制御部４３に入力され、ＦＩＦＯ式記憶部４１−１〜４１−２４にデータが書き込まれると、書き込み制御部４３において書き込み終了信号が生成され、これが読み出し制御部４４Ａに出力される。
【０１１８】
また、読み出し制御に関しては、読み出し制御部４４Ａに上述の書き込み終了信号が送信されると、リードカウンタ制御部４８から、対応するリードカウンタ４５Ａ−１〜４５Ａ−８にリードカウンタロード信号が出力され、各リードカウンタ４５Ａ−１〜４５Ａ−８においてカウンタ値がカウントアップされる。
その後、各リードカウンタ４５Ａ−１〜４５Ａ−８からの各カウンタ値は、セレクタ４６Ａ−１〜４６Ａ−２４（SEL1〜24)によって、選択的に対応するＦＩＦＯ式記憶部４１−１〜４１−２４にリードイネーブル信号として出力され、これにより、ＦＩＦＯ式記憶部４１−１〜４１−ｎから順次セルデータが読み出され、各Ｐ／Ｓ変換部４２−１〜４２−２４（P/S 1〜24)によってシリアルデータに変換されたのち出力される。
【０１１９】
なお、このとき各Ｐ／Ｓ変換部４２−１〜４２−２４では、図２８中に示すように、長さ５３ビット，８並列のパラレルデータとして入力されたセルデータを長さ４２４ビットのシリアルデータに変換する。
このように、上述の固定長セルの分配装置４によれば、読み出し制御部４４Ａにセレクタ部４６Ａ，Ｍ進カウンタ４７，リードカウンタ制御部４８及びセレクタ制御部４９を設けることでリードカウンタ４５Ａ−１〜４５Ａ−ｍの数を減らしているので、固定長セルデータの分配処理能力を変えることなく、その回路規模を大幅に削減することができ、特に出力ポート数が多い場合に大変有効である。
【０１２０】
（ｂ１）第２実施形態の第１変形例の説明
次に、図２９は上述の固定長セル分配装置４の第１変形例を示すブロック図で、この図２９に示す固定長セル分配装置４は、Ｐ個のＦＩＦＯ式記憶部４１−１〜４１−Ｐ，ｍ個（ｍは自然数）のＰ／Ｓ変換器４２−１〜４２−ｍを有するＰ組のＰ／Ｓ変換部４２′−１〜４２′−Ｐ，書き込み制御部４３，読み出し制御部４４Ｃ及びセレクト信号生成部５４Ｂをそなえて構成されている。なお、上記のＰは出力ポート(DTOUT1〜n)数ｎに対してｎ／ｍ以上の最小整数である。
【０１２１】
さらに、読み出し制御部４４Ｃには、ｍ個のリードカウンタ４５Ａ−１〜４５Ａ−ｍと１個の読み出し用コントローラ５１を有するＰ組の読み出し制御ユニット５２−１〜５２−Ｐが設けられている。
ここで、読み出し制御部４４Ｃは、ＦＩＦＯ式記憶部４１−１〜４１−Ｐに対する固定長セルの読み出し制御を行なうものであり、各読み出し制御ユニット５２−１〜５２−Ｐは、それぞれ、対応するＦＩＦＯ式記憶部４１−１〜４１−Ｐに対するセルデータの読み出し制御を個別に行なうものである。
【０１２２】
また、これらの各読み出し制御ユニット５２−１〜５２−Ｐにおいて、リードカウンタ４５Ａ−１〜４５Ａ−ｍは、それぞれ、ＦＩＦＯ式記憶部４１−１〜４１−Ｐから固定長セルデータを読み出すためのタイミング信号を出力しうるもので、例えば、図３０（ａ）に示すようなＭ（Ｍ＝ｍ）進カウンタ５５のタイミングに同期して、読み出し用コントローラ５１へリードアドレス（RADD) ，リードイネーブル（REN)などを出力するようになっている。
【０１２３】
さらに、各読み出し用コントローラ５１は、それぞれ、リードカウンタ４５Ａ−１〜４５Ａ−ｍからのタイミング信号を受けて対応するＦＩＦＯ式記憶部４１−１〜４１−Ｐへ固定長セルデータを読み出すための信号（リードアドレス，リードイネーブル）を固定長セルデータを書き込むための信号のＭ倍の速度で時分割多重して出力するもので、この時分割多重されたデータに基づいて、例えば、図３０（ｂ），図３０（ｃ）に示すように、ＦＩＦＯ式記憶部４１−１〜４１−Ｐ用のリードアドレス，リードイネーブルが出力されるようになっている。
【０１２４】
また、各ＦＩＦＯ式記憶部４１−１〜４１−Ｐは、それぞれ図２５，図２６により前述したものと同様のもので、例えば、図３０（ｄ）に示すように、対応する読み出し用コントローラ５１からのリードアドレス，リードイネーブルに従って、書き込まれたセルデータが順次、ｍポート分読み出され、各セルデータは、図３０（ｅ），図３０（ｇ），図３０（ｉ）に示すように、ラッチされたのち図３０（ｆ），図３０（ｈ），図３０（ｊ）に示すように、各ポート毎にシリアルデータとして出力されるようになっている。
【０１２５】
さらに、セレクト信号生成部５４Ｂは、図２６により前述した機能に加え、ライトアドレス（下位）をＦＩＦＯ式記憶部４１−１〜４１−Ｐに出力するようになっている。
なお、Ｐ／Ｓ変換部４２′−１〜４２′−Ｐ，書き込み制御部４３は、図２６により前述したものと同様のものである。
【０１２６】
このような構成により、図２９に示す固定長セル分配装置４では、まず、書き込み制御に関しては、例えば、図３１（ａ）〜図３１（ｃ）に示すように８並列（つまり、ｍ＝Ｍ＝８）で入力された固定長セルデータが、図２８により前述したごとく、各ポート（DTOUT1〜24) 毎にＦＩＦＯ式記憶部４１−１〜４１−３（FIFO 1〜3:つまり、Ｐ＝ｎ／ｍ＝２４／８＝３）及び書き込み制御部４３に出力され、ＦＩＦＯ式記憶部４１−１〜４１−３にデータが書き込まれると、書き込み制御部４３において書き込み終了信号が生成され、読み出し制御部４４Ｃに出力される。
【０１２７】
また、読み出し制御に関しては、読み出し制御部４４Ｃの読み出し用コントローラ(RCTL1〜3)５１−１〜５１−３において８進カウンタ５５のタイミングに同期してリードカウンタ４５Ａ−１〜４５Ａ−８からの出力（リードアドレス，リードイネーブル）が、８倍の速度で時分割多重され、この時分割多重された信号に基づいて、ＦＩＦＯ式記憶部４１−１〜４１−３では、各ポート毎にセルデータが読み出されたのち、対応するＰ／Ｓ変換部４２′−１〜４２′−３の各Ｐ／Ｓ変換器４２−１〜４２−８を介してシリアルデータとして出力される。
【０１２８】
なお、この場合も、各Ｐ／Ｓ変換器４２−１〜４２−８では、長さ５３ビット，８並列のパラレルデータとして入力されたセルデータが長さ４２４ビットのシリアルデータに変換される。
このように、上述の固定長セルデータ分配装置４によれば、ポートの数（２４）に対してＦＩＦＯ式記憶部４１−１〜４１−３のみを設ければよいので、さらにその回路規模を大幅に削減することができる。
【０１２９】
（ｂ２）第２実施形態の第２変形例の説明
図３２は上述の固定長セル分配装置４の第２変形例を示すブロック図で、この図３２に示す固定長セル分配装置４は、Ｐ個のＦＩＦＯ式記憶部４１−１〜４１−Ｐ，ｍ個のＰ／Ｓ変換器４２−１〜４２−ｍを有するＰ／Ｓ変換部４２′−１〜４２′−Ｐ，書き込み制御部４３，読み出し制御部４４Ｆ及びセレクト信号生成部５４Ａをそなえて構成されている。
【０１３０】
さらに、読み出し制御部４４Ｆには、ｍ個のリードカウンタ４５Ａ−１〜４５Ａ−ｍ，ｎ個のタイミング信号選択部（SE L)４６Ａ−１〜４６Ａ−ｎ及びＰ個の読み出し用コントローラ５１−１〜５１−Ｐを有する読み出し制御ユニット５２が設けられている。
つまり、この図３２に示す固定長セル分配装置４は、図２６により前述した固定長セル分配装置４（リードカウンタ４５Ａ−１〜４５Ａ−ｍの数を削減したもの）及び図２９により前述した固定長セル分配装置４（ＦＩＦＯ式記憶部４１−１〜４１−Ｐの数を削減したもの）とを組み合わせることにより、これらの各装置の両方の機能をそなえて構成されている。
【０１３１】
このような構成により、この図３２に示す固定長セル分配装置４では、書き込み制御に関しては、図２８及び図３１により前述したものと同様に行なわれるが、読み出し制御に関しては、例えば、図３３（ａ）〜図３３（ｃ）に示すようにリードカウンタ（RCTR) ４５Ａ−１〜４５Ａ−８においてカウントされたリードカウンタ信号が、タイミング信号選択部(SEL) ４６Ａ−１〜４６Ａ−２４において各ポート毎に分けられ、読み出し用コントローラ(RCTL)５１−１〜５１−３に出力される。
【０１３２】
また、読み出し用コントローラ５１−１〜５１−３では、タイミング信号選択部４６Ａ−１〜４６Ａ−２４から出力されたデータが８進カウンタ５５のタイミングに同期され、８倍の速度で時分割多重されたのちＦＩＦＯ式記憶部４１−１〜４１−３の固定長セルデータは、図３２と同様な処理が施され、シリアル出力データとして送信される。
【０１３３】
このように、上述の固定長セル分配装置４によれば、ポートの数（２４）に対してＦＩＦＯ式記憶部４１−１〜４１−Ｐの数及びリードカウンタ４５Ａ−１〜４５Ａ−ｍの数を削減して構成されているので、固定長セルデータの分配処理能力を変えることなく、回路規模を大幅に縮小することができる。
（ｂ３）第２実施形態の第３変形例の説明
図３４は上述の固定長セル分配装置４の第３変形例を示すブロック図で、この図３４に示す固定長セル分配装置４は、ｎポート分のＦＩＦＯ式記憶部４１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制御部４３，読み出し制御部４４Ｄ，エンプティ検出部(XEMPTY)５０−１〜５０−ｎ及びセレクト信号生成部５４Ａをそなえて構成されている。
【０１３４】
つまり、この固定長セル分配装置４は、一般的な固定長セル分配装置２０１Ｂ（図４４参照）にエンプティ検出部５０−１〜５０−ｎを付加することにより、固定長セルデータにガードタイムを設けて分配処理を施すようになっている。
このため、読み出し制御部４４Ｄは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデータ（セルデータ長Ｌ）を読み出すとともに固定長セルデータの読み出し後、所定のガード時間（例えばα）は次の固定長セルデータの読み出しを禁止するよう（Ｌ＋α）進のリードカウンタ４５Ａ−１〜４５Ａ−ｎをそなえて構成されている。
【０１３５】
また、エンプティ検出部５０−１〜５０−ｎは、上記のガードタイム中にＦＩＦＯ式記憶部４１−１〜４１−ｎが空になると書き込み制御部４３によるセル書き込みを許容するための信号を出力するもので、図３５（ａ）〜図３５（ｆ）に示すように、前述した図２８及び図３１により前述したようにＦＩＦＯ式記憶部４１−１〜４１−ｎにセルデータが書き込まれると、図３５（ｇ）〜図３５（ｉ）に示すように、書き込み終了信号が出力されるようになっている。ここで、ポート番号２のデータに着目すると、図３５（ｊ）に示すように、書き込み終了信号を受信した時点で（ＦＩＦＯ式記憶部４１−１〜４１−ｎにデータが存在している状態）、エンプティ検出部５０−１〜５０−ｎのXEMPTY信号は、Ｈレベルに切り替わるようになっている。
【０１３６】
また、同時に書き込み終了信号によりリードカウンタ４５Ａ−１〜４５Ａ−ｎがカウントアップされるようになっており、例えば、図３５（ｋ）に示すように、リードカウンタ信号に加えて、α（ガードタイム）分もカウントアップされ（黒縦縞部分）、XEMPTY信号は、Ｈレベル（ＦＩＦＯ式記憶部４１−１〜４１−ｎにデータが存在している状態）からＬレベル（ＦＩＦＯ式記憶部４１−１〜４１−ｎのデータが空の状態）に切り替わるようになっている。
【０１３７】
さらに、ポート番号２の固定長セルデータが入力されると、エンプティ検出部５０−２の信号はＨレベルに切り替わるが、ガードタイム中はデータが読み出されないため、ガードタイムが終了した時点で入力されたポート番号２の固定長セルデータは読み出され、図３５（ｌ）及び（ｍ）に示すように、リードイネーブルが生成され、ポート番号２のシリアルデータが出力されるようになっている。
【０１３８】
また、ガードタイム中はＦＩＦＯ式記憶部４１−１〜４１−ｎが空（EMPTY)であれば１セルだけＦＩＦＯ式記憶部４１−１〜４１−ｎに固定長セルデータが書き込まれるが、その後に同一ポートに到着した固定長セルデータはＦＩＦＯ式記憶部４１−１〜４１−ｎに書き込まれないようになっている。
なお、ガードタイム（α）の長さは読み出されるデータに対して整数比であればよい（特に、同じ長さ（１：１）であれば、なおよい）。
【０１３９】
また、ＦＩＦＯ式記憶部４１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制御部４３及びセレクト信号生成部５４Ａは、図２６で前述したものと同様に機能するようになっており、リードカウンタロード信号生成部４３Ｃは、図２９に示すものと同様に機能するようになっている。
このような構成により、この図３４に示す固定長セル分配装置４Ｄは、まず、書き込み制御に関しては、例えば、図３６（ａ）〜図３６（ｃ）に示すように８並列で入力された固定長セルデータは、各ポート毎に、ＦＩＦＯ式記憶部４１−１〜４１−２４(FIFO1〜24) 及び書き込み制御部４３に入力され、ＦＩＦＯ式記憶部４１−１〜４１−２４にセルデータが書き込まれると、書き込み制御部４３において書き込み終了信号が生成され、この書き込み終了信号に基づいてリードカウンタロード信号が読み出し制御部４４Ｄに出力される。
【０１４０】
また、読み出し制御に関しては、読み出し制御部４４Ｄに上述のリードカウンタロード信号が送信されると、例えば、図３５（ｋ）に示すように、ポート番号２の固定長セルデータに着目したとき、リードカウンタ４５Ａ−１〜４５Ａ−２４の若い順にリードカウンタロード信号がα（ガードタイム）分も加えてカウントアップされ、この情報とエンプティ検出部５０−１〜５０−２４によるＦＩＦＯ式記憶部４１−１〜４１−２４内のデータの有無情報とにより、データが出力される。
【０１４１】
このように、上述の固定長セル分配システムによれば、（Ｌ＋α）進のリードカウンタ４５Ａ−１〜４５Ａ−ｎとエンプティ検出部５０−１〜５０−ｎとをそなえて構成されているので、各ポートへ出力する固定長セルにガードタイム（α）を設けて、読み出されるセルデータの間隔をαだけ空けることができ、各セルデータの識別を容易にすることができるとともに、ガードタイム中もＦＩＦＯ式記憶部４１−１〜４１−ｎへの固定長セルデータの書き込みを受け付けることができ、本システムの処理能力の向上を図ることができる。
【０１４２】
（ｂ４）第２実施形態の第４変形例の説明
図３７は上述の固定長セル分配装置４の第４変形例を示すブロック図で、この図３７に示す固定長セル分配装置４は、ＦＩＦＯ式記憶部４１−１〜４１−Ｐ，Ｐ／Ｓ変換器４２−１〜４２−ｍを有するＰ個のＰ／Ｓ変換部４２′−１〜４２′−Ｐ，書き込み制御部４３，読み出し制御部４４Ｅ，エンプティ検出部５０−１〜５０−ｍをＰ個及びセレクタ信号生成部５４Ｂをそなえて構成されている。
【０１４３】
つまり、この図３７に示す固定長セル分配装置４は、図３２に示す固定長セル分配装置４のリードカウンタ４５Ａ−１〜４５Ａ−ｍにそれぞれエンプティ検出部５０−１〜５０−ｍを付加することにより、時分割した固定長セルデータにガードタイムを設けて分配処理が施されるようになっている。
よって、書き込み制御に関しては、図２９により前述したものと同様にして行なわれるが、読み出し制御に関しては、例えば、図３８（ａ）〜図３８（ｃ）に示すように、読み出し制御用コントローラ５１−１〜５１−３（RCTL1 〜3 ：つまり、この場合はｍ＝８，ｎ＝２４，Ｐ＝３である）において８進カウンタ５５のタイミングに同期させて、リードカウンタ４５Ａ（RCTR 1〜24) からの出力データが８倍の速度で時分割多重される。
【０１４４】
その後、時分割多重されたデータに基づいてＦＩＦＯ式記憶部４１−１〜４１−３（FIFO 1〜3)では、各ポート毎にデータが出力されるが、前述した図３４と同様に処理され、ガードタイム処理を施したデータとして出力される。
なお、ガードタイム中は、ＦＩＦＯ式記憶部４１−１〜４１−３が空であれば、１セルだけＦＩＦＯ式記憶部４１−１〜４１−３に固定長セルデータが書き込まれるが、その後に同一ポートに到着した固定長セルはＦＩＦＯ式記憶部４１−１〜４１−３に書き込まれない。
【０１４５】
このように、上述の固定長セル分配システムによれば、ポートの数（２４）に対してＦＩＦＯ式記憶部４１−１〜４１−Ｐの数を削減するとともにリードカウンタ４５Ａ−１〜４５Ａ−ｍにエンプティ検出部５０−１〜５０−ｍを付加しているので、ＦＩＦＯ式記憶部４１−１〜４１−Ｐに関する回路構成の簡略化を図ることができるとともに、各ポートへ出力する固定長セルデータにガードタイムを設けることができるので、固定長セルデータの先頭の位置（境界）が容易に判断できる。また、ガードタイム中もＦＩＦＯ式記憶部４１−１〜４１−Ｐへの固定長セルデータの書き込みを受け付けることができ、この場合も、本システムの処理能力の向上を図ることができる。
【０１４６】
【発明の効果】
以上詳述したように、本発明によれば、読み出し制御部にセレクタ部，Ｍ進カウンタ，リードカウンタ制御部及びセレクタ制御部を設けることで、リードカウンタの数を減らしているので、分配処理能力を変えることなく、その回路規模を大幅に削減することができ、特に出力ポート数が多い場合に大変有効である。
【０１４７】
また、本発明の固定長セル分配装置によれば、ポートの数に対してＦＩＦＯ式記憶部を削減するとともに、読み出し制御部にリードカウンタ，読み出し用コントローラを有する読み出し制御ユニットをそなえて構成されているので、ＦＩＦＯ式記憶部に関する回路構成を簡略化することができ、この場合にもシステム構築の際の柔軟性に大いに寄与する。
【０１４８】
さらに、本発明の固定長セル分配装置によれば、ポートの数に対してＦＩＦＯ式記憶部及びリードカウンタを削減して構成されているので、固定長セルデータの分配処理能力を変えることなく、回路規模を大幅に縮小することができる。
【図面の簡単な説明】
【図１】固定長セル多重システムの構成を示すブロック図である。
【図２】本発明の原理ブロック図である。
【図３】本発明の原理ブロック図である。
【図４】本発明の原理ブロック図である。
【図５】 本発明の関連技術を示すブロック図である。
【図６】 本発明の第１実施形態にかかる固定長セル多重システムの構成を示すブロック図である。
【図７】（ａ）〜（ｃ）はそれぞれ本発明の第１実施形態にかかる最優先固定長セルとその他の固定長セルとの多重伝送処理を説明するためのタイムチャートである。
【図８】本発明の第１実施形態にかかる最優先固定長セル送信装置の内部構成を示す図である。
【図９】（ａ）〜（ｈ）はそれぞれ本発明の第１実施形態にかかる最優先固定長セル送信装置の動作を説明するためのタイムチャートである。
【図１０】本発明の第１実施形態にかかるＦＩＦＯ制御部の内部構成を示すブロック図である。
【図１１】（ａ）〜（ｉ）はそれぞれ本発明の第１実施形態にかかるＦＩＦＯ制御部の動作を説明するためのタイムチャートである。
【図１２】本発明の第１実施形態にかかるＦＩＦＯ制御部の詳細構成を示すブロック図である。
【図１３】（ａ），（ｂ）はそれぞれ本発明の第１実施形態にかかる固定長セルの先着／同着処理を説明するための図である。
【図１４】本発明の第１実施形態にかかる出力セル確定部における固定長セルの優先順位を決定する方法を説明するための図である。
【図１５】本発明の第１実施形態にかかる出力セル確定部における固定長セルの優先順位を決定する他の方法を説明するための図である。
【図１６】本発明の第１実施形態にかかるＦＩＦＯ制御部によるＦＩＦＯ式記憶部の制御方法を説明するための図である。
【図１７】（ａ）〜（ｄ）はそれぞれ本発明の第１実施形態にかかる固定長セル多重装置の動作を説明するためのタイムチャートである。
【図１８】本発明の第１実施形態にかかる固定長セル多重システムの変形例を示すブロック図である。
【図１９】（ａ）〜（ｄ）はそれぞれ本発明の第１実施形態の変形例にかかる最優先固定長セルとその他の固定長セルとの多重伝送処理を説明するためのタイムチャートである。
【図２０】本発明の第１実施形態の変形例にかかる最優先固定長セル送信装置の内部構成を示すブロック図である。
【図２１】（ａ）〜（ｊ）はそれぞれ本発明の第１実施形態の変形例にかかる最優先固定長セル送信装置の動作を説明するためのタイムチャートである。
【図２２】本発明の第１実施形態の変形例にかかるＦＩＦＯ制御部によるＦＩＦＯ式記憶部の制御方法を説明するための図である。
【図２３】（ａ）〜（ｅ）はそれぞれ本発明の第１実施形態の変形例にかかる固定長セル多重装置の動作を説明するためのタイムチャートである。
【図２４】本発明の第１実施形態にかかる固定長セル多重装置の周辺部の構成を示すブロック図である。
【図２５】本発明の第２実施形態にかかる固定長セル分配システムの構成を示すブロック図である。
【図２６】本発明の第２実施形態にかかる固定長セル分配装置の詳細構成を示すブロック図である。
【図２７】（ａ）〜（ｔ）はそれぞれ本発明の第２実施形態にかかる固定長セル分配装置の動作を説明するためのタイムチャートである。
【図２８】（ａ）〜（ｃ）は本発明の第２実施形態にかかる固定長セル分配装置の動作を説明するための図である。
【図２９】本発明の第２実施形態にかかる固定長セル分配装置の第１変形例を示すブロック図である。
【図３０】（ａ）〜（ｊ）はそれぞれ本発明の第２実施形態の第１変形例にかかる固定長セル分配装置の動作を説明するためのタイムチャートである。
【図３１】（ａ）〜（ｃ）は本発明の第２実施形態の第１変形例にかかる固定長セル分配装置の動作を説明するための図である。
【図３２】本発明の第２実施形態にかかる固定長セル分配装置の第２変形例を示すブロック図である。
【図３３】（ａ）〜（ｃ）は本発明の第２実施形態の第２変形例にかかる固定長セル分配装置の動作を説明するための図である。
【図３４】本発明の第２実施形態にかかる固定長セル分配装置の第３変形例を示すブロック図である。
【図３５】（ａ）〜（ｍ）はそれぞれ本発明の第２実施形態の第３変形例にかかる固定長セル分配装置の動作を説明するためのタイムチャートである。
【図３６】（ａ）〜（ｃ）は本発明の第２実施形態の第３変形例にかかる固定長セル分配装置の動作を説明するための図である。
【図３７】本発明の第２実施形態にかかる固定長セル分配装置の第４変形例を示すブロック図である。
【図３８】（ａ）〜（ｃ）は本発明の第２実施形態の第４変形例にかかる固定長セル分配装置の動作を説明するための図である。
【図３９】一般的な固定長セル多重／分配システムの一例を示すブロック図である。
【図４０】一般的な固定長セル多重／分配装置の構成を示すブロック図である。
【図４１】一般的な固定長セル多重装置の構成を示すブロック図である。
【図４２】一般的な最優先固定長セル送信装置の内部構成を示すブロック図である。
【図４３】（ａ）〜（ｈ）はそれぞれ一般的な最優先固定長セル送信装置の動作を説明するためのタイムチャートである。
【図４４】一般的な固定長セル分配装置の構成を示すブロック図である。
【図４５】（ａ）〜（ｒ）はそれぞれ一般的な固定長セル分配装置の動作を説明するためのタイムチャートである。
【図４６】（ａ）〜（ｆ）はそれぞれ一般的な固定長セル多重装置の動作を説明するためのタイムチャートである。
【符号の説明】
１ １０１−１ 最優先固定長セル送信装置
１−１〜１−ｎ 固定長セル送信装置
２ 固定長セル多重装置
３，３０１ 固定長セル処理装置（セルフォーマット制御部）
４，４Ａ，４Ｂ，４Ｃ，４Ｄ 固定長セル分配装置
５ 固定長セル多重システム
６−１〜６−ｎ 固定長セル受信装置
７ 固定長セル分配システム
１１，１４，１５０ 固定長セル記憶部
１２，１５ 固定長セル読み出し制御部
１３ 固定長セル読み出し禁止制御部
２１−１〜２１−ｎ，４１−１〜４１−ｎ，４１−Ｐ，２０４−１〜２０４−ｎ ＦＩＦＯ式記憶部
２２ ＦＩＦＯ制御部
２３，２０５ 多重化部
２３Ａ，２３Ｂ，４６Ａ セレクタ部
２４ 固定長セル読み出し禁止要求信号出力部２４
２５ 固定長セル到着状態記憶部
２６ 固定長セル到着状態記憶制御部
２７ 出力セル確定部
２８ 同着カウンタ
３１ 固定長セル処理用記憶部
３２ 記憶量情報通知部
４２−１〜４２−ｎ，４２−１〜４２−ｍ パラレル／シリアル（Ｐ／Ｓ）変換器
４２−１−１〜４２−２−ｍ, ・・・, ４２−Ｐ−１〜４２−Ｐ−ｍ，４２′−１〜４２′−ｍ Ｐ／Ｓ変換部
４３ 書き込み制御部
４３Ａ 書き込み信号生成部（ＷＥＮ生成部）
４３Ｂ ライトカウンタ（ＷＣＴＲ）
４３Ｃ リードカウンタロード信号生成部（ＲＣＴＲＬＤ信号生成部）
４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ，４４Ｅ，４４Ｆ 読み出し制御部
４５Ａ，４５Ａ−１〜４５Ａ−ｍ，１１１′，１５１ リードカウンタ
４５Ｂ−１〜４５Ｂ−ｍ 読み出し信号供給部
４６Ａ−１〜４６Ａ−ｎ セレクタ（タイミング信号選択部）
４６Ｂ 読み出し信号選択部
４７，５５ Ｍ進カウンタ
４８ リードカウンタ制御部
４９ セレクタ制御部
５０，５０−１〜５０−ｎ，５０−１〜５０−ｍ エンプティ検出部
５１，５１−１〜５１−Ｐ 読み出し用コントローラ
５２，５２−１〜５２−Ｐ 読み出し制御ユニット
５４Ａ，５４Ｂ 選択（ＳＥＬ）信号生成部
１０１ 固定長セル受信部（ＴＥＤ ＬＳＩ）
１０１−１〜１０１−ｎ 固定長セル送信／受信装置
１０２ オーバーヘッド処理用固定長セル受信部（ＯＨ ＬＳＩ）
１１０，１５３ ＪＫフリップフロップ回路
１１１ フリップフロップ回路
１１２−１〜１１２−５，１５５−１〜１５５−３ デコーダ
１１３−１〜１１３−３ 論理積演算部（ＡＮＤ）
１５４ エッジ検出部
２０１ 固定長セル多重／分配装置（ＨＵＢ ＬＳＩ）
２０１Ａ 固定長セル多重部
２０１Ｂ 固定長セル分配部
２０３−２〜２０３−ｎ，２２０ ＳＰＳビット検出部
２０６ 取り込み部
２０７−１〜２０７−ｎ ＳＰＳビット付加部
２１１，２１５ 論理和回路（ＯＲ）
２１２，２１８−１〜２１８−ｎ 書き込みカウンタ
２１３ 比較部
２１３Ａ ポート番号設定部（ポートNO. セット部）
２１３Ｂ ポート番号ラッチメモリ（ポートNO. ラッチメモリ）
２１３Ｃ ポート番号解除部（ポートNO. クリア部）
２１４ 読み出しカウンタ
２１６ エンコーダ
２１７−１〜２１７−ｎ 固定長セル検出部
２１９ ループバッグ
２２１ 取り込みカウンタ
２２２ 打ち直し部
２２３ シリアル／パラレル（Ｓ／Ｐ）変換部
２２４ 取り込みレジスタ
４０１ 固定長セル多重／分配処理装置
５０１ 固定長セル多重／分配システム
Claims (9)
- Ｍ並列の固定長セルデータをＮ（＞Ｍ）個のポートに分配する固定長セル分配装置において、
該固定長セルデータを入力順に書き込むとともに読み出すＮ個のＦＩＦＯ式記憶部と、
各ＦＩＦＯ式記憶部に対応して設けられたパラレル／シリアル変換部と、
該Ｍ並列固定長セルデータから、出力すべきポート情報を検出して検出されたポートに対応したＦＩＦＯ式記憶部に入力データを書き込む書き込み制御部と、
該ＦＩＦＯ式記憶部から固定長セルデータを読み出す読み出し制御部とをそなえ、
該読み出し制御部が、
ＦＩＦＯ式記憶部から固定長セルデータを読み出すための信号を出力しうるＭ個のリードカウンタと、
該Ｍ個のリードカウンタの出力側に設けられて該リードカウンタの出力を上記Ｎ個のＦＩＦＯ式記憶部のいずれかにセル読み出し信号として供給するセレクタ部と、
ＦＩＦＯ式記憶部への書き込み終了をトリガとしてカウントアップするＭ進カウンタと、
該Ｍ進カウンタのカウント値に対応したリードカウンタをインクリメントさせるリードカウンタ制御部と、
該リードカウンタ制御部からの情報を受けて該セレクタ部を制御するセレクタ制御部とをそなえて構成されたことを特徴とする、固定長セル分配装置。 - Ｍ並列の固定長セルデータの長さがＬである場合は、該リードカウンタがＬ進カウンタとして構成されることを特徴とする、請求項１記載の固定長セル分配装置。
- Ｍ並列の固定長セルデータの長さがＬである場合は、該リードカウンタが、（Ｌ＋α）進のリードカウンタとして構成されていることを特徴とする、請求項１記載の固定長セル分配装置。
- Ｍ並列の固定長セルデータをＮ（＞Ｍ）個のポートに分配する固定長セル分配装置において、
該固定長セルデータを入力順に書き込むとともに読み出すＮ個のＦＩＦＯ式記憶部と、
各ＦＩＦＯ式記憶部に対応して設けられたパラレル／シリアル変換部と、
該Ｍ並列固定長セルデータから、出力すべきポート情報を検出して検出されたポートに対応したＦＩＦＯ式記憶部に入力データを書き込む書き込み制御部と、
該ＦＩＦＯ式記憶部から固定長セルデータを読み出す読み出し制御部とをそなえ、
該読み出し制御部が、
該ＦＩＦＯ式記憶部から固定長セルデータを読み出すため信号を出力するＭ個の読み出し信号供給部と、
これらの読み出し信号供給部からの読み出し信号を選択して所望のＦＩＦＯ式記憶部へ供給する読み出し信号選択部とをそなえて構成されたことを特徴とする、固定長セル分配装置。 - Ｍ並列の固定長セルデータをＮ（＞Ｍ）個のポートに分配する固定長セル分配装置において、
該固定長セルデータをＭポート分入力順に書き込むとともに読み出すＰ（ＰはＮ／Ｍ以上の最小整数）個のＦＩＦＯ式記憶部と、
各ＦＩＦＯ式記憶部に対応してそれぞれＭ個設けられることにより合計Ｐ×Ｍ個設けられたパラレル／シリアル変換部と、
該Ｍ並列固定長セルデータから、出力すべきポート情報を検出して検出されたポートに対応したＦＩＦＯ式記憶部に入力データを書き込む書き込み制御部と、
該ＦＩＦＯ式記憶部から固定長セルデータを読み出す読み出し制御部とをそなえ、
該読み出し制御部が、
ＦＩＦＯ式記憶部から固定長セルデータを読み出すためのタイミング信号を出力しうるＭ個のリードカウンタと、該リードカウンタからのタイミング信号を受けて対応するＦＩＦＯ式記憶部へ固定長セルデータを読み出すための信号を固定長セルデータを書き込むための信号のＭ倍の速度で時分割多重して出力する読み出し用コントローラとを有する読み出し制御ユニットをＰ組そなえて構成されたことを特徴とする、固定長セル分配装置。 - Ｍ並列の固定長セルデータの長さがＬである場合は、該リードカウンタが、（Ｌ＋α）進のリードカウンタとして構成されていることを特徴とする、請求項５記載の固定長セル分配装置。
- 該リードカウンタによる（Ｌ＋１）から（Ｌ＋α）までのカウント時間中に該ＦＩＦＯ式記憶部が空になると、該書き込み制御部によるセル書き込みを許容するための信号を出力するエンプティ検出部が設けられたことを特徴とする、請求項６記載の固定長セル分配装置。
- Ｍ並列の固定長セルデータをＮ（＞Ｍ）個のポートに分配する固定長セル分配装置において、
該固定長セルデータをＭポート分入力順に書き込むとともに読み出すＰ（ＰはＮ／Ｍ以上の最小整数）個のＦＩＦＯ式記憶部と、
各ＦＩＦＯ式記憶部に対応してそれぞれＭ個設けられることにより合計Ｐ×Ｍ個設けられたパラレル／シリアル変換部と、
該Ｍ並列固定長セルデータから、出力すべきポート情報を検出して検出されたポートに対応したＦＩＦＯ式記憶部に入力データを書き込む書き込み制御部と、
該ＦＩＦＯ式記憶部から固定長セルデータを読み出す読み出し制御部とをそなえ、
該読み出し制御部が、
ＦＩＦＯ式記憶部から固定長セルデータを読み出すためのタイミング信号を出力しうるＭ個のリードカウンタと、各リードカウンタからのタイミング信号を選択的に出力するＮ個のタイミング信号選択部と、各タイミング信号選択部で選択されたタイミング信号を受けて対応するＦＩＦＯ式記憶部へ固定長セルデータを読み出すための信号を固定長セルデータを書き込むための信号のＭ倍の速度で時分割多重して出力するＰ個の読み出し用コントローラとを有する読み出し制御ユニットをそなえて構成されたことを特徴とする、固定長セル分配装置。 - Ｍ並列の固定長セルデータの長さがＬである場合は、該リードカウンタが、（Ｌ＋α）進のリードカウンタとして構成されていることを特徴とする、請求項８記載の固定長セル分配装置。
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