JP3672788B2

JP3672788B2 - Cell layout structure and layout design method of semiconductor device

Info

Publication number: JP3672788B2
Application number: JP2000047550A
Authority: JP
Inventors: 雅規田丸; 俊幸森脇
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2000-02-24
Filing date: 2000-02-24
Publication date: 2005-07-20
Anticipated expiration: 2020-02-24
Also published as: JP2001237328A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウト構造に関するものであり、特に、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造と、このような構造のレイアウト設計方法に関する技術に属する。
【０００２】
【従来の技術】
近年、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタを用いたＬＳＩにおいて、スタンバイ電流を低減させることが重要になっている。しかしながら、プロセスの微細化やＬＳＩの低電圧化に伴う閾値電圧の低下によって、トランジスタのオフ状態におけるリーク電流は、無視できない程度にまで増大している。
【０００３】
このような問題に対し、基板またはウェル電位をソース電位と異なる値に設定し、閾値電圧を見かけ上高く設定することによって、トランジスタのリーク電流を低減させる方法が知られている。この方法では、Ｎ型トランジスタについては基板電位をソース電位よりも低く設定し、Ｐ型トランジスタについては基板電位をソース電位よりも高く設定する。また、この方法を用いるためには、自動配置配線を用いたＬＳＩ設計において、スタンダードセルライブラリに含まれるセルデータについて、基板またはウェル電位をソース電位と異なる値に設定可能にする必要がある。
【０００４】
図１０は従来のセルレイアウト構造の一例を示す図である。図１０に示すレイアウト構造では、Ｐ型ＭＯＳトランジスタ（以下「ＰＭＯＳ」と記す）ＴＰ７の基板またはウェルはＮウェル上高濃度Ｎ型不純物拡散領域７０３からコンタクトホールを介し、正の電源電位ＶＤＤが給電されるＶＤＤ配線７０５に接続されている。また、ＰＭＯＳＴＰ７のソース７０１はコンタクトホールを介しＶＤＤ配線７０５に接続されている。一方、ＮＭＯＳトランジスタ（以下「ＮＭＯＳ」と記す）ＴＮ７の基板またはウェルはＰウェル上高濃度Ｐ型不純物拡散領域７０４からコンタクトホールを介し、負の電源電位ＶＳＳが給電されるＶＳＳ配線７０６に接続されている。また、ＮＭＯＳＴＮ７のソース７０２はコンタクトホールを介しＶＳＳ配線７０６に接続されている。このため、図１０に示す構造では、基板またはウェル電位とソース電位とは共有されており、基板またはウェル電位をソース電位すなわち電源電位と異なる電位に設定することができない。
【０００５】
図１１は従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である。すなわち、図１１の構造では、ＰＭＯＳＴＰ８の基板またはウェル電位はＶＤＤ配線８０５とは分離した配線８０７から給電することができ、ＮＭＯＳＴＮ８の基板またはウェル電位はＶＳＳ配線８０６とは分離した配線８０８から給電することができる。このため、図１１に示す構造では、基板またはウェル電位として、ソース電位とは異なる電位を給電することができる。
【０００６】
図１２は従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である（特開平１０−１５４７５６号公報参照）。図１２において、ＶＤＤ配線９０１およびＶＳＳ配線９０２はセル内配線のための第１の配線層の上層に形成された第２の配線層に設けられている。ＰＭＯＳＴＰ９の基板またはウェル電位はＰＭＯＳ基板またはＮウェル上の高濃度Ｎ型不純物拡散領域９０４から給電され、ＶＤＤ配線９０１からは給電されない。また、ＮＭＯＳＴＮ９の基板またはウェル電位はＮＭＯＳ基板またはＰウェル上の高濃度Ｐ型不純物拡散領域９０３から給電され、ＶＳＳ配線９０２からは給電されない。基板またはウェル電位を給電する配線は、電源配線や信号線に用いられない配線層に設けられる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のレイアウト構造には、以下のような問題がある。
【０００８】
まず、図１１に示すレイアウト構造では、図１０の構造と比べて、各電源配線８０５〜８０８の配線幅が狭くなる。このため、電源配線のシート抵抗が増加し、給電経路において電位降下が生じやすくなる。例えばソース電位が下がると、トランジスタの能力が低下し、ひいてはＬＳＩの性能が劣化する。一方、電源配線の配線幅を広く保とうとすると、その分、セルを高くする必要が生じ、セル面積が増大する。さらに、電源配線の配線幅が狭くなると、駆動能力の高いトランジスタが接続されたときにＥＭ（Electro-Migration ）等の現象が生じやすくなり、配線の信頼性が低下する。このため、トランジスタサイズを制限する等の対処が必要になる。
【０００９】
また、図１２のセルレイアウト構造では、電源配線を第２の配線層にのみ形成している。このため、自動配置配線等を用いたＬＳＩ設計において、第２の配線層における配線レイアウトの自由度を上げたい場合には、電源配線の配線幅を狭めざるを得ず、これにより、配線抵抗によって電源電位が降下する。このため、ソース電位が下がり、トランジスタの能力が低下し、ひいてはＬＳＩの性能が劣化する。
【００１０】
また、図１２のセルレイアウト構造では、基板またはウェル電位の給電が不純物拡散領域によって行われている。不純物拡散領域は配線層に比べて１桁以上シート抵抗が高いため、電位降下が生じやすい。このため、基板またはウェル電位が安定せず、トランジスタの閾値変動等が生じ、ＬＳＩ動作の信頼性が低下したり、スタンバイリーク電流が十分抑制できない、といった問題が生じる。また、電位降下を防ぐために、補強配線を所定間隔で挿入する方法も考えらるが、この場合でも、配線層を用いた場合に比べて補強配線の本数を大幅に増やす必要があるので、チップ面積の増大が懸念される。
【００１１】
前記の問題に鑑み、本発明は、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造において、レイアウト面積の増大を抑えつつ、基板またはウェル電位や電源電位の電位降下を抑えることを課題とする。
【００１２】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、半導体装置のセルレイアウト構造として、基板表面に形成された第１の不純物拡散領域と、前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と電気的に接続された第１の配線と、前記第１の配線層の上層に形成された第２の配線層に前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線と、前記第１の配線層の基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分に前記第１の配線と分離して設けられており、前記第２の不純物拡散領域と電気的に接続された補強用配線とを備えたものである。
【００１３】
請求項１の発明によると、基板またはウェル電位を電源電位とは分離した独立の電位として給電できる構造において、基板またはウェル電位を給電するための第２の不純物拡散領域に接続して、第１の配線層に補強用配線が設けられている。これにより、基板またはウェル電位の電位降下が抑制され、基板またはウェル電位がより安定する。しかも、補強用配線は、第２の不純物拡散領域および第２の配線と重なる部分に設けられるので、レイアウト面積は増大しない。
【００１４】
また、請求項２の発明が講じた解決手段は、半導体装置のセルレイアウト構造として、基板表面に形成された第１の不純物拡散領域と、前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第１の配線と、前記第１の配線層の上層に形成された第２の配線層に前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線とを備えたものであり、前記第１の配線は、前記第１の配線層の基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分まで、延びているものである。
【００１５】
請求項２の発明によると、基板またはウェル電位を電源電位とは分離した独立の電位として給電できる構造において、第１の不純物拡散領域と電源電位を給電するための第２の配線とを接続する第１の配線が、第１の配線層において第２の不純物拡散領域および第２の配線と重なる部分まで延びている。これにより、レイアウト面積の増大を招くことなく、電源電位の電位降下が抑制され、電源電位はより安定する。これにより、第２の配線層における配線レイアウトの自由度が向上する。
【００１６】
そして、請求項３の発明では、前記請求項１または２の半導体装置のセルレイアウト構造における第１および第２の不純物拡散領域の表面に、サリサイド層が形成されているものとする。
【００１７】
また、請求項４の発明では、前記請求項１または２の半導体装置のセルレイアウト構造における第１の配線層は、タングステン等の導電性高融点材料によって形成されたものとする。
【００１８】
また、請求項５の発明が講じた解決手段は、セルライブラリを用いたレイアウト設計方法として、前記セルライブラリに含まれたセルデータの少なくとも１つは、基板表面に形成された第１の不純物拡散領域と、前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と接続された第１の配線と、前記第１の配線層の上層に形成された第２の配線層に前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線と、前記第１の配線層の基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分に前記第１の配線と分離して設けられており、前記第２の不純物拡散領域と電気的に接続された補強用配線とを備えたものであり、かつ、当該セルについて、基板またはウェル電位と電源電位とを共有させるときは、コンタクトホールを設けることによって前記第２の配線と前記補強用配線とを電気的に接続する一方、基板またはウェル電位と電源電位とを分離させるときは、前記第２の配線と前記補強用配線とを電気的に非接続にするステップを備えたものである。
【００１９】
請求項５の発明は、請求項１の発明に係るレイアウト構造を有するセルデータを用いるものである。すなわち、請求項５の発明によると、第２の配線と補強用配線との間のコンタクトホールの有無によって、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、設計効率が格段に向上する。
【００２０】
また、請求項６の発明が講じた解決手段は、セルライブラリを用いたレイアウト設計方法として、前記セルライブラリに含まれたセルデータの少なくとも１つは、基板表面に形成された第１の不純物拡散領域と、前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第１の配線と、前記第１の配線層の上層に形成された第２の配線層に前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線とを備え、かつ、前記第１の配線は、前記第１の配線層の基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分まで延びているものであり、かつ、当該セルについて、基板またはウェル電位と電源電位とを共有させるときは、コンタクトホールを設けることによって前記第１の配線と前記第２の不純物拡散領域とを電気的に接続する一方、基板またはウェル電位と電源電位とを分離させるときは、前記第１の配線と前記第２の不純物拡散領域とを電気的に非接続にするステップを備えたものである。
【００２１】
請求項６の発明は、請求項２の発明に係るレイアウト構造を有するセルデータを用いるものである。すなわち、請求項６の発明によると、第１の配線と第２の不純物拡散領域との間のコンタクトホールの有無によって、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、設計効率が格段に向上する。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２３】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置のレイアウト構造を示す図である。同図中、（ａ）は基板またはウェル電位と電源電位とが分離されたセルのレイアウト構造を示す平面図、（ｂ）は図１（ａ）のＡ−Ａ断面図、（ｃ）は図１（ａ）のＢ−Ｂ断面図である。
【００２４】
図１（ａ）において、ＴＰ１はＮウェル上の高濃度Ｐ型不純物拡散領域１０１によって形成されたソース・ドレインとゲート電極とからなるＰ型ＭＯＳトランジスタ（以下「ＰＭＯＳ」と記す）であり、ＴＮ１はＰウェル上の高濃度Ｎ型不純物拡散領域１０２によって形成されたソース・ドレインとゲート電極とからなるＮ型ＭＯＳトランジスタ（以下ＮＭＯＳと記す）である。
【００２５】
１０３はＮウェル上に高濃度Ｐ型不純物拡散領域１０１と分離して形成され、ＰＭＯＳＴＰ１の基板またはウェル電位を給電するための高濃度Ｎ型不純物拡散領域であり、１０４はＰウェル上に高濃度Ｎ型不純物拡散領域１０２と分離して形成され、ＮＭＯＳＴＮ１の基板またはウェル電位を給電するための高濃度Ｐ型不純物拡散領域である。
【００２６】
また、基板上層には第１および第２の配線層が形成されている。第１の配線層において、高濃度Ｎ型不純物拡散領域１０３の上方には正の電位ＮＷＶＤＤが給電された配線（以下「ＮＷＶＤＤ配線」と記す）１０５が設けられ、高濃度Ｐ型不純物拡散領域１０４の上方には負の電位ＰＷＶＳＳが給電された配線（以下「ＰＷＶＳＳ配線」と記す）１０６が設けられている。また第２の配線層において、ＮＷＶＤＤ配線１０５の上方には正の電源電位ＶＤＤが給電された配線（以下「ＶＤＤ配線」と記す）１０７が設けられ、ＰＷＶＳＳ配線１０６の上方には負の電源電位ＶＳＳが給電された配線（以下「ＶＳＳ配線」と記す）１０８が設けられている。なお、図示の都合上、図１（ａ）において、高濃度Ｎ型不純物拡散領域１０３およびＮＷＶＤＤ配線１０５をＶＤＤ配線１０７よりも優先して示し、高濃度Ｐ型不純物拡散領域１０４およびＰＷＶＳＳ配線１０６をＶＳＳ配線１０８よりも優先して示している。
【００２７】
ＮＷＶＤＤ配線１０５とＮ型不純物拡散領域１０３とはコンタクトホールによって接続されており、これにより、ＰＭＯＳＴＰ１には基板またはウェル電位として正の電位ＮＷＶＤＤが給電される。また、ＶＤＤ配線１０７とＰ型不純物拡散領域１０１とはコンタクトホールおよび第１の配線層に設けられた配線１１１を介して接続されており、これにより、ＰＭＯＳＴＰ１のソース電位として電源電位ＶＤＤが給電される。
【００２８】
一方、ＰＷＶＳＳ配線１０６とＰ型不純物拡散領域１０４とはコンタクトホールによって接続されており、これにより、ＮＭＯＳＴＮ１には基板またはウェル電位として負の電位ＰＷＶＳＳが給電される。また、ＶＳＳ配線１０８とＮ型不純物拡散領域１０２とはコンタクトホールおよび第１の配線層に設けられた配線１１２を介して接続されており、これにより、ＮＭＯＳＴＮ１のソース電位として電源電位ＶＳＳが給電される。
【００２９】
図１（ｂ）において、Ｐウェル上高濃度Ｐ型不純物拡散領域１０４はサリサイド層１０９を有している。ここで、「サリサイド」とは自己整合的に形成した高融点金属シリサイドのことをいい、不純物拡散領域とタングステン、チタン、コバルト等の高融点金属層との合金を熱処理等により形成することによって、低抵抗化したものである。なお、ＰＷＶＳＳ配線１０６と電気的に接続されれば、サリサイド層１０９は必ずしも必要ではない。
【００３０】
図１（ｃ）において、ＮＭＯＳＴＮ１のソースを形成する第１の不純物拡散領域としての不純物拡散領域１０２と基板またはウェル電位を給電する第２の不純物拡散領域としての不純物拡散領域１０４とは素子分離領域１１０によって電気的に絶縁されている。素子分離領域１１０はＳＴＩ（Shallow-Trench-Isolation）構造等からなり、ＳｉＯ₂等の絶縁膜によって形成される。
【００３１】
ソースを形成する不純物拡散領域１０２は、第１の配線層に設けられた第１の配線としての配線１１２を介して、第２の配線層に設けられた第２の配線としてのＶＳＳ配線１０８に電気的に接続されている。基板またはウェル電位を給電する不純物拡散領域１０４はコンタクトホールを介し、補強用配線としてのＰＷＶＳＳ配線１０６と電気的に接続されている。ＶＳＳ配線１０８は、不純物拡散領域１０４と基板面垂直方向からみて重なりを有するように設けられており、ＰＷＶＳＳ配線１０６は、第１の配線層の，基板面垂直方向からみて不純物拡散領域１０４およびＶＳＳ配線１０８と重なる部分に、配線１１２と分離して設けられている。
【００３２】
このように、図１に示すレイアウト構造では、基板またはウェル電位を、電源電位とは分離した独立の電位として給電することができる。また、不純物拡散領域に比して１桁以上シート抵抗の低い配線層の配線１０６を基板またはウェル電位を給電する不純物拡散領域１０４に接続しているため、基板またはウェル電位の供給経路における電位降下を防ぐことができ、基板またはウェル電位をより安定させることができる。しかも、配線１０６は不純物領域１０４およびＶＳＳ配線１０８と重なる部分に設けられているので、この配線１０６を設けたことによってセル面積は増大しない。すなわち、セル面積の増大を招くことなく、基板またはウェル電位を安定させることができ、これにより、ＬＳＩ動作の信頼性を向上させることができる。
【００３３】
なお、図１（ｂ），（ｃ）ではＮＭＯＳＴＮ１の断面構造のみを示しているが、ＰＭＯＳＴＰ１の断面構造もこれと同様であり、給電される電位が異なるのみである。
【００３４】
また、第１の配線層は、タングステン等の導電性高融点材料によって形成するのが好ましい。この場合、配線幅と配線膜厚が同一であれば、アルミ配線や銅配線と比べて３桁程度ＥＭ等に強くなる。このため、配線膜厚を薄くしてセル内配線容量を低減できるので、ＬＳＩの性能を大きく向上させることができる。ところが、配線膜厚を薄くしたとき、シート抵抗がアルミ配線等に比べて２桁程度高くなるので、セル同士またはブロック同士を接続するグローバル配線としては適さない。このため、第１の配線層は、セル内配線用とするのが好ましい。
【００３５】
このように第１の実施形態によると、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造において、基板またはウェル電位を給電する不純物拡散領域と電源電位を供給する配線とが重なった部分に、基板またはウェル電位の電位降下を防ぐための補強用配線を設けたので、レイアウト面積の増大を抑えつつ、基板またはウェル電位の電位降下を抑えることができる。これにより、基板またはウェル電位が安定し、トランジスタの閾値変動等が生じず、ＬＳＩ動作の信頼性が高まり、スタンバイリーク電流を効果的に抑制することができる。
【００３６】
（第２の実施形態）
図２は本発明の第２の実施形態に係る半導体装置のレイアウト構造を示す図である。同図中、（ａ）は基板またはウェル電位と電源電位とが分離されたセルのレイアウト構造を示す平面図、（ｂ）は図１（ａ）のＣ−Ｃ断面図、（ｃ）は図１（ａ）のＤ−Ｄ断面図である。
【００３７】
図２（ａ）において、ＴＰ２はＮウェル上の高濃度Ｐ型不純物拡散領域２０１によって形成されたソース・ドレインとゲート電極とからなるＰＭＯＳであり、ＴＮ２はＰウェル上の高濃度Ｎ型不純物拡散領域２０２によって形成されたソース・ドレインとゲート電極とからなるＮＭＯＳである。
【００３８】
２０３はＮウェル上に高濃度Ｐ型不純物拡散領域２０１と分離して形成され、ＰＭＯＳＴＰ２の基板またはウェル電位を給電するための高濃度Ｎ型不純物拡散領域であり、２０４はＰウェル上に高濃度Ｎ型不純物拡散領域２０２と分離して形成され、ＮＭＯＳＴＮ２の基板またはウェル電位を給電するための高濃度Ｐ型不純物拡散領域である。
【００３９】
また、基板上層には第１および第２の配線層が形成されている。第２の配線層において、高濃度Ｎ型不純物拡散領域２０３の上方にはＶＤＤ配線２０７が設けられ、高濃度Ｐ型不純物拡散領域２０４の上方にはＶＳＳ配線２０８が設けられている。また第１の配線層において、ＶＤＤ配線２０７とコンタクトホールによって電気的に接続された配線２０５、およびＶＳＳ配線２０８とコンタクトホールによって電気的に接続された配線２０６が設けられている。なお、図示の都合上、図２（ａ）において、高濃度Ｎ型不純物拡散領域２０３および配線２０５をＶＤＤ配線２０７よりも優先して示し、高濃度Ｐ型不純物拡散領域２０４および配線２０６をＶＳＳ配線２０８よりも優先して示している。
【００４０】
ＰＭＯＳＴＰ２には基板またはウェル電位として、Ｎ型不純物拡散領域２０３から正の電位ＮＷＶＤＤが給電される。また、ＶＤＤ配線２０７とＰ型不純物拡散領域２０１とはコンタクトホールおよび第１の配線層に設けられた配線２０５を介して接続されており、これにより、ＰＭＯＳＴＰ２のソース電位として電源電位ＶＤＤが給電される。
【００４１】
一方、ＮＭＯＳＴＮ２には基板またはウェル電位として、Ｐ型不純物拡散領域２０４から負の電位ＰＷＶＳＳが給電されている。また、ＶＳＳ配線２０８とＮ型不純物拡散領域２０２とはコンタクトホールおよび第１の配線層に設けられた配線２０６を介して接続されており、これにより、ＮＭＯＳＴＮ２のソース電位として電源電位ＶＳＳが給電される。
【００４２】
図２（ｂ）において、Ｐウェル上高濃度Ｐ型不純物拡散領域２０４はサリサイド層２０９を有している。
【００４３】
図３（ｃ）において、ＮＭＯＳＴＮ２のソースを形成する第１の不純物拡散領域としての不純物拡散領域２０２と基板またはウェル電位を給電する第２の不純物拡散領域としての不純物拡散領域２０４とは素子分離領域２１０によって電気的に絶縁されている。素子分離領域２１０はＳＴＩ構造等からなり、ＳｉＯ₂等の絶縁膜によって形成される。
【００４４】
ソースを形成する不純物拡散領域２０２は、第１の配線層に設けられた第１の配線としての配線２０６を介して、第２の配線層に設けられた第２の配線としてのＶＳＳ配線２０８に電気的に接続されている。基板またはウェル電位を給電する不純物拡散領域２０４は負の電位ＰＷＶＳＳが給電されている。ＶＳＳ配線２０８は、不純物拡散領域２０４と基板面垂直方向からみて重なりを有するように設けられており、配線２０６は、第１の配線層の，基板面垂直方向からみて不純物領域２０４およびＶＳＳ配線２０８と重なる部分まで、延びるように設けられている。
【００４５】
このように、図２に示すレイアウト構造では、基板またはウェル電位を、電源電位とは分離した独立の電位として給電することができる。また、ＶＳＳ配線２０８とソースを形成する不純物拡散領域２０２とを接続する第１の配線層の配線２０６を不純物領域２０４およびＶＳＳ配線２０８と重なる部分まで延ばしているため、ＶＳＳ配線２０８の配線幅を広げなくても、電源電位の供給経路における電位降下を防ぐことができ、電源電位をより安定させることができる。これにより、第２の配線層における配線レイアウトの自由度が向上する。しかも、配線２０６は不純物領域１０４およびＶＳＳ配線１０８と重なる部分に延ばされているので、配線２０６の配線幅の拡張によってセル面積は増大しない。
【００４６】
なお、図２（ｂ），（ｃ）ではＮＭＯＳＴＮ２の断面構造のみを示しているが、ＰＭＯＳＴＮ２の断面構造もこれと同様であり、給電される電位が異なるのみである。
【００４７】
このように第２の実施形態によると、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造において、基板またはウェル電位を給電する不純物拡散領域と電源電位を供給する配線とが重なった部分まで、これらを接続する配線を延ばして設けたので、レイアウト面積の増大を抑えつつ、電源電位の電位降下を抑制することがせきる。これにより、第２の配線層における配線レイアウトの自由度が増し、セルの敷詰め率を向上させることができる。
【００４８】
（第３の実施形態）
図１または図２に示すようなレイアウト構造を有するセルデータを、スタンダードセルライブラリに含めることによって、半導体装置のレイアウト設計の工数を大幅に削減することができる。すなわち、図１または図２に示すレイアウト構造では、基板またはウェル電位を電源電位とは独立して給電することができるが、この構造に、コンタクトホールをさらに設けるだけで、基板またはウェル電位と電源電位とを共有するレイアウト構造を容易に生成することができる。
【００４９】
図３は本実施形態に係るレイアウト設計方法を説明するための図であり、基板またはウェル電位と電源電位とが分離したレイアウト構造から基板またはウェル電位と電源電位とを共有するレイアウト構造に変化させた結果を示す図である。同図中、（ａ）は図１のレイアウト構造から変化させたもの、（ｂ）は図２のレイアウト構造から変化させたものである。
【００５０】
図３（ａ）では、第２の配線層に設けられたＶＳＳ配線１０８と第１の配線層に設けられた配線１０６との間に、これらを電気的に接続するためのコンタクトホール１２１が設けられている。これにより、ＮＭＯＳＴＮ１の基板またはウェル電位として負の電源電位ＶＳＳが給電される。また図３（ｂ）では、第１の配線層に設けられ、ＶＳＳ配線２０８と接続された配線２０６とＰウェル上高濃度Ｐ型不純物拡散領域２０４との間に、これらを電気的に接続するためのコンタクトホール２２１が設けられている。これにより、ＮＭＯＳＴＮ２の基板またはウェル電位として負の電源電位ＶＳＳが給電される。
【００５１】
図１または図２のようなレイアウト構造を有するセルデータを用いてレイアウト設計を行う場合には、コンタクトホール１２１または２２１を設けることによって、極めて容易に、基板またはウェル電位と電源電位とを共有させることができる。したがって、例えばＭＯＳトランジスタの閾値電圧を制御する必要がなく、基板またはウェル電位と電源電位とを共有させて電源配線や電源ピンの個数の削減等ＬＳＩ設計の容易化を実現するときは、図３に示すようにコンタクトホール１２１または２２１を設ければよい。一方、ＭＯＳトランジスタの閾値電圧を制御するために基板またはウェル電位を電源電位と分離させたいときは、コンタクトホール１２１または２２１を設けないで、配線１０６とＶＳＳ配線１０８または配線２０６と不純物拡散領域２０４とを電気的に非接続にすればよい。
【００５２】
また、セルライブラリの多数のセルデータが図１または図２のようなレイアウト構造である場合には、基板またはウェル電位と電源電位とを共有させるための修正が、マスク処理等の簡単な処理によって容易に行うことができる。このため、セルライブラリの新規作成や修正にかかるＴＡＴや工数の増大を回避することができる。
【００５３】
なお、図１のＰＭＯＳＴＰ１についても、ＶＤＤ配線１０７とＮＷＶＤＤ配線１０５との間にコンタクトホールを設けることによって、基板またはウェル電位として正の電源電位ＶＤＤを給電させることができる。また図２のＰＭＯＳＴＰ２についても、ＶＤＤ配線２０７と接続された第１の配線層の配線２０５とＮウェル上高濃度Ｎ型不純物拡散領域２０３との間にコンタクトホールを設けることによって、基板またはウェル電位として正の電源電位ＶＤＤを給電させることができる。
【００５４】
このように本実施形態によると、第２の配線層に設けられた電源電位を給電する配線と基板またはウェル電位を給電する不純物拡散領域とが重なりを有する構造において、その間の第１の配線層に配線を設けたセルデータを用いて、レイアウト設計を行う。このセルデータでは、コンタクトホールの有無によって、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、設計効率が格段に向上する。
【００５５】
（第４の実施形態）
本発明の第４の実施形態は、電源電位と異なる基板またはウェル電位を給電するための不純物拡散領域を有するセルを複数個直列に配置してレイアウトを構成する際に、セル同士の間に、補強給電を行うための補強給電用セルを配置するものである。これにより、基板またはウェル電位の給電経路における電位降下を防ぐことができ、基板またはウェル電位をより安定させることができる。
【００５６】
図４は本実施形態に係る補強給電用セルのレイアウト構造の一例を示す図である。同図中、（ａ）は平面図、（ｂ）は図４（ａ）のＥ−Ｅ断面図、（ｃ）は図４（ａ）のＦ−Ｆ断面図である。図４に示す補強給電用セルは、第１の実施形態に係る図１のレイアウト構造を有するセルに対応したものである。
【００５７】
図４（ａ）において、Ｎウェル上には給電用不純物拡散領域としての高濃度Ｎ型不純物拡散領域３０１が設けられている。この給電用不純物拡散領域３０１は、図１に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する，基板またはウェル電位が給電される不純物拡散領域１０３と電気的に接続されるように、構成されている。また、給電用不純物拡散領域３０１の上方の第２の配線層にはＶＤＤ配線３０３が設けられており、このＶＤＤ配線３０３は、図１に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するＶＤＤ配線１０７と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域３０１はＶＤＤ配線３０３と重ならない領域まで引き出されており、給電用配線３０５と接続されている。
【００５８】
また同様に、Ｐウェル上には給電用不純物拡散領域としての高濃度Ｐ型不純物拡散領域３０２が設けられている。この給電用不純物拡散領域３０２は、図１に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する，基板またはウェル電位が給電される不純物拡散領域１０４と電気的に接続されるように、構成されている。また、給電用不純物拡散領域３０２の上方の第２の配線層にはＶＳＳ配線３０４が設けられており、このＶＳＳ配線３０４は、図１に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するＶＳＳ配線１０８と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域３０２はＶＳＳ配線３０４と重ならない領域まで引き出されており、給電用配線３０６と接続されている。
【００５９】
図４（ｂ）において、給電用不純物拡散領域３０２は第１の配線層に設けられた配線３０７および第２の配線層に設けられた給電用配線３０６とコンタクトホールを介して接続されている。また給電用不純物拡散層３０２のＶＳＳ配線３０４の下方から引き出された部分は、ＳＴＩ等の素子分離領域３０８によって隣接セルから離されており、これに接続された配線３０６，３０７もセル境界から離されている。３０９は給電用不純物拡散領域３０２上に形成されたサリサイド層である。
【００６０】
また図４（ｃ）から分かるように、ＶＳＳ配線３０４と給電用配線３０６とは電気的に絶縁されている。したがって、給電用配線３０６には電源電位ＶＳＳとは異なる負の電位ＮＷＶＳＳを給電することができる。
【００６１】
図４に示すような補強給電用セルを、図１に示すレイアウト構造のセルからなるセル行に適宜挿入し、給電用配線３０５，３０６に電位を給電することによって、基板またはウェル電位の電位降下を回避することができる。
【００６２】
図５（ａ）は図１に示すセルを直列に配置したセル行に図４に示す補強給電用セルを挿入したレイアウト構造を示す平面図である。図５（ａ）では、図５（ｂ）の回路図に示すようにインバータが直列に３段接続されており、第２段と第３段のインバータの間に補強給電用セルが配置されている。
【００６３】
図１に示すレイアウト構造では、基板またはウェル電位を給電するための不純物拡散領域１０３，１０４およびこれらに接続された第１の配線層の補強用配線１０５，１０６は、セルの両端まで延びている。このため、図１のセルを直列に配置した場合には、図５に示すように、不純物拡散領域１０３，１０４および補強用配線１０５，１０６はそれぞれ連続して接続される。また同様に、ＶＤＤ配線１０７およびＶＳＳ配線１０８もセルの両端まで延びているので、セルを並べて配置した場合には、ＶＤＤ配線１０７およびＶＳＳ配線１０８が連続して接続される。
【００６４】
ここで、図４に示す補強給電用セルをセル間に配置することによって、給電用配線３０５からは正の電位ＮＷＶＤＤを、給電用配線３０６からは負の電位ＰＷＶＳＳを、基板またはウェル電位の補強のためにそれぞれ給電することができる。そして、図４に示す補強給電用セルをセル間に配置しても、セル行における、不純物拡散領域１０３，１０４、補強用配線１０５，１０６、ＶＤＤ配線１０７およびＶＳＳ配線１０８の連続性は損なわれない。
【００６５】
なお、図４の構造では、給電用不純物拡散領域３０１，３０２自体をＶＤＤ配線３０３またはＶＳＳ配線３０４の下方から引き出しているが、この代わりに、またはこれとともに、第１の配線層における配線を引き出してもよい。
【００６６】
図６は本実施形態に係る補強給電用セルのレイアウト構造の他の例を示す図である。同図中、（ａ）は平面図、（ｂ）は図６（ａ）のＧ−Ｇ断面図、（ｃ）は図６（ａ）のＨ−Ｈ断面図である。図６に示す補強給電用セルは、第２の実施形態に係る図２のレイアウト構造を有するセルに対応したものである。
【００６７】
図６（ａ）において、Ｎウェル上には給電用不純物拡散領域としての高濃度Ｎ型不純物拡散領域４０１が設けられている。この給電用不純物拡散領域４０１は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する，基板またはウェル電位が給電される不純物拡散領域２０３と電気的に接続されるように、構成されている。また、給電用不純物拡散領域４０１の上方の第２の配線層にはＶＤＤ配線４０３が設けられており、このＶＤＤ配線４０３は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するＶＤＤ配線２０７と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域４０１はＶＤＤ配線４０３と重ならない領域まで引き出されており、給電用配線４０５と接続されている。
【００６８】
また同様に、Ｐウェル上には給電用不純物拡散領域としての高濃度Ｐ型不純物拡散領域４０２が設けられている。この給電用不純物拡散領域４０２は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する，基板またはウェル電位が給電される不純物拡散領域２０４と電気的に接続されるように、構成されている。また、給電用不純物拡散領域４０２の上方の第２の配線層にはＶＳＳ配線４０４が設けられており、このＶＳＳ配線４０４は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するＶＳＳ配線２０８と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域３４２はＶＳＳ配線４０４と重ならない領域まで引き出されており、給電用配線４０６と接続されている。
【００６９】
図６（ｂ）において、給電用不純物拡散領域４０２は第１の配線層に設けられた配線４０７および第２の配線層に設けられた給電用配線４０６とコンタクトホールを介して接続されている。また給電用不純物拡散層４０２のＶＳＳ配線４０４の下方から引き出された部分は、ＳＴＩ等の素子分離領域４０８によって隣接セルから離されており、これに接続された配線４０６，４０７もセル境界から離されている。４０９は給電用不純物拡散領域４０２上に形成されたサリサイド層である。
【００７０】
また図６（ｃ）から分かるように、ＶＳＳ配線４０４と給電用配線４０６とは電気的に絶縁されている。したがって、給電用配線４０６には電源電位ＶＳＳとは異なる負の電位ＮＷＶＳＳを給電することができる。
【００７１】
図６に示すような補強給電用セルを、図２に示すレイアウト構造のセルからなるセル行に適宜挿入し、給電用配線４０５，４０６に電位を給電することによって、基板またはウェル電位の電位降下を回避することができる。図２に示すレイアウト構造では、図１に示すレイアウト構造に比べて基板またはウェル電位の電位降下が生じやすいが、図６に示すような補強給電用セルを用いることによって、これを回避することができる。
【００７２】
図７は図２に示すセルを直列に配置したセル行に図６に示す補強給電用セルを挿入したレイアウト構造を示す平面図である。図７では図５（ａ）と同様に、図５（ｂ）の回路図に示すようにインバータが直列に３段接続されており、第２段と第３段のインバータの間に補強給電用セルが配置されている。
【００７３】
図２に示すレイアウト構造では、基板またはウェル電位を給電するための不純物拡散領域２０３，２０４はセルの両端まで延びている。このため、図２のセルを直列に配置した場合には、図７に示すように、不純物拡散領域２０３，２０４はそれぞれ連続して接続される。また同様に、ＶＤＤ配線２０７およびＶＳＳ配線２０８並びにこれらに接続された第１の配線層の配線２０５，２０６もセルの両端まで延びているので、セルを並べて配置した場合には、ＶＤＤ配線２０７およびＶＳＳ配線２０８並びに配線２０５，２０６がそれぞれ連続して接続される。
【００７４】
ここで、図６に示す補強給電用セルをセル間に配置することによって、給電用配線４０５からは正の電位ＮＷＶＤＤを、給電用配線４０６からは負の電位ＰＷＶＳＳを、基板またはウェル電位の補強のためにそれぞれ給電することができる。そして、図６に示す補強給電用セルをセル間に配置しても、セル行における、不純物拡散領域２０３，２０４、配線２０５，２０６、ＶＤＤ配線２０７およびＶＳＳ配線２０８の連続性は損なわれない。
【００７５】
図８は図４または図６に示すような補強給電用セルを配置したレイアウト構造の一例を示す図である。図８において、３２１はセル、３２２は補強給電用セル、３２３は電位補強配線である。各セル行は、複数のセル３２１が直列に配置されて構成されており、補強給電用セル３２２は各セル行において、ほぼ一定間隔で配置されている。さらに、レイアウト構造の上層において、セル行に直交する方向に配置された電位補強配線３２３に沿うように、補強給電用セル３２２はセル行に直交する方向においてほぼ直線状になるように、各セル行に配置されている。
【００７６】
なお、近年のＬＳＩでは、チップサイズは配線が占める面積に応じて決定される傾向にあるのに加え、図８に示すように補強給電用セル３２２は電位補強配線３２３の下に配置されるので、レイアウト面積は補強給電用セルの挿入によってはほとんど増加しない。
【００７７】
図９は補強給電用セルを配置したレイアウト構造の他の例を示す図である。図９に示すように、補強給電用セル３２２は必ずしも電位補強配線３２３の下に配置する必要はない。電位補強配線３２３の近傍に配置すれば、電位補強配線３２３を延ばして接続することが可能である。このように、補強給電用セル３２２の配置に対する制約を緩和することによって、セル幅が互いに異なるセル３２１の配置の自由度が向上する。これにより、結果的にレイアウト面積が縮小されるという効果が得られる。
【００７８】
【発明の効果】
以上のように本発明によると、基板またはウェル電位を電源電位とは分離した独立の電位として給電できる構造において、レイアウト面積の増大を招くことなく、基板またはウェル電位の安定化、または電源電位の安定化を実現することができる。また、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、レイアウト設計の設計効率が格段に向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置のレイアウト構造を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ）は断面図である。
【図２】本発明の第２の実施形態に係る半導体装置のレイアウト構造を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ）は断面図である。
【図３】本発明の第３の実施形態に係るレイアウト設計方法を説明するための図であり、（ａ）は図１のレイアウト構造にコンタクトホールを設けた図、（ｂ）は図２のレイアウト構造にコンタクトホールを設けた図である。
【図４】本発明の第４の実施形態に係る補強給電用セルのレイアウト構造の一例を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ）は断面図である。
【図５】（ａ）は図４の補強給電用セルを挿入したレイアウト構造を示す平面図、（ｂ）は（ａ）の構造を表す回路図である。
【図６】本発明の第４の実施形態に係る補強給電用セルのレイアウト構造の他の例を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ）は断面図である。
【図７】図６の補強給電用セルを挿入したレイアウト構造を示す平面図である。
【図８】補強給電用セルを配置したレイアウト構造の一例を示す図である。
【図９】補強給電用セルを配置したレイアウト構造の一例を示す図である。
【図１０】従来のセルレイアウト構造の一例を示す図である。
【図１１】従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である。
【図１２】従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である。
【符号の説明】
ＶＤＤ正の電源電位
ＶＳＳ負の電源電位
ＮＷＶＤＤ正の電位（基板またはウェル電位）
ＰＷＶＳＳ負の電位（基板またはウェル電位）
１０１，２０１高濃度Ｐ型不純物拡散領域（第１の不純物拡散領域）
１０２，２０２高濃度Ｎ型不純物拡散領域（第１の不純物拡散領域）
１０３，２０３高濃度Ｎ型不純物拡散領域（第２の不純物拡散領域）
１０４，２０４高濃度Ｐ型不純物拡散領域（第２の不純物拡散領域）
１０５ＮＷＶＤＤ配線（補強用配線）
１０６ＰＷＶＳＳ配線（補強用配線）
１０７，２０７ＶＤＤ配線（第２の配線）
１０８，２０８ＶＳＳ配線（第２の配線）
１１１配線（第１の配線）
１１２配線（第１の配線）
２０６配線（第１の配線）
１０９，２０９サリサイド層
１２１，２２１コンタクトホール
３０１，３０２，４０１，４０２給電用不純物拡散領域
３０５，３０６，４０５，４０６給電用配線
３２１セル
３２２補強給電用セル[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a layout structure of a semiconductor integrated circuit, and particularly to a layout structure in which a substrate or well potential can be supplied independently of a power supply potential and a technique related to a layout design method of such a structure.
[0002]
[Prior art]
In recent years, it has become important to reduce standby current in LSIs using MOS (Metal Oxide Semiconductor) transistors. However, the leakage current in the off state of the transistor is increased to a level that cannot be ignored due to the reduction in the threshold voltage accompanying the miniaturization of the process and the voltage reduction of the LSI.
[0003]
In order to solve such a problem, a method of reducing the leakage current of a transistor by setting the substrate or well potential to a value different from the source potential and setting the threshold voltage to be apparently high is known. In this method, the substrate potential is set lower than the source potential for the N-type transistor, and the substrate potential is set higher than the source potential for the P-type transistor. In order to use this method, it is necessary to make it possible to set the substrate or well potential to a value different from the source potential for cell data contained in the standard cell library in LSI design using automatic placement and routing.
[0004]
FIG. 10 shows an example of a conventional cell layout structure. In the layout structure shown in FIG. 10, the substrate or well of a P-type MOS transistor (hereinafter referred to as “PMOS”) TP7 is supplied with a positive power supply potential VDD from a high-concentration N-type impurity diffusion region 703 on the N-well via a contact hole. Connected to the VDD wiring 705. Further, the source 701 of the PMOS TP7 is connected to the VDD wiring 705 through a contact hole. On the other hand, the substrate or well of the NMOS transistor (hereinafter referred to as “NMOS”) TN7 is connected to the VSS wiring 706 to which the negative power supply potential VSS is fed from the high-concentration P-type impurity diffusion region 704 on the P well through the contact hole. ing. The source 702 of the NMOS TN7 is connected to the VSS wiring 706 through a contact hole. Therefore, in the structure shown in FIG. 10, the substrate or well potential and the source potential are shared, and the substrate or well potential cannot be set to a source potential, that is, a potential different from the power supply potential.
[0005]
FIG. 11 is a diagram showing an example of a conventional cell layout structure, and is a diagram showing a structure in which a substrate or well potential and a power supply potential are separated and power can be supplied. In other words, in the structure of FIG. 11, the substrate or well potential of the PMOS TP8 can be supplied from the wiring 807 separated from the VDD wiring 805, and the substrate or well potential of the NMOS TN8 is fed from the wiring 808 separated from the VSS wiring 806. Power can be supplied. For this reason, in the structure shown in FIG. 11, a potential different from the source potential can be supplied as the substrate or well potential.
[0006]
FIG. 12 is a diagram showing an example of a conventional cell layout structure, and is a diagram showing a structure in which a substrate or well potential and a power supply potential can be separated to supply power (see Japanese Patent Laid-Open No. 10-154756). . In FIG. 12, a VDD wiring 901 and a VSS wiring 902 are provided in a second wiring layer formed in the upper layer of the first wiring layer for the intra-cell wiring. The substrate or well potential of the PMOS TP9 is supplied from the high-concentration N-type impurity diffusion region 904 on the PMOS substrate or N well, and is not supplied from the VDD wiring 901. Further, the substrate or well potential of the NMOS TN9 is supplied from the high-concentration P-type impurity diffusion region 903 on the NMOS substrate or P-well, and is not supplied from the VSS wiring 902. Wiring for supplying the substrate or well potential is provided in a wiring layer that is not used for power supply wiring or signal lines.
[0007]
[Problems to be solved by the invention]
However, the conventional layout structure has the following problems.
[0008]
First, in the layout structure shown in FIG. 11, the wiring width of each power supply wiring 805 to 808 is narrower than that in the structure of FIG. 10. For this reason, the sheet resistance of the power supply wiring increases, and a potential drop tends to occur in the power feeding path. For example, when the source potential is lowered, the capability of the transistor is lowered, and as a result, the performance of the LSI is degraded. On the other hand, if the wiring width of the power supply wiring is to be kept wide, it is necessary to increase the cell accordingly, and the cell area increases. Further, when the wiring width of the power supply wiring is narrowed, a phenomenon such as EM (Electro-Migration) is likely to occur when a transistor having high driving capability is connected, and the reliability of the wiring is lowered. For this reason, it is necessary to take measures such as limiting the transistor size.
[0009]
Further, in the cell layout structure of FIG. 12, the power supply wiring is formed only in the second wiring layer. For this reason, in LSI design using automatic placement and routing, etc., to increase the degree of freedom of the wiring layout in the second wiring layer, the wiring width of the power supply wiring must be narrowed. The power supply potential drops. For this reason, the source potential is lowered, the capability of the transistor is lowered, and consequently the performance of the LSI is deteriorated.
[0010]
In the cell layout structure of FIG. 12, the substrate or well potential is fed by the impurity diffusion region. Since the impurity diffusion region has a sheet resistance higher by one digit or more than the wiring layer, a potential drop is likely to occur. For this reason, the substrate or well potential is not stable, the threshold value of the transistor is changed, and the reliability of the LSI operation is lowered, and the standby leakage current cannot be sufficiently suppressed. In order to prevent a potential drop, a method of inserting reinforcing wirings at a predetermined interval is also conceivable, but even in this case, the number of reinforcing wirings needs to be greatly increased as compared with the case of using a wiring layer. There is concern about an increase in area.
[0011]
In view of the above problems, it is an object of the present invention to suppress a potential drop of a substrate or well potential or a power supply potential while suppressing an increase in layout area in a layout structure in which a substrate or well potential can be supplied independently of the power supply potential. And
[0012]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the solution provided by the invention of claim 1 is a semiconductor device. cell As a layout structure, a first impurity diffusion region formed on the substrate surface and a second impurity diffusion formed on the substrate surface separately from the first impurity diffusion region and for supplying a substrate or well potential. Region and a first wiring layer formed in the upper layer of the substrate , Provided so as to overlap with the first impurity diffusion region as viewed from the direction perpendicular to the substrate surface, A first wiring electrically connected to the first impurity diffusion region, and a second wiring layer formed on an upper layer of the first wiring layer, the second impurity diffusion region and the substrate surface perpendicular direction A second wiring that is electrically connected to the first wiring and supplies a power supply potential to the first impurity diffusion region; and the first wiring. The layer is provided separately from the first wiring in a portion overlapping with the second impurity diffusion region and the second wiring when viewed from the direction perpendicular to the substrate surface, and is electrically connected to the second impurity diffusion region The reinforcing wiring is provided.
[0013]
According to the first aspect of the present invention, in the structure in which the substrate or well potential can be supplied as an independent potential separated from the power supply potential, the first impurity diffusion region for supplying the substrate or well potential is connected to the first potential. Reinforcing wiring is provided in the wiring layer. Thereby, the potential drop of the substrate or well potential is suppressed, and the substrate or well potential becomes more stable. Moreover, since the reinforcing wiring is provided in a portion overlapping the second impurity diffusion region and the second wiring, the layout area does not increase.
[0014]
Further, the solution provided by the invention of claim 2 is that of a semiconductor device. cell As a layout structure, a first impurity diffusion region formed on the substrate surface and a second impurity diffusion formed on the substrate surface separately from the first impurity diffusion region and for supplying a substrate or well potential. Region and a first wiring layer formed in the upper layer of the substrate , Provided so as to overlap with the first impurity diffusion region as viewed from the direction perpendicular to the substrate surface, Electrically connected to the first impurity diffusion region; For supplying a power supply potential to the first impurity diffusion region The first wiring and the second wiring layer formed above the first wiring layer are provided so as to overlap with the second impurity diffusion region when viewed from the direction perpendicular to the substrate surface. And a second wiring for supplying a power supply potential to the first impurity diffusion region, wherein the first wiring is the first wiring layer. As viewed from the direction perpendicular to the substrate surface, the second impurity diffusion region and the second wiring are extended to a portion overlapping with the second impurity diffusion region and the second wiring.
[0015]
According to the invention of claim 2, in the structure in which the substrate or well potential can be supplied as an independent potential separated from the power supply potential, the first impurity diffusion region and the second wiring for supplying the power supply potential are connected. The first wiring extends to a portion overlapping the second impurity diffusion region and the second wiring in the first wiring layer. Thereby, the potential drop of the power supply potential is suppressed without increasing the layout area, and the power supply potential becomes more stable. Thereby, the freedom degree of the wiring layout in a 2nd wiring layer improves.
[0016]
In the invention of claim 3, the semiconductor device of claim 1 or 2 is provided. cell It is assumed that a salicide layer is formed on the surfaces of the first and second impurity diffusion regions in the layout structure.
[0017]
According to a fourth aspect of the present invention, there is provided a semiconductor device according to the first or second aspect. cell The first wiring layer in the layout structure is formed of a conductive high melting point material such as tungsten.
[0018]
According to a fifth aspect of the present invention, there is provided a solution means that, as a layout design method using a cell library, at least one of cell data contained in the cell library is a first impurity diffusion formed on a substrate surface. A first impurity diffusion region formed on the substrate surface separately from the first impurity diffusion region and for supplying a substrate or well potential, and a first wiring layer formed on the substrate In , Provided so as to overlap with the first impurity diffusion region as viewed from the direction perpendicular to the substrate surface, The first wiring connected to the first impurity diffusion region and the second wiring layer formed on the first wiring layer overlap with the second impurity diffusion region when viewed from the direction perpendicular to the substrate surface. A second wiring electrically connected to the first wiring and for supplying a power supply potential to the first impurity diffusion region, and a substrate of the first wiring layer Reinforcement provided separately from the first wiring in a portion overlapping the second impurity diffusion region and the second wiring as viewed from the surface vertical direction, and electrically connected to the second impurity diffusion region When the substrate or well potential and the power supply potential are shared for the cell, the second wiring and the reinforcing wiring are electrically connected by providing a contact hole. While connected to the board or When separating the well potential and the power source potential are those having the step of electrically non-connecting the reinforcing wire and the second wire.
[0019]
The invention of claim 5 uses cell data having a layout structure according to the invention of claim 1. That is, according to the invention of claim 5, both the structure for sharing the substrate or well potential and the power supply potential and the structure for separating are easily made depending on the presence or absence of the contact hole between the second wiring and the reinforcing wiring. The design efficiency is greatly improved.
[0020]
According to a sixth aspect of the present invention, there is provided a solution to a layout design method using a cell library, wherein at least one of the cell data included in the cell library is a first impurity diffusion formed on a substrate surface. A first impurity diffusion region formed on the substrate surface separately from the first impurity diffusion region and for supplying a substrate or well potential, and a first wiring layer formed on the substrate In , Provided so as to overlap with the first impurity diffusion region as viewed from the direction perpendicular to the substrate surface, Electrically connected to the first impurity diffusion region; Supplying a power supply potential to the first impurity diffusion region The first wiring and the second wiring layer formed above the first wiring layer are provided so as to overlap with the second impurity diffusion region when viewed from the direction perpendicular to the substrate surface. And a second wiring for supplying a power supply potential to the first impurity diffusion region, and the first wiring is a substrate of the first wiring layer. When extending from the vertical direction to the portion overlapping with the second impurity diffusion region and the second wiring, and when the substrate or well potential and the power supply potential are shared for the cell, contact holes are used. When the first wiring and the second impurity diffusion region are electrically connected to each other while the substrate or well potential and the power supply potential are separated, the first wiring and the second wiring are provided. Impurity diffusion region Those having a step of care non-connected.
[0021]
The invention of claim 6 uses cell data having the layout structure according to the invention of claim 2. That is, according to the invention of claim 6, there is provided a structure in which the substrate or well potential and the power supply potential are shared and a structure in which they are separated depending on the presence or absence of the contact hole between the first wiring and the second impurity diffusion region. Both can be easily generated and the design efficiency is greatly improved.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0023]
(First embodiment)
FIG. 1 is a diagram showing a layout structure of a semiconductor device according to the first embodiment of the present invention. In the figure, (a) is a plan view showing a layout structure of a substrate or a cell in which a well potential and a power supply potential are separated, (b) is a cross-sectional view taken along the line AA in FIG. It is BB sectional drawing of 1 (a).
[0024]
In FIG. 1A, TP1 is a P-type MOS transistor (hereinafter referred to as “PMOS”) composed of a source / drain and a gate electrode formed by a high-concentration P-type impurity diffusion region 101 on an N well. Is an N-type MOS transistor (hereinafter referred to as NMOS) composed of a source / drain and a gate electrode formed by a high-concentration N-type impurity diffusion region 102 on a P-well.
[0025]
103 is formed on the N well separately from the high concentration P type impurity diffusion region 101, and is a high concentration N type impurity diffusion region for supplying the substrate or well potential of the PMOS TP1, and 104 is a high concentration on the P well. This is a high-concentration P-type impurity diffusion region that is formed separately from the concentration N-type impurity diffusion region 102 and supplies power to the substrate or well potential of the NMOS TN1.
[0026]
A first wiring layer and a second wiring layer are formed on the upper layer of the substrate. In the first wiring layer, a wiring (hereinafter referred to as “NWVDD wiring”) 105 to which a positive potential NWVDD is fed is provided above the high-concentration N-type impurity diffusion region 103, and the high-concentration P-type impurity diffusion region 104 is provided. A wiring 106 (hereinafter, referred to as “PWVSS wiring”) to which a negative potential PWVSS is supplied is provided above. In the second wiring layer, a wiring (hereinafter referred to as “VDD wiring”) 107 to which a positive power supply potential VDD is supplied is provided above the NWVDD wiring 105, and a negative power supply potential is provided above the PWVSS wiring 106. A wiring (hereinafter referred to as “VSS wiring”) 108 to which VSS is supplied is provided. For convenience of illustration, in FIG. 1A, the high concentration N-type impurity diffusion region 103 and the NWVDD wiring 105 are shown with priority over the VDD wiring 107, and the high concentration P-type impurity diffusion region 104 and the PWVSS wiring 106 are shown. This is given priority over the VSS wiring 108.
[0027]
The NWVDD wiring 105 and the N-type impurity diffusion region 103 are connected by a contact hole, whereby a positive potential NWVDD is supplied to the PMOS TP1 as a substrate or well potential. Further, the VDD wiring 107 and the P-type impurity diffusion region 101 are connected via a contact hole and a wiring 111 provided in the first wiring layer, whereby the power supply potential VDD is supplied as the source potential of the PMOS TP1. Is done.
[0028]
On the other hand, the PWVSS wiring 106 and the P-type impurity diffusion region 104 are connected by a contact hole, whereby the NMOS TN1 is supplied with a negative potential PWVSS as a substrate or well potential. Further, the VSS wiring 108 and the N-type impurity diffusion region 102 are connected via a contact hole and a wiring 112 provided in the first wiring layer, whereby the power supply potential VSS is supplied as the source potential of the NMOS TN1. Is done.
[0029]
In FIG. 1B, the high-concentration P-type impurity diffusion region 104 on the P well has a salicide layer 109. Here, “salicide” refers to a refractory metal silicide formed in a self-aligned manner, and by forming an alloy of an impurity diffusion region and a refractory metal layer such as tungsten, titanium, and cobalt by heat treatment or the like, The resistance is reduced. Note that the salicide layer 109 is not necessarily required as long as it is electrically connected to the PWVSS wiring 106.
[0030]
In FIG. 1C, the element diffusion region is separated from the impurity diffusion region 102 as the first impurity diffusion region that forms the source of the NMOS TN1 and the impurity diffusion region 104 as the second impurity diffusion region that feeds the substrate or well potential. It is electrically isolated by region 110. The element isolation region 110 has an STI (Shallow-Trench-Isolation) structure or the like and is made of SiO. ₂ It is formed by an insulating film.
[0031]
The impurity diffusion region 102 forming the source is connected to the VSS wiring 108 as the second wiring provided in the second wiring layer via the wiring 112 as the first wiring provided in the first wiring layer. Electrically connected. The impurity diffusion region 104 that feeds the substrate or well potential is electrically connected to the PWVSS wiring 106 as a reinforcing wiring through a contact hole. The VSS wiring 108 is provided so as to overlap with the impurity diffusion region 104 when viewed from the direction perpendicular to the substrate surface. The PWVSS wiring 106 includes the impurity diffusion region 104 and the VSS as viewed from the substrate surface vertical direction. A portion overlapping with the wiring 108 is provided separately from the wiring 112.
[0032]
As described above, in the layout structure shown in FIG. 1, the substrate or well potential can be supplied as an independent potential separated from the power supply potential. In addition, since the wiring 106 in the wiring layer having a sheet resistance lower by one digit or more than the impurity diffusion region is connected to the impurity diffusion region 104 that feeds the substrate or well potential, the potential drop in the substrate or well potential supply path And the substrate or well potential can be made more stable. In addition, since the wiring 106 is provided in a portion overlapping with the impurity region 104 and the VSS wiring 108, the cell area does not increase by providing the wiring 106. In other words, the substrate or well potential can be stabilized without increasing the cell area, thereby improving the reliability of the LSI operation.
[0033]
Note that FIGS. 1B and 1C show only the cross-sectional structure of the NMOS TN1, but the cross-sectional structure of the PMOS TP1 is the same as this, and only the supplied potential is different.
[0034]
The first wiring layer is preferably formed of a conductive high melting point material such as tungsten. In this case, if the wiring width and the wiring film thickness are the same, it becomes stronger to EM or the like by about 3 digits than the aluminum wiring or the copper wiring. For this reason, since the wiring film thickness can be reduced and the wiring capacity in the cell can be reduced, the performance of the LSI can be greatly improved. However, when the wiring film thickness is reduced, the sheet resistance is increased by about two orders of magnitude compared to aluminum wiring or the like, so that it is not suitable as a global wiring for connecting cells or blocks. For this reason, the first wiring layer is preferably used for intra-cell wiring.
[0035]
Thus, according to the first embodiment, in the layout structure in which the substrate or well potential can be supplied independently of the power supply potential, the impurity diffusion region that supplies the substrate or well potential and the wiring that supplies the power supply potential overlap each other. Further, since the reinforcing wiring for preventing the potential drop of the substrate or well potential is provided, the potential drop of the substrate or well potential can be suppressed while suppressing an increase in layout area. As a result, the substrate or well potential is stabilized, the threshold value variation of the transistor does not occur, the reliability of the LSI operation is improved, and the standby leakage current can be effectively suppressed.
[0036]
(Second Embodiment)
FIG. 2 is a diagram showing a layout structure of a semiconductor device according to the second embodiment of the present invention. In the figure, (a) is a plan view showing a layout structure of a cell in which a substrate or well potential and a power supply potential are separated, (b) is a cross-sectional view taken along the line CC in FIG. It is DD sectional drawing of 1 (a).
[0037]
In FIG. 2A, TP2 is a PMOS composed of a source / drain and a gate electrode formed by a high concentration P-type impurity diffusion region 201 on the N well, and TN2 is a high concentration N type impurity diffusion on the P well. The NMOS is composed of a source / drain and a gate electrode formed by the region 202.
[0038]
Reference numeral 203 denotes a high-concentration N-type impurity diffusion region formed on the N-well separately from the high-concentration P-type impurity diffusion region 201 to supply a substrate or well potential of the PMOS TP2, and 204 denotes a high-concentration on the P-well. This is a high-concentration P-type impurity diffusion region that is formed separately from the concentration N-type impurity diffusion region 202 and supplies the substrate or well potential of the NMOS TN2.
[0039]
A first wiring layer and a second wiring layer are formed on the upper layer of the substrate. In the second wiring layer, a VDD wiring 207 is provided above the high-concentration N-type impurity diffusion region 203, and a VSS wiring 208 is provided above the high-concentration P-type impurity diffusion region 204. In the first wiring layer, a wiring 205 electrically connected to the VDD wiring 207 through a contact hole and a wiring 206 electrically connected to the VSS wiring 208 through a contact hole are provided. For convenience of illustration, in FIG. 2A, the high concentration N-type impurity diffusion region 203 and the wiring 205 are shown with priority over the VDD wiring 207, and the high concentration P-type impurity diffusion region 204 and the wiring 206 are shown as VSS wiring. This is given priority over 208.
[0040]
A positive potential NWVDD is supplied from the N-type impurity diffusion region 203 to the PMOS TP2 as a substrate or well potential. Further, the VDD wiring 207 and the P-type impurity diffusion region 201 are connected via a contact hole and a wiring 205 provided in the first wiring layer, whereby the power supply potential VDD is supplied as the source potential of the PMOS TP2. Is done.
[0041]
On the other hand, a negative potential PWVSS is supplied to the NMOS TN2 from the P-type impurity diffusion region 204 as a substrate or well potential. Further, the VSS wiring 208 and the N-type impurity diffusion region 202 are connected via a contact hole and a wiring 206 provided in the first wiring layer, whereby the power supply potential VSS is supplied as the source potential of the NMOS TN2. Is done.
[0042]
In FIG. 2B, the high-concentration P-type impurity diffusion region 204 on the P well has a salicide layer 209.
[0043]
In FIG. 3C, the impurity diffusion region 202 as the first impurity diffusion region that forms the source of the NMOS TN2 and the impurity diffusion region 204 as the second impurity diffusion region that supplies the substrate or well potential are separated from each other. It is electrically isolated by region 210. The element isolation region 210 has an STI structure or the like and is made of SiO. ₂ It is formed by an insulating film.
[0044]
The impurity diffusion region 202 forming the source is connected to the VSS wiring 208 as the second wiring provided in the second wiring layer via the wiring 206 as the first wiring provided in the first wiring layer. Electrically connected. The impurity diffusion region 204 that supplies the substrate or well potential is supplied with a negative potential PWVSS. The VSS wiring 208 is provided so as to overlap with the impurity diffusion region 204 when viewed from the direction perpendicular to the substrate surface, and the wiring 206 is the impurity region 204 and the VSS wiring 208 when viewed from the substrate surface vertical direction of the first wiring layer. It is provided so as to extend to a portion overlapping with.
[0045]
As described above, in the layout structure shown in FIG. 2, the substrate or well potential can be supplied as an independent potential separated from the power supply potential. Further, since the wiring 206 of the first wiring layer that connects the VSS wiring 208 and the impurity diffusion region 202 that forms the source is extended to a portion overlapping the impurity region 204 and the VSS wiring 208, the wiring width of the VSS wiring 208 is increased. Even if the power supply potential is not expanded, a potential drop in the supply path of the power supply potential can be prevented, and the power supply potential can be made more stable. Thereby, the freedom degree of the wiring layout in a 2nd wiring layer improves. In addition, since the wiring 206 extends to a portion overlapping with the impurity region 104 and the VSS wiring 108, the cell area does not increase due to the expansion of the wiring width of the wiring 206.
[0046]
2B and 2C show only the cross-sectional structure of the NMOS TN2, the cross-sectional structure of the PMOS TN2 is the same as this, and only the supplied potential is different.
[0047]
As described above, according to the second embodiment, in the layout structure in which the substrate or well potential can be supplied independently of the power supply potential, the portion where the impurity diffusion region supplying the substrate or well potential and the wiring supplying the power supply potential overlap each other. Since the wiring connecting them is extended, it is possible to suppress the potential drop of the power supply potential while suppressing the increase in the layout area. Thereby, the freedom degree of the wiring layout in the second wiring layer is increased, and the cell packing ratio can be improved.
[0048]
(Third embodiment)
By including the cell data having the layout structure as shown in FIG. 1 or 2 in the standard cell library, the number of man-hours for designing the layout of the semiconductor device can be greatly reduced. That is, in the layout structure shown in FIG. 1 or FIG. 2, the substrate or well potential can be supplied independently of the power supply potential. However, the substrate or well potential and the power supply can be supplied only by providing a contact hole in this structure. A layout structure sharing a potential can be easily generated.
[0049]
FIG. 3 is a diagram for explaining the layout design method according to the present embodiment, in which a layout structure in which the substrate or well potential and the power supply potential are separated is changed to a layout structure in which the substrate or well potential and the power supply potential are shared. It is a figure which shows the result. In the figure, (a) is a change from the layout structure of FIG. 1, and (b) is a change from the layout structure of FIG.
[0050]
In FIG. 3A, a contact hole 121 for electrically connecting the VSS wiring 108 provided in the second wiring layer and the wiring 106 provided in the first wiring layer is provided. It has been. As a result, the negative power supply potential VSS is supplied as the substrate or well potential of the NMOS TN1. Further, in FIG. 3B, the wiring 206 provided in the first wiring layer and connected to the VSS wiring 208 is electrically connected between the P-well high-concentration P-type impurity diffusion region 204. A contact hole 221 is provided. As a result, the negative power supply potential VSS is supplied as the substrate or well potential of the NMOS TN2.
[0051]
When layout design is performed using cell data having the layout structure as shown in FIG. 1 or FIG. 2, the contact hole 121 or 221 is provided so that the substrate or well potential and the power supply potential can be shared very easily. be able to. Therefore, for example, when it is not necessary to control the threshold voltage of the MOS transistor and the substrate or well potential and the power supply potential are shared to reduce the number of power supply wirings and power supply pins, the LSI design can be simplified. The contact hole 121 or 221 may be provided as shown in FIG. On the other hand, when it is desired to separate the substrate or well potential from the power supply potential in order to control the threshold voltage of the MOS transistor, the contact hole 121 or 221 is not provided, and the wiring 106 and VSS wiring 108 or wiring 206 and impurity diffusion region 204 are not provided. Are electrically disconnected from each other.
[0052]
When a large number of cell data in the cell library has the layout structure as shown in FIG. 1 or FIG. 2, the correction for sharing the substrate or well potential and the power supply potential can be performed by a simple process such as a mask process. It can be done easily. For this reason, it is possible to avoid an increase in TAT and man-hours required for newly creating or correcting a cell library.
[0053]
1 can also be supplied with a positive power supply potential VDD as a substrate or well potential by providing a contact hole between the VDD wiring 107 and the NWVDD wiring 105. 2 also includes a contact hole provided between the wiring 205 in the first wiring layer connected to the VDD wiring 207 and the high-concentration N-type impurity diffusion region 203 on the N well, so that the substrate or the well A positive power supply potential VDD can be supplied as a potential.
[0054]
As described above, according to the present embodiment, in the structure in which the wiring for supplying the power supply potential provided in the second wiring layer and the impurity diffusion region for supplying the substrate or well potential are overlapped, the first wiring layer therebetween A layout design is performed using cell data provided with wiring. In this cell data, the structure for sharing the substrate or well potential and the power supply potential and the structure for separating can be easily generated depending on the presence or absence of the contact hole, and the design efficiency is remarkably improved.
[0055]
(Fourth embodiment)
In the fourth embodiment of the present invention, when a plurality of cells having impurity diffusion regions for supplying a substrate or well potential different from the power supply potential are arranged in series and the layout is configured, between the cells, A reinforcing power supply cell for performing the reinforcing power supply is arranged. Thereby, a potential drop in the substrate or well potential supply path can be prevented, and the substrate or well potential can be further stabilized.
[0056]
FIG. 4 is a diagram showing an example of the layout structure of the reinforcing power supply cell according to the present embodiment. 4A is a plan view, FIG. 4B is an EE sectional view of FIG. 4A, and FIG. 4C is an FF sectional view of FIG. The reinforcing power supply cell shown in FIG. 4 corresponds to the cell having the layout structure of FIG. 1 according to the first embodiment.
[0057]
In FIG. 4A, a high concentration N-type impurity diffusion region 301 as a power supply impurity diffusion region is provided on the N well. When the cell shown in FIG. 1 is adjacent to this reinforcing power supply cell, this power supply impurity diffusion region 301 is electrically connected to the impurity diffusion region 103 to which the substrate or well potential is supplied, which the adjacent cell has. It is configured as such. Further, a VDD wiring 303 is provided in the second wiring layer above the power supply impurity diffusion region 301. This VDD wiring 303 is adjacent to the reinforcing power supply cell when the cell shown in FIG. The cell is configured to be electrically connected to the VDD wiring 107 included in the cell. Further, the power supply impurity diffusion region 301 is drawn out to a region that does not overlap the VDD wiring 303 and is connected to the power supply wiring 305.
[0058]
Similarly, a high concentration P-type impurity diffusion region 302 as a power supply impurity diffusion region is provided on the P well. When the cell shown in FIG. 1 is adjacent to the reinforcing power supply cell, the power supply impurity diffusion region 302 is electrically connected to the impurity diffusion region 104 to which the substrate or well potential is supplied, which the adjacent cell has. It is configured as such. Further, a VSS wiring 304 is provided in the second wiring layer above the power supply impurity diffusion region 302, and this VSS wiring 304 is adjacent to the reinforcing power supply cell when the cell shown in FIG. The cell is configured to be electrically connected to the VSS wiring 108 included in the cell. Further, the power supply impurity diffusion region 302 is drawn out to a region that does not overlap with the VSS wiring 304 and is connected to the power supply wiring 306.
[0059]
In FIG. 4B, the power supply impurity diffusion region 302 is connected to the wiring 307 provided in the first wiring layer and the power supply wiring 306 provided in the second wiring layer through contact holes. Further, the portion of the power supply impurity diffusion layer 302 drawn from the lower side of the VSS wiring 304 is separated from the adjacent cell by the element isolation region 308 such as STI, and the wirings 306 and 307 connected thereto are also separated from the cell boundary. Has been. Reference numeral 309 denotes a salicide layer formed on the power supply impurity diffusion region 302.
[0060]
As can be seen from FIG. 4C, the VSS wiring 304 and the power supply wiring 306 are electrically insulated. Accordingly, a negative potential NWVSS different from the power supply potential VSS can be supplied to the power supply wiring 306.
[0061]
4 is inserted into a cell row composed of cells having the layout structure shown in FIG. 1 and a potential is supplied to the power supply wirings 305 and 306, whereby the potential drop of the substrate or well potential is reduced. Can be avoided.
[0062]
FIG. 5A is a plan view showing a layout structure in which the reinforcing power supply cells shown in FIG. 4 are inserted into the cell rows in which the cells shown in FIG. 1 are arranged in series. In FIG. 5 (a), three stages of inverters are connected in series as shown in the circuit diagram of FIG. 5 (b), and a reinforcing power feeding cell is arranged between the second and third stage inverters. Yes.
[0063]
In the layout structure shown in FIG. 1, the impurity diffusion regions 103 and 104 for supplying the substrate or well potential and the reinforcing wirings 105 and 106 of the first wiring layer connected to these extend to both ends of the cell. . For this reason, when the cells of FIG. 1 are arranged in series, the impurity diffusion regions 103 and 104 and the reinforcing wirings 105 and 106 are continuously connected as shown in FIG. Similarly, since the VDD wiring 107 and the VSS wiring 108 extend to both ends of the cell, when the cells are arranged side by side, the VDD wiring 107 and the VSS wiring 108 are continuously connected.
[0064]
4 is disposed between the cells, the positive potential NWVDD is supplied from the power supply wiring 305, the negative potential PWVSS is supplied from the power supply wiring 306, and the substrate or well potential is reinforced. Each can be powered. Even if the reinforcing power supply cells shown in FIG. 4 are arranged between the cells, the continuity of the impurity diffusion regions 103 and 104, the reinforcing wirings 105 and 106, the VDD wiring 107 and the VSS wiring 108 in the cell row is impaired. Absent.
[0065]
In the structure of FIG. 4, the power supply impurity diffusion regions 301 and 302 themselves are drawn from below the VDD wiring 303 or the VSS wiring 304, but instead of or together with this, the wiring in the first wiring layer is drawn out. May be.
[0066]
FIG. 6 is a diagram showing another example of the layout structure of the reinforcing power supply cell according to the present embodiment. 6A is a plan view, FIG. 6B is a sectional view taken along line GG in FIG. 6A, and FIG. 6C is a sectional view taken along line HH in FIG. The reinforcing power supply cell shown in FIG. 6 corresponds to the cell having the layout structure of FIG. 2 according to the second embodiment.
[0067]
In FIG. 6A, a high concentration N-type impurity diffusion region 401 as a power supply impurity diffusion region is provided on the N well. When the cell shown in FIG. 2 is adjacent to the reinforcing power supply cell, the power supply impurity diffusion region 401 is electrically connected to the impurity diffusion region 203 to which the substrate or well potential is supplied, which the adjacent cell has. It is configured as such. Further, a VDD wiring 403 is provided in the second wiring layer above the power supply impurity diffusion region 401. The VDD wiring 403 is adjacent to the reinforcing power supply cell when the cell shown in FIG. The cell is configured to be electrically connected to the VDD wiring 207 included in the cell. Further, the power supply impurity diffusion region 401 is drawn out to a region that does not overlap the VDD wiring 403 and is connected to the power supply wiring 405.
[0068]
Similarly, a high-concentration P-type impurity diffusion region 402 as a power supply impurity diffusion region is provided on the P well. When the cell shown in FIG. 2 is adjacent to the reinforcing power supply cell, the power supply impurity diffusion region 402 is electrically connected to the impurity diffusion region 204 to which a substrate or well potential is supplied, which the adjacent cell has. It is configured as such. In addition, a VSS wiring 404 is provided in the second wiring layer above the power supply impurity diffusion region 402, and this VSS wiring 404 is adjacent when the cell shown in FIG. 2 is adjacent to the reinforcing power supply cell. The cell is configured to be electrically connected to the VSS wiring 208 included in the cell. Further, the power supply impurity diffusion region 342 is drawn out to a region that does not overlap with the VSS wiring 404 and is connected to the power supply wiring 406.
[0069]
In FIG. 6B, the power supply impurity diffusion region 402 is connected to the power supply wiring 407 provided in the first wiring layer and the power supply wiring 406 provided in the second wiring layer through contact holes. The portion of the power supply impurity diffusion layer 402 drawn from below the VSS wiring 404 is separated from the adjacent cell by an element isolation region 408 such as STI, and the wirings 406 and 407 connected thereto are also separated from the cell boundary. Has been. Reference numeral 409 denotes a salicide layer formed on the power supply impurity diffusion region 402.
[0070]
Further, as can be seen from FIG. 6C, the VSS wiring 404 and the power supply wiring 406 are electrically insulated. Therefore, a negative potential NWVSS different from the power supply potential VSS can be supplied to the power supply wiring 406.
[0071]
A reinforcing power supply cell as shown in FIG. 6 is appropriately inserted into a cell row made up of cells having the layout structure shown in FIG. 2, and a potential is supplied to the power supply wirings 405 and 406, thereby lowering the potential of the substrate or well potential. Can be avoided. The layout structure shown in FIG. 2 is more likely to cause a substrate or well potential drop than the layout structure shown in FIG. 1, but this can be avoided by using a reinforcing power supply cell as shown in FIG. it can.
[0072]
FIG. 7 is a plan view showing a layout structure in which the reinforcing power feeding cells shown in FIG. 6 are inserted into the cell rows in which the cells shown in FIG. 2 are arranged in series. In FIG. 7, similarly to FIG. 5 (a), three stages of inverters are connected in series as shown in the circuit diagram of FIG. 5 (b), and the reinforcing power supply is provided between the second stage and the third stage inverter. A cell is placed.
[0073]
In the layout structure shown in FIG. 2, the impurity diffusion regions 203 and 204 for supplying the substrate or well potential extend to both ends of the cell. For this reason, when the cells of FIG. 2 are arranged in series, the impurity diffusion regions 203 and 204 are continuously connected as shown in FIG. Similarly, the VDD wiring 207 and the VSS wiring 208 and the wirings 205 and 206 of the first wiring layer connected to these also extend to both ends of the cell. Therefore, when the cells are arranged side by side, the VDD wiring 207 and The VSS wiring 208 and the wirings 205 and 206 are connected continuously.
[0074]
Here, by arranging the reinforcing power supply cells shown in FIG. 6 between the cells, the positive potential NWVDD is supplied from the power supply wiring 405, the negative potential PWVSS is supplied from the power supply wiring 406, and the substrate or well potential is reinforced. Each can be powered. Even if the reinforcing power supply cells shown in FIG. 6 are arranged between the cells, the continuity of the impurity diffusion regions 203 and 204, the wirings 205 and 206, the VDD wiring 207, and the VSS wiring 208 in the cell row is not impaired.
[0075]
FIG. 8 is a diagram showing an example of a layout structure in which reinforcing power feeding cells as shown in FIG. 4 or FIG. 6 are arranged. In FIG. 8, reference numeral 321 denotes a cell, 322 denotes a reinforcing power supply cell, and 323 denotes a potential reinforcing wiring. Each cell row includes a plurality of cells 321 arranged in series, and the reinforcing power supply cells 322 are arranged at substantially constant intervals in each cell row. Further, in the upper layer of the layout structure, each of the cells so that the reinforcing power feeding cell 322 is substantially linear in the direction orthogonal to the cell row, along the potential reinforcing wiring 323 arranged in the direction orthogonal to the cell row. Arranged in a row.
[0076]
In recent LSIs, the chip size tends to be determined according to the area occupied by the wiring. In addition, the reinforcing power supply cell 322 is disposed under the potential reinforcing wiring 323 as shown in FIG. The layout area hardly increases depending on the insertion of the reinforcing power supply cell.
[0077]
FIG. 9 is a diagram showing another example of a layout structure in which reinforcing power feeding cells are arranged. As shown in FIG. 9, the reinforcing power supply cell 322 is not necessarily arranged below the potential reinforcing wiring 323. If it is arranged in the vicinity of the potential reinforcing wiring 323, the potential reinforcing wiring 323 can be extended and connected. As described above, by relaxing restrictions on the arrangement of the reinforcing power supply cells 322, the degree of freedom of arrangement of the cells 321 having different cell widths is improved. As a result, the layout area can be reduced.
[0078]
【The invention's effect】
As described above, according to the present invention, in the structure in which the substrate or well potential can be supplied as an independent potential separated from the power supply potential, the substrate or well potential can be stabilized or the power supply potential can be stabilized without increasing the layout area. Stabilization can be realized. In addition, the structure for sharing the substrate or well potential and the power supply potential and the structure for separating can be easily generated, and the design efficiency of the layout design is greatly improved.
[Brief description of the drawings]
1A and 1B are diagrams showing a layout structure of a semiconductor device according to a first embodiment of the present invention, wherein FIG. 1A is a layout plan view, and FIGS. 1B and 1C are cross-sectional views.
2A and 2B are diagrams showing a layout structure of a semiconductor device according to a second embodiment of the present invention, wherein FIG. 2A is a layout plan view, and FIGS. 2B and 2C are cross-sectional views.
3A and 3B are diagrams for explaining a layout design method according to a third embodiment of the present invention. FIG. 3A is a diagram in which contact holes are provided in the layout structure of FIG. 1, and FIG. It is the figure which provided the contact hole in the layout structure.
4A and 4B are diagrams illustrating an example of a layout structure of a reinforcing power supply cell according to a fourth embodiment of the present invention, where FIG. 4A is a layout plan view, and FIGS. 4B and 4C are cross-sectional views.
5A is a plan view showing a layout structure in which the reinforcing power supply cell of FIG. 4 is inserted, and FIG. 5B is a circuit diagram showing the structure of FIG. 5A.
6A and 6B are diagrams showing another example of the layout structure of the reinforcing power supply cell according to the fourth embodiment of the present invention, where FIG. 6A is a layout plan view, and FIGS. 6B and 6C are cross-sectional views. is there.
7 is a plan view showing a layout structure in which the reinforcing power supply cell of FIG. 6 is inserted. FIG.
FIG. 8 is a diagram showing an example of a layout structure in which reinforcing power supply cells are arranged.
FIG. 9 is a diagram showing an example of a layout structure in which reinforcing power supply cells are arranged.
FIG. 10 is a diagram showing an example of a conventional cell layout structure.
FIG. 11 is a diagram illustrating an example of a conventional cell layout structure, and is a diagram illustrating a structure in which a substrate or well potential and a power supply potential are separated and power can be supplied.
FIG. 12 is a diagram illustrating an example of a conventional cell layout structure, and is a diagram illustrating a structure in which a substrate or well potential and a power supply potential are separated and power can be supplied.
[Explanation of symbols]
VDD Positive power supply potential
VSS Negative power supply potential
NWVDD Positive potential (substrate or well potential)
PWVSS Negative potential (substrate or well potential)
101, 201 High-concentration P-type impurity diffusion region (first impurity diffusion region)
102, 202 High-concentration N-type impurity diffusion region (first impurity diffusion region)
103, 203 High-concentration N-type impurity diffusion region (second impurity diffusion region)
104,204 High-concentration P-type impurity diffusion region (second impurity diffusion region)
105 NWVDD wiring (reinforcing wiring)
106 PWVSS wiring (reinforcing wiring)
107, 207 VDD wiring (second wiring)
108, 208 VSS wiring (second wiring)
111 wiring (first wiring)
112 wiring (first wiring)
206 Wiring (first wiring)
109,209 Salicide layer
121,221 Contact hole
301, 302, 401, 402 Impurity diffusion region for power supply
305, 306, 405, 406 Power supply wiring
321 cells
322 Reinforcing power supply cell

Claims

A first impurity diffusion region formed on the substrate surface;
A second impurity diffusion region formed on the substrate surface separately from the first impurity diffusion region for supplying a substrate or well potential;
The first wiring layer formed on the upper layer of the substrate is provided so as to overlap the first impurity diffusion region when viewed from the direction perpendicular to the substrate surface, and is electrically connected to the first impurity diffusion region. The first wiring made,
The second wiring layer formed above the first wiring layer is provided so as to overlap with the second impurity diffusion region when viewed from the direction perpendicular to the substrate surface. And a second wiring for supplying a power supply potential to the first impurity diffusion region,
The first wiring layer is provided separately from the first wiring at a portion overlapping the second impurity diffusion region and the second wiring as viewed from the direction perpendicular to the substrate surface. A cell layout structure of a semiconductor device, comprising a reinforcing wiring electrically connected to a diffusion region.

A first impurity diffusion region formed on the substrate surface;
A second impurity diffusion region formed on the substrate surface separately from the first impurity diffusion region for supplying a substrate or well potential;
The first wiring layer formed on the upper layer of the substrate is provided so as to overlap the first impurity diffusion region when viewed from the direction perpendicular to the substrate surface, and is electrically connected to the first impurity diffusion region. A first wiring for supplying a power supply potential to the first impurity diffusion region ;
The second wiring layer formed above the first wiring layer is provided so as to overlap with the second impurity diffusion region when viewed from the direction perpendicular to the substrate surface. And a second wiring for supplying a power supply potential to the first impurity diffusion region,
The cell of the semiconductor device, wherein the first wiring extends to a portion of the first wiring layer that overlaps the second impurity diffusion region and the second wiring when viewed from the direction perpendicular to the substrate surface. Layout structure.

The cell layout structure of the semiconductor device according to claim 1 or 2,
A cell layout structure of a semiconductor device, wherein a salicide layer is formed on the surfaces of the first and second impurity diffusion regions.

The cell layout structure of the semiconductor device according to claim 1 or 2,
The cell layout structure of a semiconductor device, wherein the first wiring layer is formed of a conductive high melting point material such as tungsten.

A layout design method using a cell library,
At least one of the cell data included in the cell library is:
A first impurity diffusion region formed on the substrate surface;
A second impurity diffusion region formed on the substrate surface separately from the first impurity diffusion region for supplying a substrate or well potential;
The first wiring layer formed in the upper layer of the substrate is provided so as to overlap with the first impurity diffusion region when viewed from the direction perpendicular to the substrate surface, and is connected to the first impurity diffusion region. 1 wiring,
The second wiring layer formed above the first wiring layer is provided so as to overlap with the second impurity diffusion region when viewed from the direction perpendicular to the substrate surface. And a second wiring for supplying a power supply potential to the first impurity diffusion region,
The first wiring layer is provided separately from the first wiring at a portion overlapping the second impurity diffusion region and the second wiring as viewed from the direction perpendicular to the substrate surface. It is provided with reinforcing wiring electrically connected to the diffusion region,
For the cell, when the substrate or well potential and the power supply potential are shared, the second wiring and the reinforcing wiring are electrically connected by providing a contact hole, while the substrate or well potential and the power supply potential are connected. A layout design method comprising the step of electrically disconnecting the second wiring and the reinforcing wiring from each other.

A layout design method using a cell library,
At least one of the cell data included in the cell library is:
A first impurity diffusion region formed on the substrate surface;
Is formed separately from said first impurity diffusion region prior Symbol substrate surface, a second impurity doped region for supplying a substrate or well potential,
The first wiring layer formed on the upper layer of the substrate is provided so as to overlap the first impurity diffusion region when viewed from the direction perpendicular to the substrate surface, and is electrically connected to the first impurity diffusion region. A first wiring for supplying a power supply potential to the first impurity diffusion region ;
The second wiring layer formed above the first wiring layer is provided so as to overlap with the second impurity diffusion region when viewed from the direction perpendicular to the substrate surface. And a second wiring for supplying a power supply potential to the first impurity diffusion region, and
The first wiring extends to a portion of the first wiring layer that overlaps the second impurity diffusion region and the second wiring when viewed from the direction perpendicular to the substrate surface.
For the cell, when the substrate or well potential and the power supply potential are shared, the first wiring and the second impurity diffusion region are electrically connected by providing a contact hole, while the substrate or well potential is provided. A layout design method comprising the step of electrically disconnecting the first wiring and the second impurity diffusion region when separating the power supply potential from the power supply potential.