JP3655899B2 - Flat panel display control apparatus and driving method thereof - Google Patents

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【0001】
【発明の属する技術分野】
この発明は、文字、図形、映像等を表示する平面型の表示パネルでなる平面表示パネルの制御装置及びその駆動方法に関するものである。
【0002】
【従来の技術】
従来、放電し得るガス媒体を挟んで併設された複数の線状電極をマトリクス状に配設し、選択された両電極間に電圧を印加することにより、両電極の交点でガス放電させるようにした平面表示パネルとして、例えば日本国特開平3−160488号公報、特開平2−90192号公報及び実開平3−94751号公報に示すものがある。
【0003】
しかしながら、上述した従来例に係る平面表示パネルは、透光性を有する2枚の絶縁基板を貼り合わせて空間を作り、空間内にマトリクス状の放電用電極を形成するように各基板に電極をそれぞれ設けて空間を隔てて対向配置させると共に、各電極毎に放電空間を区画するための隔壁を設ける構造となっているため、マトリクス状に対向配置した電極を選択することで表示制御を行うようになっていて、各表示セル毎に独立して表示制御することができなかった。また、上述した構造により表示パネルの平面厚さが厚くならざるを得なかった。
【0004】
また、従来、気体放電を利用して表示を行う平面型のパネルとして、1983年11月発行、大脇、吉田著の「プラズマディスプレイ」に記載されているものがある。このパネルは、放電空間を挟んでマトリックス状に対向するガラス等の絶縁体で被覆された櫛形電極を配置することにより構成され、また、行もしくは列をなす表示セルは、単一の櫛形電極により一括して駆動される。
【0005】
また、表示制御は、行列をなす櫛形電極を用いて走査側の櫛形電極を順次駆動し、選択された櫛形電極とマトリクス対向する電極間にある表示セルに微少放電を発生させる書き込み動作とその書き込み動作により微少放電が発生した表示セルのみを選択的にしかも表示画面全体を発光させる維持動作、画面全体の表示セルの電気的な状態を揃えるための全面書き込み、全面消去動作という3つの動作によって行われている。
【0006】
さらに、映像表示を行うためには表示セルごとの輝度制御を行う必要があるが、制御、表示電極が多くの表示セルを同時に受け持っており、表示セルが2値動作(発光・非発光の2つの状態しか取り得ない)の特性を持つ関係上、特殊な方法を用いなければ階調表示ができず、例えば日本国特開平6−186927号公報に記載されるような駆動方式を採っている。
【0007】
これは、表示期間を輝度表現のために維持期間の異なる(維持期聞の輝度の異なる)複数期間に分割し、それぞれの期間において、表示データの書き込み、維持動作を行うことによりそれぞれの期間での輝度を組み合わせて階調表示を行う方式である。
【0008】
【発明が解決しようとする課題】
しかしながら、この従来のパネルの駆動方法は、対向したマトリクス電極を制御し表示放電を行うために、それぞれの電極は100以上の複数表示セルを一括制御することとなり、表示を行うためには、マトリクス配列した電極群を用い走査電極を順次走査することによる書き込み工程、マトリクス電極群に交互に維持電圧パルス印加し書き込みが行われた表示セルのみを発光表示させる維持工程、表示セル、非表示セルの電気的な状態を均一にするための全面放電、全面消去工程を時間的に順次行う必要がある。
【0009】
また、このようなシーケンス制御を行うためには、表示セル個々の放電開始電圧値、放電を維持するための最小の電圧値、書き込み放電を発生させるための書き込み電圧値等製造工程中で大きな個体差の発生し得る放電セルの特性に大きく依存する制御を行わざるを得ず、特に、放電維持の為の電圧は、高電圧側では放電開始電圧に、低電圧側は最小維持電圧によって制限されるために、10〜20V程度の幅しか無いことが多い。
【0010】
以上の理由により、表示を安定的に行うための制御マージンを大きく取れず、表示維持の電圧、書き込みのための電圧、放電開始のための電圧等を表示パネル個々に調整する必要があり、動作を続けることによりこれらの電圧値が変動すると再調整の必要があった。また、複雑に絡み合った表示セルの特性が1枚の表示パネルにおいても大きく変動することにより製品歩留まりの低下という問題があった。
【0011】
さらに、上述したように従来の気体放電パネルの階調制御方式では、データの書き込み、表示維持という少なくとも2つの動作を階調表現できる組み合わせ回数行うこと、さらに、書き込み動作には少なくとも1〜2m秒必要であるため、表示の維持期間は書き込み期間を挟み込んで不連続となる。
【0012】
階調表現としては、1シーケンス(約16ms:フレーム周波数60Hz)で終了するように制御が行われるが、1シーケンス内では時間的に連続的な輝度制御が不可能なために、表示の階調表現(パネル駆動による設計的な階調表現)と人間の目による輝度変化の知覚に対する不整合が生じる。このため、擬似輪郭と呼ばれる階調の不連続点が知覚され、映像表示の品質が大きく低下するという問題も含んでいた。
【0013】
この発明は上述した点に鑑みてなられたもので、1表示セル毎に個別駆動が可能な平面表示パネルの表示セル毎に独立した個別電極に対し個々にスイッチング制御して階調制御することができる平面表示パネルの制御装置を得ることを目的とする。
【0014】
また、1表示セル毎の個別駆動が可能である電極構造、パネル構造を持つ表示パネルに対して、表示セル個々が持つ放電特性、特に、放電開始電圧と最小放電維持電圧の差によらず放電の維持制御を可能とし、十分大きな放電制御のマージンを得ること、さらに放電安定化のための動作を一定期間毎に挿入することにより安定した放電維持を可能とすることができる平面表示パネルの駆動方法を得ることを目的とする。
【0015】
さらに、1シーケンス内での連続した時間範囲で放電制御を行うことにより表示輝度が1つのまとまった期間で表現できるようにすることで映像表示に適した階調表示を可能とすることができる平面表示パネルの駆動方法を得ることを目的とする。
【0016】
【課題を解決するための手段】
この発明に係る平面表示パネルの制御装置は、表示画面を構成する全表示セルを一括または任意の表示セルを部分的に駆動する共通電極と、表示セル1セル毎に個別駆動する個別電極とを備えた平面表示パネルに対し、上記個別電極に単位時間内に印加するパルスの数によって輝度を変化させて階調表示する駆動回路を備えることで、表示セル毎に独立した電極に対して個々にスイッチング制御して階調制御することができるものである。
【0017】
また、上記駆動回路は、上記個別電極に単位時間内に印加するパルスとして、放電表示を行うために電圧維持するための維持パルスとこの維持パルスに対しパルス幅が幅狭の放電発光を抑制するための消去パルスの印加の制御に基づいて階調表示することで、消去パルスが印加された期間は放電表示を停止させることができ、階調表示を行うことができるものである。
【0018】
また、上記平面表示パネルは、複数の表示パネルを行列配置して組み合わせた表示モジュールを構成要素とし、列方向に配列された表示モジュールがカスケード接続され、かつ各表示モジュールが電源に対して並列接続されてなり、各表示モジュールの駆動回路に制御信号を与える信号処理回路として、固有アドレス情報を記憶してなるアドレス情報記憶部と、入力されるデータをスルーさせると共に上記固有アドレスとデータ中の表示有効信号の位置から自己が表示するデータを取り出すための入力信号制御部と、上記入力信号制御部からスルーされたデータをカスケード接続された隣接する表示モジュールに出力させるためのスルーデータ用出力バッファと、書き込み制御信号に基づいて上記入力信号制御部により取り出されたデータを書き込むと共に読み出し制御信号に基づいてデータの読み出しを行うメモリと、上記入力信号制御部により取り出されたデータに基づいて共通電極及び個別電極駆動パルスを生成する表示用パルス生成器と、上記表示用パルス生成器から出力される共通電極駆動パルスをカウントするカウンタと、上記カウンタによりカウントされたパルス数を階調データに数値変換するためのルックアップテーブルと、上記ルックアップテーブルを介した階調データと上記メモリから読み出された個別電極駆動用表示データとの比較に基づいて個別電極の制御データを出力する表示データ生成器と、上記表示用パルス生成器及び上記表示データ生成器の出力を個別電極駆動回路及び共通電極駆動回路に出力する出力バッファとを備えることで、表示モジュールを組み合わせた際のデータ制御を行う場合に、各表示モジュールのアドレスに対応する表示データを取り込み、データに応じた個別制御が可能にする。
【0019】
また、この発明に係る平面表示パネルの駆動方法は、複数のセルのそれぞれに共通に駆動される共通電極及び個別に駆動される個別電極を並設し、上記共通電極に電圧パルスを印加して上記共通電極及び上記個別電極上に設けられた誘電体層上に放電による発光を生起させる平面表示パネルに対し、上記個別電極に電圧パルスを印加して上記誘電体層上に蓄積された壁電荷の極性を反転させるステップと、その後に、上記共通電極に電圧パルスが印加して上記極性の反転による壁電荷の電界が加わるようにするステップとを有することで、共通電極で発生させる放電は、1つのパルスで放電の開始と消去放電による表示セルの初期化が行われるため、表示動作を行わせるための動作マージンが大きく、さらに一定間隔で全個別電極に表示初期化パルスを挿入することで共通電極を駆動することによる放電が不安定になった場合でも表示を安定に維持できる機能を持つため非常に安定な表示が可能とする。
【0020】
また、上記共通電極に印加される一定の電圧パルス数を1シーケンスとしたときに、1又は複数のシーケンス毎に上記個別電極に上記電圧パルスを印加することを特徴とするものである。
また、上記共通電極に印加される電圧パルスは、その電圧パルスの立ち上がり時に上記極性の反転による壁電荷の電界が加わって放電を開始させ、その電圧パルスの立ち下がり時にその放電による壁電荷によって消去放電を起こさせるようにすることを特徴とするものである。
【0021】
また、上記共通電極に印加される電圧パルスは、放電開始電圧以下の第1の電圧パルスと、この第1の電圧パルス期間内に重畳される第2の電圧パルスとでなり、放電開始電圧以上の電圧値を有する複合電圧パルスであることを特徴とするものである。
【0022】
また、上記第1の電圧パルスの立ち下がり時に上記壁電荷によって消去放電を起こさせることを特徴とするものである。
また、上記共通電極への複合電圧パルスにより消去放電を起こさせた後、上記個別電極に電圧パルスを印加して放電を停止させるステップを有することを特徴とするものである。
【0023】
また、上記共通電極に電圧パルスを印加して放電を生じさせた際に、放電を維持すべき表示セルの個別電極に対しては放電維持領域における電圧を印加すると共に、放電を停止すべき表示セルの個別電極に対しては放電抑制領域における電圧を印加することで、共通電極に放電の維持機能を持たせ、全表示セルを一括で駆動でき、表示の制御はより低い周波数で個別電極を駆動することで行うことが可能であるため、回路構成が簡単になり、つまり電力の大きな回路は共通電極駆動に集中でき、個別電極駆動はより低電圧、低消費電力の回路で構成できることになり、安価であり、信頼性の高い平面表示パネルの製造を可能にする。
【0024】
また、上記共通電極に印加される一定の電圧パルス数を1シーケンスとしたときに、そのシーケンスの1部の電圧パルス数に対応して放電を維持する放電維持謹領域の電圧を個別電極に印加して表示維持期間とし、その1シーケンスの他の部分の電圧パルス数に対応して放電を停止させる放電抑制領域の電圧を個別電極に印加して表示抑制期間として、階調表示を行うことで、階調表示が1シーケンス中で連続的な期間の設定で可能になることより、階調性のある高品位な表示が可能となり、映像表示に適した階調表示を可能にする。
【0025】
また、上記1シーケンスの前半部分を表示維持期間とし、その後半部分を表示抑制期間とすることを特徴とするものである。
【0026】
さらに、上記1シーケンスとして上記共通電極に印加する一定の電圧パルス数は、階調数以上であって、1階調につき複数の電圧パルス数を割り当てたことを特徴とするものである。
【0027】
【発明の実施の形態】
実施の形態1.
図1はこの発明の実施の形態1に係る平面表示パネルの全体を示す概略構成図である。
図1に示すように、本実施の形態に係る平面表示パネルとしてのカラーフラットパネルは、表示部と駆動部が一体となった取り扱いが容易な表示パネルで、64ドットの表示パネルAが4枚で成る256ドット表示ユニットを基準とし、各表示パネルの裏面側には端子変換基板B及び個別電極駆動回路Cが設けられ、これら4枚の表示パネルAに対しパルス回路/信号処理回路Dが設けられる。
【0028】
図2と図3は上記表示パネルを構成する第1の透明基板としてのフロントガラス基板と第2の基板としてのバックガラス基板上の構成を示すそれぞれ部分斜視図であり、さらに、図4は図3のa−a’線断面図、図5はバックガラス基板上の排気溝を示す構造図である。
【0029】
図2の(a)に示すように、フロントガラス基板1上には、表示画面を構成する全表示セルを一括または任意の表示セルを部分的に駆動するための共通電極2と、表示画面を構成する表示セル1セル毎に個別駆動するための個別電極3との一対の電極が複数併設されて電極群を構成している。
【0030】
また、これら一対の電極を被覆して成る誘電体層4及び保護膜層5が設けられており、表示画面を構成する表示セル間の位置に対応する個別電極3の上には、電極取り出し用のリードピン6が立設されている。なお、3bは個別電極3の母電極3a及び共通電極2に接続されている透明電極である。
【0031】
また、図2の(b)に示すように、フロントガラス基板1上には、個別電極3のリードピン6と同様に、表示セル間の位置に対応する共通電極2の上に電極取り出し用のリードピン7が立設されており、これらリードピン6と7は、上記共通電極2及び上記個別電極3の母電極材料と同じ金属材料を主成分とするペーストまたはロウ材により上記共通電極2及び上記個別電極3の母電極に融着している。なお、共通電極のリードピンの取り出し部付近を示す図2の(b)において、破線部分は誘電体層4下の電極パターンを示す。
【0032】
一方、図3及び図4に示すように、上記フロントガラス基板1上に設けられた上記共通電極2及び個別電極3が対向するバックガラス基板10の対応部分には、矩形でなり所望の深さを有する凹部11がそれぞれ刻設されて各表示セルの放電空聞を形成しており、該凹部11の底面には白色ガラスまたは金属でなる反射層(図示せず)を介して赤、緑、青の蛍光体層12a,12b,12cが塗布されている。また、このバックガラス基板10には、上記リードピン6及び7と対向する位置に上記リードピン6及び7を表示画面の背面側に引き出すための電極取り出し用スルーホール13が刻設されている。
【0033】
また、上記凹部11の深さTは、放電に関与する1表示セル内の共通電極と個別電極との間隙tが通常100μmであるのに対し、3倍以上の300〜600μm程刻設され、放電空間の厚みを厚くして輝度を上げるようにしている。
【0034】
さらに、図5に示すように、バックガラス基板10に刻設された凹部11によって形成される各表示セルの放電空間の間には排気溝14が設けられ、バックガラス基板に形成される後述する排気用スルーホールと連通されていて、真空空排気時の不純ガスの経路を確保できるようにしている。
【0035】
上記の如く構成されたフロントガラス基板1とバックガラス基板10は、フロントガラス基板1上に立設したリードピンをバックガラス基板10のスルーホールを経て外部に延出させるべく嵌め合わせ表示パネルを組み立てて封止するが、このとき、図6に示すように、リードピン6を、電極に融着される下端部6aを細長い先端部6bより大径にし、電極取り出し用スルーホール13を、上記リードピン6の下端部6aが嵌挿される大径部13aと、上記リードピン6の先端部6bが延出される小径部13bとの2段でなる段差形状とすることにより、リードピン6の位置合わせとフロントガラス基板1とバックガラス基板10の無用なギャップの発生を防ぐようにしている。なお、ピンリード7も同様な形状でなる。
【0036】
また、図7に示すように、上記フロントガラス基板1のリードピン6の融着部付近に、上記フロントガラス基板1とバックガラス基板10の封止時に封止材の表示セルヘの流入を防止する封着用ガード15を設けることにより、封止材の放電セルヘの流入を防止できるようにすることができる。
【0037】
次に、上記の如く構成を有する平面表示パネルの製造方法について説明する。図8ないし図11は平面表示パネルの製造工程図を示し、図8と図9はフロントガラス基板1の製造工程図、図10はバックガラス基板10の製造工程図、図11はフロントガラス基板1とバックガラス基板10を嵌め合わせて表示パネルを組み立て封止する最終工程図である。
【0038】
フロントガラス基板1部の製造工程を図8及び図9を参照して説明する。
まず、図8の(a)に示すように、全面に個別電極の透明電極部が設けられたフロントガラス基板1に対し、エッチングエ程を経て透明電極のパターニングを行い図8の(b)に示す如く透明電極パターンを形成する。
その後、図8の(c)に示す如くスクリーン印刷法により共通電極2及び個別電極3の母電極を形成する。
【0039】
さらに、続く図9の(d)に示すように、共通電極2及び個別電極3上に、スクリーン印刷法により共通電極2及び個別電極3の電極取り出し用窓が設けられた絶縁体で成る誘電体層4を被覆する。
その後、図9の(e)に示す如く、電極取り出し用窓を介して共通電極及び個別電極上にリードピン6及び7を立設し、その後、さらに真空蒸着法により保護膜5を形成する。
【0040】
また、バックガラス基板10部の製造工程を図10を参照して説明する。
まず、図10の(a)に示すバックガラス基板10に対し、図10の(b)に示すように、サンドブラストにより、該ガラス基板上に表示画面を構成する各表示セルの放電空間を形成するための凹部11と、上記共運電極2及び上記個別電極3上に立設されるリードピン6及び7を表示画面の背面側に引き出す電極取り出し用スルーホール13a及び13bと上記排気溝14に連通する排気用スルーホール15を刻設する。
【0041】
そして、図10の(c)に示すように、スクリーン印刷法を利用して表示セルを形成する各凹部11の底面に白色ガラスまたは金属でなる反射層(図示せず)を介して赤、緑、青の蛍光体層12a,12b,12cを形成する。
【0042】
次に、このようにして構成されたフロントガラス基板1部とバックガラス基板10部は、図11の(a)に示すように、フロントガラス基板1のリードピン6及び7をバックガラス基板10のスルーホール13を経て外部に延出させるべく嵌合させてパネルを組み立て、組み立てられたこれら基板は、図11の(b)に示すように、フリットガラスが塗布されて封着されて封止層16が形成され表示パネルが形成される。なお、17は排気用ガラス管である。
【0043】
従って、上記実施の形態1によれば、第1の透明基板と、この第1の透明基板上に設けられた一対の電極と、上記一対の電極と対向する部分に凹部が設けられて表示セルの放電空聞を形成する第2の基板とを備えたので、表示パネルの1表示セル毎に個別駆動が可能であり、かっ平面厚さを薄くすることができる放電空間の構造を有する平面表示パネルを得ることができる。
【0044】
また、上記第1の透明基板上に設けられた一対の電極は、上記第1の透明基板上に複数併設されて電極群を構成したので、複数の放電セルの電極構成を容易に形成することができる。
【0045】
また、上記凹部は、矩形でなり所望の深さを有することにより、放電空間を区画するための隔壁を設けることなしに、かつ電極形成に関係なく放電空間を直接形成して、表示パネルの平面厚さを薄くすることができる。
【0046】
また、上記凹部は、300〜600μmの範囲の深さを有することにより、放電空間の厚みを厚くして輝度を上げることができる。
【0047】
また、上記第1の透明基板上に設けられて上記一対の電極を被覆する誘電体層を設けたので、外部への電荷の拡散を防いで電荷を放電セル内に閉じ込めることができる。
【0048】
また、上記第2の基板の上記凹部の底面に蛍光体層を設けたことにより、カラー表示を容易に行うことができ、均一な輝度を得て映像の均一性を得ることができる。
【0049】
また、上記第2の基板の上記凹部の底面と上記蛍光体層との間に反射層を設けたことにより、蛍光体の発光を前面に出すことができる。
【0050】
また、上記一対の電極は、上記第1の透明基板上に設けられて表示画面を構成する全表示セルを一括または任意の複数の表示セルを部分的に同時駆動する共通電極と、上記第1の透明基板上に設けられて表示画面を構成する表示セル1セル毎に個別駆動する個別電極とを有することにより、表示パネルの1表示セル毎に個別駆動が可能であり、かつ平面厚さを薄くすることができる電極構造を有する平面表示パネルが得られる。
【0051】
また、上記第2の基板に形成される凹部の深さは、放電に関与する1表示セル内の共通電極と個別電極との間隙の3倍以上とすることにより、放電空間の厚みを厚くして輝度を上げることができる。
【0052】
また、上記第2の基板に形成される各表示セル間に排気溝を設けると共に、上記第2の基板に上記排気溝と連通される排気用スルーホールを設けることにより、真空排気時の不純ガスの経路を確保できる。
【0053】
また、上記第1の透明基板上の表示画面を構成する表示セル間の位置に設けられる上記共通電極及び上記個別電極上にリードピンを立設すると共に、上記第2の基板の上記リードピンと対向する位置に上記リードピンを表示画面の背面側に引き出す電極取り出し用スルーホールを設けたので、電極を表示画面の背面側に容易に引き出すことができる。
【0054】
また、上記リードピンは、上記共通電極及び上記個別電極の母電極材料と同じ金属材料を主成分とするペーストまたはロウ材により上記共通電極及び上記個別電極の母電極に融着したので、リードピンを電極上に強固に形成することができる。
【0055】
また、上記リードピンは、電極に融着される大径の下端部を有し、上記電極取り出し用スルーホールは、上記リードピンの下端部が嵌捧される大径部と、上記リードピンの先端部が延出される小径部とでなる段差形状を有することにより、リードピンの位置合わせを容易に行うことができると共に第1と第2のガラス基板の無用なギャップの発生を防止することができる。
【0056】
また、上記リードピンの融着部付近に、上記第1と第2の基板の封止時に封着用ガードを設けることにより、封止材の表示セルヘの流入を防止することができる。
【0057】
また、この実施の形態1によれば、第1の透明基板上に個別電極の透明電極をパターニングする工程と、該透明電極が形成された第1の透明基板上に個別電極と共通電極の母電極を形成する工程と、上記第1の透明基板の個別電極と共通電極を被覆する誘電体層を形成する工程と、上記誘電体層の電極取り出し窓を介して上記個別電極と上記共通電極上にリードピンを立設するピン組み立て工程と、ピン組み立て工程を経た第1の透明基板上に保護膜を形成する工程とを有すると共に、上記第2の基板上に表示画面を構成する各表示セルの放電空間を形成するための凹部と上記共通電極及び上記個別電極上に立設されるリードピンを表示画面の背面側に引き出す電極取り出し用スルーホール及び排気用スルーホールを刻設する工程と、上記表示セルを形成する各凹部の底面に蛍光体層を形成する工程とを有し、かつこれら工程を経た第1の透明基板のリードピンを第2の基板のスルーホールを経て外部に延出させるべく第1と第2の基板を畝合させてパネルを組み立てる工程と、組み立てられた第1と第2の基板を封着する工程とを有することにより、表示パネルの1表示セル毎に個別駆動が可能であり、かつ平面厚さを薄くすることができる電極構造を有する平面表示パネルを容易に製造することができる。
【0058】
実施の形態2.
上記実施の形態1によれば、フロントガラス基板1とバックガラス基板10は、フロントガラス基板1のリードピン6及び7をバックガラス基板10のスルーホール13を経て外部に延出させるべく族合させてパネルを組み立て、組み立てられたこれら基板は、フリットガラスが塗布されて封着され封止層16が形成され表示パネルが形成されて、表示パネルの1表示セル毎に個別駆動が可能であり、かつ平面厚さを薄くすることができる電極構造を有する平面表示パネルが得られるが、この実施の形態2では、上述した如く電極構造を有する平面表示パネルを駆動制御する制御装置について詳細に説明する。
【0059】
図12は各表示セルを放電管として表した平面表示パネルの等価回路図である。図12に示すように、平面表示パネルは、1画素に対応する1表示セルとして、赤、緑、青の蛍光体層を塗布した3つのセル単位でなり、それら1表示セルが複数備えられてなり、各セルの共通電極2には共通電極駆動部20からの同一駆動波形のパルスが供給され、各個別電極3としての個別電極Rnm,Gnm,Bnm(n,mは自然数)には個別電極駆動部21からそれぞれ個別の駆動波形のパルスが供給されるようになっている。
【0060】
なお、共通電極は1パネルを一括駆動する場合は同一駆動波形で各セルを駆動する。また、1表示パネルを複数のブロック毎に分割した共通電極を用いる場合には同一駆動波形または表示駆動部の位相を分割毎にシフトさせた駆動波形で駆動する。
【0061】
図13は上記共通電極駆動部20及び上記個別電極駆動部21でなる駆動回路のブロック構成図を示すもので、2画素6セルを駆動する場合を示すものである。
【0062】
図13に示すように、各セルの共通電極2に接続されて駆動パルスを供給する共通電極駆動部20の構成としては、電源350Vに接続されたオープンドレインのFETでなるスイッチング素子Q1と、200Vの電圧が印加されるダイオードD1と、特性の等しいFETを対称的に接続してなるプッシュプル駆動型のスイッチング素了Q2及びQ3とでなるスイッチング制御部20aと、これら各スイッチング素子Q1〜Q3のゲートに制御パルスを供給する共通電極側制御パルス供給部20bとを備えている。
【0063】
また、個別電極駆動部21の構成としては、個別電極3としての各個別電極R11,G11,B11,R21,G21,B21毎に、電源200Vと接地端GNDとの間に接続された特性の等しいFETを対称的に接続してなるプッシュプル駆動型のスイッチング素子QR11aとQR11b,QG11aとQG11b,QB11aとQB11b,QB21aとQB21b,QG21aとQG21b,QR21aとQR21bでなるスイッチング制御部21aと、これら各スイッチング素子のゲートに制御パルスを供給する個別電極側制御パルス供給部21bとを備えている。
【0064】
図14は上述した駆動回路による輝度階調の表示のための各電極への駆動波形を示すものである。基本的に、本表示パネルは、入力パルスに対して2値動作(表示する/表示しない)の2つの状態しか取り得ない。従って、パルス自体の強弱により輝度を変化させることはできない。表示は連続した表示維持パルスを印加することによって行い、輝度の変化(階調)は共通電極に印加するパルスーパルス間の期間内に挿入され個別電極に単位時間内に印加するパルスの数によって制御する。
【0065】
図14に示すように、共通電極2に対しては、制御パルス供給部20bからのパルス供給により、スイッチング素子Q1とQ2をONさせスイッチング素子Q3をOFFさせることで350Vのプライミングパルスを供給して放電を開始させ、それ以降は、スイッチング素子Q1をOFFさせスイッチング素子Q2とQ3をON/OFFさせることで200Vに低下させた表示維持パルスを供給する。
【0066】
個別電極に対しては、1シーケンス内のパルス数を決め、全パルスが個別電極に印加された場合に最高輝度、個別電極に印加するパルス数を減らしていくことによりその個別電極で駆動されているセルの輝度を低下させる。
【0067】
例えば、個別電極R11に対しては127回のパルスを供給することで127階調の輝度を、個別電極G11に対してはn階調の場合にn回のパルスを供給することで最高輝度を、個別電極B11に対しては1回のパルスを供給することで最も暗い絵の場合の1階調を、個別電極R21に対してはパルスの供給を停止させて非点灯状態とし、同様に、個別電極G21に対しては127回のパルスを供給することで127階調の輝度を、個別電極B21に対しては1回のパルスを供給することで1階調の輝度をそれぞれ制御することができる。
【0068】
従って、個別電極の働きは、表示期間中に放電表示を維持することが可能な階調数に応じたパルスを印加し、非表示期間に維持パルスの印加を停止する制御を行う。なお、個別電極にパルス入力が行われた次の共通電極のパルスまで発光表示が行われ、個別電極へのパルス印加停止後は共通電極にパルスが入力されても発光が発生しない。
【0069】
また、図15は図13に示す駆動回路の変形例を示すものである。
図15に示す駆動回路は、図13に示す駆動回路に対し、スイッチング制御部の構成が異なる。すなわち、スイッチング制御部として、電源200Vと接地端GNDとの間に接続された特性の等しいFETを対称的に接続してなるプッシュプル駆動型のスイッチング素子でなる個別電極駆動スイッチ部21aaの他に、電源200Vと接地端GNDとの間に接続された特性の等しいFETを対称的に接続してなるプッシュプル駆動型のスイッチング素子でなる一括駆動スイッチ部21abと、個別電極駆動スイッチ部21aaと一括駆動スイッチ部21abの各一対のFETの接続点間にそれぞれ設けられたダイオードの逆並列接続体群21acとを備えている。
【0070】
図16は上述した図15に示す駆動回路による輝度階調の表示のための各電極への駆動波形の説明図を示すものである。放電表示を行うためには、維持パルスを印加した後、次回の放電表示を助けるために一定期間の電圧維持時間を必要とする。この電圧維持を行わずにパルスを切った場合、次回の放電発光が抑制される。
【0071】
この現象を利用し、駆動回路により、個別電極に比較的幅広の維持パルスを印加する波形と比較的幅狭の短い時聞の維持パルス(消去パルス)を印加する場合の制御を行うことで階調表示を行うことができる。
【0072】
すなわち、図16の(a)に示すように、最高輝度時には個別電極(個別電極G11の波形参照)へは幅の広いパルスが個別電極に印加する全パルスに対して与えられるが、中間輝度のセルに対してはシーケンスの途中から細幅の消去パルスが個別電極(個別電極R11,G21の波形参照)に与えられる。
【0073】
このことにより、幅狭の消去パルスが印加された期間は放電表示が行われなくなる。この結果、表示輝度が低下し中闇の輝度が達成される。なお、個別電極に適切な細い幅のパルスを印加することで共通電極のパルスでは発光を発生できなくすることが可能である。
【0074】
ここで、図16の(a)に部分的に拡大して示すように、比較的幅広の維持パルスとは期間IとIIの幅を有し、また、比較的幅狭の維持パルスとは期間Iの幅を有する。さらに、これら期間IとII、比較的幅広の維持パルスと比較的幅狭の維持パルスとの間の期間III、比較的幅狭の維持パルス印加後の期間IV、図16の(b)に示すように、一括駆動スイッチ部21abと個別電極駆動スイッチ部21aaをスイッチング制御することにより達成される。
【0075】
例えば期間Iは、一括駆動スイッチ部21abのハイサイド側FETがON、ローサイド側FETがOFFに制御され、個別電極駆動スイッチ部21aaのハイサイド側FETがOFF、ローサイド側FETがOFFに制御される。また、期間IIは、一括駆動スイッチ部21abのハイサイド側FETがOFF、ローサイド側FETがOFFに制御され、個別電極駆動スイッチ部21aaのハイサイド側FETがON、ローサイド側FETがOFFに制御される。さらに、期間III及びIVは同様にして図16の(b)のように制御される。
【0076】
次に、図17は平面表示パネルのシステム構成図である。図17に示すように、8×8ドットの表示ユニットを4つ組み合わせてなる表示モジュール30を構成要素として表示部を構成し、各表示モジュール30は列方向(走査線方向)に沿って配列されたもの同士が映像信号、制御信号を共有し、カスケード接続されてなる。
【0077】
また、電源40はそれぞれ表示モジュール30毎に並列供給されることにより表示モジュール30間で電圧降下が生じないように並列接続される。
【0078】
図18はカスケード接続された各表示モジュールの駆動回路に制御信号を与える信号処理回路を示す構成図である。図18に示される信号処理回路50は、固有のアドレス情報を記憶してなるモジュールアドレス情報記憶部51と、入力されるデータをスルーさせると共に上記固有アドレスとデータ中の表示有効信号の位置から自己が表示するデータを取り出すための入力信号制御/表示制御部52と、上記入力信号制御/表示制御部52からスルーされたデータをカスケード接続された隣接する表示モジュールに出力させるためのスルーデータ用出力バッファ53と、書き込み制御信号に基づいて上記入力信号制御/表示制御部52により取り出されたデータを書き込むと共に読み出し制御信号に基づいてデータの読み出しを行うメモリ54と、上記入力信号制御/表示制御部52により取り出されたデータに基づいて共通電極及び個別電極駆動パルスを生成する表示用パルス生成器55と、表示用パルス生成器55から出力される共通電極駆動パルスをカウントするパルスカウンタ56と、パルスカウンタ56によりカウントされたパルス数を階調データに数値変換するためのルックアップテーブル57と、ルックアップテーブル57を介した階調データとメモリ54から読み出された個別電極駆動用表示データとの比較に基づいて個別電極の制御データを出力する表示データ生成器58と、表示用パルス生成器55及び表示データ生成器58の出力を個別電極駆動回路及び共通電極駆動回路に出力する出力バッファ59と、上記表示用パルス生成器55にクロックを与えるクロック生成器60とを備えている。なお、DATA(R),DATA(G),DATA(B)はそれぞれ8ビットでなるRGBデータ、Vsyncは垂直同期信号、Hsyncは水平同期信号、DENBはデータイネーブル信号、DCLKは同期信号を示す。
【0079】
カスケード接続された横並びの各表示モジュール30は、それぞれ別々の固有のモジュールアドレスがモジュールアドレス情報記憶部51にあらかじめ付与されている。また、表示及び表示制御用の信号は隣接する表示モジュールからスルー出力されており、このスルーされたデータ信号が入力信号制御/表示制御部52に供給される。
【0080】
入力信号制御/表示制御部52は、図19に示すように、固有アドレスデータとデータ中の表示有効信号(DATA、ENB)及び垂直、水平同期信号から自表示モジュールが表示するデータのスタート位置を計算しこの位置から表示データをサンプリングしメモリ54に保存する。
【0081】
具体的には、まず、垂直、水平方向の自モジュール位着を固有アドレス情報により見出す。これは表示モジュールが垂直、水平方向に対してどの位置に配置されているかという情報を固有アドレスが持つことにより実現され、固有アドレスの水平方向位置、垂直方向位置は固有アドレスのそれぞれの位置情報を表示モジュールの画素数に対応する16で乗算した数値である。
【0082】
水平位置方向は水平同期信号入力後ENBが有効になった時点からのどっとクロックをカウントし、固有アドレスに定められた位置(カウント値)までデータをスルーし、所定位置に達したクロックから16画素分のデータをサンプリングした後、以降のデータを再びスルーする。
【0083】
垂直方向位置に対しても水平位置情報と同様に垂直同期信号の入力で垂直方向のラインカウンタをリセットし、データの有効信号(ENB)が入力されたラインをカウントする。このカウント値が固有アドレスに定められた位置(カウンタ値)までデータをスルーし、所定位置に達したクロックから16画素分のデータをサンプリングした後、以降のデータを再びスルーする。
【0084】
この水平方向、垂直方向の処理を組み合わせることにより、表示モジュールが表示する表示データ中の16×16画素分のデータをメモリ54に書き込むこととするこのメモリ54は2段構成となっており、外部からの表示信号を書き込むメモリ部と表示の際に読み出しを行うメモリ部とをもつ。通常は、2つのメモリセルは書き込み、読み出しを表示の切り換え時の同期信号に合わせて交互にそれぞれの役目を交代する。
【0085】
図18に示す構成によれば、各表示ユニットに固有のアドレスを付与することで、表示ユニットを組み合わせた際、個々の表示ユニットの位置情報とすることができ、入力される表示データ、同期データより自己の表示モジュールの表示すべきデータを記憶し、そのデータに基づいて表示制御を行うことが可能となると共に、個々の表示モジュールの識別が可能となる。このことにより、データバスを通じて表示モジュールの固有アドレスと制御データを搬送することで指定された表示モジュールのみが制御データを受け取ることが可能となり、各モジュールの制御が固有アドレスに定められた位置(カウント値)までデータをスルーし、所定位置に達したクロックから16画素分のデータをサシプリングした後、以降のデータを再びスルーすることが可能となる。
【0086】
この表示制御の例としては、表示データのブランキング期間(データ無効時間)に表示モジュールの固有アドレスと表示データを入力することにより、例えば各モジュール間の輝度ばらつきを個々に補正するデータをモジュールに設定することが可能になり、均一な表示とするための調整作業の簡素化やメンテナンスの容易化が可能となる。
【0087】
図20の(a)と(b)は、上記パルスカウンタ56とルックアップテーブル57及び表示データ生成部58により個別電極制御を行うための階調データ作成に係る階調表示処理を説明するブロック図とフローチャートである。外部より表示モジュール内に展開される映像データは各色256階調(1670万色)の場合、赤(R)、緑(G)、青(B)データともに8ビットの2進データとして入力される。このデータは、表示モジュールの階調表現とは異なるためにデータのフォーマット変換を行う必要がある。表示モジュールでの階調表現のフォーマットは維持パルスの数によって表現される。従って、入力された2進フォーマットのデータをパルス数に変換する必要がある。
【0088】
しかし、通常、1シーケンスに入力される維持パルス数は、256パルスであるとは限らないため、2進映像データの大きさのみで表示データとすることはできない。このため、維持パルスを数えるパルスカウンタ56と2進映像データの大小比較時に数値変換のためのルックアップテーブル57を必要とする。ルックアップテーブル57は、入力されたデータに対して一定の規則性をもった大きさのデータを出力するように構成される。
【0089】
図21はルックアップテーブル57の入出力特性を示すもので、カウンタ56から出力される維持パルスの10ビット(1024)の入力に対して0〜255の値を昇順になるように割り当てている。その入出力特性は、維持パルス数、出力値ともに整数値であるため、とびとびの階段状のグラフとなり、このグラフの入出力曲線を変化させることで出力値に任意の維持パルス数を割り振ることが可能となる。
【0090】
入力に対して出力を自由に変化させることが可能なルリクアップテーブル57を用いることで、映像入力データと維持パルス数の大小関係の関連付けを行うことができ、1階調当たりの維持パルス数を制御し、表示セルの輝度の変調を行うことができる。
【0091】
すなわち、表示データ生成部58を、図20の(a)に示すように、8ビットコンパレータ58R、58G,58Bで構成し、例えば放電表示を伴う維持パルス印加時には、個別電極の制御データを“1”(表示パルス出力)、非表示状態とする制御を行う場合のデータを“0”(非表示状態)とすると、表示データ生成部58は、図20の(b)に示すように、カウンタリセット(垂直同期入力に同期)に基づいて表示用パルス生成器55から出力される共通電極駆動パルスをカウントアップした10ビットカウンタでなるパルスカウンタ56の出力をルックアップテーブル57で変換した値f(維持パルスカウント数)と表示映像データとの比較として、
f≦表示映像データの時はデータ“1”
f>表示映像データの時はデータ“0”
を求める。
【0092】
この比較演算は、表示モジュールのセル分繰り返され、個別電極へ与える各パルス毎に全表示データに対して行われ、図21に示す個別電極をスイッチング制御するための制御パルス供給部に転送されることにより、次の個別電極のパルスの有無、パルス形状、電圧値などに反映される。この制御により入力映像データに応じた輝度を各セルに対して表示可能にしている。
【0093】
従って、上記実施の形態2によれば、表示画面を構成する全表示セルを一括または任意の表示セルを部分的に駆動する共通電極と、表示セル1セル毎に個別駆動する個別電極とを備えた平面表示機に対し、上記個別電極に単位時間内に印加するパルスの数によって輝度を変化させて階調表示する駆動回路を備えたので、表示セル毎に独立した電極に対して個々にスイッチング制御して階調制御することができる。
【0094】
また、上記駆動回路は、上記個別電極に単位時間内に印加するパルスとして、比較的幅広の維持パルスと比較的幅狭の消去パルスの印加の制御に基づいて階調表示するようにしたので、消去パルスが印加された期間は放電表示を停止させることができ、階調表示を行うことができる。
【0095】
また、上記平面表示パネルは、複数の表示パネルを行列配置して組み合わせた表示モジュールを構成要素とし、列方向に配列された表示モジュールがカスケード接続され、かつ各表示モジュールが電源に対して並列接続されてなり、各表示モジュールの駆動回路に制御信号を与える信号処理回路として、固有アドレス情報を記憶してなるアドレス情報記憶部と、入力されるデータをスルーさせると共に上記固有アドレスとデータ中の表示有効信号の位置から自己が表示するデータを取り出すための入力信号制御部と、上記入力信号制御部からスルーされたデータをカスケード接続された隣接する表示モジュールに出力させるためのスルーデータ用出力バッファと、書き込み制御信号に基づいて上記入力信号制御部により取り出されたデータを書き込むと共に読み出し制御信号に基づいてデータの読み出しを行うメモリと、上記入力信号制御部により取り出されたデータに基づいて共通電極及び個別電極駆動パルスを生成する表示用パルス生成器と、上記表示用パルス生成器から出力される共通電極駆動パルスをカウントするカウンタと、上記カウンタによりカウントされたパルス数を階調データに数値変換するためのルックアップテーブルと、上記ルックアップテーブルを介した階調データと上記メモリから読み出された個別電極駆動用表示データとの比較に基づいて個別電極の制御データを出力する表示データ生成器と、上記表示用パルス生成器及び上記表示データ生成器の出力を個別電極駆動回路及び共通電極駆動回路に出力する出力バッファとを備えたので、表示モジュールを組み合わせた際のデータ制御を行う場合に、各表示モジュールのアドレスに対応する表示データを取り込み、データに応じた個別制御が可能になる。
【0096】
実施の形態3.
次に、この実施の形態3では、実施の形態1により説明された電極構造を有する平面表示パネルの駆動方法について説明する。この実施の形態3では、表示画素を10×10mmとし、表示セルの大きさは3×9mm、共通電極2一個別電極3間の電極ギヤツプを100μmとし、さらに、放電ガス(Ne−Xe(5%))500Torrを放電空間の高さ600μm中に封止している。
【0097】
図22は図13に示す個別電極駆動部21の制御パルス供給部21bの内部構成をさらに詳細に示している。また、図23は平面表示パネルを駆動するための駆動シーケンスの一例を示している。本平面表示パネルは、図12のように構成されているため、1対の共通電極駆動回路と表示セル数分の個別電極駆動回路が必要となる。
【0098】
次に動作について説明する。通常、放電を用いた平面表示パネルでは、図24に示すように、1対の電極、ここでは、共通電極とそれに同一面内で対向する1つの個別電極に交互に高電圧パルスを印加し、放電セルの絶縁体上に蓄積される壁電荷を用いて放電を維持させる。
【0099】
しかし、この方法では、表示制御を行うためには、表示時に共通電極と同じ周波数の高電圧パルスを個別電極に印加しなければならず、個別電極の負荷が大きくなるために、共通電極の駆動と同程度の駆動素子が必要となる。
【0100】
また、共通電極のみに放電用の高電圧パルスを印加した場合には、図25に示すように、いずれかの共通電極に印加される電圧パルスで発生した放電により壁電荷が蓄積され、外部から印加する電圧を弱めるように作用する。このため、以降の電圧パルスでは各表示セル内での電圧は放電開始電圧に到達せず、つまり1回目の放電で発生した壁電位でパルスの電圧が負方向ヘクランプされ、放電開始電圧を越えなくなり、高電圧パルスを印加しているにも拘わらず放電が停止する。なお、放電開始電圧に到達した場合は、放電発光を発生するが、さらに壁電荷が蓄積され、外部の電圧を弱める方向に作用する。
【0101】
このような状況において、放電表示を維持するために、以下の駆動方法を採用した。まず、前述した共通電極への電圧パルス印加のみで放電が終了する現象に対して、図23に示すように、初期化パルスとして、共通電極への印加パルスの次に、全個別電極に放電維持電圧以上の波高値を持つ電圧V3のパルス入力を行う。 本実施の形態3では、V3=160Vとしたが、最低放電維持電圧(約130V)以上で、かつ放電開始電圧(約220V)以下の電圧であればよい。
【0102】
また、個別電極への印加パルスのパルス幅t5は、放電遅れおよび壁電荷の蓄積時間を考慮して3μ秒以上とし、パルス幅の上限はシーケンス全体の時間配分からのみ規定され、10μ秒とした。
【0103】
このようにすることで、共通電極への電圧印加で発生した放電により蓄積され、共通電極に印加される電圧を弱体化させる壁電荷を利用し、個別電極への電圧パルスで逆極性の壁電荷(共通電極に印加される電圧を補強する)を蓄積する作用を持たせることが可能となり、次回の共通電極への電圧パルス印加で確実に放電が開始するようになる。
【0104】
初期化パルスに対して、図26に示すように、通常の表示では、この共通電極、個別電極への電圧パルスの組み合わせによる放電は、共通電極への印加パルスで発生するが、共通電極へのパルスで放電が発生しない状態になっている場合には、共通電極への電圧パルスでは放電が発生せず、個別電極へのパルスで放電が発生する。
【0105】
このような場合には、個別電極での放電により壁電荷が共通電極へのパルスを補強する方向に働くため、次の共通電極へのパルス印加の際に、開始、消去放電が確実に発生するようになる。
【0106】
この制御により、放電が不安定な領域に移行した表示セルを定期的に初期化可能となり、安定した表示を行うことが可能となった。表示の輝度は、ある所定期間(約16ms)中に共通電極へ印加する電圧パルスの数により規定され、この期間を1シーケンス期間としているが、本実施の形態3では、1シーケンス当たりの共通電極への電圧パルス印加数を、初期化、放電維持を含めて766回とし、放電安定のための個別電極への電圧パルスの印加は、図23に示すように、共通電極へ印加する電圧パルスと組み合わせてシーケンスの先頭でシーケンス毎に実施している。
【0107】
さらに、共通電極への電圧パルス印加で表示放電を発生させるためには、平面表示パネルの表示セルの放電開始電圧よりも十分高い電圧値のパルスを共通電極への印加パルスとすることで、放電開始を確実にすると共に、この放電で発生する壁電荷を十分大きくし、壁電荷により逆極性の放電開始電圧を保有するようにし、共通電極への印加パルスの立ち下げ時に消去放電と呼ばれる壁電荷のみが生成する電圧に起因する放電を発生させる。
【0108】
この現象により、図27に示すように、共通電極への電圧パルス印加終了後は表示セル内には壁電荷が存在しなくなる。もしくは存在しても非常に微弱な電荷となるために、次回の共通電極への電圧パルス印加時に放電を妨げる効果を持たなくなり、放電が共通電極へ印加する電圧パルス毎に発生するようになる。
【0109】
以上に述べたような放電を発生させるためには、共通電極に印加する電圧パルスは高電圧となり、波高値が大きくなるため、所定時間内にパルスを立ち上げ、立ち下げするにはパルスエッジを急峻にする必要があり、急峻なエッジを持つパルスを印加する場合には、回路的な難しさおよび放電の制御が難しくなる等の問題が発生する。
【0110】
このために、共通電極に印加するパルスは2段構成とし、2つの電圧パルスを重畳させた複合電圧パルスの形とし、放電を開始させない1段目のパルスでDC的なバイアスを印加し、2段目のパルスで放電開始電圧以上の電圧を印加することで、放電を発生させる。
【0111】
この方法により、表示セルに放電開始電圧が印加されてから駆動最高電圧に到達するまでの時間を短縮でき、表示セルの放電遅れ以前に電圧の印加を完了できるようになる。
【0112】
本実施の形態3では、図27に示すように、第1パルスの立ち上がりから第2パルスの立ち上がりまでの期間t1は、1段目のパルス発生回路のON時間と第2パルス発生回路のON時間の関係により1μ秒以上とする必要があった。
【0113】
また、放電セルの放電開始電圧が約220Vであることより、図27に示すように、電圧値V2の第1パルス、電圧値V1の第2パルスともに、波高値は160Vとし、重畳後の電圧値を320V(V1+V2)としている。
【0114】
第1パルスの波高値は、最低放電維持電圧よりも大きく放電開始電圧よりも小さい範囲から選択する必要があり、重畳された電圧パルスの最高電圧は、表示セルの絶縁層の耐電圧により制限されるために、350Vを超えないようにした。
【0115】
さらに、第1パルスの波高値に対して第2パルスの波高値を等しいか、もしくは第1パルスの波高値よりも大きくした方が表示に際し効率が良いこと、外部供給の電源数を減らせること、消去放電の確実な発生を保証できることより、実施の形態3では、第1パルス及び第2パルスの波高値を共に160V、重畳後の波高値を320Vとした。
【0116】
この時に印加する最高電圧パルスは、開始放電後に、表示セルに消去放電を発生させるのに十分な壁電荷を蓄積する電圧(320V)に設定しており、かつ図27に示す最高電圧維持期間t2を、壁電荷蓄積の遅れ時間に相当する3μ秒以上としているため、最高電圧維持期間t2中に消去放電を発生させるのに十分な壁電荷が蓄積される。
【0117】
これは、図28に示すように、最高電圧維持期間t2が短い間は放電が成長しないために、十分な輝度が得られず3μ秒以上の領域で安定することによる。
また、図27に示す第2パルスの立ち上がりから第1パルスの立ち下がり時間t2+t3は、10μ秒以下とした。
【0118】
これは、第1パルスの立ち下がりで消去放電を発生させるために、第2パルスの立ち上がりで蓄積された放電による壁電荷と共に高いエネルギー状態にある放電ガス中の空間電荷を用いて放電を発生しやすくするためである。
【0119】
これらの制御により、共通電極一の第1パルスの立ち下がり時に、壁電荷および空間電荷による消去放電が発生する。この消去放電の際には、共通電極、個別電極ともにOVに接続されることとなるために、共通電極、個別電極間の電位差はなく、壁電荷は蓄積されない。
【0120】
この現象により、表示セルの状態は、表示放電を行わない場合と同様な初期状態にリセットされる。この壁電荷の初期化を完全に行うために、共通電極への複合電圧パルスの立ち下がり時から次の複合電圧パルスまでの期間t4を5μ秒以上とし、消去放電による壁電荷の消去を完全なものとすることで、表示セルの初期化を行っている。
【0121】
この複合電圧パルス間の時間は、図29に示すように、短い時間範囲では十分な消去放電が発生しないために放電が安定せず輝度が低下し、4〜5μ秒以上の時間になるほど安定となっていることが判る。
【0122】
従って、共通電極に印加するパルスの形状は、つまり、図27により規定した各時間配分は、
t1>1μ秒
3μ秒<t2≦9μ秒
t3>1μ秒
とし、さらに時間制約として
t2+t3<10μ秒
t4>5μ秒
【0123】
ここで、図30に示すように、共通電極に印加する複合電圧パルスの生成は、1段目をプッシュプルのスイッチ回路で構成し、2段目はチャージポンプ回路で供給する。
【0124】
この回路では、2段目の電圧パルス印加こ際しては、平面表示パネルの固有負荷容量に対して十分容量の大きなコシデンサCdで充放電を行うが、チャージポンプ側のスイッチ回路はスイッチ回路周辺の寄生容量を駆動するだけで良いのでメインのスイッチング素子ほどの耐電力を持つ必要が無く回路を小型化できる。
【0125】
また、この回路では、表示パネルの要領へ充電した電荷はメインのスイッチング素子3に並列接続されたダイオードD1を通してほぼ駆動コンデンサCdに回収されるため、電力のロスは最小限に抑えられることとなる。
【0126】
ここで、この回路の詳細動作について図5により説明する。
第1パルスは、スイッチング素子Q3、Q4の状態により出力電圧がコントロールされ、スイッチング素子Q4がoff,スイッチング素子Q3がonの状態で、電圧V2が電極へ印加され、スイッチング素子Q3がoff、スイッチング素子Q4がonで、0V接地となる。
【0127】
第2パルスは、スイッチング素子Q1,Q2の状態がコンデンサCdを通して電極へ印加されることとなる。
まず、スイッチング素子Q1がoff、スイッチング素子Q2がon時には、コンデンサCdの片端は0Vに接地される。この状態では、コンデンサCdにはダイオードD2を通して充電され、コンデンサCd両端の電位はV2となる。
この状態で、スイッチング素子Q2をoffし・スイッチング素子Q1をonすると、接地されていたコンデンサCdの端子はV1電位となり、コンデンサCdの他端には0V(接地電位)から見ると、(V1+V2)の電圧が発生することとなる。この電位はスイッチング素子Q3を通して共通電極へ供給されることとなる。
【0128】
従って、共通電極へ印加する電圧波形は以下に示す手順でスイッチング素子をon/offすることで、図23、図27に示すような複合電圧波形となる。

Figure 0003655899
なお、各遷移状態時の1つ目の状態は貫通電流を防ぐための中間制御とする。
【0129】
さらに、個々の状態間の遷移(○9、○4、○6、○8)時はプッシュプルに接続されているスイッチング素子に貫通電流が流れないように、0.5μ秒程度の期間、この状態とし、パルス期間を決定するのは、○1、○3、○5、○9の期間とする。これらの遷移期間の幅は使用しているスイッチング素子(トランジスタ、FET)により決定されるTurn on,Turn off時間に相当する。
【0130】
また、この方式をとることにより、第1パルスの生成回路は、電力の回収回路を付加し、表示セル、パネルの容量負荷分への無効電力を回収する必要があるが、第2パルスのパネル容量負荷に対する充電電流分の電荷は、パルス除去時にスイッチング素子Q3のボディーダイオードD1を通してパルス生成コンデンサヘ還元されるため、パネルの容量負荷に対する電力消費は発生しなくなるというメリットがある。そして、この表示セルの表示放電制御は、個別電極に電圧バイアスを印加することによって行った。
【0131】
図31に示すように、本方式の表示セルでは、共通電極に印加される電圧パルスの波高値に依存する個別電極のDCバイアス値V4によって放電を継続する電圧領域と放電を停止する電圧領域が存在する特性を持つことが判っている。
【0132】
図31に規定されていない放電の抑制領域の上限は、表示パネルの放電開始電圧であり、本実施の形態3の表示パネルの場合、約220Vであるため、共通電極への複合電圧パルスの波高値が低い方がマージンが得やすい。
【0133】
共通電極へ印加する電圧値V1,V2を160V(V1+V2:320V)とした場合、放電抑制の制御マージンは約100V、放電維持の制御マージンは60Vと非常に大きくなっている。この特性を利用することで、表示を継続する表示セルには放電領域の電圧を、表示を消す表示セルには放電抑制領域の電圧を個別電極に印加することにより表示のon/off制御が可能となる。
【0134】
この制御によれば、図23に示すように、個別表示セルの表示のon,offや輝度変更(階調表示)は、対応する個別電極へのDC電圧印加期間を調整するだけで良く、共通電極に印加する複合電圧パルスに対してどの程度マスクする放電抑制領域のDC電圧(V4)印加期間を持つかという制御により、輝度変調(階調表現)が可能となる。
【0135】
このため、従来の気体放電パネルのように、輝度期間を複数組み合わせることにより輝度変調(階調表示)を行うのではなく、共通電極への複合電圧パルスをマスクする期間の制御により輝度変調(階調表示)を行うこととなり、個別電極への電圧パルス印加の周期は最大2回/(1シーケンス)となる。従って、数十KHzを超える周波数で駆動される共通電極とは異なり、耐電力の小さな回路を使用可能となり、集積化された駆動回路の使用が可能となった。
【0136】
ここで、輝度変調(階調表示)は外部から入力される表示データによって行われるが、本実施の形態3の如く、表示を256段階の輝度表示で行うものとすると、〜770回の共通電極に印加するパルスを相重複する256通りの期間に分割し、入力されるデータにより分割された期間を選択し、表示データに対応する個別電極を通して放電抑制電圧を印加する。この動作により、入力された表示データに応じた輝度を持つ表示を行うことが可能となる。
【0137】
階調間の輝度差は、階調表示の際に共通電極に印加される発光に寄与する(個別電極に放電抑制電圧が印加されていない)複合電圧パルスの数で生じるために、個別電極に放電維持電圧を印加した期間中の共通電極へ印加する複合電圧パルス数を、階調間、表示セル間で調整することにより、表示入力データに応じたさまざまな階調特性を持たせることが可能となる。
【0138】
この実施の形態3では、1階調に3複合電圧パルスを割り当てることで、入力データ表示輝度に直線的な相関を持たせ、輝度変調(階調表示)のため、個別電極の制御は、前述したように、個別電極の駆動周波数を下げるためにシーケンス先頭から所定輝度が得られる期聞を表示期間とし、それ以降のシーケンス後半部を表示抑制期間とすることで、表示のために駆動される個別電極の周波数はシーケンス(フレーム)周波数と同一とし、非常に低い周波数で駆動制御可能とした。
【0139】
例えば全表示複合電圧パルス数が765の場合、シーケンス先頭の共通電極への印加パルスから順に数えて、階調と放電領域駈印加パルス及び放電抑制領域電圧印加パルスを次のようにする。
【0140】
Figure 0003655899
【0141】
このように、階調数に応じて共通電極へ印加される複合電圧パルス数だけの個別電極への放電抑制領域DC電圧のバイアス領域を設けることにより、個別セルの輝度制御が可能となる。
【0142】
また、この個別電極への電圧印加の立ち下げ、立ち下げは、図23に示すように、共通電極へ印加する複合電圧パルス間に行うものとした。これは、共通電極へ印加される複合電圧パルスによって発生する放電現象は1複合電圧パルスで完結されるため、放電の制御を複合電圧パルス中で行った場合、複合電圧パルスで発生する放電が完結しないままに終了するためである。
【0143】
この立ち上げ、立ち下げの複合電圧パルスとの間隔は表示セル内で発生する放電の時間特性に影響されるが、本実施の形態3の場合、消去放電は約5μ秒程度で収斂するため、個別電極への電圧印加制御は、この後行うものとし、立ち上げ、立ち下げの際の複合電圧パルスとの時間は、t5>5μ秒、t6>0.5μ秒が必要であった。
【0144】
また、個別電極への電圧印加制御が共通電極への複合電圧パルスの立ち上げと同期した場合、第1パルスの立ち上げで放電の発生する可能性があり、制御時間配分中、十分な時間を与える必要がある。
【0145】
本実施の形態3では、以上の共通電極への電圧パルス数、時間定義により、共通電極への印加パルスを
t1:2μ秒
t2:5μ秒
t3:2μ秒
t4:11μ秒(ただし初期化シーケンス時25μ秒)
t5:6μ秒(初期化シーケンス時個別電極への電圧パルス立ち上がりま
で10μ秒)
t6:5μ秒(初期化シーケンス時個別電極への電圧パルス立ち下がりま
で5μ秒)
とし、共通電極への複合電圧パルスの平均周波数を約46KHzとした。
また、これらの階調表現を行うために、個別電極の制御は以下のように行っている。
【0146】
図20に示す階調表示制御ブロック図及び図32に示すパルスのタイミング図に示すように、入力された映像データは、表示に必要な画素分だけ画像メモリに保存され、表示シーケンス中に読み出される。画像メモリの内容は、表示セルの位置情報に応じた個別電極を駆動するドライバ回路の個々の出力制御部分へ転送される。
【0147】
この映像データの転送は以下の工程によって行われる。
1).画像メモリに格納された映像データは駆動ドライバの出力先の画素位置に対応した順番でメモリから読み出される。
2).読み出されたデータは共通電極に印加された電圧印加パルス数をカウントした値をLUTで変換した比較データと比較され、映像データが比較データと等しいか大きい場合、映像データを“L”データ、映像データが小さくなった場合は、“H”データとなる。
3).2)項の2値化された映像データを個別電極の駆動ICへ転送する。
【0148】
この繰り返しを共通電極へ電圧パルスを印加するのに先立ってパルス毎に行う。駆動ICに転送された2値化ヂータは、ラッチ信号によって出力され、次回のラッチ信号まで状態を保持される。また、このラッチ信号のタイミングで個別電極への電圧印加のタイミングを制御する。
【0149】
ここで、2値化されて設定された映像データにしたがって個別電極の駆動ICは出力電圧値を決定し、映像データが“L”に設定された出力は放電維持領域の電圧を出力し、映像データが“H”に設定された出力は放電抑制領域の電圧を出力する。
【0150】
図23に波形例を示しているように、この時のLUTの内容は、前述したシーケンス先頭からの共通電極への複合電圧パルス数から変換された値に変換され、映像データと比較され2値化されているため、映像データが255の時(最大輝度時)は1シーケンス全体で放電維持領域の出力、映像データが0の時は1シーケンス中全て放電抑制領域の電圧出力となる。
【0151】
本実施の形態3では、放電維持電圧領域の出力としてOVを印加、放電抑制領域の電圧として160Vを印加した。
【0152】
この制御により、共通電極に印加するパルス毎に映像データと共通電極印加パルスの数とが常に比較され、放電の維持・抑制の期間が決定さる。この結果、1シーケンス中の表示輝度が共通電極への電圧パルス単位で可変可能であり、放電の維持領域が時闇的に連続になることで、シーケンス間の輝度情報が相関しあうという現象が発生しなくなる。また、個別電極のスイッチングは最大初期化時と表示制御時の2回となり、スイッチング負荷が小さくなるため、PDP用のドライバICを流用することが可能となりコスト、実装、信頼性面で大きく寄与している。
【0153】
実施の形態4.
上述した実施の形態3では、表示セル初期化のための複合電圧パルスをシーケンス(表示フレーム)毎に挿入したが、この初期化シーケンスは放電発光を伴うために暗室コントラストを低下させる原因となるため、初期化は複数フレームで1回の割合で挿入しても良く、この場合は表示の安定性を損なわず高暗コントラストの表示が可能となる。
【0154】
実施の形態5.
また、実施の形態3では、個別電極の波高値としてOV〜(放電抑制電圧)間のスイッチ動作で放電を制御していたが、個別電極の表示制御時の電圧は表示時OVである必要はなく、出来る限り放電領域内の高い電圧に設定することで制御のためのスイッチングに要する電圧が低下し、低電圧の駆動回路が使用可能となる。例えば共通電極に印加する複合電圧の第1パルス、第2パルスの電圧波高値を160Vとした場合、個別電極への電圧は、表示の場合50V印加、非表示の場合100V印加で制御可能となる。
【0155】
この場合は、実施の形態3の動作に対して約1/3分の耐圧を持つ駆動回路で動作可能となり、信頼性、コストで有利となる。
【0156】
実施の形態6.
また、実施の形態3では、初期化シーケンスの際、共通電極への複合電圧パルスに引き続き全個別電極へのパルス印加を行ったが、表示セルの安定化のためには、個別電極へのパルス印加後に共通電極への複合電圧パルス印加としても良い。この際、初期化の複合電圧パルスは表示放電の1回目のパルスとカウントしても良いため、別途初期化シーケンスを挿入した場合よりもコントラストは得やすくなる。
【0157】
実施の形態7.
実施の形態3では、階調表示のために放電抑制期間を入力データに対してリニアとしたが、前述したようにリニアに割り振る必要はなく、TV信号等の映像信号規格に対応したγ値に合わせて輝度変調を行ってもよい。例えば、入力データ(256階調表示の場合)に対して共通電極へのパルス数を765とした場合、
複合電圧パルス数(放電領壇のバイアス)
=INT(765×(入力データ/255)1/γ)
で示す計算式で計算される複合電圧パルス数(複合電圧パルスが有効な期間)分だけ個別電極を放電領域に保持し、(765−(複合電圧パルス数))数の期間は放電抑制領域の電圧とする。
【0158】
このようにすることで、外部にて表示デバイス対応の逆γ変換を行う必要が無くなり、高品位な表示が複雑な計算処理を行わずに可能となる。
【0159】
また、共通電極へ1シーケンス中に印加するパルス数は765とする必要はなく、最低表示に必要とする階調数以上であればよく、放電特性により制限される複合電圧パルスの最高周波数以下の数であれば、上述した計算式のうち765を置き換えれば階調制御の期聞が計算される。この計算値をLUTとすることで任意の階調表示が可能となる。
【0160】
さらに、実施の形態3では、階調表示のための1シーケンスにおける表示期間を先に設け、非表示期間を後にしたが、この順序は逆でもよい。
【0161】
以上のように、上述した実施の形態3〜7で説明した平面表示パネルの駆動方法によれば、共通電極で発生させる放電は1つの複合電圧パルスで放電の開始と消去放電による表示セルの初期化が行われるため、表示動作を行わせるための動作マージンが大きく、さらに、一定間隔で全個別電極に表示初期化パルスを挿入することで共通電極を駆動することによる放電が不安定になった場合でも表示を安定に維持できる機能を持つため非常に安定な表示が可能である。
【0162】
また、共通電極に放電の維持機能を持たせ、全表示セルを一括で駆動でき、表示の制御はより低い周波数で個別電極を駆動することで行うことが可能であるため、回路構成が簡単になり、つまり電力の大きな回路は共通電極駆動に集中でき、個別電極駆動はより低電圧、低消費電力の回路で構成できることになり、安価であり、信頼性の高い平面表示パネルを製造できる。
【0163】
さらに、階調表示が1シーケンス中で連続的な期間の設定で可能なことより、階調性のある高品位な表示が可能な平面表示パネルを得ることができる。
【0164】
【発明の効果】
以上のように、この発明に係る平面表示パネルの制御装置及びその駆動方法によれば、1表示セル毎に個別駆動が可能な平面表示パネルの表示セル毎に独立した個別電極に対し個々にスイッチング制御して階調制御することができる。
【0165】
また、1表示セル毎の個別駆動が可能である電極構造、パネル構造を持つ表示パネルに対して、表示セル個々が持つ放電特性、特に、放電開始電圧と最小放電維持電圧の差によらず放電の維持制御を可能とし、十分大きな放電制御のマージンを得ること、さらに放電安定化のための動作を一定期間毎に挿入することにより安定した放電維持を可能とすることができる。
【0166】
さらに、1シーケンス内での連続した時間範囲で放電制御を行うことにより表示輝度が1つのまとまった期間で表現できるようにすることで映像表示に適した階調表示を可能とすることができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1に係る平面表示パネルの全体を示す概略構成図である。
【図2】 この発明の実施の形態1に係る表示パネルを構成する第1の透明基板としてのフロントガラス基板上の構成を示す部分斜視図である。
【図3】 この発明の実施の形態1に係る表示パネルを構成する第2の基板としてのバックガラス基板上の構成を示す部分斜視図である。
【図4】 図3のa−a’線断面図である。
【図5】 バックガラス基板上の排気溝を示す構造図である。
【図6】 リードピン6と電極取り出し用スルーホール13の形状を説明する説明図である。
【図7】 フロントガラス基板1のリードピン6の融着部付近に設けられる封着用ガード15の説明図である。
【図8】 フロントガラス基板1の製造工程図である。
【図9】 図8に続く製造工程図である。
【図10】 バックガラス基板10の製造工程図である。
【図11】 フロントガラス基板1とバックガラス基板10を嵌め合わせて表示パネルを組み立て封止する最終工程図である。
【図12】 この発明の実施の形態2に係る平面表示パネルの制御装置を説明するもので、各表示セルを放電管として表した表示パネルの等価回路図である。
【図13】 この発明の実施の形態2に係る平面表示パネルの制御装置を説明するもので、駆動回路のブロック構成図である。
【図14】 、図13の駆動回路による輝度階調の表示のための各電極への駆動波形図である。
【図15】 図13の変形例を示す駆動回路のブロック構成図である。
【図16】 図14の駆動回路による輝度階調の表示のための各電極への駆動波形図とその説明図である。
【図17】 この発明の実施の形態2に係る平面表示パネルのシステム構成図である。
【図18】 この発明の実施の形態2に係る平面表示パネルの制御装置を説明するもので、図17においてカスケード接続された各表示モジュールの駆動回路に制御信号を与える信号処理回路を示す構成図である。
【図19】 図18に示す信号処理回路の動作を説明する波形図である。
【図20】 図18に示すパルスカウンタ56とルックアップテーブル57及び表示データ生成部58により個別電極制御を行うための階調データ作成に係る階調表示処理を説明するブロック図とフローチャートである。
【図21】 図18に示すルックアップテーブル57の入出力特性図である。
【図22】 この発明の実施の形態3に係る平面表示パネルの駆動方法を説明する個別電極駆動部のブロック図である。
【図23】 この発明の実施の形態3に係る平面表示パネルの駆動方法を説明する駆動シーケンス図である。
【図24】 この発明の実施の形態3に係る平面表示パネルの駆動方法を説明する表示パネルの動作説明図である。
【図25】 この発明の実施の形態3に係る平面表示パネルの駆動方法を説明する表示パネルの動作説明図である。
【図26】 この発明の実施の形態3に係る平面表示パネルの駆動方法を説明する表示セルの初期化動作説明図である。
【図27】 この発明の実施の形態3に係る平面表示パネルの駆動方法を説明する放電動作説明図である。
【図28】 この発明の実施の形態3に係る平面表示パネルの駆動方法を説明する表示セルの制御特性図である。
【図29】 この発明の実施の形態3に係る平面表示パネルの駆動方法を説明する表示セルの制御特性図である。
【図30】 この発明の実施の形態3に係る平面表示パネルの駆動方法を説明するパルス発生回路を示す回路図である。
【図31】 この発明の実施の形態3に係る平面表示パネルの駆動方法を説明する表示セルの制御特性図である。
【図32】 この発明の実施の形態3に係る平面表示パネルの駆動方法を説明する階調表示制御のタイミング図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a control device for a flat display panel including a flat display panel for displaying characters, figures, images, and the like, and a driving method thereof.
[0002]
[Prior art]
Conventionally, a plurality of linear electrodes arranged side by side with a gas medium that can be discharged are arranged in a matrix, and a voltage is applied between the selected electrodes so that gas discharge occurs at the intersection of both electrodes. Examples of such flat display panels include those disclosed in Japanese Patent Laid-Open Nos. 3-160488, 2-90192, and 3-94751.
[0003]
However, the flat panel display according to the conventional example described above forms a space by bonding two insulating substrates having translucency, and an electrode is formed on each substrate so as to form a matrix-shaped discharge electrode in the space. Each of the electrodes is provided so as to be opposed to each other with a space therebetween, and a partition for partitioning the discharge space is provided for each electrode. Therefore, display control is performed by selecting electrodes arranged in a matrix. Therefore, display control could not be performed independently for each display cell. In addition, the planar thickness of the display panel has to be increased due to the structure described above.
[0004]
Conventionally, as a flat panel for performing display using gas discharge, there is one described in “Plasma Display” issued in November 1983 by Owaki and Yoshida. This panel is configured by arranging comb-shaped electrodes covered with an insulator such as glass and the like facing each other in a matrix form with a discharge space interposed therebetween, and the display cells forming rows or columns are formed by a single comb-shaped electrode. It is driven all at once.
[0005]
Also, the display control uses a comb-shaped electrode forming a matrix to sequentially drive the scanning-side comb-shaped electrode, and a write operation to generate a slight discharge in the display cell between the selected comb-shaped electrode and the electrode facing the matrix and the writing The operation is performed by three operations, that is, only a display cell in which a slight discharge has been generated by the operation and selectively maintaining the entire display screen to emit light; It has been broken.
[0006]
Furthermore, in order to perform video display, it is necessary to perform luminance control for each display cell. However, the control and display electrodes simultaneously handle many display cells, and the display cell has a binary operation (light emission / non-light emission 2). In other words, a gradation method cannot be displayed unless a special method is used. For example, a driving method as described in Japanese Patent Application Laid-Open No. 6-186927 is employed.
[0007]
This is because the display period is divided into a plurality of periods having different sustain periods (differences in the brightness of the sustain period) for luminance expression, and display data is written and maintained in each period. This is a method of performing gradation display by combining the luminances.
[0008]
[Problems to be solved by the invention]
However, this conventional panel driving method controls display of matrix electrodes facing each other and performs display discharge, so that each electrode collectively controls a plurality of display cells of 100 or more. A writing process by sequentially scanning the scanning electrodes using the arrayed electrode groups, a sustaining process in which only the display cells to which writing has been performed by alternately applying a sustaining voltage pulse to the matrix electrode groups are displayed for light emission, display cells, and non-display cells It is necessary to sequentially perform a full discharge and a full erase process in order to make the electrical state uniform.
[0009]
Further, in order to perform such sequence control, a large individual in the manufacturing process such as the discharge start voltage value of each display cell, the minimum voltage value for maintaining the discharge, the write voltage value for generating the write discharge, etc. Control that greatly depends on the characteristics of the discharge cells that can cause a difference must be performed. In particular, the voltage for sustaining the discharge is limited to the discharge start voltage on the high voltage side and the minimum sustain voltage on the low voltage side. Therefore, in many cases, there is only a width of about 10 to 20V.
[0010]
For the above reasons, it is necessary to adjust the display maintenance voltage, the voltage for writing, the voltage for starting discharge, etc. individually for each display panel, because the control margin for stable display cannot be made large. If these voltage values fluctuate by continuing the process, it was necessary to readjust. In addition, there is a problem in that the yield of the product is reduced due to a large variation in the characteristics of the display cells that are intertwined in a complicated manner even in a single display panel.
[0011]
Further, as described above, in the gradation control method of the conventional gas discharge panel, at least two operations of data writing and display maintenance are performed for the number of combinations that can express the gradation, and the writing operation is at least 1 to 2 milliseconds. Since it is necessary, the display sustain period is discontinuous with the writing period interposed therebetween.
[0012]
As gradation expression, control is performed so as to end in one sequence (about 16 ms: frame frequency 60 Hz). However, since continuous luminance control is impossible in one sequence, display gradation is not possible. There is a mismatch between the expression (designed gradation expression by panel drive) and the perception of luminance change by human eyes. For this reason, a discontinuous point of gradation called a pseudo contour is perceived, and there is a problem that the quality of video display is greatly deteriorated.
[0013]
The present invention has been made in view of the above-described points, and performs gradation control by individually switching and controlling individual electrodes for each display cell of a flat display panel that can be individually driven for each display cell. An object of the present invention is to provide a control device for a flat display panel capable of performing
[0014]
In addition, for display panels having an electrode structure or panel structure that can be individually driven for each display cell, the discharge characteristics of each display cell, in particular, discharge regardless of the difference between the discharge start voltage and the minimum discharge sustain voltage. Of flat display panels that can maintain a stable discharge, obtain a sufficiently large discharge control margin, and can stably maintain a discharge by inserting an operation for stabilizing the discharge at regular intervals. The purpose is to obtain a method.
[0015]
Furthermore, a plane that can perform gradation display suitable for video display by allowing the display luminance to be expressed in one united period by performing discharge control in a continuous time range within one sequence. An object is to obtain a display panel driving method.
[0016]
[Means for Solving the Problems]
The flat display panel control device according to the present invention includes a common electrode for driving all display cells constituting a display screen at once or partially driving an arbitrary display cell, and an individual electrode for individually driving each display cell. By providing the flat display panel provided with a driving circuit for changing the luminance according to the number of pulses applied to the individual electrodes within a unit time and displaying gray scales, the individual electrodes are individually provided for the independent electrodes for each display cell. The gradation can be controlled by switching control.
[0017]
In addition, the drive circuit has a pulse applied to the individual electrode within a unit time. For maintaining the voltage to perform the discharge display Sustain pulse and In order to suppress discharge light emission with a narrow pulse width with respect to this sustain pulse By performing gradation display based on control of application of the erase pulse, discharge display can be stopped during the period when the erase pulse is applied, and gradation display can be performed.
[0018]
In addition, the flat display panel includes a display module in which a plurality of display panels are arranged in a matrix as a constituent element, the display modules arranged in the column direction are cascade-connected, and the display modules are connected in parallel to the power source. As a signal processing circuit for supplying a control signal to the drive circuit of each display module, an address information storage unit that stores unique address information, and the input data are passed through and the unique address and the display in the data are displayed. An input signal control unit for extracting data displayed by itself from the position of the valid signal, and an output buffer for through data for outputting the data passed through from the input signal control unit to adjacent display modules connected in cascade; The data extracted by the input signal control unit based on the write control signal A memory that reads data based on the read control signal, a display pulse generator that generates the common electrode and individual electrode drive pulses based on the data extracted by the input signal control unit, and the display A counter that counts the common electrode driving pulses output from the pulse generator, a lookup table for numerically converting the number of pulses counted by the counter to gradation data, and gradation data via the lookup table And a display data generator for outputting individual electrode control data based on comparison between the individual electrode drive display data read from the memory and the output of the display pulse generator and the display data generator. And an output buffer that outputs to the electrode drive circuit and the common electrode drive circuit. When performing data control when combining captures the display data corresponding to the address of each display module, it allows individual control corresponding to the data.
[0019]
Also, the flat panel display driving method according to the present invention includes a common electrode that is commonly driven for each of a plurality of cells and an individual electrode that is individually driven, and a voltage pulse is applied to the common electrode. Wall charges accumulated on the dielectric layer by applying a voltage pulse to the individual electrodes with respect to the flat display panel that causes light emission by discharge on the dielectric layer provided on the common electrode and the individual electrodes. And a step of applying a voltage pulse to the common electrode to apply an electric field of wall charges due to the inversion of the polarity. Since the display cell is initialized by starting discharge and erasing discharge with one pulse, the operation margin for performing the display operation is large, and the display is initially displayed on all the individual electrodes at regular intervals. It allows a very stable display to have the ability to stably maintain the display even when it becomes unstable discharge by driving the common electrode by inserting a pulse.
[0020]
In addition, when the constant number of voltage pulses applied to the common electrode is one sequence, the voltage pulse is applied to the individual electrode every one or a plurality of sequences.
In addition, the voltage pulse applied to the common electrode starts discharge by applying an electric field of wall charge due to the inversion of the polarity at the rising edge of the voltage pulse, and is erased by the wall charge due to the discharge at the falling edge of the voltage pulse. It is characterized by causing discharge.
[0021]
The voltage pulse applied to the common electrode is composed of a first voltage pulse equal to or lower than the discharge start voltage and a second voltage pulse superimposed within the first voltage pulse period. It is a composite voltage pulse having a voltage value of
[0022]
In addition, an erasing discharge is caused by the wall charges at the fall of the first voltage pulse.
Further, the method includes a step of stopping the discharge by applying a voltage pulse to the individual electrodes after causing an erasing discharge by a composite voltage pulse to the common electrode.
[0023]
In addition, when a voltage pulse is applied to the common electrode to cause a discharge, a voltage in the discharge sustaining region is applied to the individual electrode of the display cell that should maintain the discharge, and the discharge should be stopped. By applying a voltage in the discharge suppression area to the individual electrodes of the cell, the common electrode can have a discharge maintaining function, and all display cells can be driven at once, and display control can be performed at a lower frequency. Since it can be performed by driving, the circuit configuration becomes simple, that is, a circuit with a large power can be concentrated on the common electrode driving, and the individual electrode driving can be configured with a circuit having a lower voltage and lower power consumption. It is possible to manufacture a flat display panel that is inexpensive and highly reliable.
[0024]
In addition, when a certain number of voltage pulses applied to the common electrode is one sequence, a voltage in a discharge sustaining region that maintains a discharge corresponding to the number of voltage pulses in one part of the sequence is applied to the individual electrode. By applying a voltage in the discharge suppression region that stops the discharge corresponding to the number of voltage pulses in the other part of the sequence to the individual electrode by performing the display maintenance period, and performing the gradation display as the display suppression period Since gradation display can be performed by setting a continuous period in one sequence, high-quality display with gradation can be performed, and gradation display suitable for video display is possible.
[0025]
Further, the first half of the one sequence is a display maintenance period, and the latter half is a display suppression period.
[0026]
Furthermore, the fixed number of voltage pulses applied to the common electrode as the one sequence is equal to or greater than the number of gradations, and a plurality of voltage pulse numbers are assigned to each gradation.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a schematic configuration diagram showing an entire flat display panel according to Embodiment 1 of the present invention.
As shown in FIG. 1, the color flat panel as the flat display panel according to the present embodiment is a display panel in which the display unit and the drive unit are integrated and is easy to handle, and four 64-dot display panels A are provided. As a reference, a terminal conversion substrate B and an individual electrode drive circuit C are provided on the back side of each display panel, and a pulse circuit / signal processing circuit D is provided for these four display panels A. It is done.
[0028]
2 and 3 are partial perspective views showing configurations on a front glass substrate as a first transparent substrate and a back glass substrate as a second substrate constituting the display panel, respectively, and FIG. 3 is a sectional view taken along line aa ′ of FIG. 3, and FIG. 5 is a structural view showing an exhaust groove on the back glass substrate.
[0029]
As shown in FIG. 2A, on the windshield substrate 1, a common electrode 2 for driving all display cells constituting the display screen at once or partially driving any display cell, and a display screen are provided. A plurality of pairs of electrodes with an individual electrode 3 for individually driving each display cell to be configured are provided together to constitute an electrode group.
[0030]
In addition, a dielectric layer 4 and a protective film layer 5 are provided to cover the pair of electrodes. On the individual electrode 3 corresponding to the position between the display cells constituting the display screen, an electrode extraction electrode is provided. Lead pins 6 are erected. Reference numeral 3 b denotes a transparent electrode connected to the mother electrode 3 a of the individual electrode 3 and the common electrode 2.
[0031]
Further, as shown in FIG. 2B, on the windshield substrate 1, as in the case of the lead pins 6 of the individual electrodes 3, lead pins for taking out the electrodes on the common electrodes 2 corresponding to the positions between the display cells. 7 and the lead pins 6 and 7 are made of the common electrode 2 and the individual electrodes by a paste or brazing material mainly composed of the same metal material as the mother electrode material of the common electrode 2 and the individual electrodes 3. 3 is fused to the mother electrode. In FIG. 2B showing the vicinity of the lead pin take-out portion of the common electrode, the broken line portion shows the electrode pattern under the dielectric layer 4.
[0032]
On the other hand, as shown in FIGS. 3 and 4, the corresponding portion of the back glass substrate 10 provided on the windshield substrate 1 and facing the common electrode 2 and the individual electrode 3 is rectangular and has a desired depth. Are formed on the bottom surface of each of the display cells via a reflective layer (not shown) made of white glass or metal. Blue phosphor layers 12a, 12b and 12c are applied. In addition, the back glass substrate 10 is provided with an electrode extraction through hole 13 for drawing out the lead pins 6 and 7 to the back side of the display screen at a position facing the lead pins 6 and 7.
[0033]
Further, the depth T of the recess 11 is engraved about 300 to 600 μm, which is three times or more, while the gap t between the common electrode and the individual electrode in one display cell involved in discharge is usually 100 μm. The brightness is increased by increasing the thickness of the discharge space.
[0034]
Further, as shown in FIG. 5, exhaust grooves 14 are provided between the discharge spaces of the respective display cells formed by the recesses 11 carved in the back glass substrate 10, and will be described later formed on the back glass substrate. It communicates with the exhaust through-hole so that an impure gas path during vacuum exhaust can be secured.
[0035]
The front glass substrate 1 and the back glass substrate 10 configured as described above are assembled by fitting a display panel so that the lead pins erected on the front glass substrate 1 are extended to the outside through the through holes of the back glass substrate 10. At this time, as shown in FIG. 6, the lead pin 6 has a lower end portion 6 a fused to the electrode having a larger diameter than the elongated tip portion 6 b, and the electrode extraction through hole 13 is formed on the lead pin 6. By aligning the lead pin 6 with the front glass substrate 1 by adopting a two-step shape of the large diameter portion 13a into which the lower end portion 6a is inserted and the small diameter portion 13b from which the tip portion 6b of the lead pin 6 extends. And an unnecessary gap between the back glass substrate 10 is prevented. The pin lead 7 has a similar shape.
[0036]
Further, as shown in FIG. 7, in the vicinity of the fused portion of the lead pin 6 of the windshield substrate 1, a seal that prevents the sealing material from flowing into the display cell when the windshield substrate 1 and the back glass substrate 10 are sealed. By providing the wearing guard 15, it is possible to prevent the sealing material from flowing into the discharge cell.
[0037]
Next, a method for manufacturing a flat display panel having the above-described configuration will be described. 8 to 11 show manufacturing process diagrams of the flat display panel, FIGS. 8 and 9 are manufacturing process diagrams of the windshield substrate 1, FIG. 10 is a manufacturing process diagram of the back glass substrate 10, and FIG. 4 is a final process diagram for assembling and sealing the display panel by fitting the back glass substrate 10 together.
[0038]
A manufacturing process of one part of the windshield substrate will be described with reference to FIGS.
First, as shown in FIG. 8A, the transparent electrode is patterned through an etching process on the windshield substrate 1 on which the transparent electrode portions of the individual electrodes are provided on the entire surface. A transparent electrode pattern is formed as shown.
Thereafter, as shown in FIG. 8C, the mother electrodes of the common electrode 2 and the individual electrodes 3 are formed by a screen printing method.
[0039]
Furthermore, as shown in FIG. 9 (d), a dielectric made of an insulator in which an electrode extraction window for the common electrode 2 and the individual electrode 3 is provided on the common electrode 2 and the individual electrode 3 by screen printing. Layer 4 is coated.
Thereafter, as shown in FIG. 9 (e), lead pins 6 and 7 are erected on the common electrode and the individual electrodes through the electrode extraction window, and then the protective film 5 is further formed by vacuum deposition.
[0040]
Further, a manufacturing process of 10 parts of the back glass substrate will be described with reference to FIG.
First, as shown in FIG. 10B, a discharge space of each display cell constituting the display screen is formed on the glass substrate by sandblasting on the back glass substrate 10 shown in FIG. A through hole 13a and 13b for taking out the lead pin 6 and 7 standing on the common electrode 2 and the individual electrode 3 to the back side of the display screen, and the exhaust groove 14. An exhaust through hole 15 is formed.
[0041]
Then, as shown in FIG. 10 (c), red, green through a reflective layer (not shown) made of white glass or metal on the bottom surface of each recess 11 for forming a display cell using a screen printing method. The blue phosphor layers 12a, 12b and 12c are formed.
[0042]
Next, the front glass substrate 1 part and the back glass substrate 10 part configured as described above are configured so that the lead pins 6 and 7 of the front glass substrate 1 pass through the back glass substrate 10 as shown in FIG. As shown in FIG. 11 (b), these assembled substrates are assembled by fitting them so as to extend to the outside through the holes 13, and are sealed by applying frit glass. Is formed to form a display panel. Reference numeral 17 denotes an exhaust glass tube.
[0043]
Therefore, according to the first embodiment, the display cell includes the first transparent substrate, the pair of electrodes provided on the first transparent substrate, and the concave portion in the portion facing the pair of electrodes. And a second substrate that forms a discharge noise of the display panel, and can be individually driven for each display cell of the display panel, and has a structure of a discharge space that can reduce the thickness of the flat surface. You can get a panel.
[0044]
In addition, since a plurality of pairs of electrodes provided on the first transparent substrate are arranged side by side on the first transparent substrate to form an electrode group, an electrode configuration of a plurality of discharge cells can be easily formed. Can do.
[0045]
In addition, since the concave portion is rectangular and has a desired depth, the discharge space can be directly formed regardless of the electrode formation without providing a partition wall for partitioning the discharge space. The thickness can be reduced.
[0046]
Moreover, the said recessed part can increase the thickness of discharge space, and can raise a brightness | luminance by having the depth of the range of 300-600 micrometers.
[0047]
In addition, since the dielectric layer provided on the first transparent substrate and covering the pair of electrodes is provided, it is possible to prevent the electric charge from diffusing to the outside and confine the electric charge in the discharge cell.
[0048]
Further, by providing the phosphor layer on the bottom surface of the concave portion of the second substrate, color display can be easily performed, and uniform luminance can be obtained by obtaining uniform luminance.
[0049]
In addition, by providing a reflective layer between the bottom surface of the concave portion of the second substrate and the phosphor layer, light emission of the phosphor can be emitted to the front surface.
[0050]
The pair of electrodes includes a common electrode provided on the first transparent substrate and configured to drive all display cells constituting a display screen at once or a part of a plurality of display cells at the same time, and the first electrode. By providing individual electrodes for individually driving each display cell constituting the display screen provided on the transparent substrate, it is possible to individually drive each display cell of the display panel and to reduce the plane thickness. A flat display panel having an electrode structure that can be thinned is obtained.
[0051]
Further, the depth of the concave portion formed in the second substrate is set to be three times or more the gap between the common electrode and the individual electrode in one display cell involved in the discharge, thereby increasing the thickness of the discharge space. To increase the brightness.
[0052]
In addition, an exhaust groove is provided between the display cells formed on the second substrate, and an exhaust through hole communicating with the exhaust groove is provided on the second substrate, so that an impure gas during vacuum exhaust is provided. Can be secured.
[0053]
In addition, a lead pin is erected on the common electrode and the individual electrode provided at a position between display cells constituting the display screen on the first transparent substrate, and is opposed to the lead pin of the second substrate. Since the electrode lead-through hole is provided at the position for drawing the lead pin to the back side of the display screen, the electrode can be easily drawn to the back side of the display screen.
[0054]
The lead pin is fused to the common electrode and the mother electrode of the individual electrode with a paste or brazing material mainly composed of the same metal material as the mother electrode material of the common electrode and the individual electrode. It can be firmly formed on the top.
[0055]
The lead pin has a large-diameter lower end portion fused to the electrode, and the electrode take-out through hole has a large-diameter portion to which the lower end portion of the lead pin is fitted and a tip end portion of the lead pin. By having the step shape formed by the extended small diameter portion, it is possible to easily align the lead pins and to prevent generation of unnecessary gaps between the first and second glass substrates.
[0056]
Further, by providing a sealing guard in the vicinity of the fused portion of the lead pin when the first and second substrates are sealed, the sealing material can be prevented from flowing into the display cell.
[0057]
Further, according to the first embodiment, the step of patterning the transparent electrode of the individual electrode on the first transparent substrate, and the mother of the individual electrode and the common electrode on the first transparent substrate on which the transparent electrode is formed. Forming an electrode; forming a dielectric layer covering the individual electrode and the common electrode of the first transparent substrate; and on the individual electrode and the common electrode through an electrode extraction window of the dielectric layer. Each of the display cells constituting the display screen on the second substrate, and a pin assembling step for erecting the lead pins and a step of forming a protective film on the first transparent substrate after the pin assembling step. A step of engraving through holes for extracting electrodes and exhaust through holes for drawing out recesses for forming discharge spaces, the common electrodes, and lead pins standing on the individual electrodes to the back side of the display screen; A step of forming a phosphor layer on the bottom surface of each recess forming the cell, and a lead pin of the first transparent substrate that has undergone these steps is extended to the outside through a through hole of the second substrate. By having the process of assembling the panel by combining the first and second substrates and the process of sealing the assembled first and second substrates, it is possible to individually drive each display cell of the display panel In addition, a flat display panel having an electrode structure capable of reducing the planar thickness can be easily manufactured.
[0058]
Embodiment 2. FIG.
According to the first embodiment, the front glass substrate 1 and the back glass substrate 10 are joined together so that the lead pins 6 and 7 of the front glass substrate 1 extend outside through the through holes 13 of the back glass substrate 10. Assembling the panels, these assembled substrates are coated with frit glass and sealed to form a sealing layer 16 to form a display panel, which can be individually driven for each display cell of the display panel, and A flat display panel having an electrode structure capable of reducing the flat thickness is obtained. In the second embodiment, a control device for driving and controlling the flat display panel having an electrode structure as described above will be described in detail.
[0059]
FIG. 12 is an equivalent circuit diagram of a flat display panel in which each display cell is represented as a discharge tube. As shown in FIG. 12, the flat display panel is composed of three cell units coated with phosphor layers of red, green, and blue as one display cell corresponding to one pixel, and a plurality of these one display cells are provided. Thus, the common electrode 2 of each cell is supplied with a pulse having the same drive waveform from the common electrode drive unit 20, and the individual electrodes Rnm, Gnm, and Bnm (n and m are natural numbers) as the individual electrodes 3 are individual electrodes. Pulses having individual drive waveforms are supplied from the drive unit 21.
[0060]
The common electrode drives each cell with the same driving waveform when one panel is collectively driven. When a common electrode obtained by dividing one display panel into a plurality of blocks is used, the display panel is driven with the same drive waveform or a drive waveform obtained by shifting the phase of the display drive unit for each division.
[0061]
FIG. 13 is a block diagram of a driving circuit composed of the common electrode driving unit 20 and the individual electrode driving unit 21, and shows a case where two pixels and six cells are driven.
[0062]
As shown in FIG. 13, the configuration of the common electrode driving unit 20 connected to the common electrode 2 of each cell and supplying a driving pulse includes a switching element Q1 formed of an open drain FET connected to a power source 350V, and 200V. A switching control unit 20a composed of a diode D1 to which the voltage is applied and a push-pull driving type switching element Q2 and Q3 formed by symmetrically connecting FETs having the same characteristics, and the switching elements Q1 to Q3. And a common electrode side control pulse supply unit 20b for supplying a control pulse to the gate.
[0063]
The individual electrode drive unit 21 has the same characteristic connected between the power source 200V and the ground terminal GND for each individual electrode R11, G11, B11, R21, G21, B21 as the individual electrode 3. Push-pull drive type switching element Q formed by connecting FETs symmetrically R11a And Q R11b , Q G11a And Q G11b , Q B11a And Q B11b , Q B21a And Q B21b , Q G21a And Q G21b , Q R21a And Q R21b And a separate electrode side control pulse supply unit 21b for supplying a control pulse to the gate of each of the switching elements.
[0064]
FIG. 14 shows drive waveforms to the respective electrodes for displaying the luminance gradation by the drive circuit described above. Basically, this display panel can take only two states of binary operation (display / not display) with respect to the input pulse. Therefore, the luminance cannot be changed by the strength of the pulse itself. Display is performed by applying continuous display sustaining pulses, and the change in luminance (gradation) is controlled by the number of pulses that are inserted in a period between pulses applied to the common electrode and applied to individual electrodes within a unit time. .
[0065]
As shown in FIG. 14, a priming pulse of 350 V is supplied to the common electrode 2 by turning on the switching elements Q1 and Q2 and turning off the switching element Q3 by supplying a pulse from the control pulse supply unit 20b. Discharge is started, and thereafter, a display sustain pulse lowered to 200 V is supplied by turning off switching element Q1 and turning on and off switching elements Q2 and Q3.
[0066]
For an individual electrode, the number of pulses in one sequence is determined, and when all pulses are applied to the individual electrode, the maximum brightness is obtained. By reducing the number of pulses applied to the individual electrode, the individual electrode is driven. Reduce the brightness of the cell.
[0067]
For example, by supplying 127 pulses to the individual electrode R11, the luminance of 127 gradations is provided, and for the individual electrode G11, the maximum luminance is obtained by supplying n pulses in the case of n gradations. By supplying one pulse to the individual electrode B11, one gradation in the case of the darkest picture is stopped, and the supply of the pulse to the individual electrode R21 is stopped to be in a non-lighting state. The brightness of 127 gradations can be controlled by supplying 127 pulses to the individual electrode G21, and the brightness of 1 gradation can be controlled by supplying one pulse to the individual electrode B21. it can.
[0068]
Therefore, the function of the individual electrode is to control to apply a pulse corresponding to the number of gradations capable of maintaining the discharge display during the display period and to stop the application of the sustain pulse during the non-display period. Note that light emission display is performed up to the next common electrode pulse in which the pulse is input to the individual electrode, and no light emission occurs even if the pulse is input to the common electrode after the pulse application to the individual electrode is stopped.
[0069]
FIG. 15 shows a modification of the drive circuit shown in FIG.
The drive circuit shown in FIG. 15 differs from the drive circuit shown in FIG. 13 in the configuration of the switching control unit. That is, as a switching control unit, in addition to the individual electrode drive switch unit 21aa formed of a push-pull drive type switching element formed by symmetrically connecting FETs having the same characteristics connected between the power source 200V and the ground terminal GND. The collective drive switch unit 21ab formed of a push-pull drive type switching element formed by symmetrically connecting FETs having the same characteristics connected between the power source 200V and the ground terminal GND, and the individual electrode drive switch unit 21aa together. And a diode antiparallel connector group 21ac provided between the connection points of the pair of FETs of the drive switch portion 21ab.
[0070]
FIG. 16 is an explanatory diagram of drive waveforms applied to the respective electrodes for displaying the luminance gradation by the drive circuit shown in FIG. In order to perform the discharge display, a voltage maintaining time of a certain period is required to assist the next discharge display after applying the sustain pulse. When the pulse is turned off without maintaining this voltage, the next discharge emission is suppressed.
[0071]
Using this phenomenon, the drive circuit controls the waveform when applying a relatively wide sustain pulse to the individual electrodes and applying a relatively narrow short sustain pulse (erase pulse). Key display can be performed.
[0072]
That is, as shown in FIG. 16A, a wide pulse is applied to all pulses applied to the individual electrode to the individual electrode (see the waveform of the individual electrode G11) at the maximum luminance, but the intermediate luminance is low. For the cell, a narrow erase pulse is applied to the individual electrode (see waveforms of the individual electrodes R11 and G21) from the middle of the sequence.
[0073]
As a result, the discharge display is not performed during the period when the narrow erase pulse is applied. As a result, the display brightness is lowered and the brightness of the darkness is achieved. In addition, it is possible to prevent light emission from being generated by the pulse of the common electrode by applying a pulse having an appropriate narrow width to the individual electrodes.
[0074]
Here, as shown in a partially enlarged view in FIG. 16A, the relatively wide sustain pulse has a width of periods I and II, and the relatively narrow sustain pulse is a period. I width. Further, these periods I and II, a period III between a relatively wide sustain pulse and a relatively narrow sustain pulse, a period IV after application of a relatively narrow sustain pulse, are shown in FIG. As described above, this is achieved by switching control of the collective drive switch unit 21ab and the individual electrode drive switch unit 21aa.
[0075]
For example, during the period I, the high side FET of the collective drive switch unit 21ab is controlled to be ON and the low side FET is controlled to be OFF, the high side FET of the individual electrode drive switch unit 21aa is controlled to be OFF, and the low side FET is controlled to be OFF. . In the period II, the high side FET of the collective drive switch unit 21ab is controlled to be OFF and the low side FET is controlled to be OFF, the high side FET of the individual electrode drive switch unit 21aa is controlled to be ON, and the low side FET is controlled to be OFF. The Further, the periods III and IV are similarly controlled as shown in FIG.
[0076]
Next, FIG. 17 is a system configuration diagram of a flat display panel. As shown in FIG. 17, the display unit is configured with a display module 30 formed by combining four 8 × 8 dot display units as a component, and each display module 30 is arranged in the column direction (scan line direction). Are connected in cascade, sharing video signals and control signals.
[0077]
Further, the power supply 40 is supplied in parallel for each display module 30, thereby being connected in parallel so that no voltage drop occurs between the display modules 30.
[0078]
FIG. 18 is a block diagram showing a signal processing circuit for supplying a control signal to the drive circuit of each display module connected in cascade. The signal processing circuit 50 shown in FIG. 18 has a module address information storage unit 51 that stores unique address information, and allows the input data to pass through and from the position of the unique address and the display valid signal in the data. An input signal control / display control unit 52 for extracting data to be displayed, and an output for through data for outputting the data passed from the input signal control / display control unit 52 to adjacent display modules connected in cascade A buffer 53, a memory 54 for writing data extracted by the input signal control / display control unit 52 based on a write control signal and reading data based on a read control signal, and the input signal control / display control unit Based on the data extracted by 52, the common electrode and individual electrode drive pulses are A display pulse generator 55 to be formed, a pulse counter 56 for counting the common electrode drive pulses output from the display pulse generator 55, and a numerical value for converting the number of pulses counted by the pulse counter 56 into gradation data , And a display data generator 58 for outputting individual electrode control data based on comparison between the gradation data via the lookup table 57 and the individual electrode drive display data read from the memory 54. An output buffer 59 for outputting the outputs of the display pulse generator 55 and the display data generator 58 to the individual electrode drive circuit and the common electrode drive circuit, and a clock generator 60 for supplying a clock to the display pulse generator 55 It has. DATA (R), DATA (G), and DATA (B) are 8-bit RGB data, Vsync is a vertical synchronization signal, Hsync is a horizontal synchronization signal, DENB is a data enable signal, and DCLK is a synchronization signal.
[0079]
Each of the display modules 30 arranged side by side in cascade is assigned a unique module address to the module address information storage unit 51 in advance. The display and display control signals are through-output from adjacent display modules, and the through-data signals are supplied to the input signal control / display control unit 52.
[0080]
As shown in FIG. 19, the input signal control / display control unit 52 determines the start position of data displayed by the display module from the unique address data, the display valid signal (DATA, ENB) in the data, and the vertical and horizontal synchronization signals. The display data is calculated from this position and stored in the memory 54.
[0081]
Specifically, first, the own module position in the vertical and horizontal directions is found from the unique address information. This is realized by the unique address having information on where the display module is arranged in the vertical and horizontal directions. The horizontal position and the vertical position of the unique address are the position information of the unique address. It is a numerical value obtained by multiplying by 16 corresponding to the number of pixels of the display module.
[0082]
In the horizontal position direction, the clock is counted from the time when ENB becomes valid after the horizontal sync signal is input, the data is passed through to the position (count value) determined by the unique address, and 16 pixels from the clock reaching the predetermined position. After sampling the minute data, the subsequent data is again passed through.
[0083]
Similarly to the horizontal position information, the vertical line counter is reset by the input of the vertical synchronization signal, and the line to which the data valid signal (ENB) is input is counted for the vertical position. The data is passed through to the position (counter value) where the count value is set to the unique address, and after sampling 16 pixels of data from the clock reaching the predetermined position, the subsequent data is passed through again.
[0084]
By combining the processing in the horizontal direction and the vertical direction, the data for 16 × 16 pixels in the display data displayed by the display module is written in the memory 54. The memory 54 has a two-stage configuration. A memory unit for writing a display signal from the memory and a memory unit for reading out at the time of display. Usually, the two memory cells alternate their roles in accordance with a synchronization signal at the time of switching between writing and reading.
[0085]
According to the configuration shown in FIG. 18, by assigning a unique address to each display unit, when the display units are combined, the position information of the individual display units can be obtained. It is possible to store data to be displayed on its own display module, perform display control based on the data, and identify individual display modules. This allows only the display module specified by carrying the display module's unique address and control data through the data bus to receive the control data, and the control of each module is controlled at the position (count) The data is passed through up to (value), and after the data for 16 pixels has been sampled from the clock that has reached the predetermined position, the subsequent data can be passed through again.
[0086]
As an example of this display control, by inputting the unique address of the display module and the display data during the blanking period (data invalid time) of the display data, for example, the data for individually correcting the luminance variation between the modules is stored in the module. It becomes possible to set, and simplification of adjustment work for facilitating uniform display and easy maintenance.
[0087]
FIGS. 20A and 20B are block diagrams for explaining gradation display processing relating to gradation data generation for performing individual electrode control by the pulse counter 56, the lookup table 57, and the display data generation unit 58. FIG. It is a flowchart. In the case of 256 gradations (16.7 million colors) of video data developed in the display module from the outside, red (R), green (G), and blue (B) data are all input as 8-bit binary data. . Since this data is different from the gradation expression of the display module, it is necessary to convert the format of the data. The format of the gradation expression in the display module is expressed by the number of sustain pulses. Therefore, it is necessary to convert the input binary format data into the number of pulses.
[0088]
However, since the number of sustain pulses input in one sequence is not always 256 pulses, display data cannot be obtained only by the size of binary video data. Therefore, a pulse counter 56 that counts sustain pulses and a look-up table 57 for numerical conversion are required when comparing the magnitude of binary video data. The lookup table 57 is configured to output data having a certain regularity with respect to input data.
[0089]
FIG. 21 shows the input / output characteristics of the look-up table 57. Values of 0 to 255 are assigned to the 10-bit (1024) sustain pulse output from the counter 56 in ascending order. Because the input / output characteristics are integer values for both the number of sustain pulses and the output value, it becomes a step-like graph, and by changing the input / output curve of this graph, an arbitrary number of sustain pulses can be assigned to the output value. It becomes possible.
[0090]
By using the lookup table 57 that can freely change the output with respect to the input, the magnitude relationship between the video input data and the number of sustain pulses can be associated, and the number of sustain pulses per gradation can be determined. Control and modulation of the brightness of the display cell can be performed.
[0091]
That is, as shown in FIG. 20A, the display data generation unit 58 is configured by 8-bit comparators 58R, 58G, and 58B. For example, when a sustain pulse with discharge display is applied, the control data for the individual electrodes is “1”. "(Display pulse output), if the data for the non-display state control is set to" 0 "(non-display state), the display data generation unit 58 resets the counter as shown in FIG. A value f (maintained) obtained by converting the output of the pulse counter 56, which is a 10-bit counter that counts up the common electrode drive pulses output from the display pulse generator 55 based on (synchronized with the vertical synchronization input), with a lookup table 57. (Pulse count)) and display video data
When f ≦ display video data, data “1”
f> Data “0” when displayed video data
Ask for.
[0092]
This comparison operation is repeated for the cells of the display module, is performed on all display data for each pulse applied to the individual electrode, and is transferred to a control pulse supply unit for switching control of the individual electrode shown in FIG. This is reflected in the presence / absence of the pulse of the next individual electrode, the pulse shape, the voltage value, and the like. With this control, the luminance corresponding to the input video data can be displayed on each cell.
[0093]
Therefore, according to the second embodiment, all the display cells constituting the display screen are collectively or a common electrode for partially driving any display cell, and an individual electrode for individually driving each display cell. In addition, the flat panel display has a drive circuit that changes the brightness according to the number of pulses applied to the individual electrodes within a unit time, so that gradation display is provided. It is possible to control the gradation.
[0094]
Further, since the drive circuit performs gradation display based on control of application of a relatively wide sustain pulse and a relatively narrow erase pulse as a pulse applied to the individual electrode within a unit time, During the period when the erase pulse is applied, the discharge display can be stopped and gradation display can be performed.
[0095]
In addition, the flat display panel includes a display module in which a plurality of display panels are arranged in a matrix as a constituent element, the display modules arranged in the column direction are cascade-connected, and the display modules are connected in parallel to the power source. As a signal processing circuit for supplying a control signal to the drive circuit of each display module, an address information storage unit that stores unique address information, and the input data are passed through and the unique address and the display in the data are displayed. An input signal control unit for extracting data displayed by itself from the position of the valid signal, and an output buffer for through data for outputting the data passed through from the input signal control unit to adjacent display modules connected in cascade; The data extracted by the input signal control unit based on the write control signal A memory that reads data based on the read control signal, a display pulse generator that generates the common electrode and individual electrode drive pulses based on the data extracted by the input signal control unit, and the display A counter that counts the common electrode driving pulses output from the pulse generator, a lookup table for numerically converting the number of pulses counted by the counter to gradation data, and gradation data via the lookup table And a display data generator for outputting individual electrode control data based on comparison between the individual electrode drive display data read from the memory and the output of the display pulse generator and the display data generator. The display module includes an output buffer for outputting to the electrode drive circuit and the common electrode drive circuit. When performing combined data control during fetches display data corresponding to the address of each display module, it is possible to individually control according to the data.
[0096]
Embodiment 3 FIG.
Next, in the third embodiment, a method for driving a flat display panel having the electrode structure described in the first embodiment will be described. In the third embodiment, the display pixel is 10 × 10 mm. 2 And the size of the display cell is 3x9mm 2 The electrode gap between the common electrode 2 and the individual electrode 3 is 100 μm, and discharge gas (Ne—Xe (5%)) 500 Torr is sealed in the height of the discharge space of 600 μm.
[0097]
FIG. 22 shows the internal configuration of the control pulse supply unit 21b of the individual electrode drive unit 21 shown in FIG. 13 in more detail. FIG. 23 shows an example of a driving sequence for driving the flat display panel. Since this flat display panel is configured as shown in FIG. 12, a pair of common electrode driving circuits and individual electrode driving circuits corresponding to the number of display cells are required.
[0098]
Next, the operation will be described. Usually, in a flat display panel using discharge, as shown in FIG. 24, a high voltage pulse is alternately applied to a pair of electrodes, here, a common electrode and one individual electrode facing the common electrode in the same plane, Discharge is maintained using wall charges accumulated on the insulator of the discharge cell.
[0099]
However, in this method, in order to perform display control, a high voltage pulse having the same frequency as that of the common electrode must be applied to the individual electrode during display, and the load on the individual electrode increases. As many drive elements as are required.
[0100]
In addition, when a high voltage pulse for discharge is applied only to the common electrode, as shown in FIG. 25, wall charges are accumulated by the discharge generated by the voltage pulse applied to any of the common electrodes, and externally, It acts to weaken the applied voltage. Therefore, in the subsequent voltage pulse, the voltage in each display cell does not reach the discharge start voltage, that is, the voltage of the pulse is clamped in the negative direction by the wall potential generated by the first discharge and does not exceed the discharge start voltage. Even though the high voltage pulse is applied, the discharge is stopped. When the discharge start voltage is reached, discharge light emission is generated, but wall charges are further accumulated and act to weaken the external voltage.
[0101]
In such a situation, the following driving method was adopted to maintain the discharge display. First, in contrast to the phenomenon in which the discharge is terminated only by applying the voltage pulse to the common electrode described above, as shown in FIG. 23, as an initialization pulse, the discharge is maintained in all individual electrodes next to the pulse applied to the common electrode. The pulse input of the voltage V3 having a peak value higher than the voltage is performed. In the third embodiment, V3 = 160V. However, any voltage that is not less than the minimum discharge sustaining voltage (about 130V) and not more than the discharge start voltage (about 220V) may be used.
[0102]
In addition, the pulse width t5 of the pulse applied to the individual electrode is set to 3 μsec or more in consideration of the discharge delay and the wall charge accumulation time, and the upper limit of the pulse width is defined only by the time distribution of the entire sequence and is set to 10 μsec. .
[0103]
In this way, the wall charges that are accumulated by the discharge generated by the voltage application to the common electrode and weaken the voltage applied to the common electrode are utilized, and the wall charges of the opposite polarity are generated by the voltage pulse to the individual electrodes. It is possible to have an action of accumulating (reinforcing the voltage applied to the common electrode), and the discharge is surely started by the next voltage pulse application to the common electrode.
[0104]
With respect to the initialization pulse, as shown in FIG. 26, in a normal display, the discharge due to the combination of the voltage pulse to the common electrode and the individual electrode is generated by the pulse applied to the common electrode. In a state where no discharge is generated by the pulse, no discharge is generated by the voltage pulse to the common electrode, and the discharge is generated by the pulse to the individual electrode.
[0105]
In such a case, since the wall charges act in a direction to reinforce the pulse to the common electrode due to the discharge at the individual electrode, the start and erase discharges are surely generated when the pulse is applied to the next common electrode. It becomes like this.
[0106]
This control makes it possible to periodically initialize display cells that have shifted to an unstable discharge region, thereby enabling stable display. The display luminance is defined by the number of voltage pulses applied to the common electrode during a certain predetermined period (about 16 ms), and this period is defined as one sequence period. In the third embodiment, the common electrode per sequence is displayed. The number of voltage pulses to be applied is 766 times including initialization and discharge maintenance, and voltage pulses are applied to the individual electrodes for stabilizing the discharge as shown in FIG. Combined and implemented for each sequence at the beginning of the sequence.
[0107]
Furthermore, in order to generate a display discharge by applying a voltage pulse to the common electrode, a pulse having a voltage value sufficiently higher than the discharge start voltage of the display cell of the flat display panel is used as the applied pulse to the common electrode. In addition to ensuring the start, the wall charge generated by this discharge is sufficiently large so that the wall charge retains a discharge start voltage of reverse polarity, and the wall charge called erasure discharge is applied when the pulse applied to the common electrode falls. Only generates a discharge due to the voltage generated.
[0108]
Due to this phenomenon, as shown in FIG. 27, after the voltage pulse application to the common electrode is completed, the wall charge does not exist in the display cell. Alternatively, even if it exists, the charge becomes very weak, so that it does not have an effect of preventing the discharge when the voltage pulse is applied to the common electrode next time, and a discharge is generated for each voltage pulse applied to the common electrode.
[0109]
In order to generate the discharge as described above, the voltage pulse applied to the common electrode becomes a high voltage and the crest value increases, so that the pulse edge is raised and lowered within a predetermined time. When applying a pulse having a sharp edge, it is necessary to make it steep, and problems such as difficulty in circuit and difficulty in controlling discharge occur.
[0110]
For this purpose, the pulse applied to the common electrode has a two-stage configuration, is in the form of a composite voltage pulse in which two voltage pulses are superimposed, and a DC bias is applied with the first-stage pulse that does not start discharge. A discharge is generated by applying a voltage equal to or higher than the discharge start voltage by the pulse of the stage.
[0111]
By this method, the time from when the discharge start voltage is applied to the display cell until the drive maximum voltage is reached can be shortened, and the voltage application can be completed before the discharge delay of the display cell.
[0112]
In the third embodiment, as shown in FIG. 27, the period t1 from the rise of the first pulse to the rise of the second pulse is the ON time of the first-stage pulse generation circuit and the ON time of the second pulse generation circuit. Therefore, it was necessary to set it to 1 μsec or more.
[0113]
Further, since the discharge start voltage of the discharge cell is about 220V, as shown in FIG. 27, the peak value is 160V for both the first pulse of the voltage value V2 and the second pulse of the voltage value V1, and the superimposed voltage The value is set to 320V (V1 + V2).
[0114]
The peak value of the first pulse needs to be selected from a range larger than the minimum discharge sustaining voltage and smaller than the discharge start voltage, and the maximum voltage of the superimposed voltage pulse is limited by the withstand voltage of the insulating layer of the display cell. Therefore, it was made not to exceed 350V.
[0115]
Furthermore, it is more efficient for display when the peak value of the second pulse is equal to or higher than the peak value of the first pulse, and the number of externally supplied power supplies can be reduced. In the third embodiment, the peak values of both the first pulse and the second pulse are set to 160 V, and the peak value after superposition is set to 320 V.
[0116]
The maximum voltage pulse applied at this time is set to a voltage (320 V) that accumulates wall charges sufficient to generate an erasing discharge after the start discharge, and the maximum voltage maintaining period t2 shown in FIG. Is set to 3 μsec or more, which corresponds to the delay time of wall charge accumulation, so that wall charges sufficient to generate an erasing discharge are accumulated during the maximum voltage maintaining period t2.
[0117]
This is because, as shown in FIG. 28, since the discharge does not grow while the maximum voltage maintaining period t2 is short, sufficient luminance cannot be obtained and the region stabilizes in the region of 3 μsec or more.
Further, the fall time t2 + t3 of the first pulse from the rise of the second pulse shown in FIG. 27 is set to 10 μsec or less.
[0118]
In order to generate an erasing discharge at the falling edge of the first pulse, a discharge is generated using space charges in the discharge gas in a high energy state together with wall charges due to the discharge accumulated at the rising edge of the second pulse. This is to make it easier.
[0119]
By these controls, an erasing discharge due to wall charges and space charges is generated at the fall of the first pulse of the common electrode. In this erasing discharge, both the common electrode and the individual electrode are connected to OV, so there is no potential difference between the common electrode and the individual electrode, and wall charges are not accumulated.
[0120]
Due to this phenomenon, the state of the display cell is reset to the initial state similar to the case where display discharge is not performed. In order to completely initialize the wall charge, the period t4 from the time of the fall of the composite voltage pulse to the common electrode to the next composite voltage pulse is set to 5 μsec or more, and the wall charge is completely erased by the erase discharge. By doing so, the display cell is initialized.
[0121]
As shown in FIG. 29, the time between the composite voltage pulses is stable as the time of 4 to 5 μsec or more is reached because the discharge does not become stable because the erasing discharge is not sufficiently generated in a short time range, and the luminance decreases. You can see that
[0122]
Therefore, the pulse shape applied to the common electrode, that is, each time distribution defined by FIG.
t1> 1 microsecond
3 μsec <t2 ≦ 9 μsec
t3> 1 microsecond
And as a time constraint
t2 + t3 <10 microseconds
t4> 5 μs
[0123]
Here, as shown in FIG. 30, the composite voltage pulse to be applied to the common electrode is generated by a push-pull switch circuit at the first stage and supplied by a charge pump circuit at the second stage.
[0124]
In this circuit, when the voltage pulse of the second stage is applied, charging / discharging is performed with a capacitor Cd having a sufficiently large capacity with respect to the inherent load capacity of the flat display panel, but the switch circuit on the charge pump side is the periphery of the switch circuit. Since it is only necessary to drive the parasitic capacitance, it is not necessary to have the power durability as the main switching element, and the circuit can be miniaturized.
[0125]
Further, in this circuit, the charge charged to the point of the display panel is almost recovered by the drive capacitor Cd through the diode D1 connected in parallel to the main switching element 3, so that the power loss is minimized. .
[0126]
Here, the detailed operation of this circuit will be described with reference to FIG.
In the first pulse, the output voltage is controlled by the state of the switching elements Q3 and Q4, the switching element Q4 is off, the switching element Q3 is on, the voltage V2 is applied to the electrode, the switching element Q3 is off, and the switching element Q4 is on and 0V ground.
[0127]
In the second pulse, the states of the switching elements Q1 and Q2 are applied to the electrode through the capacitor Cd.
First, when the switching element Q1 is off and the switching element Q2 is on, one end of the capacitor Cd is grounded to 0V. In this state, the capacitor Cd is charged through the diode D2, and the potential across the capacitor Cd becomes V2.
In this state, when the switching element Q2 is turned off and the switching element Q1 is turned on, the terminal of the capacitor Cd that is grounded becomes the V1 potential, and when viewed from 0V (ground potential) at the other end of the capacitor Cd, (V1 + V2) Will be generated. This potential is supplied to the common electrode through the switching element Q3.
[0128]
Therefore, the voltage waveform applied to the common electrode becomes a composite voltage waveform as shown in FIGS. 23 and 27 by turning on / off the switching element according to the following procedure.
Figure 0003655899
The first state in each transition state is an intermediate control for preventing a through current.
[0129]
Furthermore, during transitions between individual states (○ 9, ○ 4, ○ 6, ○ 8), this period is about 0.5 μs so that no through current flows through the switching element connected to the push-pull. The state and the pulse period are determined by the periods of ○ 1, ○ 3, ○ 5, and ○ 9. The widths of these transition periods correspond to Turn on and Turn off times determined by the switching elements (transistors and FETs) used.
[0130]
In addition, by adopting this method, the first pulse generation circuit needs to add a power recovery circuit to recover reactive power for the capacitive load of the display cell and panel. Since the charge corresponding to the charging current for the capacitive load is reduced to the pulse generating capacitor through the body diode D1 of the switching element Q3 when the pulse is removed, there is an advantage that power consumption for the capacitive load of the panel does not occur. The display discharge control of the display cell was performed by applying a voltage bias to the individual electrodes.
[0131]
As shown in FIG. 31, in the display cell of this system, there are a voltage region in which the discharge is continued and a voltage region in which the discharge is stopped by the DC bias value V4 of the individual electrode depending on the peak value of the voltage pulse applied to the common electrode. It is known to have existing properties.
[0132]
The upper limit of the discharge suppression region not specified in FIG. 31 is the discharge start voltage of the display panel, which is about 220 V in the case of the display panel of the third embodiment. The lower the high price, the easier it is to get a margin.
[0133]
When the voltage values V1 and V2 applied to the common electrode are 160V (V1 + V2: 320V), the control margin for suppressing discharge is about 100V, and the control margin for maintaining discharge is as large as 60V. By utilizing this characteristic, display on / off control is possible by applying a voltage in the discharge region to display cells that continue display and a voltage in the discharge suppression region to display cells that turn off the display. It becomes.
[0134]
According to this control, as shown in FIG. 23, on / off of display of individual display cells and brightness change (gradation display) need only be performed by adjusting the DC voltage application period to the corresponding individual electrodes. Luminance modulation (gradation expression) can be achieved by controlling how long the composite voltage pulse applied to the electrode has a DC voltage (V4) application period in the discharge suppression region to be masked.
[0135]
Therefore, unlike the conventional gas discharge panel, luminance modulation (gradation display) is not performed by combining a plurality of luminance periods, but luminance modulation (gradation) is controlled by controlling the period during which the composite voltage pulse to the common electrode is masked. Tone display), and the period of voltage pulse application to the individual electrodes is a maximum of 2 times / (1 sequence). Therefore, unlike a common electrode driven at a frequency exceeding several tens of KHz, a circuit with low power resistance can be used, and an integrated driving circuit can be used.
[0136]
Here, the luminance modulation (gradation display) is performed by display data input from the outside. However, if the display is performed by 256 levels of luminance display as in the third embodiment, the common electrode is ˜770 times. The pulse applied to is divided into 256 overlapping periods, the period divided by the input data is selected, and the discharge suppression voltage is applied through the individual electrode corresponding to the display data. With this operation, it is possible to perform display with luminance corresponding to the input display data.
[0137]
The luminance difference between gradations is caused by the number of composite voltage pulses that contribute to light emission applied to the common electrode during gradation display (no discharge suppression voltage is applied to the individual electrodes). By adjusting the number of composite voltage pulses applied to the common electrode during the period when the sustaining voltage is applied between gray levels and between display cells, it is possible to have various gray level characteristics according to display input data. It becomes.
[0138]
In the third embodiment, by assigning three composite voltage pulses to one gradation, the input data display brightness has a linear correlation, and the individual electrodes are controlled for brightness modulation (gradation display). As described above, in order to lower the drive frequency of the individual electrode, the period when the predetermined luminance is obtained from the beginning of the sequence is set as the display period, and the latter half of the sequence after that is set as the display suppression period. The frequency of the individual electrodes was the same as the sequence (frame) frequency, and the drive control was possible at a very low frequency.
[0139]
For example, when the total number of display composite voltage pulses is 765, the gradation, the discharge region voltage application pulse, and the discharge suppression region voltage application pulse are counted as follows, counting sequentially from the application pulse to the common electrode at the head of the sequence.
[0140]
Figure 0003655899
[0141]
As described above, by providing the bias region of the discharge suppression region DC voltage to the individual electrodes corresponding to the number of composite voltage pulses applied to the common electrode according to the number of gradations, the luminance control of the individual cells can be performed.
[0142]
Further, the voltage application to the individual electrodes is lowered or lowered between the composite voltage pulses applied to the common electrode as shown in FIG. This is because the discharge phenomenon generated by the composite voltage pulse applied to the common electrode is completed by one composite voltage pulse. Therefore, when the discharge is controlled in the composite voltage pulse, the discharge generated by the composite voltage pulse is completed. It is because it ends without doing.
[0143]
The interval between the rising and falling composite voltage pulses is affected by the time characteristics of the discharge generated in the display cell. In the case of the third embodiment, the erase discharge converges in about 5 μsec. The voltage application control to the individual electrodes is to be performed after this, and the time with the composite voltage pulse at the time of startup and shutdown required t5> 5 μsec and t6> 0.5 μsec.
[0144]
Also, if the voltage application control to the individual electrodes is synchronized with the rise of the composite voltage pulse to the common electrode, there is a possibility that discharge will occur at the rise of the first pulse. Need to give.
[0145]
In the third embodiment, the pulse applied to the common electrode is determined according to the number of voltage pulses to the common electrode and the time definition.
t1: 2 μs
t2: 5 μs
t3: 2 μs
t4: 11 μs (however, 25 μs during the initialization sequence)
t5: 6 μs (Rise of voltage pulse to individual electrode during initialization sequence
10 μs)
t6: 5 μs (fall of voltage pulse to individual electrode during initialization sequence
5 μs)
The average frequency of the composite voltage pulse to the common electrode was about 46 KHz.
In addition, in order to perform the gradation expression, the individual electrodes are controlled as follows.
[0146]
As shown in the gradation display control block diagram shown in FIG. 20 and the pulse timing diagram shown in FIG. 32, the input video data is stored in the image memory for the pixels necessary for display and is read out during the display sequence. . The contents of the image memory are transferred to the individual output control portions of the driver circuit that drives the individual electrodes according to the position information of the display cells.
[0147]
This video data transfer is performed by the following steps.
1). The video data stored in the image memory is read from the memory in the order corresponding to the pixel position of the output destination of the drive driver.
2). The read data is compared with comparison data obtained by converting a value obtained by counting the number of voltage application pulses applied to the common electrode by the LUT. When the video data is equal to or larger than the comparison data, the video data is set to “L” data, When the video data becomes small, it becomes “H” data.
3). 2) Transfer the binarized video data of item to the drive IC of the individual electrode.
[0148]
This repetition is performed for each pulse prior to applying a voltage pulse to the common electrode. The binarized data transferred to the driving IC is output by a latch signal, and the state is held until the next latch signal. The timing of voltage application to the individual electrodes is controlled by the timing of the latch signal.
[0149]
Here, the drive IC of the individual electrode determines the output voltage value according to the binarized video data, and the output with the video data set to “L” outputs the voltage in the discharge sustaining region. The output whose data is set to “H” outputs the voltage in the discharge suppression region.
[0150]
As shown in the waveform example in FIG. 23, the contents of the LUT at this time are converted into a value converted from the number of composite voltage pulses from the sequence head to the common electrode, and compared with the video data to be binary. Therefore, when the video data is 255 (at the maximum luminance), the entire discharge sustain area is output in one sequence, and when the video data is 0, the voltage output is all in the discharge suppression area during one sequence.
[0151]
In the third embodiment, OV is applied as the output in the sustaining voltage region, and 160 V is applied as the voltage in the discharge suppression region.
[0152]
By this control, the image data and the number of common electrode application pulses are always compared for each pulse applied to the common electrode, and the discharge maintenance / suppression period is determined. As a result, the display luminance in one sequence can be changed in units of voltage pulses to the common electrode, and the sustaining region of discharge becomes continuous in time and the luminance information between sequences correlates. No longer occurs. In addition, switching of the individual electrodes is performed twice at the time of maximum initialization and at the time of display control, and the switching load becomes small. Therefore, it becomes possible to divert the driver IC for PDP, and greatly contribute to cost, mounting and reliability. ing.
[0153]
Embodiment 4 FIG.
In the third embodiment described above, the composite voltage pulse for initializing the display cell is inserted for each sequence (display frame). However, this initialization sequence is accompanied by discharge light emission, which causes a decrease in dark room contrast. Initialization may be performed at a rate of once in a plurality of frames. In this case, display of high dark contrast is possible without impairing display stability.
[0154]
Embodiment 5 FIG.
In the third embodiment, the discharge is controlled by the switching operation between OV and (discharge suppression voltage) as the peak value of the individual electrode. However, the voltage at the time of display control of the individual electrode needs to be OV at the time of display. However, by setting the voltage as high as possible in the discharge region, the voltage required for switching for control decreases, and a low-voltage drive circuit can be used. For example, when the voltage peak value of the first pulse and the second pulse of the composite voltage applied to the common electrode is 160 V, the voltage to the individual electrode can be controlled by applying 50 V for display and applying 100 V for non-display. .
[0155]
In this case, it is possible to operate with a drive circuit having a withstand voltage of about 1/3 of the operation of the third embodiment, which is advantageous in terms of reliability and cost.
[0156]
Embodiment 6 FIG.
In the third embodiment, in the initialization sequence, the pulse application to all the individual electrodes is performed following the composite voltage pulse to the common electrode. However, in order to stabilize the display cell, the pulses to the individual electrodes are applied. A composite voltage pulse may be applied to the common electrode after application. At this time, since the composite voltage pulse for initialization may be counted as the first pulse of display discharge, contrast becomes easier to obtain than when a separate initialization sequence is inserted.
[0157]
Embodiment 7 FIG.
In the third embodiment, the discharge suppression period is linear with respect to the input data for gradation display. However, as described above, it is not necessary to allocate linearly, and a γ value corresponding to a video signal standard such as a TV signal is used. In addition, luminance modulation may be performed. For example, when the number of pulses to the common electrode is 765 for input data (in the case of 256 gradation display),
Combined voltage pulse number (discharge platform bias)
= INT (765 × (input data / 255) 1 / γ)
The individual electrodes are held in the discharge region by the number of composite voltage pulses (a period during which the composite voltage pulse is valid) calculated by the calculation formula shown in FIG. Voltage.
[0158]
In this way, it is not necessary to perform inverse γ conversion corresponding to the display device outside, and high-quality display can be performed without performing complicated calculation processing.
[0159]
Further, the number of pulses applied to the common electrode in one sequence need not be 765, it may be more than the number of gradations required for the minimum display, and it may be less than the maximum frequency of the composite voltage pulse limited by the discharge characteristics. If it is a number, the replacement of 765 in the above-described calculation formula will calculate the period of gradation control. Arbitrary gradation display is possible by using this calculated value as LUT.
[0160]
Further, in Embodiment 3, the display period in one sequence for gradation display is provided first and the non-display period is provided later, but this order may be reversed.
[0161]
As described above, according to the driving method of the flat display panel described in the above-described third to seventh embodiments, the discharge generated at the common electrode is the start of the discharge with one composite voltage pulse and the initial display cell by the erase discharge. As a result, the operation margin for performing the display operation is large, and the discharge due to driving the common electrode becomes unstable by inserting display initialization pulses into all the individual electrodes at regular intervals. Even in such a case, since the display can be maintained stably, a very stable display is possible.
[0162]
In addition, since the common electrode has a discharge maintaining function, all the display cells can be driven at once, and the display can be controlled by driving individual electrodes at a lower frequency. That is, a circuit with high power can be concentrated on common electrode driving, and individual electrode driving can be configured with a circuit with lower voltage and lower power consumption, so that a flat display panel that is inexpensive and highly reliable can be manufactured.
[0163]
Furthermore, since gradation display is possible by setting continuous periods in one sequence, a flat display panel capable of high-quality display with gradation can be obtained.
[0164]
【The invention's effect】
As described above, according to the flat panel display control apparatus and the driving method thereof according to the present invention, individual switching is performed individually for individual electrodes for each display cell of the flat display panel that can be individually driven for each display cell. It is possible to control the gradation.
[0165]
In addition, for display panels having an electrode structure or panel structure that can be individually driven for each display cell, the discharge characteristics of each display cell, in particular, discharge regardless of the difference between the discharge start voltage and the minimum discharge sustain voltage. Therefore, stable discharge maintenance can be achieved by obtaining a sufficiently large discharge control margin and inserting an operation for stabilizing the discharge at regular intervals.
[0166]
Furthermore, by performing discharge control in a continuous time range within one sequence, the display luminance can be expressed in one united period, so that gradation display suitable for video display can be realized.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram showing an entire flat display panel according to Embodiment 1 of the present invention.
FIG. 2 is a partial perspective view showing a configuration on a windshield substrate as a first transparent substrate constituting the display panel according to Embodiment 1 of the present invention;
FIG. 3 is a partial perspective view showing a configuration on a back glass substrate as a second substrate constituting the display panel according to Embodiment 1 of the present invention;
4 is a cross-sectional view taken along the line aa ′ in FIG. 3;
FIG. 5 is a structural diagram showing an exhaust groove on a back glass substrate.
FIG. 6 is an explanatory view for explaining the shapes of lead pins 6 and electrode extraction through holes 13;
7 is an explanatory view of a sealing guard 15 provided in the vicinity of a fused portion of the lead pin 6 of the windshield substrate 1. FIG.
8 is a manufacturing process diagram of the windshield substrate 1. FIG.
FIG. 9 is a manufacturing process diagram following FIG. 8;
10 is a manufacturing process diagram of the back glass substrate 10. FIG.
FIG. 11 is a final process diagram for assembling and sealing the display panel by fitting the front glass substrate 1 and the back glass substrate 10 together.
FIG. 12 is a diagram for explaining a control device for a flat display panel according to Embodiment 2 of the present invention, and is an equivalent circuit diagram of a display panel in which each display cell is represented as a discharge tube.
FIG. 13 is a block diagram of a drive circuit for explaining a control device for a flat display panel according to Embodiment 2 of the present invention;
FIG. 14 is a drive waveform diagram for each electrode for display of luminance gradation by the drive circuit of FIG. 13;
15 is a block configuration diagram of a drive circuit showing a modification of FIG. 13;
FIG. 16 is a drive waveform diagram for each electrode and an explanatory diagram thereof for display of luminance gradation by the drive circuit of FIG.
FIG. 17 is a system configuration diagram of a flat display panel according to Embodiment 2 of the present invention;
18 explains a control device for a flat display panel according to Embodiment 2 of the present invention, and is a block diagram showing a signal processing circuit for supplying a control signal to the drive circuit of each display module cascaded in FIG. It is.
FIG. 19 is a waveform diagram for explaining the operation of the signal processing circuit shown in FIG. 18;
20 is a block diagram and a flowchart for explaining gradation display processing related to gradation data generation for performing individual electrode control by the pulse counter 56, the lookup table 57, and the display data generation unit 58 shown in FIG.
21 is an input / output characteristic diagram of the look-up table 57 shown in FIG.
FIG. 22 is a block diagram of an individual electrode driving unit for explaining a method of driving a flat display panel according to Embodiment 3 of the present invention.
FIG. 23 is a drive sequence diagram illustrating a method for driving a flat display panel according to Embodiment 3 of the present invention.
FIG. 24 is an operation explanatory view of the display panel for explaining the driving method of the flat display panel according to the third embodiment of the present invention.
FIG. 25 is an operation explanatory view of the display panel for explaining the driving method of the flat display panel according to the third embodiment of the present invention.
FIG. 26 is an explanatory diagram of a display cell initialization operation for explaining a method of driving a flat display panel according to Embodiment 3 of the present invention;
FIG. 27 is an explanatory diagram of a discharge operation for explaining a method of driving a flat display panel according to Embodiment 3 of the present invention.
FIG. 28 is a control characteristic diagram of the display cell for explaining the driving method of the flat display panel according to the third embodiment of the present invention.
FIG. 29 is a control characteristic diagram of the display cell for explaining the driving method of the flat display panel according to the third embodiment of the present invention.
FIG. 30 is a circuit diagram showing a pulse generation circuit for explaining a method of driving a flat display panel according to Embodiment 3 of the present invention.
FIG. 31 is a control characteristic diagram of the display cell for explaining the driving method of the flat display panel according to the third embodiment of the present invention.
FIG. 32 is a timing chart of gradation display control for explaining a flat panel display driving method according to Embodiment 3 of the present invention;

Claims (11)

表示画面を構成する全表示セルを一括または所定の複数の表示セルを駆動する共通電極と、表示セル1セル毎に個別駆動する個別電極とを備えた平面表示パネルに対し、上記個別電極に単位時間内に印加するパルスの数によって輝度を変化させて階調表示する駆動回路を備え
上記駆動回路は、上記個別電極に単位時間内に印加するパルスとして、放電表示を行うために電圧維持するための維持パルスとこの維持パルスに対しパルス幅が幅狭の放電発光を抑制するための消去パルスの印加の制御に基づいて階調表示する
ことを特徴とする平面表示パネルの制御装置。
A common electrode which drive the batch or predetermined plurality of display cells of all the display cells which constitute the display screen, the plane display panel and a separate electrode for individually driving each display cell 1 cell, to the individual electrodes Provided with a drive circuit that changes the luminance according to the number of pulses applied within a unit time and displays a gradation .
The drive circuit is a pulse applied to the individual electrode within a unit time, and a sustain pulse for maintaining a voltage for performing discharge display, and a discharge pulse having a narrow pulse width with respect to the sustain pulse. Gray scale display based on control of erase pulse application
A control device for a flat display panel.
表示画面を構成する全表示セルを一括または所定の複数の表示セルを駆動する共通電極と、表示セル1セル毎に個別駆動する個別電極とを備えた平面表示パネルに対し、上記個別電極に単位時間内に印加するパルスの数によって輝度を変化させて階調表示する駆動回路を備え、
上記平面表示パネルは、複数の表示パネルを行列配置して組み合わせた表示モジュールを構成要素とし、列方向に配列された表示モジュールがカスケード接続され、かつ各表示モジュールが電源に対して並列接続されてなり、
各表示モジュールの駆動回路に制御信号を与える信号処理回路として、
固有アドレス情報を記憶してなるアドレス情報記憶部と、
入力されるデータをスルーさせると共に上記固有アドレスとデータ中の表示有効信号の位置から自己が表示するデータを取り出すための入力信号制御部と、
上記入力信号制御部からスルーされたデータをカスケード接続された隣接する表示モジュールに出力させるためのスルーデータ用出力バッファと、
書き込み制御信号に基づいて上記入力信号制御部により取り出されたデータを書き込むと共に読み出し制御信号に基づいてデータの読み出しを行うメモリと、
上記入力信号制御部により取り出されたデータに基づいて共通電極及び個別電極駆動パルスを生成する表示用パルス生成器と、
上記表示用パルス生成器から出力される共通電極駆動パルスをカウントするカウンタと、
上記カウンタによりカウントされたパルス数を階調データに数値変換するためのルックアップテーブルと、
上記ルックアップテーブルを介した階調データと上記メモリから読み出された個別電極駆動用表示データとの比較に基づいて個別電極の制御データを出力する表示データ生成器と、
上記表示用パルス生成器及び上記表示データ生成器の出力を個別電極駆動回路及び共通電極駆動回路に出力する出力バッファと
を備えたことを特徴とする平面表示パネルの制御装置。
Unit for each individual electrode for a flat display panel having a common electrode for driving all display cells constituting a display screen at once or driving a plurality of predetermined display cells, and an individual electrode for individually driving each display cell. Provided with a drive circuit for changing the luminance according to the number of pulses applied in time and displaying gradation
The flat display panel has a display module in which a plurality of display panels are arranged in a matrix as a constituent element, display modules arranged in a column direction are cascade-connected, and each display module is connected in parallel to a power source. Become
As a signal processing circuit that gives a control signal to the drive circuit of each display module,
An address information storage unit for storing unique address information;
An input signal control unit for extracting data to be displayed from the position of the unique address and the display valid signal in the data and allowing the input data to pass through;
An output buffer for through data for outputting the data passed through from the input signal control unit to adjacent display modules connected in cascade;
A memory for writing data extracted by the input signal control unit based on a write control signal and reading data based on a read control signal;
A display pulse generator for generating common electrode and individual electrode drive pulses based on the data extracted by the input signal control unit;
A counter that counts the common electrode drive pulses output from the display pulse generator;
A lookup table for numerically converting the number of pulses counted by the counter into gradation data;
A display data generator for outputting individual electrode control data based on comparison between the gradation data via the lookup table and the individual electrode driving display data read from the memory;
An output buffer for outputting the output of the display pulse generator and the display data generator to the individual electrode driving circuit and the common electrode driving circuit;
An apparatus for controlling a flat display panel, comprising:
複数のセルのそれぞれに共通に駆動される共通電極及び個別に駆動される個別電極を並設し、上記共通電極に電圧パルスを印加して上記共通電極及び上記個別電極上に設けられた誘電体層上に放電による発光を生起させる平面表示パネルに対し、
上記個別電極に電圧パルスを印加して上記誘電体層上に蓄積された壁電荷の極性を反転させるステップと、
その後に、上記共通電極に電圧パルスが印加して上記極性の反転による壁電荷の電界が加わるようにするステップと
を有し、
上記共通電極に印加される電圧パルスは、その電圧パルスの立ち上がり時に上記極性の反転による壁電荷の電界が加わって放電を開始させ、その電圧パルスの立ち下がり時にその放電による壁電荷によって消去放電を起こさせるようにすることを特徴とする平面表示パネルの駆動方法
A common electrode that is commonly driven in each of a plurality of cells and an individual electrode that is individually driven, and a voltage pulse is applied to the common electrode to provide a dielectric provided on the common electrode and the individual electrode For flat display panels that cause light emission due to discharge on the layer,
Applying a voltage pulse to the individual electrodes to reverse the polarity of the wall charges accumulated on the dielectric layer;
Thereafter, a voltage pulse is applied to the common electrode to apply an electric field of wall charges due to the reversal of the polarity;
Have
When the voltage pulse applied to the common electrode rises, the electric field of the wall charge due to the inversion of the polarity is applied at the rising edge of the voltage pulse to start discharge, and at the falling edge of the voltage pulse, the erasing discharge is caused by the wall charge due to the discharge. A driving method of a flat display panel, characterized by causing it to occur .
請求項3記載の平面表示パネルの駆動方法において、上記共通電極に印加される一定の電圧パルス数を1シーケンスとしたときに、1又は複数のシーケンス毎 に上記個別電極に上記電圧パルスを印加することを特徴とする平面表示パネルの駆動方法。 4. The flat panel display driving method according to claim 3, wherein the voltage pulse is applied to the individual electrode for each of one or a plurality of sequences when the constant number of voltage pulses applied to the common electrode is one sequence. A driving method of a flat display panel. 請求項3記載の平面表示パネルの駆動方法において、上記共通電極に印加される電圧パルスは、放電開始電圧以下の第1の電圧パルスと、この第1の電圧パルス期間内に重畳される第2の電圧パルスとでなり、放電開始電圧以上の電圧値を有する複合電圧パルスであることを特徴とする平面表示パネルの駆動方法。 4. The flat panel display driving method according to claim 3, wherein the voltage pulse applied to the common electrode is a first voltage pulse equal to or lower than a discharge start voltage and a second voltage pulse superimposed on the first voltage pulse period. A flat display panel driving method characterized by comprising: a composite voltage pulse having a voltage value equal to or higher than a discharge start voltage . 請求項5記載の平面表示パネルの駆動方法において、上記第1の電圧パルスの立ち下がり時に上記壁電荷によって消去放電を起こさせることを特徴とする平面表示パネルの駆動方法。 6. The method for driving a flat display panel according to claim 5, wherein an erasing discharge is caused by the wall charges at the fall of the first voltage pulse . 請求項6記載の平面表示パネルの駆動方法において、上記共通電極への複合電圧パルスにより消去放電を起こさせた後、上記個別電極に電圧パルスを印加して放電を停止させるステップを有することを特徴とする平面表示パネルの駆動方法。 7. The flat panel display driving method according to claim 6, further comprising a step of stopping discharge by applying a voltage pulse to the individual electrode after causing an erasing discharge by a composite voltage pulse to the common electrode. A driving method of a flat display panel. 複数のセルのそれぞれに共通に駆動される共通電極及び個別に駆動される個別電極を並設し、上記共通電極に電圧パルスを印加して上記共通電極及び上記個別電極上に設けられた誘電体層上に放電による発光を生起させる平面表示パネルに対し、
上記個別電極に電圧パルスを印加して上記誘電体層上に蓄積された壁電荷の極性を反転させるステップと、
その後に、上記共通電極に電圧パルスが印加して上記極性の反転による壁電荷の電界が加わるようにするステップと
を有し、
上記共通電極に電圧パルスを印加して放電を生じさせた際に、放電を維持すべき表示セルの個別電極に対しては放電維持領域における電圧を印加すると共に、放電を停止すべき表示セルの個別電極に対しては放電抑制領域における電圧を印加することを特徴とする平面表示パネルの駆動方法。
A common electrode that is commonly driven in each of a plurality of cells and an individual electrode that is individually driven, and a voltage pulse is applied to the common electrode to provide a dielectric provided on the common electrode and the individual electrode For flat display panels that cause light emission due to discharge on the layer,
Applying a voltage pulse to the individual electrodes to reverse the polarity of the wall charges accumulated on the dielectric layer;
Thereafter, a voltage pulse is applied to the common electrode to apply an electric field of wall charges due to the reversal of the polarity;
Have
When a voltage pulse is applied to the common electrode to cause a discharge, a voltage in the discharge sustaining region is applied to the individual electrode of the display cell that should maintain the discharge, and the discharge of the display cell that should stop the discharge. A driving method of a flat display panel, wherein a voltage in a discharge suppression region is applied to an individual electrode .
複数のセルのそれぞれに共通に駆動される共通電極及び個別に駆動される個別電極を並設し、上記共通電極に電圧パルスを印加して上記共通電極及び上記個別電極上に設けられた誘電体層上に放電による発光を生起させる平面表示パネルに対し、
上記個別電極に電圧パルスを印加して上記誘電体層上に蓄積された壁電荷の極性を反転させるステップと、
その後に、上記共通電極に電圧パルスが印加して上記極性の反転による壁電荷の電界が加わるようにするステップと
を有し、
上記共通電極に印加される一定の電圧パルス数を1シーケンスとしたときに、1又は複数のシーケンス毎に上記個別電極に上記電圧パルスを印加し、そのシーケンスの1部の電圧パルス数に対応して放電を維持する放電維持領域の電圧を個別電極に印加して表示維持期間とし、その1シーケンスの他の部分の電圧パルス数に対応して放電を停止させる放電抑制領域の電圧を個別電極に印加して表示抑制期間として、階調表示を行うことを特徴とする平面表示パネルの駆動方法。
A common electrode that is commonly driven in each of a plurality of cells and an individual electrode that is individually driven, and a voltage pulse is applied to the common electrode to provide a dielectric provided on the common electrode and the individual electrode For flat display panels that cause light emission due to discharge on the layer,
Applying a voltage pulse to the individual electrodes to reverse the polarity of the wall charges accumulated on the dielectric layer;
Thereafter, a voltage pulse is applied to the common electrode to apply an electric field of wall charges due to the reversal of the polarity;
Have
When the constant number of voltage pulses applied to the common electrode is one sequence, the voltage pulse is applied to the individual electrode every one or a plurality of sequences, corresponding to the number of voltage pulses in one part of the sequence. The voltage of the discharge sustaining region for maintaining the discharge is applied to the individual electrode to form the display sustaining period, and the voltage of the discharge suppressing region for stopping the discharge corresponding to the number of voltage pulses in the other part of the one sequence is applied to the individual electrode. A driving method of a flat display panel , wherein gradation display is performed as a display suppression period when applied .
請求項9記載の平面表示パネルの駆動方法において、上記1シーケンスの前半部分を表示維持期間とし、その後半部分を表示抑制期間とすることを特徴とする平面表示パネルの駆動方法。 10. The driving method of a flat display panel according to claim 9, wherein the first half of the one sequence is a display sustaining period and the latter half is a display suppressing period . 請求項9記載の平面表示パネルの駆動方法において、上記1シーケンスとして上記共通電極に印加する一定の電圧パルス数は、階調数以上であって、1階調につき複数の電圧パルス数を割り当てたことを特徴とする平面表示パネルの駆動方法。 10. The driving method of a flat display panel according to claim 9, wherein the fixed number of voltage pulses applied to the common electrode as the one sequence is equal to or greater than the number of gradations, and a plurality of voltage pulse numbers are assigned to each gradation. A driving method of a flat display panel.
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