JP3626221B2 - Nonvolatile semiconductor memory device - Google Patents

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JP3626221B2
JP3626221B2 JP31174093A JP31174093A JP3626221B2 JP 3626221 B2 JP3626221 B2 JP 3626221B2 JP 31174093 A JP31174093 A JP 31174093A JP 31174093 A JP31174093 A JP 31174093A JP 3626221 B2 JP3626221 B2 JP 3626221B2
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voltage
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ヘミンク・ゲルトヤン
徹 丹沢
智晴 田中
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株式会社東芝
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Description

【0001】 [0001]
【産業上の利用分野】 BACKGROUND OF THE INVENTION
本発明は、電気的書替え可能な不揮発性半導体記憶装置(EEPROM)に係わり、特にトンネル電流によりメモリセルに対して書き込み/消去を行うEEPROMに関する。 The present invention relates to relates to electrically rewritable nonvolatile semiconductor memory device (EEPROM), performs writing / erasing the memory cell, in particular by a tunnel current EEPROM.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
EEPROMの1つとして、高集積化が可能なNANDセル型EEPROMが知られている。 One EEPROM, NAND-cell type EEPROM is known that can be highly integrated. これは、複数のメモリセルをそれらのソース,ドレインを隣接するもの同士で共用する形で直列接続し、これを1単位としてビット線に接続するものである。 This is for connecting a plurality of memory cells those sources, connected in series in the form of shared adjacent ones of the drain to the bit line so as one unit. メモリセルは通常、浮遊ゲート(電荷蓄積層)と制御ゲートが積層されたFETMOS構造を有する。 The memory cell generally has a FETMOS structure in which the control gate are stacked floating gate (charge storage layer). メモリセルアレイは、p型基板又はn型基板に形成されたp型ウェル内に集積形成される。 The memory cell array is integrated formed in the p-type well formed in a p-type substrate or n-type substrate. NANDセルのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介して共通ソース線に接続される。 The drain side of the NAND cell is connected to a bit line via a select gate, source side is connected to a common source line through a selection gate. メモリセルの制御ゲートは、行方向に連続的に配設されてワード線となる。 The control gate of the memory cell is a word line are continuously arranged in the row direction.
【0003】 [0003]
このNANDセル型EEPROMの動作は、次の通りである。 The operation of the NAND cell type EEPROM is as follows. データ書き込みは、ビット線から最も離れた位置のメモリセルから順に行う。 Data write is performed sequentially from the memory cell farthest from the bit line. 選択されたメモリセルの制御ゲートには高電圧Vpp(=20V程度)を印加し、それよりビット線側にあるメモリセルの制御ゲート及び選択ゲートには中間電圧Vppm (=10V程度)を印加し、ビット線にはデータに応じて0V又は中間電圧Vm(=8V程度)を与える。 To the control gate of the selected memory cell by applying a high voltage Vpp (= about 20V), the intermediate voltage vppm (= about 10V) is applied to the control gates and select gates of the memory cells in it than the bit line side , the bit line provides a 0V or intermediate voltage Vm (= about 8V) in accordance with the data.
【0004】 [0004]
ビット線に0Vが与えられた時、その電位は選択メモリセルのドレインまで転送されて、電荷畜積層に電子注入が生じる。 When 0V is applied to the bit line, the potential is transferred to the drain of the selected memory cell, the electron injection occurs in the charge 畜積 layer. これにより、選択されたメモリセルのしきい値は正方向にシフトする。 Thus, the threshold of the selected memory cell is shifted in the positive direction. この状態を例えば“0”とする。 And the state "0", for example. ビット線にVmが与えられた時は電子注入が実効的に起こらず、従ってしきい値は変化せずに、負に止まる。 The electron injection when Vm to the bit line is given does not occur in an effective, thus the threshold is unchanged, it stops negative. この状態は消去状態で“1”とする。 The state is set to "1" in the erased state. データ書き込みは制御ゲートを共有するメモリセルに対して同時に行われる。 Data writing is carried out simultaneously on the memory cells sharing the control gate.
【0005】 [0005]
データ消去は、NANDセル内の全てのメモリセルに対して同時に行われる。 Data erasing is performed simultaneously for all memory cells in the NAND cell. 即ち、全ての制御ゲートを0Vとし、p型ウェルを20Vとする。 In other words, all the control gates and 0V, thereby a 20V the p-type well. このとき、選択ゲート,ビット線及びソース線も20Vにされる。 At this time, the select gate, the bit line and source line are also to 20V. これにより、全てのメモリセルで電荷蓄積層の電子がp型ウェルに放出され、しきい値は負方向にシフトする。 Thus, electrons in the charge storage layer in all the memory cells are discharged to the p-type well, the threshold is shifted in the negative direction.
【0006】 [0006]
データ読み出しは、選択されたメモリセルの制御ゲートを0Vとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Vcc(例えば5V)として、選択メモリセルで電流が流れるか否かを検出することにより行われる。 Reading data, the control gate of a selected memory cell and 0V, as the control gate and the select gate the power supply potential Vcc of the other memory cells (e.g. 5V), for detecting whether a current flows in the selected memory cell It is carried out by.
【0007】 [0007]
読み出し動作の制約から、“0”書き込み後のしきい値は0VからVccの間に制御しなければならない。 Constraints of the read operation, "0" threshold after writing must be controlled to between 0V of Vcc. このため、書き込みベリファイが行われ、“0”書き込み不足のメモリセルのみを検出し、“0”書き込み不足のメモリセルに対してのみ再書き込みが行われるよう再書き込みデータを設定する(ビット毎ベリファイ)。 Thus, data is written to verify, "0" is detected only memory cells of insufficient writing, "0" only rewriting the memory cells of insufficient writing sets rewriting data so as to be performed (bit-by-bit verify ). “0”書き込み不足のメモリセルは、選択された制御ゲートを例えば0.5V(ベリファイ電圧)にして読み出すこと(ベリファイ読み出し)で検出される。 "0" memory cell of insufficient writing is detected by the control gate which is selected for example 0.5V to read in the (verify voltage) (verify read). つまり、メモリセルのしきい値が0Vに対してマージンを持って、0.5V以上になっていないと、選択メモリセルで電流が流れ、“0”書き込み不足と検出される。 That is, the threshold voltage of the memory cell with a margin with respect to 0V, if not equal to or greater than 0.5V, a current flows in the selected memory cell is detected as "0" insufficient writing.
【0008】 [0008]
書き込み動作と書き込みベリファイを繰り返しながらデータ書き込みをすることで個々のメモリセルに対して、書き込み時間が最適化され“0”書き込み後のしきい値は0VからVccの間に制御される。 For each memory cell by the data writing while repeating the write operation and write-verify threshold after write time is optimized "0" is written is controlled to between 0V of Vcc.
【0009】 [0009]
このようなNANDセル型EEPROMでは、書き込み時の書き込み電圧Vppを一定としているため、電荷蓄積層の電子の量が比較的少ない書き込み初期ではメモリセルのしきい値変化は速く、電子注入が行われ電荷蓄積層の電子の量が比較的多い書き込み後期ではメモリセルのしきい値変化は遅い。 In such a NAND cell type EEPROM, since the a write voltage Vpp at the time of writing is constant, an electron amount is relatively small write initial charge accumulation layer is a threshold change of the memory cell is fast, electron injection performed an electron amount is relatively large writing late charge storage layer is a threshold change of the memory cell is slow. また、書き込み初期ではトンネル電流の流れる絶縁膜に印加される電界が強く、書き込み後期ではその電界は弱い。 Also, strong electric field applied to the insulating film of flow of tunnel current is a write early, in writing later the electric field is weak.
【0010】 [0010]
このため、書き込み速度を速くするため書き込み電圧Vppを高めると、書き込み後の最大しきい値が高く、書き込み後のしきい値分布幅が広くなり、またトンネル電流の流れる絶縁膜に印加される電界が強くなり信頼性が悪くなる。 Therefore, increasing the write voltage Vpp to increase the writing speed, the electric field maximum threshold after programming is high, the threshold distribution width widens after writing, also applied to the insulating film of the flow of the tunnel current is reliability is deteriorated strongly. 逆に、書き込み後のしきい値分布幅を狭くするためVppを低めると、書き込み速度が遅くなる。 Conversely, lowering the Vpp to narrow the threshold distribution width after writing, the writing speed. 言い替えれば、書き込み電圧マージンが狭いという問題があった。 In other words, the write voltage margin is narrow.
【0011】 [0011]
以下、この問題について詳しく説明する。 The following describes this problem in more detail. ここで、メモリセルとしては、後述する図1の構成を考える。 Here, the memory cell is considered a configuration in Figure 1 to be described later. 図1において、1は制御ゲート、2はゲート間絶縁膜、3は浮遊ゲート、4はトンネル酸化膜、5はn型拡散層、6はp型ウェルである。 In Figure 1, 1 is a control gate, 2 denotes a gate insulating film, 3 is the floating gate, the tunnel oxide film 4, 5 n-type diffusion layer, 6 is a p-type well.
【0012】 [0012]
従来、例えば浮遊ゲートに電子注入を行う場合、図21(a)に示すように制御ゲート電圧Vcgを印加し、p型ウェルとn型拡散層を0Vにしていた。 Conventionally, if the floating gate performing electron injection, by applying a control gate voltage Vcg, as shown in FIG. 21 (a), had a p-type well and n-type diffusion layer at 0V. この場合、制御ゲート電圧Vcgを一定時間Tの間だけ一定電圧Vppにする。 In this case, the control gate voltage Vcg only during the predetermined time T to constant voltage Vpp. 初期的には浮遊ゲート中の電子の量が少ないので、図21(b)に示すように浮遊ゲート電位Vfgは比較的高く、図21(c)に示すようにトンネル電流Itunnelは比較的大きい。 Since the amount of electrons initially in the floating gate is small, the floating gate potential Vfg as shown in FIG. 21 (b) relatively high tunneling current Itunnel as shown in FIG. 21 (c) is relatively large. 浮遊ゲートへの電子注入が進むと、浮遊ゲート中の電子の量が多くなるので、浮遊ゲート電位Vfgは比較的低くなり、トンネル電流Itunnelは比較的小さくなる。 When the electron injection into the floating gate progresses, the amount of electrons in the floating gate increases, the floating gate potential Vfg is relatively low, the tunneling current Itunnel is relatively small. よって、メモリセルのしきい値Vthの変化量は、図21(d)に示すように初期的に大きく、徐々に少なくなる。 Therefore, the amount of change in the threshold voltage Vth of the memory cell is initially large, as shown in FIG. 21 (d), gradually decreases.
【0013】 [0013]
一般に、ベリファイと呼ばれるメモリセルのしきい値確認動作を行いながら、浮遊ゲートへの電子注入を行う場合、図22のようになる。 In general, while the threshold check operation of the memory cells, referred to as verification, when performing electron injection into the floating gate, becomes as shown in FIG 22. 制御ゲート電圧Vcgは数発のパルスに分割され、各浮遊ゲートへの電子注入動作の後、ベリファイが行われる。 The control gate voltage Vcg is divided into several shots of pulses, after the electron injection operation to the floating gate, verify is performed. 図22では、便宜上ベリファイ動作時の制御ゲート電圧Vcgは0Vにしてあるが、ベリファイの方法によって制御ゲートに何らかの電圧が印加される場合が多い。 In Figure 22, the control gate voltage Vcg at convenience verification operation but are then to 0V, and often some voltage to the control gate by the verification method is applied. ベリファイによってメモリセルのしきい値が所望の値に達したと検知されると、電子注入動作は終了される。 When the threshold voltage of the memory cell is detected to have reached the desired value by verifying, electron injection operation is terminated. 同時に複数個のメモリセルに電子注入を行う場合は、ベリファイによってメモリセルのしきい値が所望の値に達したと検知されると、メモリセル毎に電子注入動作は終了される。 When performing electron injection into a plurality of memory cells at the same time, the threshold voltage of the memory cell is detected to have reached the desired value by verifying, electron injection operation for each memory cell is terminated.
【0014】 [0014]
図23は図22と同じ方法で複数のメモリセルに電子注入を行った場合の、各メモリセルのしきい値の変化を示す図である。 Figure 23 is a case of performing electron injection into a plurality of memory cells in the same way as FIG. 22 is a diagram illustrating a change in the threshold of each memory cell. 通常、メモリセルの形状は少しづつばらついていて、その結果、電子注入の時経変化がばらつく。 Usually, the shape of the memory cell is not varied little by little, as a result, after the change when the electron injection varies. 最も電子注入しやすいメモリセルでは、直ぐにメモリセルのしきい値の収まるべき範囲の上限Vth−maxに達し、1回目の電子注入動作でしきい値がVth−maxを越えないように電圧Vppの上限電圧Vpp−maxは決まる。 Most electron injection easy memory cell is immediately reached the maximum Vth-max range to fit the threshold voltage of the memory cell, the voltage Vpp as thresholds electron injection operation of the first does not exceed the Vth-max upper limit voltage Vpp-max is determined. 最も電子注入しにくいメモリセルでは、メモリセルのしきい値の収まるべき範囲の下限Vth−minに達しにくく、所定の電子注入動作回数以内でしきい値がVth−minを越えるように電圧Vppの下限電圧Vpp−minは決まる。 In the most electron injecting hard memory cell, hardly reaches the lower limit Vth-min range to fit the threshold voltage of the memory cell, the threshold within the predetermined electron injection operation number of the voltage Vpp to exceed the Vth-min lower limit voltage Vpp-min is determined.
【0015】 [0015]
Vpp−max−Vpp−minはVppマージンと呼ばれ、正の値でなければならない。 Vpp-max-Vpp-min is referred to as a Vpp margin, it must be a positive value. Vth−maxを下げしきい値分布幅を狭くしようとすると、Vppを下げなければならずVppマージンは0Vに近づく。 If you try to narrow the threshold distribution width lower the Vth-max, Vpp margin must lower the Vpp is close to 0V. 電子注入・放出を繰り返すとトンネル酸化膜は劣化し、電子注入・放出特性が変化するため、Vppマージンが十分ないと信頼性上問題となる。 Electron injection, repeated release the tunnel oxide film is deteriorated, because the electron injection and emission characteristics changes, Vpp margin becomes reliability problems and not enough.
【0016】 [0016]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
このように従来のNANDセル型EEPROMにおいては、書き込み電圧Vppを高めると書き込み後のしきい値分布幅が広くなり、書き込み電圧Vppを低めると書き込み速度が遅くなるという、いわゆるトレードオフの関係があった。 In this manner, the conventional NAND cell type EEPROM, the threshold voltage distribution width after writing Increasing the write voltage Vpp is widened, that the write speed becomes slow when lowering the write voltage Vpp, there is a so-called trade-off relationship It was. そして、書き込み電圧Vppマージンが狭いことから、素子信頼性が低下するという問題があった。 Then, since the write voltage Vpp margin is narrow, device reliability is lowered.
【0017】 [0017]
本発明は、上記の事情を考慮してなされたもので、その目的とするところは、十分な書き込み電圧Vppマージンを確保することができると共に、メモリセルのしきい値分布幅を狭くすることができ、かつ高速に電子注入を行うことができるEEPROMを提供することにある。 The present invention has been made in consideration of the above circumstances, and an object, it is possible to ensure a sufficient write voltage Vpp margin is possible to narrow the threshold voltage distribution width of the memory cell can, and to provide an EEPROM capable of performing electron injection at high speed.
【0018】 [0018]
【課題を解決するための手段】 In order to solve the problems]
上記課題を解決するために本発明は、次のような構成を採用している。 The present invention in order to solve the above problems, adopts the following configuration.
即ち本発明は、半導体層と制御ゲートの間に容量結合する電荷蓄積層を備えて構成された電気的書き替え可能なメモリセルと、前記メモリセルのしきい値を制御するしきい値制御手段であって、前記メモリセルのしきい値を変動させるために前記制御ゲートと前記半導体層との間に電圧パルスを印加する第1のステップと、前記電圧パルスの印加後に前記メモリセルのしきい値を検出する第2のステップとを、前記メモリセルのしきい値が所望のしきい値に達するまで前記電圧パルスの電圧を一定の電圧変動ずつ分高めながら繰り返すしきい値制御手段とを備えた不揮発性半導体装置であって、前記電圧変動分は、前記電圧パルスを印加した時に前記メモリセルのしきい値がほぼ前記電圧変動分だけ変動されるように設定され、前記メモリセ That is, the present invention relates to a semiconductor layer and electrically rewritable memory cell configured with a charge storage layer for capacitive coupling between the control gate, the threshold control means for controlling the threshold value of the memory cell a is a first step of applying a voltage pulse between the control gate and the semiconductor layer to vary the threshold of the memory cell, the threshold of the memory cell after application of the voltage pulse a second step for detecting a value, and a threshold value control means for threshold repeated while reaching increasing minute voltage of the voltage pulse by a constant voltage variation to a desired threshold value of the memory cell and a nonvolatile semiconductor device, the voltage change, the threshold of the memory cell when applying the voltage pulse is set to be varied by approximately the voltage change, the Memorise は複数個設けられ、前記第1のステップと前記第2のステップを前記複数のメモリセルに対して同時に行い、それぞれのメモリセルが前記所望のしきい値に達した時にそれぞれのメモリセルに対する前記電圧パルスの印加を独立に止めることを特徴とする。 Is provided with a plurality, the relative said first performed simultaneously step and the second step to the plurality of memory cells, each memory cell when each of the memory cell reaches the desired threshold and wherein the stopping the application of voltage pulses independently.
【0022】 [0022]
【作用】 [Action]
本発明においては、書き込み電圧Vppは書き込み時間の経過とともに徐々に高められ、書き込みやすいメモリセルに対しては、比較的低い書き込み電圧Vppで書き込みを完了し、書き込み難いメモリセルに対しては、比較的高い書き込み電圧Vppで書き込みを行うことで、広い書き込み電圧Vppマージンを得ることができる。 In the present invention, the write voltage Vpp is gradually increased with the passage of the writing time for write easy memory cell to complete the writing at a relatively low programming voltage Vpp, for a write hard memory cell, compared by performing the writing target high write voltage Vpp, it is possible to obtain a wide write voltage Vpp margin.
【0023】 [0023]
また、“0”書き込み後のしきい値分布幅がΔVppとなるように、ΔVpp,Δtは設定されるということは、1サイクルでのしきい値シフト量がほぼ一定値ΔVppであるということで、トンネル電流の流れる絶縁膜に印加される電圧は毎サイクル同じように平均的になるよう制御され、その最大値が低減でき、信頼性が向上する。 Further, "0" as the threshold voltage distribution width after writing becomes .DELTA.VPP, .DELTA.VPP, that Δt is set, that the threshold shift amount in one cycle is almost constant value .DELTA.VPP , the voltage applied to the insulating film of flow of tunnel current is controlled to be on average so that the same each cycle, the maximum value can be reduced, reliability is improved.
【0024】 [0024]
【実施例】 【Example】
以下、本発明の実施例を図面を参照して説明する。 Hereinafter, an embodiment of the present invention with reference to the drawings.
図1(a)は、本発明の実施例に用いた不揮発性メモリセルの構造を示している。 FIGS. 1 (a) shows the structure of a nonvolatile memory cell used in embodiments of the present invention. n型シリコン基板7の上のp型ウェル6の上に浮遊ゲート(電荷蓄積層)3と制御ゲート1が積層形成される。 Floating gates (charge storage layer) 3 and the control gate 1 is laminated on the p-type well 6 on the n-type silicon substrate 7. p型ウェル6と浮遊ゲート3はトンネル酸化膜4によって絶縁され、浮遊ゲート3と制御ゲート1はゲート間絶縁膜2によって絶縁されている。 p-type well 6 and the floating gate 3 is insulated by the tunnel oxide film 4, a floating gate 3 and the control gate 1 is insulated by the gate insulating film 2. n型拡散層5はメモリセルトランジスタのソース・ドレインを形成する。 n-type diffusion layer 5 to form the source and drain of the memory cell transistor.
【0025】 [0025]
浮遊ゲート3と制御ゲート1との間の容量、浮遊ゲート3とp型ウェル6との間の容量は、それぞれ図1(b)に示すようにCcgとCoxである。 Capacitance between the floating gate 3 and the control gate 1, the capacitance between the floating gate 3 and the p-type well 6 is Ccg and Cox, as shown in FIGS 1 (b). 容量Coxは浮遊ゲート3とn型拡散層5との間の容量も含む。 Capacitance Cox also includes capacitance between the floating gate 3 and the n-type diffusion layer 5. メモリセルはそのしきい値でデータを記憶し、しきい値は浮遊ゲート3に蓄えられる電荷量で決まる。 Memory cell stores data in the threshold, the threshold is determined by the amount of charge stored in the floating gate 3. 浮遊ゲート3中の電荷量は、トンネル酸化膜4を通るトンネル電流で変化させられる。 Charge amount in the floating gate 3 is varied in a tunnel current through the tunnel oxide film 4.
【0026】 [0026]
即ち、p型ウェル6とn型拡散層5に対して制御ゲート1を十分高い電位にすると、トンネル酸化膜4を通して電子が浮遊ゲート3に注入され、しきい値は高くなる。 That is, when a sufficiently high potential control gate 1 with respect to p-type well 6 and the n-type diffusion layer 5, electrons through the tunnel oxide film 4 are injected into the floating gate 3, the threshold is high. 逆に、制御ゲート1に対してp型ウェル6とn型拡散層5を高電位にすると、トンネル酸化膜4を通して電子が浮遊ゲート3から放出され、しきい値は低くなる。 Conversely, the p-type well 6 and the n-type diffusion layer 5 when a high potential to the control gate 1, electrons through the tunnel oxide film 4 is released from the floating gate 3, the threshold becomes lower.
【0027】 [0027]
図2は、本発明の第1の実施例に係わる電子注入方式を示している。 Figure 2 shows an electron injection method according to the first embodiment of the present invention. (a)は制御ゲート電圧Vcg、(b)は浮遊ゲート電位Vfg、(c)はトンネル電流Itunnel、(d)はメモリセルのしきい値Vthである。 (A) the control gate voltage Vcg, (b) is a floating gate potential Vfg, (c) the tunneling current Itunnel, the threshold Vth of (d) are memory cells.
【0028】 [0028]
制御ゲートには高電圧Vppパルスが与えられ、Vppパルス印加後にベリファイが行われる。 The control gate is given a high voltage Vpp pulse, a verify is performed after Vpp pulse application. 最初のVppパルス電圧はVcg0 で、徐々にΔVppづつ高められる。 The first of the Vpp pulse voltage in Vcg0, is gradually increased ΔVpp at a time. パルス幅は一定時間Δtである。 Pulse width is constant time Δt. ΔtとΔVppは、1回の電子注入動作でのメモリセルのしきい値の最大変化量ΔVthが、ΔVppと等しくなるようにされる。 Δt and .DELTA.VPP the maximum variation ΔVth of the threshold voltage of the memory cell in the electron injection one operation is to be equal to .DELTA.VPP. 実際には、Vppが十分高くトンネル電流が十分流れ出すようになった時、1回の電子注入動作でのメモリセルのしきい値変化量ΔVthをΔVppと等しくなるようにすると、1回の電子注入動作で注入される電子が、次の電子注入動作でのVppの増加分ΔVppによるトンネル酸化膜に印加される電圧増加をキャンセルし、それ以降、しきい値変化量ΔVthは毎回一定値ΔVppとなる。 In fact, when the Vpp is sufficiently high tunneling current becomes sufficiently flows as, when the threshold variation ΔVth of the memory cells in the electron injection operation once be equal to .DELTA.VPP, one of electron injection electrons injected in operation, cancels the voltage increase applied to the tunnel oxide film due to increase ΔVpp of Vpp at the next electron injection operation, thereafter, the threshold variation ΔVth and every fixed value ΔVpp .
【0029】 [0029]
初期パルス電圧Vcg0 を十分小さくしておけば、最も電子注入しやすいメモリセルのしきい値は、確実にしきい値の上限Vth−max以下に制御でき広いVppマージンが得られ、また、同時にVth−max−Vth−min=ΔVppとすることができる。 If it an initial pulse voltage Vcg0 sufficiently small, the threshold value of the most electron injection easy memory cell is reliably wide Vpp margin can be controlled below the upper limit Vth-max threshold can be obtained and, at the same time Vth- it can be a max-Vth-min = ΔVpp. 最も電子注入しにくいメモリセルでは、Vppが高められることによって高速にVth−minに達する。 In the most electron injecting hard memory cell, Vpp reaches Vth-min at a high speed by enhanced. ベリファイによって各メモリセル毎にしきい値が検証され、しきい値下限Vth−minに達していると検知されると、各メモリセル毎に電子注入動作は終了させられる。 Threshold is verified for each memory cell by verify, when it is detected to have reached the lower threshold Vth-min, an electron injection operation for each memory cell is terminated.
【0030】 [0030]
この方式では、さらに電子注入量の増加に従って、Vppが高められるため、浮遊ゲート電圧Vfgの最大値Vfg−maxが抑えられ、トンネル酸化膜の劣化も抑制される。 In this manner, according to further increase in the electron injection amount, since the Vpp is increased, it is suppressed maximum value Vfg-max of the floating gate voltage Vfg, the deterioration of the tunnel oxide film is suppressed. 実際には、しきい値変化量ΔVthが毎電子注入動作時に一定値ΔVppとなり、浮遊ゲート電圧Vfgも毎回同じように印加され、その結果、Vfg−maxが抑えられる。 In practice, a constant value ΔVpp next at every electron injection operation threshold variation [Delta] Vth, the floating gate voltage Vfg is also applied in the same way each time, as a result, Vfg-max is suppressed.
【0031】 [0031]
図3は、本発明の第2の実施例に係わる電子注入方式を示している。 Figure 3 shows an electron injection method according to the second embodiment of the present invention. 基本的には第1の実施例と同様であるが、電子注入初期の数発のパルスを1つにまとめ、ベリファイ動作を省くことで高速化している。 It is basically the same as the first embodiment, collectively the number shot pulse of electron injection initially one, are faster by eliminating the verify operation. この方式では、図2に示される電子注入方式で、メモリセルのしきい値が電子注入初期の数発のパルスでVth−minに達しないような場合、電子注入を高速に行うためには有効である。 In this method, an electron injection method shown in FIG. 2, when the threshold of the memory cell which does not reach the Vth-min the number shot pulse of electron injection early, effective for performing electron injection at high speed it is.
【0032】 [0032]
図4は、第2の実施例において、最も電子注入されやすいメモリセル、典型的なメモリセル、最も電子注入されにくいメモリセル、のしきい値の時経変化を示すものである。 4, in the second embodiment, and shows most electrons injected easily memory cell, typical memory cell, most electrons injected hard memory cell, the menstrual change time threshold. トンネル酸化膜の劣化を防ぐためには、Vfg−maxが小さい方がよい。 To prevent degradation of the tunnel oxide film, it is better Vfg-max is small. このため、図5に示すように、Vppパルス幅ΔtとVpp増加率ΔVppを小さくするとよい。 Therefore, as shown in FIG. 5, it may reduce the Vpp pulse width Δt and Vpp increase .DELTA.VPP. しかし、これではベリファイ動作回数が増加し、電子注入に時間がかかる。 However, increases the verify operation times, it takes time to electron injection at this. また、必要以上にしきい値分布幅が狭く、無駄が多い。 In addition, narrow threshold distribution width more than necessary, wasteful.
【0033】 [0033]
図6は、本発明の第3の実施例に係わる電子注入方式を示している。 Figure 6 shows an electron injection method according to a third embodiment of the present invention. これは、図5に見られるVppパルスを数発ずつまとめたものである。 This is a summary by several shots the Vpp pulse that can be seen in Figure 5. 初期的には、図3,4で説明したように、より多くのVppパルスをまとめている。 Initially, as described with reference to FIGS. 3 and 4, it summarizes the more Vpp pulse. この方法によって、浮遊ゲート電圧Vfgはほぼ一定となり、図3,4で説明した方式よりトンネル酸化膜の劣化を抑えつつ、同様にVth−max−Vth−min=ΔVppとし、高速に電子注入できる。 This method, the floating gate voltage Vfg is almost constant, while suppressing the deterioration of the tunnel oxide film from the method described in FIGS. 3 and 4, as well as the Vth-max-Vth-min = ΔVpp, be electron injection at high speed.
【0034】 [0034]
図7は、本発明の第4の実施例に係わる電子注入方法を示すものである。 Figure 7 shows an electron injection method according to the fourth embodiment of the present invention. これは、図6で示される方法で、Δt0→0,ΔVpp0 →0としたもので、各Vppパルスは一定のdVpp/dtを持ち、連続的にΔVppだけ上昇する。 This is the method shown in Figure 6, [Delta] t0 → 0, which was a ΔVpp0 → 0, the Vpp pulse has a constant DVPP / dt, increases by continuously .DELTA.VPP. この方法では電子注入中の浮遊ゲート電位をほぼ一定にすることができ、トンネル酸化膜の劣化は最小に抑えられる。 In this way can be substantially constant floating gate potential in electron injection, deterioration of the tunnel oxide film can be suppressed to a minimum.
【0035】 [0035]
以上説明したNMOSメモリセルへの電子注入動作中は、Vppが十分高ければチャネル部は反転していて、ドレイン,ソース,チャネル部は同電位である。 During electron injection operation into NMOS memory cell described above, Vpp is not enough high if the channel section inverted, the drain, source and channel portions are at the same potential. よって、例えば図7に示される方法は、以下に示す図8,9のような方法と同じである。 Therefore, the method shown in FIG. 7 example is the same as the method as in FIG. 8 and 9 below.
【0036】 [0036]
図8に示される方法は、制御ゲート電圧Vcgを一定にし、ドレイン電圧Vd を徐々に低下させる。 The method shown in Figure 8, the control gate voltage Vcg constant, gradually lowering the drain voltage Vd. これによって図7に示される方法と図8に示される方法は同じ効果を生む。 This method illustrated in the method and Figure 8 illustrated in FIG. 7 produces the same effect. 図8に示される方法で、ドレインに印加する電圧の初期値Vd0が高く、耐圧を越えてしまうようであれば、図9に示される方法を用いればよい。 In the manner shown in Figure 8, high initial value Vd0 of the voltage applied to the drain, if so exceeds the breakdown voltage, it may be used the method depicted in FIG. つまり、ドレイン電圧の初期値Vd0を下げて、同時に制御ゲートの初期値Vcg0 も下げる。 That is, by lowering the initial value Vd0 of the drain voltage, also lowers the initial value Vcg0 control gate simultaneously. ドレイン電圧Vd が0Vまで下がりきったら、制御ゲート電圧VcgをVd0だけ上げ、Vd をVd0から下げていく。 When the drain voltage Vd is fully down to 0V, the control gate voltage Vcg raised by Vd0, go down the Vd from Vd0. このような方式でも、図7に示される方法と同じ効果が得られる。 In this manner, the same effect as the method shown in FIG. 7 is obtained.
【0037】 [0037]
また、図7〜9では、dVpp/dt=一定としたが、現実的にこれが困難である場合でも、dVpp/dt≧0を保持しながらVppをΔtの時間にΔVppの率で変化させ、かつ電子注入後のしきい値分布幅がΔVppとなるようにすれば、dVpp/dt=一定の場合に近い効果が得られる。 Further, in FIGS. 7-9, but was DVPP / dt = constant, realistically this, even if it is difficult, the Vpp while retaining dVpp / dt ≧ 0 to the time Δt is varied at a rate of .DELTA.VPP, and If so the threshold voltage distribution width after electron injection is .DELTA.VPP, effect is obtained close to the case of DVPP / dt = constant.
【0038】 [0038]
電圧Vppには勿論上限があり、それはデバイスの耐圧Vbreak で決まる。 There is of course an upper limit to the voltage Vpp, it is determined by the breakdown voltage Vbreak devices. VppがVbreak に達したらそれ以上はVppは高められない。 Vpp is more than that Vpp is not increased upon reaching the Vbreak. この場合でも、VppがVbreak に達するまでの間、本発明による効果が得られる。 In this case, until the Vpp reaches Vbreak, the effect of the present invention can be obtained. また、図2〜9では、電子注入の場合について説明したが、電子放出の場合もp型ウェルに対する制御ゲートの極性を反転させ、同様に実施できる。 Further, in FIG. 2-9, the description has been given of the electron injection, in the case of electron emission by inverting the polarity of the control gate to the p-type well, can be carried out in the same manner.
【0039】 [0039]
図10は、本発明の第5の実施例に係わるNANDセル型EEPROMのメモリセルアレイを示している。 Figure 10 shows a fifth memory cell array of the NAND cell type EEPROM according to an embodiment of the present invention. 8個のメモリセルM1〜8が、それぞれ隣接するもの同士でソース,ドレインを共有する形で直列接続されて1つのNANDセルを構成し、一方の端子は第1の選択トランジスタS1を介してビット線BLに接続される。 Eight memory cells M1~8, source adjacent ones respectively, are connected in series in the form of sharing the drain constitute one NAND cell, one terminal via a first select transistors S1 bits It is connected to the line BL. また、他方の端子は第2の選択トランジスタS2を介して、共通ソース線Vsに接続される。 Further, the other terminal via a second select transistor S2, is connected to a common source line Vs. 選択ゲートSG1,2は選択トランジスタS1,2のゲート電極、制御ゲートCG1〜8はメモリセルのゲート電極である。 Selection gate SG1,2 gate electrode of the selection transistor S1,2, the control gate CG1~8 is a gate electrode of the memory cell. 制御ゲートCGを共有するメモリセル群でページを構成し、選択ゲートSGを共有するNANDセル群でブロックを構成する。 Constitute the page in memory cells that share a control gate CG, constituting the block in NAND cells that share the select gate SG. 1つ1つのメモリセルは図1のような構造をしていて、メモリセルアレイは共通のp型ウェルに形成されている。 One one memory cell has a structure as shown in FIG. 1, the memory cell array is formed on a common p-type well.
【0040】 [0040]
このNANDセル型EEPROMの消去・書き込み・読み出し・書き込みベリファイの各動作は、次の通りである。 Each operation of erasing and writing, reading and writing verification of the NAND cell type EEPROM is as follows.
消去は、ブロック単位で行われる。 Erasing is performed in block units. p型ウェルを高電圧Vpp(〜20V)にし、選択ブロック内の制御ゲートCG1〜8を0Vにする。 The p-type well to a high voltage Vpp (to 20V), the control gate CG1~8 in the selected block to 0V. 非選択ブロック内の制御ゲートと全ての選択ゲートは、Vppにされる。 Control gate and all the selection gates in the unselected blocks are to Vpp. 浮遊ゲート内の電子はp型ウェルに放出され、メモリセルのしきい値は負となる。 Electrons in the floating gates are emitted to the p-type well, the threshold voltage of the memory cell becomes negative.
【0041】 [0041]
消去後、ページ単位で一括してデータ書き込みが、ビット線から最も離れた位置のページから行われる。 After the erase, data write collectively in units of pages is performed from the page farthest from the bit line. 書き込み動作時は、選択されたページの制御ゲート(例えばCG4)にVpp(10〜20V程度)を印加し、非選択のページの制御ゲートCG1〜3、5〜8と第1の選択ゲートSG1に中間電位Vm(〜10V)を印加する。 During the write operation, Vpp (about 10 to 20 V) is applied to the control gate of the selected page (e.g. CG4), the control gate CG1~3,5~8 of the non-selected page as the first selected gate SG1 applying an intermediate potential Vm (to 10V). ビット線BLには、“0”書き込み動作の場合0V、“1”書き込み動作の場合Vmを与える。 The bit line BL is "0" if the write operation 0V, give when Vm "1" write operation. 第2の選択ゲートSG2は0Vである。 Second select gate SG2 is 0V.
【0042】 [0042]
“0”書き込み動作の場合、選択された制御ゲートCG4とチャネルの電位差Vppによって、電子がチャネルから浮遊ゲートにトンネル電流によって注入され、しきい値は正の方向に変化する。 "0" for a write operation, the potential difference Vpp of the selected control gate CG4 and the channel, electrons are injected by tunnel currents from the channel to the floating gate, the threshold value is changed in the positive direction. “1”書き込み動作の場合、チャネルの電位がVmにされているので、トンネル酸化膜にかかる電界は弱く電子の浮遊ゲートへの実効的な注入は起こらない。 "1" if the write operation, the potential of the channel is to Vm, the effective injection into the electric field is weak electrons from the floating gate according to the tunnel oxide film does not occur. よって、しきい値は変化しない。 Thus, the threshold value does not change.
【0043】 [0043]
書き込み動作後、メモリセルのしきい値を確認するための、ベリファイが行われる。 After the write operation, for checking the threshold voltage of the memory cell, verify is performed. 選択された制御ゲート(例えばCG4)にベリファイ電位(〜0.5V)を与え、非選択の制御ゲートCG1〜3,5〜8、第1,2の選択ゲートSG1,2を電源電圧Vccにする。 Giving verify potential (~0.5V) to a selected control gate (e.g. CG4), to non-selected control gates CG1~3,5~8, the first and second selection gate SG1,2 to the power supply voltage Vcc . もし“0”書き込み動作後に、ビット線BLとソース線が電気的に通じれば、その選択されたメモリセルのしきい値はベリファイ電位以下で“0”書き込み不十分で、再書き込み時に“0”書き込み動作が再度実行される。 If "0" after the write operation, if the bit line BL and source line Tsujire electrically, the threshold of the selected memory cell in the following verify potential "0" insufficient write, during rewrite "0" write operation is performed again. そうでなければ、しきい値はベリファイ電位以上で“0”書き込み十分で、それ以上の浮遊ゲートへの電子注入は必要でないと判断され、再書き込み時は“1”書き込み動作が実行される。 Otherwise, the threshold value is above verify potential "0" is written enough, it is determined that more is not necessary electron injection into the floating gate, the time of re-writing "1" write operation is performed. “1”書き込み動作後はメモリセルのしきい値に拘らず、再書き込み動作時に再度“1”書き込み動作が実行される。 "1" is written after operation regardless of the threshold voltage of the memory cell again during rewriting operation "1" write operation is performed.
【0044】 [0044]
書き込み動作とベリファイ動作を繰り返しながらデータ書き込みを行うことで、書き込み時間は各メモリセル毎に調節される。 By writing data while repeating the write operation and the verify operation, the write time is adjusted for each memory cell. 1ページ分のメモリセル全てが書き込み十分と検出されると、1ページ分のデータ書き込みは終了する。 When all the memory cells of one page is detected sufficiently write, data write of one page is completed.
【0045】 [0045]
読み出しは、選択された制御ゲート(例えばCG4)を0Vにし、非選択の制御ゲートCG1〜3,5〜8、第1,2の選択ゲートSG1,2を電源電圧Vccにする。 Reading, by the selected control gate (e.g., CG4) to 0V, and the unselected control gate CG1~3,5~8, the first and second selection gate SG1,2 to supply voltage Vcc. 予め充電されているビット線BLの電位が下がれば、メモリセルのしきい値は0V以下でデータは“1”である。 If residual values ​​decrease the potential of the bit line BL is precharged, the threshold voltage of the memory cell data below 0V is "1". ビット線BLの電位が保持されれば、メモリセルのしきい値は0V以上でデータは“0”である。 If it is held and the potential of the bit line BL, and the threshold of the memory cell data above 0V is "0". 読み出し動作から、メモリセルのしきい値は電源電圧Vcc以下でなければならない。 From the read operation, the threshold voltage of the memory cell must be less than the power supply voltage Vcc.
【0046】 [0046]
次に、このようなNANDセル型EEPROMの、書き込み時の選択された制御ゲートCGへの書き込み電圧Vppの印加方法を説明する。 Then, such a NAND cell type EEPROM, a method of applying a write voltage Vpp to the selected control gate CG at the time of writing will be described.
図11は、制御ゲートを駆動する回路の構成を示す図である。 Figure 11 is a diagram showing a configuration of a circuit for driving the control gate. 各制御ゲート,選択ゲートに対して、制御ゲートドライバ11、第1,第2選択ゲートドライバ10,12の出力を選択的に転送する、転送回路9が設けられる。 Each control gate, to the selection gate, the control gate driver 11, first, selectively transferring the output of the second selection gate driver 10 and 12, the transfer circuit 9 is provided. セルアレイ8のブロックに対応する10個の転送回路9群はブロック選択信号φwi,φwBi によって選択される。 10 transfer circuit 9 group corresponding to the block of the cell array 8 block selection signal Faiwi, is selected by FaiwBi. 昇圧回路13は電源電圧Vccから書き込み・消去時に必要なVpp,Vmを発生し、制御ゲートドライバ11、第1,2選択ゲートドライバ10,12に供給する。 Boosting circuit 13 generates a power supply voltage Vcc from the required time of write and erase Vpp, the Vm, control gate driver 11, and supplies to the first and second select gate drivers 10 and 12.
【0047】 [0047]
図12は、図11の制御ゲートCG4の転送回路9、制御ゲートドライバ11、昇圧回路13の構成をより具体的に示している。 12, the transfer circuit 9 of the control gate CG4 of FIG. 11, the control gate driver 11 shows the configuration of the booster circuit 13 in greater detail. 転送回路9は、nチャネルMOSトランジスタ(n−ch. MOS Tr.) Qn1とpチャネルMOSトランジスタ(p−ch. MOS Tr.) Qp1で構成されるCMOS転送回路と、n−ch. Transfer circuit 9, and the n-channel MOS transistors (n-ch. MOS Tr.) Qn1 and a p-channel MOS transistor (p-ch. MOS Tr.) CMOS transfer circuit composed of Qp1, n-ch. MOS Tr. MOS Tr. Qn2で構成されるリセット回路から構成される。 It consists of a reset circuit formed by Qn2. 信号φwi,φwBi がそれぞれ“H”,“L”となるとノードN1の電圧が制御ゲートへ転送され、“L”,“H”となると制御ゲートは接地される。 Signal φwi, φwBi respectively "H", "L" and becomes the voltage of the node N1 is transferred to the control gate, "L", "H" becomes the control gate is grounded. 昇圧回路13は、Vm昇圧回路14とVpp昇圧回路15から構成される。 Booster circuit 13 is composed of Vm booster circuit 14 and the Vpp boosting circuit 15. 制御ゲートドライバ11は、第1スイッチ回路16、第2スイッチ回路17、第3スイッチ回路18から構成される。 The control gate driver 11, the first switch circuit 16, the second switch circuit 17, and a third switching circuit 18.
【0048】 [0048]
第1スイッチ回路16は、Vm昇圧回路14の出力VmをノードN1に接続するか否かを制御する。 The first switching circuit 16 controls whether or not to connect the output Vm of Vm booster circuit 14 to the node N1. 第2スイッチ回路17は、Vpp昇圧回路15の出力VppをノードN1に接続するか否かを制御するが、ノードN1に転送される電圧はVpp−ΔVppである。 The second switch circuit 17 is to control whether or not to connect the output Vpp of Vpp boosting circuit 15 to the node N1, the voltage is transferred to the node N1 is at Vpp-.DELTA.VPP. 第3スイッチ回路18は、Vpp昇圧回路15の出力VppをノードN1に接続するか否かを制御するが、ノードN1にVppを転送する時の電流量は、ノードN1の電位の上昇率dVpp/dtを制御するために制御される。 The third switch circuit 18 is to control whether or not to connect the output Vpp of Vpp boosting circuit 15 to the node N1, the current amount when transferring Vpp to the node N1, the increase rate of the potential of the node N1 DVPP / It is controlled to control the dt.
【0049】 [0049]
図13は、制御ゲートドライバ11の具体的な構成を示している。 13 shows a specific configuration of the control gate driver 11. 第1スイッチ回路16は、p−ch. The first switching circuit 16, p-ch. MOS Tr. MOS Tr. Qp2〜4 ,n−ch. Qp2~4, n-ch. MOS Tr. MOS Tr. Qn3,4,nチャネルDタイプMOSトランジスタ(n−ch. D−type MOS Tr.)QD1,及びインバータI1から構成される。 Qn3,4, n-channel D-type MOS transistor (n-ch. D-type MOS Tr.) QD1, and an inverter I1. Qp2,3,Qn3,4とインバータI1で構成される回路は、0VとVccの間で振幅する信号φ1 を、0VからVppの間を振幅する信号に変換する。 Qp2,3, circuit constituted by Qn3,4 and inverter I1, a signal φ1 swinging between 0V and Vcc, into a signal that swings between Vpp from 0V. φ1 が“L”で、Qp4のゲートはVpp、QD1のゲートは0Vとなり、VmとN1は切り離される。 φ1 is at "L", the gate of Qp4 the gate of the Vpp, QD1 becomes 0V, Vm and N1 is disconnected. φ1 が“H”で、Qp4のゲートは0V、QD1のゲートはVppとなり、VmとN1は接続される。 φ1 is at "H", the gate of Qp4 to 0V, the gate of QD1 is Vpp becomes, the Vm and N1 are connected. QD1は、N1がVppとなった場合にVppがQp4に転送されるのを防ぐためのものである。 QD1 is intended to prevent the N1 is transferred Vpp within Qp4 when a Vpp.
【0050】 [0050]
第2スイッチ回路17は、p−ch. The second switching circuit 17, p-ch. MOS Tr. MOS Tr. Qp5〜8 ,n−ch. Qp5~8, n-ch. MOS Tr. MOS Tr. Qn5,6とインバータI2から構成される。 It consists of Qn5,6 and an inverter I2. φ2 が“L”で、Qp7のゲートはVppとなり、VppとN1は切り離される。 φ2 is at "L", the gate of Qp7 is Vpp next, Vpp and N1 is disconnected. φ2 が“H”で、Qp7のゲートは0Vとなり、VppとN1は接続され、VppよりQp8のしきい値分(〜1V)低い電圧がN1に転送される。 φ2 is at "H", the gate of Qp7 becomes 0V, Vpp and N1 is connected, the threshold amount (to 1V) low voltage Qp8 than Vpp is transferred to N1.
【0051】 [0051]
第3スイッチ回路18は、p−ch. The third switch circuit 18, p-ch. MOS Tr. MOS Tr. Qp9〜11,n−ch. Qp9~11, n-ch. MOS Tr. MOS Tr. Qn7,8とインバータI3と電流制御回路19から構成される。 It consists Qn7,8 the inverter I3 and the current control circuit 19. φ3 が“L”で、Qp11 のゲートはVppとなり、VppとN1は切り離される。 In φ3 is "L", the gate of Qp11 is Vpp next, Vpp and N1 is disconnected. φ3 が“H”で、Qp11 のゲートは0Vとなり、VppとN1は接続され、VppはN1に電流制御回路19によりdVpp/dtを制御されながら転送される。 φ3 is at "H", the gate of Qp11 becomes 0V, Vpp and N1 is connected, Vpp is transferred while being controlled DVPP / dt by the current control circuit 19 to N1.
【0052】 [0052]
p−ch. p-ch. MOS Tr. MOS Tr. Qp12 ,n−ch. Qp12, n-ch. MOS Tr. MOS Tr. Qn9,n−ch. Qn9, n-ch. D−type MOS Tr. D-type MOS Tr. QD2は、N1をVGH或いはVccにするための回路である。 QD2 is a circuit for the N1 to VGH or Vcc. φ4 が“H”でN1はVGH、φ4 が“L”でN1はVccとなる。 N1 in φ4 is "H" VGH, N1 in φ4 is "L" becomes Vcc. 電圧VGHは通常0Vで、ベリファイ時にベリファイ電圧VVRFY(〜0.5V)になる。 In voltage VGH is usually 0V, it will verify voltage VVRFY (~0.5V) at the time of verification. QD2は、信号φ5 が“L”となってノードN1にVmやVppが印加された場合に、Qp12 にVmやVppが転送されないようにするためのものである。 QD2, when the signal φ5 becomes "L" and becomes the node N1 to Vm and Vpp is applied is for Vm and Vpp to Qp12 from being transferred.
【0053】 [0053]
図14は、図13中の電流制御回路19の具体的な構成を示す図である。 Figure 14 is a diagram showing a specific configuration of the current control circuit 19 in FIG. 図14(a)は、p−ch. FIG. 14 (a), p-ch. MOS Tr. MOS Tr. Qp13 〜15とn−ch. Qp13 ~15 and n-ch. D−type MOS Tr. D-type MOS Tr. QD3,4から構成され、信号φ3Bは図13中の信号φ3 の反転信号である。 It consists QD3,4, signal φ3B is an inverted signal of the signal φ3 in FIG. 信号φ3 が“H”、φ3Bが“L”となってノードN2がVppとなると、Qp15 のゲートはVpp−2Vtp(Vtpはp−ch. MOS Tr. のしきい値)となり、ノードN3からN1への電流はQp15 で制御される。 Signal φ3 is "H", the node N2 φ3B becomes a "L" is Vpp, a gate of Qp15 is Vpp-2 Vtp (Vtp is p-ch. MOS Tr. Threshold), and from the node N3 N1 current to is controlled by Qp15.
【0054】 [0054]
図14(b)は、p−ch. FIG. 14 (b), p-ch. MOS Tr. MOS Tr. Qp16,17,n−ch. Qp16,17, n-ch. MOS Tr. MOS Tr. Qn10 ,キャパシタC1と抵抗R1から構成される。 Qn10, composed of a capacitor C1 and a resistor R1. 信号φ3 が“H”、ノードN2がVppとなると、Qp16 のゲートはVppから0VまでキャパシタC1と抵抗R1により制御され変化する。 Signal φ3 is "H", the node N2 is Vpp, a gate of Qp16 varies is controlled by a capacitor C1 and a resistor R1 from Vpp to 0V. よって、ノードN3からN1への電流はQp16 で制御される。 Therefore, the current from the node N3 to N1 is controlled by Qp16.
【0055】 [0055]
図15は、以上のように構成されたEEPROMの書き込み動作を示すタイミング図である。 Figure 15 is a timing diagram showing the configured EEPROM write operation as described above. ここでは、制御ゲートCG4が選択されているとする。 Here, the control gate CG4 is selected. まず、電圧Vm,Vppが昇圧回路14,15によって電源電圧Vccから昇圧される。 First, the voltage Vm, Vpp is boosted from the power supply voltage Vcc by the booster circuit 14, 15. 電圧Vppは、書き込み/ベリファイが繰り返される毎に、Vpp1 からVtpづつ高くなる。 Voltage Vpp, every time the write / verify is repeated, Vtp increments higher the Vpp1. 図12に見られる信号φwi,φwBi は選択されたブロックで、それぞれVpp,0Vである。 Signal φwi seen in FIG. 12, FaiwBi in the selected block, Vpp respectively, is 0V.
【0056】 [0056]
書き込み動作は、信号φ4 が“L”となってノードN1がVccとなり、選択されたブロックの制御ゲートCG1〜8は全てVccとなる。 Write operation, the signal φ4 at "L" and becomes node N1 is Vcc, and becomes all the control gates CG1~8 the selected block Vcc. 同時に選択されたブロックの選択ゲートSG1もVccにされ、ビット線BLは“1”書き込みの場合のみVccにされる。 Is also Vcc selection gates SG1 of the selected block simultaneously, the bit line BL is to Vcc only when "1" is written. 選択ゲートSG2は書き込み動作中0Vとされる。 Select gate SG2 is set to during a write operation 0V. φ1 が“H”となって、制御ゲートCG1〜8、選択ゲートSG1、“1”書き込みビット線BLはVmとなる。 φ1 becomes an "H", the control gate CG1~8, select gates SG1, "1" write bit line BL becomes Vm. 選択された制御ゲートCG4は、φ3 が“H”となることでVmからVpp1 まで時間Δt0 かけて制御されながら上げられる。 The control gate CG4 chosen is raised while being controlled over φ3 is "H" to become possible in time from Vm to Vpp1 [Delta] t0. 非選択制御ゲートCG1〜3,5〜8と選択ゲートSG1,“1”書き込みビット線BLはVmのままである。 Select gate SG1 and the unselected control gate CG1~3,5~8, "1" write bit line BL remains Vm. 非選択の制御ゲートに関する信号φ1 ,φ2 ,φ3 ,φ4 は図中点線で示してある。 Signal φ1 to a control gate of the unselected, φ2, φ3, φ4 are shown in dotted lines in FIG.
【0057】 [0057]
φ4 が“H”となって全制御ゲートCG1〜8は0Vとなる。 φ4 becomes the "H" in all the control gate CG1~8 becomes 0V. このとき、選択ゲートSG1も0Vにリセットされ、遅れてビット線BLが0Vにリセットされる。 At this time, the select gate SG1 is also reset to 0V, the bit lines BL are reset to 0V late.
【0058】 [0058]
続いて、ベリファイ動作となる。 Then, a verify operation. 選択制御ゲートCG4はベリファイ電位VVRFYになり、非選択制御ゲートCG1〜3,5〜8はφ4 が“L”となってVccとされる。 Selected control gate CG4 becomes verify potential VVRFY, unselected control gate CG1~3,5~8 is a Vcc becomes φ4 is "L". 選択ゲートSG1,2もVccとなる。 Select gate SG1,2 also becomes Vcc. “0”書き込みすべきメモリセルのしきい値がVVRFYを越えたと検出されると、再書き込み動作時に“1”書き込みが行われ、過剰“0”書き込みが防がれる。 "0" if the threshold of the memory cell to be write is detected to have exceeded the VVRFY, "1" is written at the time of rewriting operation is performed, excess "0" is written is prevented. “0”書き込みすべきメモリセルのしきい値がVVRFYを越えてない検出されると、再書き込み動作時に“0”書き込みが再度行われる。 "0" if the threshold of the memory cell to be write is detected does not exceed the VVRFY, during rewrite operation "0" is written again. “1”書き込みすべきメモリセルでは、再書き込み動作時には“1”書き込みが再度行われる。 "1" in the memory cell to be written, at the time of rewriting operation "1" is written again.
【0059】 [0059]
2回目以降の書き込み動作では、選択制御ゲートCG4はVmまで充電された後、φ2 が出力され、前回の書き込み動作時の選択制御ゲート最大電圧まで急速に充電される。 In the second and subsequent writing operations, after selecting the control gate CG4 is charged to Vm, .phi.2 is output, is rapidly charged to the selected control gate maximum voltage of the previous write operation. 更に、φ3 が“H”となって、Vtpだけ時間Δtをかけて制御されながら上げられる。 In addition, φ3 becomes the "H", it is raised while being controlled over the Vtp only time Δt. 例えば、2回目の書き込み動作時には、Vpp1 からVpp2 (Vpp2 =Vpp1 +Vtp)まで制御されながら上げられる。 For example, when the second write operation is raised while being controlled from Vpp1 to Vpp2 (Vpp2 = Vpp1 + Vtp).
【0060】 [0060]
初回の書き込み動作時の( Vpp1 −Vm) /Δt0 と2回目以降の書き込み動作時のVtp/Δtはほぼ同じ値になるように設定される。 Vtp / Delta] t of the time of the first write operation when the (Vpp1 -Vm) / Δt0 and second and subsequent writing operations are set to be substantially the same value. 初回の書き込み動作時には、最も速く“0”書き込みされるメモリセルのしきい値が、“0”書き込み後収まるべきしきい値分布の最大値以下になるよう、2回目以降の書き込み動作時には、“0”書き込みすべきメモリセルのしきい値がΔVpp(ΔVppはVppの増加率で、この例ではVtp)シフトするように、設定される(図16)。 The first time the write operation, the threshold voltage of the memory cell to be fastest "0" write, "0" so that the following maximum value of the threshold voltage distribution to fit after writing, during second and subsequent writing operations, " 0 "threshold .DELTA.VPP of the memory cell to be write (.DELTA.VPP in the rate of increase in Vpp, in this example Vtp) to shift is set (Fig. 16). よって、“0”書き込み後のしきい値分布幅はΔVpp(この例ではVtp)となる。 Therefore, the threshold voltage distribution width of "0" after writing becomes .DELTA.VPP (Vtp in this example).
【0061】 [0061]
データ書き込みは、以上の書き込み動作とベリファイ動作を繰り返し行い、全ての“0”書き込みすべきメモリセルのしきい値が、VVRFYを越えたと検出されると、終了する。 Data writing is carried out repeatedly over a write operation and the verify operation, the threshold of all "0" memory cell to be writing, when it is detected that exceeds a VVRFY, it ends.
【0062】 [0062]
制御ゲートドライバ11の他の実施例を、図17,18に示す。 Another embodiment of the control gate driver 11, shown in FIGS. 17 and 18. ここでは、2つのVpp昇圧回路A20とVpp昇圧回路B21が設けられ、それぞれの出力はVppA ,VppB である。 Here, two Vpp boosting circuit A20 and Vpp boosting circuit B21 are provided, each output VppA, a VppB. 第4スイッチ回路22は、Vpp昇圧回路A20の出力VppA をノードN1に接続するか否かを制御する。 The fourth switch circuit 22 controls whether or not to connect the output VppA the Vpp boosting circuit A20 to the node N1.
【0063】 [0063]
図19は、書き込み動作を示すタイミング図である。 Figure 19 is a timing diagram illustrating a write operation. VppA ,VppB は初回の書き込み動作時は同じVpp1 で、2回目の書き込み動作以降VppB =VppA +ΔVppとされる。 VppA, VppB first time of the write operation at the same Vpp1, is the second time the write operation after the VppB = VppA + ΔVpp. VppA ,VppB 以外は、図15と同じである。 VppA, except VppB, is the same as FIG. 15. この実施例では、ΔVppの設定が、図12,13に示される実施例より容易である。 In this embodiment, setting of ΔVpp is easier than the embodiments shown in FIGS. 12 and 13.
【0064】 [0064]
図20は、本発明の第7の実施例に係わる電子注入方式を示している。 Figure 20 shows an electron injection method according to the seventh embodiment of the present invention. これは、1つのメモリセルに3つの状態(データ“0”,“1”,“2”)を記憶させるものである。 It has three states in one memory cell (data "0", "1", "2") is intended to store. Vppパルス波形は、図7に示したものと同じであるが、“2”書き込みするメモリセルと“1”書き込みするメモリセルに印加される電圧はΔVppB だけ異なる。 Vpp pulse waveform is the same as that shown in FIG. 7, "2" voltage applied to the memory cell to "1" is written to the memory cell to write different only DerutaVppB. また、ベリファイ動作で、“2”書き込みすべきメモリセルで所望のしきい値(VVRFY2 )に達していないもの、“1”書き込みすべきメモリセルで所望のしきい値(VVRFY1 )に達していないもの、がそれぞれ検出され、それらのメモリセルのみ“2”或いは“1”追加書き込みが行われる。 Further, the verify operation, "2" that does not reach the desired threshold (VVRFY2) in the memory cell to be written, "1" does not reach the desired threshold in the memory cell to be write (VVRFY1) ones, but they are detected respectively, those memory cells only "2" or "1" additional write is performed. この時、dVpp2 /dt=dVpp1 /dt=ΔVppA とされ、ΔVppA はメモリセルのしきい値変化量dVth/dtと等しくされる。 At this time, is a dVpp2 / dt = dVpp1 / dt = ΔVppA, ΔVppA is equal to the threshold amount of change dVth / dt of the memory cell.
【0065】 [0065]
これによって“2”と“1”書き込み後のしきい値分布ΔVthはΔVppA となる。 Threshold distribution ΔVth of This "2" and "1" after writing becomes DerutaVppA. また、ΔVppB は、“2”と“1”書き込み後のしきい値分布の間のしきい値マージンΔVmarjinにしきい値分布幅ΔVthを加えたものと等しくされる(ΔVppB =ΔVth+ΔVmarjin、又はΔVppB =VVRFY2 −VVRFY1 )。 Further, DerutaVppB is equal to plus the threshold distribution width [Delta] Vth in the threshold margin DerutaVmarjin between threshold distribution after "1" is written as "2" (ΔVppB = ΔVth + ΔVmarjin, or ΔVppB = VVRFY2 -VVRFY1). これによって、“2”と“1”書き込みはそれぞれ独立に並行処理され、高速に書き込みが行われる。 Thus, "2" and "1" is written is parallel processing independently, writing at a high speed is performed. 当然、メモリセルのトンネル酸化膜に印加される最大電圧は最小に抑えられる。 Of course, the maximum voltage applied to the tunnel oxide film of the memory cell is minimized.
【0066】 [0066]
また、“2”と“1”書き込みがそれぞれ独立に並行処理され、高速に書き込みが行われるという意味では、Vppパルス波形はいかなる形の場合でも、“2”書き込みするメモリセルと“1”書き込みするメモリセルに印加される電圧をΔVppB だけ差をつけることは効果がある。 Further, "2" and "1" is written is parallel processing independently, in the sense that the writing speed is performed, even if the Vpp pulse waveform any form, "2" and the memory cell to write "1" is written it is given a difference only ΔVppB the voltage applied to the memory cell to have an effect.
【0067】 [0067]
以上の主旨に従えば4値以上の多値記憶の場合も同様に実施できる。 It can be carried out in the same manner in the case of 4 or more values ​​stored according to the above gist. 図20では、電子注入の場合について説明したが、電子放出の場合もp型ウェルに対する制御ゲートの極性を反転させ、同様に実施できる。 In Figure 20, the description has been given of the electron injection, in the case of electron emission by inverting the polarity of the control gate to the p-type well, can be carried out in the same manner.
【0068】 [0068]
基本的に本発明は、電子(正孔)注入或いは放出による浮遊ゲートの電位変化が、徐々に高められるVppによって浮遊ゲート下の電子(正孔)が移動する酸化膜部分に印加される電界の上昇を打ち消すようにしていることに特徴がある。 Basically the present invention, the electron potential change of the floating gate by (hole) injection or release, under the floating gate by Vpp which is gradually increased electron field (holes) is applied to the oxide film portion to move it is characterized in that so as to cancel the increase. よって、この主旨に従えば、以上の説明の実施例のようにチャネル全面を介するトンネル電流で電子(正孔)注入或いは放出を行うもの以外に、例えば、ドレイン又はソースと浮遊ゲートの間のトンネル電流で行うものや、ホットエレクトロン或いはホットホールで行うものでも、同様の効果が得られる。 Therefore, according to the spirit, in addition to perform electron (hole) injection or emission by the tunnel current through the entire channel as in the embodiment of the above description, for example, drain or tunnel between the source and the floating gate to perform a current and, also made in the hot electron or hot hole, the same effect can be obtained.
【0069】 [0069]
【発明の効果】 【Effect of the invention】
以上説明したように本発明によれば、書き込み動作とビット毎ベリファイ動作のサイクルを繰り返しながら、書き込み電圧Vppを徐々に高めることにより、十分なVppマージンを確保し、メモリセルのしきい値分布幅を狭く、高速に電子注入を行うことができるEEPROMを実現することができる。 According to the present invention described above, while repeating the cycle of the write operation and the bit-by-bit verify operation, by gradually increasing the write voltage Vpp, to ensure sufficient Vpp margin of the memory cell threshold distribution width the narrow, it is possible to realize an EEPROM capable of performing electron injection at high speed. また、電子放出もメモリセルの制御ゲート電圧極性を反転することで容易に実施できる。 Also, easy to implement by also electron emission inverting the control gate voltage polarity of the memory cell. さらに、メモリセルがpチャネルMOSトランジスタの場合も同様に実施できる。 Furthermore, it can be carried out in the same manner also when the memory cell is a p-channel MOS transistor.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の実施例に用いたメモリセルの構造と等価回路を示す図。 It shows the structure and equivalent circuit of a memory cell used in the embodiment of the present invention; FIG.
【図2】第1の実施例における、ベリファイ動作を取り入れた電子注入方式による電子注入特性を示す図。 [Figure 2] in the first embodiment, it shows the electron injection characteristics of electrons injection method incorporating the verify operation.
【図3】第2の実施例における、ベリファイ動作を取り入れた電子注入方式による電子注入特性を示す図。 [3] in the second embodiment, it shows the electron injection characteristics of electrons injection method incorporating the verify operation.
【図4】第2の実施例における、ビット毎ベリファイ動作を取り入れた従来の電子注入方式によるメモリセルのしきい値変化を示す図。 [4] in the second embodiment, showing a threshold change of the memory cell according to a conventional electron injection method that incorporates bit-by-bit verify operation FIG.
【図5】第2の実施例における、よりメモリセルのしきい値の制御性を高めるための、ベリファイ動作を取り入れた、電子注入方式による電子注入特性を示す図。 [5] in the second embodiment, to enhance the control of the threshold for more memory cells, incorporating the verify operation, it shows the electron injection characteristics of electron injection method.
【図6】第3の実施例における、ベリファイ動作を取り入れた電子注入方式による電子注入特性を示す図。 [6] in the third embodiment, it shows the electron injection characteristics of electrons injection method incorporating the verify operation.
【図7】第4の実施例における、ベリファイ動作を取り入れた電子注入方式による電子注入特性を示す図。 [7] in the fourth embodiment, it shows the electron injection characteristics of electrons injection method incorporating the verify operation.
【図8】第4の実施例における、ベリファイ動作を取り入れた電子注入方式の変形例を示す図。 [8] in the fourth embodiment, it illustrates a modification of the electron injection method incorporating the verify operation.
【図9】第4の実施例における、ベリファイ動作を取り入れた電子注入方式の変形例を示す図。 [9] in the fourth embodiment, it illustrates a modification of the electron injection method incorporating the verify operation.
【図10】第5の実施例における、NANDセル型EEPROMのメモリセルアレイを示す図を示す図。 [10] in the fifth embodiment, illustrates a diagram showing a memory cell array of the NAND cell type EEPROM.
【図11】第5の実施例における、制御ゲートを駆動する回路の構成を示す図。 [11] in the fifth embodiment, shows the configuration of a circuit for driving the control gate.
【図12】第5の実施例における、制御ゲートドライバの回路構成を示す図。 [12] in the fifth embodiment, illustrates a circuit configuration of the control gate driver.
【図13】第5の実施例における、制御ゲートドライバの具体的な回路構成を示す図。 [13] in the fifth embodiment, shows a specific circuit configuration of the control gate driver.
【図14】第5の実施例における、制御ゲートドライバ中の電流制御回路の具体的な構成を示す図。 [14] in the fifth embodiment, shows a specific configuration of the current control circuit in the control gate driver.
【図15】第5の実施例における、書き込み/ベリファイ動作を説明するためのタイミング図。 [15] in the fifth embodiment, a timing diagram for describing the write / verify operation.
【図16】第5の実施例における、メモリセルの書き込み特性を示す図。 [16] in the fifth embodiment, shows the write characteristics of the memory cell.
【図17】第6の実施例における、制御ゲートドライバの構成を示す図。 [17] in the sixth embodiment, shows the configuration of the control gate driver.
【図18】第6の実施例における、制御ゲートドライバの具体的な回路構成を示す図。 [18] in the sixth embodiment, shows a specific circuit configuration of the control gate driver.
【図19】第6の実施例における、書き込み/ベリファイ動作を説明するためのタイミング図。 [19] in the sixth embodiment, a timing diagram for describing the write / verify operation.
【図20】第7の実施例における、ベリファイ動作を取り入れた電子注入方式及びその電子注入特性を示す図。 [Figure 20] in the seventh embodiment, it shows an electron injection method, and an electron injection characteristics thereof incorporating the verify operation.
【図21】従来の電子注入方式による電子注入特性を示す図。 FIG. 21 shows an electron injection characteristics of the conventional electron injection method.
【図22】ベリファイ動作を取り入れた従来方式による電子注入特性を示す図。 FIG. 22 shows an electron injection characteristic according to the conventional method that incorporates the verify operation.
【図23】ビット毎ベリファイ動作を取り入れた従来の電子注入方式によるメモリセルのしきい値変化を示す図。 FIG. 23 is a diagram showing a threshold change of the memory cell according to a conventional electron injection method that incorporates bit-by-bit verify operation.
【符号の説明】 DESCRIPTION OF SYMBOLS
1…制御ゲート 2…ゲート間絶縁膜3…浮遊ゲート 4…トンネル酸化膜5…n型拡散層 6…p型ウェル7…n型基板 8…NANDセル型セルアレイ9…転送回路 10…第1選択ゲートドライバ11…制御ゲートドライバ 12…第2選択ゲートドライバ13…昇圧回路 14…Vm昇圧回路15…Vpp昇圧回路 16…第1スイッチ回路17…第2スイッチ回路 18…第3スイッチ回路19…電流制御回路 20…Vpp昇圧回路A 1 ... the control gate 2 ... gate insulating film 3 ... floating gate 4 ... tunnel oxide film 5 ... n-type diffusion layer 6 ... p-type well 7 ... n-type substrate 8 ... NAND cell type cell array 9 ... transfer circuit 10 ... first selection the gate driver 11 ... control gate driver 12 ... second select gate driver 13 ... boosting circuit 14 ... Vm booster circuit 15 ... Vpp boosting circuit 16 ... first switching circuit 17 ... second switching circuit 18 ... third switching circuit 19 ... current control circuit 20 ... Vpp boost circuit A
21…Vpp昇圧回路B 22…第4スイッチ回路Qn …nチャネルMOSトランジスタQp …nチャネルMOSトランジスタQD …nチャネルDタイプMOSトランジスタI…CMOSインバータ 21 ... Vpp boosting circuit B 22 ... fourth switching circuit Qn ... n-channel MOS transistor Qp ... n-channel MOS transistor QD ... n-channel D-type MOS transistor I ... CMOS inverter

Claims (9)

  1. 半導体層と制御ゲートの間に容量結合する電荷蓄積層を備えて構成された電気的書き替え可能なメモリセルと、 And electrically rewritable memory cell configured with a charge storage layer for capacitive coupling between the semiconductor layer and the control gate,
    前記メモリセルのしきい値を制御するしきい値制御手段であって、前記メモリセルのしきい値を変動させるために前記制御ゲートと前記半導体層との間に電圧パルスを印加する第1のステップと、前記電圧パルスの印加後に前記メモリセルのしきい値を検出する第2のステップとを、前記メモリセルのしきい値が所望のしきい値に達するまで前記電圧パルスの電圧を一定の電圧変動分ずつ高めながら繰り返すしきい値制御手段と、 A threshold value control means for controlling the threshold value of the memory cell, first applying a voltage pulse between the control gate and the semiconductor layer to vary the threshold of the memory cell steps and, a second step of detecting the threshold voltage of the memory cell after the application of the voltage pulse, the memory cell threshold constant voltage of the voltage pulse until the desired threshold a threshold value control means for repeated while increasing by voltage fluctuation,
    を備え、 Equipped with a,
    前記電圧変動分は、前記電圧パルスを印加した時に前記メモリセルのしきい値がほぼ前記電圧変動分だけ変動されるように設定され、 The voltage change, the threshold of the memory cell when applying the voltage pulse is set to be varied by approximately the voltage change,
    前記メモリセルは複数個設けられ、前記第1のステップと前記第2のステップを前記複数のメモリセルに対して同時に行い、それぞれのメモリセルが前記所望のしきい値に達した時にそれぞれのメモリセルに対する前記電圧パルスの印加を独立に止めることを特徴とする不揮発性半導体記憶装置。 The memory cell is provided with a plurality performed simultaneously the second step and the first step to the plurality of memory cells, respectively when the respective memory cell reaches the desired threshold memory the nonvolatile semiconductor memory device characterized by stopping the application of the voltage pulse to the cell independently.
  2. 半導体層と制御ゲートの間に容量結合する電荷蓄積層を備えて構成された電気的書き替え可能なメモリセルと、 And electrically rewritable memory cell configured with a charge storage layer for capacitive coupling between the semiconductor layer and the control gate,
    前記メモリセルのしきい値を制御するしきい値制御手段であって、前記メモリセルのしきい値を変動させるために前記制御ゲートと前記半導体層との間に電圧パルスを印加する第1のステップと、前記電圧パルスの印加後に前記メモリセルのしきい値を検出する第2のステップとを、前記メモリセルのしきい値が所望のしきい値に達するまで前記電圧パルスの電圧を一定の電圧変動分ずつ高めながら繰り返すしきい値制御手段と、 A threshold value control means for controlling the threshold value of the memory cell, first applying a voltage pulse between the control gate and the semiconductor layer to vary the threshold of the memory cell steps and, a second step of detecting the threshold voltage of the memory cell after the application of the voltage pulse, the memory cell threshold constant voltage of the voltage pulse until the desired threshold a threshold value control means for repeated while increasing by voltage fluctuation,
    を備え、 Equipped with a,
    前記電圧変動分は、前記電圧パルスを印加した時に前記メモリセルのしきい値がほぼ前記電圧変動分だけ変動されるように設定され、且つ少なくとも前記メモリセルのしきい値が前記所望のしきい値に達するときに、前記電圧パルスの印加によって前記メモリセルのしきい値が前記電圧変動分だけ変動するように、前記電圧パルスの初期値が設定され、 The voltage change, the said voltage pulse when applying a threshold of the memory cell is set to be varied by approximately the voltage change, and at least the threshold voltage of the memory cell of said desired threshold when reaching the value, as the threshold of the memory cell by application of the voltage pulse varies by the voltage change, the initial value of said voltage pulse is set,
    前記メモリセルは複数個設けられ、前記第1のステップと前記第2のステップを前記複数のメモリセルに対して同時に行い、それぞれのメモリセルが前記所望のしきい値に達した時にそれぞれのメモリセルに対する前記電圧パルスの印加を独立に止めることを特徴とする不揮発性半導体記憶装置。 The memory cell is provided with a plurality performed simultaneously the second step and the first step to the plurality of memory cells, respectively when the respective memory cell reaches the desired threshold memory the nonvolatile semiconductor memory device characterized by stopping the application of the voltage pulse to the cell independently.
  3. 前記第2のステップを所定の回数だけ省略することを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 1 or 2, wherein omitting the second step a predetermined number of times.
  4. 前記しきい値制御手段は、書き込みのためのしきい値制御を行うものであることを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 It said threshold control means, a non-volatile semiconductor memory device according to claim 1 or 2, wherein the performs a threshold control for writing.
  5. 前記複数個のメモリセルは直列に接続されてNAND型メモリユニットを構成することを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 The plurality of memory cells are nonvolatile semiconductor memory device according to claim 1 or 2, wherein the configuring the NAND type memory unit are connected in series.
  6. 前記しきい値制御手段によるしきい値制御はメモリセル毎に行われることを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 It said threshold control means according to the threshold control the nonvolatile semiconductor memory device according to claim 1 or 2, wherein the performed for each memory cell.
  7. 前記メモリセルは、3つ以上のしきい値レベルを記憶する多値メモリセルであることを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 The memory cell is a nonvolatile semiconductor memory device according to claim 1 or 2, wherein the multi-valued memory cells that store more than two threshold levels.
  8. 前記しきい値制御手段によるしきい値制御は、前記多値メモリセルのしきい値レベル毎に行われることを特徴とする請求項記載の不揮発性半導体記憶装置。 It said threshold control by the threshold control means is non-volatile semiconductor memory device according to claim 7, wherein the performed threshold level for each of the multilevel memory cell.
  9. 半導体層と制御ゲートの間に容量結合する電荷蓄積層を備えて構成された電気的書き替え可能なメモリセルと、 And electrically rewritable memory cell configured with a charge storage layer for capacitive coupling between the semiconductor layer and the control gate,
    前記メモリセルのしきい値を制御するしきい値制御手段であって、前記メモリセルのしきい値を変動させるために前記制御ゲートと前記半導体層との間に電圧パルスを印加する第1のステップと、前記電圧パルスの印加後に前記メモリセルのしきい値を検出する第2のステップとを、前記メモリセルのしきい値が所望のしきい値に達するまで前記電圧パルスの電圧を一定の電圧変動分ずつ高めながら繰り返すしきい値制御手段と、 A threshold value control means for controlling the threshold value of the memory cell, first applying a voltage pulse between the control gate and the semiconductor layer to vary the threshold of the memory cell steps and, a second step of detecting the threshold voltage of the memory cell after the application of the voltage pulse, the memory cell threshold constant voltage of the voltage pulse until the desired threshold a threshold value control means for repeated while increasing by voltage fluctuation,
    を備え、 Equipped with a,
    前記しきい値制御手段は、消去のためのしきい値制御を行うものであり、 It said threshold control means performs a threshold control for erasure,
    前記電圧変動分は、前記電圧パルスを印加した時に前記メモリセルのしきい値がほぼ前記電圧変動分だけ変動されるように設定されることを特徴とする不揮発性半導体記憶装置。 The voltage change is non-volatile semiconductor memory device according to claim wherein the threshold voltage of the memory cell is set to be varied by approximately the voltage change when applying the voltage pulse.
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