JP3616615B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
この発明は、有機基板等を用いた半導体装置の製造方法に関するもので、特に、ウエハレベルのチップサイズパッケージング（ＣＳＰ）における樹脂封止方法に関するものである。
【０００２】
【従来の技術】
ウエハレベルＣＳＰにはさまざまな種類があるが、ここでは再配線技術を利用した封止層付きのウエハレベルＣＳＰを例に挙げて説明する。なお、再配線技術を利用した封止層付きのウエハレベルＣＳＰについては、たとえば特開２００１−２４４３７２や特開２００１−１２７０９５などに開示されている。
このようなウエハレベルＣＳＰにおいて、半導体ウエハにおける各半導体チップには、その周辺部にメタルパッドが配置されている。メタルパッド上には絶縁層が形成される。メタルパッドより内側の絶縁層上には、銅ポストが形成されている。メタルパッドと銅ポストとは銅配線によって電気的に接続されている。銅配線は、絶縁層を介して、絶縁層上で銅ポストとの接続のために引き回されるため、再配線と呼ばれている。
この後、銅配線及び銅ポストの側面部を覆うようにたとえば熱硬化性エポキシなどの封止樹脂が形成される。この封止樹脂と絶縁層、銅配線及び銅ポストとの密着性を向上させる目的で、アルゴンガスや酸素ガスなどで絶縁層、銅配線及び銅ポストに対してアッシング処理が施される。
このアッシング処理は、１００℃以下の低い温度で、１分以内の短い時間で行われるのが一般的である。このようなアッシング処理により、露出している銅配線や銅ポストは酸化されると原理的には考えられる。しかしながら、そのメカニズムについては不明であるが、実際には、露出している銅配線や銅ポストの表面にはほとんど酸化膜が形成されていない。
【０００３】
【発明が解決しようとする課題】
しかしながら、このようなアッシング処理で絶縁層−封止樹脂間および銅−封止樹脂間の密着性の両者を同時に確保する事は難しい。また、一方だけを考えても、特に吸着性の高い絶縁層と封止樹脂間や、銅−封止樹脂間の密着性はその確保が難しい。
これは、アッシングの条件が絶縁層、封止樹脂の材料によってまちまちであり、調整が難しく、特に銅に対する密着性の最適化を図るのは困難であることに起因している。
また、アッシング後のウエハの保管条件や樹脂封止までの制限があり、ウエハの取り扱いが悪いと、銅に対する密着度はほとんど得られないという問題があった。
この発明は、上述の問題を解決する事を目的にしたもので、絶縁層−封止樹脂間および銅−封止樹脂間の密着性の両者を同時に確保できる半導体装置の製造方法を提供する事を目的とする。
【０００４】
【課題を解決するための手段】
この発明の半導体装置の製造方法では、半導体基体上に形成された絶縁層上に銅配線を形成し、この銅配線を含む絶縁層全体を銅配線が酸化されない温度でアッシングした後、銅配線を含む絶縁層全体を１５０℃以上２００℃以下の酸化性雰囲気でベーク処理することを特徴とする。このベーク処理工程後には、銅配線を含む絶縁層上に封止樹脂が形成される。
【０００５】
【発明の実施の形態】
まず、この発明の製造方法の概略を説明する。
図１は、この発明の製造方法によって作成される半導体装置の部分断面図である。なお、図１は半導体装置がの個々のチップ状態で示されているが、この発明はチップに切り離される前の半導体ウエハの状態で実施される場合を想定している。もちろん、個々のチップレベルにおいても、この発明が実施可能な事は言うまでもない。
【０００６】
半導体チップ１の主表面（図１の上側）には、半導体素子が形成され、その周辺部にはメタルパッド２が設けられる。その後、半導体チップ１の主表面は絶縁層３で覆われる。この絶縁層３としては、ポリイミド等が用いられる。絶縁層３上には、メタルパッド２から電気的に接続される銅再配線４と、この銅再配線４によってメタルパッドと電気的に接続される銅ポスト５とが形成される。
この後、上述したように封止樹脂６と絶縁層３、銅配線４及び銅ポスト５との密着性を向上させる目的で、アルゴンガスや酸素ガスなどで絶縁層３、銅配線４及び銅ポスト５に対してアッシング処理が施される。このアッシング処理は、１００℃以下の低い温度で、１分以内の短い時間で行われる。
【０００７】
さらに、この発明の特徴部分であるベーク処理が絶縁層３、銅配線４及び銅ポスト５に対して行われる。後に詳細に説明するが、ベーク処理の温度は、１５０℃以上２００℃以下の範囲が好ましく、さらに好ましくは１６０℃以上１９０℃以下が推奨される。このベーク処理は酸化雰囲気（たとえばドライエアー）中で行われ、銅配線４及び銅ポスト５が若干酸化され、３００から４００オングストローム程度の酸化膜がそれらの表面に形成される。なお、この酸化雰囲気中でのベークの前に、酸化が進まない雰囲気（たとえば窒素ガス）中でベーク処理するとさらに効果が期待できる事が確認されている。
このようなベーク処理が施された後、絶縁層３、銅配線４及び銅ポスト５は、エポキシなどの樹脂６で覆われ、半導体装置が完成する。なお、ウエハの状態でこの発明が適用された場合は、ウエハから各個片に切り離す工程が必要となる事は言うまでもない。
【０００８】
次に、この発明の実施例を説明する前に、銅表面に形成される酸化銅の膜厚と、干渉色との関係、およびホットプレートで加熱した場合の温度および時間と干渉色との関係について説明する。
図２は、銅表面に形成される酸化銅の膜厚と、干渉色との関係、および真空オーブンで加熱した場合の温度および時間と干渉色との関係を示す図表である。図２からわかるように、銅はその表面に酸化膜が形成されていないと、同特有の金属色（図中はベアＣｕの色と表示）を示すが、その表面に酸化膜が形成され、酸化膜の膜厚がおおきくなるにつれて、褐色→暗褐色→赤褐色→紫→青→緑→黄→橙→赤とその色を変えていく。色に対する銅表面に形成された酸化膜の膜厚は、測定者によって多少ばらつきはあるものの、色の順序については一致している。また、膜厚のばらつきについてもほぼ２００オングストロームの範囲内で収まっている。
【０００９】
一方、銅を加熱した場合に、どのような色の変化が見られるかを表したのが図２の右側である。１００℃で加熱した場合は、（なお、１００℃での加熱のみ真空オーブンを用いている）一時間以上たっても色の変化が見られなかった。１５０℃で加熱した場合は、２４０秒程度では変化がみられなかったものの、９００秒ぐらいで褐色に変化した。このようなことを１８０℃、２００℃、２２０℃、２４０℃で行った結果を図２には示してある。
この表から、銅の酸化温度は、１５０℃以上２００℃程度ぐらいが制御性良く酸化膜を形成できる事がわかる。
【００１０】
次に、発明者は、アッシング処理前に銅および絶縁膜にベーク処理を施す実験を行った。ベーク処理は温度１５０℃から２００℃の間で、１５分から３０分程度条件を変えて行ったが、絶縁層−封止樹脂間および銅−封止樹脂間の密着性にほとんど変化はみられなかった。したがって、アッシング処理前のベーク処理は効果が小さいと考え、発明者は他の観点で実験を行った。
【００１１】
発明者は、アッシング処理後にベーク処理を施す実験を行った。実験において、封止樹脂としては熱硬化性エポキシ樹脂を用いた。ベーク処理はクリーンオーブンで行われ、温度１６５℃から２４０℃の間で、１０分から４５分程度条件を変えて行った。この実験において、２２０℃、２４０℃などの高いベーク温度では、銅の表面が急激に酸化されてしまい、酸化膜の膜厚のコントロールが難しく、また、絶縁層−封止樹脂間および銅−封止樹脂間の密着性に悪影響を及ぼす。一方、１６５℃から１８０℃ぐらいで１０分程度の比較的低温のベーク処理では、銅の表面は赤褐色から紫色を示していることから、銅表面には３００から４００オングストローム程度の酸化膜が形成されていると推定される。このとき、絶縁層−封止樹脂間および銅−封止樹脂間の密着性はベークなしの状態より改善されており、効果が確認できた。また、ベーク処理の前に窒素雰囲気下で１７０℃前後の加熱処理を行うと、さらに良い効果が得られる事を確認した。
【００１２】
なお、発明者らの実験では、１６５℃から１８０℃ぐらいの比較的低温のベーク処理において改善の効果が認められたものの、ベークの条件が悪いと、絶縁膜−封止樹脂間の密着性に悪影響を及ぼすことが認められた。そこで、発明者はこの絶縁膜−封止樹脂間の密着性に着目して、さらに実験を行った。
【００１３】
更なる実験では、アッシング処理後に酸化が進まない窒素雰囲気中で１５０℃から２００℃の温度で、マガジン内のサンプルすべてが同一温度条件になるまで（実験では４５分程度）の時間ベーク処理を行い、さらにドライエア雰囲気に置換して同一温度で１０分程度のベーク処理を行った。窒素雰囲気中でのベーク処理では、銅表面はほとんど変色を示しておらず（前工程の影響によっては、一部変色を示したものもある）、銅の表面にはほとんど酸化膜が出来ていない事がわかる。一方、ドライエア雰囲気でのベーク処理後は、銅表面は赤褐色を示している事から、銅の表面には３００から４００オングストロームの酸化膜を形成しているものと推定できる。なお、この実験結果で、絶縁層−封止樹脂間および銅−封止樹脂間の密着性とも良好な改善結果が見られ、ベーク処理の条件が少々ばらついても改善効果に大きなばらつきは見られなかった。
【００１４】
【発明の効果】
以上詳細に説明したように、本願発明によれば絶縁層−封止樹脂間および銅−封止樹脂間の密着性が改善されるので、製造歩留まりの良い半導体装置の製造方法が提供できる。
【図面の簡単な説明】
【図１】この発明の製造方法によって作成される半導体装置の部分断面図
【図２】銅表面に形成される酸化銅の膜厚と、干渉色との関係、および真空オーブンで加熱した場合の温度および時間と干渉色との関係を示す図表
【符号の説明】
１ チップ
２ メタルパッド
３ 絶縁膜
４ 銅再配線
５ 銅ポスト
６ 樹脂
【発明が属する技術分野】
この発明は、有機基板等を用いた半導体装置の製造方法に関するもので、特に、ウエハレベルのチップサイズパッケージング（ＣＳＰ）における樹脂封止方法に関するものである。
【０００２】
【従来の技術】
ウエハレベルＣＳＰにはさまざまな種類があるが、ここでは再配線技術を利用した封止層付きのウエハレベルＣＳＰを例に挙げて説明する。なお、再配線技術を利用した封止層付きのウエハレベルＣＳＰについては、たとえば特開２００１−２４４３７２や特開２００１−１２７０９５などに開示されている。
このようなウエハレベルＣＳＰにおいて、半導体ウエハにおける各半導体チップには、その周辺部にメタルパッドが配置されている。メタルパッド上には絶縁層が形成される。メタルパッドより内側の絶縁層上には、銅ポストが形成されている。メタルパッドと銅ポストとは銅配線によって電気的に接続されている。銅配線は、絶縁層を介して、絶縁層上で銅ポストとの接続のために引き回されるため、再配線と呼ばれている。
この後、銅配線及び銅ポストの側面部を覆うようにたとえば熱硬化性エポキシなどの封止樹脂が形成される。この封止樹脂と絶縁層、銅配線及び銅ポストとの密着性を向上させる目的で、アルゴンガスや酸素ガスなどで絶縁層、銅配線及び銅ポストに対してアッシング処理が施される。
このアッシング処理は、１００℃以下の低い温度で、１分以内の短い時間で行われるのが一般的である。このようなアッシング処理により、露出している銅配線や銅ポストは酸化されると原理的には考えられる。しかしながら、そのメカニズムについては不明であるが、実際には、露出している銅配線や銅ポストの表面にはほとんど酸化膜が形成されていない。
【０００３】
【発明が解決しようとする課題】
しかしながら、このようなアッシング処理で絶縁層−封止樹脂間および銅−封止樹脂間の密着性の両者を同時に確保する事は難しい。また、一方だけを考えても、特に吸着性の高い絶縁層と封止樹脂間や、銅−封止樹脂間の密着性はその確保が難しい。
これは、アッシングの条件が絶縁層、封止樹脂の材料によってまちまちであり、調整が難しく、特に銅に対する密着性の最適化を図るのは困難であることに起因している。
また、アッシング後のウエハの保管条件や樹脂封止までの制限があり、ウエハの取り扱いが悪いと、銅に対する密着度はほとんど得られないという問題があった。
この発明は、上述の問題を解決する事を目的にしたもので、絶縁層−封止樹脂間および銅−封止樹脂間の密着性の両者を同時に確保できる半導体装置の製造方法を提供する事を目的とする。
【０００４】
【課題を解決するための手段】
この発明の半導体装置の製造方法では、半導体基体上に形成された絶縁層上に銅配線を形成し、この銅配線を含む絶縁層全体を銅配線が酸化されない温度でアッシングした後、銅配線を含む絶縁層全体を１５０℃以上２００℃以下の酸化性雰囲気でベーク処理することを特徴とする。このベーク処理工程後には、銅配線を含む絶縁層上に封止樹脂が形成される。
【０００５】
【発明の実施の形態】
まず、この発明の製造方法の概略を説明する。
図１は、この発明の製造方法によって作成される半導体装置の部分断面図である。なお、図１は半導体装置がの個々のチップ状態で示されているが、この発明はチップに切り離される前の半導体ウエハの状態で実施される場合を想定している。もちろん、個々のチップレベルにおいても、この発明が実施可能な事は言うまでもない。
【０００６】
半導体チップ１の主表面（図１の上側）には、半導体素子が形成され、その周辺部にはメタルパッド２が設けられる。その後、半導体チップ１の主表面は絶縁層３で覆われる。この絶縁層３としては、ポリイミド等が用いられる。絶縁層３上には、メタルパッド２から電気的に接続される銅再配線４と、この銅再配線４によってメタルパッドと電気的に接続される銅ポスト５とが形成される。
この後、上述したように封止樹脂６と絶縁層３、銅配線４及び銅ポスト５との密着性を向上させる目的で、アルゴンガスや酸素ガスなどで絶縁層３、銅配線４及び銅ポスト５に対してアッシング処理が施される。このアッシング処理は、１００℃以下の低い温度で、１分以内の短い時間で行われる。
【０００７】
さらに、この発明の特徴部分であるベーク処理が絶縁層３、銅配線４及び銅ポスト５に対して行われる。後に詳細に説明するが、ベーク処理の温度は、１５０℃以上２００℃以下の範囲が好ましく、さらに好ましくは１６０℃以上１９０℃以下が推奨される。このベーク処理は酸化雰囲気（たとえばドライエアー）中で行われ、銅配線４及び銅ポスト５が若干酸化され、３００から４００オングストローム程度の酸化膜がそれらの表面に形成される。なお、この酸化雰囲気中でのベークの前に、酸化が進まない雰囲気（たとえば窒素ガス）中でベーク処理するとさらに効果が期待できる事が確認されている。
このようなベーク処理が施された後、絶縁層３、銅配線４及び銅ポスト５は、エポキシなどの樹脂６で覆われ、半導体装置が完成する。なお、ウエハの状態でこの発明が適用された場合は、ウエハから各個片に切り離す工程が必要となる事は言うまでもない。
【０００８】
次に、この発明の実施例を説明する前に、銅表面に形成される酸化銅の膜厚と、干渉色との関係、およびホットプレートで加熱した場合の温度および時間と干渉色との関係について説明する。
図２は、銅表面に形成される酸化銅の膜厚と、干渉色との関係、および真空オーブンで加熱した場合の温度および時間と干渉色との関係を示す図表である。図２からわかるように、銅はその表面に酸化膜が形成されていないと、同特有の金属色（図中はベアＣｕの色と表示）を示すが、その表面に酸化膜が形成され、酸化膜の膜厚がおおきくなるにつれて、褐色→暗褐色→赤褐色→紫→青→緑→黄→橙→赤とその色を変えていく。色に対する銅表面に形成された酸化膜の膜厚は、測定者によって多少ばらつきはあるものの、色の順序については一致している。また、膜厚のばらつきについてもほぼ２００オングストロームの範囲内で収まっている。
【０００９】
一方、銅を加熱した場合に、どのような色の変化が見られるかを表したのが図２の右側である。１００℃で加熱した場合は、（なお、１００℃での加熱のみ真空オーブンを用いている）一時間以上たっても色の変化が見られなかった。１５０℃で加熱した場合は、２４０秒程度では変化がみられなかったものの、９００秒ぐらいで褐色に変化した。このようなことを１８０℃、２００℃、２２０℃、２４０℃で行った結果を図２には示してある。
この表から、銅の酸化温度は、１５０℃以上２００℃程度ぐらいが制御性良く酸化膜を形成できる事がわかる。
【００１０】
次に、発明者は、アッシング処理前に銅および絶縁膜にベーク処理を施す実験を行った。ベーク処理は温度１５０℃から２００℃の間で、１５分から３０分程度条件を変えて行ったが、絶縁層−封止樹脂間および銅−封止樹脂間の密着性にほとんど変化はみられなかった。したがって、アッシング処理前のベーク処理は効果が小さいと考え、発明者は他の観点で実験を行った。
【００１１】
発明者は、アッシング処理後にベーク処理を施す実験を行った。実験において、封止樹脂としては熱硬化性エポキシ樹脂を用いた。ベーク処理はクリーンオーブンで行われ、温度１６５℃から２４０℃の間で、１０分から４５分程度条件を変えて行った。この実験において、２２０℃、２４０℃などの高いベーク温度では、銅の表面が急激に酸化されてしまい、酸化膜の膜厚のコントロールが難しく、また、絶縁層−封止樹脂間および銅−封止樹脂間の密着性に悪影響を及ぼす。一方、１６５℃から１８０℃ぐらいで１０分程度の比較的低温のベーク処理では、銅の表面は赤褐色から紫色を示していることから、銅表面には３００から４００オングストローム程度の酸化膜が形成されていると推定される。このとき、絶縁層−封止樹脂間および銅−封止樹脂間の密着性はベークなしの状態より改善されており、効果が確認できた。また、ベーク処理の前に窒素雰囲気下で１７０℃前後の加熱処理を行うと、さらに良い効果が得られる事を確認した。
【００１２】
なお、発明者らの実験では、１６５℃から１８０℃ぐらいの比較的低温のベーク処理において改善の効果が認められたものの、ベークの条件が悪いと、絶縁膜−封止樹脂間の密着性に悪影響を及ぼすことが認められた。そこで、発明者はこの絶縁膜−封止樹脂間の密着性に着目して、さらに実験を行った。
【００１３】
更なる実験では、アッシング処理後に酸化が進まない窒素雰囲気中で１５０℃から２００℃の温度で、マガジン内のサンプルすべてが同一温度条件になるまで（実験では４５分程度）の時間ベーク処理を行い、さらにドライエア雰囲気に置換して同一温度で１０分程度のベーク処理を行った。窒素雰囲気中でのベーク処理では、銅表面はほとんど変色を示しておらず（前工程の影響によっては、一部変色を示したものもある）、銅の表面にはほとんど酸化膜が出来ていない事がわかる。一方、ドライエア雰囲気でのベーク処理後は、銅表面は赤褐色を示している事から、銅の表面には３００から４００オングストロームの酸化膜を形成しているものと推定できる。なお、この実験結果で、絶縁層−封止樹脂間および銅−封止樹脂間の密着性とも良好な改善結果が見られ、ベーク処理の条件が少々ばらついても改善効果に大きなばらつきは見られなかった。
【００１４】
【発明の効果】
以上詳細に説明したように、本願発明によれば絶縁層−封止樹脂間および銅−封止樹脂間の密着性が改善されるので、製造歩留まりの良い半導体装置の製造方法が提供できる。
【図面の簡単な説明】
【図１】この発明の製造方法によって作成される半導体装置の部分断面図
【図２】銅表面に形成される酸化銅の膜厚と、干渉色との関係、および真空オーブンで加熱した場合の温度および時間と干渉色との関係を示す図表
【符号の説明】
１ チップ
２ メタルパッド
３ 絶縁膜
４ 銅再配線
５ 銅ポスト
６ 樹脂
Claims (11)
- 半導体基体上に絶縁層を形成する工程と、
この絶縁層上に銅配線を形成する工程と、
この銅配線を含む絶縁層全体を前記銅配線が酸化されない温度でアッシングする工程と、
このアッシング工程の後、前記銅配線を含む絶縁層全体を１５０℃以上２００℃以下の酸化性雰囲気でベーク処理する工程と、
このベーク処理工程後に、前記銅配線を含む絶縁層上に封止樹脂を形成する工程とを有する事を特徴とする半導体装置の製造方法。 - 前記半導体基体は、半導体ウエハである請求項１記載の半導体装置の製造方法。
- 前記封止樹脂を形成する工程の後に、前記半導体ウエハを個々の半導体装置に切り分ける工程を有する請求項２記載の半導体装置の製造方法。
- 前記銅配線は、銅再配線層および銅ポストを有する請求項１記載の半導体装置の製造方法。
- 前記ベーク処理工程は、１６０℃以上１９０℃以下の酸化性雰囲気で行われる請求項１記載の半導体装置の製造方法。
- 前記ベーク処理工程は、１０分程度行われる請求項１記載の半導体装置の製造方法。
- 前記ベーク処理工程の前に、前記銅配線を含む絶縁層全体を１５０℃以上２００℃以下の窒素雰囲気でプリベーク処理する工程を更に有する請求項１記載の半導体装置の製造方法。
- 前記プリベーク処理工程は、３０分から１時間程度行われる請求項７記載の半導体装置の製造方法。
- 前記アッシング工程は、１００℃以下で行われる請求項１記載の半導体装置の製造方法。
- 前記絶縁層は、吸湿性の高い絶縁材料で形成された請求項１記載の半導体装置の製造方法。
- 前記吸湿性の高い絶縁材料は、ポリイミドである請求項１０記載の半導体装置の製造方法。
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Cited By (3)
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|---|---|---|---|---|
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