JP3607439B2 - The semiconductor integrated circuit device - Google Patents

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陽治 出井
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    • H04L7/0331Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binay samples, e.g. add/subtract logic for correction of receiver clock

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
この発明は、半導体集積回路装置に関し、クロック信号により同期して動作する半導体集積回路装置、例えばシンクロナスダイナミック型RAM(ランダム・アクセス・メモリ)の同期クロック発生回路や外部クロックに対して周波数逓倍された内部クロックを発生させる同期クロック発生回路を備えた1チップマイクロコンピュータ等に利用して有効な技術に関するものである。 The present invention relates to a semiconductor integrated circuit device, a semiconductor integrated circuit device which operates in synchronization with a clock signal, for example, be a frequency multiplier for synchronous clock generation circuit or an external clock synchronous dynamic RAM (Random Access Memory) and 1 a technique effectively utilizes a chip microcomputer provided with a synchronizing signal generating circuit for generating an internal clock.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
シンクロナス・ミラー・ディレイ回路(SMD)は、外部クロックと内部クロックとの同期をとるための回路である。 Synchronous Mirror Delay circuit (SMD) is a circuit for synchronization with the external clock and the internal clock. このようなシンクロナス・ミラー・ディレイ回路については、アイ・エス・エス・シー・シー ダイジェスト オブ テクニカル ペーパーズ(ISSCC DIGIST OF TECHNICAL PAPERS)誌1996年2月10日、第 374頁〜第 375頁がある。 Such a synchronous mirror delay circuit, eye S. S. Sea Sea Digest of Technical Papers (ISSCC DIGIST OF TECHNICAL PAPERS) Magazine, February 10, 1996, is the first 374 pages, second, 375 pages is there.
【0003】 [0003]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
図18には、本願発明者等において先に検討されたシンクロナス・ミラー・ディレイ回路の回路図が示され、図19にはその動作を説明するための波形図が示されている。 Figure 18 is a circuit diagram of a synchronous mirror delay circuits discussed above in present inventors or the like is shown, there is shown a waveform diagram for explaining the operation in FIG. 19. この回路において、内部クロックCLKout の立ち上がりと外部クロックCLKinの立ち上がりが同期する場合を考える。 In this circuit, consider a case where the rising and rising of the external clock CLKin internal clock CLKout is synchronized. 外部クロックCLKinは、遅延時間がそれぞれd1、d2及びd1の3つの遅延回路を通してフォワード・ディレイ・アレイ回路(以下、FDAという)に入力される。 External clock CLKin, the delay time is forward delay array circuit (hereinafter, referred to as FDA) through three delay circuits respectively d1, d2 and d1 are input to. このFDA中を伝播しているnサイクル目のクロックの立ち上がりエッジは、コモンCOMMONとして伝播されるn+1サイクル目のクロックの立ち上がりにより、上記FDA中での伝播が止められ、同時に伝播が止められた位置とちょうど対称の位置にあるバックワード・ディレイ・アレイ(以下、BDAという)中のノードに立ち上がりエッジが転送される。 The rising edge of the n-th cycle of the clock that propagates during this FDA is the rise of the (n + 1) th cycle of the clock is propagated as a common COMMON, it stopped the propagation in the FDA, was stopped propagation time position When backward delay array is just positioned symmetrically (hereinafter, referred BDA) rising edge nodes in is transferred.
【0004】 [0004]
上記立ち上がりエッジは、FDA中の伝播時間tDAとちょうど同じ時間をかけてBDA中を伝播し、遅延時間d2の遅延回路(内部クロックドライバに相当する)を通して、内部クロックCLKout として出力される。 The rising edge through the BDA propagate over exactly the same time as the propagation time tDA in FDA, through the delay circuit delay time d2 (corresponding to the internal clock driver), is outputted as the internal clock CLKout. 上記FDA中のnサイクル目の立ち上がりエッジがn+1サイクル目のCOMMONの立ち上がりエッジによって伝播が止められることから、次式(1)という関係が成立する。 Since the rising edge of the n-th cycle in the FDA is stopped is transmitted by the rising edge of the n + 1 th cycle COMMON, relationship expressed by Equation 1 is established. ここで、tCKは、クロックCLKinのサイクル時間(1周期)である。 Here, tCK is the cycle time of the clock CLKin (1 cycle).
d2+d1+tDA=tCK ………(1) d2 + d1 + tDA = tCK ......... (1)
【0005】 [0005]
また、外部クロックCLKinから内部クロックCLKout までの立ち上がりエッジの伝播時間は、上記のような伝播経路に沿って計算すると次式(2)の関係が成立する。 Moreover, the propagation time of the rising edge of the external clock CLKin to the internal clock CLKout is the following relationship (2) is satisfied is calculated along the propagation path as described above. つまり、外部クロックCLKinから内部クロックCLKout までがちょうど2tCKに等しくなり、上記の外部クロックCLKinと内部クロックCLKout とが同期することとなる。 In other words, from the external clock CLKin to the internal clock CLKout just equal to 2tCK, said external clock CLKin and the internal clock CLKout is be synchronized.
d1+d2+d1+tDA+tDA+d2=2(d1+d2+tDA) d1 + d2 + d1 + tDA + tDA + d2 = 2 (d1 + d2 + tDA)
=2tCK ……(2) = 2tCK ...... (2)
【0006】 [0006]
上記のような同期回路では、動作周波数範囲を広くするためには、上記FDA、MCC及びBDAを構成する論理段数が膨大となり、回路規模が増大するという問題が生じる。 The synchronous circuit as mentioned above, in order to widen the operating frequency range, logic stages constituting the FDA, the MCC and BDA becomes enormous, there is a problem that the circuit scale increases. 例えば、シンクロナスDRAMでは、メモリアクセス動作の高速化に伴い動作周波数は高くなる傾向になる。 For example, the synchronous DRAM, the operating frequency as the speed of the memory access operation tends to be high. これに対して、リフレッシュ等においては、低消費電力化を図るためにクロック信号の周波数を低くして行うことが便利でありその差は益々拡大する傾向にある。 In contrast, in the refresh, etc., it may conveniently be carried out in order to reduce power consumption lower the frequency of the clock signal the difference tends to increasingly expand. また、汎用メモリとして用いられようクロック信号の周波数範囲は広くなるように要求されている。 The frequency range would be used as a general purpose memory clock signal is required to be wider. このように同期化させるクロック信号の周波数範囲が広くしようとすると、それに適合すべくFDA、MCC及びBDAを構成する遅延段数が膨大となって回路規模を増大させるとともに、例えばリフレッシュ動作等のように低消費電力化のためにクロック信号の周波数を低くしたにも係わらずに同期クロック発生回路での電流消費を増大させてしまうという相反する問題を引き起こす。 When the frequency range of the thus clock signal for synchronizing attempts widely, with increasing the circuit scale FDA to fit, the number of delay stages that make up the MCC and BDA become enormous thereto, for example, as the refresh operation, etc. cause contradictory problem that increases the current consumption in the synchronizing signal generating circuit in spite of the low frequency of the clock signal in order to reduce power consumption.
【0007】 [0007]
なお、PLL回路やDLL回路を用いた場合には、位相ロック状態になるまでの引込み時間に相当の時間を費やすこととなって、応答性に大きな問題を持つとともに、ディジタル回路での電源線に発生する比較的大きなノイズの影響を受けて動作の安定性の点でも問題があり、上記のようなディジタル回路による同期クロック発生回路の開発に至ったものである。 In the case of using a PLL circuit or DLL circuit becomes to spend a considerable amount of time to pull-in time until the phase locked state, the has a large problem in responsive to the power supply line of the digital circuit There are also relatively stable operation under the influence of large noise point problems, which has led to the development of a synchronous clock generating circuit according to the digital circuit as described above.
【0008】 [0008]
この発明の目的は、簡単な構成で同期可能なクロック周波数帯域を拡大させた同期クロック発生回路を備えた半導体集積回路装置を提供することにある。 The purpose of the invention is to provide a semiconductor integrated circuit device provided with a synchronizing signal generating circuit which is enlarged synchronizable clock frequency bands with a simple configuration. この発明の他の目的は、簡単な構成で、しかも短い時間内に逓倍されたクロック信号を形成することができる同期クロック発生回路を備えた半導体集積回路装置を提供することにある。 Another object of the present invention is to provide a semiconductor integrated circuit device provided with a synchronizing signal generating circuit which is capable of forming a multiplied clock signal with a simple structure, yet within a short time. この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the invention will become apparent from the description of this specification and the accompanying drawings.
【0009】 [0009]
【課題を解決するための手段】 In order to solve the problems]
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。 To briefly explain the summary of typical inventions among the inventions disclosed in this specification, it is as follows. すなわち、外部端子から入力バッファ回路を介して取り込まれたクロック信号を遅延回路で遅延させ、上記遅延回路を通したクロック信号により起動され、上記クロック信号に対して十分高くされた発振パルスをカウント動作し、上記入力バッファ回路を通した1周期遅れのクロック信号により上記カウント値を逆方向にカウント動作してその計数値が計数開始時に戻ったときに出力タイミング信号を発生させ、その出力タイミング信号をクロックドライバを介して内部回路に伝えるとともに、遅延回路の遅延時間は、上記入力バッファ回路の遅延時間と上記クロックドライバの遅延時間の和に対応した遅延時間に設定する。 That is, the clock signal received via the input buffer circuit from the external terminal is delayed by the delay circuit is activated by a clock signal through the delay circuit, counting the oscillation pulses sufficiently high with respect to the clock signal and, by the clock signal of 1 cycle delay through the input buffer circuit generates the output timing signal when the count value by counting the count value in the opposite direction returns the time count start, the output timing signal together transmitted to the internal circuit through a clock driver, the delay time of the delay circuit sets the delay time and the delay time corresponding to the sum of the delay times of the clock driver of the input buffer circuit.
【0010】 [0010]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
図1には、この発明に係る同期クロック発生回路の基本的な概念を説明するためのブロック図が示されている。 1 is a block diagram for explaining the basic concept of synchronous clock generation circuit according to the present invention. この同期クロック発生回路は、特に制限されないが、シンクロナスDRAMを構成する他の回路とともに、公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。 The synchronizing signal generating circuit is not particularly limited, together with other circuits constituting the synchronous DRAM, by a known semiconductor integrated circuit technology, are formed on one semiconductor substrate such as monocrystalline silicon.
【0011】 [0011]
クロックバッファCKBは、入力バッファ回路であり、外部端子から供給される外部クロック信号ext. Clock buffer CKB is an input buffer circuit, the external clock signal ext supplied from an external terminal. CLKを取り込むために設けられるものである。 It is provided in order to capture the CLK. このクロックバッファCKBの出力信号は、一方において遅延回路DL1とDL2を通してタイミング発生回路TGのスタート端子(START)に伝えられる。 The output signal of the clock buffer CKB is transmitted to the start terminal of the timing generator TG through the delay circuit DL1 and DL2 in one (START). 上記クロックバッファCKBの出力信号は、他方において上記タイミング発生回路TGのリバース端子(REVERSE)に伝えられる。 The output signal of the clock buffer CKB is transmitted to the reverse terminal (REVERSE) of the timing generator TG in the other. タイミング発生回路TGは、回路規模を小さくするために、カウンタ回路で構成されており、スタート端子(STRAT)に供給される第1の入力信号で計数動作の起動がかかり一方向(例えばアップ計数)に計数動作を開始し、リバース端子(REVERSE)に供給される第2の入力信号で上記計数動作が逆転(例えばダウン計数)され、上記第1と第2の入力信号の時間差に対応した時間経過後に、言い換えるならばアップ計数値と同じダウン計数を行って出力端子OUTからタイミング信号を出力させる。 The timing generator TG, in order to reduce the circuit scale, is constituted by a counter circuit, takes starts counting operation at a first input signal supplied to the start terminal (STRAT) in one direction (e.g., up counting) to start the counting operation, the second of the counting operation in the input signal is reversed (e.g., down counting) supplied to the reverse terminal (REVERSE), the first and elapsed time corresponding to the time difference between the second input signal later, to output a timing signal from the output terminal OUT by performing the same down count the up count other words.
【0012】 [0012]
上記計数動作のためにパルスは、内部に設けられた発振回路により形成される。 Pulses for the counting operation is formed by an oscillation circuit provided therein. この発振回路の発振周波数は、上記クロック信号CLKに対して十分高い周波数に設定されものである。 The oscillation frequency of the oscillation circuit is intended at a frequency sufficiently high with respect to the clock signal CLK. 上記タイミング発生回路TGにより形成されたタイミング信号は、クロックドライバCKDを介して内部クロックint. Timing signals formed by the timing generator TG, the internal clock int through the clock driver CKD. CLKが形成される。 CLK is formed.
【0013】 [0013]
図2には、上記図1の同期クロック発生回路の動作を説明するためのタイミング図が示されている。 2 shows a timing chart for explaining the operation of the synchronizing signal generating circuit of FIG. 1 is shown. 外部クロック信号ext. External clock signal ext. CLKの1周期はtCKであり、上記クロックバッファCKBの出力ノードn1の信号は、その遅延時間td1だけ遅れたクロック信号とされる。 1 cycle of CLK is tCK, the signal at the output node n1 of the clock buffer CKB is a delayed clock signal by the delay time td1. クロックバッファCKBの出力ノードn1の信号は、上記遅延回路DL1とDL2により、上記クロックドライバCKBの遅延時間td1と、上記クロックドライバの遅延時間td2だけ遅れてタイミング発生回路TGのスタート端子に伝えられる。 Signal at the output node n1 of the clock buffer CKB is by the delay circuit DL1 and DL2, the delay time td1 of the clock driver CKB, is transmitted to the start terminal of the timing generator TG delayed by the delay time td2 of the clock driver. 一方、上記クロックバッファCKBの出力ノードn1の信号は、そのまま上記タイミング発生回路TGのリバース端子に伝えられる。 On the other hand, the signal at the output node n1 of the clock buffer CKB is directly transmitted to the reverse terminal of the timing generator TG.
【0014】 [0014]
上記タイミング発生回路TGのスタート端子には、外部クロック信号ext. The start terminal of the timing generator TG, the external clock signal ext. CLKの立ち上がりから、遅延時間td1+td1+td2の後に入力信号(ノードn2)が供給されて計数動作を開始し、リバース端子には1周期(tCK)遅れた外部クロック信号から上記遅延時間td1の後に入力信号(ノードn2)が供給されて計数動作を逆転させる。 From the rise of CLK, start the input signal (node ​​n2) counting is supplied after a delay time td1 + td1 + td2, 1 cycle (tCK) is the reverse terminal delayed input signal after the delay time td1 from the external clock signal ( node n2) reverses the counting operation is supplied. これにより、ノードn1のクロック信号の1周期tCKは、次式(1)のように表される。 Thus, one cycle tCK of the clock signal at the node n1 is expressed by the following equation (1).
tCK=td1+td2+tDA ……… (3) tCK = td1 + td2 + tDA ......... (3)
【0015】 [0015]
上記タイミング発生回路TGは、上記時間差tDAに対応した計数値と同じ時間tDAだけ計数動作を行ってタイミング信号(ノードn3)を形成し、クロックドライバCKDの遅延時間td2の内部クロック信号int. The timing generator TG is the time difference by performing the same time tDA only counting the count value corresponding to tDA forming a timing signal (node ​​n3), the internal clock signal int delay time td2 of the clock driver CKD. CLKを立ち上げる。 Launch the CLK. つまり、外部クロック信号ext. In other words, the external clock signal ext. CLKの立ち上がりから内部クロック信号int. Internal clock signal int from the rise of CLK. CLKまでに費やされた時間は、td1+td1+td2+tDA+tDA+td2=2(td1+td2+tDA)となる。 Time spent until CLK becomes td1 + td1 + td2 + tDA + tDA + td2 = 2 (td1 + td2 + tDA). この時間td1+td2+tDAは、上記式(3)のようにクロック信号の1周期tCKに等しいから、内部クロック信号int. The time td1 + td2 + tDA is equal to the one period tCK of the clock signal as in the formula (3), the internal clock signal int. CLKは、2クロック後に入力される外部クロック信号ext. CLK is an external clock signal ext input two clocks later. CLKと同期することとなる。 The be synchronized with CLK.
【0016】 [0016]
図3には、この発明に係る同期パルス発生回路の一実施例の論理回路図が示されている。 Figure 3 is a logic circuit diagram of an embodiment of a synchronizing pulse generating circuit according to the present invention. この実施例では、タイミング発生回路TGは、可逆カウンタにより構成される。 In this embodiment, the timing generator TG is constituted by a reversible counter. つまり、T型フリップフロップ回路T1ないしTnの非反転出力Qと反転信号/Qとをアップ・ダウン制御信号up/downにより切り換えて次段回路に順次伝えるようにして、n桁のアップ・ダンウの可逆カウンタが構成される。 In other words, so as to sequentially transmit the next-stage circuit is switched by the T-type flip-flop circuits T1 to the non-inverting output Q and the inverted signal / Q and the up-down control signal up / down the Tn, of the n-digit up hail of bullets reversible counter is configured. 上記切り換え回路は、各桁の出力に対応してそれぞれ設けられる。 The switching circuit is provided corresponding to the output of each digit. この切り換え回路は、最終段のT型フリップフロップ回路Tnにおいて、例示的に示されているように、上記アップ・ダウン制御信号up/downと上記非反転出力Qとを受けるノアゲート回路G1と、上記アップ・ダウン制御信号up/downがインバータ回路N1により反転された信号と上非反転出力/Qとを受けるノアゲート回路G2と、かかる2つのノアゲート回路G1,G2の出力を受けて出力信号を形成するノアゲート回路G3を単位回路とするn−1個の単位回路から構成される。 The switching circuit is in the T-type flip-flop circuit Tn the last stage, as is exemplarily shown, the NOR gate G1 receiving the above up-down control signal up / down and the non-inverting output Q, the up-down control signal up / down to form an inverted signal and the upper non-inverted output / Q and the NOR gate G2 receiving an output signal in response to the output of such a two NOR gate circuits G1, G2 by the inverter circuit N1 configured to NOR gate G3 from the n-1 unit circuits in the unit circuit.
【0017】 [0017]
上記カウンタ回路を構成するT型フリップフロップ回路T1〜Tnの各段の非反転出力Qは、オール0の検出信号を形成するノアゲート回路G4に入力される。 The non-inverting output Q of each stage of the T-type flip-flop circuit T1~Tn constituting the counter circuit is input to the NOR gate G4 to form a detection signal of all zeros. つまり、オール0(all0)の検出回路は、カウンタの計数値がゼロであることを検出するものであり、かかるオール0の検出信号は、フリップフロップ回路FF3のセット信号Sとして用いられる。 That is, the detection circuit of the all-0 (all 0) is for detecting that the count value of the counter is zero, the detection signal of such all-0 is used as the set signal S of the flip-flop circuit FF3.
【0018】 [0018]
上記可逆カウンタのアップ/ダウン動作の制御のために、フリップフロップ回路FF1とFF2が設けられる。 For control of the up / down operation of the reversible counter, the flip-flop circuit FF1 and FF2 is provided. フリップフロップ回路FF1は、クロックバッファ回路CKBの出力信号(ノードn1)がトリガ端子Tに供給され、その立ち上がりエッジに同期して出力Qが反転させられて、上記アップ・ダウン制御信号up/downを形成する。 Flip-flop circuit FF1, the output signal of the clock buffer circuit CKB (node ​​n1) is supplied to the trigger terminal T, its output Q in synchronization with the rising edge is inverted, the up-down control signal up / down Form. フリップフロップ回路FF2は、上記遅延回路DL1とDL2を通した遅延信号(ノードn2)よりセットされ、上記オール0の検出信号によりリセットされる。 Flip-flop circuit FF2 is set from the delay signal (node ​​n2) through the delay circuit DL1 and DL2, it is reset by the detection signal of the all-0. このフリップフロップ回路FF2の非反転出力Qは、上記カウンタ回路を構成するT型フリップフロップ回路T1〜Tnのリセット信号resetとされる。 The non-inverting output Q of the flip-flop circuit FF2 is reset signal reset the T-type flip-flop circuit T1~Tn constituting the counter circuit.
【0019】 [0019]
奇数個のインバータ回路列をリング状態に接続して計数クロック発振回路が形成される。 Counting clock oscillation circuit is formed by connecting an odd number of inverter circuit array in a ring state. この発振パルスは、上記外部クロック信号ext. The oscillation pulse, the external clock signal ext. CLKに対して十分高い周波数にされており、上記カウンタ回路を構成する初段のT型フリップフロップ回路T1のトリガ端子Tに供給される。 Are at a sufficiently high frequency with respect to CLK, it is supplied to the trigger terminal T of the first-stage T-type flip-flop circuit T1 constituting the counter circuit. このようなカウンタ回路を利用することにより、例えば10段のバイナリーカウンタにより1024の計数出力を得ることができる。 By using such a counter circuit, it is possible to obtain a count output of 1024 by a binary counter, for example, 10 stages. つまり、前記図18に示したようなFDA、MCC及びBDAを用いた同期パルス発生回路では、1024段の回路に相当するものであり、回路規模を大幅に小さくすることができる。 That, FDA as shown in FIG. 18, a synchronous pulse generator circuit using the MCC and BDA is equivalent to the circuit of the 1024-stage, it is possible to significantly reduce the circuit scale.
【0020】 [0020]
図4には、上記同期パルス発生回路の動作を説明するためのタイミング図が示されている。 4 shows a timing chart for explaining the operation of the synchronizing pulse generating circuit is shown. 最初の外部クロック信号ext. The first of the external clock signal ext. CLKの立ち上がりに対してクロックバッファ回路CKBの遅延時間td1だけ遅れて出力信号(ノードn1)がハイレベルに立ち上がり、フリップフロップ回路FF1の出力がロウレベルからハイレベルに変化してアップ計数動作を指示する。 Rise in the clock buffer circuit delay time td1 delayed output signal (node ​​n1) is the high level of CKB with respect to the rise of the CLK, the output of the flip-flop circuits FF1 to instruct the up counting operation changes from the low level to the high level . このとき、フリップフロップ回路FF2は、リセット状態であり出力Qのロウレベルにより、リセット信号/resetをロウレベルにして上記カウンタ回路を構成するT型フリップフロップ回路T1〜Tnをリセット状態にしているので、その計数動作が強制的に停止状態にさせられるものである。 At this time, the flip-flop circuit FF2 is the low level of the output Q is reset, since by the reset signal / reset to the low level and the reset state T-type flip-flop circuit T1~Tn constituting the counter circuit, the in which counting operation is forcibly stopped. 遅延時間td1とtd2の経過後に、遅延回路DL1とDL2を通した遅延信号(ノードn2)がハイレベルに立ち上がり、フリップフロップ回路FF2をセット状態として出力Qをハイレベルにする。 After a delay time td1 and td2, the delayed signal through the delay circuit DL1 and DL2 (node ​​n2) rises to the high level, the output Q to the high level flip-flop circuit FF2 as a set state. これにより、カウンタ回路は、そのリセット信号/resetがハイレベルとなるために上記発振パルスの計数動作を開始する。 Thus, the counter circuit, the reset signal / reset starts counting operation of the oscillation pulses to a high level.
【0021】 [0021]
次の外部クロック信号ext. The next external clock signal ext. CLKの立ち上がりから遅延時間td1経過の後に、クロックバッファ回路CKBの出力信号(ノードn1)がハイレベルとなり、フリップフロップ回路FF1を反転させる。 From the rise of CLK after a delay time td1 elapses, the output signal of the clock buffer circuit CKB (node ​​n1) becomes high level, inverts the flip-flop circuit FF1. これにより、アップ・ダウン制御信号up/downがロウレベルとなりダウン計数動作に切り換えられるとともに、フリップフロップ回路FF3をリセットさせる。 Thus, the up-down control signal up / down is switched to down-counting operation becomes low level, thereby resetting the flip-flop circuit FF3. 上記時間差tDAに対応したアップ計数値からダウン動作を行い、同じ時間tDAに対応したダウン計数動作によって計数値が0になる。 It performs a down operation from the up count corresponding to the time difference tDA, count by a down counting operation corresponding to the same time tDA becomes zero. このような計数値の0に対応してオール0の検出信号all0がハイレベルとなって、上記フリップフロップ回路FF3をセットし、その出力Q(ノードn3)をハイレベルに立ち上げる。 In response to such zero count value detection signal all0 all zeros at a high level, sets the flip-flop circuit FF3, raises its output Q a (node ​​n3) to a high level. これにより、クロックバッファ回路CKDから出力される内部クロック信号int. Thus, the internal clock signal int output from the clock buffer circuit CKD. CLKは、2周期(2TCK)遅れて入力された外部クロック信号ext. CLK is two cycles (2tCK) delayed input external clock signal ext. CLKと正確に同期した信号とされる。 It is CLK and precisely synchronized signal.
【0022】 [0022]
図5には、この発明に係る同期パルス発生回路の他の一実施例のブロック図が示されている。 FIG. 5 shows a block diagram of another embodiment of a synchronizing pulse generating circuit according to the present invention. この実施例では、時間差を検出し、それと同じ時間を作り出すタイミング発生回路として、アップカウンタとダウンカウンタの2つのカウンタ回路が用いられる。 In this embodiment, to detect the time difference, the same as a timing generation circuit to produce the same time, the two counter circuits of the up counter and the down counter is used. つまり、図3の実施例のようなアップ/ダウンの可逆カウンタに代えて、上記2つのカウンタ回路が用いられる。 That is, instead of the reversible counter such up / down as in the embodiment of FIG. 3, the two counter circuits are used. このような2つのカウンタ回路を用いることは、回路規模が増加する反面、その動作範囲を拡大させることができる。 The use of such two counter circuit, while the circuit scale increases, it is possible to enlarge the operating range.
【0023】 [0023]
上記アップカウンタは、スタート端子に入力信号が供給されるとセット入力端子SETに供給されるオール0を取り込んで、アップ計数動作を開始する。 The up counter takes in all 0 the input signal to the start terminal is supplied to the supplied set input terminal SET, starts up counting operation. 上記ダウンカウンタは、スタート端子に入力信号が供給されると、セット入力SETに供給された上記アップカウンタの計数出力を取り込んで、ダウン計数動作を開始する。 The down counter, when an input signal is supplied to the start terminal, captures the count output of the up-counter that is supplied to the set input SET, starts down counting operation. このダウンカウンタの出力は、オール0の検出回路に入力され、ここで前記同様なオール0の検出信号all0が形成される。 The output of the down counter is input to the detection circuit of the all-0, the detection signal all0 of the same all-0 is formed here.
【0024】 [0024]
この実施例では、上記のようにアップカウンタとダウンカウンタの2つのカウンタ回路を必要とし、その部分では回路規模がほぼ2倍になるが、図3の実施例のようなアップ・ダウンの切り換えを行うゲート回路、動作制御のためのフリップフロップ回路FF1,FF2等が不要になるので、回路規模がそれほど増加しないばかりか、フリップフロップ回路FF1,FF2等での遅延時間が誤差として入り込むことがないから精度を高くすることができる。 In this embodiment, requires two counter circuits of the up counter and the down counter as described above, becomes approximately double the circuit scale at that portion, the switching of such up-down as in the embodiment of FIG. 3 gate circuit for performing, because flip-flop circuit FF1, FF2 or the like for controlling the operation is not necessary, not only the circuit scale does not increase so much, because the delay time in the flip-flop circuit FF1, FF2 or the like does not enter as an error it is possible to increase the accuracy. また、アップ計数値に対応したダウン計数動作中に、遅延回路DL1とDL2を通した次の周期のクロック信号が到来しても、上記のようにアップ計数動作とダウン計数動作とを同時並行的に行うことができるので動作範囲を拡大できる。 Also, during the down counting operation corresponding to the up count, even if the clock signal of the next cycle through the delay circuit DL1 and DL2 is reached, concurrently an up counting operation and a down counting operation as described above can be performed in can expand the operating range.
【0025】 [0025]
図6には、上記図5の実施例回路の動作を説明するためのタイミング図が示されている。 Figure 6 is a timing chart for explaining an action of the embodiment of Figure 5 is shown. 第1番目の外部クロック信号ext. 1st external clock signal ext. CLKは、クロックバッファ回路CKBを通して取り込まれ、ノードn1の信号は遅延時間td1経過後に立ち上がる。 CLK is captured through a clock buffer circuit CKB, the signal at the node n1 rises after a delay td1. これにより、ダウンカウンタは計数動作を開始するが、この計数動作それ自体は意味を持たない。 Thus, although the down counter starts counting operation, the counting operation itself has no meaning. 上記ノードn1の立ち上がりにより、フリップフロップ回路FF3がリセットされて、ノードn3がロウレベルにされる。 The rise of the node n1, the flip-flop circuit FF3 is reset, the node n3 is at a low level. クロックバッファCKBの遅延時間td2が経過して、内部クロック信号int. Delay time td2 of the clock buffer CKB has elapsed, the internal clock signal int. CLKもロウレベルになる。 CLK also becomes a low level.
【0026】 [0026]
遅延回路DL1とDL2による遅延時間td1+td2の後に、ノードn2の信号がハイレベルにされたアップカウンタはオール0を初期値として取り込んでアップ計数動作を開始する。 After a delay time td1 + td2 of the delay circuit DL1 and DL2, up counter signal of the node n2 is at a high level starts up counting operation captures all zeros as an initial value. 同図では、アップ計数動作を判り易く示すために計数値を階段状にアナログ的に表している。 In the figure, an analog representation of the count value in a stepwise manner to indicate clarity the up counting operation. このことは、上記ダウン計数値も同様である。 This is the down count is similar. 上記アップカウンタとダウンカウンタのクロック入力端子CLKには、同じ計数クロック信号fCが供給されており、この計数クロック信号fCは、前記のようなリングオシレータにより形成されるものである。 The clock input terminal CLK of the up counter and the down counter is supplied with the same count clock signal fC, the count clock signal fC is intended to be formed by the above such ring oscillator.
【0027】 [0027]
第2番目の外部クロック信号ext. The second external clock signal ext. CLKが到来し、クロックバッファ回路CKBの出力ノードn1が遅延時間td1経過後に立ち上がると、ダウンカウンタは上記アップカウンタの計数値を初期値として取り込んでダウン計数動作を開始する。 CLK is reached, the output node n1 of the clock buffer circuit CKB rises after a lapse of the delay time td1, the down counter starts down counting operation incorporating the count value of the up-counter as the initial value. この計数動作は、上記アップカウンタにより形成された時間tDAに対応した時間tDAを作り出すための本来のダウン計数動作である。 The counting operation is the original down counting operation for creating a time tDA corresponding to the time tDA formed by the up counter. この実施例において、注目すべきは、上記ダウンカウンタにおいて上記時間tDAに対応した計数動作の途中において、上記第2番目の外部クロック信号ext. In this embodiment, it should be noted, in the course of counting operation corresponding to the time tDA in the down counter, said second th external clock signal ext. CLKの上記ダウン計数動作を指示するノードn1の出力信号に対応した遅延信号(td1+td2)がハイレベルになると、アップカウンタは上記オール0の初期値を取り込んでアップ計数動作を行うことができることである。 When the delay signal corresponding to the output signal of the node n1 to direct the down count operation of the CLK (td1 + td2) becomes high level, the up counter is that it is possible to perform the up-counting operation captures the initial value of the all-0 . つまり、上記のように2つのアップとダウンのカウンタを設けた場合には、上記のように動作条件のもとでもそれに応答して、同期パルス発生動作を行うようにすることができるものである。 That is, the case of providing the counters of the two up and down as described above, in response thereto even under operating conditions as described above, in which it is possible to perform the synchronizing pulse generating operation . これにより、その動作範囲の拡大を図ることができるものである。 Thus, one in which it is possible to increase the operation range.
【0028】 [0028]
上記アップカウンタの動作と並行して、ダウンカウンタはダウン計数動作を行い、その計数値がゼロになると、オール0検出回路がこれを検出してフリップフロップ回路FF3をセットするので、その出力ノードn3の信号がハイレベルに変化し、クロックドライバ回路CKDから出力される内部クロック信号int. In parallel with the operation of the up-counter, down counter performs down counting operation, the count value becomes zero, so to set the flip-flop circuit FF3 all zero detection circuit detects this and the output node n3 internal clock signal int the signal changes to a high level, is outputted from the clock driver circuit CKD. CLKは、2周期遅れてハイレベルに立ち上がり、それは第3番目の外部クロック信号ext. CLK is 2 cycles delay rises to a high level, it is the third external clock signal ext. CLKの立ち上がりに同期したものとされる。 It is those in synchronization with the rise of CLK.
【0029】 [0029]
なお、上記フリップフロップ回路FF3は、上記のようにノードn1のハイレベルによりリセットされるので、その出力パルスのパルス幅、言い換えるならば、内部クロック信号int. Note that the flip-flop circuit FF3 is because it is reset by the high level of the node n1, as described above, the pulse width of the output pulse, in other words, the internal clock signal int. CLKの出力パルスのパルス幅は、上記クロックドライバ回路CKDと上記クロックバッファ回路CKBによる総合の遅延時間td2+td1に対応したものとされる。 Pulse width of the output pulses of the CLK is assumed to correspond to the delay time td2 + td1 comprehensive by the clock driver circuit CKD and the clock buffer circuit CKB.
【0030】 [0030]
図7には、この発明に係る同期クロック発生回路に用いられるリングオシレータの一実施例の回路図が示されている。 Figure 7 is a circuit diagram of an embodiment of a ring oscillator used in the synchronizing signal generating circuit according to the present invention. リングオシレータは、奇数段のインバータ回路列等により構成される。 Ring oscillator is composed of an inverter circuit array or the like of odd-numbered stages. 一般に、最小の3段のインバータ回路をリング状に縦列接続したものは動作が不安定になるので、発振動作の安定化の観点から比較的大きな論理段数から構成される。 In general, since the operation is obtained by cascade connection becomes unstable inverter circuit of minimum three stages in a ring shape, and a relatively large number of logic stages from the standpoint of stabilization of the oscillation. この実施例では、ナンドゲート回路とインバータ回路とを合わせて11段によりリングオシレータを構成する。 In this embodiment, the ring oscillator by 11 stages by combining the NAND gate circuit and an inverter circuit.
【0031】 [0031]
精度を高くるために、アップカウント用のリングオシレータとダウンカウト用のリングオレータの2つが用いられる。 To come high precision, two of Ringuoreta the ring oscillator and Daunkauto for up-counting is used. 上記2つのリングオシレータは、制御信号UCEとDCEにより、ナンドゲート回路のゲートが制御されて、発振動作の制御が可能にされる。 The two ring oscillator, a control signal UCE and DCE, the gate of the NAND gate circuit is controlled, is it possible to control the oscillating operation. つまり、同期クロック発生回路が非動作状態に置かれるときには、信号UCEとDCEがロウレベルにされて、発振帰還信号に無関係にナンドゲート回路の出力をハイレベルに固定して、発振動作を停止させるようにして低消費電力化を図るようにするものである。 That is, when the synchronizing signal generating circuit is put into an inactive state, the signal UCE and DCE is set to the low level, and fixes the output of the independent NAND gate circuit in oscillation feedback signal to a high level, so as to stop the oscillation operation Te and is to reduce the power consumption.
【0032】 [0032]
上記のようなアップカウンタでの計数動作の終了タイミングは、上記リングオシレータの発振動作とは非同期で発生するために、リングオシレータ内では遅延段において端数が生じている。 End timing of the count operation in the up-counter as described above, in order to generate asynchronously with the oscillation of the ring oscillator, the fraction has occurred in the delay stages in the ring oscillator. このような端数は、常に切捨てられるものであるので、それが誤差として生じてしまう。 Because such fractions are those always truncated, it occurs as an error. この実施例では、上記のような端数についても実質的に計数するように次のような工夫を行うものである。 In this embodiment, and it performs the following devised to substantially counted also fraction as described above.
【0033】 [0033]
アップカウント用のリングオシレータ(RO)は、例えば左側から右側に向かってナンドゲート回路とインバータ回路の組み合わせで合計11段の遅延段を構成し、右端の最終段の出力を上記左端の初段に帰還させてリングオシレータを構成する。 Ring oscillator for up-counting (RO), for example from left to right constitute delay stage a total of 11 stages in the combination of the NAND gate circuit and an inverter circuit, the output of the right end of the last stage is fed back to the first stage of the left Te constitute a ring oscillator. この場合、入力段には、ナンドゲート回路を設け、そこに上記動作制御信号UCEを供給して、上記のように非動作状態での発振動作を停止させて無駄な電流消費を抑えている。 In this case, the input stage, the NAND gate circuit is provided, there is supplied the operation control signals UCE, thereby suppressing unnecessary current consumption by stopping the oscillation operation in the non-operating state as described above.
【0034】 [0034]
ダウンカウント用のリングオシレータ(RO)は、上記アップカウント用のリングオシレータとは逆に、右端から左端に向かってナンドゲート回路とインバータ回路との組み合わせで合計11段の遅延段を構成し、左端の最終段の出力を上記右端の初段に帰還させてリングオシレータを構成する。 Ring oscillator for down-counting (RO), contrary to the ring oscillator for the up-counting from the right end toward the left end constitutes a delay stage of total 11 stages in combination with NAND gate circuit and an inverter circuit, the left end of the the output of the last stage constitutes the ring oscillator is fed back to the first stage of the right end. この場合、入力段には、ナンドゲート回路を設け、そこに上記動作制御信号DCEを供給して、上記のように非動作状態での発振動作を停止させて無駄な電流消費を抑えている。 In this case, the input stage, the NAND gate circuit is provided, there is supplied the operation control signals DCE, thereby suppressing unnecessary current consumption by stopping the oscillation operation in the non-operating state as described above.
【0035】 [0035]
上記のようにミラー反転させて2つのリングオシレータを平行に並べ、アップカウント用の各遅延段のうち、ナンドゲート回路に入力される信号をミラー反転の関係にあるダウンカウント用の各遅延段を構成するナンドゲート回路の入力に伝えるようにする。 The is mirrored as arranged in parallel two ring oscillators, of the delay stages for up-counting, constituting each delay stage for down-counting in the signal input to the NAND gate circuit relationship mirrored to convey to the input of the NAND gate circuit. つまり、アップカウント用のリングオシレータの最終出力段の出力信号は、上記のように初段のナンドゲート回路が発振制御に用いられているので、ダウンカウント用のリングオシレータの第2段目のナンドゲート回路の入力に伝えられる。 That is, the output signal of the final output stage of the ring oscillator for up-counting, since the NAND gate circuit of the first stage as described above is used for the oscillation control of the second stage of the NAND gate circuit of the ring oscillator for down-counting It is transmitted to the input. 以下、順次に実質的にミラー反転させた形態でアップカウント用のリングオシレータにおける遅延段の信号をダウンカウント用のリングオシレータに伝えるようにする。 Hereinafter, to sequentially convey a signal delay stage in substantially ring oscillator for up-counting in a form is mirrored in the ring oscillator for down-counting.
【0036】 [0036]
アップカウント用のリングオシレータの各遅延段の信号は、セット信号SETによりゲートが制御されるナンドゲート回路を介して、上記ダウンカウント用のリングオシレータに伝えられる。 Signal of each delay stage of the ring oscillator for up-counting, through the NAND gate circuit whose gate is controlled by a set signal SET, it is transmitted to the ring oscillator for the down-counting. この場合、セット信号SETが出力されたタイミングで、アップカウント用のリングオシレータはそのときの状態で発振動作を停止させるようにするため、上記セット信号SETによりゲートが制御されるナンドゲート回路の出力信号は、上記のようにダウンカウント用のリングオシレータに伝えられるとともに、その遅延段のナンドゲート回路の他方の入力にも供給される。 In this case, at the timing when the set signal SET is output, the ring oscillator for counts up to to stop the oscillation operation in a state at that time, the output signal of the NAND gate circuit whose gate is controlled by the set signal SET , together transmitted to the ring oscillator for down-counting, as described above, is also supplied to the other input of the NAND gate circuit of the delay stages. ダウンカウント用のリングオシレータでは、上記状態転写用のナンドゲート回路に対応したダミーのナンドゲート回路が負荷として設けられる。 The ring oscillator for down-counting, the dummy NAND gate circuit corresponding to the NAND gate circuit for the state transfer is provided as a load. つまり、アップカウント用のリングオシレータとダウンカウント用のリングオシレータとを同じ回路条件とすることにより、両者の発振周波数を等しくさせるようにするものである。 That is, by the ring oscillator and the ring oscillator for down-count for up-counting the same circuit condition, and is to be equal to the oscillation frequency of both.
【0037】 [0037]
例えば、同図に示すようにアップカウント用の各遅延段を構成するナンドゲート回路の入力信号がHHHHLL(ここでHはハイレベル、Lはロウレベル)であるときにセット信号SETがハイレベルに立ち上がり、アップ計数動作が停止して、そのときのアップ計数値をダウンカウンタに伝えるとき、それとともにアップカウント用のリングオシレータの上記信号HHHHLLがダウンカウント用のリングオシレータに投影される。 For example, the input signal is HHHHLL (where H high, L is low level) of the NAND gate circuit constituting each delay stage for up-counting, as shown in the figure set signal SET when the rise to high level, up counting operation is stopped, when transmitting up count at that time the down counter, it together with the signal HHHHLL of the ring oscillator for counting up is projected to the ring oscillator for down-counting. アップカウント用のリングオシレータでは、セット信号SETのハイレベルの期間においてHが入力されている第2段目のナンドゲート回路では、その出力信号がLに変化して第3段目のナンドゲート回路の入力をHからLに変化させる。 The ring oscillator for counting up the second stage of the NAND gate circuit H is input in the high-level period of the set signal SET, the input of the NAND gate circuit of the third stage changes its output signal is L the changing from H to L. 以下、同様にして各遅延段のHの出力はLに変化し、Lの出力はそのままLになる。 Hereinafter, the output of the H of the respective delay stages in a similar manner is changed to L, the output of the L is directly to L.
【0038】 [0038]
これにより、ダウンカウント用のリングオシレータでは、上記セット信号SETのハイレベルに取り込まれた信号LLLHHを基準にして、次段のナンドゲート回路の帰還入力は(L)(L)(L)(H)(H)(H)にセットされ、上記アップカウント用のリングオシレータの各段の出力のLへの変化に対応して帰還動作が開始されて発振動作を行うようになる。 Thus, in the ring oscillator for down-counting, based on the signal LLLHH taken to the high level of the set signal SET, the feedback input of the next-stage NAND gate circuit (L) (L) (L) (H) is set to (H) (H), so feedback operation in response to changes in the L output of each stage of the ring oscillator for the up-counting is started performs the oscillation operation.
【0039】 [0039]
図8には、上記のようなアップカウント用とダウンカウント用のリングオシレータを用いた場合の同期クロック発生回路の動作を説明するためのタイミング図が示されている。 Figure 8 is a timing diagram illustrating the operation of the synchronizing signal generating circuit in the case of using up the ring oscillator for counting and down-counting as described above is shown. アップカウント用のリングオシレータの1廻りの遅延時間に対応してアップ計数用のクロック信号UCLKが形成され、これによりアップカウンタの計数値Q1とQ2がバイナリーカウンタに対応して変化する。 Clock signal UCLK for up counting in response to 1 around the delay of the ring oscillator for counting up is formed, thereby the count value Q1 and Q2 of up-counter is changed in response to the binary counter. このようなバイナリーカウント動作の途中で、上記のように次の外部クロック信号の到来により、ノードn1の遅延信号がハイレベルに立ち上がり、それに同期してセット信号SETがハイレベルに変化すると、上記アップ計数用のクロックUCLKが、その立ち下がりから時間taだけ遅れているにもかかわらず、計数値Q1とQ2は変化しない。 In the course of such a binary counting operation, the advent of the next external clock signal as described above, when the delayed signal at the node n1 rises to the high level, it sets the signal SET synchronously changes to the high level, the up clock UCLK for the count, despite the fact that a delay of time ta from the fall, the count value Q1 and Q2 does not change. そのため、アップカウンタの計数値のみをダウンカウンタに伝える方式では、上記時間taが切捨てられてしまうことなる。 Therefore, in the method for transmitting only the count value of the up counter to the down counter will be the time ta will be truncated.
【0040】 [0040]
図7のようなアップカウント用とダウンカウント用のリングオシレータを設け、そのアップカウント用のリングオシレータの遅延段の信号をダウンカウント用の遅延段に転写させ、そこからダウンカウント用のリングオシレータを発振させると、上記計数値に対して端数とされる時間taがダウンカウント用のリングオシレータに伝えられて、ダウン計数動作を上記時間taだけ遅らせることができる。 Up ring oscillator for counting and down-counting as shown in FIG. 7 is provided, to transfer the signal of the delay stages of the ring oscillator for the up-count delay stages for down-counting, the ring oscillator for down-counting from there when the oscillated, the time ta which is a fraction with respect to the count value is transmitted to the ring oscillator for down-counting, it is possible to delay the down counting operation by the time ta. これにより、上記リングオシレータでの信号遅延状態を含めて実質的な計数動作を行わせることができるので、時間tDAを高精度に作り出すことができるという効果が得られる。 Thus, it is possible to perform substantial counting operation including the signal delay condition in the ring oscillator, there is an advantage that it is possible to create a time tDA with high accuracy.
【0041】 [0041]
図9には、この発明に係る同期クロック発生回路の他の一実施例のブロック図が示されている。 Figure 9 is a block diagram of another embodiment of a synchronizing signal generating circuit according to the present invention. 上記のように外部端子から供給されるクロック信号を取り込むために必要とされるクロックバッファ回路CKB及び内部回路に内部クロック信号を伝えるクロックドライバCKDにおいて遅延時間が生じる。 Delay Time clock driver CKD convey internal clock signal to the clock buffer circuit CKB and internal circuitry required to capture a clock signal supplied from an external terminal as described above occur. 上記外部端子から供給されるクロック信号の1周期に対して上記遅延時間が無視できなくなるために、上記のような同期クロック発生回路が必要になるものである。 For the delay time can not be ignored with respect to one cycle of the clock signal supplied from the external terminal, in which the synchronization clock generating circuit as described above is required. このことは、逆にいうならば、上記外部端子から供給されるクロック信号の周波数が低くて、その周期が上記遅延時間に対して十分長いときには、上記同期クロック発生回路による同期化は実質的に意味を持たない。 This means that if Conversely, the lower the frequency of the clock signal supplied from the external terminal, when the period is long enough with respect to the delay time, synchronization is essentially due to the synchronizing signal generating circuit meaning do not have. このこと及び上記アップカウンタ回路は、実質的に外部クロック信号の周期に対応した計時動作を行うものであることに着目し、アップカウンタ回路にオーバーフロー検出用のフリップフロップ回路FF4を設ける。 This and the up-counter circuit, and noticed that performs a substantially counting operation corresponding to the period of the external clock signal, providing a flip-flop circuit FF4 for overflow detection up counter circuit.
【0042】 [0042]
上記フリップフロップ回路FF4は、アップカウンタからのオーバーフロー信号OFによりセットされ、上記遅延回路の遅延信号(ノードn2)によりリセットされるものである。 The flip-flop circuit FF4 is set by the overflow signal OF from the up counter, is intended to be reset by the delayed signal of the delay circuit (node ​​n2). そして、上記フリップフロップ回路FF4の出力信号THRにより、セレクタを制御して上記クロックバッファからの出力信号をそのままクロックドライバに伝えるようにするものである。 Then, the output signal THR of the flip-flop circuit FF4, and controls the selector is intended to convey directly to the clock driver output signal from the clock buffer. この構成では、外部端子から供給される外部クロック信号ext. In this configuration, the external clock signal ext supplied from an external terminal. CLKに対して、内部クロック信号int. For the CLK, the internal clock signal int. CLKはクロックバッファとクロックドライバの遅延時間td1とtd2だけ遅れたものであるが、上記のように外部クロック信号ext. CLK but are those delayed by a delay time td1 and td2 of the clock buffer and clock driver, as the external clock signal ext. CLKの1周期が上記遅延時間td1+td2に比べて十分長いので、実質的には問題になららない。 Since one cycle of the CLK is sufficiently longer than the above delay time td1 + td2, the substantially no al if a problem.
【0043】 [0043]
図10には、上記図9の実施例回路の動作を説明するためのタイミング図が示されている。 Figure 10 is a timing chart for explaining an action of the embodiment of Figure 9 is shown. 外部クロック信号ext. External clock signal ext. CLKの1周期tCKが長い場合には、クロックバッファと遅延回路を通したノードn2に対応してアップカウンタが計数動作を開始し、次の周期の上記クロックバッファを通したノードn1の信号が到来する前に、アップカウンタではオーバーフローが生じてしまう。 If one period tCK of the CLK is long, up counter starts counting operation in response to the node n2 through the clock buffer and the delay circuit, the signal of the node n1 through the clock buffer of the next cycle arrives before an overflow occurs in the up-counter. このような場合には、オーバーフロー信号によりフリップフロップ回路FF4がセットされて信号THRを発生させる。 In such a case, the flip-flop circuit FF4 generates the set and the signal THR by the overflow signal. これにより、そのときのクロックバッファを通したノードn1の信号が内部クロック信号int. Thus, the signal is an internal clock signal int at the node n1 through the clock buffer at that time. CLKとしてクロックドライバを通して伝えられる。 Transmitted through the clock driver as CLK.
【0044】 [0044]
図13には、この発明が適用されるシンクロナスDRAM(以下、単にSDRAMという)の一実施例の全体ブロック図が示されている。 Figure 13 is a synchronous DRAM to which the present invention is applied (hereinafter, simply referred to as SDRAM) has been shown an overall block diagram of an embodiment of a. 同図に示されたSDRAMは、特に制限されないが、公知の半導体集積回路の製造技術によって単結晶シリコンのような1つの半導体基板上に形成される。 SDRAM shown in the figure, is not particularly limited, is formed on a single semiconductor substrate like monocrystalline silicon by a known semiconductor integrated circuit manufacturing technique.
【0045】 [0045]
この実施例のSDRAMは、メモリバンク0を構成するメモリアレイ200Aと、メモリバンク1を構成するメモリアレイ200Bを備える。 SDRAM of this embodiment comprises a memory array 200A constituting a memory bank 0, memory array 200B constituting a memory bank 1. それぞれのメモリアレイ200Aと200Bは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線(図示せず)に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線(図示せず)に結合される。 Each of the memory arrays 200A and 200B includes a matrix arranged dynamic memory cells, select terminals of the memory cells arranged in the same column according to figure coupled to a word line of each column (not shown), data input and output terminals of memory cells arranged in the same row are coupled to the complementary data lines (not shown) for each row.
【0046】 [0046]
上記メモリアレイ200Aの図示しないワード線は行(ロウ)デコーダ201Aによるロウアドレス信号のデコード結果に従って1本が選択レベルに駆動される。 Word lines (not shown) of the memory array 200A is one according to the result of decoding of a row address signal by the row (row) decoder 201A is driven to a selected level. メモリアレイ200Aの図示しない相補データ線はセンスアンプ及びカラム選択回路を含むI/O線202Aに結合される。 Complementary data lines (not shown) of the memory array 200A is coupled to I / O lines 202A including a sense amplifier and the column selection circuit. センスアンプ及びカラム選択回路を含むI/O線202Aにおけるセンスアンプは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。 Sense amplifiers in I / O line 202A including a sense amplifier and the column selection circuit is an amplification circuit for detecting and amplifying a small potential difference appearing on each complementary data line by data read from the memory cell. それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補I/O線に導通させるためのスイッチ回路である。 Column switch circuit in which a switch circuit for conducting the complementary I / O lines select the complementary data lines to each other. カラムスイッチ回路はカラムデコーダ203Aによるカラムアドレス信号のデコード結果に従って選択動作される。 Column switch circuit is selectively operate according to the result of decoding of the column address signal by the column decoder 203A.
【0047】 [0047]
メモリアレイ200B側にも同様にロウデコーダ201B,センスアンプ及びカラム選択回路を含むI/O線202B,カラムデコーダ203Bが設けられる。 Similarly row decoder 201B in the memory array 200B side, I / O line 202B including a sense amplifier and the column selection circuit, a column decoder 203B is provided. 上記相補I/O線はライトバッファ214A,Bの出力端子及びメインアンプ212A,Bの入力端子に接続される。 The complementary I / O lines are write buffers 214A, an output terminal and the main amplifier 212A of B, is connected to an input terminal of the B. 上記メインアンプ212A,Bの出力信号は、ラッチ/レジスタ213の入力端子に伝えられ、このラッチ/レジスタ213の出力信号は、出力バッファ211を介して外部端子から出力される。 Said main amplifier 212A, the output signal of the B is transmitted to the input terminal of the latch / registers 213, the output signal of the latch / registers 213 are output from the external terminal via the output buffer 211. また、外部端子から入力された書き込み信号は、入力バッファ210を介して上記ライトバッファ214A,Bの入力端子に伝えられる。 The write signal input from the external terminal, said write buffer 214A via the input buffer 210 is transmitted to the input terminal of the B. 上記外部端子は、特に制限されないが、16ビットからなるデータD0−D15を出力するデータ入出力端子とされる。 The external terminal is not particularly limited, it is a data output terminal for outputting data D0-D15 of 16 bits.
【0048】 [0048]
アドレス入力端子から供給されるアドレス信号A0〜A9はカラムアドレスバッファ205とロウアドレスバッファ206にアドレスマルチプレクス形式で取り込まれる。 Address signal A0~A9 supplied from the address input terminal is taken into the column address buffer 205 and a row address buffer 206 at address multiplex format. 供給されたアドレス信号はそれぞれのバッファが保持する。 Supplied address signal, each of the buffer is maintained. ロウアドレスバッファ206はリフレッシュ動作モードにおいてはリフレッシュカウンタ208から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。 The row address buffer 206 in the refresh operation mode captures a refresh address signal output from the refresh counter 208 as a row address signal. カラムアドレスバッファ205の出力はカラムアドレスカウンタ207のプリセットデータとして供給され、列(カラム)アドレスカウンタ207は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ203A,203Bに向けて出力する。 The output of the column address buffer 205 is supplied as preset data of the column address counter 207, the column (column) address counter 207 in response to the operation mode specified by the like described later command, column address signals as the preset data, or sequentially incrementing the value of the column address signal, and outputs toward the column decoder 203A, the 203B.
【0049】 [0049]
同図において点線で示したコントローラ209は、特に制限されないが、クロック信号CLK、クロックイネーブル信号CKE、チップセレクト信号/CS、カラムアドレスストローブ信号/CAS(記号/はこれが付された信号がロウイネーブルの信号であることを意味する)、ロウアドレスストローブ信号/RAS、及びライトイネーブル信号/WEなどの外部制御信号と、アドレス入力端子A0〜A9からの制御データとが供給され、それらの信号のレベルの変化やタイミングなどに基づいてSDRAMの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、モードレジスタ10、コマンドデコーダ20、タイミング発生回路30、クロックバッファ40及び同期クロック発生回路50を備 Controller 209 indicated by a dotted line in the figure, is not particularly limited, the clock signal CLK, a clock enable signal CKE, a chip select signal / CS, a column address strobe signal / CAS (symbol / this is marked signal is low enable means that a signal), the row address strobe signal / RAS, and an external control signal such as a write enable signal / WE, a is the control data from the address input terminal A0~A9 supplied, the level of those signals based like change and timing as to form an internal timing signal for controlling the operation of the operation mode and the circuit block of the SDRAM, the mode register 10, a command decoder 20, a timing generation circuit 30, a clock buffer 40 and synchronous clock Bei generation circuit 50 る。 That.
【0050】 [0050]
クロック信号CLKは、前記のようにクロックバッファ40を介して同期クロック発生回路に入力され、ここで形成された内部クロックとの同期がとられる。 The clock signal CLK, the is input to synchronizing signal generating circuit via a clock buffer 40 as the synchronization of the The formed internal clock is taken. この内部クロックは、特に制限されないが、出力バッファ211を活性化させるタイミング信号int. The internal clock is not particularly limited, a timing signal int activating the output buffer 211. CLKとして用いられ、他の回路には上記クロックバッファを通した信号がそのまま伝えられる。 Is used as CLK, the signal through the clock buffer is transmitted as it is to other circuits. その他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。 Other external input signals are made significant in synchronism with the rising edge of the internal clock signal. チップセレクト信号/CSはそのロウレベルによってコマンド入力サイクルの開始を指示する。 The chip select signal / CS instructs the start command input cycle by the low level. チップセレクト信号/CSがハイレベルのとき(チップ非選択状態)やその他の入力は意味を持たない。 When the chip select signal / CS is at a high level (chip non-selected state) and other inputs have no meaning. 但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。 However, internal operation such as the selection state and a burst operation memory bank to be described later are not affected by a change to the chip non-selection state. /RAS,/CAS,/WEの各信号は通常のDRAMにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。 / RAS, / CAS, / each signal WE functions are different from the corresponding signal of the typical DRAM, so are significant signals when defining the command cycle to be described later.
【0051】 [0051]
クロックイネーブル信号CKEは次のクロック信号の有効性を指示する信号であり、当該信号CKEがハイレベルであれば次のクロック信号CLKの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。 Clock enable signal CKE is a signal indicating the validity of the next clock signal, the signal CKE is a valid rising edge of the next clock signal CLK if the high level, is invalidated when the low level. なお、図示しないがリードモードにおいて、出力バッファ211に対するアウトプットイネーブルの制御を行う外部制御信号/OEを設けた場合には、かかる信号/OEもコントローラ209に供給され、その信号が例えばハイレベルのときには出力バッファ211は高出力インピーダンス状態にされる。 Note that in the not shown read mode, the case of providing the external control signal / OE for controlling the output enable for the output buffer 211, such signal / OE is also supplied to the controller 209, the signal is high level, for example sometimes the output buffer 211 is in a high impedance state.
【0052】 [0052]
上記ロウアドレス信号は、クロック信号CLK(内部クロック信号)の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるA0〜A8のレベルによって定義される。 The row address signal is defined by a clock signal CLK (internal clock signal) A0 - A8 level of the row address strobe bank active command cycle to be described later is synchronized with the rising edge of the.
【0053】 [0053]
アドレス信号A9は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。 Address signal A9 is regarded as a bank selection signals in the row address strobe bank active command cycle. 即ち、A9の入力がロウレベルの時はメモリバンク0が選択され、ハイレベルの時はメモリバンク1が選択される。 That is, the input of the A9 when low level memory bank 0 is selected, when the high level memory bank 1 is selected. メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみの入力バッファ210及び出力バッファ211への接続などの処理によって行うことができる。 The selection control of the memory bank is not particularly limited, the activation of only the row decoder in the selected memory bank side, all unselected column switch circuit of the non-selected memory bank side, the input buffer 210 and output buffer of the selected memory bank side only it can be carried out by treatment such as connecting to 211.
【0054】 [0054]
後述のプリチャージコマンドサイクルにおけるアドレス信号A8は、相補データ線などに対するプリチャージ動作の態様を指示し、そのハイレベルはプリチャージの対象が双方のメモリバンクであることを指示し、そのロウレベルは、アドレス信号A9で指示されている一方のメモリバンクがプリチャージの対象であることを指示する。 Address signal A8 at below the precharge command cycle, instructs the aspects of the precharge operation for such complementary data lines, the high level indicates that the subject of the precharge is both memory banks, the low level, one memory bank is designated by the address signal A9 to indicate that a precharge target.
【0055】 [0055]
上記カラムアドレス信号は、クロック信号CLK(内部クロック)の立ち上がりエッジに同期するリード又はライトコマンド(後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド)サイクルにおけるA0〜A7のレベルによって定義される。 The column address signal is defined by a clock signal CLK (internal clock) of the read or write command (described later column address read command or column address write command) in synchronization with the rising edge level of A0~A7 in cycle. そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。 Then, column address, which is defined in this way is a start address of the burst access.
【0056】 [0056]
次に、コマンドによって指示されるSDRAMの主な動作モードを説明する。 Next, the main operation mode of the SDRAM is instructed by the command.
(1)モードレジスタセットコマンド(Mo) (1) the mode register set command (Mo)
上記モードレジスタ30をセットするためのコマンドであり、/CS,/RAS,/CAS,/WE=ロウレベルによって当該コマンド指定され、セットすべきデータ(レジスタセットデータ)はA0〜A9を介して与えられる。 Is a command for setting the mode register 30, / CS, / RAS, / CAS, / WE = specified the command by the low level, the data to be set (register set data) is given via the A0~A9 . レジスタセットデータは、特に制限されないが、バーストレングス、CASレイテンシイ、ライトモードなどとされる。 Register set data is not particularly limited, burst length, CAS latency, are such write mode. 特に制限されないが、設定可能なバーストレングスは、1,2,4,8,フルページとされ、設定可能なCASレイテンシイは1,2,3とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。 Is not particularly limited, can be set burst length, 1, 2, 4, 8, is a full-page, can be set CAS latency is 1, 2, 3, which can be set light mode, and the burst write It is a single write.
【0057】 [0057]
上記CASレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において/CASの立ち下がりから出力バッファ211の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。 The CAS latency is to tell spend many cycles of the internal clock signal until the output operation of the output buffer 211 from the fall of the / CAS in the read operation indicated by the column address read command later . 読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。 Until the read data is determined will be required internal operation time for data reading, it is used to set it in accordance with the frequency use of the internal clock signal. 換言すれば、周波数の高い内部クロック信号を用いる場合にはCASレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはCASレイテンシイを相対的に小さな値に設定する。 In other words, set to a relatively large value CAS latency in the case of using the high internal clock signal frequency, the CAS latency is set to a relatively small value in the case of using a low internal clock signal frequency to.
【0058】 [0058]
(2)ロウアドレスストローブ・バンクアクティブコマンド(Ac) (2) the row address strobe bank active command (Ac)
これは、ロウアドレスストローブの指示とA9によるメモリバンクの選択を有効にするコマンドであり、/CS,/RAS=ロウレベル、/CAS,/WE=ハイレベルによって指示され、このときA0〜A8に供給されるアドレスがロウアドレス信号として、A9に供給される信号がメモリバンクの選択信号として取り込まれる。 This is a command to enable the selection of the memory bank by instructions and A9 of the row address strobe, / CS, / RAS = low, / CAS, indicated by / WE = high level, supplied to the time A0~A8 addresses as the row address signal and the signal supplied to A9 is taken as a selection signal of the memory banks. 取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。 Fetching operation is performed in synchronism with the rising edge of the internal clock signal as described above. 例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。 For example, when the command is given, it word line is selected in the memory bank designated by the memory cells connected to the word line is electrically connected to the corresponding complementary data lines.
【0059】 [0059]
(3)カラムアドレス・リードコマンド(Re) (3) column address read command (Re)
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、/CS,/CAS=ロウレベル、/RAS,/WE=ハイレベルによって指示され、このときA0〜A7に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。 This command, along with a command required to initiate a burst read operation, a command giving an instruction of column address strobe, / CS, / CAS = low level, / RAS, indicated by / WE = high level, At this time the column address supplied to A0~A7 is fetched as a column address signal. これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ207に供給される。 The column address signal thus captured is supplied to the column address counter 207 as a burst start address. これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ207から出力されるアドレス信号に従って順次選択されて連続的に読出される。 In the burst read operation specified thereby, before it has been made the selection of memory bank and a word line by the row address strobe bank active command cycle, the memory cells connected to the selected word line, the internal clock signal sequentially continuously read are selected according to the address signal outputted from the column address counter 207 in synchronism with the. 連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。 The number of data which is continuously read is the number specified by the burst length. また、出力バッファ211からのデータ読出し開始は上記CASレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。 The data read from the output buffer 211 is started while waiting for the number of cycles the internal clock signal defined by the CAS latency.
【0060】 [0060]
(4)カラムアドレス・ライトコマンド(Wr) (4) column address write command (Wr)
ライト動作の態様としてモードレジスタ10にバーストライトが設定されているときは当該バーストライト動作を開始するために必要なコマンドとされ、ライト動作の態様としてモードレジスタ10にシングルライトが設定されているときは当該シングルライト動作を開始するために必要なコマンドとされる。 When the burst write mode register 10 as an embodiment of the write operation has been set is the command required to start the burst write operation, when the single write is set in the mode register 10 as an embodiment of the write operation is the command required to initiate the single write operation. 更に当該コマンドは、シングルライト及びバーストライトにおけるカラムアドレスストローブの指示を与える。 Further the command provides an indication of the column address strobe in the single write and burst write. 当該コマンドは、/CS,/CAS,/WE=ロウレベル、/RAS=ハイレベルによって指示され、このときA0〜A7に供給されるアドレスがカラムアドレス信号として取り込まれる。 The command, / CS, / CAS, / it = low level, indicated by the / RAS = high level, the address supplied at this time A0~A7 is taken as a column address signal. これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ207に供給される。 The column address signal thus captured is supplied to the column address counter 207 as a burst start address in the burst write. これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。 The procedure of the burst write operation has been instructed by also performed similarly to the burst read operation. 但し、ライト動作にはCASレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルから開始される。 However, the write operation no CAS latency, the write data capture is started from the column address write command cycle.
【0061】 [0061]
(5)プリチャージコマンド(Pr) (5) pre-charge command (Pr)
これは、A8,A9によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、/CS,/RAS,/WE=ロウレベル、/CAS=ハイレベルによって指示される。 This is the start command of the precharge operation for the memory bank selected by the A8, A9, / CS, / RAS, / WE = low, / CAS = high level.
【0062】 [0062]
(6)オートリフレッシュコマンドこのコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、/CS,/RAS,/CAS=ロウレベル、/WE,CKE=ハイレベルによって指示される。 (6) auto-refresh command This command is a command that is required to initiate the auto-refresh, / CS, / RAS, / CAS = low level, / WE, CKE = high level.
【0063】 [0063]
(7)バーストストップ・イン・フルページコマンドフルページに対するバースト動作を全てのメモリバンクに対して停止させるために必要なコマンドであり、フルページ以外のバースト動作では無視される。 (7) This is a command required to stop for all of the memory bank a burst operation for a burst stop-in-full-page command full page, is ignored in burst operations other than a full page. このコマンドは、/CS,/WE=ロウレベル、/RAS,/CAS=ハイレベルによって指示される。 This command, / CS, / WE = low, / RAS, / CAS = high level.
【0064】 [0064]
(8)ノーオペレーションコマンド(Nop) (8) No Operation Command (Nop)
これは実質的な動作を行わないこと指示するコマンドであり、/CS=ロウレベル、/RAS,/CAS,/WEのハイレベルによって指示される。 This is a command for instructing that the non-execution of a substantial operation, / CS = low level, / RAS, / CAS, is indicated by / WE of high level.
【0065】 [0065]
SDRAMにおいては、一方のメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。 In SDRAM, when the burst operation in one memory bank is being performed, specify a different memory bank in the middle, when the row address strobe bank active command is supplied, one of the memory during the execution without influencing the operation of the bank, operation of the row address system in another memory bank is enabled. 例えば、SDRAMは外部から供給されるデータ、アドレス、及び制御信号を内部に保持する手段を有し、その保持内容、特にアドレス及び制御信号は、特に制限されないが、メモリバンク毎に保持されるようになっている。 For example, SDRAM has means for holding data supplied from the outside, address, and control signals therein, the contents held, in particular address and control signals are not particularly limited, to be held for each memory bank It has become. 或は、ロウアドレスストローブ・バンクアクティブコマンドサイクルによって選択されたメモリブロックにおけるワード線1本分のデータがカラム系動作の前に予め読み出し動作のためにラッチ/レジスタ213に保持されるようになっている。 Alternatively, so data one word line in the memory block selected by the row address strobe bank active command cycle is held in the latch / registers 213 for pre-reading operation in front of the column-system operation there.
【0066】 [0066]
したがって、例えば16ビットからなるデータ入出力端子においてデータD0−D15が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。 Therefore, as long as the data D0-D15 do not collide in the example data input-output terminal of 16 bits, while the command execution process has not been completed, the memory banks different from the memory bank commands in the execution is processed precharge command issuing the row address strobe bank active command, it is possible to start the internal operation in advance.
【0067】 [0067]
SDRAMは、クロック信号CLK(内部クロック信号)に同期してデータ、アドレス、制御信号を入出力できるため、DRAMと同様の大容量メモリをSRAMに匹敵する高速動作させることが可能であり、また、選択された1本のワード線に対して幾つのデータをアクセスするかをバーストレングスによって指定することによって、内蔵カラムアドレスカウンタ207で順次カラム系の選択状態を切り換えていって複数個のデータを連続的にリード又はライトできることが理解されよう。 SDRAM, since it input and output data, address and control signals in synchronism with the clock signal CLK (internal clock signal), it is possible to operate at high speed comparable large memory similar to the DRAM to SRAM, also, continuous by specifying the burst length or to access a number of data, the internal column went switching the selection state of the sequential column-system address counter 207 a plurality of data to the selected one word line it will be appreciated that it to read or write.
【0068】 [0068]
この実施例では、上記のように同期クロック発生回路で形成された内部クロック信号int. In this embodiment, the internal clock signal int formed by synchronizing signal generating circuit as described above. CLKにより出力バッファを制御している。 And it controls the output buffer by CLK. これにより、図14の動作波形図(b)のように、外部クロック信号ext. Thus, as the operation waveform diagram in FIG. 14 (b), the external clock signal ext. CLKに位相同期した内部クロック信号int. Internal clock signal int synchronized in phase with CLK. CLKの立ち上がりから出力バッファでの動作遅延時間tDOだけ遅れて出力信号DOを出力させることができる。 Delay from the rising of CLK only operation delay time tDO in the output buffer can output an output signal DO. このように、上記動作遅延時間tDOが、クロック信号からデータ出力までの時間tACに等しく高速になる。 Thus, the operation delay time tDO becomes equally fast time tAC from the clock signal to the data output.
【0069】 [0069]
つまり、上記のような同期クロック発生回路を設けない従来の回路では、図14(a)に示すように、外部クロック信号ext. That is, in the conventional circuit without the synchronizing signal generating circuit as described above, as shown in FIG. 14 (a), the external clock signal ext. CLKから上記クロックバッファ及びクロックドライバにて費やされる遅延時間tdに、出力バッファの動作遅延時間tDOが加わって上記時間tACが長くされる。 From CLK delay time td spent by the clock buffers and clock drivers, the operation delay time tDO the output buffer is the time tAC is longer applied. そのため、クロック信号CLKの1周期tCKが短くなる高周波では上記遅延時間tdが無視できなくなり、高速化を妨げるものとなる。 Therefore, the delay time td can not be neglected at high frequencies of 1 cycle tCK of the clock signal CLK is shortened, and preclude the speed. ちなみに、クロック信号CLKの周波数を250MHzにすると、その1周期は4nsecとなるので、上記のような同期クロック発生回路を用いないと、かかるクロック信号での読み出し動作が不能になるものである。 Incidentally, when the frequency of the clock signal CLK to 250 MHz, since one cycle thereof becomes 4 nsec, unless using the synchronization clock generating circuit as described above, in which the read operation in such a clock signal becomes impossible.
【0070】 [0070]
図11には、図13のクロックバッファ40の一実施例の回路図が示されている。 Figure 11 is a circuit diagram showing one embodiment of the clock buffer 40 of FIG. 13 is shown. この実施例のクロックバッファは、上記のような同期クロック発生回路に伝えるクロック信号を取り込むものと、他のタイミング発生回路等に供給されるクロック信号を取り込むものとから構成される。 Clock buffer of this embodiment is composed of which is incorporated as capturing clock signal for transmitting the synchronous clock generating circuit as described above, the clock signal supplied to the other of the timing generating circuit. 外部クロック信号ext. External clock signal ext. CLKの取り込みは、クロックイネーブル信号CKEがハイレベルのときに有効とされる。 CLK uptake, the clock enable signal CKE is enabled when the high level. それ故、抵抗素子とダイオード形態のMOSFETからなる公知の静電破壊保護回路を通して入力されたクロック信号は、ナンドゲート回路G10とG11の一方の入力に供給される。 Therefore, the clock signal inputted through the known static protection circuit comprising a MOSFET resistor element and a diode form is supplied to one input of the NAND gate circuit G10 and G11. このナンドゲート回路G10の他方の入力には、上記同様な静電破壊防止回路を介して入力されたクロックイネーブル信号CKEが入力バッファを構成するインバータ回路N10とN12を通して伝えられる。 This to the other input of the NAND gate circuit G10, transmitted through an inverter circuit N10 and N12 to the clock enable signal CKE input via the same electrostatic breakdown protection circuit constituting the input buffer. 上記クロックイネーブル信号CKEがハイレベルにされると、ナンドゲート回路G10がゲートを開いて外部クロック信号ext. When the clock enable signal CKE is at a high level, the external clock signal ext NAND gate circuit G10 opens the gate. CLKを取り込み、ワンショットパルス発生回路に伝える。 Takes in the CLK, convey to the one-shot pulse generating circuit.
【0071】 [0071]
SDRAMにおいては、クロックパルスの立ち上がりエッジにおいて全ての信号処理が行われる。 In SDRAM, all signal processing at the rising edge of the clock pulse is carried out. そこで、この実施例では上記1ショットパルス発生回路により、上記クロックパルスの立ち上がりエッジに同期して遅延回路delayAの遅延時間で決定されるパルス幅のパルスを発生させ、クロックドライバを構成するCMOSインバータ回路列により内部クロック信号int. Therefore, by the one-shot pulse generating circuit in this embodiment, CMOS inverter circuit in synchronization with the rising edge of the clock pulses by generating a pulse having a pulse width determined by the delay time of the delay circuit DelayA, constitute a clock driver internal clock signal int by the column. CLK2を出力させて上記出力バッファ以外の内部回路に伝えられる。 To output CLK2 is transmitted to the internal circuit other than the output buffer.
【0072】 [0072]
SDRAMでは、モードレジスタ等によりパワーダウンモードが指定されたなら、出力バッファを非動作状態にするというパワーダウンモードを持つものである。 In SDRAM, if the power-down mode is designated by the mode register or the like, and has a power-down mode that the output buffer to the non-operating state. そのため、かかるパワーダウン信号PDMにより上記同期クロック発生回路へのクロック供給を停止させるよう、上記クロックイネーブル信号は上記パワーダウン信号PDMにより制御されるノアゲート回路G12を介して上記外部クロック信号ext. Therefore, according the power-down signal PDM by so as to stop the clock supply to the synchronizing signal generating circuit, the clock enable signal is the power-down signal PDM said external clock signal through the NOR gate G12 which is controlled by the ext. CLKを取り込むナンドゲート回路G11の制御を行うようにするものである。 Capturing CLK is intended to perform control of the NAND gate circuit G11. つまり、クロックイネーブル信号CKEがハイレベルであっても、パワーダウン信号PDMがハイレベルならノアゲート回路G12の出力信号をロウレベルにして、上記ナンドゲート回路G11のゲートを閉じて外部クロック信号ext. That is, the clock enable signal CKE is at the high level, the power-down signal PDM is a high-level output signal if the NOR gate G12 to the low level, the external clock signal ext close the gates of the NAND gate circuit G11. CLKの取り込みを停止させるものである。 The CLK uptake is intended to stop. これにより、同期クロック発生回路では、内部クロック信号int. Thus, the synchronizing signal generating circuit, the internal clock signal int. CLK1をロウレベルのままにして出力バッファを非動作状態にするものである。 And the CLK1 remains at a low level in which the output buffer to the non-operating state.
【0073】 [0073]
上記出力バッファの動作制御を行う内部クロック信号int. Internal clock signal int for controlling the operation of the output buffer. CLKは、上記のような同期クロック発生回路により形成されるが、その入力部には上記のようなワンショットパルス発生回路が設けられる。 CLK is formed by the synchronous clock generating circuit as described above, the one-shot pulse generating circuit as described above is provided at its input. つまり、前記実施例のクロックバッファCKBは、上記静電破壊保護回路、ゲート回路及びワンショットパルス発生回路の3段の回路から構成される。 That is, the clock buffer CKB of the embodiment is composed of the circuit of three stages of the electrostatic breakdown protection circuit, the gate circuit and the one-shot pulse generating circuit. また、クロックドライバCKDは、特に制限されないが、3段のCMOSインバータ回路から構成される。 The clock driver CKD is not particularly limited, and a CMOS inverter circuit of the three stages. つまり、その駆動能力を順次に大きくして大きな容量性負荷を駆動するために大きな出力MOSFETからなる出力段CMOSインバータ回路を高速に駆動するようにするものである。 That is for to drive the output stage CMOS inverter circuit comprising a large output MOSFET to drive large capacitive loads to sequentially increase the driving ability at a high speed.
【0074】 [0074]
図12には、出力バッファの一実施例の回路図が示されている。 Figure 12 is a circuit diagram showing one embodiment of the output buffer. 同図には、1ビットに対応した1個の出力回路が代表として例示的に示されている。 In the figure, one output circuit corresponding to the 1 bit is typically illustrated. つまり、上記のように16ビットの単位でのデータ出力を行うものでは、同図の回路が16個から構成される。 That is, it performs the data output in units of 16 bits as described above, and the circuit of the figure of 16. そして、その動作制御を行うクロック信号DOCLK(int.CLK)は、16個の出力バッファに対して共通に供給されるものである。 The clock signal DOCLK performing the operation control (int.CLK) are those supplied in common to 16 output buffers.
【0075】 [0075]
出力バッファは、Nチャンネル型の出力MOSFETQ4とQ5と、かかる出力MOSFETQ4とQ5を動作時にはデータDATAに対応して相補的にオン状態/オフ状態にし、非動作状態のときには出力MOSFETQ4とQ5を共にオフ状態にして出力ハイインピーダンス状態にさせるため、ナンドゲート回路G20とG21及びインバータ回路N20からなる駆動回路が設けられる。 The output buffer outputs MOSFETQ4 of N-channel type and Q5, is such output MOSFETQ4 and Q5 during operation to complementarily turned on / off state in response to the data DATA, both off the output MOSFETQ4 and Q5 when the non-operating state since in the state is in the output high impedance state, the drive circuit is provided consisting of the NAND gate circuit G20 and G21 and an inverter circuit N20. また、上記電源電圧VDD側の出力MOSFETQ4のゲート電圧を、電源電圧VDD以上に昇圧して、ハイレベルの出力信号を上記電源電圧VDDまで得るようにするために、MOSFETQ1〜Q3、インバータ回路N21及びキャパシタCからなる昇圧回路が設けられる。 Further, the gate voltage of the power supply voltage VDD output side MOSFET Q4, and boosted above the power supply voltage VDD, the output signal of the high level in order to obtain up to the power supply voltage VDD, MOSFETQ1~Q3, inverter circuits N21 and boosting circuit is provided consisting of a capacitor C.
【0076】 [0076]
クロック信号DOCLKがロウレベルの非動作状態において、データDATAに無関係にナンドゲート回路G20の出力がハイレベルとなり、Nチャンネル型MOSFETQ3をオン状態にして上記出力MOSFETQ4のゲート電圧を接地電位にしてかかる出力MOSFETQ4をオフ状態にしている。 Clock signal DOCLK is in the non-operating state of the low level, regardless of the output of the NAND gate circuit G20 to the data DATA is at a high level, the output MOSFETQ4 according to by the N-channel type MOSFETQ3 ON state to the ground potential of the gate voltage of the output MOSFETQ4 It is in the oFF state. このとき、インバータ回路N21の出力はロウレベルとなり、キャパシタCにはダイオード形態のMOSFETQ1を介してプリチャージがなされている。 At this time, the output of the inverter circuit N21 becomes low level, the precharge is performed through the MOSFETQ1 diodes form the capacitor C. クロック信号DOCLKがハイレベルの動作状態に変化し、データDATAがハイレベルならナンドゲート回路G20の出力がロウレベルとなり、インバータ回路N21の出力信号がロウレベルからハイレベルに変化する。 Clock signal DOCLK changes the operating state of the high level, the output of if the data DATA is at a high level NAND gate G20 becomes low level, the output signal of the inverter circuit N21 is changed from low level to high level.
【0077】 [0077]
上記キャパシタCにおいては、上記プリチャージ電圧に上記インバータ回路N21の出力ハイレベルが加算された昇圧電圧を発生する。 In the above-mentioned capacitor C, and generates a boosted voltage output high level of the inverter circuit N21 to the precharge voltage is added. そして、上記ナンドゲート回路G20の出力信号のロウレベルにより、Nチャンネル型MOSFETQ3がオフ状態に、Pチャンネル型MOSFETQ2がオン状態になるので、上記キャパシタCの昇圧電圧は、上記オン状態にされたMOSFETQ2を通して出力MOSFETQ4のゲートに伝えられて、その電圧を電源電圧VDD以上に昇圧する。 Then, the low level of the output signal of the NAND gate circuit G20, the N channel type MOSFETQ3 is turned off, the P-channel type MOSFETQ2 is turned on, the boosted voltage of the capacitor C is output via MOSFETQ2 which is in the on state MOSFETQ4 is transmitted to the gate of the boosts the voltage above the power supply voltage VDD. この結果、出力端子から出力されるデータDOのハイレベル電源電圧VDDのようなハイレベルにされる。 As a result, the high level such as the high-level power supply voltage VDD of the data DO outputted from the output terminal. なお、上記出力すべきデータDATAがロウレベルなら、ナンドゲート回路G21の出力信号がハイレベルとなり、出力MOSFETQ5をオン状態にして回路の接地電位のようなロウレベルを出力させるものである。 Incidentally, if the data DATA is at the low level it should be the output, in which the output signal of the NAND gate circuit G21 becomes high level, and the output MOSFETQ5 the on state to output a low level like the circuit ground potential.
【0078】 [0078]
このような出力バッファにおいて、出力すべきデータDATAは、上記ラッチ/レジスタに保持されているので、上記同期クロック発生回路により形成されるクロック信号DOCLKの立ち上がりに同期して動作を開始し、かかるDOCLKを上記外部クロック信号ext. In such an output buffer, the data DATA to be output, because it is held in the latch / registers, starts its operation in synchronization with the rising edge of the clock signal DOCLK formed by the synchronizing signal generating circuit, according DOCLK the external clock signal ext. CLKと同期させることにより、上記アクセスタイムtACをかかる出力バッファの動作遅延時間に等しく短くできる。 By synchronizing with the CLK, equally short operation delay time of an output buffer according to the access time tAC.
【0079】 [0079]
図15には、この発明に係る同期クロック発生回路の更に他の一実施例のブロック図が示されている。 Figure 15 is a block diagram of another embodiment of a synchronizing signal generating circuit according to the present invention. この実施例では、外部クロック信号と内部クロック信号とを同期化させることの他に周波数逓倍機能を付加するようにするものである。 In this embodiment, and it is to add a frequency multiplication function to another possible to synchronize the external clock signal and internal clock signal. 特に制限されないが、この実施例では、外部クロック信号ext. It not particularly limited, in this embodiment, the external clock signal ext. CLKと同期し、かつ周波数が2倍にされた内部クロック信号int. Synchronized with CLK, and an internal clock signal int whose frequency is doubled. CLKが形成される。 CLK is formed.
【0080】 [0080]
基本的な回路は、前記の同期クロック発生回路と同様であるが、2倍の周波数の内部クロック信号int. The basic circuit is similar to the synchronization clock generating circuit, twice the internal clock signal int frequency. CLKを形成するために、遅延回路DL1とDL2は、それぞれ2倍の遅延時間2td1と2td2に設定される。 To form the CLK, delay circuits DL1 and DL2 are respectively set to 2 times the delay time 2td1 and 2Td2. また、アップカウントとダウンカウンタとは、同じ計数クロックではなく、ダウンカウンタの計数クロックfCに対して、アップカウンタの計数クロックをfC/2のように半分の周波数にする。 Further, the up-count and down-counter, rather than the same count clock for counting clock fC of the down counter, the count clock for the up-counter to half of the frequency as fC / 2. つまり、ダウンカウンタの計数クロックfCを1/2分周して、上記アップカウンタの計数クロックfC/2を形成する。 That is, the count clock fC of the down counter by 1/2 frequency division, to form a count clock fC / 2 of the up counter.
【0081】 [0081]
上記アップカウンタの計数出力は、レジスタに保持させてかかるレジスタを介してダウンカウンタに伝えられる。 Count output of the up counter is transmitted to the down counter via the register Kakaru so held in the register. ダウンカウンタの出力を受けるオール0検出回路の出力信号は、前記のようなフリップフロップ回路FF3のセット信号として用いられることの他、遅延回路DL1'とDL2'を介してダウンカウンタコントローラに伝えられる。 The output signal of the all-zero detection circuit which receives the output of the down counter, other to be used as the set signal of the flip-flop circuit FF3 like, is transmitted to the down counter controller through a delay circuit DL1 'and DL2'. ダウンカウンタコントローラは、上記クロックバッファ回路CKBの出力ノードn1の信号と、上記遅延回路DL1'とDL2'を通したオール0検出信号とにより、スタート入力信号を発生させる。 Down counter controller includes a signal at the output node n1 of the clock buffer circuit CKB, by the all-zero detection signal through a 'and DL2' the delay circuit DL1, to generate a start input signal. なお、同図では省略されているが、上記フリップフロップ回路FF3のリセット端子には、オール0の検出信号を遅延させた信号が供給されること等によりリセットして、それに対応してクロックドライバ回路CKDから出力される内部クロック信号int. Although not shown in the figure, the flip to the reset terminal of the flop circuit FF3, and reset by such a signal obtained by delaying the detection signal of the all-0 is supplied, the clock driver circuit and correspondingly internal clock signal int output from CKD. CLKのパルス幅が設定される。 The pulse width of the CLK is set. それ故、フリップフロップ回路FF3に代えて、ワンショットパルス発生回路を用いるものであってもよい。 Therefore, instead of the flip-flop circuit FF3, it may be with a one-shot pulse generating circuit. 上記DL1'とDL2'の遅延時間は、td1とtd2のように設定されている。 Delay time of the DL1 'and DL2' is set as td1 and td2.
【0082】 [0082]
図16には、上記図15の同期クロック発生回路の動作を説明するためのタイミング図が示されている。 Figure 16 is a timing chart for explaining the operation of the synchronizing signal generating circuit of FIG. 15 is shown. 外部クロック信号ext. External clock signal ext. CLKがハイレベルに立ち上がり、それよりクロックバッファ回路CKBの遅延時間td1だけ遅れてノードn1の信号がハイレベルに変化し、それより更に2(td1+td2)遅れてノードn2の信号がハイレベルに変化する。 CLK rises to the high level, than the delay time td1 of the clock buffer circuit CKB delayed signal at the node n1 is it changes to the high level, further 2 (td1 + td2) delayed signals of the node n2 is changed to the high level than . これにより、アップカウンタにスタート信号が供給されて、上記計数クロックfC/2の計数動作を開始する。 Thereby, the start signal is supplied to the up-counter, it starts counting operation of the count clock fC / 2.
【0083】 [0083]
次に到来する外部クロック信号ext. Then the incoming external clock signal ext. CLKがハイレベルに立ち上がり、上記クロックバッファ回路CKBの出力ノードn1が遅延時間td1の後にハイレベルに立ち上がり、ダウンカウンタコントローラはダウンカウンタのスタート信号が供給されて、上記レジスタを介して上記アップカウンタの計数値を初期値として取り込み、上記計数クロックfCの計数動作を開始する。 CLK rises to the high level, rises to a high level after the clock buffer circuit CKB output node n1 delay time td1, the down counter controller is supplied with the start signal of the down counter, the up-counter through the register It captures count value as an initial value, starts the counting operation of the counting clock fC. この計数動作は、上記のように計数クロックfCがアップカウンタの計数クロックfC/2の2倍にされているから、カウント0に至る時間がtDA/2の半分にされる。 The counting operation, since the count clock fC as described above is twice the count clock fC / 2 up-counter, the time to reach the count 0 is half of tDA / 2. この結果、tDA/2によりオール0の検出信号が形成され、それから上記遅延回路DL1'とDL2'による遅延時間td1+td2の後に再びダウンカウンタコントローラを介してスタート信号が入力されるので、上記レジスタに保持されているアップ計数値を初期値として取り込み、再び上記計数クロックfCの計数動作を開始する。 As a result, formed is a detection signal of all zeroes by tDA / 2, then since the start signal is inputted again via the down counter controller after a delay time td1 + td2 by 'and DL2' the delay circuit DL1, held in the register It captures up count that is as the initial value again starts counting operation of the counting clock fC.
【0084】 [0084]
この計数動作は、上記のように計数クロックfCがアップカウンタの計数クロックfC/2の2倍にされているから、上記同様にカウント0に至る時間がtDA/2の半分にされる。 The counting operation, since the count clock fC as described above is twice the count clock fC / 2 up-counter, the time to reach the above likewise count 0 is half of tDA / 2. この結果、ダウンカウンタでは2回に分けた計数動作により、tDA/2+tDA/2=tDAの計数動作を行う。 As a result, the counting operation in two times in the down-counter performs counting operation of tDA / 2 + tDA / 2 = tDA. このようにして形成された内部クロック信号int. Internal clock signal int formed in this way. CLKは、上記外部クロック信号ext. CLK is the external clock signal ext. CLKに対して2倍の周波数で、かつ同期した信号とされる。 At twice the frequency for CLK, and is synchronized with the signal. この構成では、同図のように外部クロック信号ext. In this configuration, the external clock signal ext as in FIG. CLKが2クロック入力された後に、それと同期しかつ上記のように2倍の周波数にされた内部クロック信号int. After CLK is 2 clock input, the internal clock signal int which therewith is the frequency twice as synchronization vital above. CLKを形成することができる。 It can be formed CLK. この構成は、従来のようなPLL回路を用いた場合にくらべて、その応答性が早く、かつ帰還ループが存在しないのでディジタル回路を混在させても安定的に動作するという特徴を持つものとなる。 This configuration, compared to the case of using the PLL circuit as in the prior art, and which has a feature that its responsiveness is faster, and since the feedback loop is not present in a mixed digital circuitry operates stably .
【0085】 [0085]
図17には、この発明が適用されるシングルチップマイクロコンピュータの一実施例のブロック図が示されている。 Figure 17 is a block diagram showing one embodiment of a single-chip microcomputer to which the present invention is applied is shown. 同図の各回路ブロックは、公知のCMOS(相補型MOS)半導体集積回路の製造技術によって、単結晶シリコンのような1個の基板上において形成される。 Each circuit blocks of FIG. By known manufacturing technology of CMOS (complementary MOS) semiconductor integrated circuit is formed on one substrate of single crystal silicon.
【0086】 [0086]
この実施例におけるシングルチップマイクロコンピュータは、特に制限されないが、RISC(Reduced instruction set computer)タイプの中央処理装置CPUにより、高性能な演算処理を実現し、システム構成に必要な周辺機器を集積すると同時に、携帯機器応用に不可欠な低消費電力化を実現した、いわば新世代に向けられたシングルチップマイクロコンピュータである。 The single-chip microcomputer according to this embodiment is not particularly limited, the RISC (Reduced instruction set computer) type of the central processing unit CPU, high performance arithmetic processing, when the integrated peripherals required to configure a system at the same time , it was realized the essential low-power consumption in portable equipment applications, so to speak, a single-chip microcomputer that is directed to a new generation.
【0087】 [0087]
中央処理装置CPUは、RISCタイプの命令セットを持っており、基本命令はパイプライン処理を行って1命令1ステート(1システムクロックサイクル)で動作するので、命令実行速度が飛躍的に向上させることができる。 The central processing unit CPU has a RISC type instruction set, since the basic instructions can be executed in one state by performing pipeline processing (one system clock cycle), the instruction execution speed is greatly improved can. そして、乗算器MULTを内蔵しており、積和演算処理をも高速に行うようにしている。 Then, it incorporates a multiplier MULT, and to perform the faster the product-sum operation processing.
【0088】 [0088]
最少部品点数によりユーザーシステムを構成できるように内蔵周辺モジュールとして、割り込みコントローラINTC、直接メモリアクセス制御装置DMAC、除算器DIVU、タイマFRT,WDT、シリアルコミュニケーションインターフェイスSCIを内蔵している。 As chip peripheral module can configure the user system by minimizing the number of parts, the interrupt controller INTC, direct memory access controller DMAC, divider DIVU, timer FRT, WDT, a built-in serial communication interface SCI. さらに、キャッシュメモリ内蔵の外部メモリアクセスサポート機能により、グルーロジックなしにダイナミック型RAM(ラチンダム・アクセス・メモリ)、シンクロナスダイナミック型RAM、擬似スタティック型RAMと直接接続できるようにしている。 Further, an external memory access support function of the cache memory built, dynamic RAM without glue logic (Rachindamu Access Memory), a synchronous dynamic RAM, is able to connect directly to the pseudo-static RAM.
【0089】 [0089]
上記のような高速な中央処理装置CPUを中心にし、その性能を十分に発揮し、しかも低消費電力化を図りつつ、高性能、高機能又は多機能のために設けられた周辺モジュールを効率よく動作させるようにするため、内部バスは3つに分けられている。 Around a high-speed central processing unit CPU as described above, its performance is sufficiently exhibited, yet while achieving low power consumption, high performance, efficient peripheral module provided for advanced or multifunction order to operate, the internal bus is divided into three.
【0090】 [0090]
第1のバスは、アドレスバスAB1とデータバスDB1から構成され、中央処理装置CPU、乗算器(積和演算器)MULT及びキャッシュメモリが接続される。 The first bus is composed of an address bus AB1 and a data bus DB1, the central processing unit CPU, a multiplier (MAC unit) MULT and the cache memory are connected. 上記乗算器MULTは、上記第1のバスのうちデータバスDB1にのみ接続され、中央処理装置CPUと一体的に動作して乗算と加算を行うようにされる。 The multiplier MULT is connected only to the data bus DB1 of the first bus, it is to perform addition and multiplication operates integrally with the central processing unit CPU. それ故、第1バス(AB1,DB1)は、主に中央処理装置CPUとキャッシュメモリとの間でのデータ転送に利用されるからキャッシュアドレスバスとキャッシュデータバスと呼ぶことができる。 Therefore, the first bus (AB1, DB1) can be from being utilized primarily for data transfer between the central processing unit CPU and the cache memory is called a cache address bus and a cache data bus. キャッシュメモリは、タグメモリTAGとデータメモリCDM及びキャッシュコントローラから構成される。 Cache memory is composed of the tag memory TAG and data memory CDM and the cache controller.
【0091】 [0091]
中央処理装置CPUの概略構成は次の通りである。 A schematic configuration of a central processing unit CPU is as follows. 内部は32ビット構成とされる。 Internal is a 32-bit configuration. 汎用レジスタマシンは、16本からなる32ビットの汎用レジスタと、3本からなる32ビットのコントロールレジスタと、4本からなる32ビットのシステムレジスタから構成される。 General-purpose register machine includes a 32-bit general-purpose registers consisting of 16, and 32-bit control register consisting of three, and a 32-bit system registers consisting of four. RISCタイプの命令セットは、16ビット固定長命令によりコード効率化を図っている。 RISC type instruction set is aimed code efficiency by 16-bit fixed-length instructions. 無条件/条件分岐命令を遅延分岐方式とすることにより、分岐時のパイプラインの乱れを軽減している。 With delayed branch method unconditional / conditional branch instruction, and reduce pipeline disruption during branch. 命令実行は、1命令/1ステートとされ、28.7MHz動作時においては、35ns/命令のように高速とされる。 Instruction execution is the one instruction / one state, at the time of 28.7MHz operation is fast as 35 ns / instruction. 中央処理装置CPUの性能は動作周波数と、1命令実行あたりのクロック数(CPI:Cycles Per Instru ction )で決まる。 Performance of the central processing unit CPU and operating frequency, the number of clocks per instruction execution: determined by (CPI Cycles Per Instru ction). このうち動作周波数は、テレビ用のビデオ信号処理系とクロックを共用するようにするなら、上記28.7MHzに設定にすることが便利である。 Among the operating frequency, if so as to share a video signal processing system and a clock for television, it is convenient to set the 28.7MHz. ちなみに、NTSC方式のカラー・テレビで画像データをノンインタレース表示する場合には通常、ビデオ信号回路に色副搬送波(カラー・サブキャリヤ)周波数(約3.58Mzの8倍のクロック(28.6MHz)を使っている。 Incidentally, usually in the case of non-interlaced display image data in a color television of the NTSC system, the color subcarrier (color subcarrier) to the video signal circuit frequency (about 3.58Mz 8 times clock (28.6 MHz ) you are using.
【0092】 [0092]
この実施例では、キャッシュメモリ(TAG,CAC,CDM)及び乗算器MULTしか接続されない第1バス(AB1とDB1)に中央処理装置CPUを接続するものであるので、バスの負荷容量が大幅に低減でき、上記のような高速動作を行う中央処理装置CPUのバス駆動回路の簡素化と、低消費電力化を図ることができる。 In this embodiment, since it connects the central processing unit CPU to the cache memory (TAG, CAC, CDM) and a multiplier MULT first bus only connected (AB1 and DB1), the load capacity of the bus is significantly reduced can, it is possible to achieve a simplification of the bus drive circuit of the central processing unit CPU performing high-speed operation as described above, power consumption.
【0093】 [0093]
第2のバスは、アドレスバスAB2とデータバスDB2から構成され、除算器DIVU、直接メモリアクセス制御装置DMAC、外部バスインターフェイスOBIFが接続される。 The second bus is composed of an address bus AB2 and a data bus DB2, divider DIVU, direct memory access controller DMAC, external bus interface OBIF is connected. 上記キャッシュメモリでのミスヒットのときに、中央処理装置CPUは、外部メモリをアクセスしてデータを取り込む必要がある。 When a miss hit in the cache memory, a central processing unit CPU, it is necessary to capture the data by accessing the external memory. このため、第1のバスのアドレス信号を第2のバスに伝える機能が必要とされる。 Thus, function of transmitting a first bus address signals to the second bus is required. また、上記のように第1と第2のバスを分離すると、プログラムミス等によって直接メモリアクセス制御装置DMACがキャッシュメモリのデータメモリCDMの内容を勝手に書き換えてしまうという問題が生じる。 Further, when separating the first and second bus as described above, a problem that the direct memory access controller DMAC through programming mistakes, resulting in rewritten freely the content of the data memory CDM of the cache memory occurs.
【0094】 [0094]
この実施例では、上記のようなキャッシュメモリでのミスヒットやキャッシュメモリのデータ破壊といった問題を解決するために、ブレークコントローラUBCが利用される。 In this embodiment, in order to solve the problem of miss hit and data destruction in the cache memory of the cache memory as described above, break controller UBC is utilized. ブレークコントローラUBCは、本来プログラムデバッグ等に用いられるのであるが、上記第1バス及び第2バスに接続される必要があることを利用し、それにトランシーバ回路を設けて上記キャッシュメモリでのミスヒットのときに第1バスのアドレス信号を第2のバスのアドレスバスAB2に伝えて、外部メモリのアクセスを行うようにするものである。 Break controller UBC is it for use in the original program debugging, etc., utilizing the fact that there needs to be connected to the first bus and the second bus, the miss in the cache memory it is provided a transceiver circuit the address signal of the first bus to convey to the second bus address bus AB2 when, in which to perform the access of external memory. また、第2のバスでのアドレス信号を監視し、直接メモリアセクセス制御装置DMACによるデータメモリCDMへ書き換えを監視させる。 Further, the address signal at the second bus monitor, by direct memory acetate access controller DMAC to monitor a rewrite to the data memory CDM.
【0095】 [0095]
第3のバスは、アドレスバスAB3とデータバスDB3から構成され、特に制限されないが、フリーランニングタイマFRT、シリアルコミュニケーションインターフェイスSCI、ウォッチドッグタイマWDTと動作モードコントローラMCが接続される。 The third bus is composed of an address bus AB3 and a data bus DB3, it is not particularly limited, free-running timer FRT, the serial communication interface SCI, the watch dog timer WDT operation mode controller MC is connected.
【0096】 [0096]
上記第3のバスは、上記第1や第2のバスに比べてバスサイクルが遅くされる。 The third bus, the bus cycle is slower than the first and second bus. すなわち、これらの各周辺モジュールは、その動作速度を速くしても実質的な性能や機能が向上するものではないことに着目し、約10MHz程度で動作する既存のシングルチップマイクロコンピュータに搭載されているものを実質的にそのまま利用するものである。 That is, each of these peripheral modules focuses on are not intended to improve its a faster operating speed and substantial performance functions, are mounted to the existing single-chip microcomputer to operate at about 10MHz it is to use substantially as it is what you are. このようにすることにより、設計効率の向上を図ることができるとともに、動作周波数が低くされることによって低消費電力化とすることができる。 In this way, it is possible to improve the design efficiency can be a low power consumption by the operating frequency is low.
【0097】 [0097]
割り込みコントローラINTCの概略は、次の通りである。 Summary of the interrupt controller INTC is as follows. 外部割り込みに関しては、後述するようなNMI、/IRL0〜/IRL3からなる5本の外部割り込み端子を持っている。 With respect to external interrupt has an external interrupt terminal of five consisting of NMI, / IRL0~ / IRL3 as described below. /IRL0〜/IRL3端子による15外部割り込みレベル設定が可能にされる。 / IRL0~ / IRL3 15 External interrupt level setting by terminal is possible. この明細書及び一部の図面において、アルファベットの記号に付した/(スラッシュ)は、ロウレベルがアクティブレベルであるバー信号を表している。 In this specification and some drawings were subjected to the alphabet symbol / (slash) is low level represents a bar signal is active level. なお、図面では従来の記述方法により、バー信号はアルファベットによる信号名又は端子名の上に線が付されている。 In the drawings the conventional description methods, bar signal is assigned a line over the signal name or terminal name by alphabetical.
【0098】 [0098]
内部割り込み要因は、直接メモリアクセス制御装置により2つ、除算器DIVUにより1つ、フリーランニングタイマFRTにより3つ、ウォッチドッグタイマWDTにより1つ、シリアルコミュニケーションインターフェイスSCIにより4つからなる11要因とされる。 Internal interrupt sources, two by the direct memory access controller, one by divider DIVU, 3 one by a free running timer FRT, one by the watchdog timer WDT, is a 11 factor consisting of four by serial communication interface SCI that. 内部割り込み要因ごとにベクタ番号設定可能とされる。 Are vector number can be set for each internal interrupt source.
【0099】 [0099]
以上のようなバスの分割方式を採ることにより、それぞれのバスの長さが短くされたり、あるいはそれに接続される素子を減らすことができるからバスの負荷容量が大幅に低減し、中央処理装置CPUの高速化と相俟って低消費電力で高速なデータ処理が可能になる。 By taking the bus division scheme as described above, or is shorter the length of each of the bus, or the load capacity of the bus because it is possible to reduce the elements connected to it is greatly reduced, the central processing unit CPU allowing high-speed data processing with low power consumption I speed coupled with the. また、ユーザーブレークコントローラに直接メモリアクセス制御装置をDMACを設けた場合には、上記のようなバスの分離によって直接メモリアクセス制御装置DMACによる誤ったキャッシュデータの書き換えを検出する機能が設けられているので、信頼性を損なうことがない。 Further, when the memory access control device directly to the user break controller provided DMAC includes a function for detecting the rewriting of cache data inadvertent direct memory access controller DMAC through the separation of the bus as described above is provided since, there is no compromising the reliability.
【0100】 [0100]
中央処理装置CPUやキャッシュメモリ及び直接メモリアクセス制御装置DMACのように、そのバスサイクルが直ちに性能や機能に影響を及ぼすものは、上記のような高速なバスサイクルのバスに接続し、フリーランニングタイマFRT、シリアルコミュニケーションインターフェイスSCI又はウォッチドッグタイマWDTのように、そのバスサイクルがデータ処理に直接影響を及ぼさないものは、低速のバスサイクルの第3のバスに接続するようにするものである。 As the central processing unit CPU, cache memory, and direct memory access controller DMAC, may affect the bus cycle immediately performance and function, connected to the bus of high-speed bus cycle as described above, free-running timer FRT, as a serial communication interface SCI or watchdog timer WDT, is that the bus cycle is not directly affect the data processing, and is to be connected to a third bus of the low-speed bus cycle. これにより、中央処理装置CPUの高速化に追従して、高速タイプの周辺モジュールを開発設計する必要がなく、既存のものをそのまま流用して用いることができるから、設計の効率化を図ることができるとともに、そこでの動作クロックを低くできるので低消費電力化を図ることができる。 Thus, following the speed of the central processing unit CPU, it is not necessary to develop the design speed type of peripheral modules, because can be used as it is using the existing ones, that improve the efficiency of design it is possible, it is possible to reduce power consumption because it lowers the operating clock there.
【0101】 [0101]
上記中央処理装置CPU等とのデータの授受を同期化して行うようにするために、バスステートコントローラBSCが設けられる。 To be performed to synchronize the transfer of data between the central processing unit CPU, a bus state controller BSC is provided. このバスステートコントローラBSCは、第3のバスから第2のバスに信号(データ信号)を転送するときには、そのまま信号の伝達を行う。 The bus state controller BSC, when transferring signals from the third bus to the second bus (data signal), performs transmission of the signal as it. これは、図15に示したような同期パルス発生回路を用いたパルス発生回路CPGにより、第1や第2のバスサイクルを決定するシステムクロックと、それと同期した第3のバスサイクルに使用するクロックパルスを形成しているので、上記第3のバスの信号をそのまま第2のバスに伝えることができる。 Clock This is because the pulse generation circuit CPG using synchronous pulse generating circuit shown in FIG. 15, for use with the system clock to determine a first and second bus cycle, the same to the third bus cycle in synchronization since forming a pulse, it is possible to convey the signal of the third bus directly to the second bus. バスステートコントローラBSCは第2のバスの信号を第3のバスに伝えるときには、第3のクロックパルスに適合させてデータの抜けがないように伝達するという動作を行う。 Bus state controller BSC when transmitting the signal of the second bus to the third bus, performs an operation that adapts to the third clock pulse transferring such that there are no gaps in the data.
【0102】 [0102]
この実施例のクロックパルス発生回路CPGは、外部端子から供給された外部クロック信号と内部クロック信号とを同期化させ、あるいはそれを逓倍した周波数にできるので、上記のようにテレビ用のビデオ信号処理系とクロックを共用する場合や、複数のシングルチップマイクロコンピュータを同期化させて動作させる場合に有効である。 A clock pulse generator CPG in this embodiment, to synchronize the external clock signal and the internal clock signal supplied from an external terminal, or since it may to a frequency obtained by multiplying the video signal processing for television, as described above If you want to share the system clock, it is effective in the case of operating by synchronization of multiple single-chip microcomputer.
【0103】 [0103]
上記の実施例から得られる作用効果は、下記の通りである。 Advantages of the above embodiments are as follows.
(1) 外部端子から入力バッファ回路を介して取り込まれたクロック信号を遅延回路で遅延させ、上記遅延回路を通したクロック信号により起動され、上記上記クロック信号に対して十分高くされた発振パルスをカウント動作し、上記入力バッファ回路を通した1周期遅れのクロック信号により上記カウント値を逆方向にカウント動作してその計数値が計数開始時に戻ったときに出力タイミング信号を発生させ、その出力タイミング信号をクロックドライバを介して内部回路に伝えるとともに、遅延回路の遅延時間は、上記入力バッファ回路の遅延時間と上記クロックドライバの遅延時間の和に対応した遅延時間に設定することより、回路規模を増大させることなく、高周波数から比較的低い周波数までの広い範囲で同期化ができる内部クロ (1) a clock signal received via the input buffer circuit from the external terminal is delayed by the delay circuit is activated by a clock signal through the delay circuit, a sufficiently high and oscillation pulses to the said clock signal counting operation, to generate an output timing signal when the count value by counting the count value in the opposite direction by the clock signal of 1 cycle delay through the input buffer circuit has returned at count start, the output timing signals with transmitted to the internal circuit through a clock driver, the delay time of the delay circuit, than to set the delay time corresponding to the sum of the delay times of the input buffer circuit and the delay time of the clock driver, a circuit scale without increasing the internal black that can synchronize with a wide range up to a relatively low frequency from a high frequency ック信号を形成することができるという効果が得られる。 There is an advantage that it is possible to form a click signal.
【0104】 [0104]
(2) 上記カウンタ回路をアップ/ダウンカウンタ回路とし、上記遅延回路を通したクロック信号の立ち上がりエッジに同期してアップカウント動作を行い、上記入力バッファ回路を通した1周期遅れのクロック信号の立ち上がりエッジに同期してダウンカウント動作を行い計数値がゼロになっときにカウント動作を停止させるとともに、出力部に設けられたフリップフロップ回路をセットして出力タイミング信号を形成し、上記フリップフロップ回路は上記遅延回路を通したクロック信号の立ち上がりエッジによりリセット動作が行われるとともに上記アップカウント動作を開始することにより、回路規模が小さくて高周波数から比較的低い周波数までの広い範囲で同期化ができる内部クロック信号を形成することができるという効果が得 (2) the counter circuit and an up / down counter circuit performs up-counting in synchronization with the rising edge of the clock signal through the delay circuit, the rise of one cycle delayed clock signal through the input buffer circuit with the count value counts down operation in synchronization with the edge stops the counting operation when turned to zero, it sets the flip-flop circuit provided in the output unit forms the output timing signal, the flip-flop circuit by starting the counting up the reset operation is performed by the leading edge of the clock signal through the delay circuit, the internal which can be synchronized in a wide range up to a relatively low frequency from small high-frequency circuit scale effect obtained that can form a clock signal られる。 It is.
【0105】 [0105]
(3) 上記カウンタ回路として、上記遅延回路を通したクロック信号の立ち上がりエッジに同期してカウント動作を開始するアップカウンタ回路と、上記入力バッファ回路を通した1周期遅れのクロック信号の立ち上がりエッジに同期して上記アップカウント回路からの計数出力を受け取りダウンカウント動作を行うダウンカウンタ回路と、かかるダウンカウンタ回路の計数値がゼロになったことを検出するゼロ検出回路により構成し、上記ゼロ検出回路の検出出力によりフリップフロップ回路をセットし、上記入力バッファ回路を通したクロック信号により上記フリップフロップ回路をリセットして上記出力タイミング信号を形成することにより、動作周波数の変化を含めて広い範囲で同期化ができる内部クロック信号を形成することがで (3) as the counter circuit, an up counter circuit to start synchronization with counting the rising edges of the clock signal through the delay circuit, the rising edge of the clock signal of 1 cycle delay through the input buffer circuit synchronously constituted by the zero detection circuit for detecting a down counter circuit for performing receive down-count operation of the count output from the up-counting circuit, that the count value of such down-counter circuit is zero, the zero detection circuit the sets flip-flop circuit by the detection output, the clock signal through the input buffer circuit to reset the flip-flop circuit by forming the output timing signal, synchronized over a wide range, including changes in the operating frequency to form an internal clock signal can of きるという効果が得られる。 The effect of wear can be obtained.
【0106】 [0106]
(4) 上記遅延回路として、上記入力バッファ回路に対応した遅延時間を形成する第1の遅延回路と、上記クロックドライバに対応した遅延時間を形成する第2の遅延回路の直列回路とにより構成することにより、それぞれの回路と実質的に同じ段数の論理回路等を用いる等して精度よく遅延時間を形成することができるという効果が得られる。 (4) as the delay circuit, constituted by a series circuit of the second delay circuit forming a first delay circuit for forming a delay time corresponding to the input buffer circuit, the delay time corresponding to the clock driver it makes effect that can be such as using a logic circuit or the like of the respective circuits substantially the same number of stages to form a high precision delay time.
【0107】 [0107]
(5) 上記パルス発生回路として、アップカウント用の複数段の第1のリングオシレータ回路と、かかる第1のリングオシレータと同様の複数段とされ、かつ上記入力バッファ回路を通した1周期遅れのクロック信号の立ち上がりエッジに同期してかかるアップカウント用の各段の出力が転写して伝えられダウンカウント用の第2のリングオシレータとを構成することにより、リングオシレータでの端数も転写させた高精度での同期化が実現できるという効果が得られる。 (5) as the pulse generating circuit is a first ring oscillator circuit in a plurality of stages for up-counting, it takes the first ring oscillator similar plurality of stages, and the one cycle delay through the input buffer circuit When the output of each stage for up count Kakaru in synchronization with the rising edge of the clock signal constitutes a second ring oscillator for down-counting is transmitted and transferred, high was also transcribed fraction of a ring oscillator effect that synchronization accuracy can be realized.
【0108】 [0108]
(6) 上記カウンタ回路にオーバーフロー検出回路を設け、かかるオーバーフロー検出回路によりカウントオーバーが検出されたときに、上記入力バッファ回路を通して取り込まれたクロック信号をそのまま上記内部クロック信号として伝えられる信号切り換え回路が設けることにより、低周波側での動作範囲を実質的に拡大させることができ、カウンタ回路の段数を減らすことによって回路規模を小さくすることができるという効果が得られる。 (6) in the counter circuit is provided an overflow detection circuit, when the count-over is detected by such an overflow detection circuit, the signal switching circuit is transmitted a clock signal taken through the input buffer circuit as it is as the internal clock signal by providing, it is possible to enlarge the operating range of the low frequency side substantially effect is obtained that it is possible to reduce the circuit scale by reducing the number of stages of the counter circuit.
【0109】 [0109]
(7) 上記アップカウンタに対してダウンカウンタの周波数をN倍に高くし、上記入力バッファ回路を通した1周期遅れのクロック信号により上記アップカウンタ回路の計数値をレジスタを介して受け取り、上記発振パルスを計数して計数値がゼロになる毎に上記遅延回路の1/Nに対応した遅延時間経過後に上記レジスタの計数値を受け取りN回の計数動作がゼロになる毎にダウンカウンタで繰り返して行うことにより、N倍に逓倍された内部クロック信号を形成することができるという効果が得られる。 (7) the frequency of the down-counter with respect to the up-counter is increased N times, receives via registers the count value of the up counter circuit by the clock signal of 1 cycle delay through the input buffer circuit, the oscillation Repeat the down counter every time the count value by counting the pulses received N times counting the count value of the register after a delay corresponding to 1 / N of the delay circuit every time zero is zero by performing, there is an advantage that it is possible to form the internal clock signal multiplied by N times.
【0110】 [0110]
(8)外部端子から供給されるクロック信号に対して、かかるクロック信号とそのN倍の周波数のクロック信号により内部回路が動作させられるマイクロコンピュータに上記同期パルス発生回路を用いることにより、応答性が高く、しかも安定的に動作するクロック発生回路を得ることができるという効果が得られる。 Relative to (8) clock signal supplied from the external terminal, by using the synchronous pulse generating circuit in the microcomputer internal circuit is operated by such a clock signal and the clock signal of the frequency of the N times, the response high and there is an advantage that it is possible to obtain a clock generation circuit that operates stably.
【0111】 [0111]
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the present inventors from the made the invention have been specifically described in connection with its embodiments, to the present invention is not limited to the above embodiments, rather it can be variously modified without departing from the spirit thereof Nor. 例えば、遅延回路DL1とDL2は、2つの遅延回路で上記遅延時間td1+td2を形成するものであってもよい。 For example, the delay circuit DL1 and DL2 may be for forming the delay time td1 + td2 by two delay circuits. 入力パルスと内部パルスとの同期化は、パルスの立ち下がりエッジを同期させるようにするものであってもよい。 Synchronization between the input and internal pulses, the falling edge of the pulse may be configured to be synchronized. この発明に係る同期パルス発生回路は、シンクロナスDRAMの他、外部から入力されたクロック信号と同期した内部クロック信号を必要とする前記シングルチップマイクロコンピュータ等各種半導体集積回路装置に広く利用できる。 The synchronizing pulse generating circuit according to the invention, other synchronous DRAM, can be widely used in the single chip microcomputer such as various semiconductor integrated circuit devices that require an internal clock signal synchronized with the clock signal inputted from the outside.
【0112】 [0112]
【発明の効果】 【Effect of the invention】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in this specification, it is as follows. すなわち、外部端子から入力バッファ回路を介して取り込まれたクロック信号を遅延回路で遅延させ、上記遅延回路を通したクロック信号により起動され、上記上記クロック信号に対して十分高くされた発振パルスをカウント動作し、上記入力バッファ回路を通した1周期遅れのクロック信号により上記カウント値を逆方向にカウント動作してその計数値が計数開始時に戻ったときに出力タイミング信号を発生させ、その出力タイミング信号をクロックドライバを介して内部回路に伝えるとともに、遅延回路の遅延時間は、上記入力バッファ回路の遅延時間と上記クロックドライバの遅延時間の和に対応した遅延時間に設定することより、回路規模を増大させることなく、高周波数から比較的低い周波数までの広い範囲で同期化ができる内部 That is, counting the clock signal received via the input buffer circuit from the external terminal is delayed by the delay circuit is activated by a clock signal through the delay circuit, a sufficiently high and oscillation pulses to the said clock signal operated by a clock signal of 1 cycle delay through the input buffer circuit generates the output timing signal when the count value by counting the count value in the opposite direction returns the time count start, the output timing signal together with transmitted to the internal circuit through a clock driver, the delay time of the delay circuit, than to set the delay time and the delay time corresponding to the sum of the delay times of the clock driver of the input buffer circuit, increases the circuit scale without internal capable synchronize over a wide range up to a relatively low frequency from a high frequency ロック信号を形成することができる。 It is possible to form a lock signal.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】この発明に係る同期クロック発生回路の基本的な概念を説明するためのブロック図である。 1 is a block diagram for explaining the basic concept of synchronous clock generating circuit according to the present invention.
【図2】図1の同期クロック発生回路の動作を説明するためのタイミング図である。 Is a timing diagram illustrating the operation of the synchronizing signal generating circuit of FIG. 1. FIG.
【図3】この発明に係る同期パルス発生回路の一実施例を示す論理回路図である。 3 is a logic circuit diagram showing an embodiment of a synchronizing pulse generating circuit according to the present invention.
【図4】図3の同期パルス発生回路の動作を説明するためのタイミング図である。 Is a timing diagram illustrating the operation of the synchronizing pulse generating circuit of FIG. 3. FIG.
【図5】この発明に係る同期パルス発生回路の他の一実施例を示すブロック図である。 5 is a block diagram showing another embodiment of a synchronizing pulse generating circuit according to the present invention.
【図6】図5の同期パルス発生回路の動作を説明するためのタイミング図である。 6 is a timing diagram illustrating the operation of the synchronizing pulse generating circuit of FIG.
【図7】この発明に係る同期クロック発生回路に用いられるリングオシレータの一実施例を示す回路図である。 7 is a circuit diagram showing an embodiment of a ring oscillator used in the synchronizing signal generating circuit according to the present invention.
【図8】図7のリングオシレータを用いた場合の同期クロック発生回路の動作を説明するためのタイミング図である。 8 is a timing diagram illustrating the operation of the synchronizing signal generating circuit in the case of using the ring oscillator of FIG.
【図9】この発明に係る同期パルス発生回路の他の一実施例を示すブロック図である。 9 is a block diagram showing another embodiment of a synchronizing pulse generating circuit according to the present invention.
【図10】図9の同期パルス発生回路の動作を説明するためのタイミング図である。 10 is a timing diagram illustrating the operation of the synchronizing pulse generating circuit of FIG.
【図11】この発明が適用されたSDRAMに設けられるクロックバッファの一実施例を示す回路図である。 11 is a circuit diagram showing an embodiment of the clock buffer provided in SDRAM to which the invention is applied.
【図12】この発明が適用されたSDRAMに設けられる出力バッファの一実施例を示す回路図である。 12 is a circuit diagram showing an embodiment of an output buffer provided in SDRAM to which the invention is applied.
【図13】この発明が適用されたSDRAMの一実施例を示すブロック図である。 13 is a block diagram showing an embodiment of an SDRAM to which the present invention is applied.
【図14】上記図13のSDRAMの動作の一例を説明するためのタイミング図である。 14 is a timing chart for explaining an example of a SDRAM of the operation of FIG 13.
【図15】この発明に係る同期パルス発生回路の更に他の一実施例を示すブロック図である。 Figure 15 is a block diagram showing still another embodiment of a synchronizing pulse generating circuit according to the present invention.
【図16】図15の同期パルス発生回路の動作を説明するためのタイミング図である。 16 is a timing diagram illustrating the operation of the synchronizing pulse generating circuit of FIG. 15.
【図17】この発明が適用されたシングルチップマイクロコンピュータの一実施例を示すブロック図である。 17 is a block diagram showing an embodiment of the present invention is applied single-chip microcomputer.
【図18】本願発明に先立って検討されたシンクロナス・ミラー・ディレイ回路の一部回路図である。 18 is a partial circuit diagram of a synchronous mirror delay circuit examined prior to the present invention.
【図19】図18の回路の動作を説明するためのタイミング図である。 19 is a timing diagram illustrating the operation of the circuit of Figure 18.
【符号の説明】 DESCRIPTION OF SYMBOLS
CKB…クロックバッファ、DL1,DL2…遅延回路、TG…タイミング発生回路、CKD…クロックドライバ、FF1〜FF4…フリップフロップ回路、T1〜Tn…T型フリップフロップ回路、N1…インバータ回路、G1〜G4…ゲート回路、N10〜N16…インバータ回路、G10〜14…ゲート回路、 CKB ... clock buffer, DL1, DL2 ... delay circuit, TG ... timing generator, CKD ... clock driver, FF1 to FF4 ... flip-flop circuit, Tl to Tn ... T-type flip-flop circuit, N1 ... inverter circuit, G1 to G4 ... gate circuit, N10~N16 ... inverter circuit, G10~14 ... gate circuit,
10…モードレジスタ、20…コマンドデコーダ、30…タイミング発生回路、30…クロックバッファ、50…同期クロック発生回路、200A,200B…メモリアレイ、201A,201B…ロウデコーダ、202A,202B…センスアンプ及びカラム選択回路、203A,203B…カラムデコーダ、205…カラムアドレスバッファ、206…ロウアドレスバッファ、207…カラムアドレスカウンタ、208…リフレッシュカウンタ、209…コントローラ、210…入力バッファ、211…出力バッファ、212A,B…メインアンプ、213…ラッチ/レジスタ、214A,B…ライトバッファ。 10 ... mode register 20 ... command decoder, 30 ... timing generator circuit, 30 ... clock buffer, 50 ... synchronizing signal generating circuit, 200A, 200B ... memory array, 201A, 201B ... row decoder, 202A, 202B ... sense amplifiers and column selection circuit, 203A, 203B ... column decoder, 205 ... column address buffer, 206 ... row address buffer, 207 ... column address counter, 208 ... refresh counter, 209 ... controller, 210 ... input buffer, 211 ... output buffer, 212A, B ... main amplifier, 213 ... latches / registers, 214A, B ... write buffer.
CPU…中央処理装置、MULT…乗算器、INTC…割り込みコントーラ、DMAC…直接メモリアクセス制御装置、DIVU…除算器、FRM…フリーランニングタイマ、WDT…ウォッチドッグタイマ、SCI…シリアルコミュニケーションインターフェイス、AB1〜AB4…アドレスバス、DB1〜DB4…データバス、BSC…バスステートコントローラ、DMAC…直接メモリアクセス制御装置、OBIF…外部バスインターフェイス、MCTG…メモリ制御信号発生回路、UBC…ブレークコントローラ、INTC…割り込みコントローラ、CDM…データメモリ(キャッシュ)TAG…タグメモリ(キャッシュ)、CAC…キャッシュコントローラ、CPG…パルス発生回路。 CPU ... central processing unit, MULT ... multiplier, INTC ... interrupt Kontora, DMAC ... direct memory access controller, DIVU ... divider, FRM ... free running timer, WDT ... watch dog timer, SCI ... serial communication interface, AB1~AB4 ... address bus, DB1 to DB4 ... data bus, BSC ... bus state controller, DMAC ... direct memory access controller, OBIF ... external bus interface, MCTG ... memory control signal generating circuit, UBC ... break controller, INTC ... interrupt controller, CDM ... data memory (cache) tAG ... tag memory (cache), CAC ... cache controller, CPG ... pulse generating circuit.
FDA…フォワード・ディレイ・アレイ、MCC…ミラー制御回路、BDA…バックワード・ディレイ・アレイ。 FDA ... forward delay array, MCC ... mirror control circuit, BDA ... backward delay array.

Claims (8)

  1. 外部端子から入力されたクロック信号を取り込む入力バッファ回路と、 An input buffer circuit for taking the clock signal input from the external terminal,
    上記入力バッファ回路により取り込まれたクロック信号を遅延させる遅延回路と、 A delay circuit for delaying a clock signal captured by the input buffer circuit,
    上記クロック信号に対して十分高い周波数の発振パルスを形成するパルス発生回路と、 A pulse generating circuit for forming an oscillating pulse of a sufficiently high frequency with respect to the clock signal,
    上記遅延回路を通したクロック信号により起動され、上記発振パルスを一方の方向にカウント動作を行い、上記入力バッファ回路を通した1周期遅れのクロック信号により他方の方向のカウント動作に切り換えられ、計数値が計数開始時に戻ったときに出力タイミング信号を形成するカウンタ回路と、 Is activated by a clock signal through the delay circuit performs a counting operation of the oscillation pulse in one direction, it is switched to the other direction of the counting operation by the clock signal of 1 cycle delay through the input buffer circuit, a total of a counter circuit for forming an output timing signal when the value is returned when count start,
    上記カウンタ回路からの出力タイミング信号を受けて内部回路の動作に必要なクロック信号を出力させるクロックドライバとを含む同期クロック発生回路を備え、 Including a synchronizing signal generating circuit including a clock driver for outputting a clock signal necessary for the operation of an internal circuit receiving an output timing signal from the counter circuit,
    上記パルス発生回路は、 The pulse generating circuit,
    アップカウント用の複数段の第1のリングオシレータ回路と、 A first ring oscillator circuit in a plurality of stages for up-counting,
    かかる第1のリングオシレータと同様の複数段とされ、 It is to take a first ring oscillator similar to a plurality of stages,
    かつ上記入力バッファ回路を通した1周期遅れのクロック信号の立ち上がりエッジに同期してかかるアップカウント用の各段の出力がミラー転写されて伝えられダウンカウント用の第2のリングオシレータから構成されるものであり、 And consists of the second ring oscillator for down-counting transmitted output of each stage is mirrored transferred for up count Kakaru in synchronization with the rising edge of the clock signal of 1 cycle delay through the input buffer circuit It is those,
    上記遅延回路の遅延時間は、上記入力バッファ回路の遅延時間と上記クロックドライバの遅延時間の和に対応した遅延時間に設定してなることを特徴とする半導体集積回路装置。 The delay time of the delay circuit, the semiconductor integrated circuit device characterized by comprising setting the delay time and the delay time corresponding to the sum of the delay times of the clock driver of the input buffer circuit.
  2. 請求項1において、 According to claim 1,
    上記カウンタ回路は、アップ/ダウンカウンタ回路であり、上記遅延回路を通したクロック信号の立ち上がりエッジに同期してアップカウント動作を行い、上記入力バッファ回路を通した1周期遅れのクロック信号の立ち上がりエッジに同期してダウンカウント動作を行い、計数値がゼロになったときにカウント動作を停止させるとともに、出力部に設けられたフリップフロップ回路をセットして出力タイミング信号を形成し、上記フリップフロップ回路は上記遅延回路を通したクロック信号の立ち上がりエッジによりリセット動作が行われるとともに上記アップカウント動作を開始するものであることを特徴とする半導体集積回路装置。 The counter circuit, an up / down counter circuit performs up-counting in synchronization with the rising edge of the clock signal through the delay circuit, the rising edge of the clock signal of 1 cycle delay through the input buffer circuit in synchronization with the counts down operation, the count stops the counting operation when it is zero, set the flip-flop circuit provided in the output unit forms the output timing signal, the flip-flop circuit the semiconductor integrated circuit device, characterized in that is to start the up-count operation with the reset operation is performed by the leading edge of the clock signal through the delay circuit.
  3. 請求項1において、 According to claim 1,
    上記カウンタ回路は、上記遅延回路を通したクロック信号の立ち上がりエッジに同期してカウント動作を開始するアップカウンタ回路と、上記入力バッファ回路を通した1周期遅れのクロック信号の立ち上がりエッジに同期して上記アップカウント回路からの計数出力を受け取りダウンカウント動作を行うダウンカウンタ回路と、かかるダウンカウンタ回路の計数値がゼロになったことを検出するゼロ検出回路とからなり、 The counter circuit, an up counter circuit which starts counting in synchronization with the rising edge of the clock signal through the delay circuit, in synchronization with the rising edge of the clock signal of 1 cycle delay through the input buffer circuit consists of a zero detection circuit for detecting a down counter circuit for performing receive down-count operation of the count output from the up-counting circuit, that the count value of such down-counter circuit is zero,
    上記ゼロ検出回路の検出出力によりフリップフロップ回路をセットし、上記入力バッファ回路を通したクロック信号により上記フリップフロップ回路をリセットして上記出力タイミング信号を形成するものであることを特徴とする半導体集積回路装置。 And sets the flip-flop circuit by the detection output of the zero detection circuit, the semiconductor integrated, characterized in that the clock signals through said input buffer circuit to reset the flip-flop circuit and forms the output timing signal circuit device.
  4. 請求項1から3のいずれかにおいて、 In any of claims 1 to 3,
    上記遅延回路は、上記入力バッファ回路に対応した遅延時間を形成する第1の遅延回路と、上記クロックドライバに対応した遅延時間を形成する第2の遅延回路の直列回路から構成されるものであることを特徴とする半導体集積回路装置。 The delay circuit is intended to be constituted of a series circuit of the second delay circuit forming a first delay circuit for forming a delay time corresponding to the input buffer circuit, the delay time corresponding to the clock driver the semiconductor integrated circuit device, characterized in that.
  5. 請求項1から4のいずれかにおいて、 In any of claims 1 to 4,
    上記第1のリングオシレータは、2入力の第1のナンドゲート回路とかかる第1のナンドゲート回路の出力信号を反転させて次段回路の一方の入力に伝えるインバータ回路とからなる単位回路の偶数段で構成された第1の直列回路と、上記第1の直列回路の出力信号が一方の入力に帰還され、他方の入力に動作制御信号が供給され、その出力信号を上記第1の直列回路の初段の単位回路における第1のナンドゲート回路の一方の入力に伝える第2のナンドゲート回路からなり、 In the first ring oscillator, 2 inputs the first NAND gate circuit with such first even-numbered unit circuit composed of an inverter circuit for transmitting output signals by inverting the first input of the next circuit of the NAND gate circuit the first series circuit formed, the output signal of the first series circuit is fed back to one input is supplied with the operation control signal to the other input, the first stage the output signal of the first series circuit made from the second NAND gate circuit for transmitting the unit circuits to one input of the first NAND gate circuit,
    上記第2のリングオシレータは、2入力の第3のナンドゲート回路とかかる第3のナンドゲート回路の出力信号を反転させて次段回路の一方の入力に伝えるインバータ回路とからなる単位回路の上記第1のリングオシレータと同一の偶数段で構成された第2の直列回路と、上記第2の直列回路の出力信号が一方の入力に帰還され、他方の入力に動作制御信号が供給され、その出力信号を上記第2の直列回路の初段の単位回路における第3のナンドゲート回路の一方の入力に伝える第4のナンドゲート回路からなり、 Said second ring oscillator, said unit circuit composed of an inverter circuit for transmitting inverts the output signal of the third NAND gate circuit according to the third NAND gate circuit having two inputs to one input of the next-stage circuit first a second series circuit formed by ring oscillator and the same even number of stages, the output signal of the second series circuit is fed back to one input is supplied with the operation control signal to the other input, the output signal the result from the fourth NAND gate circuit for transmitting to one input of the third NAND gate circuit in the first-stage unit circuit of said second series circuit,
    上記第1のリングオシレータを構成する各単位回路と、上記第2のリングオシレータを構成する各単位回路とは、信号伝達方向が互いに逆とされ、かつ第1のリングオシレータにおける上記第1段位目の単位回路の出力が第2のリングオシレータの最終段目の単位回路に対応され、 And each of the unit circuits constituting the first ring oscillator, said a respective unit circuits constituting the second ring oscillator, the signal transmission direction is opposite to each other, and the first rank first in the first ring oscillator the output of the unit circuit is corresponding to the unit circuit of the final stage of the second ring oscillator,
    上記第1のリングオシレータにおける上記各段位目の単位回路の出力と上記入力バッファ回路を通した1周期遅れのクロック信号の立ち上がりエッジに同期して発生されたセット信号とを受け、その出力信号を次段回路の第1のナンドゲート回路の他方の入力と、上記対応する第2のリングオシレータの単位回路の上記第3のナンドゲート回路の他方の入力に伝える第5のナンドゲート回路が設けられるものであることを特徴とする半導体集積回路装置。 Receiving a set signal generated in synchronization with the rising edge of one cycle delayed clock signal through the output and the input buffer circuit of the unit circuit of each grade th in the first ring oscillator, the output signal in which the other input of the first NAND gate circuit of the next stage circuit, the fifth NAND gate circuit for transmitting to the other input of said third NAND gate circuit of the unit circuit of the corresponding second ring oscillator is provided the semiconductor integrated circuit device, characterized in that.
  6. 請求項1から5のいずれかにおいて、 In any one of claims 1 to 5,
    上記第2のリングオシレータを構成する各単位回路の出力には、上記第5のナンドゲート回路に対応したダミー回路が設けられるものであることを特徴とする半導体集積回路装置。 Above the output of the unit circuits constituting the second ring oscillator, a semiconductor integrated circuit device, characterized in that in which the dummy circuit corresponding to the NAND gate circuit of the fifth is provided.
  7. 請求項1からのいずれかにおいて、 In any one of claims 1 to 6,
    上記カウンタ回路には、オーバーフロー検出回路が設けられ、かかるオーバーフロー検出回路によりカウントオーバーが検出されたときには、上記入力バッファ回路を通して取り込まれたクロック信号をそのまま上記内部クロック信号として伝えられる信号切り換え回路が設けられるものであることを特徴とする半導体集積回路装置。 The aforementioned counter circuit, the overflow detection circuit is provided, when the count-over is detected by such an overflow detection circuit, the signal switching circuit which is reportedly provided a clock signal taken through the input buffer circuit as it is as the internal clock signal the semiconductor integrated circuit device which is characterized in that as it is.
  8. 請求項1からのいずれかにおいて、 In any of claims 1 to 7,
    上記半導体集積回路装置は、シンクロナスダイナミック型RAMを構成するものであり、上記内部クロック信号は、データ出力バッファ回路の活性化信号として用いられるものであることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device, which constitutes a synchronous dynamic RAM, the internal clock signal, the semiconductor integrated circuit device, characterized in that is used as the activation signal of the data output buffer circuit.
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