JP3603751B2 - Memory access device - Google Patents

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【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、複数のプロセッサと複数のメモリとを備えるメモリアクセス装置に関し、特に、ベクトルデータのメモリアクセスを高速に行うために用いられるメモリアクセス装置に関する。 The present invention relates to a memory access equipment comprising a plurality of processors and a plurality of memory, particularly relates to a memory access equipment used to perform the memory access of the vector data at a high speed.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
ベクトルデータのメモリアクセスを高速に行うために用いられるメモリアクセス装置は、一般的にメモリをインタリーブして使用する方式を採用して、連続ベクトルメモリアクセスや奇数飛びベクトルメモリアクセスを高速に行えるようにしている。 Memory access apparatus used to carry out the memory accesses vector data at high speed, typically employs a method to use by interleaving memory, a continuous vector memory access and odd jumping vector memory access allow fast ing.
【0003】 [0003]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかし、この方式の欠点は、2k乗飛びアクセスを行う場合に、特定のメモリパスにアクセスが集中してメモリパス同士がぶつかってしまうために、最高速でアクセスできない点である。 However, a disadvantage of this method, when performing the 2k-th power jump access, in order to become hit memory path between concentrated access to a particular memory path is that which can not be accessed at full speed.
【0004】 [0004]
特に、複素数データを扱う場合には、一般的に、実部と虚部を連続して扱うことから、実部だけや虚部だけを扱う2飛びのアクセスが頻繁に行われるが、このときのメモリアクセス性能に影響している。 In particular, when dealing with complex data, generally, since it deals with the real and imaginary parts in succession, but 2 jumps access handle only just and imaginary part real part is frequently performed, in this case It has affected the memory access performance.
【0005】 [0005]
本発明の第1の目的は、使用される可能性の高い2飛びのベクトルアクセスを連続ベクトルメモリアクセスや奇数飛びベクトルメモリアクセスと同様な最高速アクセスを可能にするメモリアクセス装置を提供することである。 A first object of the present invention is to provide a memory access equipment which allows the same fastest access a continuous vector memory access and odd jumping vector memory access vector access likely 2 jumps used it is.
【0006】 [0006]
本発明の第2の目的は、2k乗飛びアクセス全般について2倍の性能でのアクセスを可能にするメモリアクセス装置を提供することである。 A second object of the present invention is to provide a memory access equipment which allows access at twice the performance for 2k multiplication jump access in general.
【0007】 [0007]
【課題を解決するための手段】 In order to solve the problems]
本発明の第1の視点においては、メモリアクセス装置において、 2k乗飛びベクトルメモリアクセス命令を含むメモリアクセス命令を行う複数個のプロセッサと、前記プロセッサからの命令によりメモリアクセスを行うa m−1個(a>1、m>0)のクロスバと、前記クロスバのそれぞれにa個対応する合計a 個のメモリと、を備え、各前記プロセッサは、前記クロスバのそれぞれとa本づつ第1のパスで接続され、各前記クロスバは、対応するa個の前記メモリとそれぞれa本づつ第2のパスで接続され、各前記メモリは、b個(b>1)の段数に分けられ、第1番目の前記メモリから第a 番目の前記メモリまで等価の段数で連続した異なる数字で表されたアドレスが付与され、各前記メモリにおける所定の段数のアドレスに係る In a first aspect of the present invention, the memory access device, a plurality of processors for performing a memory access instruction including a 2k-th power jump vector memory access instruction, a m-1 pieces of performing a memory access by the instruction from the processor (a> 1, m> 0 ) and the crossbar of, and a a number corresponding total a m number of memory to each of the crossbar, each said processor, each of the crossbar and a present one by the first pass in being connected, each said crossbar is connected with the corresponding a number of said memory and a present one by the second pass, respectively, each of said memory is divided into the number of stages of the b-number (b> 1), the first wherein the a m-th of the address represented in consecutive different numbers equivalent number of stages until the memory is applied from the memory, according to the address put that Jo Tokoro number of stages in each of said memory 数字は、1段上の段数のアドレスに係る数字にa を加算した数字であることを特徴とする。 Numbers, characterized in that a number of the address 1 level upper the number is a number obtained by adding a m.
【0008】 [0008]
本発明の第2の視点においては、前記メモリアクセス装置において、 前記aは、2であり、各前記プロセッサは、少なくとも連続ベクトルアクセス又は2飛びベクトルアクセスの際、同時に最大a 要素のメモリアクセス命令を行い、 1個の前記クロスバと2個の前記メモリとを1つのメモリユニットごとにまとめたことを特徴とする。 In a second aspect of the present invention, in the memory access device, wherein a is 2, each of said processor, during at least successive vector access or jump vector access, memory access instruction up to a m elements simultaneously it was carried out, and wherein the summarizing and one of the crossbar and two of said memory for each one of the memory units.
【0009】 [0009]
本発明の第3の視点においては、前記メモリアクセス装置において、前記クロスバの配下にある前記メモリにおけるアドレスに係る数字は、等価の段数で連続した異なる数字であることを特徴とする。 The third in the perspective of the present invention, in the memory access device, the numbers of the address in the memory that is under the crossbar, characterized in that it is a different number of consecutive equivalent number of stages.
【0010】 [0010]
【0011】 [0011]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
メモリアクセス装置において、 2k乗飛びベクトルメモリアクセス命令を含むメモリアクセス命令を行う複数個のプロセッサと、前記プロセッサからの命令によりメモリアクセスを行うa m−1個(a>1、m>0)のクロスバと、前記クロスバのそれぞれにa個対応する合計a 個のメモリと、を備え、各前記プロセッサは、前記クロスバのそれぞれとa本づつ第1のパスで接続され、各前記クロスバは、対応するa個の前記メモリとそれぞれa本づつ第2のパスで接続され、各前記メモリは、b個(b>1)の段数に分けられ、第1番目の前記メモリから第a 番目の前記メモリまで等価の段数で連続した異なる数字で表されたアドレスが付与され、各前記メモリにおける所定の段数のアドレスに係る数字は、1段上の段数のアドレス In the memory access device, a plurality of processors for performing a memory access instruction including a 2k-th power jump vector memory access instruction, the instruction from the processor a m-1 pieces of performing memory access (a> 1, m> 0 ) of comprising a crossbar, and a a number corresponding total a m number of memory to each of the crossbar, each said processor is connected to each and a present one by the first pass of the crossbar, each said crossbar, the corresponding a number of said memory and each connected in a present one by the second path, each of said memory is divided into the number of stages of the b-number (b> 1), the a m -th from the first said memory address represented in consecutive different numbers equivalent number of stages until the memory is granted, the numbers of the address put that in Jo Tokoro number of stages in each of said memory address of the number of stages of 1 level upper に係る数字にa を加算した数字であることによって、2飛びアクセス時にも複数のパスを同時に使用して、一のメモリに対して同時にメモリアクセスすることが可能になる。 By a number obtained by adding a m a number according to, using two jump multiple paths even when accessed simultaneously, it is possible to memory access at the same time for one of the memory. つまり、2飛びアクセス時にも、パス内で信号のぶつかりが発生しないので、連続アクセスと同様な最高速アクセスを実行できる。 That is, even 2 fly during access, the signal hits the does not occur in the path, can perform the same fastest access and sequential access.
【0012】 [0012]
また、2k乗飛びアクセスを行う場合、従来は特定のメモリパスにアクセスが集中するため性能がダウンしていたが、本発明の実施の形態では、複数のパスが同一のプロセッサとクロスバとの間を接続しているため、複数のパスを使って、従来に比べて2倍以上のメモリアクセス性能を出せる。 When performing the 2k-th power jump access, conventionally, the performance for concentrating accesses to particular memory path was down, in the embodiment of the present invention, between a plurality of paths between the same processor and the crossbar since connecting the, with a plurality of paths, put out twice or more memory access performance as compared with the prior art.
【0013】 [0013]
【実施例】 【Example】
本発明の実施例を図面を用いて説明する。 It will be described with reference to the drawings an embodiment of the present invention. 図1は、本発明の一実施例に係るメモリアクセス装置の構成を模式的に示したブロック図である。 Figure 1 is a block diagram schematically showing a configuration of a memory access device according to an embodiment of the present invention.
【0014】 [0014]
このメモリアクセス装置は、ベクトルアクセスを行うために、n個(n>1)のプロセッサ100、110、……、120と、 m−1 のメモリユニット200、210、……、220と、から構成されている。 The memory access device, in order to perform a vector access, the processor 100, 110 of n (n> 1), ..., and 120, 2 m-1 pieces of memory units 200, 210, ...., and 220, It is constructed from.
【0015】 [0015]
各プロセッサと各メモリユニットとの間はそれぞれ2本づつのパスで接続されている。 Between each processor and the memory unit are connected by a path of two increments, respectively. つまり、1個のプロセッサ当たり、 m−1 のメモリユニットとそれぞれ2本づつのパスで接続されることから、計2*2 m−1 本(すなわち2 本)のパスを有することになる。 In other words, per one processor, from being connected by 2 m-1 memory units and pass the two increments, respectively, to have a path of a total of 2 * 2 m-1 present (i.e. 2 m present) Become. よって、装置全体としてはn*2 のパスを有することになる。 Therefore, it will have n * 2 m the path as a whole unit.
【0016】 [0016]
各メモリユニットは、それぞれ2個のメモリと、1個のクロスバと、を備えており、プロセッサとメモリユニットとの間のパスはクロスバと接続する。 Each memory unit, and two memories each equipped with one crossbar, the path between the processor and the memory unit is connected to the crossbar. クロスバ300はメモリ400及びメモリ500とそれぞれ2本づつのパスで接続されており、以下同様に、クロスバ310はメモリ410及びメモリ510とそれぞれ2本づつのパスで接続されており、クロスバ320はメモリ420及びメモリ520とそれぞれ2本づつのパスで接続されている。 The crossbar 300 is connected to the memory 400 and the memory 500 in the path of two increments, respectively, and so on to, the crossbar 310 is connected to the memory 410 and the memory 510 in the path of two increments, respectively, the crossbar 320 memory 420 and memory 520 that are connected by a path of two increments, respectively.
【0017】 [0017]
また、各メモリユニット 200、210、……、220における各メモリ400、500、410、510、……、420、520には、それぞれ0、1、2、3、……、2 m −2、2 m −1とアドレス付けされており、2 mでインターリーブして使用しているので、k*2 m +jへアクセスする場合は、メモリアドレスjのメモリへアクセスすることになる。 Further, each memory unit 200, 210, ..., each memory 400,500,410,510 at 220, ..., the 420 and 520, respectively 0, 1, 2, 3, ..., 2 m -2, 2 m -1 and are addressed, because it uses interleaved with 2 m, when accessing k * 2 m + j will access the memory of the memory address j. なお、kは任意の自然数である。 In addition, k is an arbitrary natural number.
【0018】 [0018]
各プロセッサから発信されたメモリアクセス信号(データ)は、パスを介して対応するメモリユニットに供給される。 Memory access signal transmitted from each processor (data) is supplied to the memory unit corresponding via path. 各メモリユニットは各プロセッサからのメモリアクセス信号を受け取り、当該メモリアクセス信号はクロスバを経由して、ここでルーティングされた後に、パスを介して対応するメモリに到達する。 Each memory unit receives the memory access signal from the processor, the memory access signal via a crossbar, where after being routed, to reach the memory corresponding via path.
【0019】 [0019]
次に、本発明の実施例の動作について図面を用いて説明する。 Now it is described with reference to the drawings, the operation of the embodiment of the present invention.
【0020】 [0020]
まず、連続ベクトルアクセスの動作について説明する。 First, the operation of the continuous vector access. 図2は、本発明の一実施例に係るメモリアクセス装置におけるプロセッサの連続ベクトルアクセス動作の出力タイミングを説明するための模式図である。 Figure 2 is a schematic view for explaining the output timing of the processor of a continuous vector access operation in the memory access apparatus according to an embodiment of the present invention.
【0021】 [0021]
プロセッサ100で、0から16*2 −1までの16*2 要素の連続ベクトルアクセス動作する場合は、まず、プロセッサ100は、0、1、2、……、2 −1の2 要素のアクセスを行う。 In the processor 100, when operating continuously vector access 16 * 2 m elements from 0 to 16 * 2 m -1, first, the processor 100, 0, 1, 2, ..., 2 2 m -1 m performing the access elements. この場合、各要素は、プロセッサ100の出力パス101、102、103、104、……、105、106にそれぞれメモリアドレス0、1、2、3、……、2 −2、2 −1が割り当てられているため、パス内で信号のぶつかりはなく、図1のように、すべてのパスにメモリアクセス信号が出力される。 In this case, each element, the output path 101, 102, 103 and 104 of the processor 100, ..., the memory addresses 0, 1, 2, 3, respectively 105,106, ......, 2 m -2,2 m -1 since is assigned, no hit signal in the path, as shown in FIG. 1, a memory access signal is output to all the paths.
【0022】 [0022]
メモリユニット200で受け取られた0、1に対するメモリアクセス信号は、クロスバ300を経由して、0に対するメモリアクセス信号はメモリ400に到達し、一方、1に対するメモリアクセス信号はメモリ500に到達する。 Memory access signal for 0,1 received by the memory unit 200 via the crossbar 300, a memory access signal for 0 reaches the memory 400, whereas, the memory access signal for 1 reaches the memory 500.
【0023】 [0023]
他のメモリユニットにおいても同様に、メモリユニット210で受け取られた2、3に対するメモリアクセス信号は、クロスバ310を経由して、2、3に対応するメモリ410、510に到達し、また、メモリユニット220で受け取られた2 −2、2 −1に対するメモリアクセス信号は、クロスバ320を経由して、2 −2、2 −1に対応するメモリ420、520に到達する。 Similarly, in the other memory units, the memory access signal for 2,3 received by memory unit 210 via the crossbar 310, reaches the memory 410, 510 corresponding to 2,3, The memory unit memory access signal for 2 m -2, 2 m -1 received at 220 via the crossbar 320, and reaches the memory 420, 520 corresponding to 2 m -2,2 m -1. このようにして各メモリへのアクセスが行なわれる。 In this way, access to each memory.
【0024】 [0024]
インターリーブしたときは、メモリユニット200で受け取られた +0 、2 +1に対するメモリアクセス信号は、クロスバ300を経由して、 +0 、2 +1に対応するメモリ400、500に到達し、以下同様に、メモリユニット210で受け取られた2 +2、2 +3に対するメモリアクセス信号は、クロスバ310を経由して、2 +2、2 +3に対応するメモリ410、510に到達し、また、メモリユニット220で受け取られた −2、 −1に対するメモリアクセス信号は、クロスバ320を経由して、 −2、 −1に対応するメモリ420、520に到達する。 When interleaving is 2 m +0 received by the memory unit 200, a memory access signal for 2 m +1, via the crossbar 300, 2 m +0, reaches the memory 400, 500 corresponding to 2 m +1, Similarly, the memory access signal for 2 m +2,2 m +3 received by memory unit 210 via the crossbar 310, reaches the memory 410, 510 corresponding to 2 m +2,2 m +3, also , 2 m + 2 m -2 received by memory unit 220, a memory access signal for 2 m + 2 m -1, via the crossbar 320, 2 m + 2 m -2 , 2 m + 2 m - it reaches the memory 420, 520 corresponding to 1. このようにして、インターリーブした後の1のタイミングで2 要素のアクセスを行う。 Thus, providing access 2 m elements in the first timing after interleaving. このようにインターリーブするごとに、毎回すべてのパスを使用して、最高速である2 要素のアクセスを行うことができる。 Each time interleaving Thus, using each time all paths, it is possible to access 2 m elements is fastest.
【0025】 [0025]
次に、2飛びベクトルアクセス動作について説明する。 Next, 2 skipping the vector access operation will be described. 図3は、本発明の一実施例に係るメモリアクセス装置におけるプロセッサの2飛びベクトルアクセス動作の出力タイミングを説明するための模式図である。 Figure 3 is a schematic diagram for explaining a 2 skipping the output timing of vector access operation of the processor in the memory access apparatus according to an embodiment of the present invention.
【0026】 [0026]
0から31*2 +2 −2までの16*2 要素の2飛びベクトルアクセス動作する場合は、プロセッサは、まず、メモリアドレス0、2、……、2 −2、 +0 、2 +2、……、 +2 −2の2 要素のアクセスを行う。 0 31 * 2 m +2 when operating 2 jump vector access 16 * 2 m elements to m -2, the processor first, a memory address 0, 2, ......, 2 m -2, 2 m +0, 2 m + 2, ......, performs access 2 m elements of 2 m +2 m -2. この場合、各要素は、プロセッサ100のパス101、102、103、104、……、105、106にそれぞれメモリアドレス0、 +0 、2、2 +2、 ……、2 −2、2 +2 −2が割り当てられるため、パス内でメモリアクセス信号のぶつかりはなく、図1のように、すべてのパスから信号が出力される。 In this case, each element, the path processor 100 101, 102, 103, 104, ..., the memory address 0, respectively 105,106, 2 m +0, 2,2 m +2, ......, 2 m -2,2 since m +2 m -2 is assigned, no hit in the memory access signal in the path, as shown in FIG. 1, the signal is output from all of the paths.
【0027】 [0027]
メモリユニット200で受け取った0、2 対するメモリアクセス信号は、クロスバ300を経由して、0、2 に対応するメモリ400に到達する。 0, 2 m memory access signal against received by memory unit 200 via the crossbar 300, and reaches the memory 400 corresponding to 0, 2 m. このとき、各クロスバとこれに対応する各メモリとの間にも2本づつのパスが張られているので、1つのメモリに対して同時に2つアクセスできる。 At this time, since the two increments paths it is stretched in between the crossbar and the respective memories corresponding thereto, can be two simultaneous access to a single memory.
【0028】 [0028]
他のメモリユニットにおいても同様に、メモリユニット210で受け取った2、2 +2に対するメモリアクセス信号は、クロスバ310を経由して、2、2 +2に対応するメモリ410に到達し、また、メモリユニット220で受け取った2 −2、 +2 −2に対するメモリアクセス信号は、クロスバ320を経由して、2 −2、 +2 −2に対応するメモリ420に到達する。 Similarly, in the other memory units, the memory access signal for 2, 2 m +2 received by memory unit 210 via the crossbar 310, to reach the memory 410 corresponding to 2, 2 m +2, also, the memory received in unit 220 2 m -2, the memory access signal for 2 m +2 m -2, via the crossbar 320, 2 m -2, and reaches the memory 420 corresponding to 2 m +2 m -2.
【0029】 [0029]
インターリーブしたときも同様に、メモリアドレス2*2 +0 、2*2 +2、……、 2*2 +2 −23*2 +0 、3*2 +2、……、 3*2 +2 −2の2 要素のメモリアクセス信号は対応するメモリユニットで受け取られ、クロスバを経由して、各メモリアドレスに対応するメモリに到達する。 Similarly, when the interleaving memory address 2 * 2 m +0, 2 * 2 m + 2, ......, 2 * 2 m +2 m -2, 3 * 2 m +0, 3 * 2 m + 2, ......, 3 * memory access signal 2 m elements of 2 m +2 m -2 is received in the corresponding memory unit, via the crossbar, and reaches the memory corresponding to each memory address. このように、インターリーブするごとに毎回すべてのパスを使用して、最高速である2 要素のアクセスを行うことができる。 Thus, using each time all paths each time interleaving can be performed access 2 m elements is fastest.
【0030】 [0030]
さらには、本実施例では、2k飛びベクトルアクセス動作の場合も、従来の2倍のメモリアクセス性能を出すことができる。 Furthermore, in this embodiment, in the case of 2k jump vector access operation, it is possible to produce a conventional double memory accesses performance.
【0031】 [0031]
【発明の効果】 【Effect of the invention】
本発明によれば、各プロセッサと各メモリユニットとの間を複数のパスで接続し、複数のメモリを1つのメモリユニットとして、このメモリに2 −2、2 −1というような連続したアドレスを与えているので、2飛びベクトルアクセス動作の場合も、各プロセッサとメモリユニット間のパスで競合を起こすことなく、最高速でメモリにアクセスすることができ、メモリに蓄えられた情報を素早く引き出すことが可能となる。 According to the present invention, between each processor and the memory unit are connected by a plurality of paths, a plurality of memory as one memory unit, continuous like that 2 m -2, 2 m -1 in the memory since giving an address, even if the 2 jump vector access operation, without causing a conflict in the path between the processor and the memory unit, can access the memory at full speed, quickly the information stored in the memory It can be pulled out to become.
【0032】 [0032]
また、2飛びベクトルアクセス動作の場合も、連続ベクトルアクセスと同様に最高性能でメモリアクセスすることができる。 Also, 2 cases jump vector access operation can be memory accesses in a continuous vector access as well as the highest performance.
【0033】 [0033]
さらに、2飛びアクセス動作の場合も、パス内での信号のぶつかりが発生しないので、連続アクセスと同様に最高速アクセスを実行できる。 Furthermore, 2 cases jump access operation, since the hit signal in the path does not occur, can run fastest accessed like continuous access.
【0034】 [0034]
加えて、2k乗飛びアクセスを行う場合、従来は特定のメモリパスにアクセスが集中するため性能がダウンしていたが、本発明では、複数本のパスが同一のメモリユニットと接続しているため、複数本のパスを使って、従来に比べて2倍以上のメモリアクセス性能を出せるという効果が得られる。 In addition, when performing 2k multiplication jump access, conventionally, the performance for concentrating accesses to particular memory path was down, in the present invention, since the plurality of paths are connected to the same memory unit by using a plurality of paths, the effect is obtained that put out twice or more memory access performance as compared with the prior art.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の一実施例に係るメモリアクセス装置の構成を模式的に示したブロック図である。 1 is a block diagram schematically showing a configuration of a memory access device according to an embodiment of the present invention.
【図2】本発明の一実施例に係るメモリアクセス装置におけるプロセッサの連続ベクトルアクセス動作の出力タイミングを説明するための模式図である。 Is a schematic diagram for explaining the output timing of the processor of a continuous vector access operation in the memory access apparatus according to an embodiment of the present invention; FIG.
【図3】本発明の一実施例に係るメモリアクセス装置におけるプロセッサの2飛びベクトルアクセス動作の出力タイミングを説明するための模式図である。 3 is a schematic diagram for explaining a 2 skipping the output timing of vector access operation of the processor in the memory access apparatus according to an embodiment of the present invention.
【符号の説明】 DESCRIPTION OF SYMBOLS
100、110、120 プロセッサ200、210、220 メモリユニット300、310、320 クロスバ400、410、420、500、510、520 メモリ 100, 110, 120, 200, 210, 220 processor memory unit 300, 310, 320 crossbar 400,410,420,500,510,520 memory

Claims (3)

  1. 2k乗飛びベクトルメモリアクセス命令を含むメモリアクセス命令を行う複数個のプロセッサと、 A plurality of processors for performing a memory access instruction including a 2k-th power jump vector memory access instruction,
    前記プロセッサからの命令によりメモリアクセスを行うa m−1個(a>1、m>0)のクロスバと、 And the crossbar a m-1 pieces of performing memory access (a> 1, m> 0 ) by a command from said processor,
    前記クロスバのそれぞれにa個対応する合計a 個のメモリと、 And a number corresponding total a m number of memory to each of said crossbar,
    を備え、 Equipped with a,
    各前記プロセッサは、前記クロスバのそれぞれとa本づつ第1のパスで接続され、 Each said processor is connected to each and a present one by the first pass of said crossbar,
    各前記クロスバは、対応するa個の前記メモリとそれぞれa本づつ第2のパスで接続され、 Each said crossbar is connected with the corresponding a number of said memory and a present one by the second pass, respectively,
    各前記メモリは、b個(b>1)の段数に分けられ、 Each said memory is divided into the number of stages of the b-number (b> 1),
    第1番目の前記メモリから第a 番目の前記メモリまで等価の段数で連続した異なる数字で表されたアドレスが付与され、 First th a m-th of the address represented in consecutive different numbers equivalent number of stages until the memory from the memory is applied,
    各前記メモリにおける所定の段数のアドレスに係る数字は、1段上の段数のアドレスに係る数字にa を加算した数字であることを特徴とするメモリアクセス装置。 Numbers according to the address of put that in Jo Tokoro number of stages in each of said memory, the memory access device, characterized in that the number obtained by adding a m a number according to the address of the number of stages of 1 level upper.
  2. 前記aは、2であり、 Wherein a is 2,
    各前記プロセッサは、少なくとも連続ベクトルアクセス又は2飛びベクトルアクセスの際、同時に最大a 要素のメモリアクセス命令を行い、 Each said processor, at least during continuous vector access or jump vector access, performs a memory access instruction up to a m elements simultaneously,
    1個の前記クロスバと2個の前記メモリとを1つのメモリユニットごとにまとめたことを特徴とする請求項1記載のメモリアクセス装置。 One of the crossbar memory access device according to claim 1, characterized in that the two said memory grouped by one memory unit.
  3. 前記クロスバの配下にある前記メモリにおけるアドレスに係る数字は、等価の段数で連続した異なる数字であることを特徴とする請求項1又は2記載のメモリアクセス装置。 The number of the address in the memory that are under the crossbar, the memory access apparatus according to claim 1 or 2, characterized in that different numbers continuous with the equivalent number of stages.
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