JP3588553B2 - Non-volatile semiconductor memory - Google Patents

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【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は不揮発性半導体メモリに係り、特に昇圧回路により供給される昇圧電源でワード線を駆動し、かつ、プリチャージされたビット線電圧のディスチャージにおける電圧変化を検出することにより、読み出し動作を行う低電圧、低消費電力の不揮発性半導体メモリに使用されるものである。 The present invention relates to a nonvolatile semiconductor memory, in particular drives the word line boosting power supplied by the booster circuit, and by detecting the voltage change at the discharge of the precharged bit line voltage, the read operation low voltage, and it is used in a nonvolatile semiconductor memory with low power consumption.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
従来、フリップフロップ型のセンスアンプを備え、プリチャージ/ディスチャージ方式で読み出し動作を行う不揮発性半導体メモリ(以下EPROM;Electrically Programmable Read Only Memoryと呼ぶ)が知られている。 Conventionally, comprise a flip-flop type sense amplifier, the non-volatile semiconductor memory to perform the read operation precharge / discharge system (hereinafter EPROM; referred to as Electrically Programmable Read Only Memory) is known. ここでプリチャージ/ディスチャージ方式とは、プリチャージされたビット線電圧のディスチャージにおける電圧変化を検出するEPROMの読み出し方法をいう。 Here, the precharge / discharge method refers to EPROM method of reading for detecting a voltage change in the discharge of the precharged bit line voltage.
【0003】 [0003]
図5に示す回路構成に基づき、前記EPROMの動作原理を説明する。 Based on the circuit configuration shown in FIG. 5, the principle of operation of the EPROM. なお、本明細書においては、EPROMの読み出し動作を発明の対象とするので、通常メモリセルアレイと呼ばれる記憶領域を、記憶データが書き込まれたリードセルアレイと、リードセルの記憶状態を読みだす際に比較として用いる複数のレファレンスセルとに別けて説明する。 In this specification, since the object of the invention a read operation of EPROM, a storage area called a normal memory cell array, and a lead cell array storing data is written, as a comparison when reading the memory state of the read cell It will be described divided into a plurality of reference cells to be used.
【0004】 [0004]
図5は、リードセルアレイ、複数のレファレンスセル、及びセンスアンプからなる不揮発性半導体メモリの回路構成の一部である。 Figure 5 is a part of the lead cell array, a plurality of reference cells, and the circuit configuration of a nonvolatile semiconductor memory comprising a sense amplifier. 中央部にセンスアンプ10を備え、その上下に、I型(イントリンシック型)トランジスタ1と、カラムセレクトトランジスタ2と、m行、n列(m,nは1以上の整数)の浮遊ゲートトランジスタからなるNOR型のリードセルアレイ3と、同様にn個の浮遊ゲートトランジスタからなる1行のNOR型のレファレンスセル4と、ディスチャージトランジスタ5と、ワード線6と、レファレンスワード線6aと、ソース線7と、ビット線8とからなるメモリ面A、11と、メモリ面B、12とが、プリチャージトランジスタ9を含むセンスアンプ10に対して互いに鏡像関係となるように配置される。 It includes a sense amplifier 10 in the central portion, above and below, Form I (intrinsic type) transistors 1, the column select transistor 2, the m rows, n columns (m, n is an integer of 1 or more) of the floating gate transistor a lead cell array 3 of the NOR type comprising, as well as the n-number of the floating gate 1 line NOR type reference cell 4 consisting of a transistor, the discharge transistor 5, the word line 6, and the reference word line 6a, the source line 7 a memory plane a, 11 consisting of the bit line 8 Prefecture, and a memory plane B, 12 are arranged to be mirror images of each other with respect to the sense amplifier 10 which includes a precharge transistor 9.
【0005】 [0005]
ここでワード線は、同一行のリードセルの制御ゲートに、それぞれ共通に接続されたm本のワード線6と、前記1行のレファレンスセルの制御ゲートに共通に接続された1本のレファレンスワード線6aとから構成される。 Here the word line, to the control gate of the read cell in the same row, the m word lines 6 that are respectively connected in common, one of the reference word line connected in common to the control gate of the reference cell of the first row composed of a 6a. なお、ビット線は、前記リードセルの列(カラム)を選択するカラムセレクトトランジスタを介して、n本のビット線8から構成される。 The bit lines via a column select transistor for selecting the column (column) of the read cell, and a n bit lines 8.
【0006】 [0006]
I型トランジスタ1は、特にチヤネルイオン注入を行わず、ゲートに1V程度の固定バイアスV BIASを加えたN型MOSトランジスタであって、プリチャージトランジスタ9を介してビット線8にプリチャージ電圧を印加する際、電源電圧(V CC )が直接ビット線に加わらないよう、バッファとしての役割を果たすものである。 I transistor 1, especially without Chiyaneruion injection, an N-type MOS transistor plus the fixed bias V BIAS about 1V to the gate, applying the precharge voltage to the bit line 8 via the precharge transistor 9 when, as the power supply voltage (V CC) is not applied directly to the bit line, it plays a role as a buffer. なおビット線8は、カラムアドレスデコーダの出力をカラムセレクトトランジスタ2のゲートに入力することにより選択される。 Note the bit line 8 is selected by inputting the output of the column address decoder to the gates of column select transistors 2.
【0007】 [0007]
さらに行(ロー)アドレスデコーダの出力をワード線に入力し、選択されたワード線6と選択されたビット線8とに接続された読み出し対象のリードセル(以下選択リードセルと呼ぶ)3が、図5のメモリ面Aに丸囲みで示されている。 Further receives the output of row (row) address decoder to the word lines, (hereinafter referred to as selected read cell) selected word line 6 and the selected bit line 8 and the connected read target read cell 3, FIG. 5 indicated by circled in memory planes a.
【0008】 [0008]
選択リードセル3の読み出しは次のように行う。 Read selection read cell 3 is performed as follows. 読み出し動作の前に、あらかじめ選択リードセル3には、例えば“0”又は“1”データの書き込みが行われる。 Before the read operation, the preselected read cell 3, for example, "0" or "1" data is written.
【0009】 [0009]
NOR型のEPROMでは、前記リードセル3及びレファレンス4は中性しきい値が全て一定の正の値となるように設計される。 In NOR type EPROM, the read cell 3 and reference 4 is designed to neutral threshold has a value of all constant positive. ここで中性しきい値とは、浮遊ゲートへの電子注入を行わない状態(消去状態)のセルのしきい値をいう。 Here, the neutral threshold refers to the threshold value of the cell in a state that does not perform electron injection into the floating gate (erase state).
【0010】 [0010]
“0”書き込み状態では、セルを構成するトランジスタの浮遊ゲートに電子注入が行われ、選択ゲートセル3のしきい値は中性しきい値からさらに正方向にシフトする。 "0" in the write state, the electron injection performed in the floating gate of the transistor constituting the cell, the threshold of the select gate cells 3 is shifted further forward from the neutral threshold. “1”書き込み状態では、浮遊ゲートへの電子注入は行われず消去状態の正の中性しきい値が維持される。 "1" in the write state, a positive neutral threshold electron injection is not performed erased state to the floating gate is maintained.
【0011】 [0011]
図5に示す回路において、例えばメモリ面Aの選択リードセル3を読み出す揚合、メモリ面Bに丸囲みで示された前記選択リードセル3に対応するレファレンスセル(以下選択レファレンスセルと呼ぶ)4が選択される。 Figure 5 in the circuit shown in, (hereinafter referred to as selected reference cell) for example Agego reading the selected read cell 3 of the memory plane A, a reference cell corresponding to the selected read cell 3 shown in circled in the memory plane B 4 are selected It is.
【0012】 [0012]
読み出しに先立ちメモリ面A,Bのディスチャージトランジスタ5をオフとし、あらかじめ、センスアンプ10の入力に接続されたプリチャージトランジスタ9のゲートにプリチャージ信号生成回路から転送されたプリチャージ信号、PR(バー)を入力することにより、I型トランジスタ1及びカラムセレクトトランジスタ2を介して、メモリ面A、Bの選択ビット線にプリチャージ電圧が供給される。 A memory plane A before reading the discharge transistor 5 B off, advance precharge signal transferred from the precharge signal generation circuit connected to a gate of the precharge transistor 9 to the input of the sense amplifier 10, PR (Bar ) by entering, via the I-type transistor 1 and the column select transistor 2, the memory plane a, the precharge voltage is supplied to the selected bit line B.
【0013】 [0013]
次にメモリ面Aの選択ワード線6とメモリ面Bのレファレンスワード線6aとに読みだし電圧を付与し、ディスチャージトランジスタ5をディスチャージ信号DISによりオン状態にすれば、メモリ面A、Bにおけるプリチャージされた選択ビット線8が、それぞれ選択リードセルと選択レファレンスセルとを介して放電される。 Then applying a voltage read on the reference word lines 6a of the selected word line 6 and the memory plane B of the memory plane A, if the discharging transistor 5 in the ON state by the discharge signal DIS, the memory plane A, the pre-charge the B selected bit line 8 which is is discharged through the respective selection read cell and the selected reference cell.
【0014】 [0014]
前記メモリ面A、Bにおけるプリチャージされた選択ビット線8の電圧は、フリップフロップ(以下F/Fと略称する)接続された2個のNORゲートからなるセンスアンプ10の入力にそれぞれ接続され、その2値出力F/F−OUT 及びF/F−OUT により、選択リードセル3への書き込み状態が、レファレンスセル4と比較して読み出される。 The memory plane A, the voltage of the selected bit line 8 which is precharged at B is (hereinafter abbreviated as F / F) flip flop being connected to the input of a sense amplifier 10 consisting of two connected pieces of NOR gates, by its binary output F / F-OUT 1 and F / F-OUT 2, the write state to a selected read cell 3, are read as compared to the reference cell 4.
【0015】 [0015]
ここで、フリップフロップ回路からなるセンスアンプ10の読み出し動作について、さらに詳細に説明する。 Here, the read operation of the sense amplifier 10 consisting of flip-flop circuit will be described in more detail. リードセル3とレファレンスセル4との違いは、リードセル3を構成する浮遊ゲートトランジスタのトランスコンダクタンスg の値が、レファレンスセル4に比べて大きく設計されることである。 The difference between the read cell 3 and reference cell 4, the value of the transconductance g m of the floating gate transistors constituting the read cell 3 is to be designed large in comparison with the reference cell 4.
【0016】 [0016]
選択リードセル3が“1”書き込み状態にあるときは、浮遊ゲートへの電子注入は行われず、その中性しきい値は選択レファレンスセル4に等しい正の値となる。 When the selection read cell 3 "1" in the write state is not performed electron injection into the floating gate, the neutral threshold has a positive value equal to the selected reference cell 4. 読み出しは選択ワード線6とレファレンスワード線6aに正の読み出し電圧を与えて両者をオン状態とし、プリチャージされたビット線8の放電電流を比較することにより行う。 Reading both the on-state to the selected word line 6 and the reference word line 6a gives a positive read voltage is performed by comparing a discharge current of the bit line 8 which is pre-charged.
【0017】 [0017]
しかし、選択リードセル3の方がg の値が大きく設計されているので、ビット線8のプリチャージ状態が同じであれば選択リードセル側のビット線8の電荷がより早くディスチャージされ、センスアンプ10の選択リードセル側の入力電圧が選択リファレンスセル側の入力電圧に比べて小となり、ディスチャージ開始後、選択リードセル側のビット線電位が先にF/F回路のしきい値を越え、センスアンプ10の出力F/F−OUT が“0”から“1”に反転する。 However, chosen because who read cell 3 is the value of g m is designed to be larger, the charge of the bit line 8 precharge state is selected read cell side if the same bit line 8 is earlier discharged, the sense amplifier 10 small next compared to the input voltage of the input voltage of the selected read cell side selects the reference cell side, after discharge starts, exceeds the threshold value of the F / F circuit bit line potential of the selected read cell side earlier, the sense amplifier 10 output F / F-OUT 1 is inverted from "0" to "1".
【0018】 [0018]
一方、選択リードセル3が“0”書き込み状態にあるときは、浮遊ゲートへの電子注入が行われるのでしきい値は中性しきい値からさらに正側にシフトし、選択ワード線6に読み出し電圧を印加した状態で、選択リードセル6はオフとなる。 On the other hand, when in the selection read cell 3 is "0" write state, the electron injection into the floating gate is made the threshold is further shifted to the positive side from the neutral threshold, the read voltage to the selected word line 6 while applying a selected read cell 6 is turned off. したがって常にオン状態であるレファレンス側のビット線電位が先にF/Fの回路しきい値を越え、F/F−OUT が“0”→“1”に反転し、仮に選択リードセル側のビット線電位が、オフ・リーク等により、その後F/F回路のしきい値を越えたとしても、F/F−OUT の“0”状態が維持される。 Thus beyond the circuit threshold the F / F always bit line potential of the reference side is in the ON state is previously inverted F / F-OUT 2 is "0" → "1", if selected read cell side bit line potential, the off leak or the like, even beyond the threshold then the F / F circuit, "0" state of the F / F-OUT 1 is maintained.
【0019】 [0019]
このように、センスアンプを構成するF/F回路の出力F/F−OUT の“1”又は“0”状態(F/F−OUT の“0”又は“1”状態)により、選択リードセル3への“1”書き込み又は“0”書き込み状態がF/F回路に読み出される。 Thus, by "1" or "0" state of the output F / F-OUT 1 of the F / F circuit constituting the sense amplifier (F / in F-OUT 2 "0" or "1" state), selection "1" write or writing "0" state to the read cell 3 is read into the F / F circuit.
【0020】 [0020]
一般に使用されるカレントミラー回路を用いた差動増幅型のセンスアンプは、回路構成が複雑であるため最適化された動作電圧範囲から外れると特性劣化がいちじるしいのに対し、F/F回路からなる前記センスアンプ10は、単純なNORゲートでセルの出力を受けるため、広い電圧範囲で動作することができる。 Generally differential amplification type sense amplifier using a current mirror circuit used is deviates from the optimized operating voltage range for the circuit configuration is complicated while characteristic deterioration remarkable, consisting the F / F circuit the sense amplifier 10 for receiving the output of the cell in a simple NOR gate, it is possible to operate over a wide voltage range.
【0021】 [0021]
さらに、ワード線昇圧により、昇圧回路を用いて電源電圧V CCからの昇圧電位をセルのワード線及びレファレンスワード線に印加することにより、低い電源電圧での読み出し動作を可能としてきた。 Further, the word line boosting, by applying the boosted potential from the power supply voltage V CC to the word lines and the reference word line of the cell using a booster circuit, has been possible to read operation at a low power supply voltage.
【0022】 [0022]
しかし、このような従来の読み出し方法では、低い電源電圧における読み出しマージンを確保するため前記ワード線昇圧を行っているので、例えば、不揮発性半導体メモリの紫外線消去(以下UV消去と呼ぶ)後におけるしきい値V thの低いリードセル3に対しては、緩い条件で読み出しを行うこととなり、消去後のベリファイ(消去されたかどうかの読み出しによるチェック)としては、読み出しマージンを確保するという意味での厳しい条件で、読み出すことができないという問題点があった。 However, in such a conventional reading method, less so doing the word line boosting to ensure the read margin in the power supply voltage, for example, the teeth after ultraviolet erasable nonvolatile semiconductor memory (hereinafter referred to as UV-erased) for low read cell 3 of threshold V th, will be read in loose condition, as the verification after erasure (check by whether the erased read), harsh conditions in the sense of ensuring read margin in, there is a problem that can not be read.
【0023】 [0023]
また、UV消去後のリードセルの評価・解析のことを考慮すれば、前記ワード線昇圧方式ではワード線電位を外部から変化することができず、さらに、従来のフリップフロップ型のセンスアンプ10を用いて、選択リードセル3とレファレンスセル4とを比較する方法では、選択リードセル3のみのしきい値V thをモニターすることができないという問題点があった。 Further, considering that the evaluation and analysis of the read cell after UV erasure, can not be changed word line potential from the outside by the word line boosting scheme, further using the sense amplifier 10 of a conventional flip-flop type Te, the method of comparing the selected read cell 3 and reference cell 4, there is a problem that it is not possible to monitor the threshold V th of only the selected read cell 3.
【0024】 [0024]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
上記したように、従来の不揮発性メモリ、とくにプリチャージ/ディスチャージ方式を用いたUV消去型EPROMの読み出し動作において、F/F回路からなるセンスアンプの2入力に、それぞれリードセル及びレファレンスセルが接続されたビット線の電位を入力し、さらに、ワード線及びレファレンスワード線に昇圧電位を与えることにより、低い電源電圧及び低消費電力での動作を可能にし、電圧範囲の広い読み出し動作を実現してきた。 As described above, the conventional nonvolatile memory, especially in the operation of reading UV erasable EPROM with precharge / discharge mode, the two inputs of a sense amplifier composed of the F / F circuit, is connected to read cell and reference cell, respectively type the potential of the bit line, further, by providing a boosted potential to the word lines and the reference word line, it allows operation at low supply voltage and low power consumption, has been achieved a wide read operation of voltage range.
【0025】 [0025]
しかし、この読み出し動作では、リードセルのしきい値V thやセル電流I cell等の状態を詳細にモニターすることができず、とくにUV消去後のリードセルが動作マージンを確保するに十分な程度に消去されたか否かをベリファイすることができないという問題点があった。 However, clear by this read operation, it can not be monitored in detail the state of such threshold V th and the cell current I cell of the read cell, particularly to an extent sufficient to read cell after UV erasure to ensure an operating margin there is a problem that it is not possible to verify whether it is.
【0026】 [0026]
本発明は上記の問題点を解決すべくなされたもので、リードセルのしきい値V thやセル電流I cell等を詳細にモニターすることができ、かつ、UV消去後のリードセルが動作マージンを確保するに十分な程度に消去されたか否かをベリファイすることができるEPROMを提供することを目的とする。 The present invention has been made to solve the above problems, it is possible to monitor in detail the threshold V th and the cell current I cell or the like read cell and ensure the operation margin read cell after UV erasure and to provide a EPROM that can verify whether or not erased sufficient extent to.
【0027】 [0027]
【課題を解決するための手段】 In order to solve the problems]
本発明のEPROMは、リードセルのしきい値V thやセル電流I cellをチェックすることができるテストモードを備え、前記テストモードにおいてワード線駆動用レベルシフタの電源を書き込み電圧V PPの電源に切り替え、ワード線の電位を任意の値にして読み出すことにより、セルのしきい値V thやセル電流I cellをモニターすることを可能にし、UV消去後のしきい値ばらつき等による読み出し不良セルを正確に選別することを特徴とする。 EPROM of the present invention comprises a test mode capable of checking the threshold V th and the cell current I cell of the read cell, it switches the power supply of the word line driving level shifter to the supply of the write voltage V PP in the test mode, by reading out the potential of the word line to an arbitrary value, it possible to monitor the threshold V th and the cell current I cell of the cell, accurately read defective cell by a threshold variation or the like after UV erasure wherein the sorting.
【0028】 [0028]
また、前記テストモードにおいて、F/F回路からなるセンスアンプをシングルエンド方式とする(差動入力を単一入力とする)ことにより、レファレンスセルのばらつきの影響を回避し、レファレンスセルの特性と関係なくリードセルのしきい値V th及びセル電流I cellをモニターすることを可能にする。 Further, in the test mode, by a sense amplifier composed of the F / F circuit and the single-ended (the single input differential input), to avoid the influence of variation of the reference cell, the characteristic of the reference cell It makes it possible to monitor the threshold V th and the cell current I cell of the read cell regardless.
【0029】 [0029]
具体的には、本発明の態様の不揮発性半導体メモリは、データ記憶用のメモリセルがm行、n列(m,nは1以上の整数)に配置されたリードセルアレイと、選択時にオン状態となるレファレンス用のn個のメモリセルからなる1行のレファレンスセルと、前記リードセルアレイにおける同一行のリードセルの制御ゲートに、それぞれ共通に接続されたm本のワード線と、前記1行のレファレンスセルの制御ゲートに、共通に接続された1本のレファレンスワード線と、読み出し時に前記ワード線、及びレファレンスワード線に昇圧電位を付与する昇圧回路と、前記ワード線、及びレファレンスワード線の電源として、前記昇圧回路の出力電位と書き込み用電源からの出力電位とを切換える電源切換え回路とを具備し、前記電源切換え回路は Specifically, a non-volatile semiconductor memory of the embodiment of the present invention, the memory cell is m rows for storing data, n columns (m, n is an integer of 1 or more) and a lead cell array disposed, on state upon selection 1 line and reference cell of n memory cells for reference to be the control gate of the read cell in the same row in the read cell array, respectively m word lines connected to a common, references said first line the control gate of the cell, one and reference word line connected in common, the word lines during reading, and a boosting circuit for applying a boosted potential to the reference word line, said word line, and as a power source of the reference word line , comprising a power source switching circuit for switching the output potential of the output potential and the writing power of the boosting circuit, the power source switching circuit 書き込み動作を除く動作期間において、前記書込み用電源からの任意の値に設定可能な電位を出力するテストモードを備え、前記テストモードにおいて、前記レファレンスワード線を非選択状態にする制御回路を具備することを特徴とする。 Provided during the operation period excluding the write operation, e Bei test mode to output a configurable potential to any value from the write power, in the test mode, the control circuit for the reference word line to a non-selected state characterized in that it.
【0030】 [0030]
また、 前記不揮発性半導体メモリは、フリップフロップ型のセンスアンプを具備し、プリチャージされたビット線電圧のディスチャージにおける電圧変化を検出することにより、読み出し動作を行うことを特徴とする。 Further, the nonvolatile semiconductor memory comprises a flip-flop type sense amplifier by detecting the voltage change at the discharge of the precharged bit line voltage, and performs a read operation.
【0031】 [0031]
また、好ましくは前記電源切替え回路は、読み出し動作と書き込み動作とを切り換える切替え信号及び前記テストモードを選択するモード信号を入力する2入力NOR回路と、前記2入力NOR回路の出力に、インバータを介して並列に接続された第1、第2のレベルシフタと、前記2入力NOR回路の出力に並列に接続された第3、第4のレベルシフタと、直列に接続された第1乃至第4のMOSトランジスタとからなり、 Further, preferably said power switching circuit includes a two-input NOR circuit for inputting a mode signal for selecting the switching signal and the test mode switching between read and write operations, the output of the 2-input NOR circuit, via the inverter third, a fourth level shifter, the first to fourth MOS transistors connected in series to the first, is connected to the second level shifter, in parallel to the output of the 2-input NOR circuit connected in parallel Te It consists of a,
前記第1、第3のレベルシフタの電源端子には、前記書き込み用電源の出力が接続され、前記第2、第4のレベルシフタの電源端子には、前記昇圧回路の出力が接続され、前記第1乃至第4のレベルシフタの出力は、前記直列に接続された第1乃至第4のMOSトランジスタのゲートにそれぞれ接続され、 The first, to the power supply terminal of the third level shifter, the output of the write power source is connected, the second, the power supply terminal of the fourth level shifter, the output of the booster circuit is connected, the first to the output of the fourth level shifter is connected to the gates of the first to fourth MOS transistors connected in the series,
前記直列に接続された第1乃至第4のMOSトランジスタのドレイン側の電源端子には、前記書き込み用電源の出力が接続され、そのソース側の電源端子には、前記昇圧回路の出力が接続され、前記第1、第3のMOSトランジスタの基板は、それぞれのドレインに接続され、前記第2、第4のMOSトランジスタの基板は、それぞれのソースに接続され、 To the power supply terminal on the drain side of the first to fourth MOS transistors connected to the series, the output of the write power source is connected, the power source terminal of the source side, the output of the booster circuit is connected the first, substrate of the third MOS transistor is connected to the drains, the substrate of the second, fourth MOS transistor is connected to a respective source,
前記第2、第3のMOSトランジスタの接続点から前記書き込み用電源の出力電位及び昇圧回路の出力電位のいずれかを出力することを特徴とする。 The second, and outputting one of the output potential of the output potential and the step-up circuit of the power supply for writing from a connection point of the third MOS transistor.
【0032】 [0032]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、図面を参照して本発明の実施の形態を詳細に説明する。 Hereinafter, the embodiments of the present invention will be described in detail with reference to the accompanying drawings. 図1は、本発明の第1の実施の形態に係るEPROMの回路構成を示している。 Figure 1 shows a circuit configuration of the EPROM according to the first embodiment of the present invention. 図1において、図5と同一部分には同一の参照番号を付し、詳細な説明を省略する。 In Figure 1, denoted by the same reference numerals in FIG. 5, the same parts, and detailed description thereof will be omitted.
【0033】 [0033]
メモリ面A、B及びセンスアンプ10は、周辺回路として、カラムアドレス信号を受けるカラムデコーダ13と、その出力レベルを制御するレベルシフタ14と、ローアドレス信号及びメモリ面A、Bの選択信号SLCT を受けて、ワード線6を選択するローデコーダ15と、その出力レベルを制御するレベルシフター16と、 Memory planes A, B and the sense amplifier 10, as peripheral circuits, a column decoder 13 which receives the column address signal, a level shifter 14 to control the output level, the row address signal and the memory plane A, the selection signal SLCT 1 of B receiving by a row decoder 15 for selecting the word line 6, the level shifter 16 to control its output level,
メモリ面A、Bの選択信号SLCT 、及び書き込み時にレファレンスワード線を強制的に非選択にする信号EV PPを入力し、レファレンスワード線6aを選択するレファレンスセルワード線選択回路17と、その出力レベルを制御するレベルシフター18と、 Memory plane A, the select signal SLCT 0 of B, and the reference word line forcibly input signals EV PP to the non-selected in the write, the reference cell word line selection circuit 17 for selecting a reference word line 6a, the output a level shifter 18 for controlling the level,
プリチャージトランジスタ9にプリチャージ信号PR(バー)を入力するプリチャージ生成回路19と、I型トランジスタ1に一定のバイアス電圧V BIASを供給するバイアス回路20と、ディスチャージトランジスタ5にディスチャージ信号DISを出力するディスチャージ信号生成回路21とを備えている。 Output a precharge generation circuit 19 for inputting the precharge signal PR (bar) to pre-charge transistor 9, a bias circuit 20 for supplying a constant bias voltage V BIAS to the I-type transistor 1, the discharge signal DIS to the discharge transistor 5 and a discharge signal generating circuit 21 for.
【0034】 [0034]
先にのべたように、従来、昇圧回路22を用いて電源電圧V CCを昇圧してV BBを出力し、これをワード線及びレファレンスワード線に印加することにより、低い電源電圧まで動作する読み出し動作範囲の広いEPROMを実現してきた。 As mentioned above, conventionally, outputs V BB by boosting the power supply voltage V CC by using a booster circuit 22, by applying it to the word lines and the reference word line, it operates to a low power supply voltage reading It has been realized a wide EPROM of the operating range.
【0035】 [0035]
しかし、一般に昇圧回路22ではV CCの電圧を連続的に変化することができず、ワード線の電位を任意の値にして読み出すことにより、セルのしきい値をモニターすることができなかった。 However, in general not the voltage of the V CC voltage boosting circuit 22 can be continuously changed, by reading out the potential of the word line to an arbitrary value, it was not possible to monitor the threshold value of the cell.
【0036】 [0036]
そこで、本発明のEPROMでは、新たにMODE信号により動作する電源切替え回路23を増設し、外部から任意に設定可能な書き込み電圧V PPを入力し、前記MODE信号より通常動作モードとテストモードとを切り替え、テストモードにおいてレベルシフタ16、18を介して、それぞれワード線及びレファレンスワード線に印加する電圧を任意に設定できるようにした。 Therefore, the EPROM of the present invention, newly added power switching circuit 23 is operated by the MODE signal, enter any settable write voltage V PP from outside, and a normal operation mode and a test mode from said MODE signal switching, via a level shifter 16, 18 in the test mode, and so each can be arbitrarily set the voltage applied to the word lines and the reference word line.
【0037】 [0037]
図2を用いて、MODE信号によりSWRを切り替える電源切替え回路23の一例について説明する。 With reference to FIG. 2, an example of a power supply switching circuit 23 switches the SWR will be described by the MODE signal. 従来、SWRは読み出し時にV CCの昇圧電位V BB 、書込み時に書き込み電圧V PPを出力するよう切換え動作をしていたのに対し、図2の回路では、MODE信号が“1”のときに、SWRとして外部から任意に設定可能な書き込み電圧V PPを出力するようになっている。 Conventionally, boosted potential V BB of V CC SWR during reading, whereas had a switching operation so as to output the write voltage V PP at the time of writing, in the circuit of FIG. 2, when the MODE signal is "1", and outputs any settable write voltage V PP from the outside as SWR. 即ち、MODE信号を“1”にすると、ローデコーダ15のレベルシフタ16の電源をV PPとし、ワード線のレベルを任意の電位に設定することを可能にする。 That is, when the the MODE signal "1", the power of the level shifter 16 of the row decoder 15 and V PP, makes it possible to set the level of the word line to an arbitrary potential.
【0038】 [0038]
図2に示す電源切替え回路23は、通常動作モードにおいて読み出し動作と書き込み動作とを切り換える切替え信号SW、及び前記通常動作モードとテストモードとを選択する信号MODEを入力する2入力NOR回路24と、前記2入力NOR回路24の出力に、インバータ25を介して並列に接続された第1、第2のレベルシフタ26、27と、前記2入力NOR回路24の出力に並列に接続された第3、第4のレベルシフタ28、29と、直列に接続された第1乃至第4のMOSトランジスタ30乃至33とからなる。 Power supply switching circuit 23 shown in FIG. 2, the signal SW switching switch between read and write operations in the normal operation mode, and a two-input NOR circuit 24 for inputting a signal MODE for selecting said normal operation mode and a test mode, wherein the output of the 2-input NOR circuit 24, the first connected in parallel via the inverter 25, and the second level shifter 26, 27, the two-input NOR circuit 3 is connected in parallel to the output of 24, the and 4 of the level shifter 29, composed of the first to fourth MOS transistors 30 to 33 connected in series. なお、前記レベルシフタ26乃至29はいずれも反転論理のレベルシフタである。 Incidentally, both the level shifters 26 to 29 are level shifter inverting logic.
【0039】 [0039]
前記第1、第3のレベルシフタ26、28の電源端子には、前記書き込み用電源の出力V PPが接続され、前記第2、第4のレベルシフタ27、29の電源端子には、前記昇圧回路の出力V BBが接続され、前記第1乃至第4のレベルシフタ26乃至29の出力は、前記直列に接続された第1乃至第4のP型MOSトランジスタ30乃至33のゲートにそれぞれ接続され、 The first, to the power supply terminal of the third level shifter 26, the output V PP of the writing power is connected, the second, the power supply terminal of the fourth level shifter 27, 29, the boosting circuit output V BB is connected, the output of the first to fourth level shifter 26 through 29 are respectively connected to the gates of the first to fourth P-type MOS transistor 30 to 33 connected to said series,
前記直列に接続された第1乃至第4のP型MOSトランジスタ30乃至33のドレイン側の(30側の)電源端子には、前記書き込み用電源の出力V PPが接続され、ソース側の(33側の)の電源端子には、前記昇圧回路の出力V BBが接続され、前記第1、第3のP型MOSトランジスタの基板は、それぞれのドレインに接続され、前記第2、第4のP型MOSトランジスタの基板は、それぞれのソースに接続され、前記第2、第3のP型MOSトランジスタの接続点から前記書き込み用電源の出力電位V PP及び昇圧回路の出力電位V BBのいずれかを出力SWRとして出力する。 Wherein the first to fourth P-type MOS transistor 30 to 33 on the drain side (30 side) power supply terminals which are connected in series, the output V PP of the power supply for writing is connected, the source side (33 the power supply terminal side of) the output V BB of the booster circuit is connected, the first substrate of the third P-type MOS transistor is connected to the drains, the second, fourth P substrate type MOS transistor is connected to a respective source, one of the second, output potential V BB of the output potential V PP and the booster circuit of the power supply for writing from a connection point of the third P-type MOS transistor as output SWR.
【0040】 [0040]
このようにして、MODEが“0”の通常動作モードの場合には、読み出し動作時にSWが“0”となり、SWRにはV CCの昇圧電位V BBが出力され、書き込み動作時にSWが“1”となり、SWRには書き込み電圧V PPが出力される。 In this way, when MODE is in its normal operating mode "0", SW is "0" in the read operation, the boosted potential V BB of V CC is output to the SWR, the SW during the write operation "1 ", and the write voltage V PP is output to the SWR.
【0041】 [0041]
また、MODEが“1”のテストモードの場合には、SWRには書き込み電圧V PPが出力され、先にのべたようにV PPは外部で任意の値に設定することができるので、これをワード線及びレファレンスワード線に付与することにより、UV消去後のセルのしきい値をモニターすることができる。 Further, when MODE is test mode "1", the SWR is output write voltage V PP, since V PP as previously described may be set to any value outside this by applying to the word lines and the reference word line, it is possible to monitor the threshold value of the cell after UV erasure.
【0042】 [0042]
次に、図3を用いてセル電流I cellとワード線の電圧レベルV との関係について説明する。 Next, the relationship between the voltage level V g of the cell current I cell and the word line is described with reference to FIG. なお、セル電流I cellがゼロとなるV の値がセルのしきい値V thに相当する。 Note that the value of V g the cell current I cell is zero corresponds to the threshold V th of the cell.
【0043】 [0043]
前述のようにワード線の電圧レベルV を任意に設定可能とすることにより、通常の読み出し時におけるワード線の電圧レベルV より低い電圧で、換言すれば読み出しマージンをより厳しくした条件で、UV消去後にセルの浮遊ゲートに残留した注入電子によるしきい値の僅かな変化を読み出し、UV消去後のしきい値をベリファイすることができる。 With arbitrarily set the voltage level V g of the word line as described above, at a lower voltage level V g of the word line in the normal read voltage, a more stringent the conditions the readout margin in other words, reading a slight change in threshold due to injected electrons remaining in the floating gate of the cell after UV erasure, it is possible to verify the threshold after UV erasure.
【0044】 [0044]
図3において、横軸はワード線に印加する電圧レベルV (ゲート電圧)、縦軸はセル電流I cell (ドレイン電流)である。 3, the horizontal axis represents the voltage level V g (gate voltage) applied to the word line, the vertical axis represents the cell current I cell (drain current). 実線は“1”書き込みセルとレファレンスセルのゲート電圧とドレイン電流との関係を模式的に示している。 Solid line schematically shows the relationship between the gate voltage and the drain current of the "1" write cells and reference cells. 両者の中性しきい値は設計上等しくされているので、横軸のP点で共にドレイン電流が立ち上がるが、先に述べたように、レファレンスセルに比べて“1”書き込みセルのトランスコンダクタンスg が大きいため、“1”書き込みセルがより急峻なドレイン電流I cellの立ち上がりを示す。 Since they neutral threshold is equal design, but are both the drain current rises at a point P on the horizontal axis, as previously described, the "1" write cells compared to reference cell transconductance g since m is large, "1" write cell indicates the rise of the steeper the drain current I cell.
【0045】 [0045]
これに対して図3に破線で示す“0”書き込みセルは、浮遊ゲートに電子が注入されるので、“1”書き込みセルに比べてしきい値が正の方向にシフトし、ドレイン電流の立ち上がりがQ点に移動する。 The "0" write cells shown by broken lines in FIG. 3 with respect to this, the electrons are injected into the floating gate, "1" is shifted threshold in the positive direction as compared to the write cell, the rise of the drain current but to move to the Q point. しかし、トランスコンダクタンスg の値には変化がないので、“0”書き込みセルのドレイン電流と“1”書き込みセルのドレイン電流とは、PからQへの平行移動の関係になる。 However, since no change in the value of the transconductance g m, "0" and the drain current of the write cell and the drain current of the "1" write cell, the relation of the translation-to-Q P. なお、図3の横軸の点Pと点Qの電圧の値は、それぞれレファレンスセルの中性しきい値と“0”書き込みメモリセルのしきい値に相当する。 Note that the value of the voltage of the P and the point Q point on the horizontal axis in FIG. 3, corresponds to the threshold of the neutral threshold and "0" write memory cells of the reference cell, respectively.
【0046】 [0046]
図3において、前述のようにワード線のレベルを任意に設定可能とすることにより、通常の読み出し時におけるワード線レベルより低い電位でのベリファイを行うことが可能になる。 3, by enabling arbitrarily set the level of the word line as described above, it is possible to perform the verification at lower than the word line level in a normal read potential. このとき、読み出し時におけるリードセル側のビット線とレファレンスセル側のビット線とに流れる電流(両セルのドレイン電流)の差と、ベリファイ時における前記電流の差が、それぞれ縦の矢印R、Vで示されている。 In this case, the difference between the currents flowing through the bit line of the read cell side of the bit line and the reference cell side at the time of reading (the drain current of the two cells), the difference of the current at the time of verification, each vertical arrow R, with V It is shown.
【0047】 [0047]
このとき、前記“1”書き込みセル(消去状態が維持されるセル)がUV消去の際、消去状態が不十分であれば、図3の“1”書き込みセルの横軸との交点PがQ側に移動し、これに伴い前記矢印R、Vの長さは共に減少する。 At this time, the "1" when the write cell (cell erase state is maintained) is UV-erased, if insufficient erase state, the intersection P between the lateral axis of the "1" write cell of FIG. 3 Q move to the side, the arrow R, the length of the V decreases both accordingly. このとき、ベリファイ時におけるリードセルとレファレンスセルの電流の差を示す矢印Vの減少率の方が、読み出し時におけるリードセルとレファレンスセルの電流の差を示す矢印Rの減少率に比べて大きい。 In this case, towards the reduction rate of the arrow V indicating the difference between the currents of the read cell and the reference cell at the time of verification, greater than the reduction rate of the arrow R showing the difference between the current read cell and the reference cell at the time of reading.
【0048】 [0048]
両者の減少率の相違はベリファイ時のワード線レベルV が小さいほど顕著であり、場合によっては符号の反転を生じることもある。 Differences in both the reduction rate of the pronounced as the word line level V g at the time of verification is small, in some cases, may cause reversal of the sign. このことから、ベリファイ時のワード線レベルを小さくするほど、UV消去における消去状態が不十分なセルをベリフアイ動作により検出し易くなることがわかる。 Therefore, the smaller the word line level of the verify, it is understood that the easily detected by an erase state Berifuai operate insufficient cells in UV erase.
【0049】 [0049]
以上のべたように、リードセルとレファレンスセルに流れるセル電流の差に着目すれば、間接的にセルのしきい値をモニターすることが可能となり、また、読み出し電圧に比べてベリファイ電圧を低くすることにより、リードセルに生じた僅かなしきい値の増加を極めて高い感度でモニターすることができる。 As mentioned above, when attention is paid to the difference between the cell current flowing in the read cell and the reference cell, indirectly it is possible to monitor the threshold value of the cell, also lowering the verify voltage than the read voltage Accordingly, it is possible to monitor a very high sensitivity slight increase in the threshold caused to read cell. すなわち、UV消去後において、しきい値が読み出しマージンの直近にある不完全な消去状態のセルの存在を容易に判別することができるので、消去不良セルによる読み出し不良の発生や、過剰書き込み等を未然に防止することができる。 That is, after the UV-erased, the threshold can easily determine the presence of incomplete erase state cell in the last read margin, the or generating read failure due erased defective cell overerasing like it is possible to prevent in advance.
【0050】 [0050]
さらに、図4に示すように、前記MODE信号が“1”のときにレファレンスセル側の選択信号を非選択とする回路と組み合わせることにより、レファレンスセルのしきい値ばらつきの影響がなくなり、純粋にリードセルのしきい値に対応したセンスアンプの入力データが得られる。 Furthermore, as shown in FIG. 4, by combining the circuit for a non-selected selection signal of the reference cell side when the MODE signal is "1", there is no influence of variation in threshold values ​​of the reference cell, purely input data of the sense amplifier corresponding to the threshold of the read cell can be obtained.
【0051】 [0051]
すなわち図4において、MODE信号が“1”であれば、NORゲート24の出力は“0”となり、レファレンスセルワード線選択回路17の出力はメモリ面A、Bの選択信号SLCT と無関係になる。 That is, in FIG. 4, when the MODE signal is "1", the output of NOR gate 24 is "0" and the output of the reference cell word line selection circuit 17 becomes independent of the memory plane A, the select signal SLCT 1 of B .
【0052】 [0052]
また、MODE信号が“0”であれば、前記選択信号SLCT がレファレンスセルワード線選択回路17とレベルシフタ18とを介してレフアレンスワード線6aを選択する。 Also, MODE signal if "0", the selection signal SLCT 1 selects the reflex Allen Seward line 6a via the reference cell word line selection circuit 17 and the level shifter 18.
【0053】 [0053]
レファレンスワード線が非選択となれば、センスアンプ10はシングルエンド型増幅器として動作するので、リードセルのしきい値のみに対応した出力が得られる。 If the reference word line and the unselected sense amplifier 10 so operates as a single-ended amplifier, an output corresponding to only the threshold value of the read cell can be obtained. このようにすれば、UV消去後におけるわずかなしきい値シフトを容易にモニターできるばかりでなく、とくに“0”書き込み側(セルのしきい値が高い側)においてもレファレンスセルの影響がなくなり、“0”書き込み状態のベリファイを正確に行うことが可能になる。 In this way, not only can easily monitor a slight threshold shift after UV erasing, especially "0" also eliminates the influence of the reference cell in the write side (the threshold value of the cell is higher side), " 0 "it becomes possible to accurately verify the writing state.
【0054】 [0054]
なお本発明は上記の実施の形態に限定されることはない。 It should be noted that the present invention is not limited to the above embodiment. 例えば第1の実施の形態において、2値データの書き込み、読み出し動作するEPROMについて説明したが、本発明の電源切り替え回路を変形すれば、多値データについても同様に動作するEPROMを提供することができる。 In example first embodiment, the writing of binary data has been described EPROM operating read, if modified power switching circuit of the present invention, to provide a EPROM that operates analogously true for multi-level data it can. また前記電源切替え回路のレベルシフタは反転論理である場合について説明したが、P型MOSトランジスタをN型に変更すれば、非反転論理のレベルシフタを用いることができる。 The level shifter of the power supply switching circuit has been described which is an inverted logic, by changing the P-type MOS transistor to the N-type, it is possible to use a non-inverted logic level shifter.
【0055】 [0055]
また、第1の実施の形態において、UV消去後のしきい値変化をモニターする場合について説明したが、必ずしもUV消去に限定されるものではない。 Further, in the first embodiment has explained the case to monitor the threshold changes after UV erasure, not necessarily limited to the UV-erased. 電気的消去可能なEEPROM (Electrically Erasable and Programmable Read Only Electrically erasable EEPROM (Electrically Erasable and Programmable Read Only
Memory)の場合にも同様に実施することができる。 In each case as Memory) may be carried out in the same manner.
【0056】 [0056]
また、第1の実施の形態において、NOR型のセルアレイを有する場合について説明したが、周辺回路を変更すれば本発明の読み出し動作をNAND型のセルアレイに適用することができる。 In the first embodiment, the description has been given of the case having a cell array of the NOR type, can be applied read operation of the present invention by changing the peripheral circuit in the NAND cell array. その他本発明の要旨を逸脱しない範囲で種々変形して実施することができる。 It can be modified in various ways without departing from the scope of the other present invention.
【0057】 [0057]
【発明の効果】 【Effect of the invention】
上述したように本発明のEPROMによれば、低い電源電圧・低消費電力で動作可能な不揮発性半導体メモリ、特に昇圧回路により供給される昇圧電源でワード線を駆動し、プリチャージ/ディスチャージ方式により読み出しを行うメモリにおいて、ワード線の電位を外部より任意に与えることが可能となり、ワード線の電位を任意に設定して読み出すことにより、間接的にセルのしきい値をモニターすることが可能となり、例えばUV消去後のセルのしきい値ばらつきによる読み出し不良セルを正確に選別することができる。 According to the EPROM of the present invention as described above, the operation nonvolatile semiconductor memory with low power supply voltage and low power consumption, in particular a word line driven by the boosted power supplied by the boost circuit, the precharge / discharge scheme in the memory to be read, it is possible to give a potential of the word line arbitrarily from the outside, by reading and setting the potential of the word line optionally, indirectly possible to monitor the threshold value of the cell and becomes , for example it can be sorted accurately read defective cell by a threshold variation of the cells after UV erasure.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の第1の実施の形態に係るEPROMの回路構成を示す図。 Diagram illustrating a circuit configuration of the EPROM according to the first embodiment of the present invention; FIG.
【図2】本発明の電源切換え回路の構成を示す図。 It shows a configuration of a power supply switching circuit of the present invention; FIG.
【図3】セル電流とワード線レベルとの関係を示す図。 FIG. 3 shows the relationship between the cell current and the word line level.
【図4】レファレンスワード線を非選択とする回路の部分構成図。 Figure 4 is a partial block diagram of a circuit for a non-selected the reference word line.
【図5】従来のEPROMのセルアレイとセンスアンプの構成を示す図。 5 is a diagram showing a configuration of a cell array and a sense amplifier of a conventional EPROM.
【符号の説明】 DESCRIPTION OF SYMBOLS
1…I型トランジスタ2…カラムセレクトトランジスタ3…リードセル群4…レファレンスセル群5…ディスチャージトランジスタ6…ワード線6a…レフアレンスワード線7…ソース線8…ビット線9…プリチャージトランジスタ10…センスアンプ11…メモリ面A 1 ... I-type transistor 2 ... column select transistors 3 ... read cell group 4 ... reference cell group 5 ... discharge transistor 6 ... word lines 6a ... reflex Allen Seward lines 7 source line 8 ... bit line 9 ... precharge transistors 10 ... sense amplifier 11 ... memory surface A
12…メモリ面B 12 ... memory surface B
13…カラムデコーダ14、16、18…レベルシフタ15…ローデコーダ17…レファレンスセルのワード線選択回路19…プリチャージ信号生成回路20…バイアス回路21…ディスチャージ信号生成回路。 13 ... column decoder 14, 16, 18 ... level shifter 15 ... word line selection circuit 19 ... precharge signal generation circuit 20 ... bias circuit 21 ... discharge signal generating circuit of the row decoder 17 ... reference cell.
22…昇圧回路23…電源切り替え回路25…インバータ26…NOR回路26〜29…レベルシフタ30〜33…PMOSトランジスタ 22 ... boosting circuit 23 ... power supply switching circuit 25 ... inverter 26 ... NOR circuit 26 to 29 ... a level shifter 30 to 33 ... PMOS transistor

Claims (3)

  1. データ記憶用のメモリセルがm行、n列(m,nは1以上の整数)に配置されたリードセルアレイと、 Memory cells m rows for storing data, n columns (m, n is an integer of 1 or more) and a lead cell arrays arranged in,
    選択時にオン状態となるレファレンス用のn個のメモリセルからなる1行のレファレンスセルと、 1 line and reference cell of n memory cells for reference and which is turned ON when selected,
    前記リードセルアレイにおける同一行のリードセルの制御ゲートに、それぞれ共通に接続されたm本のワード線と、 The control gate of the read cell in the same row in the read cell array, and m word lines that are respectively connected in common,
    前記1行のレファレンスセルの制御ゲートに、共通に接続された1本のレファレンスワード線と、 The control gate of the reference cell of the first row, one a reference word line connected in common,
    読み出し時に前記ワード線、及びレファレンスワード線に昇圧電位を付与する昇圧回路と、 A booster circuit for applying a boosted potential to the word lines, and reference word line during a read,
    前記ワード線、及びレファレンスワード線の電源として、前記昇圧回路の出力電位と書き込み用電源からの出力電位とを切換える電源切換え回路とを具備し、 Said word line, and as a power source of the reference word lines, comprising a power source switching circuit for switching the output potential of the output potential and the writing power of the booster circuit,
    前記電源切換え回路は、 書き込み動作を除く動作期間において、前記書込み用電源からの任意の値に設定可能な電位を出力するテストモードを備え、 The power switching circuit is in the operation period excluding the write operation, Bei example a test mode for outputting a settable potential to any value from the write power,
    前記テストモードにおいて、前記レファレンスワード線を非選択状態にする制御回路を具備することを特徴とする不揮発性半導体メモリ。 In the test mode, the non-volatile semiconductor memory characterized by comprising a control circuit for the reference word line to a non-selected state.
  2. 前記不揮発性半導体メモリは、フリップフロップ型のセンスアンプを具備し、プリチャージされたビット線電圧のディスチャージにおける電圧変化を検出することにより、読み出し動作を行うことを特徴とする請求項1に記載の不揮発性半導体メモリ。 The non-volatile semiconductor memory comprises a flip-flop type sense amplifier by detecting the voltage change at the discharge of the precharged bit line voltage, according to claim 1, characterized in that the read operation non-volatile semiconductor memory.
  3. 前記電源切替え回路は、読み出し動作と書き込み動作とを切り換える切替え信号及び前記テストモードを選択するモード信号を入力する2入力NOR回路と、前記2入力NOR回路の出力に、インバータを介して並列に接続された第1、第2のレベルシフタと、前記2入力NOR回路の出力に並列に接続された第3、第4のレベルシフタと、直列に接続された第1乃至第4のMOSトランジスタとからなり、 The power switching circuit includes a two-input NOR circuit for inputting a mode signal for selecting the switching signal and the test mode switching between read and write operations, the output of the 2-input NOR circuit, connected in parallel via the inverter the first consists of a second level shifter, the two-input NOR circuit 3 is connected in parallel to the output of a fourth level shifter, the first to fourth MOS transistors connected in series, which is,
    前記第1、第3のレベルシフタの電源端子には、前記書き込み用電源が接続され、前記第2、第4のレベルシフタの電源端子には、前記昇圧回路の出力が接続され、前記第1乃至第4のレベルシフタの出力は、前記直列に接続された第1乃至第4のMOSトランジスタのゲートにそれぞれ接続され、 The first, to the power supply terminal of the third level shifter, the power for writing is connected, the second, the power supply terminal of the fourth level shifter, the output of the booster circuit is connected, the first to the output of the fourth level shifter is connected to the gates of the first to fourth MOS transistors connected in the series,
    前記直列に接続された第1乃至第4のMOSトランジスタのドレイン側の電源端子には、前記書き込み用電源の出力が接続され、前記直列に接続された第1乃至第4のMOSトランジスタのソース側の電源端子には、前記昇圧回路の出力が接続され、 To the power supply terminal on the drain side of the first to fourth MOS transistors connected to the series, the output of the write power source is connected, first to the source side of the fourth MOS transistor connected to the series the power supply terminal, an output of the booster circuit is connected,
    前記第1、第3のMOSトランジスタの基板は、それぞれのドレインに接続され、前記第2、第4のMOSトランジスタの基板は、それぞれのソースに接続され、前記第2、第3のMOSトランジスタの接続点から前記書き込み用電源の出力電位及び昇圧回路の出力電位のいずれかを出力することを特徴とする請求項1又は2に記載の不揮発性半導体メモリ。 Said first substrate of the third MOS transistor is connected to the drains, the substrate of the second, fourth MOS transistor is connected to the respective sources, of the second, third MOS transistor the nonvolatile semiconductor memory according to claim 1 or 2, characterized in that outputs one of the output potential of the output potential and the step-up circuit of the power supply for writing from the connection point.
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