JP3557975B2

JP3557975B2 - Signal switching circuit and signal switching method

Info

Publication number: JP3557975B2
Application number: JP35513999A
Authority: JP
Inventors: ウエハラクリントン; ユーチアングクアング
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1998-12-14
Filing date: 1999-12-14
Publication date: 2004-08-25
Anticipated expiration: 2019-12-14
Also published as: JP2000324135A

Description

【０００１】
【発明の属する技術分野】
本発明は、異なる信号レートを有するディジタル信号の生成と切り替えを行なう信号切り替え回路及び信号切り替え方法に関する。より具体的に、本発明は高信号レートを有するディジタル信号を符号化して符号化された信号を生成することに関し、さらにそうした信号を低信号レートを有するアービトレーション信号と同じ信号線に切り替えることに関する。
【０００２】
【従来の技術】
近年のエレクトロニクスで、様々な信号タイプを生成する集積回路は普通である。集積回路は、例えば、高信号レートで情報を伝えるデータ信号を生成し、実質的に低信号レートを有すると共に他の装置を制御するのに役立つアービトレーション信号を生成することもできる。実質的に異なる信号レートを有する信号が同じ信号経路を活用する場合、信号レートの差が原因で様々な問題が生じることがある。例えば、一般にグリッチ（ｇｌｉｔｃｈ，不調）として知られる疑似信号は信号レートの差が原因で信号経路上の出力信号に発生する。
【０００３】
とりわけ重要な一例は、ＩＥＥＥ規格１３９４に準拠して様々な部品を相互接続するバスを用いたコンピュータシステムにおいて発生する。この文脈において、高信号レートを有する信号は、およそ１００ＭＨｚから３００ＭＨｚの範囲の信号レートでデータを伝送するデータ信号を含み、また受信装置がデータ信号との同期を維持するために用いる信号レートがデータ信号とほぼ同じストローブ信号（ｓｔｒｏｂｅｓｉｇｎａｌ，ストロボ信号、以下同様）を含むこともある。低信号レートを有する信号には、ほぼ５０ＭＨｚの信号レートを有するアービトレーション信号がある。そのようなアービトレーション信号はバスの動作やバスに接続された装置の動作を制御できるようにＩＥＥＥ規格１３９４に指定されている。
【０００４】
【発明が解決しようとする課題】
異なる信号レートを有する信号を同じ信号経路に切り替える従来からの手法の一つは、伝統的なマルチプレクサを用いて信号の信号ソースを信号経路に接続することである。信号ソース間の信号レートの最大差がおよそ１００ＭＨｚを超える場合は、この伝統的な手法では正常に動作しない。信号レートの差が原因でマルチプレクサが出力でグリッチを発生させるのが普通である。グリッチはデータ信号の一部と解釈されるかもしれないが、その結果データエラーを発生させることがある。マルチプレクサがアービトレーション信号をバスに切り替えるときに生じるグリッチはアービトレーション信号の一部と解釈されるかもしれないが、それが原因で受信装置に誤動作が生じることがある。グリッチは切り替わった信号の始まりに或いは始まり近くに発生するので、信号タイプ間の遷移を示すＩＥＥＥ規格１３９４で必要とされる様々な信号のプレフィックスなどといった信号のプレフィックスと干渉してしまうことがある。
【０００５】
この分野での更なる問題は、ＩＥＥＥ規格１３９４に規定されているストローブ信号を生成するための伝統的な非メモリレス符号化回路及び方法によりデータ信号やストローブ信号に生じる１サイクルの遅延である。より具体的に、ＩＥＥＥ規格１３９４は再帰によってデータ信号を符号化してストローブ信号を生成する伝統的なエンコーダを記述している。この伝統的なエンコーダでは、データ信号が第１のＸＯＲゲートの入力の一つと第１のＤフリップフロップのＤ入力に供給される。第１ＤフリップフロップのＱ出力から供給された遅延データ信号は第１のＸＯＲゲートの他の入力にフィードバックされ、第１のＸＯＲゲートの出力が第２のＸＯＲゲートの第１入力を駆動する。第２のＸＯＲゲートの出力が第２ＤフリップフロップのＤ入力を駆動する。第２ＤフリップフロップのＱ出力はストローブ信号を供給する。／Ｑ出力は第２ＸＯＲゲートの第２出力にフィードバックされる反転されたストローブ信号を供給する。両Ｄフリップフロップは共に同じクロック信号によってクロッキングされる。
【０００６】
明らかに、この符号化はＤフリップフロップの動作のために再帰的である。符号化には２つのソースからのフィードバックが必要である。さらに、データ信号はストローブ信号を生成するにあたり少なくとも１クロックサイクル遅延していなければならないが、バスに供給されるデータ信号は実際には遅延データ信号で、それは少なくとも完全に１クロックサイクル遅れた元々のデータ信号のコピーである。このレイテンシー（ｌａｔｅｎｃｙ，待ち時間、以下同様）がさらに加わることによりバスに接続された他の装置へのデータの伝送が遅くなるので、非常に好ましくない。
【０００７】
従ってエレクトロニクスの技術分野において実質的に異なる信号レートで信号を供給する信号ソースに信号経路を接続する改善された回路及び改善された方法が常に必要とされている。そうした回路及び方法は出力グリッチがスイッチング動作中生じないようにするのが好ましい。そうした回路及び方法はＩＥＥＥ規格１３９４に準拠して実現され、２００ＭＨｚを超えるデータ信号及びストローブ信号の信号レートをサポートすることが非常に好ましい。改善されたスイッチング回路は集積回路（ＩＣ）チップ上の出力バッファを駆動するのに必要である。そのように改善された回路は実現するにあたりＩＣチップ上の所要空間が最小限で済むのが好ましい。
【０００８】
ディジタル信号を並列に符号化する改善されたエンコーダ及び符号化の方法に対するニーズもある。そのようなエンコーダ及び符号化の方法はＩＥＥＥ規格１３９４に準拠してストローブ信号を生成するように実現できるのが好ましい。データ信号及びストローブ信号のレイテンシーを最小限に抑えるために、再帰を用いずにそうしたストローブ信号を生成するのが好ましい。さらに、エンコーダの実施例が少なくとも一つはレイテンシーのペナルティを生じさせることなくＩＥＥＥ規格１３９４に準拠したストローブ信号を供給するのが非常に好ましい。
【０００９】
実質的に異なる信号レートを有するディジタル信号間のスイッチング動作をサポートする改善された回路並びに改善された方法を開示する。この改善された回路並びに方法は、ＩＥＥＥ規格１３９４に準拠してデータ信号或いはストローブ信号とアービトレーション信号の信号ソース間でバスを切り替えるのにとりわけよく適している。この改善された回路は集積回路（ＩＣ）チップ上に最小限度の空間を用いて実現でき、スイッチングされた信号間の信号レートの差が５０ＭＨｚを超える場合でもスイッチング動作中にグリッチが発生するのを防ぐことができるので有益である。この改善された回路では多数のトランジスタや他の構成素子を作る必要がなく、規格品の論理ゲートやシフトレジスタを用いて実現することができるので都合がいい。
【００１０】
【課題を解決するための手段】
本願の１つの態様によれば、ＩＥＥＥ規格１３９４に準拠するデータ信号又はストローブ信号などといった第１ディジタル信号とＩＥＥＥ規格１３９４に準拠するアービトレーション信号といった第２ディジタル信号との間の切り替えを行なうマルチプレクサは、第１ディジタル信号を指定する第１状態と第２ディジタル信号を指定する第２状態とを有する制御信号に応答する。マルチプレクサは制御器を含み、制御器は制御信号を受け取る入力と、制御信号が第１状態を達成すると実質的に始まり制御信号が第２時間間隔の間第２状態のとどまった後終了する第１時間間隔に第３状態をアサートする第１出力と、制御信号が第２状態を達成すると実質的に始まり制御信号が第４時間間隔の間第１状態にとどまった後終了する第３時間間隔に第４状態をアサートする第２出力とを有する。マルチプレクサはまた第１スイッチを備え、第１スイッチは第１ディジタル信号を受け取る入力と、制御器の第１出力に結合された制御端子と、第３状態がアサートされている間に第１ディジタル信号を表す第１中間信号を供給する出力とを有し、マルチプレクサはさらに第２スイッチを備え、第２スイッチは第２ディジタル信号を受け取る入力と、制御器の第２出力に結合された制御端子と、第４状態がアサートされている間に第２ディジタル信号が表す第２中間信号を供給する出力とを有し、マルチプレクサはさらに出力を備え、出力は出力信号を供給できるように第１スイッチの出力及び第２スイッチの出力に結合される。
【００１１】
本願の別の態様によれば、第１ディジタル信号を受け取る第１入力と、第２ディジタル信号を受け取る第２入力と、入力のうちの選択された一つに応答して出力信号を供給する出力を含むマルチプレクサは、第１及び第２のディジタル信号間に実質的な信号レートの差があった場合それが原因でグリッチが出力信号に発生するのを防ぐ手段に結合される。
【００１２】
本願のまた別の態様によれば、第１ディジタル信号を指定する第１状態と第２ディジタル信号を指定する第２状態とを有する制御信号に応答して第１ディジタル信号の第２ディジタル信号との多重化を制御するディジタル制御装置を開示している。ディジタル制御装置は遅延素子を具備し、遅延素子は制御信号を受け取る入力を有すると共に制御信号の各状態遷移後の第１時間間隔の経過を示す遅延信号を供給する出力を有し、ディジタル制御装置は第１ゲートを具備し、第１ゲートは制御信号を受け取る第１入力と遅延信号を受け取れるように遅延素子の出力に結合された第２入力を有すると共に制御信号が第１状態に到達すると実質的に始まり第１時間間隔の間第２状態にとどまった後終了する第２時間間隔中に第３状態をアサートする出力を有し、ディジタル制御装置はさらに第２ゲートを具備し、第２ゲートは制御信号を受け取る第１入力と遅延信号を受け取れるように遅延素子の出力に結合された第２入力を有すると共に制御信号が第２状態を達成すると実質的に始まり第１時間間隔の間第１状態にとどまった後終了する第３時間間隔に第４状態をアサートする出力を有する。
【００１３】
本願のまた別の態様によれば、第１ディジタル信号を指定する第１状態と第２ディジタル信号を指定する第２状態とを有する制御信号に応答して第１ディジタル信号の第２ディジタル信号との多重化を制御するディジタル制御装置を開示している。ディジタル制御器は遅延素子を具備し、遅延素子は制御信号を受け取る入力を有し、制御信号の第１状態から第２状態への各遷移後の第１時間間隔の経過を示す第１遅延信号を供給する第１出力と、制御信号の第２状態から第１状態への各遷移後の第２時間間隔の経過を示す第２遅延信号を供給する第２出力を有し、ディジタル制御器はまた第１ゲートを有し、第１ゲートは制御信号を受け取る第１入力と、遅延信号を受け取れるように遅延素子の出力に結合された第２入力を有し、制御信号が第１状態を達成すると実質的に始まり制御信号が第１時間間隔の間第２状態にとどまった後終了する第３時間間隔中に第３状態をアサートする出力を有し、ディジタル制御器はさらに第２ゲートを有し、第２ゲートは制御信号を受け取る第１入力と、遅延信号を受け取れるように遅延素子の出力に結合された第２入力を有し、制御信号が第２状態を達成すると実質的に始まり第２時間間隔の間第１状態にとどまった後終了する第４時間間隔中に第４状態を供給する出力を有する。
【００１４】
本願のまた別の態様によれば、異なる信号レートを有する信号間のスイッチング法を開示している。この方法は第１状態と第２状態との間に複数の遷移を有する制御信号を用いる。この方法は、第１の信号レートを有する第１ディジタル信号を受け取り、その第１の信号レートとは異なる第２の信号レートを有する第２ディジタル信号を受け取り、状態間の遷移の一つで制御信号を受け取ることからなる。状態間の遷移の一つに応答して、この方法では或る時間間隔の間第１及び第２両方のディジタル信号に応答して出力信号を供給し、その後第１或いは第２いずれかのディジタル信号に応答して出力信号を供給する。この方法の実施例の一つでは、制御信号が第１状態にある間に第１ディジタル信号を供給し、そして制御信号が第２状態にある間に第２ディジタル信号を供給することによってこれを実現する。
【００１５】
本願のまた別の態様によれば、異なる信号レートを有する信号間のスイッチング法は、第１の信号レートを有する第１ディジタル信号を受け取り、第１の信号レートとは異なる第２の信号レートを有する第２ディジタル信号を受け取り、第１ディジタル信号を指定する第１状態と第２ディジタル信号を指定する第２状態とを有する制御信号を受け取ることからなり、さらにこの方法は、制御信号が第１状態にある間と制御信号の第１状態から第２状態への遷移後の第１時間間隔中に第１ディジタル信号に応答して第１出力信号を供給し、制御信号が第２状態にある間と制御信号の第２状態から第１状態への遷移後の第２時間間隔中に第２ディジタル信号に応答して第２出力信号を供給することからなる。
【００１６】
本願のまた別の態様によれば、第１入力と、第２入力、出力、及び出力に対する入力の接続切り替えを行なう制御端子を有するマルチプレクサのスイッチング法を開示している。この方法は、第１入力に第１ディジタル信号を供給し、第１ディジタル信号の第１部分と実質的に一致する第２信号を第２入力に供給し、さらに第１入力が第１ディジタル信号を受け取り且つ第２入力が第２信号を受け取っている間に、制御端子に制御信号を供給し、それによりマルチプレクサが出力に対する入力の接続切り替えを行なうようにしてなる。
【００１７】
改善されたスイッチング回路及び方法の様々なそしてまた別の実施例の様々な特徴は以下に述べる説明並びに添付の図面を参考にすることによりさらにより一層理解できるであろう。図面では類似の要素に類似の参照番号を付けている。以下の説明及び図面の内容はあくまで例として記載しているのであって、本願の範囲を限定すると解釈されてはならない。
【００１８】
【発明の実施の形態】
ディジタル信号を符号化する回路及び方法の様々な実施例を開示する。ディジタル信号のビットを並列に符号化して符号化動作のレイテンシーを短縮できるので有益である。信号経路にグリッチを発生させることなく高信号レートを有する信号を低信号レートを有する別の信号と同じ信号経路に切り替える回路及び方法も明らかにする。様々な信号間で信号レートに５０ＭＨｚ以上の差がある場合でも、グリッチを防ぐことができる。ＩＥＥＥ規格１３９４に準拠して、データ信号を符号化してストローブ信号を生成し、そうした信号をアービトレーション信号と同じ信号経路に供給できる様々な回路及び方法は非常に有益である。ＩＥＥＥ規格１３９４は参照することにより本書の一部をなすこととする。
【００１９】
図１に、再帰によってデータ信号を符号化してストローブ信号を生成するＩＥＥＥ規格１３９４に指定された伝統的なエンコーダ２０の概略図を示す。伝統的なエンコーダ２０は第１及び第２のＸＯＲゲート２２，２６を含み、第１及び第２のＤフリップフロップ２４，２８を含む。Ｄフリップフロップ２４，２８はともに線ＣＬＫのクロック信号でクロッキングされる。入力データ信号（ｄ_０，ｄ_１，ｄ_２，．．．，ｄ_ｍ）は線ＤＡＴＡで第１のＸＯＲゲート２２の第１入力に、そして第１Ｄフリップフロップ２４のＤ入力に直列に供給される。ここで、指数ｍは整数で、各項ｄ_ｍはビットを表す。クロックサイクルにつき入力データ信号の１ビットが供給される。遅延出力データ信号（ｄ’_０＝ｄ_０，ｄ’_１＝ｄ_１，．．．，ｄ’_ｍ＝ｄ_ｍ）が第１Ｄフリップフロップ２４のＱ出力から線ＤＡＴＡ’で供給される。遅延出力データ信号の各ビットｄ_ｉは対応する入力データ信号のビットｄ_ｉの受け取り後１クロックサイクルで生成されることに注目している。遅延の出力データ信号ｄ’_０，ｄ’_１，．．．，ｄ’_ｍは第１ＸＯＲゲート２２の第２入力にフィードバックされ、第１ＸＯＲゲート２２の出力は第２ＸＯＲゲート２６の第１入力を駆動する。第２ＸＯＲゲート２６の出力が第２Ｄフリップフロップ２８のＤ入力を駆動する。第２Ｄフリップフロップ２８のＱ出力は線ＳＴＲＯＢＥでストローブ信号（ｓ_０，ｓ_１，ｓ_２，．．．，ｓ_ｍ）を供給する。第２Ｄフリップフロップ２８の／Ｑ出力は反転されたストローブ信号を供給し、それは第２ＸＯＲゲート２６の第２入力にフィードバックされる。
【００２０】
エンコーダ２０によって提供される符号化は次のように表すことができる。
【００２１】
ｓ_０＝ｄ_０（方程式１）
ｓ_１＝（ｄ_１ＸＯＲｄ_０）ＸＯＲ／ｓ_０（方程式２）
ｓ_２＝（ｄ_２ＸＯＲｄ_１）ＸＯＲ／ｓ_１（方程式３）
．．．
ｓ_ｍ（ｄ_ｍＸＯＲｄ_ｍ−１）ＸＯＲ／ｓ_ｍ−１（方程式４）
ここで、指数ｍは整数。例えば、ストローブビットｓ_１を生成するには、入力Ｄからデータビットｄ_１がそしてＤフリップフロップ２４のＱ出力からデータビットｄ_０がＸＯＲゲート２２に供給されてビット（ｄ_１ＸＯＲｄ_０）が生成される。その生成されたビット（ｄ_１ＸＯＲｄ_０）と反転されたストローブビット／ｓ_０は次に第２ＸＯＲゲート２６に送られてビット（ｄ_１ＸＯＲｄ_０）ＸＯＲ／ｓ_０が生成される。その生成されたビット（ｄ_１ＸＯＲｄ_０）ＸＯＲ／ｓ_０は次に第２Ｄフリップフロップ２８のＤ入力に供給される。クロック線ＣＬＫの次のクロックサイクル中その生成されたビット（ｄ_１ＸＯＲｄ_０ＸＯＲ／ｓ_０）は第２Ｄフリップフロップ２８のＱ出力からストローブビットｓ_１として供給される。各ストローブビットｓ_ｉは対応する遅延出力データ信号のビットｄ’_ｉとして同じサイクルで供給される。
【００２２】
伝統的なエンコーダ２０で提供される符号化はＤフリップフロップ２４，２８からのフィードバックがあるために再帰的である。ｉ＞０の場合、ストローブビットｓ_ｉは先行するストローブビットｓ_ｉ−１及び先行するデータビットｄ_ｉ−１に依存する。符号化は少なくとも一つのストローブビットが先行データビットに依存するので非メモリレスである。データ信号ｄ_０，ｄ_１，ｄ_２，．．．，ｄ_ｍはストローブ信号ｓ_０，ｓ_１，ｓ_２，．．．，ｓ_ｍを生成するのに１クロックサイクル遅れていなければならない。第１Ｄフリップフロップ２４のＱ出力から線ＤＡＴＡ’に供給された遅延出力データ信号ｄ’_０，ｄ’_１，．．．，ｄ’_ｍは本質的に１クロックサイクル遅れた線ＤＡＴＡの入力データ信号ｄ_０，ｄ_１，ｄ_２，．．．，ｄ_ｍのコピーである。この遅延によって他の装置へのデータの伝送が遅くなるので、非常に好ましくない。さらに、伝統的なエンコーダ２０はデータ信号のビットを並列に符号化することはできず、むしろ複数のゲートを用いて、従って複数のゲート遅延によって、直列にビットごとに符号化しなければならない。これらの問題があるために伝統的なエンコーダ２０を用いる符号化プロセスのスピードが制約される。
【００２３】
伝統的なエンコーダ２０を他の装置と相互接続するのは難しい。例えば、伝統的なエンコーダ２０の出力線ＤＡＴＡ’とＩＥＥＥ規格１３９４に準拠するアービトレーション信号の信号ソースが従来のようにして同じ信号経路に接続されている場合、それらの信号レートに差があるために信号経路でグリッチが発生することがある。従って、データ信号を符号化してストローブ信号を生成し、信号経路でグリッチを発生させることなくアービトレーション信号と同じ信号経路にそうした信号を供給できる改善された回路及び方法が求められている。
【００２４】
図２Ａに、信号レートが実質的に異なる信号の切り替えを行なう改善されたマルチプレクサ１００の実施例のブロック図を示す。改善されたマルチプレクサ１００は第１スイッチ１１０、第２スイッチ１２０、制御器１３０、論理ゲート１４０を含む。改善されたマルチプレクサ１００の電源電圧及び接地電圧は、例えば、それぞれ３ボルト、０ボルト。この改善されたマルチプレクサ１００の実施例では、ＨＩＧＨの状態は電源電圧或いは実質的に電源電圧でアサートされ、ＬＯＷの状態は接地電圧或いは実質的に接地電圧でアサートされる。この実施例のマルチプレクサ１００はＩＥＥＥ規格１３９４に準拠して実現することができる。
【００２５】
電源電圧、接地電圧、ＨＩＧＨ状態、及びＬＯＷ状態は、例えば、システム構成要素の許容差があるので指定した値から変わることがあることに注目している。さらに、改善されたマルチプレクサの別の実施例において、電源電圧及び接地電圧に他の値を用いることができることにも注目している。例えば、電源電圧は代わって５ボルトで、ＨＩＧＨ状態は５ボルトもしくは０ボルトでアサートされるようにしてもいい。
【００２６】
改善されたマルチプレクサ１００の構成要素は次のような属性を有するのが好ましい。第１スイッチ１１０は第１ディジタル信号を受け取る入力（Ａ）と、第１スイッチ１１０を制御する制御端子（Ｎ２）と、出力を有する。この改善されたマルチプレクサ１００の実施例では、第１スイッチ１１０がその制御端子に対してＨＩＧＨ状態をアサートすることによりＯＮになり、その制御端子に対してＬＯＷ状態をアサートすることによりＯＦＦになる。第１スイッチがＯＮになると、第１スイッチ１１０の入力Ａが出力と接続されるので、第１ディジタル信号、すなわちその表現が出力に供給される。第１スイッチ１１０がＯＦＦになると、入力Ａは本質的に出力から切断される。これは、例えば、第１スイッチ１１０がＯＦＦになると出力からＬＯＷ状態をアサートし、もしくはスイッチ１１０の出力からハイインピーダンスを供給することにより実現することができる。実現方法に係わらず、第１スイッチ１１０が安定したＯＦＦの状態から安定したＯＮの状態に、或いはその反対に状態を変えるにはスイッチングタイムが必要である。第２スイッチ１２０は同様に、別のディジタル信号を受け取る入力（Ｂ）と、第２スイッチ１２０を制御する制御端子（Ｎ３）、及び出力を有する。第２スイッチ１２０は第１スイッチ１１０と同じ設計で同じ属性を有するのが好ましく、また同じように制御されるのが好ましい。
【００２７】
制御器１３０は、制御信号を受け取る入力（Ｓ）と、第１出力（Ｏ_１）、及び第２出力（Ｏ_２）を有する。各出力Ｏ_１，Ｏ_２は制御信号の状態に応答する状態でアサートされた中間信号を供給する。より具体的に、制御信号がＬＯＷからＨＩＧＨに状態を変えると、出力Ｏ_１から供給された中間信号が状態をＬＯＷからＨＩＧＨに変化させることによって応答する。これは、例えば、１ナノ秒以下という非常に短い時間間隔で行われるのが好ましい。別の出力Ｏ_２から供給された中間信号は第１スイッチ１１０を安定したＯＮにするのに要するスイッチング時間よりかすかに長い時間間隔の間ＨＩＧＨ状態にとどまり、その後状態をＬＯＷに変化させる。この改善されたマルチプレクサ１００の実施例では、この時間間隔は長さにして約２ナノ秒だが、別の時間間隔を代わりに用いてもいい。制御信号がＨＩＧＨからＬＯＷに状態を変化させると、出力Ｏ_２から供給された中間信号は状態をＬＯＷからＨＩＧＨに変化させることにより応答する。これは、例えば、１ナノ秒以下といった非常に短い時間間隔の中で行われるのが好ましい。別の出力Ｏ_１によって供給された中間信号は第２スイッチ１２０を安定したＯＮにするのに要するスイッチング時間よりかすかに長い時間間隔の間ＨＩＧＨ状態にとどまる。この改善されたマルチプレクサ１００の実施例では、この時間間隔も約２ナノ秒だが、別の時間間隔を代わって用いてもいい。制御信号が状態を変えると、両中間信号が共にＨＩＧＨ状態でアサートされる時間間隔がある。この時間間隔の後で制御信号が再び状態を変化させるまで、中間信号の片方がＬＯＷ状態でアサートされ、他方の中間信号はＨＩＧＨ状態でアサートされる。
【００２８】
論理ゲート１４０は第１入力と、第２入力、及び出力を有する。論理ゲート１４０の出力は改善されたマルチプレクサ１００のために出力信号を供給する。マルチプレクサがスイッチング動作を完了し安定状態に達した後、この出力信号は論理ゲートの２入力の片方でアサートされた状態に応答する。しかしながら、マルチプレクサ１００のスイッチング動作中、しかも安定状態に達する前に、論理ゲート１４０の出力信号、従ってマルチプレクサ１００の出力信号は論理ゲート１４０の入力のそれぞれでアサートされた状態に応答する。
【００２９】
スイッチ１１０，１２０と、制御器１３０、及び論理ゲート１４０は次のように相互接続される。制御器の第１出力Ｏ_１は第１スイッチ１１０の制御端子Ｎ２に結合され、制御器１３０の第２出力は第２スイッチ１２０の制御端子Ｎ３に接続される。スイッチ１１０，１２０の入力はそれぞれ集積回路（ＩＣ）チップのコアといった他の回路（図示せず）から第１及び第２のディジタル信号を受け取る。各スイッチ１１０，１２０の出力は論理ゲート１４０の入力のそれぞれ一つに結合される。論理ゲート１４０の出力は改善されたマルチプレクサ１００の出力から構成される。
【００３０】
この改善されたマルチプレクサ１００の実施例は次のように動作する。第１ディジタル信号は第１スイッチ１１０の入力Ａに供給され、第２ディジタル信号は第２スイッチ１２０の入力Ｂに供給され、制御信号は制御器１３０の入力Ｓに供給される。状態をＬＯＷからＨＩＧＨに変化させる制御信号に応答して、制御器１３０の出力Ｏ_１から供給された中間信号が直ちに状態をＬＯＷからＨＩＧＨに変化させる。これが制御端子Ｎ２でＨＩＧＨ状態をアサートし、それにより第１スイッチ１１０をＯＮにする。その結果、第１スイッチ１１０の出力が第１ディジタル信号を論理ゲート１４０の第１入力に供給する。制御器の動作により、制御器１３０の出力Ｏ_２から供給される中間信号は約２ナノ秒ＨＩＧＨ状態にとどまる。この時間間隔の間、ＨＩＧＨ状態は第２スイッチ１２０の制御端子Ｎ３でアサートされたままになる。これが第２スイッチをＯＮのままにする。その結果、第２スイッチの出力が第２ディジタル信号を論理ゲート１４０の第２入力に供給する。論理ゲート１４０はブール論理演算に従って第１及び第２のディジタル信号を組み合わせて改善されたマルチプレクサ１００の出力信号を生成する。この改善されたマルチプレクサ１００の機能は出力信号のグリッチを防ぐのに非常に有益である。一旦この２ナノ秒の間隔が終了すると、制御器１３０の出力Ｏ_２から供給された中間信号はＨＩＧＨからＬＯＷに状態を変える。これが制御端子Ｎ３でＬＯＷ状態をアサートし、それにより第２スイッチ１２０をＯＦＦにする。第２スイッチがＯＦＦになると、その出力はＬＯＷ状態を（もしくはハイインピーダンスを）アサートし、論理ゲート１４０からの出力信号は論理ゲート１４０の第１入力で受け取った第１ディジタル信号の状態によって決まる。
【００３１】
改善されたマルチプレクサ１００の動作は、制御信号が状態をＨＩＧＨからＬＯＷに変える時、上述した動作に類似している。より具体的に、状態をＬＯＷに変える制御信号に応答して、制御器１３０の出力Ｏ_２から供給された中間信号は直ちに状態をＬＯＷからＨＩＧＨに変える。これが制御端子Ｎ３でＨＩＧＨ状態をアサートし、それにより第２スイッチ１２０をＯＮにする。制御器１３０の動作により、制御器１３０の出力Ｏ_１から供給された中間信号は約２ナノ秒ＨＩＧＨ状態にとどまる。この時間間隔の間、ＨＩＧＨ状態が第１スイッチ１１０の制御端子Ｎ２でアサートされたままになる。これにより第１スイッチはＯＮのままになる。従って、この時間間隔の間に、論理ゲート１４０はブール論理演算に従って第１及び第２のディジタル信号を組み合わせて改善されたマルチプレクサ１００の出力信号を生成する。この改善されたマルチプレクサ１００の機能は出力信号のグリッチを防ぐのに非常に有益である。一旦この約２ナノ秒の間隔が終わると、制御器１３０の出力Ｏ_１から供給された中間信号は状態をＨＩＧＨからＬＯＷに変える。これが制御端子Ｎ２でＬＯＷ状態をアサートし、それにより第１スイッチ１１０をＯＦＦにする。第１スイッチがＯＦＦになると、その出力がＬＯＷ状態を（もしくはハイインピーダンスを）アサートし、論理ゲート１４０からの出力信号は論理ゲート１４０の第２出力で受け取った第２ディジタル信号の状態によって決まる。
【００３２】
図２Ｂに、伝統的な論理ゲートから実質的に作られた改善されたマルチプレクサ２００の別の実施例のブロック図を示す。改善されたマルチプレクサは、第１スイッチ１１０と、第２スイッチ１２０、制御器１３０、及び改善されたマルチプレクサ１００と同じ入出力を有する論理ゲート１４０を含み、改善されたマルチプレクサ１００と実質的に同じように相互接続されている。この改善されたマルチプレクサ２００の実施例において、各スイッチ１１０，１２０はＡＮＤゲートからなり、論理ゲート１４０はＯＲゲートからなり、制御器１３０は以下に述べる特定の構造を有する。改善されたマルチプレクサ２００の電源電圧は３ボルトで、接地電圧０ボルトでいい。ＨＩＧＨ状態は電源電圧或いは実質的に電源電圧でアサートされ、ＬＯＷ状態は接地電圧或いは実質的に接地電圧でアサートされる。他の電源電圧、接地電圧レベルを用いても構わない。電源電圧、接地電圧、ＨＩＧＨ状態、ＬＯＷ状態は改善されたマルチプレクサ１００で指定された値とは異なっていても構わない。
【００３３】
制御端子Ｎ２に対してＬＯＷ状態をアサートすることによって第１スイッチ１１０はＯＦＦにされる。ＬＯＷ状態になると、他の入力でアサートされた状態に係わらず第１スイッチ１１０の出力がＬＯＷ状態をアサートする。第１スイッチは制御端子Ｎ２に対してＨＩＧＨ状態をアサートすることによってＯＮになる。ＨＩＧＨ状態になると、第１スイッチ１１０の出力がその他の出力に対してアサートされた状態をアサートする。第２スイッチ１２０は同様に動作する。
【００３４】
論理ゲート１４０はこの改善されたマルチプレクサ２００の実施例ではＯＲゲートから構成される。まさにスイッチの一つだけがＯＮの時は、ＯＲゲートの入力の一つがＯＦＦになっているスイッチによってアサートされたＬＯＷ信号を受け取り、ＯＲゲートの他の入力はＯＮになっているスイッチから供給されたディジタル信号を受け取る。ＯＲゲートは従ってこのディジタル信号、或いはその表現を、改善されたマルチプレクサ２００の出力信号として供給する。しかしながら、スイッチ１１０，１２０が共にＯＮの時、ＯＲゲートから供給された出力信号はマルチプレクサ２００の入力Ａ及びＢで受け取られた２つのディジタル信号の論理ＯＲである。
【００３５】
この改善されたマルチプレクサ２００の実施例では、制御器１３０は遅延素子１３２と、ＯＲゲート１３４、及びＮＡＮＤゲート１３６から構成される。遅延素子１３２は制御信号を受け取る入力Ｓと、約２ナノ秒遅れた制御信号のコピーを遅延信号として供給する出力を有する。遅延素子１３２の入力ＳはＯＲゲート１３４の第１入力及びＮＡＮＤゲート１３６の第１入力に結合され、遅延素子１３２の出力はＯＲゲート１３４の第２入力及びＮＡＮＤゲート１３６の第２入力に結合される。従って、制御信号が状態をＬＯＷからＨＩＧＨに変えると、ＯＲゲート１３４の第１入力はこのＨＩＧＨ状態を受け取り、ＯＲゲート１３４の出力は直ちにＨＩＧＨ状態をアサートする。しかしながら、制御信号がＨＩＧＨ状態に変化した後約２ナノ秒間、遅延信号はＬＯＷ状態でアサートされ続ける。このＬＯＷ状態はＮＡＮＤゲート１３６の第２入力で受け取られ、そのためにＮＡＮＤゲート１３６の出力がＨＩＧＨ状態をアサートする。約２ナノ秒後に、制御信号及び遅延信号は共にＨＩＧＨ状態でアサートされる。これによりＮＡＮＤゲート１３６の出力がＬＯＷ状態をアサートする。
【００３６】
制御信号が状態をＨＩＧＨからＬＯＷに変えると、ＮＡＮＤゲート１３６の第１入力はこのＬＯＷ状態を受け取り、ＮＡＮＤゲート１３６の出力は従って直ちにＨＩＧＨ状態をアサートする。しかしながら、約２ナノ秒の間、遅延信号はＨＩＧＨ状態でアサートされることになる。このＨＩＧＨ状態がＯＲゲートの第２入力で受け取られ、それによりＯＲゲート１３４の出力がＨＩＧＨ状態をアサートすることになる。約２ナノ秒後に、制御信号及び遅延信号は共にＬＯＷ状態でアサートされる。これによりＯＲゲート１３４の出力がＬＯＷ状態をアサートする。この遅延素子１３２の実施例は制御信号の状態に係わりなく実質的に同じ遅延持続期間を供給する。
【００３７】
さて、図３に、改善されたマルチプレクサ３００のまた別の実施例のブロック図を示す。改善されたマルチプレクサ３００は第１スイッチ１１０と、第２スイッチ１２０、制御器１３０、及び改善されたマルチプレクサ１００，２００と同じ入出力を有する論理ゲート１４０を有し、改善されたマルチプレクサ１００，２００と実質的に同じように相互接続される。制御器１３０は改善されたマルチプレクサ２００と同じ設計になっている。改善されたマルチプレクサ３００の他の構成要素は下記の通り改善されたマルチプレクサ１００，２００の対応する構成要素とは異なる。
【００３８】
改善されたマルチプレクサ３００の第１スイッチ１１０は伝送ゲート１１４とインバータ１１２から構成される。伝送ゲート１１４は入力Ａと、制御端子Ｎ２，／Ｎ２、及び第１スイッチ１１０の出力を含む。インバータ１１２は伝送ゲートの制御端子Ｎ２と／Ｎ２の間に直列結合される。第１伝送ゲート１１０は制御端子Ｎ２に対してＨＩＧＨ状態をアサートすることによってＯＮになり、制御端子Ｎ２に対してＬＯＷ状態をアサートすることによってＯＦＦになる。第２スイッチ１２０は第１スイッチ１１０と同じ設計で、第１スイッチ１１０と同じように動作する。より具体的に、第２スイッチ１２０は伝送ゲート１２４及びインバータ１２２から構成され、インバータ１２２は伝送ゲート１２４の制御端子Ｎ３と／Ｎ３の間に直列結合される。伝送ゲート１２４は入力Ｂ及び第２スイッチ１２０の出力を含み、制御端子Ｎ３に対してＨＩＧＨ状態をアサートすることによりＯＮになり、制御端子Ｎ３に対してＬＯＷ状態をアサートすることによりＯＦＦになる。
【００３９】
論理ゲート１４０はＯＲゲート１４２と、２個のパッシブプルダウン１４４，１４６から構成され、パッシブプルダウンはそれぞれ一方の端がＯＲゲート１４２の入力にそしてもう一方の端が接地（Ｖｓｓ）に結合される。ＯＲゲート１４２は伝統的な設計になっており、２値の値「１」はＨＩＧＨ状態を表し、２値の値「０」はＬＯＷ状態を表す。論理ゲート１４０は論理ＯＲ演算も提供するが、ＬＯＷ状態を供給するかもしくはハイインピーダンス条件をアサートするかのいずれかによってその入力に対して２値の値「０」をアサートすることができる。例えば、ハイインピーダンスが論理ゲート１４０の第１入力に対してアサートされると、パッシブプルダウン１４４はＯＲゲート１４２の入力で電圧を実質的にＬＯＷ状態に引き下げ、それによりハイインピーダンスが２値の値「０」を表せるようになる。
【００４０】
この改善されたマルチプレクサ３００の動作はスイッチ１１０，１２０のＯＮ状態では改善されたマルチプレクサ２００のそれと実質的に全く同じである。例えば、第１スイッチ１１０はＯＮになると、入力Ａで受け取ったディジタル信号を論理ゲート１４２の第１入力に供給する。このディジタル信号はＨＩＧＨ状態とＬＯＷ状態を有し、ＬＯＷ状態は「０」を表す。しかしながら、第１スイッチ１１０がＯＦＦになると、その出力は論理ゲート１４０の第１入力に対してハイインピーダンスをアサートする。パッシブプルダウン１４４が次にＯＲゲート１４２の第１入力で電圧レベルを実質的に接地電圧Ｖｓｓに引き下げるので、ＯＲゲート１４２のこの入力に対してＬＯＷ状態すなわち論理「０」をアサートする。第２スイッチはＯＦＦ状態の間同様に動作する。
【００４１】
もしくは、例えば、第１スイッチの出力を第２スイッチ１２０の出力に結合することによって、改善されたマルチプレクサ３００から論理ゲート１４０を省略することができる。結合された出力によって変更されたマルチプレクサ３００用の出力が形成される。マルチプレクサをこのように変更すると、確実に変更後のマルチプレクサ３００の入力Ａ及びＢは共にスイッチング動作中同じ信号電圧が供給されて変更したマルチプレクサ３００の出力で信号のコンテンションが発生しないようにすることが重要である。入力Ａ，Ｂが変更したマルチプレクサの出力をコントロールしようとして張り合うので、変更したマルチプレクサのスイッチング動作中の入力Ａ，Ｂでの信号電圧の実質的なずれが入力Ａ、Ｂの間に過剰な電流の流れを生むことがある。
【００４２】
改善されたマルチプレクサ１００，２００，３００は、第１ディジタル信号及び第２ディジタル信号が実質的に異なる信号レートを有する時にとりわけ有益である。例えば、第１ディジタル信号はＩＥＥＥ規格１３９４に準拠した高い信号レートを有するデータ信号で、第２ディジタル信号はＩＥＥＥ規格１３９４に準拠した低い信号レートを有するアービトレーション信号であろう。伝統的なマルチプレクサでは、例えば、低い信号レートを有する信号がアサートできるようにセットアップされているとマルチプレクサの出力が一時的にフロートするので、そうした信号レートの差は出力信号のグリッチを発生させる原因になる。
【００４３】
図４に示すのは、そうしたグリッチを防ぐために改善されたマルチプレクサ２００によって実行される方法の実施例を示すフローチャートである。図５に示すのは、この方法により動作する時の改善されたマルチプレクサ２００のタイミング図である。タイミング図は時間ｔに対する様々な点Ａ，Ｂ，Ｓ，Ｎ１，Ｎ２，Ｎ３及びＯＵＴでの信号値を示す。時間ｔ_０で、第１ディジタル信号が入力Ｂに供給される第２ディジタル信号の初期状態と同じ状態４０１で入力Ａに供給される。この初期状態は図ではＨＩＧＨ状態だが、代わってＬＯＷ状態のこともある。グリッチを防ぐために、いずれのディジタル信号もマルチプレクサ２００のスイッチング動作中にＨＩＧＨ又はＬＯＷ状態とは実質的に異なる中間の状態或いは値でアサートされてはならない。
【００４４】
時間ｔ_１で、制御端子Ｓに供給された制御信号は状態をＨＩＧＨからＬＯＷに変える。その直後に時間ｔ_２で、制御器１３０のＯＲゲート１３４が第１スイッチ１１０の制御端子Ｎ２でＨＩＧＨ状態をアサートし、それにより第１スイッチ１１０をＯＮにする４０３。時間ｔ_１で遅延素子１３２の入力に対してＬＯＷ状態への制御信号の状態の変化がアサートされる。それに応答して、遅延素子は時間ｔ_３になるまでおよそ２ナノ秒待ち４０５、その後遅延信号の状態をＬＯＷに変える。このＬＯＷ状態は第２スイッチの制御端子Ｎ３でアサートされ、それにより時間ｔ_４で第２スイッチをＯＦＦにする４０７。ｔ_１とｔ_４の時間間隔の間に、論理ゲート１４０の両入力は従ってＨＩＧＨ状態を受け取り、その結果、マルチプレクサ２００の出力ＯＵＴはｔ_１とｔ_４の間の全時間間隔に出力信号をＨＩＧＨ状態で供給するので、改善されたマルチプレクサ２００のスイッチング動作中出力信号のグリッチを防ぐことができる。
【００４５】
第１ディジタル信号にスイッチバックするには、類似のプロセスを行なう。具体的に、時間ｔ_５より前に、両入力Ａ及びＢが同じ状態でアサートされる。時間ｔ_５で、制御信号は状態をＨＩＧＨに変え、それにより時間ｔ_６で第１スイッチ１１０をＯＮにする。遅延素子１３２は制御信号の状態変化からおよそ２ナノ秒待ち、その後時間ｔ_７で遅延信号の状態をＨＩＧＨに変える。それに応答して時間ｔ_８で、第２スイッチ１２０がＯＦＦになる。
【００４６】
スイッチ１１０，１２０を制御する他の条件を用いるなど、改善されたマルチプレクサ１００，２００，３００に様々な変更を加えることが考えられる。改善されたマルチプレクサ１００の別の実施例では、制御端子Ｎ２に対して０ボルトのＬＯＷ状態をアサートすることによって第１スイッチをＯＮにし、制御端子Ｎ２に対して５ボルトのＨＩＧＨ状態をアサートすることによってＯＦＦにし、また、制御端子Ｎ３に対して３ボルトのＨＩＧＨ状態をアサートすることによって第２スイッチをＯＮにし、制御端子Ｎ３に対して０ボルトのＬＯＷ状態をアサートすることによってＯＦＦにする。もしくは、制御端子Ｎ２，Ｎ３に対して適正レベルをアサートすることにより一つ以上のスイッチ１１０，１２０を制御することもできる。改善されたマルチプレクサ２００のまた別の実施例では、遅延素子をさらにもう一つ付加することにより制御器１３０を変更する。
【００４７】
様々な変更は特に制御器１３０に対して加えることができる。さらに遅延素子をもう一つ図２、３の制御器１３０に含めるようにする。それは、例えば、遅延素子１３２の出力をＯＲゲート１３４の第２入力に結合し、ＮＡＮＤゲート１３６の第２入力ではなく追加した遅延素子の入力に結合し、そしてその追加した遅延素子の出力をＮＡＮＤゲート１３６の第２入力に結合することによって実現できる。例えば、遅延素子１３２の出力をＯＲゲート１３４の第２入力ではなくＮＡＮＤゲート１３６の第２入力に結合し、追加した遅延素子の入力を遅延素子１３２の入力に結合し、そして追加した遅延素子の出力をＯＲゲート１３４の第２入力に結合することによって、遅延素子１３２と並列に遅延素子をさらにもう一つ制御器１３０に含めることができる。制御器１３０のこれら代替え実施例はいずれもＮＡＮＤゲート１３６とは異なるＯＲゲート１３４の遅延存続期間を提供できるので有益である。従って、各スイッチ１１０，１２０がＯＦＦになるのを精確に他のスイッチ１２０，１１０が安定したＯＮになるのにかかる時間間隔だけ遅らせるのに用いることができるので有益である。
【００４８】
改善されたマルチプレクサ１００，２００，３００は集積回路（ＩＣ）チップ上に作ることができ、ＩＣチップ内の信号をＩＣチップ外の回路に供給することができるので非常に有益であり、ＩＥＥＥ規格１３９４に準拠してそうした使い方をすることができる。一つの実施例において、改善されたマルチプレクサはＩＣチップの出力バッファの一部をなす。この実施例では、改善されたマルチプレクサの両入力Ａ，Ｂと制御端子ＳはＩＣチップの駆動ブロックに結合される。駆動ブロックは入力ＡにＩＥＥＥ規格１３９４に準拠した２００メガハーツを超えることのある信号レートを有するデータ信号を供給する。駆動ブロックは入力ＢにＩＥＥＥ規格１３９４に準拠した典型的に約５０メガハーツの信号レートを有するアービトレーション信号を供給する。駆動ブロックは、その制御端子Ｓに適正状態の制御信号を供給し、改善されたマルチプレクサのスイッチング動作中に実質的に同等の電圧でデータ信号とアービトレーション信号を供給することによって、改善されたマルチプレクサを制御する。
【００４９】
改善されたマルチプレクサは同様にＩＥＥＥ規格１３９４に準拠するストローブ信号及びアービトレーション信号を共にＩＣチップ外の回路に供給するのに用いることもできる。エンコーダ２０など伝統的なエンコーダを用いてＩＥＥＥ規格１３９４に準拠するストローブ信号を生成することができる。しかしながら、エンコーダ２０は望ましくない遅延時間をストローブ信号にもたらす再帰的符号化アルゴリズムを用いてストローブ信号を生成する。この遅延時間ではデータ信号が少なくとも１クロックサイクルの間バッファに入れられなければならない。従ってこの遅延時間のために少なくとも１クロックサイクルのレイテンシーがデータ信号とストローブ信号の両方に生じることになる。さらに、エンコーダ２０はスイッチング動作中に実質的に同じ値でストローブ信号及びアービトレーション信号を共に供給する手段を備えていない。従ってＩＥＥＥ規格１３９４に準拠して動作する改善されたエンコーダが非常に望ましい。
【００５０】
図６に示すのは、再帰的符号化アルゴリズムによるが実質的に再帰的論理を用いずに実行するための改善されたエンコーダ６００の実施例を示すブロック図である。このように実行される再帰的符号化アルゴリズムはＩＥＥＥ規格１３９４に準拠するデータ信号を符号化してこの規格に準拠するストローブ信号を生成できるようにこの規格に指定された複数の符号化アルゴリズムから選択されるのが好ましい。
【００５１】
この改善されたエンコーダ６００の実施例は初期設定ユニット６１０と符号化ユニット６３０から構成される。初期設定ユニット６１０は８ビット幅の入力Ｐと９ビット幅の出力Ｉを含む。初期設定ユニット６１０は入力Ｐで受け取られた信号に１ビット幅のプレフィックスを供給して出力Ｉから中間信号を生成する。符号化ユニット６３０は入力Ｄと出力Ｓを含み、これらは共に９ビット幅である。符号化ユニットは再帰的論理を用いずに組み合わせ的に中間信号を符号化する。符号化ユニット６３０の入力Ｄは初期設定ユニット６１０の出力Ｉに結合される。
【００５２】
図７に、改善されたエンコーダ６００によって実行されるディジタル信号のビットを符号化する改善された方法の実施例のフローチャートを示す。この方法はデータ信号を初期設定ユニット６１０の入力Ｐで一度に８ビットを並列に受信することにより始まる７０１。初期設定ユニット６１０は１ビットのプレフィックスをディジタル信号に供給して中間信号を生成する。中間信号はプレフィックスとその後に続くディジタル信号から構成される。中間信号は出力Ｉを介して符号化ユニット６３０の入力Ｄへ並列に供給される７０３。符号化ユニット６３０は中間信号を実質的に組み合わせ的に符号化して符号化された信号を生成し、それは再帰的符号化アルゴリズムによるディジタル信号ビットの符号化を含む。これは１ビットのプレフィックスを符号化し、組み合わせ論理を用いて中間信号の次の８ビットを並列に符号化することにより達成される７０５のが好ましい。
【００５３】
８ビット目以降のディジタル信号のビットは様々なやり方で符号化することができる。例えば、ディジタル信号の８ビット幅の連続ブロックをブロックごとに上述のようにプレフィックスを付けて上述のように符号化された中間信号を生成することができる。しかしながら、そうした８ビット幅の連続ブロックの符号化されたプレフィックスは無視されるのが好ましい。代わって、ディジタル信号の最初の８ビット幅部分のみにプレフィックスを付け、ディジタル信号の他の部分には付けないように初期設定ユニット６１０を設計することができる。
【００５４】
図８及び１０に、図６に示すように直列結合されると、改善されたエンコーダ６００の好適な実施例をなす初期設定ユニット６１０及び符号化ユニット６３０の好適な実施例を示す。この好適なエンコーダ６００の実施例はＩＥＥＥ規格１３９４に準拠してデータ・ストローブ符号化を実行できるように特別に作られている。この改善されたエンコーダ６００の実施例によって実行される符号化プロセスは従来のエンコーダ２０によって実現される伝統的なデータ・ストローブ符号化プロセスと比べ計算量が減るので有益である。これによりデータ信号の並列符号化が可能になり、ＩＥＥＥ規格１３９４に準拠してデータ信号を符号化するのに要する時間が大きく短縮される。
【００５５】
従来のエンコーダ２０と比べ計算量を次のようにして減らすことができる。ＩＥＥＥ規格１３９４に指定された伝統的なエンコーダ２０は次のようなプロセスによりストローブ信号を生成する。
【００５６】
ｓ_０＝ｄ_０（方程式１）
ｓ_１＝（ｄ_１ＸＯＲｄ_０）ＸＯＲ／ｓ_０（方程式２）
ｓ_２＝（ｄ_２ＸＯＲｄ_１）ＸＯＲ／ｓ_１（方程式３）
．．．
ｓ_ｍ（ｄ_ｍＸＯＲｄ_ｍ−１）ＸＯＲ／ｓ_ｍ−１（方程式４）
方程式１，２，３，４において、各シンボルＸＯＲはＸＯＲゲートの動作を表す。各方程式におけるシンボルｓ_ｉとｄ_ｉはそれぞれの１クロックサイクルごとのＤフリップフロップ２４，２８の出力を表す。例えば、方程式３で、シンボルｓ_１とｄ_１はストローブビット及びデータビットを表し、ストローブ及びデータビットｓ_０とｄ_０が出力されたクロックサイクル直後のクロックサイクルで出力される。データビットｄ_０と反転されたストローブビット／ｓ_０は共に方程式２におけるフィードバックとなる。伝統的なエンコーダ２０で実現された符号化プロセスは再帰的でデータ信号及びストローブ信号にレイテンシーをもたらす。
【００５７】
改善されたエンコーダ６００では、この更なるレイテンシーを回避することができる。レイテンシーをどのように回避できるかを理解するために、ｉ＜１として各ストローブビットｓ_ｉのそのすぐ前の先行ストローブビットｓ_ｉ−１への依存性を変更した関係において書き直す。そこでは先行ストローブビットｓ_ｉ−２を用いてストローブビットｓ_ｉの依存性を表す。例えば、ストローブビットｓ_２のストローブビットｓ_１への依存性を書き替えて変更した関係を得る。
ｓ_２＝ｄ_２ＸＯＲｄ_１ＸＯＲ／ｓ_１＝ｄ_２ＸＯＲｄ_１ＸＯＲ／（ｄ_１ＸＯＲｄ_０ＸＯＲ／ｓ_０）＝ｄ_２ＸＯＲｄ_０ＸＯＲｓ_０（方程式５）
ｉ＞２として、ストローブビットｓ_ｉの、連続的にもっと離れた先行ストローブビットｓ_ｉ−３，ｓ_ｉ−４，．．．，ｓ_０への依存性を得て変更した関係を得ることができる。
【００５８】
ｓ_０＝ｄ_０（方程式６）
ｓ_１＝ｄ_１ＸＯＲｄ_０ＸＯＲ／ｓ_０（方程式７）
ｓ_２＝ｄ_２ＸＯＲｄ_０ＸＯＲｓ_０（方程式５）
ｓ_３＝ｄ_３ＸＯＲｄ_０ＸＯＲ／ｓ_０（方程式８）
．．．
ｓ_２ｉ＝ｄ_２ｉＸＯＲｄ_０ＸＯＲｓ_０（方程式９）
ｓ_２ｉ＋１＝ｄ_２ｉ＋１ＸＯＲｄ_０ＸＯＲ／ｓ_０（方程式１０）
方程式６，７，８，９，１０におけるこれらの関係の計算量を減らすために、データビットｄ_−１とストローブビットｓ_−１を追加する。追加したストローブビットｓ_−１は追加したデータビットｄ_−１に依存し、ｓ_−１＝／ｄ_−１で表すことができる。ＩＥＥＥ規格１３９４に準拠するために、追加したストローブビットｓ_−１は２値の値「０」に設定され、追加したデータビットｄ_−１は２値の値「１」に設定される。
【００５９】
追加データビットｄ_−１及び追加ストローブビットｓ_−１は伝統的なエンコーダ２０の符号化プロセスを経てデータビットｄ_０及びストローブビットｓ_０の値が決定される。これを関係ｓ_０＝ｄ_０ＸＯＲｄ_−１ＸＯＲ／ｓ_−１によって表すことができる。この関係の２番目の部分（ｄ_−１ＸＯＲ／ｓ_−１）の値は（ｄ_−１ＸＯＲ／ｓ_−１）＝１ＸＯＲ／０＝１ＸＯＲ１＝０。従って、ｓ_０＝ｄ_０ＸＯＲ（ｄ_−１ＸＯＲ／ｓ_−１）＝ｄ_０ＸＯＲ０＝ｄ_０。この等式から、ｄ_０ＸＯＲｓ_０＝ｄ_０そしてｄ_０ＸＯＲ／ｓ_０＝／ｄ_０であることが分かる。これらの関係を方程式５，７，８，９，１０に代入することにより、ＩＥＥＥ規格１３９４の符号化プロセスを次式で表すことができる。
【００６０】
ｄ_−１＝１（方程式１１）
ｓ_−１＝０（方程式１２）
ｓ_０＝ｄ_０（方程式１３）
ｓ_１＝／ｄ_１（方程式１４）
ｓ_２＝ｄ_２（方程式１５）
．．．
ｓ_２ _ｉ＝ｄ_２ _ｉ（方程式１６）
ｓ_２ _ｉ _＋１＝／ｄ_２ _ｉ _＋１（方程式１７）
方程式１１，１２，１３，１４，１５，１６，１７で表したストローブ符号化プロセスは、各ストローブビットｓ_ｊがすべて現在のデータビットｄ_ｊを用いて表現されるので、メモリレス方式で実行することができる。各ストローブビットｓ_ｊは先行するどのストローブビットｓ_ｋ（ここで、ｋ＜ｊ）にも依存することなしに表現されるので、このプロセスを再帰を用いずに実行することができる。この好適な改善されたエンコーダ６００の実施例に基づく初期設定ユニット６１０及び符号化ユニット６３０の構造及び動作を次に図８，９，１０，１１を参照しながら説明する。
【００６１】
図８に、改善されたエンコーダ６００に組み込むのに適した初期設定ユニット６１０の好適な実施例のブロック図を示す。この初期設定ユニット６１０の実施例はＩＥＥＥ規格１３９４対応のデータパケットに準拠するビット列からなるデータパケットとしてディジタル信号を受け取るように設計されている。この初期設定ユニット６１０の実施例はプレフィックスジェネレータ６１２とシフトレジスタ６１４を含む。プレフィックスジェネレータ６１２は８ビット幅ブロックのデータパケットを並列に受け取れるように８ビット幅の入力を有し、プレフィックスをディジタル信号に供給できるように１ビット幅の出力を有する。シフトレジスタ６１４は９ビット幅の入力（ＳＲ_−１，ＳＲ_０，ＳＲ_１，．．．，ＳＲ_７）と、９ビット幅の出力（Ｉ_−１，Ｉ_０，Ｉ_１，．．．Ｉ_７）を有する。シフトレジスタ６１４の入力ＳＲ_−１はプレフィックスジェネレータ６１２の出力からプレフィックスを受け取るように結合される。シフトレジスタ６１４の入力ＳＲ_０，ＳＲ_１，．．．ＳＲ_７は８ビット幅ブロックのデータパケットを並列に受け取るように結合される。シフトレジスタ６１４の出力Ｉ_−１，Ｉ_０，Ｉ_１，．．．Ｉ_７は中間信号を並列に供給する。
【００６２】
図９は、図８に示した初期設定ユニット６１０を動作させる方法を示すフローチャートである。プレフィックスジェネレータ６１２の入力とシフトレジスタ６１４の入力ＳＲ_０，ＳＲ_１，．．．ＳＲ_７で、データパケットの最初の８ビット（ｄ_０，ｄ_１，．．．ｄ_７）を並列に受け取る９０１ことにより動作が始まる。プレフィックスジェネレータ６１２は次に実質的に再帰を用いずにデータパケットのビットを符号化できるようにデータパケット用プレフィックスを生成する９０３。例えば、プレフィックスはＩＥＥＥ規格１３９４に準拠してデータストローブ符号化を実現するように２値の値「１」の単一ビットから構成することができる。プレフィックスジェネレータ６１２はシフトレジスタ６１４の第１ビットにプレフィックスを供給し９０５、それによりデータパケットの始まりにプレフィックスを付ける。シフトレジスタ６１４の出力Ｉは次に中間信号をビット列（ｉ_−１，ｉ_０，ｉ_１，ｉ_２，．．．ｉ_ｍ）で供給し、ビットｉ_−１は２値の値「１」のプレフィックスに等しく、ｍは整数で、ビットｉ_０，ｉ_１，ｉ_２，．．．ｉ_７はデータパケットの最初の８ビットｄ_０，ｄ_１，．．．，ｄ_７にそれぞれ等しい。データパケットの最初の８ビットｄ_０，ｄ_１，．．．，ｄ_７がこのように処理された後、データパケットの残りのビットｄ_８．．．ｄ_ｍ（ｍ＞７）は８ビット幅ブロックｄ_０＋８ ^ｘ _ｎ，ｄ_１＋８ ^ｘ _ｎ，．．．ｄ_７＋８ ^ｘ _ｎ（ｎは整数）で処理され、処理された値ｉ_０＋８ ^ｘ _ｎ，ｉ_１＋８ ^ｘ _ｎ，．．．ｉ_７＋８ ^ｘ _ｎは初期設定ユニット６１０の出力ＩのビットＩ_０，Ｉ_１，．．．Ｉ_７から供給される。
【００６３】
図１０に、改善されたマルチプレクサ６００に組み込むのに適した符号化ユニット６３０の実施例の概略図を示す。この符号化ユニット６３０の実施例はプレフィックスエンコーダ６３９と組み合わせ論理ブロック６４１を含む。プレフィックスエンコーダ６３９は入力Ｄ_−１と出力Ｓ_−１を有するインバータから構成される。プレフィックスエンコーダ６３９は中間信号のビットｉ_−１を符号化する。組み合わせ論理ブロック６４１は８つの信号経路６３１，６３２，６３３，６３４，６３５，６３６，６３７，６３８から構成され、その一部６３２，６３４，６３６，６３８はそれぞれインバータを含む。各信号経路は入力（Ｄ_ｊ）と出力（Ｓ_ｊ）を有し、指数ｊは集合｛０，１，２，３，４，５，６，７｝から選択された対応する整数である。信号経路は並列に構成される。各信号経路は中間信号の対応するビット（モデュロ８）を符号化する。例えば、信号経路６３１は中間信号のビットｉ_０，ｉ_８，．．．，ｉ_１＋８ ^ｘ _ｎを符号化し、同様に、信号経路６３６は中間信号のビットｉ_５，ｉ_１３，．．．，ｉ_５＋８ ^ｘ _ｎを符号化する。より具体的に、インバータ６３２，６３４，６３６，６３８を含む信号経路は他の信号経路６３１，６３３，６３５，６３７と段違いになるように配列される。段違い構成のため、インバータを含む信号経路６３２，６３４，６３６，６３８は奇数指数２ｍ＋１を有するビットｉ_２ｍ＋１を反転することによってそれらのビットを符号化するのに対し、インバータを含まない信号経路６３１，６３３，６３５，６３７は偶数指数２ｍを有するビットｉ_２ｍを符号化するが反転させない。
【００６４】
図１１は、図１０に示した符号化ユニット６３０を動作させる方法を示すフローチャートである。入力Ｄ_−１，Ｄ_０，Ｄ_１，．．．，Ｄ_７で中間信号の最初の９ビットｉ_−１，ｉ_０，ｉ_１，．．．，ｉ_７をそれぞれ並列に受け取ることにより動作が始まる。これらのビットｉ_−１，ｉ_０，ｉ_１，．．．，ｉ_７は一つ置きに反転させることによって符号化される１１０３。すなわち、ビットｉ_−１は反転されてｓ_−１＝／ｉ_−１により符号化された信号（ｓ）の第１ビット（ｓ_−１）が生成される。ビットｉ_０は反転されずｓ_０＝ｉ_０により符号化された信号ｓの２番目のビット（ｓ_０）が生成される。ビットｉ_１は反転されてｓ_１＝／ｉ_１により符号化された信号ｓの第１ビット（ｓ_１）が生成されるといった具合になる。これらの符号化は並列に実行され、符号化された信号ｓの最初の９ビットｓ_−１＝／ｉ_−１，ｓ_０＝ｉ_０，ｓ_１＝／ｉ_１，ｓ_２＝ｉ_２，ｓ_３＝／ｉ_３，ｓ_４＝ｉ_４，ｓ_５＝／ｉ_５，ｓ_６＝ｉ_６，ｓ_７＝／ｉ_７が符号化ユニット６３０の出力Ｓ_−１，Ｓ_０，．．．，Ｓ_７からそれぞれ出力される１１０５。
【００６５】
中間信号の残りのビットｉ_ｍ（すなわち、ｍ＞７）は符号化された８ビットブロックで、入力Ｄ_−１と出力Ｓ_−１はそうしたブロックには用いられない。従って、整数ｎウ０の場合、ｓ_０＋８ ^ｘ _ｎ＝ｉ_０＋８ ^ｘ _ｎ，ｓ_１＋８ ^ｘ _ｎ＝／ｉ_１＋８ ^ｘ _ｎ，ｓ_２＋８ ^ｘ _ｎ＝ｉ_２＋８ ^ｘ _ｎ，ｓ_３＋８ ^ｘ _ｎ＝／ｉ_３＋８ ^ｘ _ｎ，ｓ_４＋８ ^ｘ _ｎ＝ｉ_４＋８ ^ｘ _ｎ，ｓ_５＋８ ^ｘ _ｎ＝／ｉ_５＋８ ^ｘ _ｎ，ｓ_６＋８ ^ｘ _ｎ＝ｉ_６＋８ ^ｘ _ｎ，ｓ_７＋８ ^ｘ _ｎ＝／ｉ_７＋８ ^ｘ _ｎ。ＩＥＥＥ規格１３９４に準拠するデータ・ストローブ符号化は、プレフィックスが２値の値「１」を有し、ストローブ信号の第１ビットｓ_−１が２値の値「０」を有していなければならないことに注目している。従って、そうしたデータ・ストローブ符号化の場合、符号化ユニット６３０は、出力信号が組み合わせ論理ブロック６４１から供給された後単一ビットｄ_−１の２値の値「１」を連結してＩＥＥＥ規格１３９４に準拠するストローブ信号ｓを生成する。
【００６６】
組み合わせ論理ブロック６４１は中間信号の第１ビットｉ_−１に続く部分のメモリレス符号化を実現することに注目している。この符号化ユニット６３０の実施例は、中間信号の第１ビットｉ_−１に続くその部分ｉ_０，ｉ_１，ｉ_２，ｉ_３，ｉ_４，ｉ_５，ｉ_６，ｉ_７，．．．，ｉ_２ｍ，ｉ_２ｍ＋１のメモリレス符号化ｓ_０＝ｉ_０，ｓ_１＝／ｉ_１，ｓ_２＝ｉ_２，ｓ_３＝／ｉ_３，ｓ_４＝ｉ_４，ｓ_５＝／ｉ_５，ｓ_６＝ｉ_６，ｓ_７＝／ｉ_７，．．．，ｓ_２ｍ＝ｉ_２ｍ，ｓ_２ｍ＋１＝／ｉ_２ｍ＋１を実現する。この符号化エンコーダ６３０は中間信号全体ｉ_−１，ｉ_０，ｉ_１，ｉ_２，ｉ_３，ｉ_４，ｉ_５，ｉ_６，ｉ_７．．．ｉ_２ｍ，ｉ_２ｍ＋１のメモリレス符号化ｓ_−１＝／ｉ_−１，ｓ_０＝ｉ_０，ｓ_１＝／ｉ_１，ｓ_２＝ｉ_２，ｓ_３＝／ｉ_３，ｓ_４＝ｉ_４，ｓ_５＝／ｉ_５，ｓ_６＝ｉ_６，ｓ_７＝／ｉ_７．．．，ｓ_２ｍ＝ｉ_２ｍ，ｓ_２ｍ＋１＝／_２ｍ _＋１を実現し、中間信号全体はデータ・ストローブ符号化用としてＩＥＥＥ規格１３９４に記述されている従来からの再帰的エンコーダ（すなわち、ＸＯＲゲートとＤフリップフロップをそれぞれ２つずつ有する）で実現される非メモリレス及び再帰的符号化と同等であることに注目している。さらに、プレフィックスエンコーダ６３９及び組み合わせ論理ブロック６４１は共に（そして符号化ユニット６３０全体として）一対一で動作する。中間信号の各ビットｉ_ｍは別々に符号化されてその符号化された信号の対応する単一ビットｓ_ｍになる。
【００６７】
図１２に示すのは、ＩＥＥＥ規格１３９４に準拠して中間信号を並列に符号化し符号化された信号をストローブ信号として直列に供給する符号化ユニット６３０の別の実施例の概略図である。この符号化ユニット６３０の実施例は図１０に示したものを以下に説明するように変更したプレフィックスエンコーダ６３９と組み合わせ論理ブロック６４１を含み、さらに複数のマルチプレクサ６４２，６４４，６４６，６４８，６５２，６５４，
６５６とシフトレジスタ６６０を含む。
【００６８】
この符号化ユニット６３０の実施例において、プレフィックスエンコーダ６３９はインバータ６７１の出力を伝送ゲート６７２の入力に結合することによって形成された３ステートインバータから構成される。伝送ゲート６７２の出力はプレフィックスエンコーダ６３９の出力としての働きをする。伝送ゲート６７２の制御端子ＣＤ_−１，／ＣＤ_−１は第２インバータ６７３により直列に結合され、制御端子ＣＤ_−１に対してＨＩＧＨ状態（ＬＯＷ状態）をアサートすることにより伝送ゲート６７２をＯＮ（ＯＦＦ）にすることができる。制御端子ＣＤ_−１がＨＩＧＨ状態でアサートされると、プレフィックスエンコーダ６３９は入力Ｄ_−１で受け取ったビットを反転させ、その反転したビットを伝送ゲート６７２の出力から供給する。制御端子ＣＤ_−１をＬＯＷ状態でアサートすることにより、伝送ゲート６７２はＯＦＦになり、それが伝送ゲート６７２の出力をフロートさせるので、プレフィックスエンコーダ６３９の３ステートモードを実現することができる。
【００６９】
この符号化ユニット６３０の実施例における組み合わせ論理ブロック６４１は図１０と同じ設計である。符号化ユニット６３０のこの実施例に含まれる複数の導電線ＢＤ_０，ＢＤ_１，ＢＤ_２，ＢＤ_３，ＢＤ_４，ＢＤ５，ＢＤ_６，ＢＤ_７は図を明確にするために組み合わせ論理ブロック６４１の上に描いてある。最後に、シフトレジスタ６６０は８ビット並列入力と、単一ビット入力、クロック端子（Ｇ＿ＣＬＫ）、制御端子（ＣＴ_−１）、及び直列出力（Ｓｔｒｏｂｅ＿Ｏｕｔ）を有する。制御端子（ＣＴ_−１）をＬＯＷ状態でアサートすることにより信号をシフトレジスタ６６０の８ビット並列入力を介して受け取れるようになり、それに対して制御端子（ＣＴ_−１）をＨＩＧＨ状態でアサートすることによりシフトレジスタ６６０の単一ビット入力を介して信号を受け取ることができる。
【００７０】
組み合わせ論理ブロック６４１の出力はマルチプレクサ６４２，６４４，６４６，６４８，６５２，６５４，６５６の第１入力（０）に並列結合される。導電線ＢＤ_０，ＢＤ_１，ＢＤ_２，ＢＤ_３，ＢＤ_４，ＢＤ５，ＢＤ_６，ＢＤ_７はマルチプレクサ６４２，６４４，６４６，６４８，６５２，６５４，６５６の第２入力（１）に結合される。マルチプレクサ６４２，６４４，６４６，６４８，６５２，６５４，６５６の制御端子は第１入力（０）及び第２入力（１）のマルチプレクサ６４２，６４４，６４６，６４８，６５２，６５４，６５６の出力に対する接続切り替えを行なう共通制御端子（ＢＹＰＡＳＳ）を形成するように結合される。マルチプレクサ６４２，６４４，６４６，６４８，６５２，６５４，６５６の出力はシフトレジスタ６６０の８ビット並列入力に並列結合される。プレフィックスエンコーダ６３９の出力はシフトレジスタ６６０の単一ビット入力に結合される。
【００７１】
図１３に示すのは、図１２に示した符号化ユニット６３０の実施例によって実行されるディジタル信号を符号化する改善された方法の別の実施例のフローチャートである。この方法はマルチプレクサ６４２，６４４，６４６，６４８，６５２，６５４，６５６の制御端子ＢＹＰＡＳＳでバイパス信号を受け取る１３０１ことによって始まる。もしバイパス信号がＬＯＷ状態でアサートされれば１３０３、符号化ユニット６３０の符号化モードが起動する。中間信号の第１ビットｉ_−１を符号化するために、シフトレジスタ６６０の制御端子（ＣＴ_−１）がＨＩＧＨ状態でアサートされる。これによりシフトレジスタ６６０の単一ビット入力が起動し、シフトレジスタ６６０の並列入力が活動停止する。中間信号の第１ビットｉ_−１がプレフィックスエンコーダ６３９の入力で受け取られ、インバータ６７１で符号化された後伝送ゲート６７２の入力に供給される。プレフィックスエンコーダ６３９の制御端子ＣＤ_−１がＨＩＧＨ状態でアサートされ、それにより伝送ゲート６７２をＯＮにして、符号化されたビット／ｉ_−１をシフトレジスタ６６０に供給する。次に制御端子ＣＤ_−１がＬＯＷ状態でアサートされて伝送ゲート６７２をＯＦＦにし、シフトレジスタ６６０はＧ＿ＣＬＫを必要十分な回数クロッキングして符号化されたビット／ｉ_−１をストローブ信号の第１ビットとして直列入力Ｓｔｒｏｂｅ＿Ｏｕｔを介して送り出す。
【００７２】
シフトレジスタ６６０の制御端子ＣＴ_−１が次にＬＯＷ状態でアサートされ、中間信号の次の８ビットがマルチプレクサ６４２，６４４，６４６，６４８，６５２，６５４，６５６の並列入力（０）で並列に受け取られ１３０５、ビットｉ_０，ｉ_１，ｉ_２，ｉ_３，ｉ_４，ｉ_５，ｉ_６，ｉ_７を一つ置きに反転させることによって組み合わせ論理ブロック６４１で符号化を行ない１３０７ストローブ信号の次の８ビットｓ_０＝ｉ_０，ｓ_１＝／ｉ_１，ｓ_２＝ｉ_２，ｓ_３＝／ｉ_３，ｓ_４＝ｉ_４，ｓ_５＝／ｉ_５，ｓ_６＝ｉ_６，ｓ_７＝／ｉ_７を生成し、これらの生成されたビットｓ_０，ｓ_１，ｓ_２，ｓ_３，ｓ_４，ｓ_５，ｓ_６，ｓ_７が並列にシフトレジスタ６６０に供給される。シフトレジスタ６６０は次に８回クロッキングしてこれらのビットｓ_０，ｓ_１，ｓ_２，ｓ_３，ｓ_４，ｓ_５，ｓ_６，ｓ_７を出力Ｓｔｒｏｂｅ＿Ｏｕｔを介して直列に送り出す。中間信号の８ビットの連続ブロックは同じように並列入力（０）で受け取られ１３０５、符号化され１３０７、その後シフトレジスタ６６０によって出力Ｓｔｒｏｂｅ＿Ｏｕｔを介して１３０９ストローブ信号の８ビットの連続ブロックとして直列に送り出される。
【００７３】
バイパス信号がＨＩＧＨ状態でアサートされる１３０３と、符号化ユニット６３０のＢＹＰＡＳＳモードが起動する。バイパスモードになると、例えば、アービトレーション信号の初期状態を表すバイパス信号を符号化ユニット６３０が受け取れるようになる。ＢＹＰＡＳＳモードが起動すると、バイパス信号がマルチプレクサ６４２，６４４，６４６，６４８，６５２，６５４，６５６の入力（１）で導電線ＢＤ_０，ＢＤ_１，ＢＤ_２，ＢＤ_３，ＢＤ_４，ＢＤ５，ＢＤ_６，ＢＤ_７を介して並列に受け取られ、そこから並列にシフトレジスタ６６０に供給された後、出力Ｓｔｒｏｂｅ＿Ｏｕｔから直列に供給される。従って、この符号化ユニット６３０の実施例では、バイパス信号がアービトレーション信号の初期状態と一致していれば、ＢＹＰＡＳＳモード期間にＳｔｒｏｂｅ＿Ｏｕｔから出力される信号もそうなる。
【００７４】
この符号化ユニット６３０の実施例は改善されたマルチプレクサ１００，２００，３００を駆動するのに非常に有益である。例えば、スイッチング動作中、アービトレーション信号を改善されたマルチプレクサ２００の入力の一つに供給し、出力Ｓｔｒｏｂｅ＿Ｏｕｔからのその一致する出力信号を改善されたマルチプレクサ２００の他の入力に供給することができる。これにより、図５に関して先により詳しく説明したように、改善されたマルチプレクサ２００の出力でグリッチが生じないようにすることができる。
【００７５】
図１４に、改善されたエンコーダ１４００の別の実施例のブロック図を示す。この図１４は、改善されたエンコーダと第２の改善されたエンコーダの両方にＩＥＥＥ規格１３９４に準拠するデータ信号を供給する更なる回路と相互接続された改善された第１マルチプレクサを駆動する改善されたエンコーダの別の実施例を示すブロック図で、これら両方のマルチプレクサはさらにＩＥＥＥ１３９４に準拠するアービトレーション信号の信号ソースによって駆動される。改善されたエンコーダ１４００は、タイミングジェネレータ１４１０と、Ｄフリップフロップ１４１１、シフトレジスタ１４１３、プレフィックス及びエンドビットユニット１４１５、ゲーテッドクロック１４１６、マルチプレクサ１４１７，２０１，２０２、及び符号化ユニット６３０から構成される。図１４は、改善されたエンコーダ１４００に信号を供給する駆動ブロック１４１９も示す。これらの信号にはＩＥＥＥ規格１３９４に準拠するデータ信号及びアービトレーション信号が含まれ、改善されたエンコーダ１４００はデータ信号を符号化してＩＥＥＥ規格１３９４に準拠するストローブ信号を生成し、データ、ストローブ、アービトレーションの各信号を他の回路（図示せず）に供給する。好ましくは、改善されたエンコーダ１４００をＩＣチップ上に作り、ＩＥＥＥ規格１３９４に準拠してそうした信号をＩＣチップ外にある回路に供給するようにすることである。
【００７６】
符号化ユニット６３０は、シフトレジスタ６６０が直列入力（ＳＩ）をさらに含む点とプレフィックスエンコーダ６３９を省略できる点を除けば、実質的に図１２に表示した構造と同じである。タイミングジェネレータ１４１０は入力Ｃ_１，Ｃ_２，Ｃ_３と、クロック端子、及び複数の出力を有する。シフトレジスタ１４１３は直列入力と、８ビット幅の並列入力（Ｐ）、クロック端子、及び直列出力（Ｄａｔｅ＿Ｏｕｔ）を有する。プレフィックス及びエンドビットユニット１４１５はデータ信号及びストローブ信号用のプレフィックス（ｄ_−１，ｓ_−１）をそれぞれ供給し、以下に説明する他のマッチングビットを供給する。ゲーテッドクロック１４１６は線Ｇ＿ＣＬＫでゲートをもつクロック信号を生成する。ゲーテッドクロック１４１６を起動して約５０ＭＨｚでゲート付きクロック信号を供給し、活動停止して線Ｇ＿ＣＬＫでＬＯＷ状態をアサートすることができる。マルチプレクサ１４１７は伝統的な３入力１出力のマルチプレクサで、入力と出力は８ビット幅、そして出力に対する入力の接続を選択する制御端子を含む。マルチプレクサ２０１，２０２は各々図２Ｂに示すマルチプレクサ２００と同じ設計である。駆動ブロック１４１９は改善されたエンコーダ１４００にデータ信号及びアービトレーション信号を供給する。駆動ブロック１４１９は改善されたエンコーダ１４００にクロック線ＣＬＫでクロック信号など様々な制御信号も供給する。
【００７７】
駆動ブロック１４１９はマルチプレクサ１４１７の入力に、マルチプレクサ２０１，２０２の第２入力（１）に、タイミングジェネレータ１４１０の入力Ｃ_１，Ｃ_２，Ｃ_３に、そしてＤフリップフロップ１４１１のリセット端子に接続され、さらにクロック線ＣＬＫを介してタイミングジェネレータ１４１０とＤフリップフロップ１４１１の両方のクロック端子に接続される。タイミングジェネレータ１４１０はプレフィックス及びエンドビットユニット１４１５に、ゲーテッドクロック１４１６に、マルチプレクサ１４１７の制御端子に、そしてＤフリップフロップ１４１１のＤ入力に接続される。プレフィックス及びエンドビットユニット１４１５はシフトレジスタ１４１３の直列入力に、符号化ユニット６３０のシフトレジスタ６６０の直列入力ＳＩに、符号化ユニット６３０の入力Ｄ_０，Ｄ_１，Ｄ_３，Ｄ_４，Ｄ_５，Ｄ_６，Ｄ_７（集合的にＤ_１−７と呼ぶ）に、そして符号化ユニット６３０の導電線ＢＤ_０，ＢＤ_１，ＢＤ_２，ＢＤ_３，ＢＤ_４，ＢＤ５，ＢＤ_６，ＢＤ_７（集合的にＢＤ_１−７と呼ぶ）に接続される。ゲーテッドクロック１４１６はゲート付きクロック線Ｇ＿ＣＬＫを介してシフトレジスタ１４１３のクロック端子に、そして符号化ユニット６３０のシフトレジスタ６６０のクロック端子に接続される。マルチプレクサ１４１７の出力はシフトレジスタ１４１３の並列入力Ｐに、そして符号化ユニット６３０の入力Ｄ_０−７に接続される。シフトレジスタ１４１３の直列出力Ｄａｔａ＿Ｏｕｔはマルチプレクサ２０２の入力（０）に接続され、符号化ユニット６３０のシフトレジスタ６６０の直列出力Ｓｔｒｏｂｅ＿Ｏｕｔはマルチプレクサ２０１の第１入力（０）に接続される。
【００７８】
例えば、アービトレーション信号がマルチプレクサ２０１，２０２の出力Ｏｕｔ＿ＳＡ，Ｏｕｔ＿ＤＡそれぞれから供給されるアービトレーションモードで動作を開始することができる。データ信号及びストローブ信号が出力Ｏｕｔ＿ＳＡ，Ｏｕｔ＿ＤＡから供給されるデータモードになるようにするには、次の作業を行なう。駆動ユニット１４１９がマルチプレクサ１４１７に供給される３つのデータ信号から一つを選択し、選択されたデータ信号を指定する選択信号をタイミングジェネレータ１４１０の入力Ｃ_１に送る。タイミングジェネレータ１４１０は次に第２の選択信号をマルチプレクサ１４１７の制御端子に送って選択されたデータ信号がずっとマルチプレクサ１４１７の出力まで接続されるようにする。駆動ユニット１４１９はデータモードを指定するモード信号も入力Ｃ３に供給してタイミングジェネレータ１４１０に命令を出してアービトレーションモードからデータモードに変えるようにする。モード信号及びクロック信号に応答して、タイミングジェネレータ１４１０はプレフィックス及びエンドビットユニット１４１５に命令を出してアービトレーション信号の終りの部分と一致するビット（マッチングビット）を符号化ユニット６３０の導電線ＢＤ_０−７に供給するようにする。アービトレーション信号の終りの部分は駆動ブロック１４１９によって直列にマルチプレクサ２０１，２０２の入力（１）に送られ、マルチプレクサ１４１７を介して並列にシフトレジスタ１４１３の並列入力Ｐにも送られる。駆動ユニット１４１９はさらにタイミングジェネレータ１４１０に命令を送るタイミングジェネレータ１４１０の入力Ｃ_２に制御信号を送ってゲーテッドクロック１４１６を起動させる。
【００７９】
一旦起動すると、ゲーテッドクロック１４１６はシフトレジスタ１４１３及びシフトレジスタ６６０に対してクロッキングし、それによりシフトレジスタ１４１３，６６０の直列入力Ｄａｔｅ＿Ｏｕｔ，Ｓｔｒｏｂｅ＿Ｏｕｔを介してマッチングビットをマルチプレクサ２０２，２０１の入力（０）に供給する。タイミングジェネレータ１４１０はＤフリップフロップ１４１１の入力Ｄに対してＬＯＷ状態をアサートし、クロック信号の次の立ち上がりエッジになると、Ｄフリップフロップ１４１１がマルチプレクサ２０１，２０２の制御端子に対して受け取ったＬＯＷ状態をアサートし、それによりこれらのマルチプレクサ２０１，２０２の入力（０）がそのそれぞれの出力Ｏｕｔ＿ＳＡ，Ｏｕｔ＿ＤＡに接続される。マッチングビットがアービトレーション信号の終りの部分と一致するから、これらの出力Ｏｕｔ＿ＳＡ，Ｏｕｔ＿ＤＡでグリッチが発生するのを防ぐ。
【００８０】
タイミングジェネレータ１４１０は、プレフィックス及びエンドビットユニット１４１５に対しても命令を出してストローブ信号の第１ビットｓ_−１を符号化ユニット６３０のシフトレジスタ６６０の直列入力ＳＩに送り、データ信号のデータパケット部分の第１ビットｄ_−１をシフトレジスタ１４１３の直列入力に送るようにする。線Ｇ＿ＣＬＫでのゲート付きクロック信号によるクロッキングに応答して、ビットｓ_−１はシフトレジスタ６６０の出力Ｓｔｒｏｂｅ＿Ｏｕｔによってマルチプレクサ２０１の入力（０）に供給され、ビットｄ_−１はシフトレジスタ１４１３の出力Ｄａｔａ＿Ｏｕｔによってマルチプレクサ２０２の入力（０）に供給される。タイミングレジスタ１４１０はさらにプレフィックス及びエンドビットユニット１４１５に命令を出してバイパス信号をＬＯＷ状態でアサートするようにする。これにより符号化ユニット６３０の入力Ｄ_０−７がデータ信号を受け取るようになる。符号化ユニット６３０は受け取ったデータ信号を再帰を用いずに符号化してストローブ信号ｓ_０，ｓ_１，．．．，ｓ_ｍの第２部分を生成する。その第２部分はストローブ信号ｓ_−１の第１ビットの後にシフトレジスタ６６０の出力Ｓｔｒｏｂｅ＿Ｏｕｔから直列にマルチプレクサ２０１の入力（０）に供給される。ゲート付きクロック信号によってストローブ信号がシフトレジスタ１４１３を介して直列に送り出される。ゲート付きクロック信号はシフトレジスタ１４１３を介してデータ信号も送り出す。
【００８１】
改善されたエンコーダ１４００は同様にアービトレーションモードに切り替えて戻すことができる。アービトレーションモードにスイッチバックすると、アービトレーション信号はマルチプレクサ１４１７を介してシフトレジスタ１４１３に、プレフィックス及びエンドビットユニット１４１５を介して符号化ユニット６３０に、そしてマルチプレクサ２０１，２０２を介して入力（１）に供給される、マッチングビットはアービトレーション信号の最初の部分と一致する。マルチプレクサ２０１，２０２の制御端子に供給される信号といった様々な信号の状態を反転させることができる。
【図面の簡単な説明】
【図１】データ信号を符号化してストローブ信号を生成するためのＩＥＥＥ規格１３９４に指定された伝統的なエンコーダの概略図。
【図２】Ａ実質的に異なる信号レートを有する信号間の切り替えを行なう改善されたマルチプレクサの実施例を示すブロック図。ＢＡＮＤゲートから作られた１対のスイッチと、ＯＲゲート及びＮＡＮＤゲートの両方に直列に結合された遅延素子を含むそのスイッチを制御するための制御器と、そのスイッチから出力された信号を組み合わせるための論理ゲートとから構成される改善されたマルチプレクサの別の実施例を示すブロック図。
【図３】伝送ゲートから作られた１対のスイッチと、ＯＲゲート及びＮＡＮＤゲートの両方に直列に結合された遅延素子を含むそのスイッチを制御するための制御器と、ＯＲゲート及び１対のパッシブプルダウンを含むそのスイッチから出力された信号を組み合わせるための論理ゲートから構成される改善されたまた別の実施例を示すブロック図。
【図４】スイッチング動作中のグリッチの発生を防止するのに有効なマルチプレクサを切り替えための改善された方法の実施例を示すフローチャート。
【図５】図２Ｂに示した改善されたマルチプレクサの実施例の動作に必要な様々な信号の相対的なタイミングを示すタイミング図。
【図６】初期設定ユニットにおいて受け取ったディジタル信号にプレフィックスを付けて中間信号を生成することによって再帰的符号化アルゴリズムを実行し、中間信号を符号化ユニットで組み合わせ的に符号化して符号化された信号を生成する改善されたエンコーダの実施例を示すブロック図。
【図７】再帰的符号化アルゴリズムによりディジタル信号を符号化する改善された方法の実施例を示すフローチャート。
【図８】改善されたエンコーダを含むのに適した初期設定ユニットの実施例を示すブロック図。
【図９】図８に示した初期設定ユニットを動作させる方法を示すフローチャート。
【図１０】様々な符号化動作を並列に実行できるようにプレフィックスエンコーダと組み合わせ論理ブロックを含む改善された符号化ユニットの実施例を示す概略図で、符号化システムは改善されたエンコーダの様々な実施例に組み込むのに適している。
【図１１】図１０に示した符号化ユニットを動作させる方法を示すフローチャート。
【図１２】ディジタル信号を符号化したものを並列にシフトレジスタに供給する改善された符号化ユニットの実施例を示す概略図で、シフトレジスタはそのディジタル信号の符号化されたもの及び別の信号を直列に別の装置に供給する。
【図１３】図１２に示した符号化ユニットで実行できる改善されたディジタル信号符号化法の実施例を示すフローチャート。
【図１４】改善されたエンコーダと第２の改善されたエンコーダの両方にＩＥＥＥ規格１３９４に準拠するデータ信号を供給する更なる回路と相互接続された改善された第１マルチプレクサを駆動する改善されたエンコーダの別の実施例を示すブロック図で、これら両方のマルチプレクサはさらにＩＥＥＥ１３９４に準拠するアービトレーション信号の信号ソースによって駆動される。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a signal switching circuit and a signal switching method for generating and switching digital signals having different signal rates. More specifically, the present invention relates to encoding digital signals having a high signal rate to generate an encoded signal, and to switching such signals to the same signal line as an arbitration signal having a low signal rate.
[0002]
[Prior art]
In modern electronics, integrated circuits that produce various signal types are commonplace. The integrated circuit may, for example, generate a data signal that conveys information at a high signal rate, and may generate an arbitration signal having a substantially low signal rate and useful for controlling other devices. When signals having substantially different signal rates utilize the same signal path, differences in signal rates can cause various problems. For example, spurious signals, commonly known as glitches, occur in output signals on the signal path due to differences in signal rates.
[0003]
One particularly important example occurs in computer systems that use buses to interconnect various components in accordance with IEEE Standard 1394. In this context, a signal having a high signal rate includes a data signal transmitting data at a signal rate in the range of approximately 100 MHz to 300 MHz, and the signal rate used by the receiving device to maintain synchronization with the data signal. May include a strobe signal (strobe signal, the same applies hereinafter) that is substantially the same as the data signal. Signals having a low signal rate include arbitration signals having a signal rate of approximately 50 MHz. Such an arbitration signal is specified in the IEEE standard 1394 so that the operation of the bus and the operation of a device connected to the bus can be controlled.
[0004]
[Problems to be solved by the invention]
One conventional technique for switching signals having different signal rates to the same signal path is to connect the signal source of the signal to the signal path using a traditional multiplexer. If the maximum difference in signal rate between signal sources exceeds approximately 100 MHz, this traditional approach will not work properly. It is common for multiplexers to glitch at the output due to differences in signal rates. Glitches may be interpreted as part of the data signal, but may result in data errors. The glitch that occurs when the multiplexer switches the arbitration signal to the bus may be interpreted as part of the arbitration signal, which can cause the receiver to malfunction. Since the glitch occurs at or near the beginning of the switched signal, it may interfere with signal prefixes, such as the various signal prefixes required by the IEEE 1394, which indicate transitions between signal types.
[0005]
A further problem in this field is the one-cycle delay introduced into data and strobe signals by traditional non-memoryless coding circuits and methods for generating strobe signals as defined in IEEE Standard 1394. More specifically, IEEE standard 1394 describes a traditional encoder that encodes a data signal by recursion to generate a strobe signal. In this traditional encoder, a data signal is provided to one of the inputs of a first XOR gate and the D input of a first D flip-flop. The delayed data signal provided from the Q output of the first D flip-flop is fed back to the other input of the first XOR gate, and the output of the first XOR gate drives the first input of the second XOR gate. The output of the second XOR gate drives the D input of the second D flip-flop. The Q output of the second D flip-flop provides a strobe signal. The / Q output provides an inverted strobe signal that is fed back to the second output of the second XOR gate. Both D flip-flops are both clocked by the same clock signal.
[0006]
Obviously, this encoding is recursive due to the operation of the D flip-flop. Coding requires feedback from two sources. Further, while the data signal must be delayed by at least one clock cycle in generating the strobe signal, the data signal provided to the bus is actually a delayed data signal, which is at least completely one clock cycle behind the original. This is a copy of the data signal. The addition of this latency (latency, the same applies hereinafter) delays the transmission of data to other devices connected to the bus, which is very undesirable.
[0007]
Therefore, there is always a need in the electronics art for improved circuits and methods for connecting signal paths to signal sources that provide signals at substantially different signal rates. Such circuits and methods preferably prevent output glitches from occurring during switching operations. It is highly preferred that such circuits and methods be implemented in accordance with IEEE Standard 1394 and support signal rates for data and strobe signals exceeding 200 MHz. Improved switching circuits are needed to drive output buffers on integrated circuit (IC) chips. Preferably, such an improved circuit requires minimal space on an IC chip to be implemented.
[0008]
There is also a need for improved encoders and methods of encoding digital signals in parallel. Preferably, such an encoder and encoding method can be implemented to generate strobe signals in accordance with IEEE Standard 1394. Preferably, such strobe signals are generated without recursion to minimize the latency of the data and strobe signals. Further, it is highly preferred that at least one embodiment of the encoder provides a strobe signal in accordance with the IEEE standard 1394 without incurring a latency penalty.
[0009]
Disclosed are improved circuits and methods that support switching operations between digital signals having substantially different signal rates. This improved circuit and method is particularly well-suited for switching buses between signal sources for data signals or strobe signals and arbitration signals in accordance with IEEE Standard 1394. This improved circuit can be implemented with minimal space on an integrated circuit (IC) chip, and glitches will occur during switching operations even when the signal rate difference between the switched signals exceeds 50 MHz. It is beneficial because it can be prevented. This improved circuit is convenient because it does not require the production of a large number of transistors or other components and can be implemented using standard logic gates and shift registers.
[0010]
[Means for Solving the Problems]
According to one aspect of the present application, a multiplexer for switching between a first digital signal such as a data signal or a strobe signal conforming to the IEEE standard 1394 and a second digital signal such as an arbitration signal conforming to the IEEE standard 1394 includes: Responsive to a control signal having a first state designating a first digital signal and a second state designating a second digital signal. The multiplexer includes a controller, the controller having an input for receiving the control signal, and a first end substantially starting when the control signal achieves the first state and ending after the control signal remains in the second state for a second time interval. A first output asserting a third state in the time interval; and a third time interval substantially beginning when the control signal achieves the second state and ending after the control signal remains in the first state for a fourth time interval. A second output that asserts a fourth state. The multiplexer also includes a first switch, the first switch receiving an input of the first digital signal, a control terminal coupled to a first output of the controller, and a first digital signal while the third state is asserted. The multiplexer further comprises a second switch, the second switch having an input for receiving a second digital signal, and a control terminal coupled to a second output of the controller. , An output for providing a second intermediate signal represented by the second digital signal while the fourth state is asserted, the multiplexer further comprising an output, the output of the first switch being adapted to provide an output signal. An output and an output of the second switch.
[0011]
According to another aspect of the present application, a first input for receiving a first digital signal, a second input for receiving a second digital signal, and an output for providing an output signal in response to a selected one of the inputs. Is coupled to means for preventing glitches from occurring in the output signal due to a substantial signal rate difference between the first and second digital signals.
[0012]
According to yet another aspect of the present application, a second digital signal of a first digital signal is responsive to a control signal having a first state designating a first digital signal and a second state designating a second digital signal. Discloses a digital controller for controlling multiplexing. The digital controller includes a delay element having an input for receiving the control signal and an output for providing a delay signal indicating the elapse of a first time interval after each state transition of the control signal. Comprises a first gate, the first gate having a first input for receiving the control signal and a second input coupled to the output of the delay element for receiving the delayed signal, and substantially when the control signal reaches the first state. A digital control device further comprising a second gate, wherein the digital controller further comprises a second gate, wherein the digital controller further comprises a second gate. Has a first input for receiving the control signal and a second input coupled to the output of the delay element for receiving the delayed signal, and substantially begins when the control signal achieves the second state. An output for asserting a fourth state to the third time interval ending after stayed in the first state during the interval.
[0013]
According to yet another aspect of the present application, a second digital signal of a first digital signal is responsive to a control signal having a first state designating a first digital signal and a second state designating a second digital signal. Discloses a digital controller for controlling multiplexing. The digital controller includes a delay element, the delay element having an input for receiving the control signal, and a first delay signal indicating the elapse of a first time interval after each transition of the control signal from the first state to the second state. And a second output for providing a second delay signal indicating the lapse of a second time interval after each transition of the control signal from the second state to the first state. A first gate having a first input for receiving the control signal and a second input coupled to the output of the delay element for receiving the delayed signal, wherein the control signal achieves the first state; The digital controller then has an output that asserts a third state during a third time interval which substantially begins and ends after the control signal remains in the second state for the first time interval. And the second gate has a first input for receiving the control signal and A second input coupled to the output of the delay element for receiving the delayed signal, the second input substantially starting when the control signal achieves the second state and ending after remaining in the first state for the second time interval; It has an output that provides a fourth state during a four hour interval.
[0014]
According to yet another aspect of the present application, a method for switching between signals having different signal rates is disclosed. The method uses a control signal having a plurality of transitions between a first state and a second state. The method receives a first digital signal having a first signal rate, receives a second digital signal having a second signal rate different from the first signal rate, and controls at one of the transitions between states. Receiving a signal. In response to one of the transitions between the states, the method provides an output signal in response to both the first and second digital signals for a time interval, and then supplies either the first or second digital signal. An output signal is provided in response to the signal. In one embodiment of the method, this is achieved by providing a first digital signal while the control signal is in the first state and providing a second digital signal while the control signal is in the second state. Realize.
[0015]
According to yet another aspect of the present application, a method for switching between signals having different signal rates includes receiving a first digital signal having a first signal rate, and generating a second signal rate different from the first signal rate. Receiving a second digital signal having a first state designating the first digital signal and a second state designating a second digital signal. Providing a first output signal in response to the first digital signal while in the state and during a first time interval after the transition of the control signal from the first state to the second state, wherein the control signal is in the second state; Providing a second output signal in response to the second digital signal during and during a second time interval after the transition of the control signal from the second state to the first state.
[0016]
According to yet another aspect of the present application, a switching method for a multiplexer having a first input, a second input, an output, and a control terminal for switching connection of an input to the output is disclosed. The method includes providing a first digital signal at a first input, providing a second signal substantially coincident with a first portion of the first digital signal to a second input, wherein the first input further comprises a first digital signal. And while the second input is receiving the second signal, a control signal is provided to the control terminal so that the multiplexer switches the connection of the input to the output.
[0017]
The various features of various and alternative embodiments of the improved switching circuit and method may be better understood with reference to the following description and accompanying drawings. In the drawings, similar elements have similar reference numerals. The following description and drawings are provided by way of example only, and should not be construed as limiting the scope of the present application.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Various embodiments of circuits and methods for encoding digital signals are disclosed. This is advantageous because the bits of the digital signal can be encoded in parallel to reduce the latency of the encoding operation. Circuits and methods for switching a signal having a high signal rate to the same signal path as another signal having a low signal rate without causing glitches in the signal path are also disclosed. Even if there is a difference in signal rate of 50 MHz or more between various signals, glitches can be prevented. A variety of circuits and methods that can encode a data signal to generate a strobe signal and provide such a signal on the same signal path as the arbitration signal in accordance with IEEE Standard 1394 are highly beneficial. The IEEE standard 1394 is incorporated herein by reference.
[0019]
FIG. 1 shows a schematic diagram of a traditional encoder 20 specified in IEEE standard 1394, which encodes a data signal by recursion to generate a strobe signal. Traditional encoder 20 includes first and second XOR gates 22, 26, and includes first and second D flip-flops 24, 28. Both D flip-flops 24 and 28 are clocked by the clock signal on line CLK. Input data signal (d₀, D₁, D₂,. . . , D_m) Is supplied in series to the first input of the first XOR gate 22 on line DATA and to the D input of the first D flip-flop 24. Here, the index m is an integer, and each term d_mRepresents a bit. One bit of the input data signal is provided per clock cycle. The delayed output data signal (d '₀= D₀, D '₁= D₁,. . . , D '_m= D_m) Is supplied on the line DATA 'from the Q output of the first D flip-flop 24. Each bit d of the delayed output data signal_iIs the bit d of the corresponding input data signal_iNote that it is generated in one clock cycle after the reception of the. Delayed output data signal d '₀, D '₁,. . . , D '_mIs fed back to the second input of the first XOR gate 22, and the output of the first XOR gate 22 drives the first input of the second XOR gate 26. The output of the second XOR gate 26 drives the D input of a second D flip-flop 28. The Q output of the second D flip-flop 28 is connected to the strobe signal (s₀, S₁, S₂,. . . , S_mSupply). The / Q output of the second D flip-flop 28 provides an inverted strobe signal, which is fed back to the second input of the second XOR gate 26.
[0020]
The encoding provided by encoder 20 can be expressed as follows.
[0021]
s₀= D₀                        (Equation 1)
s₁= (D₁  XOR d₀) XOR / s₀        (Equation 2)
s₂= (D₂  XOR d₁) XOR / s₁        (Equation 3)
. . .
s_m(D_m  XOR d_m-1) XOR / s_m-1      (Equation 4)
Here, the index m is an integer. For example, the strobe bit s₁To generate data bits d from input D₁And the data bit d from the Q output of the D flip-flop 24₀Is supplied to the XOR gate 22, and the bit (d₁  XOR d₀) Is generated. The generated bit (d₁  XOR d₀) And inverted strobe bit / s₀Is sent to the second XOR gate 26 and the bit (d₁  XOR d₀) XOR / s₀Is generated. The generated bit (d₁  XOR d₀) XOR / s₀Is then supplied to the D input of the second D flip-flop 28. During the next clock cycle of clock line CLK, the generated bit (d₁  XOR d₀  XOR / s₀) Is the strobe bit s from the Q output of the second D flip-flop 28.₁Supplied as Each strobe bit s_iIs the bit d 'of the corresponding delayed output data signal_iAs in the same cycle.
[0022]
The encoding provided by the traditional encoder 20 is recursive due to the feedback from the D flip-flops 24,28. If i> 0, the strobe bit s_iIs the preceding strobe bit s_i-1And the preceding data bit d_i-1Depends on. The encoding is non-memoryless because at least one strobe bit depends on the preceding data bit. Data signal d₀, D₁, D₂,. . . , D_mIs the strobe signal s₀, S₁, S₂,. . . , S_mMust be delayed by one clock cycle. The delayed output data signal d 'supplied to the line DATA' from the Q output of the first D flip-flop 24₀, D '₁,. . . , D '_mIs essentially the input data signal d on line DATA delayed by one clock cycle.₀, D₁, D₂,. . . , D_mIs a copy of This delay is very undesirable because it slows down the transmission of data to other devices. Furthermore, traditional encoder 20 cannot encode bits of a data signal in parallel, but rather must use multiple gates, and thus multiple gate delays, to serially encode the bits bit by bit. These problems limit the speed of the encoding process using traditional encoder 20.
[0023]
It is difficult to interconnect traditional encoder 20 with other devices. For example, if the output line DATA 'of the traditional encoder 20 and the signal source of the arbitration signal conforming to the IEEE standard 1394 are connected to the same signal path in the conventional manner, there is a difference in their signal rates. Glitches can occur in the signal path. Accordingly, there is a need for improved circuits and methods that can encode data signals to generate strobe signals and provide such signals to the same signal path as the arbitration signal without causing glitches in the signal path.
[0024]
FIG. 2A shows a block diagram of an embodiment of an improved multiplexer 100 that switches between signals having substantially different signal rates. The improved multiplexer 100 includes a first switch 110, a second switch 120, a controller 130, and a logic gate 140. The power supply voltage and the ground voltage of the improved multiplexer 100 are, for example, 3 volts and 0 volts, respectively. In the improved embodiment of the multiplexer 100, the HIGH state is asserted at or substantially at the power supply voltage, and the LOW state is asserted at or substantially at ground voltage. The multiplexer 100 of this embodiment can be realized in compliance with the IEEE standard 1394.
[0025]
It is noted that the power supply voltage, ground voltage, HIGH state, and LOW state may vary from the specified values due to, for example, system component tolerances. It is further noted that in other embodiments of the improved multiplexer, other values for the power supply voltage and ground voltage can be used. For example, the power supply voltage may instead be asserted at 5 volts, and the HIGH state may be asserted at 5 volts or 0 volts.
[0026]
The components of the improved multiplexer 100 preferably have the following attributes: The first switch 110 has an input (A) for receiving the first digital signal, a control terminal (N2) for controlling the first switch 110, and an output. In this improved embodiment of the multiplexer 100, the first switch 110 is turned on by asserting a HIGH state on its control terminal, and is turned off by asserting a LOW state on its control terminal. When the first switch is turned on, the input A of the first switch 110 is connected to the output, so that the first digital signal, that is, its representation, is supplied to the output. When the first switch 110 is turned off, input A is essentially disconnected from the output. This can be realized, for example, by asserting the LOW state from the output when the first switch 110 is turned off, or supplying high impedance from the output of the switch 110. Regardless of the method of implementation, a switching time is required for the first switch 110 to change from a stable OFF state to a stable ON state or vice versa. The second switch 120 also has an input (B) for receiving another digital signal, a control terminal (N3) for controlling the second switch 120, and an output. The second switch 120 preferably has the same design and the same attributes as the first switch 110, and is preferably controlled in the same manner.
[0027]
The controller 130 has an input (S) for receiving a control signal and a first output (O).₁) And the second output (O₂). Each output O₁, O₂Supplies an asserted intermediate signal in response to the state of the control signal. More specifically, when the control signal changes state from LOW to HIGH, the output O₁Responds by changing the state from LOW to HIGH. This is preferably done at very short time intervals, for example, less than 1 nanosecond. Another output O₂The intermediate signal supplied from the controller remains in the HIGH state for a time interval slightly longer than the switching time required for turning on the first switch 110 stably, and then changes the state to LOW. In the embodiment of the improved multiplexer 100, this time interval is approximately 2 nanoseconds in length, but other time intervals may be used instead. When the control signal changes state from HIGH to LOW, the output O₂Responds by changing the state from LOW to HIGH. This is preferably done in a very short time interval, for example less than 1 nanosecond. Another output O₁The intermediate signal provided by the second switch 120 remains in the HIGH state for a time interval slightly longer than the switching time required to turn on the second switch 120 stably. In the embodiment of the improved multiplexer 100, this time interval is also about 2 nanoseconds, but other time intervals may be used instead. When the control signal changes state, there is a time interval in which both intermediate signals are both asserted HIGH. After this time interval, one of the intermediate signals is asserted in the LOW state and the other intermediate signal is asserted in the HIGH state until the control signal changes state again.
[0028]
Logic gate 140 has a first input, a second input, and an output. The output of logic gate 140 provides an output signal for improved multiplexer 100. After the multiplexer has completed the switching operation and has reached a stable state, this output signal responds to the state asserted at one of the two inputs of the logic gate. However, during the switching operation of multiplexer 100 and before reaching a stable state, the output signal of logic gate 140, and thus the output signal of multiplexer 100, responds to the state asserted at each of the inputs of logic gate 140.
[0029]
Switches 110, 120, controller 130, and logic gate 140 are interconnected as follows. First output O of the controller₁Is coupled to the control terminal N2 of the first switch 110, and the second output of the controller 130 is connected to the control terminal N3 of the second switch 120. Switches 110 and 120 each receive first and second digital signals from another circuit (not shown), such as an integrated circuit (IC) chip core. The output of each switch 110, 120 is coupled to a respective one of the inputs of logic gate 140. The output of logic gate 140 comprises the output of enhanced multiplexer 100.
[0030]
This improved embodiment of the multiplexer 100 operates as follows. The first digital signal is provided to input A of first switch 110, the second digital signal is provided to input B of second switch 120, and the control signal is provided to input S of controller 130. In response to a control signal that changes the state from LOW to HIGH, the output O of₁Immediately changes the state from LOW to HIGH. This asserts a HIGH state at the control terminal N2, thereby turning on the first switch 110. As a result, the output of first switch 110 provides a first digital signal to a first input of logic gate 140. By the operation of the controller, the output O of the controller 130 is₂The intermediate signal supplied from the MIC remains in the HIGH state for about 2 nanoseconds. During this time interval, the HIGH state remains asserted at the control terminal N3 of the second switch 120. This leaves the second switch ON. As a result, the output of the second switch provides a second digital signal to the second input of logic gate 140. Logic gate 140 combines the first and second digital signals according to a Boolean logic operation to produce an enhanced multiplexer 100 output signal. This improved multiplexer 100 function is very beneficial in preventing glitches in the output signal. Once this two nanosecond interval has expired, the output O₂Changes the state from HIGH to LOW. This asserts a LOW state at the control terminal N3, thereby turning off the second switch 120. When the second switch is turned off, its output asserts a LOW state (or high impedance) and the output signal from logic gate 140 is determined by the state of the first digital signal received at the first input of logic gate 140.
[0031]
The operation of the improved multiplexer 100 is similar to the operation described above when the control signal changes state from HIGH to LOW. More specifically, in response to a control signal that changes the state to LOW, the output O₂Immediately changes the state from LOW to HIGH. This asserts a HIGH state at the control terminal N3, thereby turning on the second switch 120. By the operation of the controller 130, the output O of the controller 130₁The intermediate signal supplied from remains in the HIGH state for about 2 nanoseconds. During this time interval, the HIGH state remains asserted at the control terminal N2 of the first switch 110. As a result, the first switch remains ON. Thus, during this time interval, logic gate 140 combines the first and second digital signals according to a Boolean logic operation to produce an enhanced multiplexer 100 output signal. This improved multiplexer 100 function is very beneficial in preventing glitches in the output signal. Once this approximately 2 nanosecond interval is over, the output O₁Changes the state from HIGH to LOW. This asserts a LOW state at the control terminal N2, thereby turning off the first switch 110. When the first switch is turned off, its output asserts a LOW state (or high impedance) and the output signal from logic gate 140 is determined by the state of the second digital signal received at the second output of logic gate 140.
[0032]
FIG. 2B shows a block diagram of another embodiment of an improved multiplexer 200 substantially made from traditional logic gates. The improved multiplexer includes a first switch 110, a second switch 120, a controller 130, and a logic gate 140 having the same inputs and outputs as the improved multiplexer 100, and is substantially similar to the improved multiplexer 100. Interconnected. In this improved embodiment of multiplexer 200, each switch 110, 120 comprises an AND gate, logic gate 140 comprises an OR gate, and controller 130 has the specific structure described below. The power supply voltage of the improved multiplexer 200 is 3 volts, and the ground voltage may be 0 volt. The HIGH state is asserted at or substantially at the power supply voltage, and the LOW state is asserted at or substantially at ground voltage. Other power supply voltage and ground voltage levels may be used. The power supply voltage, the ground voltage, the HIGH state, and the LOW state may be different from the values specified in the improved multiplexer 100.
[0033]
The first switch 110 is turned off by asserting a LOW state to the control terminal N2. When the LOW state is entered, the output of the first switch 110 asserts the LOW state regardless of the state asserted by another input. The first switch is turned on by asserting a HIGH state with respect to the control terminal N2. When the HIGH state occurs, the output of the first switch 110 is asserted with respect to the other outputs. The second switch 120 operates similarly.
[0034]
Logic gate 140 comprises an OR gate in this improved multiplexer 200 embodiment. When exactly one of the switches is ON, it receives the LOW signal asserted by the switch whose one of the inputs of the OR gate is OFF, and the other input of the OR gate is supplied from the switch which is ON. Receiving the digital signal. The OR gate thus provides this digital signal, or a representation thereof, as the output signal of the enhanced multiplexer 200. However, when both switches 110 and 120 are ON, the output signal provided by the OR gate is the logical OR of the two digital signals received at inputs A and B of multiplexer 200.
[0035]
In this improved multiplexer 200 embodiment, the controller 130 comprises a delay element 132, an OR gate 134, and a NAND gate 136. Delay element 132 has an input S for receiving the control signal and an output for providing a copy of the control signal about 2 nanoseconds delayed as a delayed signal. The input S of delay element 132 is coupled to a first input of OR gate 134 and a first input of NAND gate 136, and the output of delay element 132 is coupled to a second input of OR gate 134 and a second input of NAND gate 136. You. Thus, when the control signal changes state from LOW to HIGH, the first input of OR gate 134 will receive this HIGH state and the output of OR gate 134 will immediately assert the HIGH state. However, about two nanoseconds after the control signal changes to the HIGH state, the delay signal continues to be asserted in the LOW state. This LOW state is received at the second input of NAND gate 136, so that the output of NAND gate 136 asserts a HIGH state. After about 2 nanoseconds, the control signal and the delay signal are both asserted HIGH. This causes the output of NAND gate 136 to assert a LOW state.
[0036]
When the control signal changes state from HIGH to LOW, the first input of NAND gate 136 receives this LOW state, and the output of NAND gate 136 thus immediately asserts the HIGH state. However, for about 2 nanoseconds, the delayed signal will be asserted HIGH. This HIGH state is received at the second input of the OR gate, thereby causing the output of OR gate 134 to assert the HIGH state. After about 2 nanoseconds, the control signal and the delay signal are both asserted LOW. This causes the output of OR gate 134 to assert a LOW state. This embodiment of delay element 132 provides substantially the same delay duration regardless of the state of the control signal.
[0037]
Referring now to FIG. 3, a block diagram of another embodiment of the improved multiplexer 300 is shown. The improved multiplexer 300 has a first switch 110, a second switch 120, a controller 130, and a logic gate 140 having the same inputs and outputs as the improved multiplexers 100, 200. Interconnected in substantially the same manner. The controller 130 has the same design as the improved multiplexer 200. The other components of the improved multiplexer 300 differ from the corresponding components of the improved multiplexers 100, 200 as described below.
[0038]
The first switch 110 of the improved multiplexer 300 comprises a transmission gate 114 and an inverter 112. The transmission gate 114 includes an input A, a control terminal N2, / N2, and an output of the first switch 110. Inverter 112 is serially coupled between control terminals N2 and / N2 of the transmission gate. The first transmission gate 110 is turned on by asserting a HIGH state with respect to the control terminal N2, and is turned OFF by asserting a LOW state with respect to the control terminal N2. The second switch 120 has the same design as the first switch 110 and operates in the same manner as the first switch 110. More specifically, the second switch 120 includes a transmission gate 124 and an inverter 122, and the inverter 122 is connected in series between the control terminals N3 and / N3 of the transmission gate 124. The transmission gate 124 includes the input B and the output of the second switch 120, and is turned ON by asserting a HIGH state to the control terminal N3 and OFF by asserting a LOW state to the control terminal N3.
[0039]
Logic gate 140 comprises an OR gate 142 and two passive pulldowns 144, 146, each having one end coupled to the input of OR gate 142 and the other end coupled to ground (Vss). The OR gate 142 has a traditional design, with a binary value "1" representing a HIGH state and a binary value "0" representing a LOW state. Logic gate 140 also provides a logical OR operation, but can assert a binary value "0" for its input either by providing a LOW state or asserting a high impedance condition. For example, when high impedance is asserted to the first input of logic gate 140, passive pull-down 144 pulls the voltage at the input of OR gate 142 substantially to a LOW state, such that the high impedance has a binary value " "0".
[0040]
The operation of the improved multiplexer 300 is substantially identical to that of the improved multiplexer 200 when the switches 110 and 120 are ON. For example, when first switch 110 is turned on, it supplies the digital signal received at input A to the first input of logic gate 142. This digital signal has a HIGH state and a LOW state, and the LOW state represents “0”. However, when the first switch 110 is turned off, its output asserts high impedance to the first input of the logic gate 140. The passive pull-down 144 then lowers the voltage level at the first input of the OR gate 142 to substantially the ground voltage Vss, thereby asserting a LOW state or logic "0" for this input of the OR gate 142. The second switch operates similarly during the OFF state.
[0041]
Alternatively, the logic gate 140 can be omitted from the improved multiplexer 300, for example, by coupling the output of the first switch to the output of the second switch 120. The combined output forms the modified output for multiplexer 300. This modification of the multiplexer ensures that both the inputs A and B of the modified multiplexer 300 are supplied with the same signal voltage during the switching operation so that no signal contention occurs at the output of the modified multiplexer 300. is important. Since inputs A and B compete to control the output of the modified multiplexer, a substantial shift in the signal voltage at inputs A and B during the switching operation of the modified multiplexer will result in excessive current between inputs A and B. May create a flow.
[0042]
The improved multiplexers 100, 200, 300 are particularly beneficial when the first digital signal and the second digital signal have substantially different signal rates. For example, the first digital signal may be a data signal having a high signal rate according to the IEEE standard 1394, and the second digital signal may be an arbitration signal having a low signal rate according to the IEEE standard 1394. In traditional multiplexers, for example, when a signal with a low signal rate is set up to be asserted, the output of the multiplexer temporarily floats, and such differences in signal rates can cause glitches in the output signal. Become.
[0043]
FIG. 4 is a flowchart illustrating an embodiment of a method performed by the multiplexer 200 improved to prevent such glitches. FIG. 5 is a timing diagram of the improved multiplexer 200 when operating according to this method. The timing diagram shows the signal values at various points A, B, S, N1, N2, N3 and OUT for time t. Time t₀Thus, the first digital signal is supplied to the input A in the same state 401 as the initial state of the second digital signal supplied to the input B. This initial state is a HIGH state in the figure, but may be a LOW state instead. To prevent glitches, no digital signal should be asserted during the switching operation of multiplexer 200 at an intermediate state or value that is substantially different from the HIGH or LOW state.
[0044]
Time t₁Then, the control signal supplied to the control terminal S changes the state from HIGH to LOW. Immediately after that, time t₂Then, the OR gate 134 of the controller 130 asserts the HIGH state at the control terminal N2 of the first switch 110, thereby turning on the first switch 110 403. Time t₁Then, the change of the state of the control signal to the LOW state is asserted for the input of the delay element 132. In response, the delay element₃Wait 405 for about 2 nanoseconds, and then change the state of the delayed signal to LOW. This LOW state is asserted at the control terminal N3 of the second switch, so that the time t₄Then, the second switch is turned off (407). t₁And t₄During this time interval, both inputs of logic gate 140 thus receive a HIGH state, so that the output OUT of multiplexer 200 is at t₁And t₄During the switching operation of the improved multiplexer 200, the output signal is provided in a HIGH state during the entire time interval between the output signals.
[0045]
A similar process is used to switch back to the first digital signal. Specifically, time t₅Earlier, both inputs A and B are asserted in the same state. Time t₅At which point, the control signal changes state to HIGH, thereby causing time t₆Turns on the first switch 110. The delay element 132 waits for about 2 nanoseconds from the change of the state of the control signal, and thereafter, the time t₇Changes the state of the delay signal to HIGH. In response, time t₈Then, the second switch 120 is turned off.
[0046]
Various modifications to the improved multiplexers 100, 200, 300 are contemplated, such as using other conditions to control the switches 110, 120. In another embodiment of the improved multiplexer 100, the first switch is turned on by asserting a 0 volt LOW state to the control terminal N2, and a 5 volt HIGH state is asserted to the control terminal N2. The second switch is turned on by asserting a 3 volt HIGH state to the control terminal N3, and is turned off by asserting a 0 volt LOW state to the control terminal N3. Alternatively, one or more switches 110 and 120 can be controlled by asserting appropriate levels to control terminals N2 and N3. In another embodiment of the improved multiplexer 200, the controller 130 is modified by adding yet another delay element.
[0047]
Various changes can be made specifically to the controller 130. Further, another delay element is included in the controller 130 of FIGS. It may, for example, couple the output of delay element 132 to the second input of OR gate 134, couple the input of the additional delay element to the second input of NAND gate 136 instead of the second input, and NAND the output of the added delay element. This can be achieved by coupling to the second input of gate 136. For example, the output of delay element 132 is coupled to the second input of NAND gate 136 instead of the second input of OR gate 134, the input of the added delay element is coupled to the input of delay element 132, and the By coupling the output to a second input of OR gate 134, another delay element can be included in controller 130 in parallel with delay element 132. Both of these alternative embodiments of controller 130 are advantageous because they can provide a different OR gate 134 delay duration than NAND gate 136. Therefore, it can be used to delay the turning off of each switch 110, 120 exactly by the time interval required for the other switches 120, 110 to turn on stably.
[0048]
The improved multiplexers 100, 200, 300 are very beneficial because they can be built on an integrated circuit (IC) chip and can provide signals within the IC chip to circuitry outside of the IC chip, and can be used in IEEE standard 1394. Such usage can be done according to. In one embodiment, the improved multiplexer is part of the output buffer of the IC chip. In this embodiment, both inputs A, B and the control terminal S of the improved multiplexer are coupled to a drive block of the IC chip. The drive block supplies to input A a data signal having a signal rate that can exceed 200 megahertz in accordance with IEEE standard 1394. The drive block supplies an input B with an arbitration signal having a signal rate of typically about 50 megahertz according to IEEE standard 1394. The drive block provides the proper state control signal to its control terminal S, and provides the improved multiplexer by providing data and arbitration signals at substantially equal voltages during the switching operation of the improved multiplexer. Control.
[0049]
The improved multiplexer can likewise be used to supply both strobe and arbitration signals according to IEEE standard 1394 to circuits outside the IC chip. A conventional encoder such as the encoder 20 can be used to generate a strobe signal conforming to the IEEE standard 1394. However, encoder 20 generates the strobe signal using a recursive encoding algorithm that introduces an undesirable delay time into the strobe signal. With this delay time, the data signal must be buffered for at least one clock cycle. Therefore, due to this delay time, a latency of at least one clock cycle occurs in both the data signal and the strobe signal. Further, the encoder 20 does not include means for providing both the strobe signal and the arbitration signal at substantially the same value during the switching operation. Accordingly, an improved encoder that operates in accordance with IEEE Standard 1394 is highly desirable.
[0050]
FIG. 6 is a block diagram illustrating an embodiment of an improved encoder 600 for performing according to a recursive encoding algorithm but substantially without recursive logic. The recursive encoding algorithm performed in this manner is selected from a plurality of encoding algorithms specified in this standard so that a data signal conforming to the IEEE standard 1394 can be encoded to generate a strobe signal conforming to the standard. Preferably.
[0051]
This embodiment of the improved encoder 600 comprises an initialization unit 610 and an encoding unit 630. The initialization unit 610 includes an 8-bit wide input P and a 9-bit wide output I. The initialization unit 610 supplies a one bit wide prefix to the signal received at input P to generate an intermediate signal from output I. Encoding unit 630 includes an input D and an output S, both of which are 9 bits wide. The encoding unit encodes the intermediate signal in combination without using recursive logic. Input D of encoding unit 630 is coupled to output I of initialization unit 610.
[0052]
FIG. 7 shows a flowchart of an embodiment of an improved method for encoding bits of a digital signal performed by the improved encoder 600. The method begins 701 by receiving a data signal at the input P of the initialization unit 610 eight bits at a time in parallel 701. The initialization unit 610 supplies a one-bit prefix to the digital signal to generate an intermediate signal. The intermediate signal consists of a prefix followed by a digital signal. The intermediate signal is supplied 703 in parallel to input D of encoding unit 630 via output I. Encoding unit 630 encodes the intermediate signal substantially in a combinatorial manner to produce an encoded signal, which includes encoding the digital signal bits according to a recursive encoding algorithm. This is preferably achieved 705 by encoding a one bit prefix and encoding the next eight bits of the intermediate signal in parallel using combinational logic.
[0053]
The bits of the digital signal after the eighth bit can be encoded in various ways. For example, an 8-bit continuous block of a digital signal can be prefixed for each block as described above to generate an intermediate signal encoded as described above. However, the encoded prefix of such 8-bit wide contiguous blocks is preferably ignored. Alternatively, the initialization unit 610 can be designed so that only the first 8-bit wide portion of the digital signal is prefixed and not the other portions of the digital signal.
[0054]
8 and 10 show preferred embodiments of the initialization unit 610 and the encoding unit 630, which when combined in series as shown in FIG. 6, form a preferred embodiment of the improved encoder 600. This preferred embodiment of the encoder 600 is specifically tailored to perform data strobe encoding in accordance with IEEE Standard 1394. The encoding process performed by this improved embodiment of encoder 600 is beneficial because it requires less computation than the traditional data strobe encoding process implemented by conventional encoder 20. This enables parallel encoding of the data signal, and greatly reduces the time required to encode the data signal according to the IEEE 1394 standard.
[0055]
Compared with the conventional encoder 20, the amount of calculation can be reduced as follows. The traditional encoder 20 specified in the IEEE standard 1394 generates a strobe signal by the following process.
[0056]
s₀= D₀                        (Equation 1)
s₁= (D₁  XOR d₀) XOR / s₀        (Equation 2)
s₂= (D₂  XOR d₁) XOR / s₁        (Equation 3)
. . .
s_m(D_m  XOR d_m-1) XOR / s_m-1      (Equation 4)
In equations 1, 2, 3, and 4, each symbol XOR represents the operation of an XOR gate. Symbol s in each equation_iAnd d_iRepresents the outputs of the D flip-flops 24 and 28 for each clock cycle. For example, in equation 3, the symbol s₁And d₁Represents strobe bits and data bits, and strobe and data bits s₀And d₀Is output in the clock cycle immediately after the output clock cycle. Data bit d₀And inverted strobe bit / s₀Are both feedbacks in equation 2. The encoding process implemented in the traditional encoder 20 is recursive and introduces latency to the data and strobe signals.
[0057]
With the improved encoder 600, this additional latency can be avoided. To understand how the latency can be avoided, each strobe bit s_iPreceding strobe bit s immediately before_i-1Rewrite in relation to changed dependencies on Where the leading strobe bit s_i-2And the strobe bit s_iRepresents the dependency of For example, the strobe bit s₂Strobe bit s₁Rewrite the dependency on to get the changed relationship.
s₂= D₂  XOR d₁  XOR / s₁= D₂  XOR d₁  XOR / (d₁  XOR d₀  XOR / s₀) = D₂  XOR d₀  XOR s₀(Equation 5)
Assuming that i> 2, the strobe bit s_iLeading strobe bit s successively more apart_i-3, S_i-4,. . . , S₀And get a modified relationship.
[0058]
s₀= D₀                        (Equation 6)
s₁= D₁  XOR d₀  XOR / s₀          (Equation 7)
s₂= D₂  XOR d₀  XOR s₀          (Equation 5)
s₃= D₃  XOR d₀  XOR / s₀          (Equation 8)
. . .
s_2i= D_2i  XOR d₀  XOR s₀        (Equation 9)
s_{2i + 1}= D_{2i + 1}  XOR d₀  XOR / s₀      (Equation 10)
To reduce the complexity of these relationships in equations 6, 7, 8, 9, and 10, the data bits d_-1And strobe bit s_-1Add. Additional strobe bit s_-1Is the added data bit d_-1Depending on s_-1  = / D_-1Can be represented by In order to comply with the IEEE standard 1394, an additional strobe bit s_-1Is set to a binary value “0” and the added data bit d_-1Is set to a binary value “1”.
[0059]
Additional data bit d_-1And additional strobe bit s_-1Goes through the encoding process of the traditional encoder 20 and the data bits d₀And strobe bit s₀Is determined. This is the relation₀  = D₀  XOR d_-1  XOR / s_-1Can be represented by The second part of this relationship (d_-1  XOR / s_-1) Is (d_-1  XOR / s_-1) = 1 XOR / 0 = 1 XOR1 = 0. Therefore, s₀  = D₀  XOR (d_-1  XOR / s_-1) = D₀  XOR 0 = d₀. From this equation, d₀  XOR s₀  = D₀And d₀  XOR / s₀  = / D₀It turns out that it is. By substituting these relationships into Equations 5, 7, 8, 9, and 10, the encoding process of the IEEE standard 1394 can be expressed by the following equation.
[0060]
d_-1= 1 (Equation 11)
s_-1= 0 (Equation 12)
s₀= D₀                          (Equation 13)
s₁= / D₁                          (Equation 14)
s₂= D₂                          (Equation 15)
. . .
s₂  _i  = D₂  _i                      (Equation 16)
s₂  _i  ₊₁= / D₂  _i  ₊₁                (Equation 17)
The strobe encoding process represented by equations 11, 12, 13, 14, 14, 15, 16, and 17 is performed for each strobe bit s_jAre all current data bits d_jTherefore, it can be executed in a memoryless manner. Each strobe bit s_jIs the preceding strobe bit s_k(Where k <j), so that this process can be performed without recursion. The structure and operation of the initialization unit 610 and the encoding unit 630 according to this preferred and improved embodiment of the encoder 600 will now be described with reference to FIGS. 8, 9, 10 and 11.
[0061]
FIG. 8 shows a block diagram of a preferred embodiment of an initialization unit 610 suitable for incorporation into the enhanced encoder 600. The embodiment of the initialization unit 610 is designed to receive a digital signal as a data packet composed of a bit string conforming to a data packet conforming to the IEEE 1394 standard. This embodiment of the initialization unit 610 includes a prefix generator 612 and a shift register 614. The prefix generator 612 has an 8-bit wide input so that 8-bit wide blocks of data packets can be received in parallel, and has a 1-bit wide output so that the prefix can be supplied to the digital signal. The shift register 614 has a 9-bit width input (SR_-1, SR₀, SR₁,. . . , SR₇) And a 9-bit wide output (I_-1, I₀, I₁,. . . I₇). Input SR of shift register 614_-1Is coupled to receive a prefix from the output of prefix generator 612. Input SR of shift register 614₀, SR₁,. . . SR₇Are coupled to receive 8-bit wide blocks of data packets in parallel. Output I of shift register 614_-1, I₀, I₁,. . . I₇Supply the intermediate signals in parallel.
[0062]
FIG. 9 is a flowchart illustrating a method of operating the initialization unit 610 illustrated in FIG. Input of prefix generator 612 and input SR of shift register 614₀, SR₁,. . . SR₇In the first 8 bits (d₀, D₁,. . . d₇) Are received in parallel, the operation starts. Prefix generator 612 then generates 903 a prefix for the data packet so that the bits of the data packet can be encoded with substantially no recursion. For example, the prefix may consist of a single bit with a binary value “1” to implement data strobe encoding in accordance with IEEE 1394. Prefix generator 612 provides a prefix 905 to the first bit of shift register 614, thereby prefixing the beginning of the data packet. The output I of the shift register 614 then converts the intermediate signal into a bit string (i_-1, I₀, I₁, I₂,. . . i_m) And bit i_-1Is equal to the prefix of the binary value "1", m is an integer, bit i₀, I₁, I₂,. . . i₇Is the first 8 bits d of the data packet₀, D₁,. . . , D₇Respectively. The first 8 bits d of the data packet₀, D₁,. . . , D₇Are processed in this way, the remaining bits d of the data packet₈. . . d_m(M> 7) is an 8-bit wide block d_{0 + 8} ^x _n, D_{1 + 8} ^x _n,. . . d_{7 + 8} ^x _n(N is an integer) and the processed value i_{0 + 8} ^x _n, I_{1 + 8} ^x _n,. . . i_{7 + 8} ^x _nIs bit I of output I of initialization unit 610₀, I₁,. . . I₇Supplied from
[0063]
FIG. 10 shows a schematic diagram of an embodiment of a coding unit 630 suitable for incorporation into the enhanced multiplexer 600. This embodiment of the encoding unit 630 includes a prefix encoder 639 and a combination logic block 641. Prefix encoder 639 receives input D_-1And output S_-1). The prefix encoder 639 calculates the bit i of the intermediate signal._-1Is encoded. Combinational logic block 641 comprises eight signal paths 631, 632, 633, 634, 635, 636, 637, 638, some of which 632, 634, 636, 638 each include an inverter. Each signal path has an input (D_j) And output (S_j), And the index j is the corresponding integer selected from the set {0, 1, 2, 3, 4, 4, 5, 6, 7}. The signal paths are configured in parallel. Each signal path encodes the corresponding bit (Modulo 8) of the intermediate signal. For example, the signal path 631 is the bit i of the intermediate signal₀, I₈,. . . , I_{1 + 8} ^x _nAnd the signal path 636 also determines the bit i of the intermediate signal₅, I_Thirteen,. . . , I_{5 + 8} ^x _nIs encoded. More specifically, the signal paths including the inverters 632, 634, 636, and 638 are arranged so as to be different from the other signal paths 631, 633, 635, and 637. Due to the staggered configuration, the signal paths 632, 634, 636, and 638, including the inverters, have bits i with odd exponents 2m + 1_{2m + 1}, While the signal paths 631, 633, 635, and 637 that do not include an inverter have a bit i with an even exponent 2m._2mIs encoded but not inverted.
[0064]
FIG. 11 is a flowchart illustrating a method of operating the encoding unit 630 illustrated in FIG. Input D_-1, D₀, D₁,. . . , D₇And the first 9 bits i of the intermediate signal_-1, I₀, I₁,. . . , I₇The operation is started by receiving each in parallel. These bits i_-1, I₀, I₁,. . . , I₇Is encoded 1103 by inverting every other. That is, bit i_-1Is inverted s_-1  = / I_-1The first bit (s) of the signal (s) encoded by_-1) Is generated. Bit i₀Is not inverted₀  = I₀The second bit (s₀) Is generated. Bit i₁Is inverted s₁  = / I₁The first bit (s) of the signal s encoded by₁) Is generated. These encodings are performed in parallel, the first 9 bits s of the encoded signal s_-1  = / I_-1, S₀  = I₀, S₁  = / I₁, S₂  = I₂, S₃  = / I₃, S₄  = I₄, S₅  = / I₅, S₆  = I₆, S₇  = / I₇Is the output S of the encoding unit 630_-1, S₀,. . . , S₇1105 respectively output from.
[0065]
The remaining bits i of the intermediate signal_m(Ie, m> 7) is an encoded 8-bit block with input D_-1And output S_-1Is not used for such blocks. Therefore, for an integer n u 0, s_{0 + 8} ^x _n  = I_{0 + 8} ^x _n, S_{1 + 8} ^x _n  = / I_{1 + 8} ^x _n, S_{2 + 8} ^x _n  = I_{2 + 8} ^x _n, S_{3 + 8} ^x _n  = / I_{3 + 8} ^x _n, S_{4 + 8} ^x _n  = I_{4 + 8} ^x _n, S_{5 + 8} ^x _n  = / I_{5 + 8} ^x _n, S_{6 + 8} ^x _n  = I_{6 + 8} ^x _n, S_{7 + 8} ^x _n  = / I_{7 + 8} ^x _n. The data strobe coding according to the IEEE standard 1394 has a prefix having a binary value “1” and the first bit s of the strobe signal._-1Must have the binary value “0”. Thus, for such data strobe coding, the coding unit 630 outputs a single bit d after the output signal is provided from the combinational logic block 641._-1Are connected to generate a strobe signal s conforming to the IEEE standard 1394.
[0066]
The combinational logic block 641 calculates the first bit i of the intermediate signal._-1To realize the memoryless encoding of the part following the. An embodiment of this encoding unit 630 is the first bit i of the intermediate signal._-1Followed by that part i₀, I₁, I₂, I₃, I₄, I₅, I₆, I₇,. . . , I_2m, I_{2m + 1}Memoryless encoding of₀  = I₀, S₁  = / I₁, S₂  = I₂, S₃  = / I₃, S₄  = I₄, S₅  = / I₅, S₆  = I₆, S₇  = / I₇,. . . , S_2m  = I_2m, S_{2m + 1}  = / I_{2m + 1}To achieve. This encoding encoder 630 outputs the entire intermediate signal i_-1, I₀, I₁, I₂, I₃, I₄, I₅, I₆, I₇  . . . i_2m, I_{2m + 1}Memoryless encoding of_-1  = / I_-1, S₀  = I₀, S₁  = / I₁, S₂  = I₂, S₃  = / I₃, S₄  = I₄, S₅  = / I₅, S₆  = I₆, S₇  = / I₇  . . . , S_2m  = I_2m, S_{2m + 1}  = /_2m  ₊₁And the entire intermediate signal is implemented using a conventional recursive encoder (ie, having two XOR gates and two D flip-flops) as described in IEEE Standard 1394 for data strobe coding. Note that it is equivalent to memoryless and recursive encoding. Further, prefix encoder 639 and combinational logic block 641 operate together (and as a whole encoding unit 630) one-to-one. Each bit i of the intermediate signal_mAre separately encoded and the corresponding single bits s of the encoded signal_mbecome.
[0067]
FIG. 12 is a schematic diagram of another embodiment of an encoding unit 630 that encodes an intermediate signal in parallel according to IEEE standard 1394 and supplies the encoded signal in series as a strobe signal. This embodiment of the encoding unit 630 includes a prefix encoder 639 modified from the one shown in FIG. ,
656 and a shift register 660.
[0068]
In this embodiment of encoding unit 630, prefix encoder 639 comprises a three-state inverter formed by coupling the output of inverter 671 to the input of transmission gate 672. The output of transmission gate 672 serves as the output of prefix encoder 639. Control terminal CD of transmission gate 672_-1, / CD_-1Are connected in series by a second inverter 673 and the control terminal CD_-1By asserting a HIGH state (LOW state), the transmission gate 672 can be turned ON (OFF). Control terminal CD_-1Is asserted in the HIGH state, the prefix encoder 639 outputs the input D_-1And inverts the received bit, and supplies the inverted bit from the output of the transmission gate 672. Control terminal CD_-1Is asserted in the LOW state, the transmission gate 672 is turned off, which causes the output of the transmission gate 672 to float, so that the three-state mode of the prefix encoder 639 can be realized.
[0069]
The combinational logic block 641 in this embodiment of the encoding unit 630 has the same design as in FIG. The plurality of conductive lines BD included in this embodiment of the encoding unit 630₀, BD₁, BD₂, BD₃, BD₄, BD5, BD₆, BD₇Are drawn above the combinational logic block 641 for clarity. Finally, the shift register 660 has an 8-bit parallel input, a single-bit input, a clock terminal (G_CLK), and a control terminal (CT)._-1), And a serial output (Strobe_Out). Control terminal (CT_-1) Is asserted in the LOW state, so that a signal can be received through the 8-bit parallel input of the shift register 660, and the control terminal (CT)_-1) Is asserted HIGH to allow a signal to be received via the single bit input of shift register 660.
[0070]
The output of combinational logic block 641 is coupled in parallel to first inputs (0) of multiplexers 642, 644, 646, 648, 652, 654, 656. Conductive wire BD₀, BD₁, BD₂, BD₃, BD₄, BD5, BD₆, BD₇Is coupled to a second input (1) of a multiplexer 642, 644, 646, 648, 652, 654, 656. The control terminals of the multiplexers 642, 644, 646, 648, 652, 654, 656 are connected to the outputs of the multiplexers 642, 644, 646, 648, 652, 654, 656 of the first input (0) and the second input (1). Coupled to form a common control terminal (BYPASS) for switching. The outputs of multiplexers 642, 644, 646, 648, 652, 654, 656 are coupled in parallel to the 8-bit parallel input of shift register 660. The output of prefix encoder 639 is coupled to a single bit input of shift register 660.
[0071]
FIG. 13 is a flowchart of another embodiment of an improved method for encoding a digital signal performed by the embodiment of the encoding unit 630 shown in FIG. The method begins by receiving 1301 a bypass signal at a control terminal BYPASS of a multiplexer 642, 644, 646, 648, 652, 654, 656. If the bypass signal is asserted LOW, 1303, the encoding mode of the encoding unit 630 is activated. The first bit i of the intermediate signal_-1Is encoded by the control terminal (CT) of the shift register 660._-1) Is asserted in the HIGH state. This activates the single bit input of shift register 660 and deactivates the parallel input of shift register 660. The first bit i of the intermediate signal_-1Is received at the input of the prefix encoder 639, is encoded by the inverter 671, and is supplied to the input of the transmission gate 672. Control terminal CD of prefix encoder 639_-1Is asserted in the HIGH state, thereby turning on the transmission gate 672 and causing the encoded bit / i_-1Is supplied to the shift register 660. Next, control terminal CD_-1Is asserted in the LOW state to turn off the transmission gate 672, and the shift register 660 clocks G_CLK as many times as necessary to encode the encoded bit / i._-1As the first bit of the strobe signal via the serial input Strobe_Out.
[0072]
Control terminal CT of shift register 660_-1Is then asserted in the LOW state and the next 8 bits of the intermediate signal are received in parallel at the parallel input (0) of multiplexers 642, 644, 646, 648, 652, 654, 656 1305, bit i₀, I₁, I₂, I₃, I₄, I₅, I₆, I₇Is inverted by every other to perform encoding in the combinational logic block 641, and the next 8 bits s of the 1307 strobe signal₀  = I₀, S₁  = / I₁, S₂  = I₂, S₃  = / I₃, S₄  = I₄, S₅  = / I₅, S₆  = I₆, S₇  = / I₇And these generated bits s₀, S₁, S₂, S₃, S₄, S₅, S₆, S₇Are supplied to the shift register 660 in parallel. Shift register 660 then clocks these bits s eight times.₀, S₁, S₂, S₃, S₄, S₅, S₆, S₇Are sent out in series via the output Strobe_Out. An 8-bit contiguous block of the intermediate signal is similarly received at the parallel input (0) 1305, encoded 1307, and then sent out serially as an 8-bit contiguous block of the 1309 strobe signal by the shift register 660 via the output Strobe_Out. It is.
[0073]
When the bypass signal is asserted in the HIGH state 1303, the BYPASS mode of the encoding unit 630 is activated. In the bypass mode, for example, the encoding unit 630 can receive a bypass signal representing the initial state of the arbitration signal. When the BYPASS mode is activated, the bypass signal is supplied to the input (1) of the multiplexers 642, 644, 646, 648, 652, 654, and 656 to the conductive line BD.₀, BD₁, BD₂, BD₃, BD₄, BD5, BD₆, BD₇, And is supplied to the shift register 660 in parallel therefrom, and then supplied in series from the output Strobe_Out. Therefore, in this embodiment of the encoding unit 630, if the bypass signal matches the initial state of the arbitration signal, so will the signal output from the Strobe_Out during the BYPASS mode.
[0074]
This embodiment of the encoding unit 630 is very useful for driving the improved multiplexers 100, 200, 300. For example, during a switching operation, an arbitration signal may be provided to one of the inputs of the enhanced multiplexer 200 and its matching output signal from the output Strobe_Out may be provided to the other input of the enhanced multiplexer 200. This can prevent glitches from occurring at the output of the improved multiplexer 200, as described in more detail above with respect to FIG.
[0075]
FIG. 14 shows a block diagram of another embodiment of the improved encoder 1400. This FIG. 14 shows an improved driving first improved multiplexer, interconnected with further circuitry for supplying data signals compliant with IEEE standard 1394 to both the improved encoder and the second improved encoder. FIG. 3 is a block diagram illustrating another embodiment of the present encoder, where both of these multiplexers are further driven by a signal source of an IEEE 1394 arbitration signal. The improved encoder 1400 comprises a timing generator 1410, a D flip-flop 1411, a shift register 1413, a prefix and end bit unit 1415, a gated clock 1416, multiplexers 1417, 201, 202, and an encoding unit 630. FIG. 14 also shows a drive block 1419 that provides signals to the enhanced encoder 1400. These signals include a data signal and an arbitration signal conforming to the IEEE standard 1394, and the improved encoder 1400 encodes the data signal to generate a strobe signal conforming to the IEEE standard 1394, and outputs the data, strobe, and arbitration. Each signal is supplied to another circuit (not shown). Preferably, the improved encoder 1400 is built on an IC chip and supplies such signals to circuitry outside the IC chip in accordance with IEEE Standard 1394.
[0076]
The encoding unit 630 is substantially the same as the structure shown in FIG. 12, except that the shift register 660 further includes a serial input (SI) and the prefix encoder 639 can be omitted. Timing generator 1410 receives input C₁, C₂, C₃, A clock terminal, and a plurality of outputs. The shift register 1413 has a serial input, an 8-bit wide parallel input (P), a clock terminal, and a serial output (Date_Out). The prefix and end bit unit 1415 is a prefix (d) for data signals and strobe signals._-1, S_-1) To provide the other matching bits described below. Gated clock 1416 generates a clock signal with a gate on line G_CLK. The gated clock 1416 can be activated to provide a gated clock signal at about 50 MHz and deactivated to assert a LOW state on line G_CLK. Multiplexer 1417 is a traditional three-input one-output multiplexer, the inputs and outputs are 8 bits wide, and include control terminals to select the connection of the input to the output. Each of the multiplexers 201 and 202 has the same design as the multiplexer 200 shown in FIG. 2B. Drive block 1419 provides data and arbitration signals to enhanced encoder 1400. The drive block 1419 also supplies various control signals such as a clock signal on the clock line CLK to the improved encoder 1400.
[0077]
The drive block 1419 has an input of the multiplexer 1417, a second input (1) of the multiplexers 201 and 202, an input C of the timing generator 1410.₁, C₂, C₃To the reset terminal of the D flip-flop 1411 and further connected to both clock terminals of the timing generator 1410 and the D flip-flop 1411 via the clock line CLK. Timing generator 1410 is connected to prefix and end bit unit 1415, to gated clock 1416, to the control terminal of multiplexer 1417, and to the D input of D flip-flop 1411. The prefix and end bit unit 1415 is connected to the serial input of the shift register 1413, the serial input SI of the shift register 660 of the encoding unit 630, and the input D of the encoding unit 630.₀, D₁, D₃, D₄, D₅, D₆, D₇(Collectively D_1-7) And the conductive line BD of the encoding unit 630₀, BD₁, BD₂, BD₃, BD₄, BD5, BD₆, BD₇(Collectively BD_1-7Connected). The gated clock 1416 is connected to the clock terminal of the shift register 1413 via the gated clock line G_CLK, and to the clock terminal of the shift register 660 of the encoding unit 630. The output of multiplexer 1417 is connected to parallel input P of shift register 1413 and to input D of encoding unit 630._0-7Connected to. The serial output Data_Out of the shift register 1413 is connected to the input (0) of the multiplexer 202, and the serial output Strobe_Out of the shift register 660 of the encoding unit 630 is connected to the first input (0) of the multiplexer 201.
[0078]
For example, the operation can be started in an arbitration mode in which an arbitration signal is supplied from each of the outputs Out_SA and Out_DA of the multiplexers 201 and 202. In order to set the data mode and the strobe signal to the data mode supplied from the outputs Out_SA and Out_DA, the following operation is performed. The driving unit 1419 selects one of the three data signals supplied to the multiplexer 1417, and outputs a selection signal designating the selected data signal to the input C of the timing generator 1410.₁Send to Timing generator 1410 then sends a second select signal to the control terminal of multiplexer 1417 so that the selected data signal is permanently connected to the output of multiplexer 1417. The driving unit 1419 also supplies a mode signal designating the data mode to the input C3 to issue a command to the timing generator 1410 to change the mode from the arbitration mode to the data mode. In response to the mode signal and the clock signal, the timing generator 1410 commands the prefix and end bit unit 1415 to output a bit (matching bit) corresponding to the end of the arbitration signal to the conductive line BD of the encoding unit 630._0-7To be supplied. The last part of the arbitration signal is sent to the input (1) of the multiplexers 201 and 202 in series by the drive block 1419, and is also sent to the parallel input P of the shift register 1413 in parallel via the multiplexer 1417. The driving unit 1419 further inputs an input C of the timing generator 1410 for sending a command to the timing generator 1410.₂To start the gated clock 1416.
[0079]
Once activated, the gated clock 1416 clocks the shift register 1413 and shift register 660 so that the matching bits are input via the serial inputs Date_Out and Strobe_Out of the shift registers 1413 and 660 to the inputs (0) of the multiplexers 202 and 201. To supply. The timing generator 1410 asserts a LOW state with respect to the input D of the D flip-flop 1411, and when the next rising edge of the clock signal occurs, the D flip-flop 1411 changes the LOW state received by the control terminals of the multiplexers 201 and 202. Assert, thereby connecting the input (0) of these multiplexers 201, 202 to their respective outputs Out_SA, Out_DA. Since the matching bits match the end of the arbitration signal, glitches are prevented from occurring at these outputs Out_SA, Out_DA.
[0080]
The timing generator 1410 also issues a command to the prefix and end bit unit 1415 to output the first bit s of the strobe signal._-1To the serial input SI of the shift register 660 of the encoding unit 630, and outputs the first bit d of the data packet portion of the data signal._-1To the serial input of the shift register 1413. In response to clocking with the gated clock signal on line G_CLK, bits s_-1Is supplied to the input (0) of the multiplexer 201 by the output Strobe_Out of the shift register 660, and the bit d_-1Is supplied to the input (0) of the multiplexer 202 by the output Data_Out of the shift register 1413. Timing register 1410 also issues a command to prefix and end bit unit 1415 to assert the bypass signal LOW. This allows input D of encoding unit 630 to be_0-7Receive the data signal. Encoding unit 630 encodes the received data signal without using recursion to generate strobe signal s.₀, S₁,. . . , S_mGenerate the second part of. The second part is the strobe signal s_-1After the first bit of, the output Strobe_Out of the shift register 660 is supplied to the input (0) of the multiplexer 201 in series. The strobe signal is sent out in series via the shift register 1413 by the gated clock signal. The gated clock signal also sends out a data signal via the shift register 1413.
[0081]
The improved encoder 1400 can also switch back to the arbitration mode. Upon switching back to arbitration mode, the arbitration signal is provided to shift register 1413 via multiplexer 1417, to encoding unit 630 via prefix and end bit unit 1415, and to input (1) via multiplexers 201 and 202. The matching bit matches the first part of the arbitration signal. The state of various signals such as the signal supplied to the control terminals of the multiplexers 201 and 202 can be inverted.
[Brief description of the drawings]
FIG. 1 is a schematic diagram of a traditional encoder specified in IEEE Standard 1394 for encoding a data signal to generate a strobe signal.
FIG. 2A is a block diagram illustrating an embodiment of an improved multiplexer for switching between signals having substantially different signal rates. Combining a pair of switches made from a B AND gate, a controller for controlling the switch including a delay element coupled in series to both the OR gate and the NAND gate, and a signal output from the switch. And FIG. 10 is a block diagram illustrating another embodiment of an improved multiplexer comprising a logic gate for the first embodiment.
FIG. 3 shows a pair of switches made from a transmission gate, a controller for controlling the switch including a delay element coupled in series to both the OR gate and the NAND gate, a pair of switches, and an OR gate and a pair of switches. FIG. 9 is a block diagram illustrating an improved alternative embodiment comprising logic gates for combining signals output from the switch including a passive pull-down.
FIG. 4 is a flowchart illustrating an embodiment of an improved method for switching a multiplexer effective to prevent the occurrence of glitches during a switching operation.
FIG. 5 is a timing diagram illustrating the relative timing of various signals required for operation of the improved multiplexer embodiment shown in FIG. 2B.
FIG. 6 performs a recursive encoding algorithm by prefixing a digital signal received in an initialization unit to generate an intermediate signal, and encoding the intermediate signal in combination by the encoding unit; FIG. 2 is a block diagram illustrating an embodiment of an improved encoder for generating a signal.
FIG. 7 is a flowchart illustrating an embodiment of an improved method for encoding a digital signal with a recursive encoding algorithm.
FIG. 8 is a block diagram illustrating an embodiment of an initialization unit suitable for including an improved encoder.
FIG. 9 is a flowchart showing a method of operating the initialization unit shown in FIG. 8;
FIG. 10 is a schematic diagram illustrating an embodiment of an improved encoding unit that includes a prefix encoder and combinational logic blocks so that various encoding operations can be performed in parallel, wherein the encoding system includes various of the improved encoders. Suitable for incorporation in the examples.
FIG. 11 is a flowchart showing a method of operating the encoding unit shown in FIG. 10;
FIG. 12 is a schematic diagram illustrating an embodiment of an improved encoding unit that supplies an encoded version of a digital signal to a shift register in parallel, wherein the shift register is an encoded version of the digital signal and another signal. To another device in series.
FIG. 13 is a flowchart illustrating an embodiment of an improved digital signal encoding method that can be performed by the encoding unit shown in FIG.
FIG. 14 is an improved driving first improved multiplexer, interconnected with further circuitry for supplying data signals compliant with IEEE standard 1394 to both the improved encoder and the second improved encoder; In a block diagram illustrating another embodiment of an encoder, both of these multiplexers are further driven by a signal source of an IEEE 1394 arbitration signal.

Claims

Using a control signal having a plurality of transitions between a first state and a second state, the method comprises:
Receiving a first digital signal indicating a first state and having a first signal rate;
Receiving a second digital signal indicating a second state and having a second signal rate different from the first signal rate;
Receiving a control signal at one of the transitions between the first state and the second state;
Providing a first output signal in response to receiving the control signal in response to both the first digital signal and the second digital signal during a time interval;
Providing a second output signal in response to only one of the first digital signal and the second digital signal after providing the output signal;
A signal switching method, comprising:

2. The signal switching method according to claim 1, wherein the first signal rate is higher than the second signal rate.

2. The signal switching method according to claim 1, wherein the first digital signal is a data signal conforming to IEEE standard 1394, and the second digital signal is an arbitration signal conforming to IEEE standard 1394.

2. The signal switching method according to claim 1, wherein the first digital signal is a strobe signal conforming to IEEE standard 1394, and the second digital signal is an arbitration signal conforming to IEEE standard 1394.

2. The signal switching method according to claim 1, wherein the first signal rate is at least twice as large as the second signal rate.

The signal switching method according to claim 1, wherein the first signal rate is at least 100 MHz, and the second signal rate is about 50 MHz.

2. The signal switching method according to claim 1, wherein the first output signal and the second output signal are supplied to a common conductive line.

A signal switching circuit for switching between a first digital signal and a second digital signal in response to a control signal, the control signal comprising: a first state designating the first digital signal; A second state designating the digital signal,
An input receiving the control signal, a first time interval substantially beginning when the control signal achieves the first state, and ending after the control signal remains in the second state for a second time interval. A first output that asserts a third state during and substantially begins when the control signal achieves the second state and ends after the control signal remains in the first state for a fourth time interval. A second output that asserts a fourth state during a third time interval; and
An input for receiving the first digital signal, a control terminal coupled to the first output of the controller, and a first intermediate signal representing the first digital signal while the third state is asserted. A first switch comprising:
An input for receiving the second digital signal, a control terminal coupled to the second output of the controller, and a second intermediate signal representing the second digital signal while the fourth state is asserted. A second switch having an output to
An output coupled to the outputs of the first switch and the second switch to provide an output signal;
A signal switching circuit comprising:

9. The signal switching circuit according to claim 8, further comprising a logic gate coupled to outputs of the first switch and the second switch, the logic gate providing the output signal as a Boolean combination of intermediate signals.

9. The signal switching circuit according to claim 8, further comprising an OR gate so as to supply the output signal by combining intermediate signals according to a logical OR operation.

9. The signal switching circuit according to claim 8, wherein the output signal responds to both intermediate signals while the first switch is stably turned on.

The output signal responds to the first intermediate signal, responds to a logical OR of the first intermediate signal and the second intermediate signal, and responds to the second intermediate signal; 9. The signal switching circuit according to claim 8, wherein the signal switching circuit switches between a response partner and a response partner.

The signal switching according to claim 8, wherein the second time interval is a length necessary and sufficient for the first switch to be stably turned on before the second switch is turned off. circuit.

The second time interval is selected in proportion to a difference in signal rate between the first digital signal and the second digital signal, and such a difference in signal rate causes a glitch in the output signal. 9. The signal switching circuit according to claim 8, wherein the signal switching circuit prevents the switching.

The first digital signal transmits data according to IEEE standard 1394, and the second digital signal transmits arbitration information according to IEEE standard 1394. Item 9. The signal switching circuit according to item 8.

9. The signal switching circuit according to claim 8, wherein the first digital signal is a data signal based on IEEE standard 1394, and the second digital signal is arbitration information based on IEEE standard 1394.

The method according to claim 16, wherein the first digital signal is a strobe signal corresponding to a data signal conforming to IEEE standard 1394, and the second digital signal is arbitration information conforming to IEEE standard 1394. Signal switching circuit.

9. The signal switching circuit according to claim 8, wherein the first digital signal is a strobe signal based on IEEE Standard 1394, and the second digital signal is arbitration information based on IEEE Standard 1394.

A first input for receiving a first digital signal, a second input for receiving a second digital signal, a switch having an output for providing an output signal in response to one of the selected inputs,
The first digital signal is a signal for transmitting data according to IEEE Standard 1394 , the second digital signal is a signal for transmitting arbitration information according to IEEE Standard 1394 ,
Being coupled to said switch, when there is a substantial difference in the signal rate between the first digital signal and said second digital signal, at the time of switching of the switch,
A delay switching input signal that delays the “one selected input” by a certain time and switches from selection to non-selection,
The non-delay switching input signal for immediately switching the other input signal that is not the “selected one input” from non-selection to selection ,
By using the Boolean OR signal of both as the output signal,
A signal switching circuit as means for preventing a glitch from occurring in the output signal.

20. The signal of claim 19, wherein the substantial difference in signal rate occurs only when the first digital signal has a signal rate that is at least twice as high as the second digital signal. Switching circuit.

The method according to claim 19, wherein the substantial difference between the signal rates occurs only when the first digital signal and the second digital signal have a frequency difference of at least 50 MHz. Signal switching circuit.

A digital control unit that controls multiplexing of the first digital signal with the second digital signal in response to a control signal having a first state specifying a first digital signal and a second state specifying a second digital signal. A controller,
A delay element having an input for receiving the control signal, and an output for supplying a delay signal indicating a lapse of a first time interval after each state transition of the control signal;
A first input for receiving the control signal; a second input coupled to an output of the delay element for receiving the delayed signal; substantially starting when the control signal achieves the first state; During the first time interval, after staying in the second state, a first gate having an output that asserts a third state during a second time interval that ends.
A first input for receiving the control signal; a second input coupled to an output of the delay element for receiving the delayed signal; substantially starting when the control signal achieves the second state; A second gate having an output that asserts a fourth state during a third time interval that ends after staying in the first state during the first time interval.
A digital controller comprising:

23. The digital controller according to claim 22, wherein the delay signal represents a control signal delayed by the first time interval.

23. The digital controller according to claim 22, wherein the first gate is an OR gate, and the second gate is a NAND gate.

23. The digital controller according to claim 22, wherein the first gate is a NOR gate, and the second gate is an AND gate.

A first input for receiving the first digital signal; a second input coupled to an output of the first gate; and the first digital signal received while the first gate is asserting a third state. A first AND gate with an output that provides
A first input for receiving the second digital signal; a second input coupled to an output of the second gate; and the second digital signal received while the second gate is asserting a fourth state. A second AND gate having an output that provides
A fifth gate that supplies an output signal by combining signals supplied from the first AND gate and the second AND gate;
23. The digital controller according to claim 22, further comprising:

27. The digital controller according to claim 26, wherein the fifth gate is a logic gate that combines signals supplied from the first AND gate and the second AND gate according to a Boolean logic operation.

A digital controller for controlling multiplexing of a first digital signal with a second digital signal in response to a control signal having a first state designating a first digital signal and a second state designating a second digital signal. hand,
Having an input for receiving a control signal, having a first output for supplying a first delay signal indicating the elapse of a first time interval after each transition of the control signal from the first state to the second state, A delay element having a second output for supplying a second delay signal indicating the elapse of a second time interval after each transition from the second state to the first state,
A first input for receiving the control signal, a second input coupled to the output of the delay element for receiving the delayed signal, and substantially starting when the control signal achieves the first state, wherein the control signal is for a first time interval. An output for providing a third state during a third time interval ending after staying in the second state; and
A first input for receiving the control signal, a second input coupled to the output of the delay element for receiving the delayed signal, and substantially starting when the control signal achieves the second state, wherein the control signal is for a second time interval. A digital controller comprising a second gate having an output for providing a fourth state during a fourth time interval ending after remaining in the first state.

A method of switching a signal switching circuit, wherein the signal switching circuit includes a first input, a second input, an output, and a control terminal for switching a connection to an output of the input,
Supplying a first digital signal to the first input;
Supplying a second digital signal to the second input;
The first input receives the first digital signal, the second input receives the second signal , and the states of the first digital signal and the second digital signal are stable and have the same logical value. a step in the period, which Ru is the state change of the control signal of the control terminal,
A method for switching a signal switching circuit, characterized in that the signal switching circuit switches connection of an input to an output.