JP3546063B2 - Channel coding apparatus and method for communication system - Google Patents

Description

【００４２】
＜表１＞で、Ixは情報ビットを意味し、Ibxは挿入ビットを意味する。
【００４３】
前述したように入力される情報ビット列に特定ビットを挿入して伝送する理由は、受信側での復号率を向上させるためである。このため、特定ビットは、チャネルフレーム構造内でエラー発生率の高い位置でテールビット数に相応するよう挿入して伝送するのが好ましい。この場合、エラー発生率の高い位置は、構成符号器に印加される情報ビット列の後部になる。そして、表１に示すように、特定ビットの挿入される位置は、第１構成符号器320に印加される情報ビット列の後部と第２構成符号器340に入力される情報ビット列の後部になる。ここで、第２構成符号器340に入力される特定ビットは、インタリーバ330から出力されるインタリービングされた情報ビットの後部に挿入する必要がある。このため、ビット挿入器310は、第２構成符号器340に入力される挿入ビットの位置をインタリービングを考慮して情報ビット列の任意の位置に決定すべきである。
【００４４】
＜表１＞のように、ビット挿入器310から出力される情報ビットは、第１構成符号器320及びインタリーバ330に印加される。そして、インタリーバ330から出力されるインタリービングされたフレーム単位の情報ビットは第２構成符号器340で符号化される。図５は、図３の第１構成符号器320及び第２構成符号器340の構成を示している。図５に示すように、構成符号器320,340は、再帰的組織たたみ込み符号器である。また、構成符号器320,340は、図５に示すように、テールビットを発生しない構成を有することが判る。
【００４５】
ここで、第１構成符号器320は、ビット挿入器310から出力される＜表１＞のような情報ビットを符号化して出力する。この第１構成符号器320から符号化されて出力されるデータは次の＜表２＞の通りである。
【００４６】
【表２】

【００４７】
＜表２＞で、Cxは第１構成符号器320によって符号化したシンボルを意味し、Cbxは第１構成符号器320によって符号化した挿入ビットのシンボルを意味する。ここで、第１構成符号器320の符号化率は1/3である。
【００４８】
さらに、インタリーバ330は、ビット挿入器310から出力される情報ビットをインタリービングし、インタリービングされた情報ビットは第２構成符号器340に印加される。第２構成符号器340はインタリーバ330から出力されるインタリービングされた情報ビットを符号化して出力する。この第２構成符号器340から符号化して出力されるデータは次の＜表３＞の通りである。
【００４９】
【表３】

【００５０】
＜表３＞で、Dxは第２構成符号器340によって符号化したシンボルを意味し、Dbxは第２構成符号器340によって符号化した挿入ビットのシンボルを意味する。ここで、第２構成符号器340の符号化率は1/3である。なお、＜表３＞で挿入ビットの位置は、実際には、インタリービングによって変わっているが、説明の便宜上、同一位置として表示した。
【００５１】
この場合、マルチプレクサ350は、ビット挿入器310、第１構成符号器320及び第２構成符号器340の出力を制御器（図示せず）の制御下にマルチプレクシングする。＜表４＞に、マルチプレクサ350から出力されるチャネル符号化情報ビットを示す。
【００５２】
【表４】

【００５３】
特定ビットの挿入位置に従ってチャネル符号器の性能は異なる。たとえば、入力情報ビット列の特定間隔ごとに特定ビットを挿入することによって、チャネル符号器の性能を改善できる。情報ビットに特定ビットが挿入される形態は下記の＜表５＞で示される。
【００５４】
【表５】

【００５５】
＜表５＞で、Ixは情報ビットを意味し、Ibxは挿入ビットを意味する。
【００５６】
＜表５＞に示すように、特定ビットが挿入される位置は、構成符号器のメモリ数に対応するよう特定ビットを連続して挿入し（例えば、拘束長が３の場合、２ビットの特定ビットを連続して挿入する）、入力される情報ビット列に特定ビットを挿入する位置は等間隔に設定することが好ましい。
【００５７】
図６は、図３のような構成を有する第１実施形態のターボ符号器の構造において‘0'ビットを挿入し符号化した後、その出力のタイミングを示す図（チャート）である。図６を参照すれば、ビット挿入器310がT1区間で611のように設定されたフレームビット位置に‘0'ビットを挿入して＜表１＞のような情報ビットI_kを発生する。この‘0'ビットの挿入された情報ビットI_kは、T2区間でマルチプレクサ350,第１構成符号器320及びインタリーバ330に同時に印加される。すると、第１構成符号器320は、612のように、‘0'ビットの挿入された情報ビットI_kを符号化して第１パリティビットである第１符号化データC_kを発生し、インタリーバ330は、613のように、‘0'ビットの挿入された情報ビットI_kを設定した方式でインタリービングして出力する。その後、T3区間で、マルチプレクサ350はビット挿入器310から出力される情報ビットI_kを１フレーム周期遅延させ、第１構成符号器320は第１符号化データC_kをマルチプレクサ350に入力して及び第２構成符号器340はインタリーバ330から出力されるインタリービングされた情報ビットI_kを符号化して第２パリティビットである第２符号化データD_kを発生する。この場合、第２構成符号器340から第２パリティビットD_kを発生すると、マルチプレクサ350は、T4区間で、情報ビットI_k、第１パリティビットC_k、第２パリティビットD_kをマルチプレクシングして出力する。
【００５８】
図６は、情報ビットI_kとパリティビットC_k、D_kを並列処理する構造の一例を示しているが、それらが発生する順序に従ってビット挿入器310の出力、第１構成符号器320の出力、及び第２構成符号器340の出力を順次に選択して直列出力しても良い。
【００５９】
このように本発明の第１実施形態による再帰的組織ターボ符号化装置では、各構成符号器はターミネーションのためのテールビットを発生することなくエラー発生率の高いビット位置に特定ビット（‘0'ビット）を挿入して伝送する。
【００６０】
第２実施形態
【００６１】
本発明の第２実施形態による符号化装置は、エラー発生率の高いビット位置に特定ビットを挿入する。ここで、挿入されるビットは設定されたフレームの大きさを超えるビットの数を設定する。
【００６２】
第２実施形態において、入力されるデータのビット数は16ビットであり、挿入されるビット数は12ビットである。ここで、出力される情報ビットIk、及びパリティビットCk、Dkは28ビットでなければならないため、挿入されたビットは穿孔され、余分のパリティビットCk及びDkがビットIkにおいて穿孔された位置に挿入される。
【００６３】
挿入ビットの数は、符号器の入力情報ビット数、出力符号シンボルの数、及び符号化率によって決定される。即ち、符号器の入力情報ビット数をＮ、符号器の出力符号のシンボル数をＭ、符号化率を1/Kと仮定すれば、挿入ビット数は（Ｍ−KN）／（Ｋ−１）である。このため、符号器の入力情報ビット数が16、出力符号シンボルの数が72、符号化率が1/3であれば、挿入ビット数は12である。
【００６４】
実際に、挿入ビットの数が増加するほど符号器の性能は向上するため、上記の方式による符号器では、与えられた符号器の入力情報ビット数と出力符号シンボルの数について挿入可能な最大限のビット挿入を行うことで、最大の性能改善を図ることができる。第２実施形態のように、12ビットの挿入ビットを使用し、符号化過程のあとに符号化シンボルを伝送する場合、情報ビット部分の挿入ビットを送信せずに、符号化シンボルのみを伝送することによって、最大限のビット挿入を通じた性能改善を実現できる。
【００６５】
図７は、本発明の第２実施形態によるチャネル符号化装置の構成を示す図であって、ビット挿入器710は入力される情報ビットを処理して特定ビットを発生するビット発生器を備え、設定されたビット位置に特定ビット発生器から発生する特定ビットを挿入し、設定されたフレームの大きさを超える情報ビットを発生する。第１構成符号器720は、ビット挿入器710から出力される情報ビットを符号化して第１パリティビットC_kを発生する。インタリーバ730は、ビット挿入器710から出力されるフレーム単位の情報ビットを設定された規則に基づいてインタリービングして情報ビットの順序を変える。本発明の実施形態ではインタリーバ730として対角インタリーバを用いると仮定する。第２構成符号器740は、インタリーバ730から出力されるインタリービングされたフレーム単位の情報ビットを符号化して第２パリティビットD_kを発生する。ここで、第１構成符号器720及び第２構成符号器740は再帰的組織たたみ込み符号器になり得る。マルチプレクサ750は、ビット挿入器710、第１構成符号器720及び第２構成符号器740の出力を制御器（図示せず）の制御に基づいてマルチプレクシングし、フレーム情報を設定された大きさで出力する。ここで、ビット挿入器710の出力は情報ビットI_kになり、第１構成符号器720の出力は第１パリティビットP1_kになり、第２構成符号器740の出力は第２パリティビットP2_kになる。
【００６６】
図７を参照すれば、16ビットの入力ビットは、第１実施形態のビット挿入器310と同様の動作をするビット挿入器710に入力される。このビット挿入器710は12個の遅延器を備えることを除いては図４と同様の構成を有する。このため、ビット挿入器710は、制御器（図示せず）の制御下に、エラー発生率の高いフレーム内の12個の情報ビット位置に各々12個の‘0'ビットを挿入する。その結果、第２実施形態でビット挿入器710から出力される情報ビットI_kは28ビットからなり、ビット挿入器710から出力される情報ビットI_kは、各々マルチプレクサ750,第１構成符号器720及びインタリーバ730に入力される。そして、インタリーバ730から出力されるインタリービングされた情報ビットI_kは第２構成符号器740に印加される。ここで、第１及び第２構成符号器720,740は、図５のように、ターミネーションのためのテールビットを発生しない構造の符号器を用いる。
【００６７】
次いで、第１構成符号器720は、ビット挿入器710から出力される12個の‘0'ビットが挿入された28ビットの情報ビットI_kを第１符号化して28ビットの第１パリティビットC_kを出力する。この出力されたパリティビットC_kはマルチプレクサ750に入力される。インタリーバ730は、ビット挿入器710から出力される28ビットの情報ビットI_kをインタリービングして第２構成符号器740に入力する。第２構成符号器740は第１構成符号器720と同様の方法でインタリービングされた情報ビットを符号化し、第１パリティビットとは異なる28ビットの第２パリティビットD_kを発生する。この第２構成符号器740から出力される第２パリティビットD_kもマルチプレクサ750に印加される。
【００６８】
その後、マルチプレクサ750は、情報ビットI_kから挿入されたビットを穿孔し、この穿孔位置に４ビットの第１パリティビットC_k及び４ビットの第２パリティビットD_kを各々挿入した後、残り24ビットの第１パリティビットC_k及び残り24ビットの第２パリティビットD_kを出力する。
【００６９】
図８を参照すれば、マルチプレクサ750は、まずビット挿入器710から出力される28ビットの情報ビットI_kを受信する。この情報ビットIkを受信すると、マルチプレクサ750のスイッチ812は、ビット挿入器710から出力される28ビットの情報ビットI_kのうち、24ビットの情報ビットを受信するまで遅延器822に接続される。ここで、遅延器822は入力される情報ビットI_kを遅延する。その後、スイッチ812は、ビット挿入器710から出力される28ビットの情報ビットI_kのうち、残り４ビットの情報ビットを入力する段階になると遅延器824に接続される。遅延器824は情報ビットI_kの残り４ビットを遅延させる。
【００７０】
その後、マルチプレクサ750は、第１構成符号器720から出力される28ビットの第１パリティビットC_kを受信する。この第１パリティビットCkを受信すると、マルチプレクサ750のスイッチ814は、第１構成符号器720から出力される28ビットの第１パリティビットC_kのうち、24ビットの第１パリティビットが入力されるまで遅延器826に接続される。ここで、遅延器826は入力される第１パリティビットC_kを遅延する。その後、スイッチ814は、第１構成符号器720から出力される28個の情報ビットC_kのうち、残り４ビットの第１パリティビットが入力される段階になると遅延器828に接続される。遅延器828は第１パリティビットC_kの残り４ビットを遅延させる。
【００７１】
次いで、マルチプレクサ750は、第２構成符号器740から出力される28ビットの第２パリティビットD_kを受信する。この第２パリティビットDkを受信すると、マルチプレクサ750のスイッチ816は、第２構成符号器740から出力される28ビットの第２パリティビットD_kのうち、24ビットの第１パリティビットが入力されるまで遅延器830に接続される。ここで、遅延器830は入力される第２パリティビットD_kを遅延する。その後、スイッチ816は、第２構成符号器740から出力される28ビットの第２パリティビットD_kのうち、残り４ビットの第２パリティビットが入力される段階になると遅延器832に接続される。遅延器832は第２パリティビットD_kの残り４ビットを遅延させる。
【００７２】
このように順次に発生する28ビットの情報ビットI_k、第１パリティビットC_k、第２パリティビットD_kは、それぞれ順次にマルチプレクサ750に入力される。このマルチプレクサ750は順次に入力される28ビットの情報ビットI_k、第１パリティビットC_k、第２パリティビットD_kが入力される順に24ビット及び残り４ビットに分けて各々対応する遅延器に蓄積する。この場合、スイッチ812〜816は制御器（図示せず）によって制御される。また、遅延器822〜832はメモリ素子が直列に接続された構成を有し、入力される各ビットを上記のような遅延過程が終了するまで蓄積する。
【００７３】
前記の遅延動作が終了すると、スイッチ844はスイッチ842に接続され、スイッチ842は遅延器822に接続される。このため、遅延器822の出力はスイッチ842,844を通じて出力される。遅延器822に蓄積された１ビットの情報ビットが出力されると、スイッチ842は、スイッチ844と接続された状態を維持し、遅延器824に接続される。このため、スイッチ842,844を通じて遅延器824に蓄積された情報ビットのうち、１ビットが出力される。即ち、遅延器822に蓄積された情報ビットを穿孔して遅延器824に蓄積された情報ビットを出力する。その後、スイッチ842は続けてスイッチ844と接続された状態を維持し、再び遅延器822に接続される。この動作を４回繰り返し、遅延器822に蓄積された情報ビットを穿孔して、そして遅延器824に蓄積された４ビットの情報ビットを穿孔位置に挿入する。
【００７４】
次いで、スイッチ842は、スイッチ844に接続された状態を維持し、遅延器822と接続される。このため、遅延器822の出力はスイッチ842,844を通じて出力される。遅延器822に蓄積された１ビットの情報ビットが出力されると、スイッチ842は、スイッチ844に接続された状態を維持し、遅延器828と接続される。このため、遅延器828に蓄積された第１パリティビットの残り４ビットのうち、１ビットがスイッチ842,844を通じて出力される。その後、スイッチ842は続いてスイッチ844と接続された状態を維持し、再び遅延器822に接続される。この動作を４回繰り返し、遅延器822に蓄積された情報ビットを穿孔して、そして、遅延器828に蓄積された残り４ビットの第１パリティビットを穿孔位置に挿入する。
【００７５】
上記の方法を通じて情報ビットと第１パリティビットの残り４ビットを交互に出力する。次いで、スイッチ842はスイッチ844に接続された状態を維持し、遅延器822と接続される。このため、遅延器822の出力はスイッチ842,844を通じて出力される。遅延器822に蓄積された１ビットの情報ビットが出力されると、スイッチ842は、スイッチ844に接続された状態を維持し、遅延器832と接続される。このため、遅延器832に蓄積された第２パリティビットの４ビットのうち、１ビットがスイッチ842,844を通じて出力される。その後、スイッチ842は続いてスイッチ844と接続された状態を維持し、再び遅延器822に接続される。この動作を４回繰り返して遅延器822に蓄積された情報ビットを穿孔し、そして、遅延器832に蓄積された残り４ビットの第２パリティビットを穿孔位置に挿入する。
【００７６】
上記の過程を通じて、遅延器822に蓄積された24ビットの情報ビットは穿孔され、そして、遅延器824に蓄積された４ビットの情報ビット、遅延器828に蓄積された残り４ビットの第１パリティビット、遅延器832に蓄積された残り４ビットの第２パリティビットが穿孔位置に挿入される。その結果、ビット挿入器710から出力されるデータビットIkはマルチプレクサ750で穿孔された挿入ビット位置に８ビットのパリティビットを挿入して24ビットの情報ビットとして出力される。
【００７７】
上述した動作が完了すると、スイッチ844は、遅延器826の出力を選択し、遅延器826に蓄積された24ビットの第１パリティビットC_kを出力する。その後、スイッチ844は、遅延器830にスイッチング接続されて遅延器830に蓄積された24ビットの第２パリティビットD_kを出力する。
【００７８】
図７のような構造を有する第２実施形態による符号化装置は、図９に示すように、ビット挿入器710が16ビットの入力データに12ビットを挿入して28ビットの情報ビットI_kを発生し、これにより、第１構成符号器720及び第２構成符号器740も各々28ビットの第１パリティビットC_k、及び第２パリティビットD_kを発生する。その結果、マルチプレクサ750は28の情報ビットIk上の12の挿入ビット位置を穿孔した後、そこに情報ビットの残り４ビット、第１パリティビットCkの残り４ビット及び第２パリティビットDkの残り４ビットを挿入する。その後、マルチプレクサ750は、情報ビットIk、第１パリティビットCk、第２パリティビットDkを順次に出力する。
【００７９】
復号化過程では、マルチプレクサ750の出力値を情報ビット部分、第１パリティビット部分及び第２パリティビット部分でデマルチプレクシングするが、この場合、情報ビット部分のビット挿入部分に−５の値を穿孔する。この過程を経た情報ビットは既存の復号器によって復号化される［参照:Claude Berrou,Alain Glavieux and Punya Thitmajshima‘Near Shannon Limit Error−Correcting Coding and Decoding:Turbo−Codes（１）’］。
【００８０】
第３実施形態
【００８１】
本発明の第３実施形態による符号化装置は、ターミネーション機能を行うために、エラー発生率の高いビット位置に特定論理を有するビットを情報ビットに挿入し、構成符号器で特定ビットの挿入された情報ビットを符号化した後、テールビット及びテールパリティビットを発生して符号化した情報ビットに加える構成を有する。即ち、第３実施形態の符号化装置は、ビット挿入、テールビット及びテールパリティビット付加を通じてターミネーション機能を行う。
【００８２】
図10は、第３実施形態による符号化装置の構成を示している。図10を参照すれば、16ビットの入力ビットがビット挿入器1010に入力される。ここで、ビット挿入器1010は、第１実施形態のビット挿入器310と同様の構成を有する。ビット挿入器1010は、制御器（図示せず）の制御下に、エラー発生率の高いフレーム内の８個の情報ビット位置に各々８個の‘0'ビットを挿入する。このため、第３実施形態で、ビット挿入器1010から出力される情報ビットI_kは24ビットからなり、このビット挿入器1010から出力される情報ビットI_kは各々マルチプレクサ1050,第１構成符号器1020及びインタリーバ1030に入力される。そして、インタリーバ1030から出力されるインタリービングされた情報ビットI_kは第２構成符号器1040に印加される。ここで、第１構成符号器1020は、図11に示すように、再帰的組織構成符号器であって、テールビット及びテールパリティビットを発生して符号化した情報ビットに加える構造を有する。そして、第２構成符号器1040は、第１実施形態の図５のように、ターミネーションのためのテールビットを発生しない構造の符号器を用いる。
【００８３】
図11を参照して第３実施形態の第１構成符号器1020の動作を調べてみれば、まず、符号化をする場合、スイッチ1111は入力端と排他的論理和器1131を接続する。そしてスイッチ1113はオフの状態を維持し、スイッチ1115が排他的論理和器1135に接続される。この状態で、24ビットの情報ビットI_kはスイッチ1111及び排他的論理和器1131を通じて遅延器1121〜1127に順次に入力され、排他的論理和器1135で符号化される。このような過程を通じて情報ビットI_kが完全に遅延器1121〜1127及び排他的論理和器1135によって符号化されると、ターミネーションのためにスイッチ1111は排他的論理和器1133と1131とを接続し、スイッチ1113はオンの状態となり、スイッチ1115はスイッチ1113と接続される。すると、排他的論理和器1133から出力されたテールビットがフィードバックされ排他的論理和器1131の排他的論理和演算によって‘0'ビットが発生し、この値が遅延器1121〜1127に入力されて蓄積されると同時に、テールビットがスイッチ1115を通じて出力される。この場合、遅延器1121〜1127に蓄積される‘0'値が排他的論理和器1135に出力されテールパリティビットになり、この値はスイッチ1115を通じて出力される。ここで、テールビットは構成符号器1020内に位置する遅延器の数に対応するよう発生し、図11で第１構成符号器1020はフレーム当たり４個のテールビットを発生して、これら各々のテールビットに対する符号化したビット（テールパリティビット）が発生する。
【００８４】
このように、第１構成符号器1020が32ビットの第１パリティビットC_kを発生する過程で最後の24番目の情報を完全に処理すると、スイッチ1111が排他的論理和器1133に接続され、スイッチ1113がスイッチ1111に接続され、及びスイッチ1115がスイッチ1113に接続される。スイッチ1115がスイッチ1113と排他的論理和器1135に接続される動作を４回繰り返すことで、４ビットのテールビットと４ビットのテールパリティビットを発生し出力する。この過程を通じて32ビットの第１パリティビットC_kが出力されてマルチプレクサ1050に入力される。
【００８５】
また、インタリーバ1030は、ビット挿入器1010から出力される24ビットの情報ビットI_kをインタリービングして第２構成符号器1040に入力し、第２構成符号器1040は、第１構成符号器1040と同一の方法でインタリービングされた情報ビットを符号化して第１パリティビットとは異なる24ビットの第２パリティビットD_kを発生する。この第２構成符号器1040から出力される第２パリティビットD_kもマルチプレクサ1050に印加される。
【００８６】
この場合、インタリーバ1030から出力されるインタリービングされたフレーム単位の情報ビットは、第２構成符号器1040に印加されて符号化される。第２構成符号器1040は第１実施形態の図５のような構造を有する。即ち、第２構成符号器1040は、図５に示すように、再帰的組織たたみ込み符号器である。また、第２構成符号器1040は、図５に示すように、テールビットを発生しない構成を有することを確認できる。
【００８７】
次いで、マルチプレクサ1050は、情報ビットI_kから特定ビットを穿孔し、この穿孔位置に、32ビットの第１パリティビットC_kのうちの８ビットを挿入して出力し、残り24ビットの第１パリティビットC_k及び第２パリティビットD_kを選択して出力する。
【００８８】
図12はマルチプレクサ1050の構成を示す図である。図12を参照すれば、まずマルチプレクサ1050はビット挿入器1010から出力される24ビットの情報ビットI_kを受信する。マルチプレクサ1050の遅延器1222は受信した24ビットの情報ビットI_kを蓄積する。
【００８９】
その後、マルチプレクサ1050は、第１構成符号器1020から出力される32ビットの第１パリティビットC_kを受信する。このマルチプレクサ1050のスイッチ1212は、第１構成符号器1020から出力される32ビットの第１パリティビットC_kのうち、24ビットの第１パリティビットを受信するまで遅延器1224に接続される。この遅延器1224は入力される第１パリティビットC_kを蓄積する。その後、スイッチ1212は、第１構成符号器1020から出力される32ビットの第１パリティビットC_kのうち、残り８ビットの第１パリティビットが入力される場合に遅延器1226に接続され、この遅延器1226は第１パリティビットC_kの残り８ビットを蓄積する。
【００９０】
次いで、マルチプレクサ1050は、第２構成符号器1040から出力される24ビットの第２パリティビットD_kを受信し、マルチプレクサ1050の遅延器1228は受信する24ビットの第２パリティビットD_kを蓄積する。
【００９１】
このように順次に発生する24ビットの情報ビットI_k、32ビットの第１パリティビットC_k、24ビットの第２パリティビットD_kは、順次にマルチプレクサ1050に入力され、このマルチプレクサ1050は順次に入力される情報ビットI_k、第１パリティビットC_k、第２パリティビットD_kを入力する順に対応する遅延器に蓄積し、32ビットの第１パリティビットC_kを入力する場合には、24ビットと残り８ビットとに分けて各々対応する遅延器に蓄積する。遅延器1222〜1228はメモリ素子が直列接続されている構成を有し、入力された各ビットを前記の遅延過程が終了するまで蓄積する。
【００９２】
この遅延動作が終了すると、スイッチ1236はスイッチ1234に接続され、スイッチ1234は遅延器1222に接続される。このため、遅延器1222の出力はスイッチ1234,1236を通じて出力される。遅延器1222に蓄積された１ビットの特定ビットが出力されると、スイッチ1234は、スイッチ1236に接続された状態を維持し、遅延器1226に接続される。すると、スイッチ1234,1236を通じて遅延器1226に蓄積された第１パリティビットC_kのうち、１ビットが出力される。即ち、遅延器1222に蓄積された情報ビットが穿孔され、この穿孔位置に遅延器1226に蓄積された第１パリティビットが挿入される。その後、スイッチ1234は続いてスイッチ1236と接続された状態を維持し、再び遅延器1222に接続される。このような動作を８回繰り返して遅延器1222に蓄積された特定ビットを穿孔して、その穿孔位置に遅延器1226に蓄積された残り８ビットの第１パリティビットを出力する。その結果、24ビットの情報ビットI_kが穿孔されて、その穿孔位置に８ビットの第１パリティビットが挿入され24ビットとして出力される。
【００９３】
次いで、スイッチ1236は、遅延器1224の出力を選択し、この遅延器1224に蓄積された24ビットの第１パリティビットC_kがスイッチ1236を通じて出力される。その後、スイッチ1236が遅延器1228にスイッチング接続されて遅延器1228に蓄積された24ビットの第２パリティビットD_kが出力される。
【００９４】
図10のような構造を有する第３実施形態による符号化装置は、図13に示すように、ビット挿入器1010が16ビットの入力データに８ビットを挿入して24ビットの情報ビットI_kを発生し、構成符号器はテールビットを発生する再帰的組織構成符号器を使用する。この場合、第１構成符号器は、24ビットの符号化データ、４ビットのテールビット及び４ビットのテールビットの符号化データ（テールパリティビット）からなる計32ビットの符号化データを発生する。そして、符号化データを出力する場合、入力情報ビットI_kが穿孔され、その穿孔位置に第１パリティビットの残り８ビットが挿入される。
【００９５】
復号化過程では、マルチプレクサ1050の出力値である情報ビット部分、第１パリティビット部分及び第２パリティビット部分をデマルチプレクシングするが、この場合、情報ビット部分のビット挿入部分に−５の値を穿孔する。この過程を経たビットは既存の復号器によって復号化される［参照:Claude Berrou,Alain Glavieux and Punya Thitmajshima‘Near Shannon Limit Error−Correcting Coding and Decoding:Turbo−Codes（１）’］。
【００９６】
前述した実施形態では特定ビットを‘0'ビットと定義したが、符号化ビットや受信側との約束されたデータを特定ビットとして使用することもできる。
【００９７】
第３実施形態で第２構成符号も第１構成符号と同様にテールビットを有するようターミネーションすることができる。また、第２テールビット及びテールパリティビットも除去されたビット位置に挿入される。第１構成符号及び第２構成符号はパリティビット、テールビット、及びテールパリティビットを出力し、挿入されるビットは第１構成符号の出力及び第２構成符号の出力の一部になり得る。
【００９８】
第４実施形態
【００９９】
本発明の第４実施形態による符号化装置は、テールビットを発生することなく特定ビット情報を設定された位置に挿入してターミネーション機能を行い、その挿入位置に挿入ビットの代わりに特定数の符号化したビットを繰り返して出力する。第４実施形態では、１フレームが16ビットからなり、特定ビットが‘0'ビットであって、８ビットの特定ビットをフレーム上のエラー発生率の高いビット位置に挿入する。ここで、特定ビットの位置は、符号化したデータを復号化する場合に最も多くエラーの生ずる位置を実験し測定して設定する。また、各ターボ符号器は1/3符号化率を使用すると仮定する。
【０１００】
第４実施形態による方法は、符号化する場合に、フレームデータに特定ビットを挿入した総数のフレームデータ（即ち、16ビットのフレームデータ＋８ビットの特定ビットの数＝24ビット）を1/3符号化率を使用するターボ符号器によって符号化することで、復号をする場合にエラー発生率の最も高い位置を実験的に求める。このように、エラー発生率の相対的に高い８個の位置を決定し、この位置に情報ビットを使用することなく特定ビットを挿入して符号化する。この符号化のあと、各々のパリティビットの最後の４ビットが繰り返して特定ビットの代わりにビット挿入位置に挿入される。復号器は、特定ビットが挿入されて符号化されたフレームデータを復号する場合、符号化過程で４個の繰り返しパリティビットの挿入位置を予め知っている必要がある。なお、復号をする場合にビットはパリティビットに再結合（recombining）される。
【０１０１】
ここで、特定ビットが‘0'である場合（実際には‘0'ビットが‘−1'として伝送される）、信頼性を高めるために挿入位置で‘0'ビットは復号前にごく大きい負の値（例えば、−５）に変わる。このような方法を用いると、復号器は実際に24ビットの情報符号のうち1/3である８ビットを認識している状態で復号することになるため、他のターミネーション方法に比べて優れた性能が得られ、フレームが短いほど高精度となる。
【０１０２】
図14は、本発明の第４実施形態によって特定ビットを挿入するビット挿入器を備えたターボ符号器の構成を示している。ビット挿入器1410は、入力される情報ビットを処理して特定ビットを発生するビット発生器を備え、設定されたビット位置にビット発生器から発生する特定ビットを挿入してフレーム単位の情報ビットを発生する。第１構成符号器1420は、ビット挿入器1410から出力される情報ビットを符号化して出力する。インタリーバ1430は、ビット挿入器1410から出力されるフレーム単位の情報ビットを設定された規則に基づいてインタリービングして情報ビットの順序を変える。本発明の実施形態では、インタリーバ1430として対角インタリーバを使用すると仮定する。第２構成符号器1440は、インタリーバ1430から出力されるインタリービングされたフレーム単位の情報ビットを符号化して出力する。ここで、第１構成符号器1420及び第２構成符号器1440は、再帰的組織たたみ込み符号器になり得る。マルチプレクサ1450は、ビット挿入器1410、第１構成符号器1420及び第２構成符号器1440の出力を制御器（図示せず）の制御下にマルチプレクシングする。ここで、ビット挿入器1410の出力は情報ビットI_kになり、第１構成符号器1420の出力は第１パリティビットP1_kになり、第２構成符号器1440の出力は第２パリティビットP2_kになる。
【０１０３】
図15Aは、図14のような構成を有するターボ符号器におけるビット挿入器1410の構成を示している。図15Aを参照すれば、ビット発生器1530は情報ビットに挿入するための特定ビットを発生する。ここで、特定ビットを‘0'と仮定する。遅延器1512〜1526はフリップフロップなどのメモリ素子から構成でき、ビットクロックに基づいて入力される情報ビットをシフトする直列シフトレジスタ構造を有する。スイッチ1532は、制御器（図示せず）の制御下にスイッチングされて遅延器1512〜1526の出力を選択して出力する。このスイッチ1532は、情報ビットにビット発生器1530から出力される特定ビットを挿入する位置で制御器（図示せず）の制御によってスイッチングされて次の遅延器の出力端に接続される。即ち、スイッチ1532は、特定ビットが選択された情報ビット間に挿入される場合、出力される情報ビットを１ビット遅延させた情報ビットを選択する。このスイッチ1532はマルチプレクサで実現できる。スイッチ1534は、制御器（図示せず）の制御下に、ビット発生器1530の出力とスイッチ1532の出力端に接続されて情報ビットI_kを発生する。スイッチ1534は、制御器の制御下に情報ビットの設定された位置に特定ビットを挿入して出力する。
【０１０４】
図15Aを参照して情報ビットに特定ビットを挿入する動作を調べてみれば、入力される情報ビットはビットクロックに基づいて遅延器1512〜1526で遅延され、一方、スイッチ1532は入力される情報ビットを選択し、スイッチ1534はスイッチ1532と接続される。すると、入力される情報ビットはスイッチ1532,1534を通じて出力される。このような出力過程で特定ビットが挿入される位置になると、制御器の制御下に、スイッチ1532は遅延器1512の出力端に接続され、スイッチ1534は、ビット発生器1530に接続される。このため、情報ビットの経路が遮断されて、該当ビット位置にビット発生器1530から出力される‘0'ビットが挿入される。そして、‘0'ビットを挿入したあと、情報ビットを出力する必要が生じると、スイッチ1534は制御器の制御下にスイッチ1532に接続される。ここで、‘0'ビットが挿入されたあと、１ビット遅延した情報ビットが選択されて出力されるため、‘0'ビットが設定された位置で情報ビットを損失することなく挿入されることを確認できる。
【０１０５】
前記の過程を繰り返して情報ビットに‘0'ビットを挿入し、これら‘0'ビットを完全に挿入した後、次のフレームの情報ビットが入力される場合は、スイッチ1532が情報ビットの入力端に接続されて同様の動作を繰り返し行う。情報ビットを符号化して通信する場合、エラーはフレームの後部において多く発生する率が高い。このため、ビット発生器1530から発生する‘0'ビットが挿入される位置は、フレームの後部に多く設定されることになる。
【０１０６】
ビット挿入器1410から出力される情報ビットは第１構成符号器1420及びインタリーバ1430に各々印加される。そして、インタリーバ1430から出力されるインタリービングされたフレーム単位の情報ビットは第２構成符号器1440で符号化される。図15Bは、図14の第１構成符号器1420及び第２構成符号器1440の構成を示している。この構成符号器1420,1440は、再帰的組織たたみ込み符号器である。また、構成符号器1420,1440は、図15Bに示すように、テールビットを発生しない構成を有することが判る。
【０１０７】
第１構成符号器1420がビット挿入器1410の出力を符号化しているあいだ、インタリーバ1430は、ビット挿入器1410から出力される情報ビットをインタリービングする。このインタリービングされた情報ビットは第２構成符号器1440に印加される。第２構成符号器1440はインタリーバ1430から出力されるインタリービングされた情報ビットを符号化して出力する。この場合、マルチプレクサ1450は、制御器（図示せず）の制御下に、ビット挿入器1410、第１構成符号器1420及び第２符号器1440の出力をマルチプレクシングする。
【０１０８】
図16を参照すれば、前記したように順次に発生する24ビットの情報ビットI_k、第１パリティビットC_k、第２パリティビットD_kは、順次にマルチプレクサ1450に入力され、マルチプレクサ1450は順次に入力される24ビットの情報ビットI_k、第１パリティビットC_k、第２パリティビットD_kを各々対応する遅延器に蓄積したあと、各パリティビットの残り４ビットを各々対応する遅延器に蓄積する。この場合、スイッチ1601〜1640は制御器（図示せず）によって制御される。また、遅延器1621〜1625はメモリ素子が直列に接続されている構成を有し、入力される各ビットを前記の遅延過程が終了するまで蓄積する。
【０１０９】
この遅延動作が終了すると、スイッチ1640はスイッチ1630に接続される。そして、スイッチ1630は遅延器1621に接続される。このため、遅延器1621の出力はスイッチ1630,1640を通じて出力される。遅延器1621に蓄積された１ビットの挿入ビットが出力されると、スイッチ1630は、スイッチ1640に接続された状態を維持し、遅延器1623に接続される。このため、スイッチ1630,1640を通じて遅延器1623に蓄積された情報ビットの４ビットのうち、１ビットが出力される。即ち、遅延器1621に蓄積された情報ビットを穿孔して遅延器1623に蓄積された情報ビットを出力する。その後、スイッチ1630は続いてスイッチ1640と接続された状態を維持し、再び遅延器1621に接続される。このような動作を４回繰り返して遅延器1621に蓄積された情報ビットに遅延器1623に蓄積された残り４ビットの第１パリティビットを穿孔して出力する。
【０１１０】
次いで、スイッチ1630は、スイッチ1640に接続された状態を維持し、遅延器1621と接続される。このため、遅延器1621の出力はスイッチ1630,1640を通じて出力される。遅延器1621に蓄積された１ビットの挿入ビットが出力されると、スイッチ1630は、スイッチ1640に接続された状態を維持し、遅延器1625に接続される。このため、遅延器1625に蓄積された第２パリティビットの４ビットのうち、１ビットがスイッチ1630,1640を通じて出力される。その後、スイッチ1630は続いてスイッチ1640と接続された状態を維持し、再び遅延器1621に接続される。このような動作を４回繰り返して遅延器1621に蓄積された情報ビットが穿孔されて、この穿孔位置に遅延器1625に蓄積された４ビットの第２パリティビットが挿入される。
【０１１１】
前記の過程を通じて、遅延器1621に蓄積された24ビットの情報ビットのうち、８個の挿入ビットを穿孔して、その穿孔位置に遅延器1632に蓄積された残り４ビットの第１パリティビット及び遅延器1625に蓄積された残り４ビットの第２パリティビットを交互に挿入して24ビットを出力する。このため、ビット挿入器1410から出力される情報ビットIkはマルチプレクサ1450で穿孔されて、その穿孔ビット位置に８ビットのパリティビットが挿入され24ビットの情報ビットとして出力される。
【０１１２】
前記の動作が完了すると、スイッチ1640は、遅延器1622の出力を選択して遅延器1622に蓄積された24ビットの第１パリティビットC_kを出力する。その後、スイッチ1640は、再び遅延器1624にスイッチング接続して遅延器1624に蓄積された24ビットの第２パリティビットD_kを出力する。
【０１１３】
図17は、図14のような構造を有する第４実施形態のターボ符号器のタイミング図である。図17を参照すれば、ビット挿入器1410がT1区間で1711のように設定されたフレームビット位置に‘0'ビットを挿入して＜表１＞のような情報ビットI_kを発生する。そして、‘0'ビットの挿入された情報ビットI_kは、T2区間で、マルチプレクサ1450,第１構成符号器1420及びインタリーバ1430に同時に印加される。すると、第１構成符号器1420は、1712のように、‘0'ビットの挿入された情報ビットI_kを符号化して第１パリティビットの第１符号化データC_kを発生し、インタリーバ1430は、1713のように、‘0'ビットの挿入された情報ビットI_kを設定された方式でインタリービングして出力する。その後、T3区間で、マルチプレクサ1450はビット挿入器1410から出力される情報ビットI_kを１フレーム周期遅延させ、第１構成符号器1420は、第１符号化データC_kをマルチプレクサ1450に入力し、第２構成符号器1440はインタリーバ1430から出力されるインタリービングされた情報ビットI_kを符号化して第２パリティビットの第２符号化データD_kを発生する。この場合、第２構成符号器1440から第２パリティビットD_kを発生すると、T4区間で、マルチプレクサ1450は情報ビットI_k、第１パリティビットC_k、第２パリティビットD_kをマルチプレクシングして出力する。
【０１１４】
図17では情報ビットI_kとパリティビットC_k、D_kを並列処理する構造の一例を示したが、それらが発生する順序に従ってビット挿入器1410の出力、第１構成符号器1420の出力、及び第２構成符号器1440の出力を順次に選択して直列出力しても良い。
【０１１５】
前述の如く、本発明の第４実施形態による再帰的組織ターボ符号化装置で、各構成符号器はターミネーションのためのテールビットを発生することなくエラー発生率が高いビット位置に特定ビット（‘0'ビット）を挿入して伝送する。
【０１１６】
第５実施形態
【０１１７】
本発明の第５実施形態による符号化装置は、ターミネーション機能を行うためにエラー発生率の高い情報ビット位置に特定論理を有するビットを挿入し、構成符号器で特定ビットの挿入された情報ビットを符号化したあと、テールビットを発生して符号化した情報ビットに加える構成を有する。即ち、第５実施形態の符号化装置はビット挿入及びテールビット付加を通じてターミネーション機能を行う。
【０１１８】
挿入ビットの数は、符号器の入力情報ビット数、出力符号シンボルの数、拘束長（constraint length）、及び符号化率によって決定される。即ち、符号器の入力情報ビット数をＮ、符号器の出力符号のシンボル数をＭ、符号化率を1/K、拘束長をＬと仮定すれば、挿入ビット数は（Ｍ−KN−２（Ｋ−１）（Ｌ−１））／（Ｋ−１）になる。このため、符号器の入力情報ビット数が16、出力符号シンボルの数が72、符号化率が1/3、拘束長が５であれば、挿入ビット数は４になる。
【０１１９】
実際に、挿入ビットの数が増加するほど符号器の性能は向上するため、前記の方式を有する符号化器は、与えられた符号器の入力情報ビット数と出力符号シンボルの数について最大限のビット挿入を行うことで、最大限に性能を向上させることができる。この実施形態のように、12個の挿入ビットを使用し、符号化過程が終了したあと、符号化シンボルを伝送する場合、情報ビット部分の挿入ビットを送信せずに、符号化シンボルのみを伝送することによって、最大限のビット挿入を通じた性能改善を実現できる。
【０１２０】
図18は、本発明の第５実施形態による符号化装置の構成を示す図である。図18を参照すれば、16個の入力ビットがビット挿入器1810に入力される。ここで、ビット挿入器1810は、図19に示すように、４個のメモリだけを使用することを除いては図15Aのビット挿入器1410と同一の構成を有する。また、ビット挿入器1810は、制御器（図示せず）の制御下に、エラー発生率の高いフレーム内の４個の情報ビット位置に各々４個の‘0'ビットを挿入し、図19のように構成する。
【０１２１】
このように、第５実施形態でビット挿入器1810から出力される情報ビットI_kは20ビットからなり、また、ビット挿入器1810から出力される情報ビットI_kは各々マルチプレクサ1850,第１構成符号器1820及びインタリーバ1830に入力される。そして、インタリーバ1830から出力されるインタリービングされた情報ビットI_kは第２構成符号器1840に印加される。ここで、第１構成符号器1820は、図20のように再帰的組織構成符号器であって、テールビットを発生して符号化ビットに加える構造を有する。そして、第２構成符号器1840は、図15Bに示すように、ターミネーションのためのテールビットを発生しない構造の符号器を用いる。
【０１２２】
図20を参照して第５実施形態の第１構成符号器1820の動作を調べてみれば、まず、符号化をする場合、スイッチ2011は入力端と排他的論理和器2031を接続し、スイッチ2013はオフの状態を維持し及びスイッチ2015は排他的論理和器2035に接続される。この状態で、20ビットの情報ビットI_kはスイッチ2011及び排他的論理和器2031を通じて遅延器2021〜2027に順次に入力され、排他的論理和器2035で符号化される。このような過程で情報ビットI_kが完全に遅延器2021〜2027及び排他的論理和器2035によって符号化されると、ターミネーションのためにスイッチ2011は排他的論理和器2033と2031とを接続させる。このため、フィードバックされる出力の排他的論理和演算によって‘0'ビットを発生し、この値が遅延器2021〜2027に入力されて蓄積されると同時に、スイッチ2015を通じて出力される。この場合、遅延器2021〜2027に蓄積される‘0'値がテールビットになり、この値はスイッチ2015を通じて出力される。また、テールビットは構成符号器1820内に位置する遅延器の数に対応するよう発生され、図20で第１構成符号器1820はフレーム当たり４個のテールビットを発生し、これら各々のテールビットに対する符号化した４個のビットが発生する。
【０１２３】
このため、第１構成符号器1820は、20ビットの第１パリティビットC_kを発生する上で最後の20番目の情報を完全に処理されると、スイッチ2011が排他的論理和器2033に接続され、スイッチ2013がスイッチ2011に接続され及びスイッチ2015がスイッチ2013に接続される動作を４回を繰り返すことで、４ビットのテールビットT_kを発生し出力する。この過程を通じて24ビットの第１パリティビットC_kと４ビットのテールビットT_kが発生しマルチプレクサ1850に入力される。また、スイッチ1860は、インタリーバ1830にスイッチング接続されてテールビットT_kをインタリーバ1830に入力し、スイッチ1870がマルチプレクサ1850に接続されてテールビットT_kがマルチプレクサ1850に印加される。
【０１２４】
また、インタリーバ1830は、ビット挿入器1810から出力される20ビットの情報ビットI_kと第１構成符号器1820から出力される４ビットのテールビットの計24ビットをインタリービングして第２構成符号器1840に入力し、第２構成符号器1840は、図14の第１構成符号器1440と同一の方法でインタリービングされた情報ビットを符号化して第１パリティビットとは異なる24ビットの第２パリティビットD_kを発生する。この第２構成符号器1840から出力される第２パリティD_kもマルチプレクサ1850に印加される。
【０１２５】
この場合、インタリーバ1830から出力されるインタリービングされたフレーム単位の情報ビットは、第２構成符号器1840で符号化される。第２構成符号器1840は図15Bのような構造を有する。即ち、第２構成符号器1840は、図15Bに示すように、再帰的組織たたみ込み符号器である。また、第２構成符号器1840は、テールビットを発生しない構成を有することが判る。
【０１２６】
次いで、マルチプレクサ1850は、情報ビットIkを穿孔し、その穿孔位置に第１パリティビットCkの４ビットを挿入して出力し、残り24ビットの第１パリティビットC_k及び第２パリティビットD_kを選択して出力する。４ビットの入力ビットは第１構成符号又はテールビットパリティになり得る。
【０１２７】
図21はマルチプレクサ1850の構成を示す図である。図21を参照すれば、マルチプレクサ1850は、まずビット挿入器1810から出力される20ビットの情報ビットI_kを受信し、マルチプレクサ1850の遅延器2122は受信した20ビットの情報ビットI_kを蓄積する。
【０１２８】
その後、マルチプレクサ1850は、第１構成符号器1820から出力される24ビットの第１パリティビットC_kを受信して遅延器2124に蓄積し、第１構成符号器1820から出力される４ビットのテールビットT_kを受信して遅延器2122に蓄積する。次いで、マルチプレクサ1850は、第２構成符号器1840から出力される24ビットの第２パリティビットD_kを受信して遅延器2126に蓄積する。
【０１２９】
遅延器2122〜2126は、メモリ素子を直列接続した構成を有し、入力された各ビットを前記の遅延過程が終了されるまで蓄積する。
【０１３０】
この遅延動作が終了すると、スイッチ2101は遅延器2122と接続されて遅延器2122に蓄積されたビットを出力し、スイッチ2101は遅延器2124と接続されて遅延器2124に蓄積されたビットを出力する。その後、スイッチ2101は遅延器2126に接続されて遅延器2126に蓄積されたビットを出力する。
【０１３１】
第６実施形態
【０１３２】
本発明の第６実施形態によるターボ符号化装置は、第５実施形態と同一の動作過程を有し、ビット挿入位置で挿入ビットを穿孔し、この位置に第１構成符号器から４ビットのテールパリティビットを繰り返し出力する。図22は、本発明の第６実施形態による符号化装置の構成を示す図であって、マルチプレクサ2250前までの動作過程は第５実施形態と同一である。
【０１３３】
図23を参照すれば、まず、マルチプレクサ2250は、ビット挿入器2210から出力される20ビットの情報ビットI_kを受信し、マルチプレクサ2250の遅延器2321は、受信した20ビットの情報ビットI_kを蓄積する。その後、マルチプレクサ2250は、第１構成符号器2220から出力される24ビットの第１パリティビットCkを受信して遅延器2322に蓄積し、第１パリティビットの最後の４ビットを再び遅延器2323に蓄積し、第１構成符号器2220から出力される４ビットのテールビットTkを受信して遅延器2321に蓄積する。次いで、マルチプレクサ2250は、第２構成符号器2240から出力される24ビットの第２パリティビットD_kを受信して遅延器2324に蓄積する。
【０１３４】
遅延器2321〜2324は、メモリ素子を直列接続した構成を有し、入力された各ビットを前記の遅延過程が終了するまで蓄積する。
【０１３５】
この遅延動作が終了すると、スイッチ2340はスイッチ2330に接続され、スイッチ2330は遅延器2321に接続される。このため、遅延器2321の出力はスイッチ2330,2340を通じて出力される。遅延器2321に蓄積された１個の挿入ビットが出力されると、スイッチ2330は、スイッチ2340に接続された状態を維持し、遅延器2323に接続される。このため、スイッチ2330,2340を通じて遅延器2323に蓄積された第１パリティビットC_kの４ビットのうち、１ビットが出力される。即ち、遅延器2321に蓄積された情報ビットを穿孔し遅延器2323に蓄積された第１パリティビットを出力する。その後、スイッチ2330は続いてスイッチ2340と接続された状態を維持し、再び遅延器2321に接続される。このような動作を４回繰り返して遅延器2321に蓄積された情報ビットを穿孔して、この穿孔位置に遅延器2323に蓄積された４ビットの第１パリティビットを出力する。
【０１３６】
前記の動作を通じて、遅延器2321に蓄積された24ビットの情報ビットに遅延器2323に蓄積された残り４ビットの第１パリティビットを交互に挿入して24ビットを出力する。このため、ビット挿入器2210から出力される24ビットの情報ビットIkが穿孔されて、マルチプレクサ2250で挿入ビット位置に４ビットのパリティビットが挿入され24ビットの情報ビットとして出力される。
【０１３７】
次いで、スイッチ2340は、遅延器2322の出力を選択し、これにより、遅延器2322に蓄積された24ビットの第１パリティビットC_kがスイッチ2340を通じて出力される。その後、スイッチ2340は遅延器2324にスイッチング接続されて遅延器2324に蓄積された24ビットの第２パリティビットD_kを出力する。
【０１３８】
第７実施形態
【０１３９】
本発明の第７実施形態による符号化装置は、第５実施形態と同一の動作過程を有し、ビット挿入位置で挿入ビットが穿孔され、その位置に第２構成符号器からのパリティビットの最後の４ビットが繰り返し伝送される。図24は本発明の第７実施形態による符号化装置の構成図であって、マルチプレクサ2450前までの動作は第５実施形態と同一である。
【０１４０】
図24及び図25を参照すれば、まず、マルチプレクサ2450は、ビット挿入器2410から出力される20ビットの情報ビットI_kを受信し、マルチプレクサ2450の遅延器2521は、この受信した20ビットの情報ビットI_kを蓄積する。その後、マルチプレクサ2450は、第１構成符号器2420から出力される24ビットの第１パリティビットC_kを受信して遅延器2522に蓄積するとともに、４ビットのテールビットを受信して遅延器に2521に蓄積する。次いで、マルチプレクサ2450は、第２構成符号器2440から出力される24ビットの第２パリティビットD_kを受信する。図25のような構成を有するマルチプレクサ2450はビット挿入器2410、第１構成符号器2420及び第２構成符号器2440から各々出力される情報ビットI_k、パリティビットC_k、D_kをマルチプレクシングして出力する。
【０１４１】
図25は、本発明の第７実施形態によって入力されるビットを出力するマルチプレクサ2450の構成を示す図である。図25を参照すれば、マルチプレクサ2450の遅延器2523は24ビットの第２パリティビットD_kを受信して蓄積し、第２パリティビットの最後の４ビットを遅延器2524に蓄積する。この場合、スイッチ2501は制御器（図示せず）によって制御される。また、遅延器2521〜2524は、メモリ素子が直列接続された構成を有し、入力された各ビットを前記の遅延過程が終了するまで蓄積する。
【０１４２】
この遅延動作が終了すると、スイッチ2540はスイッチ2530に接続され、スイッチ2530は遅延器2521に接続される。このため、遅延器2521の出力はスイッチ2530,2540を通じて出力される。遅延器2521に蓄積された１ビットの挿入ビットが出力されると、スイッチ2540は遅延器2524と接続されて遅延器2524に蓄積された第２パリティビットの４ビットのうち、１ビットが出力される。即ち、情報ビットを穿孔し、この穿孔されたビット挿入位置に遅延器2524に蓄積された第２パリティビットを挿入する。その後、スイッチ2530は続いてスイッチ2540と接続された状態を維持し、再び遅延器2521に接続される。このような動作を４回繰り返して遅延器2521に蓄積された情報ビットを穿孔し、この穿孔位置に遅延器2524に蓄積された４ビットの第２パリティビットを挿入して出力する。
【０１４３】
このような動作を通じて、遅延器2521に蓄積された24ビットの情報ビットIkが穿孔されて、その穿孔位置に遅延器2524に蓄積された４ビットの第２パリティビットを交互に挿入して24ビットとして出力する。このため、ビット挿入器2410から出力される情報ビットIkは、マルチプレクサ2450で挿入ビット位置で穿孔されて、その穿孔位置に４ビットの第２パリティビットを挿入して24ビットの情報ビットとして出力される。
【０１４４】
次いで、スイッチ2540は遅延器2522の出力を選択し、遅延器2522に蓄積された24ビットの第１パリティビットC_kがスイッチ2540を通じて出力される。その後、スイッチ2540はスイッチ2530に接続され、このスイッチ2530が遅延器2523にスイッチング接続されて遅延器2523に蓄積された24ビットの第２パリティビットD_kを出力する。
【０１４５】
第８実施形態
【０１４６】
本発明の第８実施形態による符号化装置は、ターミネーション機能を行うために、エラー発生率の高い情報ビット位置に特定論理を有するビットを挿入し、構成符号器で特定ビットが挿入された情報ビットを符号化したあと、テールビットを発生して符号化した情報ビットに加える構成を有する。即ち、第８実施形態の符号化装置は、ビット挿入及びテールビット付加を通じてターミネーション機能を行う。
【０１４７】
図26は、第８実施形態による符号化装置の構成を示している。図26を参照すれば、16ビットの入力ビットがビット挿入器2610に入力される。ここで、ビット挿入器2610は、第５実施形態のビット挿入器1810（図19）と同一の構成を有する。ビット挿入器2610は、制御器（図示せず）の制御下に、エラー発生率の高いフレーム内の４個の情報ビット位置に各々４個の‘0'ビットを挿入する。このため、第８実施形態で、ビット挿入器2610から出力される情報ビットI_kは20ビットからなり、ビット挿入器2610から出力される情報ビットI_kは、各々マルチプレクサ2650,第１構成符号器2620及びインタリーバ2630に入力される。そして、インタリーバ2630から出力されるインタリービングされた情報ビットI_kは第２構成符号器2640に印加される。ここで、第１構成符号器2620と第２構成符号器2640は図20のように再帰的組織構成符号器であって、テールビットを発生して符号化した情報ビットに加える構造を有する。
【０１４８】
第１構成符号器2620は、24ビットの第１パリティビットC_kと４個のテールビットT_kを出力し、この出力された第１パリティビットC_kはマルチプレクサ2650に入力され、テールビットT_kはスイッチ2670に入力される。スイッチ2670は、マルチプレクサ2650に接続され、制御器（図示せず）の制御下に、ビット挿入器2610から出力される情報ビットI_k及び第１構成符号器2620から出力されるテールビットT_kを受信してスイッチング出力する。スイッチ2670は情報ビットIkにおいて挿入ビットが位置する区間を穿孔して、第１構成符号器2620から出力されるテールビットTkを挿入してマルチプレクサ2650に出力する。
【０１４９】
インタリーバ2630は、ビット挿入器2610から出力される20個の情報ビットI_kをインタリービングして第２構成符号器2640に入力し、第２構成符号器2640は24ビットの第２パリティビットD_k及び４ビットのテールビットT_kを発生する。スイッチ2660は第２構成符号器2640から出力される第２パリティビットD_kと４ビットのテールビットT_kをマルチプレクサ2650に選択して印加する。
【０１５０】
図27はマルチプレクサ2650の構成を示す図である。図27を参照すれば、マルチプレクサ2650は、まずビット挿入器2610から出力される20ビットの情報ビットI_kを受信し、マルチプレクサ2650の遅延器2721は受信した20ビットの情報ビットI_kを蓄積する。
【０１５１】
その後、マルチプレクサ2650は、第１構成符号器2620から出力される24ビットの第１パリティビットC_kを受信して遅延器2722に蓄積するとともに、第１構成符号器2620から出力される４ビットのテールビットT_kを受信して遅延器2721に蓄積する。次いで、マルチプレクサ2650は、第２構成符号器2640から出力される24ビットの第２パリティビットD_kを受信して遅延器2723に蓄積し、また、第２構成符号器2640から出力される４ビットのテールビットT_kを受信して遅延器2724に蓄積する。
【０１５２】
遅延器2721〜2724は、メモリ素子が直列接続された構成を有し、入力された各ビットを前記の遅延過程が終了するまで蓄積する。
【０１５３】
この遅延動作が終了されると、スイッチ2740はスイッチ2730に接続され、スイッチ2730は遅延器2721に接続される。このため、遅延器2721の出力はスイッチ2730,2740を通じて出力される。遅延器2721に蓄積された１ビットの挿入ビットが出力されると、スイッチ2730は、スイッチ2740と接続された状態を維持し、遅延器2724に接続される。その結果、スイッチ2730,2740を通じて遅延器2724に蓄積された４ビットのテールビットのうち、１ビットが出力される。即ち、遅延器2721に蓄積された情報ビットが穿孔され、この穿孔されたビット挿入位置に遅延器2724に蓄積されたテールビットが挿入される。その後、スイッチ2730は続けてスイッチ2740と接続された状態を維持し、再び遅延器2721に接続される。この動作を４回繰り返して遅延器2721に蓄積された情報ビットに遅延器2724に蓄積された４個のテールビットを穿孔して出力する。
【０１５４】
その後、スイッチ2740が遅延器2722の出力端に接続された遅延器2722に蓄積された第１パリティビットC_kを出力する。次いで、スイッチ2740は遅延器2723に接続された遅延器2723に蓄積された第２パリティビットD_kを出力する。
【０１５５】
前述の如く、本発明の第８実施形態による再帰的組織符号化装置で、各構成符号器はターミネーションのためにテールビットを発生することなくエラー発生率の高いビット位置に特定ビット（‘0'ビット）を挿入する。
【０１５６】
第９実施形態
【０１５７】
本発明の第９実施形態による符号化装置は、ターミネーション機能を行うために、エラー発生率の高い情報ビット位置に特定論理を有する６ビットを挿入する。情報ビットはビット挿入位置で穿孔され、この穿孔位置に第１構成符号器がテーリングを行い、テールビットを含む情報ビットをインタリービングする。このインタリービングされた情報ビットを符号化する場合、第２構成符号器がフレームの大きさを超える６ビットを穿孔した挿入位置に挿入する。
【０１５８】
図28は、第９実施形態による符号化装置の構成を示している。図28を参照すれば、16個の入力ビットはビット挿入器2810に入力される。ここで、ビット挿入器2810は６個の遅延器を使用することを除いては図15Aのビット挿入器1410と同一の構成を有する。ビット挿入器2810は制御器（図示せず）の制御下にエラー発生率の高いフレーム内の６個の情報ビット位置に各々６個の‘0'ビットを挿入する。
【０１５９】
このため、第９実施形態で、ビット挿入器2810から出力される情報ビットI_kは22ビットからなり、ビット挿入器2810から出力される情報ビットI_kはマルチプレクサ2850,第１構成符号器2820及びインタリーバ2830に各々入力される。そして、インタリーバ2830から出力されるインタリービングされた情報ビットI_kは第２構成符号器2840に印加される。ここで、第１構成符号器2820は、図20のような再帰的組織構成符号器であって、テールビットを発生して符号化したビットに加える構造を有する。そして、第２構成符号器2840は、図15Bのように、ターミネーションのためのテールビットを発生しない構造の符号器を用いる。
【０１６０】
図20と同様の構造を有する第１構成符号器2820は、フレーム当たり４ビットのテールビットを発生するとともに、各々のテールビットに対する符号化した４個のビットを発生する。このため、第１構成符号器2820は、26ビットの第１パリティビットC_kを発生する過程で最後の22番目の情報ビットを完全に処理すると、スイッチ2011が排他的論理和器2033に接続され、スイッチ2013がスイッチ2011に接続され及びスイッチ2015がスイッチ2013に接続されて、この動作を４回繰り返することで、４ビットのテールビットを発生して出力する。この過程を通じて第１構成符号器2820は24ビットの第１パリティビットCkと４ビットのテールビットTkを発生し、これら第１パリティビットCkはマルチプレクサ2850に入力され、テールビットTkはインタリーバ2830に入力されると同時に、スイッチ2870を通じてマルチプレクサ2850に入力される。
【０１６１】
また、インタリーバ2830は、ビット挿入器2810から出力される22ビットの情報ビットI_kと第１構成符号器2820から出力される４ビットのテールビットの計26ビットをインタリービングして第２構成符号器2840に入力する。この第２構成符号器2840は、第１構成符号器2820と同一の方法でインタリービングされた情報ビットを符号化して第１パリティビットとは異なる26ビットの第２パリティビットD_kを発生する。そして、第２構成符号器2840から出力される第２パリティD_kもマルチプレクサ2850に印加される。即ち、インタリーバ2830から出力されるインタリービングされたフレーム単位の情報ビットは第２構成符号器2840で符号化される。第２構成符号器2840は図15Bのような構造を有する再帰的組織たたみ込み符号器である。また、第２構成符号器2840はテールビットを発生しない構成を有することを確認できる。
【０１６２】
図30は、マルチプレクサ2850の構成を示す図である。図30を参照すれば、マルチプレクサ2850は、まず、ビット挿入器2810から出力される22ビットの情報ビットI_kを受信し、マルチプレクサ2850の遅延器3022は、受信した22ビットの情報ビットI_kを蓄積する。
【０１６３】
その後、マルチプレクサ2850は、第１構成符号器2820から出力される26ビットの第１パリティビットC_kを受信して、26ビットのうち、前の24ビットだけを遅延器3026に蓄積し、スイッチ3014を遅延器3028に接続することで最後の２ビットを遅延器3028に蓄積する。また、マルチプレクサ2850は、４ビットのテールビットT_kを受信してこの４ビットのうち、前の２ビットを遅延器3022に蓄積し、残りの２ビットはスイッチ3012を遅延器3024に接続することで遅延器3024に蓄積する。次いで、マルチプレクサ2850は第２構成符号器2840から出力される26ビットの第２パリティビットD_kを受信して、26ビットのうち前の24ビットだけを遅延器3030に蓄積し、残りの２ビットはスイッチ3016を遅延器3032に接続することで遅延器3032に蓄積される。
【０１６４】
遅延器3022〜3032はメモリ素子が直列接続される構成を有し、入力された各ビットを前記の遅延過程が終了するまで蓄積する。
【０１６５】
この遅延動作が終了すると、スイッチ3042はスイッチ3044に接続され、スイッチ3042は遅延器3022に接続される。このため、遅延器3022の出力はスイッチ3042,3044を通じて出力される。遅延器3022に蓄積された１個の挿入ビットが出力されると、スイッチ3042は、スイッチ3044に接続された状態を維持し、遅延器3024と接続される。これにより、スイッチ3042,3044を通じて遅延器3024に蓄積されたテールビットの残り２ビットの内１ビットが出力される。即ち、遅延器3022に蓄積された情報ビットを穿孔し、この穿孔された位置に遅延器3024に蓄積されたテールビットを挿入する。その後、スイッチ3042は続けてスイッチ3044と接続された状態を維持し、再び遅延器3022に接続される。この動作を２回繰り返して遅延器3022に蓄積された情報ビットを穿孔して遅延器3024に蓄積された２ビットのテールビットを挿入し出力する。
【０１６６】
次いで、スイッチ3042は、スイッチ3044に接続された状態を維持し、遅延器3022と接続される。このため、遅延器3022の出力はスイッチ3042,3044を通じて出力される。遅延器3022に蓄積された１個の挿入ビットが出力されると、スイッチ3042はスイッチ3044と接続状態を維持し、遅延器3028に接続される。このため、遅延器3028に蓄積された第１パリティビットの２ビットのうち、１ビットがスイッチ3042,3044を通じて出力される。その後、スイッチ3042はスイッチ3044に接続された状態を維持し、再び遅延器3022と接続される。このような動作を２回繰り返して遅延器3022に蓄積された情報ビットを穿孔して遅延器3028に蓄積された２ビットの第１パリティビットを挿入し出力する。
【０１６７】
次いで、スイッチ3042は、スイッチ3044に接続された状態を維持し、遅延器3022に接続される。このため、遅延器3022の出力はスイッチ3042,3044を通じて出力される。遅延器3022に蓄積された１個の挿入ビットが出力されると、スイッチ3042はスイッチ3044に接続された状態を維持し、遅延器3032と接続される。このため、遅延器3032に蓄積された第２パリティビットの２ビットのうち、１ビットがスイッチ3042,3044を通じて出力される。その後、スイッチ3042は続いてスイッチ3044と接続された状態を維持し、再び遅延器3022に接続される。このような動作を２回繰り返して遅延器3022に蓄積された情報ビットを穿孔して遅延器3032に蓄積された２ビットの第２パリティビットを挿入し出力する。
【０１６８】
前述の説明では挿入ビットを‘0'ビットと仮定しているが、符号化ビットや受信側と約束された情報ビットを使用しても良い。
【０１６９】
一方、本発明の詳細な説明では具体的な実施形態を挙げて説明したが、本発明の範囲内で様々な変形が可能であることは当該技術分野における通常の知識を持つものには明らかである。このため、本発明の範囲は実施形態によって限られることなく、特許請求の範囲とそれに均等なものによって定められるべきである。
【図面の簡単な説明】
【図１】
図１は、従来の通信システムにおけるチャネル符号化装置のブロック図。
【図２】
図２は、図１の構成符号器110又は130の構成図。
【図３】
図３は、本発明の第１実施形態によるチャネル符号化装置のブロック図。
【図４】
図４は、図３のビット挿入器310の構成図。
【図５】
図５は、図３の構成符号器320又は340の構成図。
【図６】
図６は、第１実施形態で時間の経過によるビットの処理過程を説明するためのタイミングチャート。
【図７】
図７は、本発明の第２実施形態によるチャネル符号化装置のブロック図。
【図８】
図８は、図７のマルチプレクサ750の構成図。
【図９】
図９は、第２実施形態で時間の経過によるビットの処理過程を説明するための図。
【図１０】
図10は、本発明の第３実施形態によるチャネル符号化装置のブロック図。
【図１１】
図11は、図10の構成符号器1020又は1040の構成図。
【図１２】
図12は、図10のマルチプレクサ1050の構成図。
【図１３】
図13は、第３実施形態で時間の経過によるビットの処理過程を説明するためのタイミングチャート。
【図１４】
図14は、本発明の第４実施形態によるチャネル符号化装置のブロック図。
【図１５Ａ】
図15Aは、図14のビット挿入器1410の構成図。
【図１５Ｂ】
図15Bは、図14の構成符号器1420又は1440の構成図。
【図１６】
図16は、図14のマルチプレクサ1450の構成図。
【図１７】
図17は、本発明の第４実施形態で時間の経過によるビットの処理過程を説明するためのタイミングチャート。
【図１８】
図18は、本発明の第５実施形態によりチャネル符号化装置のブロック図。
【図１９】
図19は、図18のビット挿入器1810の構成図。
【図２０】
図20は、図18の構成符号器1820又は1840の構成図。
【図２１】
図21は、図18のマルチプレクサ1850の構成図。
【図２２】
図22は、本発明の第６実施形態によりチャネル符号化装置のブロック図。
【図２３】
図23は、図22のマルチプレクサ2250の構成図。
【図２４】
図24は、本発明の第７実施形態によるチャネル符号化装置のブロック図。
【図２５】
図25は、図24のマルチプレクサ2450の構成図。
【図２６】
図26は、本発明の第８実施形態によるチャネル符号化装置のブロック図。
【図２７】
図27は、図26のマルチプレクサ2650の構成図。
【図２８】
図28は、本発明の第９実施形態によるチャネル符号化装置のブロック図。
【図２９】
図29は、図28のビット挿入器2810の構成図。
【図３０】
図30は、図28のマルチプレクサ2850の構成図。[0001]
Background of the Invention
[0002]
1.Technical field to which the invention belongs
The present invention relates to an apparatus and method for communicating data in units of frames, and more particularly, to an apparatus and method for channel coding.
[0003]
2.Conventional technology
Most data used in communication systems that process signals such as voice, text, images, and video are transmitted on a frame-by-frame basis. In such a system for communicating frame data, a channel encoder for error correction also needs to encode data in frame units. In this case, the channel coder resets the convolutional coder by inserting tail bits at the end of the data frame so that the state can be grasped, so that the decoder can perform decoding effectively based on this information. ing. In general, a convolutional encoder widely used in the IS-95 system is a non-recursive systematic convolutional encoder, and the termination of the non-recursive systemic convolutional encoder Termination) is realized by adding the number of '0' bits corresponding to the delay unit to the last position of the frame. However, in the recursive systematic encoder, even if the number of '0' bits corresponding to the delay unit is added to the end of the frame, the termination is not performed. This is because the input data is fed back and input to the delay device again.
[0004]
FIG. 1 is a block diagram of a recursive systematic turbo coder. A turbo encoder is a system for encoding an input consisting of a frame of N information bits into a parity symbol using two simple constituent encoders, and is a parallel or serial system. Can have a structure. The constituent codes of the turbo encoder use recursive systematic convolutional codes.
[0005]
FIG. 1 is a block diagram of a conventional turbo encoder having a parallel structure, which is disclosed in U.S. Pat. No. 5,446,747 invented by Berrow. In the turbo encoder having the configuration as shown in FIG. 1, an interleaver 120 is connected between a first configuration encoder 110 and a second configuration encoder 130. Then, the interleaver 120 changes the order of the information bits input to the second constituent encoder 130 to have the same size as the frame length N of the input information bits, so that the Reduce correlation.
[0006]
The first constituent encoder 110 encodes the input information bits, and the interleaver 130 interleaves the information bits based on a set rule to change the order of the information bits. Second constituent encoder 130 encodes the output of interleaver 120. In this case, the first and second constituent encoders 110 and 130 have the same configuration.
[0007]
FIG. 2 shows a structure for terminating a recursive systematic convolutional encoder having a configuration as shown in FIG. 1 [Ref: D. Divsalar and F. Pollara, 'On the Design of Turbo Codes', TDA Progress Report 42-123, Nov. 15, 1995]. Here, it is assumed that the frame data input to constituent encoders 110 and 130 is 20-bit data. In FIG. 2, D1 to D4 are delay units, and XOR1 to 3, XOR5, and XOR6 represent exclusive OR gates.
[0008]
Referring to FIG. 2, first, when encoding, the switch SW1 is on and the switch SW2 is kept off. In this state, the input 20-bit frame data is sequentially input to D1 to D4, encoded by the exclusive OR XOR6, and output. When the 20-bit data is completely encoded in this manner, the switch SW1 is turned off and the switch SW2 is turned on for termination. Then, the exclusive ORs XOR1 to XOR3 calculate the output information bit of the delay unit and the corresponding feedback information bit by exclusive OR to generate a '0' bit, and this '0' bit is again The signals are sequentially input to and accumulated in the delay units D1 to D4. In this case, the '0' value input to the delay units D1 to D4 becomes a tail bit, and this value is applied to a multiplexer (MUX).
[0009]
The multiplexer MUX multiplexes the encoded data and tail parity bits output from the constituent encoder. Here, the tail bits are generated to correspond to the number of delay units located inside the constituent encoders 110 and 130. In the termination structure shown in FIG. 2, 4 tail bits are generated per frame, and each of these tail bits is generated. Four tail parity bits coded for the bits are generated. As described above, since the number of bits finally encoded increases, a problem occurs that the transmission rate decreases. That is, if the transmission rate is defined as (number of bits of input information) / (number of bits of output information), the transmission rate of the turbo encoder having the structure shown in FIG. 1 is (number of bits of input information) / ｛( (Number of bits of input information) + (number of encoded information bits of first constituent encoder + first tail bit + first tail parity bit) + (number of encoded information bits of second constituent encoder + second tail) (Bit + second tail parity bit)}. Therefore, in FIG. 1, the frame rate is 20 / {(20) + (20 + 4 + 4) + (20 + 4 + 4)} because the frame data is composed of 20 bits and the number of delay units is four.
[0010]
The performance of such a recursive systematic convolutional encoder depends on the tailing method. This is based on the difficulty of tailing turbo codes perfectly.
[0011]
Summary of the Invention
[0012]
SUMMARY OF THE INVENTION It is an object of the present invention to provide an apparatus and method capable of performing channel coding using a frame structure having a termination effect in a recursive systematic coder in a communication system.
[0013]
Another object of the present invention is to provide a recursive systematic channel coding apparatus and method in which a bit having a specific value is inserted into a predetermined position of frame data in a communication system and then channel coding is performed to obtain a termination effect. Is to do.
[0014]
Another object of the present invention is to provide a communication system in which a bit having a specific value is inserted into a predetermined position of frame data, and then channel coding is performed. It is an object of the present invention to provide a recursive systematic channel coding apparatus and method capable of obtaining a termination effect by puncturing data at insertion bit positions of information bits.
[0015]
Further, another object of the present invention is to generate a channel coding and a tail bit by using a recursive tissue coder after inserting a bit having a specific value at a predetermined position of frame data in a communication system. It is another object of the present invention to provide a channel coding apparatus and method for puncturing and outputting the tail bits at the insertion bit positions of the information bits.
[0016]
In order to achieve such an object, a recursive systematic channel coding apparatus according to the present invention includes a bit inserter that generates an information bit by inserting a bit having a specific value into a bit position having a high error rate. It is characterized by comprising a constituent encoder for coding the output of the bit inserter, and a selector for selecting the output of the bit inserter and the output of the constituent encoder and outputting it as channel coded data.
[0017]
Detailed description of the embodiment
[0018]
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals and numbers are used for the same components and portions as much as possible.
[0019]
In the following description, specific specific items are shown, but it is obvious to those having ordinary knowledge in the technical field that the present invention can be implemented without limitation. In addition, description of related well-known techniques will be appropriately omitted.
[0020]
In the following description, the term 'information bit' refers to uncoded data, and the term 'parity bit' refers to data encoded through a constituent encoder.
[0021]
Generally, in a communication system, a transmitter channel-transmits transmission data and transmits the data, and a receiver decodes a signal received from the transmitter and converts the signal into an original signal. In this case, the channel encoding device encodes the transmission data on a frame basis, generates tail bits, adds the tail bits to each frame of the transmission frame, and displays the termination of the frame. Embodiments of the present invention propose a frame structure having a termination effect in a channel encoding device.
[0022]
A frame structure having a termination effect in such a channel encoding device can be realized by the following nine methods.
[0023]
First, there is a method in which a specific bit is inserted at a position corresponding to the number of tail bits having a high error rate in the channel frame structure and transmitted. In this case, the recursive systematic configuration encoder may have a configuration that does not generate tail bits. The error occurrence rate is determined experimentally, and the insertion position needs to be recognized (know) by the channel encoding device and the channel decoding device. The insertion bit position can be confirmed by transmitting an associated message when making a call setup or channel assignment. In this case, the inserted specific bits are bits that do not significantly affect communication performance even when transmission is not performed, and may be coded bits or information bits promised separately from the receiving side. This specific bit is assumed to be a '0' bit here.
[0024]
Second, the method of inserting specific bits at positions corresponding to the number of tail bits having a high error rate in the channel frame structure and transmitting the same is the same as the first method, except that the information bits in the channel frame structure are When a specific bit is inserted into the frame, the number of specific bits exceeding the set frame length is inserted. Further, when the information bits having these specific bits inserted are encoded using the constituent encoder and then the channel encoded data is output, the remaining bits exceeding the set frame length of the channel encoded data are input. There is a method of transmitting data by puncturing a bit position where an insertion bit is located in information. In this case, the recursive tissue-structure encoder does not generate tail bits, and the channel decoding device needs to recognize in advance the position where the specific bit has been inserted.
[0025]
Third, when a channel coded signal is generated using a frame structure having a termination effect, a specific bit corresponding to the number of tail bits is inserted at a position having the highest error rate in the channel frame structure, and a constituent code is generated. After generating tail bits and tail bit coded data for termination, the transmitter punctures and transmits the tail bits and tail bit coded data of the constituent coder at a specific insertion position in the information bits.
[0026]
Fourth, a termination function is performed by inserting a specific bit into an information bit position having a high error occurrence rate on a frame without generating a tail bit, and a large number of encoded data is repeated at that insertion position instead of the inserted bit. There is a transmission method.
[0027]
Fifth, in order to perform a termination function, a bit having specific logic is inserted into an information bit position having a high error occurrence rate, and the information bit having the specific bit inserted is encoded by a constituent encoder. , Tail bits are generated and added to the coded information bits. That is, the constituent encoder performs a termination function through bit insertion and tail bit addition.
[0028]
Sixth, the same operation as that of the fifth method is performed, and further, an insertion bit is punctured, and four tail parity bits are repeatedly transmitted from the first constituent encoder to the punctured position.
[0029]
Seventh, the same operation as in the sixth method is performed, and further, the insertion bits are punctured, and the last four bits are repeatedly transmitted from the second constituent encoder to the punctured position.
[0030]
Eighth, in order to perform the termination function, a bit having a specific logic is inserted into an information bit position having a high error rate, and the information bit having the specific bit inserted is encoded by the constituent encoder. Independently generate tail bits and add them to the encoded information bits.
[0031]
Ninth, in order to perform a termination function, six information bits having specific logic are inserted into information bit positions having a high error occurrence rate, and a bit inserter punctures inserted bits at the bit insertion positions. The first constituent encoder tails to the puncturing position, and the information bits including the tail bits are interleaved. When encoding the output of the first constituent encoder, there is a method in which the second constituent encoder inserts 6 bits exceeding the frame size into the punctured insertion bit position.
[0032]
The operation of nine different embodiments using the above-described bit insertion method will now be described.
[0033]
First embodiment
[0034]
The encoding device according to the first embodiment of the present invention performs a termination function by inserting specific bit information at a set position without generating tail bits. In the first embodiment, one frame is composed of 16-bit information, and eight bit codes of '0' bits are inserted into bit positions on the frame where the error occurrence rate is high. Here, the insertion position of the specific bit is set by experimentally measuring the position where the most error occurs when decoding the encoded data. Also assume that the turbo encoder uses a 1/3 coding rate.
[0035]
In the method according to the first embodiment, when encoding, the total number of frame data obtained by inserting specific bits into the frame data (that is, 16-bit frame data + 8-bit specific bit number = 24 bits) is 1/3 encoded. Encode using a turbo encoder that uses the rate. In this case, the position where the error rate generated at the time of decoding is highest is experimentally obtained. Here, eight positions where the error occurrence rate is relatively high are determined, and at these positions, specific bits are inserted into information bits of the input frame and encoded. Further, when decoding the frame data in which the specific bits are inserted and encoded, the decoder recognizes in advance the insertion position of the specific bits.
[0036]
If the specific bit is '0' (actually, the '0' bit is transmitted as '-1'), the '0' bit at the insertion position is extremely large before decoding to increase reliability. (For example, -5). By using such a method, since the decoding is performed while knowing 1/3 of the 24-bit information code, superior performance is obtained as compared with other termination methods. High accuracy.
[0037]
FIG. 3 illustrates a configuration of a turbo encoder including a bit inserter for inserting a specific value according to the first embodiment of the present invention. The bit inserter 310 includes a bit generator that processes input information bits to generate specific bits, and inserts specific bits generated from the bit generator into set bit positions to generate information bits in frame units. First constituent encoder 320 encodes and outputs the information bits output from bit inserter 310. Interleaver 330 changes the order of the information bits by interleaving the information bits in frame units output from bit inserter 310 based on the set rules. In the embodiment of the present invention, it is assumed that a diagonal interleaver is used as the interleaver 330. Second configuration encoder 340 encodes and outputs the interleaved information bits in frame units output from interleaver 330. Here, the first constituent encoder 320 and the second constituent encoder 340 can be recursive tissue convolutional encoders. A multiplexer (MUX) 350 multiplexes the outputs of the bit inserter 310, the first constituent encoder 320, and the second constituent encoder 340 under the control of a controller (not shown). Here, the output of bit inserter 310 is information bit I _k And the output of the first constituent encoder 320 is the first parity bit P1 _k And the output of the second constituent encoder 340 is the second parity bit P2 _k become.
[0038]
FIG. 4 shows the configuration of the bit inserter 310 of the turbo encoder having the configuration shown in FIG. Referring to FIG. 4, a bit generator 430 generates specific bits to be inserted into information bits. Here, it is assumed that the specific bit is '0'. Each of the delay units 412 to 426 can be configured by a memory element such as a flip-flop, and has a serial shift register structure that shifts input information bits based on a bit clock. The switch 432 is switched under the control of a controller (not shown) to select and output the outputs of the delay units 412 to 426. The switch 432 is switched under the control of a controller (not shown) at a position where a specific bit output from the bit generator 430 is inserted into the information bit, and is connected to the output terminal of the next delay unit. That is, when a specific bit is selected and inserted between information bits, the switch 432 selects an information bit obtained by delaying the output information bit by one bit. This switch 432 can be realized by a multiplexer. The switch 434 is connected to the output of the bit generator 430 and the output of the switch 432 under the control of a controller (not shown). _k Occurs. This switch 434 inserts a specific bit at a position where the information bit is set under the control of the controller, and outputs it.
[0039]
Referring to FIG. 4, the operation of inserting a specific bit into the information bit is examined. The input information bit is delayed by the delay units 412 to 426 based on the bit clock, and first, the switch 432 is input. Switch 434 is connected to switch 432. Therefore, the input information bits are output through the switches 432 and 434. When a specific bit is inserted in the output process, the switch 432 is connected to the output terminal of the delay unit 412 and the switch 434 is connected to the output terminal of the bit generator 430 under the control of the controller. . As a result, the path of the information bit is cut off, and a '0' bit output from the bit generator 430 is inserted at a corresponding bit position. Then, when it becomes necessary to output an information bit after inserting the '0' bit, the switch 434 is connected to the switch 432 under the control of the controller. For this reason, after the '0' bit is inserted, the information bit delayed by one bit is selected and output, and it is understood that the information bit is inserted at the set position without loss of the information bit. .
[0040]
Repeat the above process to insert '0' bits into information bits, and after inserting these '0' bits completely, when the information bits of the next frame are input, switch 432 is connected to the information bit input terminal. Connect and repeat the same operation. When communication is performed by encoding information bits, an error occurrence rate often occurs at the rear of an information bit string input to each constituent encoder. For this reason, the insertion position of the '0' bit generated from the bit generator 430 is often set at the end of the information bit sequence input to each constituent encoder, and the form in which the specific bit is inserted into the information bit is as follows: It is shown in Table 1>.
[0041]
[Table 1]

[0042]
In Table 1, Ix means information bits, and Ibx means insertion bits.
[0043]
The reason why the specific bits are inserted into the input information bit string and transmitted as described above is to improve the decoding rate on the receiving side. For this reason, it is preferable that the specific bit is inserted and transmitted at a position having a high error rate in the channel frame structure so as to correspond to the number of tail bits. In this case, the position where the error occurrence rate is high is at the rear of the information bit string applied to the constituent encoder. Then, as shown in Table 1, the positions where the specific bits are inserted are at the rear of the information bit sequence applied to the first configuration encoder 320 and at the rear of the information bit sequence input to the second configuration encoder 340. Here, the specific bits input to the second constituent encoder 340 need to be inserted after the interleaved information bits output from the interleaver 330. For this reason, the bit inserter 310 should determine the position of the insertion bit input to the second constituent encoder 340 at an arbitrary position in the information bit sequence in consideration of interleaving.
[0044]
As shown in Table 1, information bits output from bit inserter 310 are applied to first constituent encoder 320 and interleaver 330. Then, the interleaved information bits in frame units output from the interleaver 330 are encoded by the second constituent encoder 340. FIG. 5 shows a configuration of the first configuration encoder 320 and the second configuration encoder 340 of FIG. As shown in FIG. 5, constituent encoders 320 and 340 are recursive systematic convolutional encoders. In addition, as shown in FIG. 5, the constituent encoders 320 and 340 have a configuration that does not generate tail bits.
[0045]
Here, the first configuration encoder 320 encodes and outputs information bits as shown in Table 1 output from the bit inserter 310. The data encoded and output from the first constituent encoder 320 is as shown in Table 2 below.
[0046]
[Table 2]

[0047]
In Table 2, Cx denotes a symbol encoded by the first component encoder 320, and Cbx denotes a symbol of an insertion bit encoded by the first component encoder 320. Here, the coding rate of the first constituent encoder 320 is 1/3.
[0048]
Further, interleaver 330 interleaves the information bits output from bit inserter 310, and the interleaved information bits are applied to second constituent encoder 340. The second constituent encoder 340 encodes and outputs the interleaved information bits output from the interleaver 330. The data encoded and output from the second constituent encoder 340 is as shown in Table 3 below.
[0049]
[Table 3]

[0050]
In Table 3, Dx denotes a symbol encoded by the second constituent encoder 340, and Dbx denotes a symbol of an insertion bit encoded by the second constituent encoder 340. Here, the coding rate of the second constituent encoder 340 is 1/3. In Table 3, the positions of the inserted bits are actually changed by interleaving, but are shown as the same positions for convenience of explanation.
[0051]
In this case, the multiplexer 350 multiplexes the outputs of the bit inserter 310, the first constituent encoder 320 and the second constituent encoder 340 under the control of a controller (not shown). Table 4 shows channel coding information bits output from the multiplexer 350.
[0052]
[Table 4]

[0053]
The performance of the channel encoder differs according to the position where the specific bit is inserted. For example, by inserting specific bits at specific intervals of the input information bit string, the performance of the channel encoder can be improved. The manner in which the specific bits are inserted into the information bits is shown in Table 5 below.
[0054]
[Table 5]

[0055]
In Table 5, Ix means information bits and Ibx means insertion bits.
[0056]
As shown in Table 5, specific bits are continuously inserted at positions where the specific bits are inserted so as to correspond to the number of memories of the constituent encoders (for example, when the constraint length is 3, two bits are specified). It is preferable that the positions where specific bits are inserted into the input information bit string be set at equal intervals.
[0057]
FIG. 6 is a diagram (chart) showing the output timing after inserting and encoding '0' bits in the structure of the turbo encoder according to the first embodiment having the configuration as shown in FIG. Referring to FIG. 6, the bit inserter 310 inserts a '0' bit at a frame bit position set as 611 in the T1 section to insert information bits I as shown in Table 1. _k Occurs. This information bit I with the '0' bit inserted _k Is simultaneously applied to the multiplexer 350, the first constituent encoder 320, and the interleaver 330 in the T2 period. Then, the first constituent encoder 320 outputs the information bit I with the '0' bit inserted, as indicated by 612. _k And the first encoded data C which is the first parity bit _k , And the interleaver 330 outputs the information bits I with the '0' bit _k Interleaving is performed with the method set for and output. After that, in the section T3, the multiplexer 350 outputs the information bit I output from the bit inserter 310. _k Is delayed by one frame period, and the first constituent encoder 320 outputs the first encoded data C _k To the multiplexer 350 and the second constituent encoder 340 outputs the interleaved information bits I output from the interleaver 330. _k And the second encoded data D which is the second parity bit _k Occurs. In this case, the second parity bit D _k , The multiplexer 350 outputs the information bit I in the section T4. _k , First parity bit C _k , The second parity bit D _k Is multiplexed and output.
[0058]
FIG. 6 shows information bits I _k And parity bit C _k , D _k Are shown in parallel, the output of the bit inserter 310, the output of the first constituent encoder 320, and the output of the second constituent encoder 340 are sequentially selected in accordance with the order in which they are generated. You may output in series.
[0059]
As described above, in the recursive systematic turbo coding apparatus according to the first embodiment of the present invention, each constituent encoder generates a specific bit ('0') at a bit position having a high error rate without generating a tail bit for termination. Bit) is inserted and transmitted.
[0060]
Second embodiment
[0061]
The encoding device according to the second embodiment of the present invention inserts a specific bit at a bit position having a high error rate. Here, the number of bits to be inserted sets the number of bits exceeding the set frame size.
[0062]
In the second embodiment, the number of bits of input data is 16 bits, and the number of inserted bits is 12 bits. Here, since the output information bits Ik and parity bits Ck and Dk must be 28 bits, the inserted bits are punctured, and extra parity bits Ck and Dk are inserted at the positions punctured in bit Ik. Is done.
[0063]
The number of inserted bits is determined by the number of input information bits of the encoder, the number of output code symbols, and the coding rate. That is, assuming that the number of input information bits of the encoder is N, the number of symbols of the output code of the encoder is M, and the coding rate is 1 / K, the number of inserted bits is (M−KN) / (K−1). It is. Therefore, if the number of input information bits of the encoder is 16, the number of output code symbols is 72, and the coding rate is 1/3, the number of inserted bits is 12.
[0064]
In fact, as the number of inserted bits increases, the performance of the encoder improves. Therefore, in the encoder according to the above scheme, the maximum number of input information bits and the number of output code symbols of a given encoder can be inserted. The maximum performance improvement can be achieved by inserting the bits. As in the second embodiment, when a coded symbol is transmitted after a coding process using 12 inserted bits, only the coded symbol is transmitted without transmitting the inserted bit of the information bit portion. Thereby, performance improvement through maximum bit insertion can be realized.
[0065]
FIG. 7 is a diagram illustrating a configuration of a channel encoding apparatus according to a second embodiment of the present invention, in which a bit inserter 710 includes a bit generator that processes input information bits to generate specific bits, A specific bit generated from a specific bit generator is inserted into a set bit position to generate an information bit exceeding a set frame size. First constituent encoder 720 encodes the information bits output from bit inserter 710 to form first parity bit C _k Occurs. Interleaver 730 changes the order of the information bits by interleaving the information bits in frame units output from bit inserter 710 based on the set rules. In the embodiment of the present invention, it is assumed that a diagonal interleaver is used as the interleaver 730. The second constituent encoder 740 encodes the interleaved frame-based information bits output from the interleaver 730 to generate a second parity bit D _k Occurs. Here, the first constituent encoder 720 and the second constituent encoder 740 can be recursive systematic convolutional encoders. The multiplexer 750 multiplexes the outputs of the bit inserter 710, the first configuration encoder 720, and the second configuration encoder 740 under the control of a controller (not shown), and converts the frame information to a set size. Output. Here, the output of bit inserter 710 is information bit I _k And the output of the first constituent encoder 720 is the first parity bit P1 _k And the output of the second constituent encoder 740 is the second parity bit P2 _k become.
[0066]
Referring to FIG. 7, 16 input bits are input to a bit inserter 710 that operates similarly to the bit inserter 310 of the first embodiment. This bit inserter 710 has the same configuration as that of FIG. 4 except that it has 12 delay units. Therefore, under the control of the controller (not shown), the bit inserter 710 inserts twelve '0' bits into twelve information bit positions in a frame having a high error rate. As a result, the information bit I output from the bit inserter 710 in the second embodiment _k Consists of 28 bits, and information bits I output from the bit inserter 710 _k Are input to the multiplexer 750, the first constituent encoder 720, and the interleaver 730, respectively. Then, the interleaved information bits I output from the interleaver 730 _k Is applied to the second constituent encoder 740. Here, as the first and second constituent encoders 720 and 740, encoders having a structure that does not generate tail bits for termination as shown in FIG. 5 are used.
[0067]
Next, the first constituent encoder 720 outputs the 28 information bits I to which the 12 '0' bits output from the bit inserter 710 have been inserted. _k Is first encoded into a 28-bit first parity bit C _k Is output. This output parity bit C _k Is input to the multiplexer 750. Interleaver 730 has 28 information bits I output from bit inserter 710. _k Are interleaved and input to the second constituent encoder 740. The second constituent encoder 740 encodes the interleaved information bits in the same manner as the first constituent encoder 720, and has 28 second parity bits D different from the first parity bits. _k Occurs. Second parity bit D output from second configuration encoder 740 _k Is also applied to the multiplexer 750.
[0068]
Thereafter, the multiplexer 750 outputs the information bit I _k And a 4-bit first parity bit C at this punctured position. _k And 4 second parity bits D _k After each insertion, the remaining 24 first parity bits C _k And the remaining 24 second parity bits D _k Is output.
[0069]
Referring to FIG. 8, a multiplexer 750 first includes a 28-bit information bit I output from a bit inserter 710. _k To receive. Upon receiving this information bit Ik, the switch 812 of the multiplexer 750 outputs the 28-bit information bit Ik output from the bit inserter 710. _k Among them, it is connected to the delay unit 822 until 24 information bits are received. Here, the delay unit 822 receives the input information bit I _k Delay. After that, the switch 812 outputs the 28 information bits I output from the bit inserter 710. _k Of these, when the remaining four information bits are input, they are connected to the delay unit 824. Delay 824 is information bit I _k Are delayed by the remaining 4 bits.
[0070]
After that, the multiplexer 750 outputs the 28-bit first parity bit C output from the first constituent encoder 720. _k To receive. Upon receiving the first parity bit Ck, the switch 814 of the multiplexer 750 switches the 28-bit first parity bit C _k Among them, the signal is connected to the delay unit 826 until the first 24-bit parity bit is input. Here, the delay unit 826 receives the input first parity bit C _k Delay. After that, the switch 814 outputs the 28 information bits C output from the first constituent encoder 720. _k Among them, when the remaining four first parity bits are input, they are connected to the delay unit 828. The delay unit 828 has the first parity bit C _k Are delayed by the remaining 4 bits.
[0071]
Next, the multiplexer 750 outputs the 28-bit second parity bit D output from the second constituent encoder 740. _k To receive. Upon receiving the second parity bit Dk, the switch 816 of the multiplexer 750 switches the 28-bit second parity bit D _k Among them, it is connected to the delay unit 830 until the first 24 parity bits are input. Here, the delay unit 830 receives the input second parity bit D _k Delay. Thereafter, the switch 816 outputs the 28-bit second parity bit D output from the second constituent encoder 740. _k When the remaining 4 bits of the second parity bit are input, the second parity bit is connected to the delay unit 832. The delay unit 832 has the second parity bit D _k Are delayed by the remaining 4 bits.
[0072]
The 28 bits of information bits I generated sequentially in this way _k , First parity bit C _k , The second parity bit D _k Are sequentially input to the multiplexer 750. The multiplexer 750 has 28 information bits I that are sequentially input. _k , First parity bit C _k , The second parity bit D _k Are divided into 24 bits and the remaining 4 bits in the order in which they are input, and stored in the corresponding delay units. In this case, switches 812-816 are controlled by a controller (not shown). Each of the delay units 822 to 832 has a configuration in which memory elements are connected in series, and accumulates each input bit until the above-described delay process is completed.
[0073]
When the delay operation is completed, the switch 844 is connected to the switch 842, and the switch 842 is connected to the delay unit 822. Therefore, the output of the delay unit 822 is output through the switches 842 and 844. When the one information bit stored in the delay unit 822 is output, the switch 842 maintains the state of being connected to the switch 844 and is connected to the delay unit 824. Therefore, one bit of the information bits stored in the delay unit 824 through the switches 842 and 844 is output. That is, the information bits stored in the delay unit 822 are punctured, and the information bits stored in the delay unit 824 are output. Thereafter, the switch 842 continues to be connected to the switch 844, and is again connected to the delay unit 822. This operation is repeated four times to puncture the information bits stored in the delay unit 822, and insert the four information bits stored in the delay unit 824 at the puncturing position.
[0074]
Next, the switch 842 remains connected to the switch 844, and is connected to the delay unit 822. Therefore, the output of the delay unit 822 is output through the switches 842 and 844. When one bit of information stored in the delay unit 822 is output, the switch 842 maintains the state connected to the switch 844 and is connected to the delay unit 828. Therefore, one bit of the remaining four bits of the first parity bit stored in the delay unit 828 is output through the switches 842 and 844. Thereafter, the switch 842 continues to be connected to the switch 844, and is again connected to the delay unit 822. This operation is repeated four times to puncture the information bits stored in the delay unit 822, and then insert the remaining four first parity bits stored in the delay unit 828 at the puncturing position.
[0075]
Through the above method, the information bits and the remaining 4 bits of the first parity bit are alternately output. Next, the switch 842 remains connected to the switch 844, and is connected to the delay unit 822. Therefore, the output of the delay unit 822 is output through the switches 842 and 844. When one bit of information stored in the delay unit 822 is output, the switch 842 maintains the state connected to the switch 844 and is connected to the delay unit 832. Therefore, one of the four second parity bits stored in the delay unit 832 is output through the switches 842 and 844. Thereafter, the switch 842 continues to be connected to the switch 844, and is again connected to the delay unit 822. This operation is repeated four times to puncture the information bits stored in the delay unit 822, and then insert the remaining 4 second parity bits stored in the delay unit 832 at the puncturing position.
[0076]
Through the above process, the 24 information bits stored in the delay unit 822 are punctured, and the 4 information bits stored in the delay unit 824 and the first parity of the remaining 4 bits stored in the delay unit 828 are obtained. The second parity bit of the remaining four bits stored in the bit 832 is inserted at the puncturing position. As a result, the data bits Ik output from the bit inserter 710 are inserted as 8-bit parity bits into the insertion bit positions punctured by the multiplexer 750, and output as 24-bit information bits.
[0077]
When the above operation is completed, the switch 844 selects the output of the delay unit 826, and the first parity bit C of 24 bits stored in the delay unit 826. _k Is output. After that, the switch 844 is connected to the delay unit 830 by switching and stores the 24-bit second parity bit D stored in the delay unit 830. _k Is output.
[0078]
As shown in FIG. 9, the encoding apparatus according to the second embodiment having the structure as shown in FIG. 7 is configured such that the bit inserter 710 inserts 12 bits into 16-bit input data and outputs 28 bits of information bits I. _k , Whereby the first constituent encoder 720 and the second constituent encoder 740 also have a first parity bit C of 28 bits each. _k , And the second parity bit D _k Occurs. As a result, the multiplexer 750 punctures the twelve insertion bit positions on the 28 information bits Ik, and then places the remaining 4 bits of information bits, the remaining 4 bits of the first parity bit Ck and the remaining 4 bits of the second parity bit Dk. Insert bits. Thereafter, the multiplexer 750 sequentially outputs the information bit Ik, the first parity bit Ck, and the second parity bit Dk.
[0079]
In the decoding process, the output value of the multiplexer 750 is demultiplexed into an information bit portion, a first parity bit portion, and a second parity bit portion. In this case, a value of -5 is punctured in a bit insertion portion of the information bit portion. I do. The information bits having undergone this process are decoded by the existing decoder [see: Claude Berrou, Alain Glavieux and Punya Thitmajshima 'Near Shannon Limit Error-Correcting Coding and Decoding: Turbo-Codes (1)'].
[0080]
Third embodiment
[0081]
In order to perform the termination function, the encoding device according to the third embodiment of the present invention inserts a bit having a specific logic into a bit position having a high error rate into an information bit, and inserts the specific bit by a constituent encoder. After the information bits are encoded, a tail bit and a tail parity bit are generated and added to the encoded information bits. That is, the encoding device of the third embodiment performs a termination function through bit insertion, addition of tail bits and tail parity bits.
[0082]
FIG. 10 shows the configuration of the encoding device according to the third embodiment. Referring to FIG. 10, 16 input bits are input to a bit inserter 1010. Here, the bit inserter 1010 has the same configuration as the bit inserter 310 of the first embodiment. The bit inserter 1010 inserts eight '0' bits at eight information bit positions in a frame having a high error rate under the control of a controller (not shown). Therefore, in the third embodiment, the information bits I output from the bit inserter 1010 are _k Is composed of 24 bits, and the information bit I output from the bit inserter 1010 is _k Are input to a multiplexer 1050, a first constituent encoder 1020, and an interleaver 1030, respectively. Then, the interleaved information bits I output from the interleaver 1030 _k Is applied to the second constituent encoder 1040. Here, as shown in FIG. 11, the first constituent encoder 1020 is a recursive tissue constituent encoder and has a structure in which tail bits and tail parity bits are generated and added to the encoded information bits. As the second constituent encoder 1040, as shown in FIG. 5 of the first embodiment, an encoder having a structure that does not generate tail bits for termination is used.
[0083]
Referring to FIG. 11, the operation of the first constituent encoder 1020 according to the third embodiment is examined. First, in the case of encoding, the switch 1111 connects the input terminal and the exclusive OR unit 1131. Then, the switch 1113 maintains the off state, and the switch 1115 is connected to the exclusive OR 1135. In this state, the 24 information bits I _k Are sequentially input to the delay units 1121 to 1127 through the switch 1111 and the exclusive OR unit 1131, and are encoded by the exclusive OR unit 1135. Through such a process, the information bit I _k Is completely encoded by the delay units 1121-1127 and the exclusive OR 1135, the switch 1111 connects the exclusive ORs 1133 and 1131 for termination, and the switch 1113 is turned on. The switch 1115 is connected to the switch 1113. Then, the tail bit output from the exclusive OR unit 1133 is fed back, and the exclusive OR operation of the exclusive OR unit 1131 generates a '0' bit. This value is input to the delay units 1121 to 1127. At the same time as being stored, tail bits are output through switch 1115. In this case, the “0” value stored in the delay units 1121 to 1127 is output to the exclusive OR unit 1135 and becomes a tail parity bit, and this value is output through the switch 1115. Here, the tail bits are generated to correspond to the number of delays located in constituent encoder 1020, and in FIG. 11, first constituent encoder 1020 generates four tail bits per frame, Encoded bits (tail parity bits) for the tail bits are generated.
[0084]
As described above, the first constituent encoder 1020 outputs the first parity bit C of 32 bits. _k , When the last 24th information is completely processed, switch 1111 is connected to exclusive OR 1133, switch 1113 is connected to switch 1111, and switch 1115 is connected to switch 1113. The switch 1115 repeats the operation of being connected to the switch 1113 and the exclusive OR 1135 four times to generate and output 4 tail bits and 4 tail parity bits. Through this process, the first parity bit C of 32 bits _k Is output and input to the multiplexer 1050.
[0085]
Further, the interleaver 1030 has the information bits I of 24 bits output from the bit inserter 1010. _k Is input to the second constituent encoder 1040, and the second constituent encoder 1040 encodes the interleaved information bits in the same manner as the first constituent encoder 1040 to obtain a first parity bit. 24 different second parity bits D _k Occurs. The second parity bit D output from the second constituent encoder 1040 _k Is also applied to the multiplexer 1050.
[0086]
In this case, the interleaved frame-wise information bits output from the interleaver 1030 are applied to the second constituent encoder 1040 and encoded. The second constituent encoder 1040 has a structure as shown in FIG. 5 of the first embodiment. That is, the second constituent encoder 1040 is a recursive systematic convolutional encoder as shown in FIG. Also, it can be confirmed that the second configuration encoder 1040 has a configuration that does not generate tail bits, as shown in FIG.
[0087]
The multiplexer 1050 then provides the information bit I _k , And a 32-bit first parity bit C _k 8 bits are inserted and output, and the remaining 24 bits of the first parity bit C _k And the second parity bit D _k Select and output.
[0088]
FIG. 12 is a diagram showing a configuration of the multiplexer 1050. Referring to FIG. 12, first, a multiplexer 1050 outputs a 24-bit information bit I outputted from a bit inserter 1010. _k To receive. The delay unit 1222 of the multiplexer 1050 receives the 24-bit information bit I. _k To accumulate.
[0089]
Thereafter, the multiplexer 1050 outputs the first parity bit C of 32 bits output from the first constituent encoder 1020. _k To receive. The switch 1212 of the multiplexer 1050 is connected to the first parity bit C of 32 bits output from the first constituent encoder 1020. _k Among them, it is connected to the delay unit 1224 until the first parity bit of 24 bits is received. This delay unit 1224 receives the input first parity bit C _k To accumulate. Thereafter, the switch 1212 outputs the 32-bit first parity bit C output from the first constituent encoder 1020. _k Are connected to the delay unit 1226 when the remaining eight first parity bits are input. _k The remaining 8 bits are stored.
[0090]
Next, the multiplexer 1050 outputs the 24-bit second parity bit D output from the second constituent encoder 1040. _k And the delay unit 1228 of the multiplexer 1050 receives the second 24-bit parity bit D _k To accumulate.
[0091]
The 24 bits of information bits I that are generated sequentially in this way _k , The first parity bit C of 32 bits _k , A 24-bit second parity bit D _k Are sequentially input to a multiplexer 1050, and the multiplexer 1050 outputs the information bits I _k , First parity bit C _k , The second parity bit D _k Are stored in the corresponding delay units in the order of input, and the first parity bit C of 32 bits is stored. _k Is input, the data is divided into 24 bits and the remaining 8 bits and stored in the corresponding delay units. Each of the delay units 1222-1228 has a configuration in which memory elements are connected in series, and accumulates each input bit until the above-described delay process is completed.
[0092]
When this delay operation is completed, the switch 1236 is connected to the switch 1234, and the switch 1234 is connected to the delay unit 1222. Therefore, the output of the delay unit 1222 is output through the switches 1234 and 1236. When one specific bit stored in the delay unit 1222 is output, the switch 1234 maintains the state of being connected to the switch 1236 and is connected to the delay unit 1226. Then, the first parity bit C stored in the delay unit 1226 through the switches 1234 and 1236 _k Of these, one bit is output. That is, the information bits stored in the delay unit 1222 are punctured, and the first parity bit stored in the delay unit 1226 is inserted at the punctured position. After that, the switch 1234 continues to be connected to the switch 1236, and is connected to the delay unit 1222 again. This operation is repeated eight times to puncture the specific bits stored in the delay unit 1222, and to output the remaining eight first parity bits stored in the delay unit 1226 at the puncturing position. As a result, 24 information bits I _k Is punctured, the first parity bit of 8 bits is inserted at the punctured position, and output as 24 bits.
[0093]
Next, the switch 1236 selects the output of the delay unit 1224, and the first parity bit C of 24 bits stored in the delay unit 1224. _k Is output through the switch 1236. Thereafter, the switch 1236 is switched and connected to the delay unit 1228, and the 24-bit second parity bit D stored in the delay unit 1228 is switched. _k Is output.
[0094]
As shown in FIG. 13, the encoding apparatus according to the third embodiment having a structure as shown in FIG. 10 is configured such that the bit inserter 1010 inserts 8 bits into 16-bit input data and outputs 24 information bits I. _k And the constituent encoder uses a recursive systematic constituent encoder that generates tail bits. In this case, the first constituent encoder generates a total of 32 bits of encoded data including 24 bits of encoded data, 4 bits of tail bits, and 4 bits of encoded bits of tail bits (tail parity bits). When outputting encoded data, the input information bits I _k Is punctured, and the remaining 8 bits of the first parity bit are inserted at the punctured position.
[0095]
In the decoding process, the information bit portion, the first parity bit portion, and the second parity bit portion, which are the output values of the multiplexer 1050, are demultiplexed. In this case, a value of -5 is added to the bit insertion portion of the information bit portion. Perforate. The bits after this process are decoded by the existing decoder [see: Claude Berrou, Alain Glavieux and Punya Thitmajshima 'Near Shannon Limit Error-Correcting Coding and Decoding: Turbo-Codes (1)'].
[0096]
In the above-described embodiment, the specific bit is defined as a '0' bit, but a coded bit or data promised with the receiving side may be used as the specific bit.
[0097]
In the third embodiment, the second constituent code can be terminated so as to have tail bits similarly to the first constituent code. Further, the second tail bit and the tail parity bit are also inserted at the removed bit positions. The first configuration code and the second configuration code output a parity bit, a tail bit, and a tail parity bit, and the inserted bits can be part of the output of the first configuration code and the output of the second configuration code.
[0098]
Fourth embodiment
[0099]
The encoding apparatus according to the fourth embodiment of the present invention performs a termination function by inserting specific bit information at a set position without generating tail bits, and performs a specific number of codes instead of the inserted bits at the insertion position. Repeated bit output. In the fourth embodiment, one frame is composed of 16 bits, the specific bit is '0' bit, and the specific bit of 8 bits is inserted into a bit position on the frame where the error occurrence rate is high. Here, the position of the specific bit is set by experimenting and measuring the position where the most error occurs when decoding the encoded data. Also assume that each turbo encoder uses a 1/3 coding rate.
[0100]
In the method according to the fourth embodiment, when encoding, the total number of frame data obtained by inserting specific bits into the frame data (ie, 16-bit frame data + the number of 8-bit specific bits = 24 bits) is 1/3 encoded. By performing encoding using a turbo encoder that uses an encoding rate, the position where the error occurrence rate is highest when decoding is experimentally obtained. In this way, eight positions having a relatively high error occurrence rate are determined, and specific bits are inserted and encoded at these positions without using information bits. After this encoding, the last four bits of each parity bit are repeatedly inserted at the bit insertion position instead of the specific bit. When decoding a frame data in which specific bits are inserted and encoded, the decoder needs to know in advance the insertion positions of four repetitive parity bits in the encoding process. When decoding, the bits are recombined into parity bits.
[0101]
Here, when the specific bit is '0' (actually, the '0' bit is transmitted as '-1'), the '0' bit at the insertion position is very large before decoding to improve reliability. Changes to a negative value (for example, -5). By using such a method, the decoder performs decoding while actually recognizing 8 bits, which is 1/3 of the 24-bit information code, which is superior to other termination methods. Performance is obtained and shorter frames are more accurate.
[0102]
FIG. 14 shows a configuration of a turbo encoder including a bit inserter for inserting a specific bit according to the fourth embodiment of the present invention. The bit inserter 1410 includes a bit generator that processes an input information bit to generate a specific bit, and inserts a specific bit generated from the bit generator into a set bit position to convert the information bit in frame units. appear. First constituent encoder 1420 encodes and outputs information bits output from bit inserter 1410. Interleaver 1430 changes the order of the information bits by interleaving the information bits in frame units output from bit inserter 1410 based on the set rules. In the embodiment of the present invention, it is assumed that a diagonal interleaver is used as the interleaver 1430. The second constituent encoder 1440 encodes and outputs the interleaved information bits in frame units output from the interleaver 1430. Here, the first constituent encoder 1420 and the second constituent encoder 1440 can be recursive tissue convolutional encoders. The multiplexer 1450 multiplexes the outputs of the bit inserter 1410, the first constituent encoder 1420, and the second constituent encoder 1440 under the control of a controller (not shown). Here, the output of bit inserter 1410 is information bit I _k And the output of the first constituent encoder 1420 is the first parity bit P1 _k And the output of the second constituent encoder 1440 is the second parity bit P2 _k become.
[0103]
FIG. 15A shows the configuration of bit inserter 1410 in the turbo encoder having the configuration shown in FIG. Referring to FIG. 15A, a bit generator 1530 generates specific bits to be inserted into information bits. Here, it is assumed that the specific bit is '0'. Each of the delay units 1512 to 1526 can be configured by a memory element such as a flip-flop, and has a serial shift register structure that shifts input information bits based on a bit clock. The switch 1532 is switched under the control of a controller (not shown) to select and output the outputs of the delay units 1512 to 1526. The switch 1532 is switched under the control of a controller (not shown) at a position where a specific bit output from the bit generator 1530 is inserted into the information bit, and is connected to the output terminal of the next delay unit. That is, when the specific bit is inserted between the selected information bits, the switch 1532 selects an information bit obtained by delaying the output information bit by one bit. This switch 1532 can be realized by a multiplexer. The switch 1534 is connected to the output of the bit generator 1530 and the output of the switch 1532 under the control of a controller (not shown). _k Occurs. The switch 1534 inserts a specific bit at a position where the information bit is set under the control of the controller, and outputs it.
[0104]
Looking at the operation of inserting a specific bit into the information bit with reference to FIG. 15A, the input information bit is delayed by the delay units 1512 to 1526 based on the bit clock, while the switch 1532 is the input information bit. Select bit, switch 1534 is connected to switch 1532. Then, the input information bits are output through the switches 1532 and 1534. When a specific bit is inserted in the output process, the switch 1532 is connected to the output terminal of the delay unit 1512 and the switch 1534 is connected to the bit generator 1530 under the control of the controller. Therefore, the path of the information bit is cut off, and the '0' bit output from the bit generator 1530 is inserted at the corresponding bit position. Then, when it becomes necessary to output information bits after inserting the '0' bit, the switch 1534 is connected to the switch 1532 under the control of the controller. Here, after the '0' bit is inserted, the information bit delayed by one bit is selected and output, so that the '0' bit is inserted at the set position without loss of the information bit. You can check.
[0105]
By repeating the above process and inserting '0' bits into the information bits, and after inserting these '0' bits completely, when the information bits of the next frame are input, the switch 1532 is set to the information bit input terminal. And the same operation is repeated. When encoding and communicating information bits, errors are likely to occur frequently at the end of the frame. Therefore, the position where the '0' bit generated from the bit generator 1530 is inserted is often set at the rear of the frame.
[0106]
The information bits output from bit inserter 1410 are applied to first constituent encoder 1420 and interleaver 1430, respectively. Then, the interleaved information bits in frame units output from interleaver 1430 are encoded by second constituent encoder 1440. FIG. 15B shows a configuration of first configuration encoder 1420 and second configuration encoder 1440 of FIG. The constituent encoders 1420, 1440 are recursive systematic convolutional encoders. Also, as shown in FIG. 15B, it can be seen that constituent encoders 1420 and 1440 have a configuration that does not generate tail bits.
[0107]
While first constituent encoder 1420 encodes the output of bit inserter 1410, interleaver 1430 interleaves the information bits output from bit inserter 1410. The interleaved information bits are applied to second constituent encoder 1440. Second constituent encoder 1440 encodes and outputs the interleaved information bits output from interleaver 1430. In this case, the multiplexer 1450 multiplexes the outputs of the bit inserter 1410, the first constituent encoder 1420, and the second encoder 1440 under the control of a controller (not shown).
[0108]
Referring to FIG. 16, the 24-bit information bits I generated sequentially as described above are shown. _k , First parity bit C _k , The second parity bit D _k Are sequentially input to the multiplexer 1450, and the multiplexer 1450 receives the sequentially input 24-bit information bits I. _k , First parity bit C _k , The second parity bit D _k Are stored in the corresponding delay units, and the remaining four bits of each parity bit are stored in the corresponding delay units. In this case, the switches 1601-1640 are controlled by a controller (not shown). Each of the delay units 1621 to 1625 has a configuration in which memory elements are connected in series, and accumulates each input bit until the above-described delay process is completed.
[0109]
When this delay operation ends, switch 1640 is connected to switch 1630. Then, the switch 1630 is connected to the delay unit 1621. Therefore, the output of the delay unit 1621 is output through the switches 1630 and 1640. When the one inserted bit stored in the delay unit 1621 is output, the switch 1630 maintains the state connected to the switch 1640 and is connected to the delay unit 1623. Therefore, one of the four information bits stored in the delay unit 1623 through the switches 1630 and 1640 is output. That is, the information bits stored in the delay unit 1621 are punctured, and the information bits stored in the delay unit 1623 are output. Thereafter, the switch 1630 continues to be connected to the switch 1640, and is again connected to the delay unit 1621. This operation is repeated four times, and the information bits stored in the delay unit 1621 are punctured with the remaining four first parity bits stored in the delay unit 1623 and output.
[0110]
Next, the switch 1630 maintains the state connected to the switch 1640, and is connected to the delay unit 1621. Therefore, the output of the delay unit 1621 is output through the switches 1630 and 1640. When the one inserted bit stored in delay 1621 is output, switch 1630 maintains the state connected to switch 1640 and is connected to delay 1625. For this reason, one of four bits of the second parity bit stored in the delay unit 1625 is output through the switches 1630 and 1640. Thereafter, the switch 1630 continues to be connected to the switch 1640, and is again connected to the delay unit 1621. By repeating such an operation four times, the information bits stored in the delay unit 1621 are punctured, and the second parity bits of the four bits stored in the delay unit 1625 are inserted into the punctured positions.
[0111]
Through the above process, eight insertion bits of the 24 information bits stored in the delay unit 1621 are punctured, and the first 4 parity bits and the remaining 4 bits stored in the delay unit 1632 are punctured at the punctured position. The remaining 4 bits of the second parity bits stored in the delay unit 1625 are alternately inserted to output 24 bits. For this reason, the information bit Ik output from the bit inserter 1410 is punctured by the multiplexer 1450, an 8-bit parity bit is inserted at the punctured bit position, and output as a 24-bit information bit.
[0112]
When the above operation is completed, the switch 1640 selects the output of the delay unit 1622 and selects the first parity bit C of 24 bits stored in the delay unit 1622. _k Is output. Thereafter, the switch 1640 switches and connects to the delay unit 1624 again, and the second parity bit D of 24 bits stored in the delay unit 1624 is switched. _k Is output.
[0113]
FIG. 17 is a timing chart of the turbo encoder according to the fourth embodiment having the structure as shown in FIG. Referring to FIG. 17, the bit inserter 1410 inserts a '0' bit into a frame bit position set as 1711 in the T1 period to insert an information bit I as shown in Table 1. _k Occurs. Then, the information bit I with the inserted '0' bit _k Is simultaneously applied to the multiplexer 1450, the first constituent encoder 1420, and the interleaver 1430 in the T2 period. Then, the first constituent encoder 1420 outputs the information bit I with the '0' bit inserted, as indicated by 1712. _k And the first encoded data C of the first parity bit _k And the interleaver 1430 outputs the information bits I with the inserted '0' bits, as in 1713. _k Are interleaved in the set method and output. Thereafter, during the interval T3, the multiplexer 1450 outputs the information bit I output from the bit inserter 1410. _k Is delayed by one frame period, and the first constituent encoder 1420 outputs the first encoded data C _k Is input to the multiplexer 1450, and the second constituent encoder 1440 outputs the interleaved information bits I output from the interleaver 1430. _k And the second encoded data D of the second parity bit _k Occurs. In this case, the second parity bit D _k Is generated, the multiplexer 1450 outputs the information bit I in the section T4. _k , First parity bit C _k , The second parity bit D _k Is multiplexed and output.
[0114]
In FIG. 17, the information bit I _k And parity bit C _k , D _k Are shown in the example, the output of the bit inserter 1410, the output of the first constituent encoder 1420, and the output of the second constituent encoder 1440 are sequentially selected and serialized according to the order in which they are generated. May be output.
[0115]
As described above, in the recursive systematic turbo coding apparatus according to the fourth embodiment of the present invention, each constituent encoder generates a specific bit ('0) at a bit position having a high error rate without generating a tail bit for termination. 'Bit) and transmit.
[0116]
Fifth embodiment
[0117]
The encoding device according to the fifth embodiment of the present invention inserts a bit having specific logic into an information bit position having a high error rate in order to perform a termination function, and converts the information bit having the specific bit inserted therein by a constituent encoder. After the encoding, a tail bit is generated and added to the encoded information bit. That is, the encoding device of the fifth embodiment performs a termination function through bit insertion and tail bit addition.
[0118]
The number of inserted bits is determined by the number of input information bits of the encoder, the number of output code symbols, the constraint length, and the coding rate. That is, assuming that the number of input information bits of the encoder is N, the number of symbols of the output code of the encoder is M, the coding rate is 1 / K, and the constraint length is L, the number of inserted bits is (M−KN−2). (K-1) (L-1)) / (K-1). Therefore, if the number of input information bits of the encoder is 16, the number of output code symbols is 72, the coding rate is 1/3, and the constraint length is 5, the number of inserted bits is 4.
[0119]
In fact, since the performance of the encoder increases as the number of inserted bits increases, the encoder having the above-described scheme has the maximum number of input information bits and output code symbols of a given encoder. By performing bit insertion, performance can be maximized. As in this embodiment, when using 12 insertion bits and transmitting the coded symbol after the coding process is completed, only the coded symbol is transmitted without transmitting the insertion bit of the information bit portion. By doing so, performance improvement through maximum bit insertion can be realized.
[0120]
FIG. 18 is a diagram illustrating a configuration of an encoding device according to the fifth embodiment of the present invention. Referring to FIG. 18, 16 input bits are input to a bit inserter 1810. Here, as shown in FIG. 19, the bit inserter 1810 has the same configuration as the bit inserter 1410 of FIG. 15A except that only four memories are used. Also, under the control of a controller (not shown), the bit inserter 1810 inserts four '0' bits at four information bit positions in a frame having a high error rate, respectively, as shown in FIG. The configuration is as follows.
[0121]
Thus, the information bit I output from the bit inserter 1810 in the fifth embodiment _k Consists of 20 bits, and information bits I output from the bit inserter 1810 _k Are input to a multiplexer 1850, a first constituent encoder 1820, and an interleaver 1830, respectively. Then, the interleaved information bits I output from the interleaver 1830 _k Is applied to the second constituent encoder 1840. Here, the first constituent encoder 1820 is a recursive systematic constituent encoder as shown in FIG. 20, and has a structure in which tail bits are generated and added to the coded bits. As the second constituent encoder 1840, as shown in FIG. 15B, an encoder having a structure that does not generate tail bits for termination is used.
[0122]
Referring to FIG. 20, the operation of the first configuration encoder 1820 of the fifth embodiment is examined. First, when encoding, the switch 2011 connects the input terminal and the exclusive OR device 2031, and switches 2013 remains off and switch 2015 is connected to exclusive-OR 2035. In this state, the 20 information bits I _k Are sequentially input to the delay units 2021 to 2027 through the switch 2011 and the exclusive OR unit 2031 and are encoded by the exclusive OR unit 2035. Information bit I _k Is completely encoded by the delay units 2021 to 2027 and the exclusive OR unit 2035, the switch 2011 connects the exclusive OR units 2033 and 2031 for termination. Therefore, a '0' bit is generated by an exclusive OR operation of the output that is fed back, and this value is input to and accumulated in the delay units 2021 to 2027, and at the same time, is output through the switch 2015. In this case, the value “0” stored in the delay units 2021 to 2027 becomes a tail bit, and this value is output through the switch 2015. Also, the tail bits are generated to correspond to the number of delays located in the constituent encoders 1820, and in FIG. 20 the first constituent encoder 1820 generates four tail bits per frame and each of these tail bits 4 encoded bits are generated.
[0123]
Therefore, the first constituent encoder 1820 outputs the first parity bit C of 20 bits. _k When the last twentieth information has been completely processed in generating, switch 2011 is connected to exclusive-OR 2033, switch 2013 is connected to switch 2011, and switch 2015 is connected to switch 2013. By repeating the operation four times, the 4-bit tail bit T _k Is generated and output. Through this process, the first parity bit C of 24 bits _k And 4-bit tail bit T _k Is generated and input to the multiplexer 1850. The switch 1860 is connected to the interleaver 1830 in a switching manner so that the tail bit T _k Is input to the interleaver 1830, and the switch 1870 is connected to the multiplexer 1850 so that the tail bit T _k Is applied to the multiplexer 1850.
[0124]
Further, interleaver 1830 has 20 information bits I output from bit inserter 1810. _k And a total of 24 bits of the 4-bit tail bits output from the first configuration encoder 1820 and input to the second configuration encoder 1840. The second configuration encoder 1840 receives the first configuration code of FIG. The information bits interleaved in the same manner as the unit 1440 are encoded and the second parity bit D of 24 bits different from the first parity bit is encoded. _k Occurs. The second parity D output from the second constituent encoder 1840 _k Is also applied to the multiplexer 1850.
[0125]
In this case, the interleaved information bits in frame units output from interleaver 1830 are encoded by second constituent encoder 1840. The second constituent encoder 1840 has a structure as shown in FIG. 15B. That is, the second constituent encoder 1840 is a recursive systematic convolutional encoder as shown in FIG. 15B. Also, it can be seen that the second configuration encoder 1840 has a configuration that does not generate tail bits.
[0126]
Then, the multiplexer 1850 punctures the information bit Ik, inserts and outputs the 4 bits of the first parity bit Ck at the puncturing position, and outputs the remaining 24 bits of the first parity bit Ck. _k And the second parity bit D _k Select and output. The four input bits can be the first constituent code or tail bit parity.
[0127]
FIG. 21 is a diagram showing a configuration of the multiplexer 1850. Referring to FIG. 21, the multiplexer 1850 first includes 20 information bits I output from the bit inserter 1810. _k And the delay unit 2122 of the multiplexer 1850 receives the received 20 information bits I. _k To accumulate.
[0128]
Thereafter, the multiplexer 1850 outputs the first parity bit C of 24 bits output from the first constituent encoder 1820. _k Is received in the delay unit 2124, and the four tail bits T output from the first constituent encoder 1820 are received. _k Is received and accumulated in the delay unit 2122. Next, the multiplexer 1850 outputs a 24-bit second parity bit D output from the second constituent encoder 1840. _k Is received and accumulated in the delay unit 2126.
[0129]
Each of the delay units 2122-2126 has a configuration in which memory elements are connected in series, and accumulates each input bit until the above-described delay process is completed.
[0130]
When this delay operation is completed, the switch 2101 is connected to the delay unit 2122 and outputs the bit stored in the delay unit 2122, and the switch 2101 is connected to the delay unit 2124 and outputs the bit stored in the delay unit 2124. . Thereafter, the switch 2101 is connected to the delay unit 2126 and outputs the bit stored in the delay unit 2126.
[0131]
Sixth embodiment
[0132]
The turbo coding apparatus according to the sixth embodiment of the present invention has the same operation process as the fifth embodiment, punctures an insertion bit at a bit insertion position, and places a 4-bit tail from the first constituent encoder at this position. The parity bit is output repeatedly. FIG. 22 is a diagram showing the configuration of the encoding device according to the sixth embodiment of the present invention, and the operation process up to the stage before the multiplexer 2250 is the same as that of the fifth embodiment.
[0133]
Referring to FIG. 23, first, the multiplexer 2250 includes 20 information bits I output from the bit inserter 2210. _k The delay unit 2321 of the multiplexer 2250 receives the received 20 information bits I. _k To accumulate. Thereafter, the multiplexer 2250 receives the 24-bit first parity bit Ck output from the first constituent encoder 2220, stores the first parity bit Ck in the delay unit 2322, and transmits the last 4 bits of the first parity bit to the delay unit 2323 again. Then, the four tail bits Tk output from the first constituent encoder 2220 are received and stored in the delay unit 2321. Next, the multiplexer 2250 outputs the 24-bit second parity bit D output from the second constituent encoder 2240. _k Is received and accumulated in the delay unit 2324.
[0134]
Each of the delay units 2321 to 2324 has a configuration in which memory elements are connected in series, and accumulates each input bit until the above-described delay process is completed.
[0135]
When the delay operation is completed, the switch 2340 is connected to the switch 2330, and the switch 2330 is connected to the delay unit 2321. Therefore, the output of the delay unit 2321 is output through the switches 2330 and 2340. When one insertion bit stored in the delay unit 2321 is output, the switch 2330 maintains the state connected to the switch 2340 and is connected to the delay unit 2323. Therefore, the first parity bit C stored in the delay unit 2323 through the switches 2330 and 2340 _k Of the four bits, one bit is output. That is, the information bits stored in the delay unit 2321 are punctured, and the first parity bits stored in the delay unit 2323 are output. Thereafter, the switch 2330 continues to be connected to the switch 2340, and is again connected to the delay unit 2321. Such an operation is repeated four times to puncture the information bits stored in the delay unit 2321 and to output the first parity bits of the four bits stored in the delay unit 2323 at the puncturing position.
[0136]
Through the above operation, the remaining 4 first parity bits stored in the delay unit 2323 are alternately inserted into the 24 information bits stored in the delay unit 2321 to output 24 bits. Therefore, the 24-bit information bits Ik output from the bit inserter 2210 are punctured, and the multiplexer 2250 inserts 4-bit parity bits at the insertion bit positions and outputs the information bits as 24-bit information bits.
[0137]
Next, the switch 2340 selects the output of the delay unit 2322, and thereby, the first parity bit C of 24 bits stored in the delay unit 2322. _k Is output through the switch 2340. Thereafter, the switch 2340 is switched and connected to the delay unit 2324, and the 24-bit second parity bit D stored in the delay unit 2324 is switched. _k Is output.
[0138]
Seventh embodiment
[0139]
The encoding apparatus according to the seventh embodiment of the present invention has the same operation process as that of the fifth embodiment, where an insertion bit is punctured at a bit insertion position, and the last parity bit from the second constituent encoder is inserted at that position. Are repeatedly transmitted. FIG. 24 is a configuration diagram of an encoding device according to the seventh embodiment of the present invention, and the operation up to the stage before the multiplexer 2450 is the same as that of the fifth embodiment.
[0140]
Referring to FIGS. 24 and 25, first, the multiplexer 2450 includes 20 information bits I output from the bit inserter 2410. _k And the delay device 2521 of the multiplexer 2450 outputs the received 20-bit information bits I. _k To accumulate. After that, the multiplexer 2450 outputs the first parity bit C of 24 bits output from the first constituent encoder 2420. _k Is received and stored in the delay unit 2522, and the four tail bits are received and stored in the delay unit 2521. Next, the multiplexer 2450 outputs the 24-bit second parity bit D output from the second constituent encoder 2440. _k To receive. The multiplexer 2450 having the configuration as shown in FIG. 25 includes information bits I output from the bit inserter 2410, the first configuration encoder 2420, and the second configuration encoder 2440, respectively. _k , Parity bit C _k , D _k Is multiplexed and output.
[0141]
FIG. 25 is a diagram illustrating a configuration of a multiplexer 2450 that outputs bits input according to the seventh embodiment of the present invention. Referring to FIG. 25, the delay unit 2523 of the multiplexer 2450 includes a 24-bit second parity bit D. _k Is received and stored, and the last 4 bits of the second parity bit are stored in the delay unit 2524. In this case, the switch 2501 is controlled by a controller (not shown). Each of the delay units 2521 to 2524 has a configuration in which memory elements are connected in series, and accumulates each input bit until the above-described delay process is completed.
[0142]
When this delay operation ends, switch 2540 is connected to switch 2530, and switch 2530 is connected to delay device 2521. Therefore, the output of the delay unit 2521 is output through the switches 2530 and 2540. When the one inserted bit stored in the delay unit 2521 is output, the switch 2540 is connected to the delay unit 2524 to output one bit out of the four bits of the second parity bit stored in the delay unit 2524. You. That is, information bits are punctured, and the second parity bits accumulated in the delay unit 2524 are inserted into the punctured bit insertion positions. Thereafter, the switch 2530 continues to be connected to the switch 2540, and is again connected to the delay unit 2521. Such an operation is repeated four times to puncture the information bits stored in the delay unit 2521 and insert the 4th second parity bit stored in the delay unit 2524 into the punctured position and output it.
[0143]
Through such an operation, the 24-bit information bits Ik stored in the delay unit 2521 are punctured, and the second parity bits of 4 bits stored in the delay unit 2524 are alternately inserted at the punctured positions to obtain 24 bits. Is output as For this reason, the information bit Ik output from the bit inserter 2410 is punctured at the insertion bit position by the multiplexer 2450, and a 4-bit second parity bit is inserted at the punctured position and output as a 24-bit information bit. You.
[0144]
Next, the switch 2540 selects the output of the delay unit 2522, and the first parity bit C of 24 bits stored in the delay unit 2522. _k Is output through the switch 2540. Thereafter, the switch 2540 is connected to the switch 2530. The switch 2530 is connected to the delay unit 2523 in a switching manner, and the 24-bit second parity bit D stored in the delay unit 2523 is connected. _k Is output.
[0145]
Eighth embodiment
[0146]
In order to perform the termination function, the encoding apparatus according to the eighth embodiment of the present invention inserts a bit having specific logic into an information bit position having a high error rate, and inserts the information bit having the specific bit inserted by the constituent encoder. After encoding, tail bits are generated and added to the encoded information bits. That is, the encoding device of the eighth embodiment performs a termination function through bit insertion and tail bit addition.
[0147]
FIG. 26 shows the configuration of the encoding device according to the eighth embodiment. Referring to FIG. 26, 16 input bits are input to bit inserter 2610. Here, the bit inserter 2610 has the same configuration as the bit inserter 1810 (FIG. 19) of the fifth embodiment. The bit inserter 2610 inserts four '0' bits into four information bit positions in a frame having a high error rate under the control of a controller (not shown). Therefore, in the eighth embodiment, the information bit I output from the bit inserter 2610 is _k Is composed of 20 bits, and the information bit I output from the bit inserter 2610 is _k Are input to a multiplexer 2650, a first constituent encoder 2620, and an interleaver 2630, respectively. Then, the interleaved information bits I output from the interleaver 2630 _k Is applied to the second constituent encoder 2640. Here, the first configuration encoder 2620 and the second configuration encoder 2640 are recursive systematic configuration encoders as shown in FIG. 20, and have a structure in which tail bits are generated and added to the encoded information bits.
[0148]
The first constituent encoder 2620 has a first parity bit C of 24 bits. _k And four tail bits T _k And outputs the output first parity bit C _k Is input to the multiplexer 2650 and the tail bit T _k Is input to the switch 2670. The switch 2670 is connected to the multiplexer 2650, and controls information bits I output from the bit inserter 2610 under the control of a controller (not shown). _k And the tail bit T output from the first constituent encoder 2620 _k And outputs a switching output. The switch 2670 punctures a section where the insertion bit is located in the information bit Ik, inserts the tail bit Tk output from the first constituent encoder 2620, and outputs the tail bit Tk to the multiplexer 2650.
[0149]
Interleaver 2630 includes 20 information bits I output from bit inserter 2610. _k Is input to the second constituent encoder 2640, and the second constituent encoder 2640 outputs the second parity bit D of 24 bits. _k And 4 tail bits T _k Occurs. The switch 2660 outputs the second parity bit D output from the second constituent encoder 2640. _k And 4-bit tail bit T _k Is selected and applied to the multiplexer 2650.
[0150]
FIG. 27 is a diagram showing a configuration of the multiplexer 2650. Referring to FIG. 27, the multiplexer 2650 first includes 20 information bits I output from the bit inserter 2610. _k And the delay device 2721 of the multiplexer 2650 outputs the received 20 information bits I. _k To accumulate.
[0151]
Thereafter, the multiplexer 2650 outputs the first parity bit C of 24 bits output from the first constituent encoder 2620. _k Is received and accumulated in the delay unit 2722, and the 4-bit tail bit T output from the first constituent encoder 2620 is received. _k Is received and accumulated in the delay unit 2721. Next, the multiplexer 2650 outputs the 24-bit second parity bit D output from the second constituent encoder 2640. _k Is received in the delay unit 2723, and the 4-bit tail bit T output from the second constituent encoder 2640 is received. _k Is received and accumulated in the delay unit 2724.
[0152]
Each of the delay units 2721 to 2724 has a configuration in which memory elements are connected in series, and accumulates each input bit until the above-described delay process is completed.
[0153]
When this delay operation is completed, switch 2740 is connected to switch 2730, and switch 2730 is connected to delay device 2721. Therefore, the output of the delay unit 2721 is output through the switches 2730 and 2740. When the one inserted bit stored in the delay unit 2721 is output, the switch 2730 remains connected to the switch 2740 and is connected to the delay unit 2724. As a result, one of the four tail bits stored in the delay unit 2724 through the switches 2730 and 2740 is output. That is, the information bits stored in the delay unit 2721 are punctured, and the tail bits stored in the delay unit 2724 are inserted into the punctured bit insertion positions. Thereafter, the switch 2730 continues to be connected to the switch 2740, and is again connected to the delay unit 2721. By repeating this operation four times, the information bits stored in the delay unit 2721 are punctured with the four tail bits stored in the delay unit 2724 and output.
[0154]
Thereafter, the switch 2740 switches the first parity bit C stored in the delay unit 2722 connected to the output terminal of the delay unit 2722. _k Is output. Next, the switch 2740 switches the second parity bit D stored in the delay unit 2723 connected to the delay unit 2723. _k Is output.
[0155]
As described above, in the recursive systematic encoding apparatus according to the eighth embodiment of the present invention, each constituent encoder generates a specific bit ('0') at a bit position having a high error rate without generating a tail bit for termination. Bit).
[0156]
Ninth embodiment
[0157]
The encoding apparatus according to the ninth embodiment of the present invention inserts 6 bits having specific logic into information bit positions having a high error rate in order to perform a termination function. The information bits are punctured at the bit insertion positions, and the first constituent encoder performs tailing at the puncturing positions and interleaves information bits including tail bits. When encoding the interleaved information bits, the second constituent encoder inserts 6 bits exceeding the size of the frame at the insertion position where the holes are punctured.
[0158]
FIG. 28 shows the configuration of the encoding device according to the ninth embodiment. Referring to FIG. 28, 16 input bits are input to a bit inserter 2810. Here, the bit inserter 2810 has the same configuration as the bit inserter 1410 of FIG. 15A except that six delay units are used. The bit inserter 2810 inserts six '0' bits into six information bit positions in a frame having a high error rate under the control of a controller (not shown).
[0159]
Therefore, in the ninth embodiment, the information bit I output from the bit inserter 2810 is _k Consists of 22 bits, the information bits I output from the bit inserter 2810 _k Are input to the multiplexer 2850, the first constituent encoder 2820, and the interleaver 2830, respectively. Then, the interleaved information bits I output from the interleaver 2830 _k Is applied to the second constituent encoder 2840. Here, the first constituent encoder 2820 is a recursive systematic constituent encoder as shown in FIG. 20, and has a structure in which tail bits are generated and added to encoded bits. As the second constituent encoder 2840, as shown in FIG. 15B, an encoder having a structure that does not generate tail bits for termination is used.
[0160]
A first constituent encoder 2820 having a structure similar to that of FIG. 20 generates four tail bits per frame and generates four coded bits for each tail bit. Therefore, the first constituent encoder 2820 generates a 26-bit first parity bit C _k When the last 22nd information bit is completely processed in the process of generating, the switch 2011 is connected to the exclusive-OR 2033, the switch 2013 is connected to the switch 2011, and the switch 2015 is connected to the switch 2013, By repeating this operation four times, 4-tail bits are generated and output. Through this process, the first constituent encoder 2820 generates a 24-bit first parity bit Ck and a 4-bit tail bit Tk. These first parity bits Ck are input to the multiplexer 2850, and the tail bits Tk are input to the interleaver 2830. At the same time, it is input to the multiplexer 2850 through the switch 2870.
[0161]
Also, interleaver 2830 has 22 information bits I output from bit inserter 2810. _k And a total of 26 bits of the 4 tail bits output from the first constituent encoder 2820 are interleaved and input to the second constituent encoder 2840. The second constituent encoder 2840 encodes the information bits interleaved in the same manner as the first constituent encoder 2820, and encodes the second parity bit D of 26 bits different from the first parity bit. _k Occurs. Then, the second parity D output from the second constituent encoder 2840 _k Is also applied to the multiplexer 2850. That is, the interleaved frame-wise information bits output from interleaver 2830 are encoded by second constituent encoder 2840. The second constituent encoder 2840 is a recursive systematic convolutional encoder having a structure as shown in FIG. 15B. Also, it can be confirmed that the second configuration encoder 2840 has a configuration that does not generate tail bits.
[0162]
FIG. 30 is a diagram showing a configuration of the multiplexer 2850. Referring to FIG. 30, the multiplexer 2850 first includes a 22-bit information bit I output from the bit inserter 2810. _k And the delay unit 3022 of the multiplexer 2850 outputs the received information bits I of 22 bits. _k To accumulate.
[0163]
Thereafter, the multiplexer 2850 outputs the 26-bit first parity bit C output from the first constituent encoder 2820. _k Is received, only the previous 24 bits of the 26 bits are stored in the delay unit 3026, and the last two bits are stored in the delay unit 3028 by connecting the switch 3014 to the delay unit 3028. The multiplexer 2850 has a 4-bit tail bit T _k , And the previous two bits of the four bits are stored in the delay device 3022, and the remaining two bits are stored in the delay device 3024 by connecting the switch 3012 to the delay device 3024. Next, the multiplexer 2850 outputs the 26-bit second parity bit D output from the second constituent encoder 2840. _k Is received, only the previous 24 bits of the 26 bits are stored in the delay unit 3030, and the remaining two bits are stored in the delay unit 3032 by connecting the switch 3016 to the delay unit 3032.
[0164]
Each of the delay units 3022 to 3032 has a configuration in which memory elements are connected in series, and accumulates input bits until the above-described delay process is completed.
[0165]
When the delay operation is completed, the switch 3042 is connected to the switch 3044, and the switch 3042 is connected to the delay device 3022. Therefore, the output of the delay unit 3022 is output through the switches 3042 and 3044. When one insertion bit stored in the delay unit 3022 is output, the switch 3042 maintains the state connected to the switch 3044 and is connected to the delay unit 3024. As a result, one of the remaining two bits of the tail bits stored in the delay unit 3024 through the switches 3042 and 3044 is output. That is, the information bits stored in the delay unit 3022 are punctured, and the tail bits stored in the delay unit 3024 are inserted into the punctured positions. After that, the switch 3042 continues to be connected to the switch 3044 and is connected to the delay device 3022 again. This operation is repeated twice to puncture the information bits stored in the delay unit 3022, and insert and output the two tail bits stored in the delay unit 3024.
[0166]
Next, the switch 3042 maintains the state connected to the switch 3044, and is connected to the delay device 3022. Therefore, the output of the delay unit 3022 is output through the switches 3042 and 3044. When one insertion bit stored in the delay unit 3022 is output, the switch 3042 maintains the connection state with the switch 3044 and is connected to the delay unit 3028. Therefore, one of the two first parity bits stored in the delay unit 3028 is output through the switches 3042 and 3044. After that, the switch 3042 maintains the state connected to the switch 3044, and is connected to the delay unit 3022 again. Such an operation is repeated twice to puncture the information bits stored in the delay unit 3022 and insert and output the two first parity bits stored in the delay unit 3028.
[0167]
Next, the switch 3042 maintains the state connected to the switch 3044, and is connected to the delay device 3022. Therefore, the output of the delay unit 3022 is output through the switches 3042 and 3044. When one insertion bit stored in the delay unit 3022 is output, the switch 3042 maintains the state connected to the switch 3044 and is connected to the delay unit 3032. Therefore, one of the two bits of the second parity bit stored in the delay unit 3032 is output through the switches 3042 and 3044. Thereafter, the switch 3042 continues to be connected to the switch 3044, and is again connected to the delay device 3022. By repeating such an operation twice, the information bits stored in the delay unit 3022 are punctured, and the two second parity bits stored in the delay unit 3032 are inserted and output.
[0168]
In the above description, the inserted bits are assumed to be '0' bits, but coded bits or information bits promised to the receiving side may be used.
[0169]
On the other hand, in the detailed description of the present invention, specific embodiments have been described. However, it is obvious to those having ordinary knowledge in the art that various modifications can be made within the scope of the present invention. is there. Therefore, the scope of the present invention should not be limited by the embodiments, but should be defined by the appended claims and equivalents thereof.
[Brief description of the drawings]
FIG.
FIG. 1 is a block diagram of a channel encoding device in a conventional communication system.
FIG. 2
FIG. 2 is a configuration diagram of the configuration encoder 110 or 130 of FIG.
FIG. 3
FIG. 3 is a block diagram of the channel encoding device according to the first embodiment of the present invention.
FIG. 4
FIG. 4 is a configuration diagram of the bit inserter 310 of FIG.
FIG. 5
FIG. 5 is a configuration diagram of the configuration encoder 320 or 340 in FIG.
FIG. 6
FIG. 6 is a timing chart for explaining a bit processing process over time in the first embodiment.
FIG. 7
FIG. 7 is a block diagram of a channel encoding device according to a second embodiment of the present invention.
FIG. 8
FIG. 8 is a configuration diagram of the multiplexer 750 of FIG.
FIG. 9
FIG. 9 is a diagram for explaining a bit processing process over time in the second embodiment.
FIG. 10
FIG. 10 is a block diagram of a channel encoding device according to a third embodiment of the present invention.
FIG. 11
FIG. 11 is a configuration diagram of the configuration encoder 1020 or 1040 in FIG.
FIG.
FIG. 12 is a configuration diagram of the multiplexer 1050 in FIG.
FIG. 13
FIG. 13 is a timing chart for explaining a bit processing process over time in the third embodiment.
FIG. 14
FIG. 14 is a block diagram of a channel encoding device according to a fourth embodiment of the present invention.
FIG. 15A
FIG. 15A is a configuration diagram of the bit inserter 1410 of FIG.
FIG. 15B
FIG. 15B is a configuration diagram of the configuration encoder 1420 or 1440 of FIG.
FIG.
FIG. 16 is a configuration diagram of the multiplexer 1450 of FIG.
FIG.
FIG. 17 is a timing chart for explaining a bit processing process over time according to the fourth embodiment of the present invention.
FIG.
FIG. 18 is a block diagram of a channel coding apparatus according to a fifth embodiment of the present invention.
FIG.
FIG. 19 is a configuration diagram of the bit inserter 1810 of FIG.
FIG.
FIG. 20 is a configuration diagram of the configuration encoder 1820 or 1840 in FIG.
FIG. 21
FIG. 21 is a configuration diagram of the multiplexer 1850 in FIG.
FIG.
FIG. 22 is a block diagram of a channel coding apparatus according to a sixth embodiment of the present invention.
FIG. 23
FIG. 23 is a configuration diagram of the multiplexer 2250 of FIG.
FIG. 24
FIG. 24 is a block diagram of a channel encoding device according to a seventh embodiment of the present invention.
FIG. 25
FIG. 25 is a configuration diagram of the multiplexer 2450 of FIG.
FIG. 26
FIG. 26 is a block diagram of a channel coding apparatus according to an eighth embodiment of the present invention.
FIG. 27
FIG. 27 is a configuration diagram of the multiplexer 2650 of FIG.
FIG. 28
FIG. 28 is a block diagram of a channel encoding device according to a ninth embodiment of the present invention.
FIG. 29
FIG. 29 is a configuration diagram of the bit inserter 2810 of FIG.
FIG. 30
FIG. 30 is a configuration diagram of the multiplexer 2850 in FIG.

Claims (16)

An inserter that outputs an information bit sequence by inserting at least one predetermined specific bit into an input bit sequence at a predetermined position,
The information bit string output from the inserter is encoded to output a first parity bit string, a first tail bit for termination of an encoder is generated, and the first tail bit is encoded according to the input of the first tail bit. A first constituent encoder for generating one tail parity bit and outputting the first tail bit and the first tail parity bit;
An interleaver for interleaving the information bit string output from the inserter,
The output of the interleaver is coded to output a second parity bit sequence, a second tail bit for termination of an encoder is generated, and the second tail parity bit coded according to the input of the second tail bit is generated. A second constituent encoder for generating and outputting the second tail bit and the second tail parity bit. The channel coding apparatus according to claim 1, wherein the first and second constituent encoders are each a recursive systematic constituent encoder. 2. The channel coding apparatus according to claim 1, wherein the inserter inserts a predetermined specific bit at the end of the information bit string input to the first constituent encoder. 2. The channel coding apparatus according to claim 1, wherein the specific bits are predetermined bits and are inserted into the input bit sequence at equal intervals. An inserter that outputs an information bit sequence by inserting at least one predetermined specific bit into an input bit sequence at a predetermined position,
The information bit string output from the inserter is encoded to output a first parity bit string, a first tail bit for termination of an encoder is generated, and the first tail bit is encoded according to the input of the first tail bit. A first constituent encoder for generating one tail parity bit and outputting the first tail bit and the first tail parity bit;
An interleaver for interleaving the information bit string output from the inserter,
The output of the interleaver is coded to output a second parity bit sequence, a second tail bit for termination of an encoder is generated, and a second tail parity bit coded according to the input of the second tail bit is generated. A second constituent encoder that generates and outputs the second tail bit and the second tail parity bit;
A channel coding apparatus, comprising: a selector that selects the output of the inserter, the first constituent encoder and the second constituent encoder, and outputs the selected output as a channel coding symbol sequence. 6. The channel coding apparatus according to claim 5, wherein each of the first and second constituent encoders is a recursive systematic constituent encoder. 6. The channel coding apparatus according to claim 5, wherein the inserter inserts a predetermined specific bit at the end of the information bit string input to the first constituent encoder. The channel coding apparatus according to claim 7, wherein the predetermined specific bit is a '0' bit. Outputting an information bit sequence by inserting at least one predetermined specific bit into the input bit sequence at a predetermined position,
The information bit string output from the inserter is encoded to output a first parity bit string, a first tail bit for termination of an encoder is generated, and the first tail bit is encoded according to the input of the first tail bit. Generating one tail parity bit and outputting the first tail bit and the first tail parity bit;
Interleaving the information bit sequence in which the specific bit is inserted at the predetermined position,
The information bit string output from the interleaver is encoded to output a second parity bit string, a second tail bit for encoder termination is generated, and a second tail bit encoded according to the input of the second tail bit is generated. Generating a tail parity bit and outputting the second tail bit and the second tail parity bit. 10. The step of outputting the first parity bit sequence, the first tail bit, the first tail parity bit, the second parity bit sequence, the second tail bit, and the second tail parity bit is performed by a recursive tissue coder. Channel encoding method. 10. The channel coding method according to claim 9, wherein the specific bit is a predetermined bit, and is inserted at the end of the input bit sequence. 10. The channel coding method according to claim 9, wherein the specific bits are predetermined bits and are inserted into the input bit sequence at equal intervals. Outputting an information bit sequence by inserting at least one predetermined specific bit into the input bit sequence at a predetermined position,
The information bit string output from the inserter is encoded to output a first parity bit string, a first tail bit for termination of an encoder is generated, and the first tail bit is encoded according to the input of the first tail bit. Generating one tail parity bit and outputting the first tail bit and the first tail parity bit;
Interleaving the information bit sequence in which the specific bit is inserted at the predetermined position,
The information bit string output from the interleaver is encoded to output a second parity bit string, a second tail bit for termination of an encoder is generated, and the second tail bit is encoded according to the input of the second tail bit. Generating a tail parity bit and outputting the second tail bit and the second tail parity bit;
Multiplexing the information bit sequence, the first parity bit sequence, the first tail bit, the first tail parity bit, the second parity bit sequence, the second tail bit sequence, and the second tail parity bit into which a predetermined specific bit is inserted, and A multiplexing step of outputting as a coded symbol sequence. 14. The step of outputting the first parity bit sequence, the first tail bit, the first tail parity bit, the second parity bit sequence, the second tail bit, and the second tail parity bit is performed by a recursive tissue configuration encoder. Channel encoding method. 14. The channel encoding method according to claim 13, wherein the specific bit is a predetermined bit, and is inserted at a rear end of the input bit sequence. 16. The channel encoding method according to claim 15, wherein the predetermined specific bit is a '0' bit.

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