JP3506938B2 - 安定化電源回路およびマイクロプロセッサシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リセット信号を出
力する機能を有し、例えば、マイクロプロセッサを含む
回路など、リセット信号が入力される回路へ安定した出
力を供給するために好適に使用される安定化電源回路お
よびマイクロプロセッサシステムに関するものである。

【０００２】

【従来の技術】現在、種々の電子機器や電気機器では、
高機能化の要求に応えるために、マイクロプロセッサが
広く使用されている。これらマイクロプロセッサでは、
正常動作可能な電源電圧の範囲が決められており、電源
電圧が当該範囲から外れると、誤動作してしまう。した
がって、マイクロプロセッサへ電力を供給する際、所定
の範囲内に電源電圧を安定化させるために、安定化電源
回路が用いられている。

【０００３】また、上記安定化電源回路の中には、例え
ば、図１９に示す安定化電源回路１１１のように、安定
した出力電圧Ｖ_OUT を発生する安定化回路部１２１と、
出力電圧Ｖ_OUTを監視するリセット信号生成部１２２と
を備え、図２０に示すように、出力電圧Ｖ_OUT が所定の
しきい値を下回った場合にリセット信号ＲＳＴを出力し
て、マイクロプロセッサを含む回路ブロック１０４へ異
常を通知できるものも存在する。

【０００４】これらの安定化電源回路１１１では、例え
ば、図２１に示すように、出力電圧Ｖ_OUT を抵抗Ｒ１１
１・Ｒ１１２で分圧して、電圧Ｖ_RTを生成し、比較器Ｃ
ＭＰ１１１は、当該電圧Ｖ_RTが所定の基準電圧Ｖ_REF111
を下回った場合に、トランジスタＮ１１１を導通させ
て、出力端子Ｒｏｕｔから、「Ｌ」レベルのリセット信
号ＲＳＴを出力している。

【０００５】一方、上記回路ブロック１０４は、リセッ
ト信号ＲＳＴが入力されている期間、予め定められた初
期状態に自らの状態を設定し、誤動作を防止する。これ
により、マイクロプロセッサシステム全体の起動時、あ
るいは、入力電圧Ｖ_INの低下時や瞬断時など、安定化電
源回路１１１が出力電圧Ｖ_OUT を適切な範囲に維持でき
ない期間が存在する場合であっても、マイクロプロセッ
サシステムは、適切な出力電圧Ｖ_OUT が印加されている
間、何ら支障なく動作できる。

【０００６】ここで、近年では、マイクロプロセッサの
高速化が進められており、特に、高速動作が求められる
回路では、電源電圧が３．３Ｖなどまで引下げられてい
る。一方、余り高速動作が求められない回路や、高い駆
動能力が求められる回路、あるいは、従来回路とのイン
ターフェース回路などとしては、例えば、電源電圧が５
Ｖの回路が使用される。

【０００７】このように、複数の電源電圧で動作する回
路ブロック１０２・１０３が混在する場合、例えば、図
２２に示すように、安定化電源回路１０１のリセット信
号生成部１２２は、入力電圧Ｖ_INを監視して、例えば、
５Ｖの電源電圧が４．２Ｖ以下に低下した場合などに、
リセット信号ＲＳＴを出力する。なお、この場合は、図
２３に示すように、リセット信号生成部１２２は、安定
化回路部１２１の前段に設けられる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記構
成の安定化電源回路では、リセット信号のトリガが複数
種類存在する場合、正しくリセット信号を生成できなく
なり、システム全体が誤動作する虞れがあるという問題
を生ずる。

【０００９】具体的には、例えば、図２４（図２５）に
示すように、システム全体で見ると、リセット信号ＲＳ
Ｔのトリガは、安定化電源回路１１１（１０１）が生成
するリセット信号ＲＳＴだけではなく、例えば、誤動作
発生時のマニュアル・リセットや、例えば、他機器の接
続を示す信号など、他のロジック回路から入力されるリ
セット信号、あるいは、他系統（例えば、１２Ｖ系）の
電源電圧など、複数種類のトリガが使用されることが多
い。

【００１０】さらに、複数系統の回路ブロック１０２・
１０３が設けられている場合、消費電力を低減するため
に、５Ｖ系回路ブロック１０２が動作していても、３．
３Ｖ系回路ブロック１０３への電力供給が停止されるこ
とがある。この場合には、誤動作を防止するために、
３．３Ｖ系の回路ブロック１０３の停止と同時に、５Ｖ
系回路ブロック１０２をリセットしたり、５Ｖ系回路ブ
ロック１０２をリセットしてから、３．３Ｖ系回路ブロ
ック１０３を停止する必要がある。

【００１１】ここで、各回路ブロック１０４（１０２・
１０３）では、端子数が制限されており、リセット入力
用に余り多くの端子を設けることができない。ところ
が、それぞれのトリガを集約する回路１３０を設けた場
合、例えば、集約用回路１３０への電力供給の不具合な
どによって、集約用回路１３０が誤動作する虞れがあ
る。この場合は、各回路ブロック１０４（１０２・１０
３）へ正しいリセット信号ＲＳＴを入力できず、システ
ム全体が誤動作してしまう。

【００１２】なお、システムの消費電力を低減するため
に、各回路ブロック１０４（１０２・１０３）の動作が
不要な場合は、個別に動作が停止されるので、上記集約
用回路１３０の電力供給系統を、いずれの系統に設定し
ても、集約用回路１３０が誤動作する虞れがある。

【００１３】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、より信頼性の高いリセット信
号発生機能付き安定化電源回路およびマイクロプロセッ
サシステムを提供することにある。

【００１４】

【課題を解決するための手段】請求項１の発明に係る安
定化電源回路は、上記課題を解決するために、ある電源
電圧系統の回路ブロックへ供給する電圧を安定化させる
安定化電源回路であって、入力電圧または出力電圧を監
視して、当該電圧が低下した場合に、上記回路ブロック
へリセット信号を出力して、当該回路ブロックを初期状
態に設定させるリセット信号生成手段を備えた安定化電
源回路において、外部からの入力を受け付ける入力手段
を備え、上記リセット信号生成手段は、上記入力手段の
受け付けた外部入力がリセットを示す場合、上記回路ブ
ロックへのリセット信号を生成し、上記入力手段は、外
部からの入力として、負荷への電力供給の要否を示す指
示信号を受け取り、当該指示信号に基づいて、負荷へ電
力を供給するか否かを制御する出力制御手段が設けられ
ていると共に、上記リセット信号生成手段は、上記指示
信号に同期して、リセット信号を出力し、上記出力制御
手段が電力供給の要否を判定する際における上記指示信
号のしきい値と、上記リセット信号生成手段がリセット
信号を出力するか否かを判定する際における上記指示信
号のしきい値とは、互いに異なる値に設定されているこ
とを特徴としている。

【００１５】上記構成によれば、リセット信号生成手段
は、上記電圧が低下した場合だけではなく、リセットを
示す入力を外部から受け取った場合にも、リセット信号
を生成する。したがって、当該安定化電源回路を使用す
るシステムのリセット信号が、例えば、使用者によるマ
ニュアル・リセット入力や、他のロジック回路からの信
号入力、あるいは、他の系統の電源電圧低下など、自ら
の電圧異常以外のトリガを有する場合であっても、入力
手段がこれらのトリガを識別できるので、安定化電源回
路は、各トリガを集約してリセット信号を生成できる。

【００１６】また、リセット信号生成手段が上記電圧の
異常のみを監視して、異常を示す信号を出力し、他の集
約回路にて、当該リセット信号と他のトリガとを集約し
て、リセット信号を生成する場合とは異なり、例えば、
集約に先立って集約回路へ供給するなど、複雑な制御を
行うことなく、正しいリセット信号を生成できる。

【００１７】これらの結果、集約回路を設ける場合に比
べて、システム全体の部材数および端子数が少なく、か
つ、より信頼性の高いシステムを実現可能な安定化電源
回路を提供できる。

【００１８】さらに、上記構成によれば、安定化電源回
路は、自らの電圧異常だけではなく、電力供給の要否を
示す指示信号も集約して、リセット信号を生成できる。
この結果、電力供給を切り換える場合にリセット信号を
出力する必要がある場合であっても、部品数および端子
数が少なく、かつ、より信頼性の高いシステムを実現可
能な安定化電源回路を提供できる。

【００１９】また、出力制御手段のしきい値とリセット
信号生成手段のしきい値とが互いに異なっているので、
一方の判定より早い時点で、他方が判定される。この結
果、同じ指示信号に基づいて、電力供給の要否と、リセ
ット信号出力の要否とが判定されるにも拘わらず、電力
供給の切り換えのタイミングと、リセット信号の出力タ
イミングとを個別に設定できる。

【００２０】また、請求項２の発明に係る安定化電源回
路は、入力電圧または出力電圧を監視して、当該電圧が
低下した場合に、リセット信号を出力するリセット信号
生成手段を備えた安定化電源回路において、外部からの
入力を受け付ける入力手段を備え、上記リセット信号生
成手段は、上記入力手段の受け付けた外部入力がリセッ
トを示す場合、リセット信号を生成し、上記入力手段
は、外部からの入力として、負荷への電力供給の要否を
示す指示信号を受け取り、当該指示信号に基づいて、負
荷へ電力を供給するか否かを制御する出力制御手段が設
けられていると共に、上記出力制御手段が電力供給の要
否を判定する際における上記指示信号のしきい値と、上
記リセット信号生成手段がリセット信号を出力するか否
かを判定する際における上記指示信号のしきい値とは、
互いに異なる値に設定されており、上記リセット信号生
成手段は、上記指示信号に同期して、リセット信号を出
力することを特徴としている。

【００２１】当該構成によれば、出力制御手段のしきい
値とリセット信号生成手段のしきい値とが互いに異なっ
ているので、一方の判定より早い時点で、他方が判定さ
れる。この結果、同じ指示信号に基づいて、電力供給の
要否と、リセット信号出力の要否とが判定されるにも拘
わらず、電力供給の切り換えのタイミングと、リセット
信号の出力タイミングとを個別に設定できる。

【００２２】さらに、請求項３の発明に係るマイクロプ
ロセッサシステムは、互いに異なる電源電圧系統の回路
ブロックを有するマイクロプロセッサシステムにおい
て、上記電源電圧系統のうちの、ある電源電圧系統の回
路ブロックへ供給する電圧を安定化する安定化電源回路
は、請求項１または２記載の安定化電源であり、当該マ
イクロプロセッサを含む回路ブロックには、当該安定化
電源回路から上記リセット信号が出力されることを特徴
としている。

【００２３】上記構成によれば、リセット信号生成手段
は、上記電圧が低下した場合だけではなく、リセットを
示す入力を外部から受け取った場合にも、リセット信号
を生成する。したがって、当該安定化電源回路を使用す
るシステムのリセット信号が、例えば、使用者によるマ
ニュアル・リセット入力や、他のロジック回路からの信
号入力、あるいは、他の系統の電源電圧低下など、自ら
の電圧異常以外のトリガを有する場合であっても、入力
手段がこれらのトリガを識別できるので、安定化電源回
路は、各トリガを集約してリセット信号を生成できる。

【００２４】また、リセット信号生成手段が上記電圧の
異常のみを監視して、異常を示す信号を出力し、他の集
約回路にて、当該リセット信号と他のトリガとを集約し
て、リセット信号を生成する場合とは異なり、例えば、
集約に先立って集約回路へ供給するなど、複雑な制御を
行うことなく、正しいリセット信号を生成できる。

【００２５】これらの結果、集約回路を設ける場合に比
べて、システム全体の部材数および端子数が少なく、か
つ、より信頼性の高いマイクロプロセッサシステムを提
供できる。

【００２６】

【発明の実施の形態】〔第１の実施形態〕 本発明の一実施形態について図１ないし図３に基づいて
説明すると以下の通りである。すなわち、図１に示すよ
うに、本実施形態に係る安定化電源回路１は、例えば、
互いに異なる電源電圧系統の回路ブロック２・３を有す
るマイクロプロセッサシステムなどにおいて、ある電源
電圧系統（この例では、３．３Ｖ系）の回路ブロック３
へ供給する電圧Ｖ_OUT を安定化するために使用されてお
り、出力電圧Ｖ_OUTが安定するように、入力端子ＩＮか
ら与えられた電力を制御する安定化回路部２１と、リセ
ット信号ＲＳＴを発生するリセット信号生成部（リセッ
ト信号生成手段）２２とを備えている。上記安定化電源
回路１は、レギュレータＩＣとして提供されており、安
定化回路部２１内の各回路素子を別体の素子で実現する
場合に比べて、高精度に出力電圧Ｖ_OUTを制御できるに
も拘わらず、製造コストが低く抑えられている。

【００２７】上記安定化回路部２１は、例えば、スイッ
チング型やリニア型などのレギュレータであって、例え
ば、３．３Ｖ系回路ブロック３の消費電力が増大した
り、外部電源Ｅから供給される入力電圧Ｖ_INが低下する
などして、出力電圧Ｖ_OUT が低下しようとすると、遮断
期間に対する導通期間の割合を大きくしたり、安定化回
路部２１が出力する電流量を増大させるなどして、出力
電圧Ｖ_OUTの低下を抑制する。同様に、出力電圧Ｖ_OUT
が増大しようとすると、導通期間の割合を小さくした
り、出力電流の量を低下させるなどして、出力電圧Ｖ
_OUTの増大を抑制する。これにより、安定化回路部２１
は、３．３Ｖ系回路ブロック３へ供給する電圧Ｖ_OUT を
安定させることができる。

【００２８】一方、リセット信号生成部２２は、入力電
圧Ｖ_INを監視して、入力電圧Ｖ_INが所定のしきい値を下
回っている間、出力端子Ｒｏｕｔを介して、リセット信
号ＲＳＴを出力する。これにより、図３に示すｔ１以前
の期間のように、例えば、マイクロプロセッサシステム
の起動時など、入力電圧Ｖ_INが立ち上がり、各回路ブロ
ック２・３が正常に動作できるまでの間、各回路ブロッ
ク２・３には、リセット信号ＲＳＴが出力され、各回路
ブロック２・３は、初期状態に設定される。この結果、
各回路ブロック２・３は、それぞれへ供給される電圧Ｖ
_IN・Ｖ_OUT が安定化した後で、動作を開始できる。

【００２９】同様に、ｔ２からｔ３までの期間のよう
に、瞬断などによって、各回路ブロック２・３が正常に
動作できなくなるレベルまで、入力電圧Ｖ_INが低下した
場合も、リセット信号生成部２２は、各回路ブロック２
・３へリセット信号ＲＳＴを出力する。これにより、そ
れぞれへ供給される電圧Ｖ_IN・Ｖ_OUT の低下に起因する
各回路ブロック２・３の誤動作が防止される。

【００３０】さらに、本実施形態に係る安定化電源回路
１には、外部入力端子（入力手段）Ｒｉｎが設けられて
おり、リセット信号生成部２２は、例えば、マニュアル
リセットや、他のリセット信号源となる回路からのリセ
ット信号、あるいは、他系統の電源電圧など、当該外部
入力端子Ｒｉｎから入力される外部入力Ｓに基づいて、
リセット信号ＲＳＴを出力できる。これにより、ｔ４か
らｔ５までの期間のように、入力電圧Ｖ_INが所定のしき
い値を上回っている期間であっても、リセット信号生成
部２２は、外部入力Ｓがリセットを指示すると、リセッ
ト信号ＲＳＴを出力する。

【００３１】ここで、近年のマイクロプロセッサシステ
ムでは、消費電力を削減するために、個々の回路ブロッ
クを個別にＯＮ／ＯＦＦ制御したり、より確実に誤動作
を防止するために、電源電圧や周囲温度など、監視項目
の数を増加させたりしていることが多い。したがって、
リセット信号ＲＳＴのトリガとなる信号は、増加する傾
向にある。一方、マイクロプロセッサなどの各回路ブロ
ック２・３では、チップに必要な端子数に合わせてチッ
プの寸法が決定されることがあるほど、回路寸法の小型
化が進んでおり、端子数を増加させることが難しい。こ
の結果、多くの場合、各回路ブロック２・３に設けられ
たリセット端子Ｒの数よりも、トリガ信号の数の方が多
くなる。したがって、リセット信号ＲＳＴの供給先とな
る各回路ブロック２・３とは別体に、複数のトリガ信号
を集約する回路を設ける方が望ましい。

【００３２】また、集約用の回路は、電圧Ｖ_IN・Ｖ_OUT
が低く、供給先の回路ブロック２・３の動作が不安定な
期間中、リセット信号ＲＳＴを出力し続ける必要があ
る。したがって、電力供給系統が同一の場合、集約用の
回路は、供給先の回路ブロック２・３よりも広い電源電
圧範囲で動作する必要がある。この点からも、集約用の
回路は、供給先の回路ブロック２・３と電力供給系統を
別にする方がよい。なお、上述したように、各回路ブロ
ック２・３は、それぞれの動作が不要な場合に、個別に
電力供給が停止される虞れがあるため、集約用の回路の
電力供給系統は、供給先とは異なる回路ブロック２・３
とも別に設ける方がよい。

【００３３】一方、図２５に示す安定化電源回路１０１
のように、当該集約用回路１３０を独立したチップとし
て実現した場合、マイクロプロセッサシステム全体のチ
ップ数が増加してしまう。また、集約用回路１３０が独
立している場合、マイクロプロセッサシステム全体にお
いて、信号入出力用の端子数が増大するだけではなく、
上述したように、各回路ブロック１０２・１０３とは別
の系統で、集約用回路１３０へ電力を供給するために、
安定化電源回路１０１と、集約用回路１３０との双方に
電力供給用の端子を設ける必要があり、マイクロプロセ
ッサシステム全体の端子数も増大する。さらに、リセッ
ト信号ＲＳＴを駆動するために、安定化電源回路１０１
および集約用回路１３０の双方の出力段に、消費電力が
比較的大きく、回路寸法も大きくなりがちな駆動用回路
を設ける必要がある。これらの結果、マイクロプロセッ
サシステム全体の製造コストを増加させる虞れがある。

【００３４】これに対して、本実施形態では、安定化電
源回路１に外部入力端子Ｒｉｎが設けられ、リセット信
号生成部２２が外部入力Ｓに基づいて、リセット信号Ｒ
ＳＴを生成している。このように、安定化電源回路１が
リセット信号発生機能付きレギュレータＩＣとして、１
デバイス化されているので、集約用の回路を独立して設
ける場合に比べて、マイクロプロセッサシステム全体の
素子数および端子数を削減できる。また、安定化電源回
路１が３．３Ｖ系回路ブロック３へ電力を供給可能であ
れば、すなわち、入力電圧Ｖ_INが印加されていれば、リ
セット信号生成部２２への電力供給タイミングを特に制
御しなくても、リセット信号生成部２２は、必ず、正常
に動作できる。なお、リセット信号ＲＳＴの供給先と電
力の供給先とが同一なので、電力を供給できない場合
に、リセット信号ＲＳＴを出力できなくても何ら支障は
ない。さらに、集約用の回路の出力段とリセット信号生
成部２２の出力段とを共用できるので、それぞれを別に
設ける場合に比べて回路構成を簡略化できる。これらの
結果、マイクロプロセッサシステム全体の製造コストを
大幅に削減できる。

【００３５】端子数について比較すると、例えば、リセ
ット信号ＲＳＴのトリガの数が、安定化電源回路１にて
判定されるトリガも含めて２つの場合、図２５の構成で
は、信号を入出力するために、安定化電源回路１０１か
らのトリガ出力端子と、集約用回路１３０でのトリガ入
力端子（２つ）と、リセット信号ＲＳＴの出力端子とが
設けられ、集約用回路１３０へ電力を供給するために、
安定化電源回路１０１と集約用回路１３０との双方に端
子が設けられるので、合計６端子が必要になる。一方、
本実施形態では、外部入力端子Ｒｉｎと、リセット信号
ＲＳＴの出力端子Ｒｏｕｔとの計２端子を設けらればよ
く、端子数を４つ削減できる。

【００３６】なお、各回路ブロック２・３に比べて、安
定化電源回路１は、電力制御素子や駆動用トランジスタ
など、消費電力が比較的多い素子を備えており、レギュ
レータＩＣ、または、レギュレータ制御用ＩＣとして集
積する場合であっても、チップの集積度は、比較的低く
抑えられている。したがって、回路ブロック２・３に比
べて、端子数の制限は緩やかであり、何ら支障なく、外
部入力端子Ｒｉｎを配設できる。

【００３７】ところで、上記では、リセット信号生成部
２２が入力電圧Ｖ_INを監視する場合を例にして説明した
が、例えば、図２に示す変形例のように、リセット信号
生成部２２が出力電圧Ｖ_OUT を監視する場合でも同様の
効果が得られる。

【００３８】当該変形例に係る安定化電源回路１１は、
例えば、５Ｖ単一や３Ｖ単一など、回路ブロック４の電
源電圧系統が単一のマイクロプロセッサシステムで、回
路ブロック４への供給電圧Ｖ_OUT を安定化するために好
適に使用され、リセット信号生成部２２が出力電圧Ｖ
_OUTを監視して、出力電圧Ｖ_OUT が所定のしきい値を下
回った場合と、外部入力Ｓが入力された場合との双方
に、リセット信号ＲＳＴを出力する。なお、安定化電源
回路１１は、リセット信号生成部２２が電圧を監視する
場所が異なる以外は、安定化電源回路１と同一の構成を
有しているので、同じ機能を有する部材には、同じ参照
符号を付して、説明を省略する。

【００３９】本変形例に係る安定化電源回路１１におい
ても、安定化電源回路１と同様に、外部入力端子Ｒｉｎ
が設けられ、図３のｔ４からｔ５の期間に示すように、
出力電圧Ｖ_OUT がしきい値を越えている場合であって
も、リセット信号生成部２２は、外部入力Ｓが入力され
ると、リセット信号ＲＳＴを出力する。この結果、集約
用の回路を独立して設ける場合に比べて、マイクロプロ
セッサシステム全体の素子数および端子数を削減でき、
マイクロプロセッサシステムの製造コストを大幅に低減
できる。

【００４０】〔第２の実施形態〕 本実施形態では、上記外部入力Ｓがマニュアル・リセッ
ト入力の場合における安定化電源回路の具体的な回路構
成について、図４ないし図６を参照しながら、詳細に説
明する。なお、本実施形態では、例えば、使用者などに
よるスイッチ操作が外部入力Ｓとなる。したがって、ト
リガを発生する手段、および、外部入力を受け取る端子
として、後述するスイッチＳＷ１１が設けられている。

【００４１】すなわち、本実施形態に係る安定化電源回
路１ａは、図４に示すように、入力電圧Ｖ_INを監視する
場合の構成例であって、安定化回路部２１の電力制御素
子として、入出力端子ＩＮ・ＯＵＴ間に、ＰＮＰ型の出
力トランジスタＰ１が設けられている。また、出力電圧
Ｖ_OUT は、抵抗Ｒ１およびＲ２によって分圧され、誤差
増幅器ＡＭＰ１は、両抵抗Ｒ１・Ｒ２の接続点の電圧
（帰還電圧Ｖ_ADJ）と、定電圧源Ｅ１が出力する所定の
基準電圧Ｖ_REF1との差が小さくなるように、出力トラン
ジスタＰ１のベース電流を駆動するための駆動用トラン
ジスタＮ２を制御する。

【００４２】これにより、出力電圧Ｖ_OUT が所定の値よ
りも大きく、すなわち、帰還電圧Ｖ_ADJが基準電圧Ｖ
_REF1よりも大きくなろうとすると、出力トランジスタＰ
１のベース電流が制限される。これにより、出力トラン
ジスタＰ１が出力端子ＯＵＴへ出力する電流量が減少し
て、出力電圧Ｖ_OUTの増大が抑制される。これとは逆
に、出力電圧Ｖ_OUT が所定の値よりも小さくなろうとす
ると、出力トランジスタＰ１の出力電流が増大して、出
力電圧Ｖ_OUTの低下が打ち消される。

【００４３】この結果、安定化回路部２１は、図１に示
す３．３Ｖ系回路ブロック３などの負荷Ｌの消費電力が
変動した場合であっても、常に安定した出力電圧Ｖ_OUT
を負荷Ｌへ供給できる。

【００４４】一方、上記安定化電源回路１ａには、リセ
ット信号生成部２２として、出力端子Ｒｏｕｔと接地レ
ベルとの間に設けられたＮＰＮ型のトランジスタＮ１１
と、入力電圧Ｖ_INを分圧する抵抗Ｒ１１・Ｒ１２と、両
抵抗Ｒ１１・Ｒ１２により分圧された電圧Ｖ_RTと、所定
の基準電圧Ｖ_REF11 を出力する定電圧源Ｅ１１と、両電
圧Ｖ_RTが電圧Ｖ_REF11 を下回った場合に、上記トランジ
スタＮ１１を導通させて、「Ｌ」アクティブのリセット
信号ＲＳＴを出力させる比較器ＣＭＰ１１とが設けられ
ている。さらに、上記リセット信号生成部２２は、外部
入力Ｓを受け取るために、上記両抵抗Ｒ１１・Ｒ１２の
接続点と接地レベルとの間に、スイッチＳＷ１１を備え
ている。なお、本実施形態では、当該スイッチＳＷ１１
が特許請求の範囲に記載の入力手段に対応する。

【００４５】上記構成によれば、図６に示すｔ１以前の
期間や、ｔ２からｔ３までの期間のように、入力電圧Ｖ
_INが低下して、所定のしきい値を下回った場合、上記入
力電圧Ｖ_INに伴って変動する電圧Ｖ_RTは、上記基準電圧
Ｖ_REF11 を下回る。この結果、比較器ＣＭＰ１１がトラ
ンジスタＮ１１を導通させ、「Ｌ」レベルのリセット信
号ＲＳＴが出力される。

【００４６】一方、ｔ４からｔ５までの期間のように、
使用者の操作などに応じて、スイッチＳＷ１１が導通す
ると、上記電圧Ｖ_RTは、入力電圧Ｖ_INに拘わらず、接地
レベルへと低下して、基準電圧Ｖ_REF11 を下回る。これ
により、トランジスタＮ１１が導通して、「Ｌ」レベル
のリセット信号ＲＳＴを出力する。

【００４７】これらの結果、安定化電源回路１ａは、入
力電圧Ｖ_INが所定のしきい値を下回った場合だけではな
く、外部入力Ｓとなるマニュアル・リセットがスイッチ
ＳＷ１１の導通／遮断（この場合は、導通）によって指
示された場合も、リセット信号ＲＳＴを出力できる。し
たがって、外部入力Ｓがマニュアル・リセットの場合に
おいて、第１の実施形態と同様、リセット信号ＲＳＴに
起因する誤動作を防止できるにも拘わらず、部品数が少
なく、製造が容易なマイクロプロセッサシステムを実現
できる。

【００４８】また、リセット信号生成部２２が出力電圧
Ｖ_OUT を監視する場合、図５に示す安定化電源回路１１
ａに示すように、リセット信号生成部２２の抵抗Ｒ１１
は、出力端子ＯＵＴに接続され、両抵抗Ｒ１１・Ｒ１２
によって、出力電圧Ｖ_OUTを分圧する。これにより、出
力電圧Ｖ_OUT を監視する構成であっても、上記安定化電
源回路１ａと同様に、リセット信号生成部２２は、外部
入力Ｓとして、マニュアル・リセットが入力された場
合、リセット信号ＲＳＴを出力できる。この結果、リセ
ット信号ＲＳＴに起因する誤動作を防止できるにも拘わ
らず、部品数が少なく、製造の容易なマイクロプロセッ
サシステムを実現できる。

【００４９】〔第３の実施形態〕 本実施形態では、上記外部入力Ｓとして、例えば、他の
ロジック回路（図示せず）からのデジタル信号Ｖ_Rin が
入力される場合について、図７ないし図９を参照しなが
ら説明する。すなわち、本実施形態に係る安定化電源回
路１ｂは、図７に示すように、図４に示すスイッチＳＷ
１１に代えて、外部入力端子Ｒｉｎをベースに接続した
ＰＮＰ型のトランジスタＰ２１が設けられている。な
お、他の構成は、図４に示す安定化電源回路１ａと同様
なので、同じ機能を有する部材には、同じ参照符号を付
して説明を省略する。

【００５０】上記構成によれば、図９に示すｔ４からｔ
５の期間のように、上記他のロジック回路から、リセッ
トを示す「Ｌ」レベルのデジタル信号Ｖ_Rin が入力され
ている期間、トランジスタＰ２１が導通して、電圧Ｖ_RT
を基準電圧Ｖ_REF11よりも低下させる。これにより、安
定化電源回路１ｂは、入力電圧Ｖ_INが所定のしきい値を
下回った場合だけではなく、リセットを指示する信号が
入力される場合も、リセット信号ＲＳＴを出力できる。
この結果、外部入力Ｓが他のロジック回路からのデジタ
ル信号Ｖ_Rinの場合において、第１の実施形態と同様、
リセット信号ＲＳＴに起因する誤動作を防止できるにも
拘わらず、部品数が少なく、製造が容易なマイクロプロ
セッサシステムを実現できる。

【００５１】また、リセット信号生成部２２が出力電圧
Ｖ_OUT を監視する場合、図８に示す安定化電源回路１１
ｂに示すように、リセット信号生成部２２の抵抗Ｒ１１
は、出力端子ＯＵＴに接続され、両抵抗Ｒ１１・Ｒ１２
によって、出力電圧Ｖ_OUTを分圧する。これにより、出
力電圧Ｖ_OUT を監視する構成であっても、安定化電源回
路１１ｂは、上記安定化電源回路１ｂと同様に、リセッ
トを指示する信号に基づいて、リセット信号ＲＳＴを出
力できる。この結果、リセット信号ＲＳＴに起因する誤
動作を防止できるにも拘わらず、部品数が少なく、製造
の容易なマイクロプロセッサシステムを実現できる。

【００５２】〔第４の実施形態〕 本実施形態では、上記外部入力Ｓとして、他系統の電源
電圧Ｖ_CCが印加される場合について、図１０ないし図１
２を参照しながら説明する。なお、図１０に示す安定化
電源回路１ｃは、入力電圧Ｖ_INを監視する構成であり、
図４に示す安定化電源回路１ａと略同様である。また、
図１１に示す安定化電源回路１１ｃは、出力電圧Ｖ_OUT
を監視する構成であり、図５に示す安定化電源回路１１
ａと略同様である。したがって、同じ機能を有する部材
には、同じ参照符号を付して説明を省略する。

【００５３】本実施形態に係る安定化電源回路１ｃ（１
１ｃ）は、上記電源電圧Ｖ_CCを分圧する抵抗Ｒ３１・Ｒ
３２と、両抵抗Ｒ３１・Ｒ３２の接続点にベースが接続
されたＮＰＮ型のトランジスタＮ３１と、当該トランジ
スタＮ３１のコレクタにベースが接続され、抵抗Ｒ１１
・Ｒ１２の接続点と接地レベルとの間に配されたＮＰＮ
型のトランジスタＮ３２と、当該トランジスタＮ３２の
ベースへ所定の電流を供給する定電流源Ｉ３１とを備え
ている。また、上記両抵抗Ｒ３１・Ｒ３２の抵抗値は、
上記電源電圧Ｖ_CCが所定のしきい値を下回った時点で、
トランジスタＮ３１が遮断されるように設定されてい
る。

【００５４】上記構成において、図１２のｔ４からｔ５
までの期間のように、他系統の電源電圧Ｖ_CCが所定のし
きい値を下回ると、トランジスタＮ３１が遮断され、ト
ランジスタＮ３２は導通する。これにより、電圧Ｖ_RTが
基準電圧Ｖ_REF11 よりも低下して、トランジスタＮ１１
が導通するので、リセット信号ＲＳＴは、「Ｌ」レベル
となる。

【００５５】この結果、安定化電源回路１ｃ（１１ｃ）
は、入力電圧Ｖ_INが所定のしきい値を下回った場合だけ
ではなく、他系統の電源電圧Ｖ_CCが低下した場合も、リ
セット信号ＲＳＴを出力できる。この結果、外部入力Ｓ
として、他系統の電源電圧Ｖ_CCが印加される場合におい
て、第１の実施形態と同様、リセット信号ＲＳＴに起因
する誤動作を防止できるにも拘わらず、部品数が少な
く、製造が容易なマイクロプロセッサシステムを実現で
きる。

【００５６】〔第５の実施形態〕 本実施形態では、上記外部入力Ｓとして、安定化電源回
路１ｄ（１１ｄ）の動作／動作停止を指示する信号が使
用される場合について、図１３ないし図１５を参照しな
がら説明する。なお、図１３に示す安定化電源回路１ｄ
（図１４に示す安定化電源回路１１ｄ）は、図４に示す
安定化電源回路１ａ（図５に示す安定化電源回路１１
ａ）と略同様の構成なので、同じ機能を有する部材に
は、同じ参照符号を付して説明を省略する。

【００５７】すなわち、本実施形態に係る安定化電源回
路１ｄ（１１ｄ）は、動作／動作停止を示す信号Ｖ_C が
印加される端子（入力手段）ＯＮ／ＯＦＦと、信号Ｖ_C
に応じて、安定化回路部２１を制御するＯＮ／ＯＦＦ回
路部（出力制御手段）２３とを備えている。ＯＮ／ＯＦ
Ｆ回路部２３には、所定の電流を出力する定電流源Ｉ４
１と、抵抗Ｒ４１と、ＮＰＮ型のトランジスタＮ４１と
からなる直列回路が設けられており、当該トランジスタ
Ｎ４１のベースは、端子ＯＮ／ＯＦＦに接続されてい
る。

【００５８】また、安定化回路部２１の駆動用トランジ
スタＮ２のベースと接地レベルとの間には、ＮＰＮ型の
トランジスタＮ４２が設けられており、上記定電流源Ｉ
４１と抵抗Ｒ４１との接続点が、当該トランジスタＮ４
２のベースに接続されている。

【００５９】一方、本実施形態では、上記信号Ｖ_C が外
部入力Ｓとして用いられており、端子ＯＮ／ＯＦＦは、
外部入力端子Ｒｉｎを兼ねている。さらに、抵抗Ｒ１１
・Ｒ１２の接続点と接地レベルとの間には、上記定電流
源Ｉ４１と抵抗Ｒ４１との接続点がベースに接続された
ＮＰＮ型のトランジスタＮ５１が設けられている。

【００６０】上記構成によれば、図１５に示すｔ４以前
の期間やｔ５以降の期間のように、信号Ｖ_C の電位が高
い場合、トランジスタＮ４１が導通して、定電流源Ｉ４
１の電流は、抵抗Ｒ４１およびトランジスタＮ４１を介
して流れる。この結果、上記トランジスタＮ４２は、遮
断され、安定化回路部２１の誤差増幅器ＡＭＰ１は、帰
還電圧Ｖ_ADJと基準電圧Ｖ_REF1との差に基づいて、駆動
用トランジスタＮ２を制御できる。

【００６１】これとは逆に、ｔ４からｔ５までの期間の
ように、信号Ｖ_C の電位が低くなり、トランジスタＮ４
１が遮断されると、定電流源Ｉ４１は、上記両トランジ
スタＮ４２・Ｎ５１にベース電流を供給する。この結
果、トランジスタＮ４１が導通して、駆動用トランジス
タＮ２のベース電流を低下させる。これにより、出力ト
ランジスタＮ１が遮断され、安定化回路部２１は、動作
を停止する。また、トランジスタＮ５１が導通して、リ
セット信号生成部２２内の電圧Ｖ_RTを低下させる。これ
により、トランジスタＮ１１が導通して、「Ｌ」レベル
のリセット信号ＲＳＴが出力される。

【００６２】この結果、安定化電源回路１ｄ（１１ｄ）
は、入力電圧Ｖ_INが所定のしきい値を下回った場合だけ
ではなく、信号Ｖ_C が安定化電源回路１ｄ（１１ｄ）の
停止を指示した場合も、リセット信号ＲＳＴを出力でき
る。この結果、外部入力Ｓとして、安定化電源回路１ｄ
（１１ｄ）の停止が指示する信号Ｖ_Cが使用される場合
において、第１の実施形態と同様、リセット信号ＲＳＴ
に起因する誤動作を防止できるにも拘わらず、部品数が
少なく、製造が容易なマイクロプロセッサシステムを実
現できる。

【００６３】〔第６の実施形態〕 ところで、第５の実施形態に係る安定化電源回路１ｄ
（１１ｄ）では、ＯＮ／ＯＦＦ回路部２３のトランジス
タＮ４１と、リセット信号生成部２２のトランジスタＮ
５１とは、同じタイミングで導通／遮断する。

【００６４】これに対して、本実施形態では、ＯＮ／Ｏ
ＦＦ回路部２３が安定化回路部２１へ動作停止を指示す
る際における信号Ｖ_C のしきい値と、リセット信号生成
部２２がリセット信号ＲＳＴを出力する際における信号
Ｖ_Cのしきい値とが異なる場合について説明する。な
お、図１６に示す安定化電源回路１ｅは、上記安定化電
源回路１ｄと略同様であるため、同じ機能を有する部材
には、同じ参照符号を付して説明を省略する。

【００６５】すなわち、本実施形態に係るＯＮ／ＯＦＦ
回路部２３には、図１６に示すように、上記端子ＯＮ／
ＯＦＦと、上記トランジスタＮ４１のベースとの間に、
互いに直列に接続されたダイオードＤ６１・Ｄ６２が設
けられている。

【００６６】一方、本実施形態に係るリセット信号生成
部２２では、所定の電流を供給する定電流源Ｉ６１と、
抵抗Ｒ６１と、ＮＰＮ型のトランジスタＮ６１とからな
る直列回路が新たに設けられており、トランジスタＮ５
１のベースは、定電流源Ｉ６１と抵抗Ｒ６１との接続点
に接続されている。また、トランジスタＮ６１のベース
は、上記ダイオードＤ６１・Ｄ６２の接続点に接続さ
れ、トランジスタＮ６１のベース電位は、トランジスタ
Ｎ４１のベース電位よりもダイオードＤ６２の順方向電
圧分だけ高く保たれる。

【００６７】上記構成において、図１８に示すように、
安定化回路部２１の停止を指示する際、信号Ｖ_C の電位
が低下して、トランジスタＮ４１が遮断されたとして
も、この時点ｔ４ａでは、トランジスタＮ６１の電位が
ダイオードＤ６２の順方向電圧分だけ高く保たれている
ので、トランジスタＮ６１が導通している。この状態で
は、ＯＮ／ＯＦＦ回路部２３が安定化回路部２１へ動作
停止を指示するにも拘わらず、リセット信号生成部２２
は、リセット信号ＲＳＴを出力していない。一方、ｔ４
ｂの時点に示すように、信号Ｖ_Cの電位がさらに低下し
て、トランジスタＮ６１のしきい値電圧を下回ると、ト
ランジスタＮ６１が遮断され、リセット信号生成部２２
は、リセット信号ＲＳＴを出力する。

【００６８】このように、本実施形態では、リセット信
号生成部２２がリセット信号ＲＳＴを出力する際におけ
る信号Ｖ_C のしきい値は、ＯＮ／ＯＦＦ回路部２３が安
定化回路部２１を停止させる場合のしきい値よりも、低
く設定されている。この結果、特に、遅延回路を設けな
くても、例えば、安定化回路部２１が停止してから、リ
セット信号ＲＳＴを出力するなど、リセット信号生成部
２２がリセット信号ＲＳＴを出力するタイミングを遅延
させることができる。

【００６９】ところで、図１６では、リセット信号生成
部２２のしきい値の方が、ＯＮ／ＯＦＦ回路部２３のし
きい値よりも低い場合、すなわち、リセット信号生成部
２２がリセット信号ＲＳＴを生成し始める時点の方が、
ＯＮ／ＯＦＦ回路部２３が安定化回路部２１を停止させ
始める時点よりも遅い場合について説明したが、これに
限るものではない。

【００７０】以下では、図１７に示すように、出力電圧
Ｖ_OUT を監視する安定化電源回路１１ｅにおいて、リセ
ット信号生成部２２のしきい値の方が、ＯＮ／ＯＦＦ回
路部２３のしきい値よりも高く設定される場合について
説明する。なお、安定化電源回路１１ｅの各部材のう
ち、図１４に示す安定化電源回路１１ｄと同様の機能を
有する部材には、同じ参照符号を付して説明を省略す
る。

【００７１】本変形例に係る安定化電源回路１１ｅで
は、トランジスタＮ６１のベースと端子ＯＮ／ＯＦＦと
の間に、ダイオードＤ６１・Ｄ６２の直列回路が設けら
れており、トランジスタＮ４１のベースは、両ダイオー
ドＤ６１・Ｄ６２の接続点に接続されている。したがっ
て、トランジスタＮ６１のベース電位は、ダイオードＤ
６２の順方向電圧の分だけ、トランジスタＮ４１のベー
ス電位よりも低く保たれる。この結果、リセット信号生
成部２２のしきい値は、ＯＮ／ＯＦＦ回路部２３のしき
い値よりも高くなり、リセット信号生成部２２は、図１
８にて、破線で示すように、ＯＮ／ＯＦＦ回路部２３が
安定化回路部２１を停止させる時点ｔ４ｂよりも早い時
点ｔ４ａで、リセット信号ＲＳＴを出力できる。

【００７２】なお、上記第１ないし第６の実施形態で
は、リセット信号ＲＳＴのトリガとして、安定化電源回
路１（１ａ〜１ｅ）の入力電圧Ｖ_IN（出力電圧Ｖ_OUT ）
の他に、１種類のトリガを使用する場合を例にして説明
したが、当然ながら、これに限るものではなく、リセッ
ト信号生成部２２が複数種類の他のトリガに基づいてリ
セット信号ＲＳＴを生成しても同様の効果が得られる。

【００７３】また、上記各実施形態では、安定化電源回
路１・１１（１ａ〜１ｅ・１１ａ〜１１ｅ）がリセット
信号発生機能付きレギュレータＩＣとして１デバイス化
されている場合を例にして説明したが、例えば、分圧用
の抵抗Ｒ１・Ｒ２や出力コンデンサＣ１など、安定化回
路部２１の一部をＩＣの外部に設けてもよい。また、出
力トランジスタＰ１をＩＣの外部に設け、リセット信号
発生機能付きレギュレータ制御用ＩＣとして提供しても
よい。いずれの場合であっても、誤差増幅器ＡＭＰ１な
ど、安定化電源回路１・１１（１ａ〜１ｅ・１１ａ〜１
１ｅ）のうち、高い精度が要求される回路がＩＣ内に含
まれていれば、各実施形態と同様の効果が得られる。

【００７４】さらに、上記各実施形態では、安定化電源
回路１・１１（１ａ〜１ｅ・１１ａ〜１１ｅ）がリニア
型の場合を例にして説明したが、これに限らず、スイッ
チング型のレギュレータであっても同様の効果が得られ
る。さらに、上記各実施形態では、安定化電源回路１・
１１（１ａ〜１ｅ・１１ａ〜１１ｅ）の負荷Ｌが、マイ
クロプロセッサを含む回路ブロック３（４）の場合につ
いて説明したが、本発明は、リセット信号が入力される
回路であれば、一般の電子機器回路や電気機器回路へ電
力を供給する場合に広く適用できる。

【００７５】

【発明の効果】請求項１の発明に係る安定化電源回路
は、以上のように、ある電源電圧系統の回路ブロックへ
供給する電圧を安定化させる安定化電源回路であって、
入力電圧または出力電圧を監視して、当該電圧が低下し
た場合に、上記回路ブロックへリセット信号を出力し
て、当該回路ブロックを初期状態に設定させるリセット
信号生成手段を備えた安定化電源回路において、外部か
らの入力を受け付ける入力手段を備え、上記リセット信
号生成手段は、上記入力手段の受け付けた外部入力がリ
セットを示す場合、上記回路ブロックへのリセット信号
を生成し、上記入力手段は、外部からの入力として、負
荷への電力供給の要否を示す指示信号を受け取り、当該
指示信号に基づいて、負荷へ電力を供給するか否かを制
御する出力制御手段が設けられていると共に、上記リセ
ット信号生成手段は、上記指示信号に同期して、リセッ
ト信号を出力し、上記出力制御手段が電力供給の要否を
判定する際における上記指示信号のしきい値と、上記リ
セット信号生成手段がリセット信号を出力するか否かを
判定する際における上記指示信号のしきい値とは、互い
に異なる値に設定されている構成である。

【００７６】請求項２の発明に係る安定化電源回路は、
以上のように、入力電圧または出力電圧を監視して、当
該電圧が低下した場合に、リセット信号を出力するリセ
ット信号生成手段を備えた安定化電源回路において、外
部からの入力を受け付ける入力手段を備え、上記リセッ
ト信号生成手段は、上記入力手段の受け付けた外部入力
がリセットを示す場合、リセット信号を生成し、上記入
力手段は、外部からの入力として、負荷への電力供給の
要否を示す指示信号を受け取り、当該指示信号に基づい
て、負荷へ電力を供給するか否かを制御する出力制御手
段が設けられていると共に、上記出力制御手段が電力供
給の要否を判定する際における上記指示信号のしきい値
と、上記リセット信号生成手段がリセット信号を出力す
るか否かを判定する際における上記指示信号のしきい値
とは、互いに異なる値に設定されており、上記リセット
信号生成手段は、上記指示信号に同期して、リセット信
号を出力する構成である。

【００７７】上記構成によれば、安定化電源回路を使用
するシステムのリセット信号が、安定化電源回路の電圧
低下以外のトリガを有する場合であっても、入力手段が
これらのトリガを識別できるので、安定化電源回路は、
各トリガを集約して、リセット信号を生成できる。ま
た、集約用の回路を別に設ける場合とは異なり、安定化
電源回路が集約回路の電力供給を制御する必要がない。
これらの結果、システム全体の部材数および端子数が少
なく、かつ、より信頼性の高いシステムを実現可能な安
定化電源回路を提供できるという効果を奏する。

【００７８】また、上記構成によれば、安定化電源回路
は、自らの電圧異常だけではなく、電力供給の要否を示
す指示信号も集約して、リセット信号を生成できる。こ
の結果、電力供給を切り換える場合にリセット信号を出
力する場合であっても、部品数および端子数が少なく、
かつ、より信頼性の高いシステムを実現可能な安定化電
源回路を提供できるという効果を奏する。

【００７９】さらに、これらの構成によれば、出力制御
手段のしきい値とリセット信号生成手段のしきい値とが
互いに異なっているので、一方の判定より早い時点で、
他方を判定できる。この結果、同じ指示信号に基づい
て、電力供給の要否と、リセット信号出力の要否とが判
定されるにも拘わらず、電力供給の切り換えのタイミン
グと、リセット信号の出力タイミングとを個別に設定で
きるという効果を奏する。

【００８０】請求項３の発明に係るマイクロプロセッサ
システムは、以上のように、互いに異なる電源電圧系統
の回路ブロックを有するマイクロプロセッサシステムに
おいて、上記電源電圧系統のうちの、ある電源電圧系統
の回路ブロックへ供給する電圧を安定化する安定化電源
回路は、請求項１または２記載の安定化電源であり、当
該マイクロプロセッサを含む回路ブロックには、当該安
定化電源回路から上記リセット信号が出力される構成で
ある。

【００８１】上記構成によれば、マイクロプロセッサシ
ステムのリセット信号が、安定化電源回路の電圧低下以
外のトリガを有する場合であっても、入力手段がこれら
のトリガを識別できるので、安定化電源回路は、各トリ
ガを集約して、リセット信号を生成できる。また、集約
用の回路を別に設ける場合とは異なり、安定化電源回路
が集約回路の電力供給を制御する必要がない。これらの
結果、システム全体の部材数および端子数が少なく、か
つ、より信頼性の高いマイクロプロセッサシステムを提
供できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであり、外部信
号と入力電圧とに基づいてリセット信号を生成する安定
化電源回路が設けられたマイクロプロセッサシステム全
体の要部構成を示すブロック図である。

【図２】上記安定化電源回路の変形例を示すものであ
り、入力電圧に代えて、出力電圧を監視する安定化電源
回路安定化電源回路が設けられたマイクロプロセッサシ
ステム全体の要部構成を示すブロック図である。

【図３】本実施形態に係る両安定化電源回路の動作を示
すものであり、各部信号の波形を示す波形図である。

【図４】本発明の他の実施形態を示すものであり、スイ
ッチによって外部信号を生成する場合の安定化電源回路
を示す回路図である。

【図５】上記安定化電源回路の変形例を示すものであ
り、入力電圧に代えて、出力電圧を監視する安定化電源
回路を示す回路図である。

【図６】本実施形態に係る両安定化電源回路の動作を示
すものであり、各部信号の波形を示す波形図である。

【図７】本発明のさらに他の実施形態を示すものであ
り、外部信号として、リセットを示すデジタル信号が入
力される場合の安定化電源回路を示す回路図である。

【図８】上記安定化電源回路の変形例を示すものであ
り、入力電圧に代えて、出力電圧を監視する安定化電源
回路を示す回路図である。

【図９】本実施形態に係る両安定化電源回路の動作を示
すものであり、各部信号の波形を示す波形図である。

【図１０】本発明のまた別の実施形態を示すものであ
り、外部信号として、他系統の電源電圧が印加される場
合の安定化電源回路を示す回路図である。

【図１１】上記安定化電源回路の変形例を示すものであ
り、入力電圧に代えて、出力電圧を監視する安定化電源
回路を示す回路図である。

【図１２】本実施形態に係る両安定化電源回路の動作を
示すものであり、各部信号の波形を示す波形図である。

【図１３】本発明のさらに他の実施形態を示すものであ
り、外部信号として、安定化電源回路のＯＮ／ＯＦＦ信
号を使用する場合の安定化電源回路を示す回路図であ
る。

【図１４】上記安定化電源回路の変形例を示すものであ
り、入力電圧に代えて、出力電圧を監視する安定化電源
回路を示す回路図である。

【図１５】本実施形態に係る両安定化電源回路の動作を
示すものであり、各部信号の波形を示す波形図である。

【図１６】本発明のまた別の実施形態を示すものであ
り、上記ＯＮ／ＯＦＦ信号のしきい値と、電源監視のし
きい値とが異なる場合の安定化電源回路を示す回路図で
ある。

【図１７】上記安定化電源回路の変形例を示すものであ
り、入力電圧に代えて、出力電圧を監視する安定化電源
回路を示す回路図である。

【図１８】本実施形態に係る両安定化電源回路の動作を
示すものであり、各部信号の波形を示す波形図である。

【図１９】従来技術を示すものであり、出力電圧に基づ
いてリセット信号を生成可能な安定化電源回路を有する
マイクロプロセッサシステム全体の要部構成を示すブロ
ック図である。

【図２０】上記安定化電源回路が出力するリセット信号
を示す波形図である。

【図２１】上記安定化電源回路の構成例を示す回路図で
ある。

【図２２】他の従来技術を示すものであり、安定化電源
回路が出力電圧に代えて、入力電圧を監視して、リセッ
ト信号を出力する場合のマイクロプロセッサシステム全
体の要部構成を示すブロック図である。

【図２３】上記安定化電源回路の構成例を示す回路図で
ある。

【図２４】上記出力電圧を監視する従来の構成におい
て、他のリセット信号も併用する場合のマイクロプロセ
ッサシステム全体を示すブロック図である。

【図２５】上記入力電圧を監視する従来の構成におい
て、他のリセット信号も併用する場合のマイクロプロセ
ッサシステム全体を示すブロック図である。

【符号の説明】

１・１ａ〜１ｅ・１１・１１ａ〜１１ｅ 安定化電源回
路 ２２ リセット信号生成部（リセット信号生成
手段） ２３ ＯＮ／ＯＦＦ回路部（出力制御手段） ＳＷ１ スイッチ（入力手段） Ｒｉｎ 外部入力端子（入力手段） ＯＮ／ＯＦＦ 端子（入力手段）

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】ある電源電圧系統の回路ブロックへ供給す
   る電圧を安定化させる安定化電源回路であって、入力電
   圧または出力電圧を監視して、当該電圧が低下した場合
   に、上記回路ブロックへリセット信号を出力して、当該
   回路ブロックを初期状態に設定させるリセット信号生成
   手段を備えた安定化電源回路において、 外部からの入力を受け付ける入力手段を備え、 上記リセット信号生成手段は、上記入力手段の受け付け
   た外部入力がリセットを示す場合、上記回路ブロックへ
   のリセット信号を生成し、 上記入力手段は、外部からの入力として、負荷への電力
   供給の要否を示す指示信号を受け取り、 当該指示信号に基づいて、負荷へ電力を供給するか否か
   を制御する出力制御手段が設けられていると共に、 上記リセット信号生成手段は、上記指示信号に同期し
   て、リセット信号を出力し、 上記出力制御手段が電力供給の要否を判定する際におけ
   る上記指示信号のしきい値と、上記リセット信号生成手
   段がリセット信号を出力するか否かを判定する際におけ
   る上記指示信号のしきい値とは、互いに異なる値に設定
   されている ことを特徴とする安定化電源回路。
2. 【請求項２】入力電圧または出力電圧を監視して、当該
   電圧が低下した場合に、リセット信号を出力するリセッ
   ト信号生成手段を備えた安定化電源回路において、 外部からの入力を受け付ける入力手段を備え、 上記リセット信号生成手段は、上記入力手段の受け付け
   た外部入力がリセットを示す場合、リセット信号を生成
   し、 上記入力手段は、外部からの入力として、負荷への電力
   供給の要否を示す指示信号を受け取り、 当該指示信号に基づいて、負荷へ電力を供給するか否か
   を制御する出力制御手段が設けられていると共に、 上記出力制御手段が電力供給の要否を判定する際におけ
   る上記指示信号のしきい値と、上記リセット信号生成手
   段がリセット信号を出力するか否かを判定する際におけ
   る上記指示信号のしきい値とは、互いに異なる値に設定
   されており、上記リセット信号生成手段は、上記指示信
   号に同期して、リセット信号を出力することを特徴とす
   る安定化電源回路。
3. 【請求項３】互いに異なる電源電圧系統の回路ブロック
   を有するマイクロプロセッサシステムにおいて、 上記電源電圧系統のうちの、ある電源電圧系統の回路ブ
   ロックへ供給する電圧を安定化する安定化電源回路は、
   請求項１または２記載の安定化電源であり、当該マイク
   ロプロセッサを含む回路ブロックには、当該安定化電源
   回路から上記リセット信号が出力されることを特徴とす
   るマイクロプロセッサシステム。