JP3488916B2 - A method of manufacturing a semiconductor device - Google Patents

A method of manufacturing a semiconductor device

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Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は半導体装置、特に二重ゲート電界効果トランジスタの製造方法に関する。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a semiconductor device, a method for producing a particular double-gate field-effect transistor. 【0002】 【従来の技術】絶縁ゲート電界効果トランジスタにおいて、微小なチャネル長を有するものを実現するためには、いわゆる短チャネル効果(チャネル長を短くした場合のしきい値電圧の急激な低下)の防止が必須である。 [0002] In an insulated gate field effect transistor, in order to achieve those having a small channel length, (a sharp drop in the threshold voltage in the case of shortening the channel length) called short channel effect prevention of is essential.
そのための一つの素子構造として、第10図及び第11 One element structure therefor, FIGS. 10 and 11
図に示す構造の二重ゲート電界効果トランジスタがある。 There are double-gate field-effect transistor of the structure shown in FIG. 【0003】第10図は、平面図であり、X−X'断面を第11図に示す。 [0003] Figure 10 is a plan view, showing the X-X 'cross section in FIG. 11. 図において、1は基板、2は絶縁層であり、9,10及び11は溝6(第13図参照)内に分離して設けられた島状半導体結晶層を形成する、チャネル領域、ソース領域およびドレイン領域である。 In FIG, 1 is a substrate, 2 is an insulating layer, 9, 10 and 11 to form an island-shaped semiconductor crystal layer which is provided separately in a groove 6 in (see FIG. 13), a channel region, a source region and a drain region. 少なくともチャネル領域は所定の厚さTをもって設けられる。 At least the channel region is provided with a predetermined thickness T. また7 The 7
1、72はチャネル領域9の両側面部に設けられた二つのゲート絶縁膜であり、81および82は溝6内に島状半導体結晶層により分離して設けられた二つのゲート電極である。 1,72 is the two gate insulating film provided on both side surfaces of the channel region 9, 81 and 82 are two gate electrodes provided separated by island semiconductor crystal layer in the groove 6. また、100は絶縁膜2により基板1上に分離されて設けられた半導体結晶層3の残部である。 Also, 100 is the remainder of the semiconductor crystal layer 3 provided separated on the substrate 1 by the insulating film 2. なお、溝6は一旦形成された後に一部が絶縁物等21で埋められることがしばしばあるが、その場合でも一旦形成された部分をもって溝と称する。 Incidentally, the groove 6 is a portion after being formed once it is often filled with an insulating material or the like 21, it referred to as grooves with the once formed part even then. 【0004】この構造は短チャネル効果の抑制方法としては最も有効であるとされている。 [0004] This structure is the as method for suppressing the short channel effect is most effective. すなわち、左右のゲート電極81および82によりチャネル領域9をシールドし、ドレイン電界がソース、チャネル領域界面の電位分布に与える影響を抑えることによって、短チャネル化してもソース、チャネル領域界面の電位分布をゲート電極のみで安定して制御できるようにし、しきい値電圧の急激な低下を防止する。 That is, the left and right shields the channel region 9 by the gate electrode 81 and 82, source drain electric field, by suppressing the influence of the electric potential distribution in the channel region surface, even if short channel sources, the potential distribution in the channel region interface only the gate electrode in a stable and can be controlled to prevent a sudden drop in the threshold voltage. 【0005】しかし、集積回路素子としてこの構造の特徴を有効に機能させるためにはチャネル領域と二つのゲート電極が自己整合されて位置決めされていることが必須である。 However, it is essential that two gate electrode and the channel region in order to function effectively the characteristics of this structure are positioned by being self-aligned as an integrated circuit device. そうでなければ、二つのゲート電極の位置不整合、位置合わせマージンの増加等による寄生容量および寄生抵抗の増大、およびその変動のため回路動作の著しい性能低下を招く。 Otherwise, the misalignment of the two gate electrodes, increase in parasitic capacitance and parasitic resistance due to an increase in the alignment margin, and leads to significant performance degradation of the circuit operation for that change. 【0006】そこで、チャネル領域と二つのゲート電極を自己整合させてこの構造を実現する製造方法としては、従来の機械化学研磨法等による平坦化技術(ダマシンプロセス等)を用いた方法として第12図〜第23図の方法が考えられる。 [0006] Therefore, the 12 as a method for producing method of using planarization techniques by conventional mechanical chemical polishing method or the like (damascene process or the like) of the channel region and two gate electrodes self-aligned to realize this structure the method of FIG. ~ Fig. 23 is considered. 【0007】まず第12図のようにシリコン基板1上に酸化膜2を介して形成されたシリコン結晶層3を用意し、さらにシリコン酸化膜4、シリコン窒化膜5を順次堆積する。 [0007] first prepared Figure 12 silicon crystal layer 3 formed over the oxide film 2 on the silicon substrate 1 as further silicon oxide film 4 are sequentially deposited the silicon nitride film 5. 次に第13図及び第14図のようにシリコン窒化膜5、シリコン酸化膜4およびシリコン結晶層3の一部を除去し形成された溝6により周囲から分離された島状層200を形成する。 Then Figure 13 and 14 the silicon nitride film 5 as shown in Figure, a silicon oxide film 4 and the island layer 200 separated from the surrounding by a groove 6 which is removed to form a part of the silicon crystal layer 3 . 100は結晶層3の残存部分であり、31、41、51はそれぞれ結晶層3、シリコン酸化膜4およびシリコン窒化膜5の島状層200に残された部分である。 100 is the remaining portion of the crystal layer 3, 31, 41, 51 are each crystal layer 3, a remaining portion in an island-shaped layer 200 of the silicon oxide film 4 and the silicon nitride film 5. 【0008】次に第15図のように溝6にシリコン酸化膜22を埋め込み機械化学的研磨法(CMP)等で平坦化する。 [0008] Next is planarized by the silicon oxide film 22 buried mechanochemical polishing method (CMP) or the like in the groove 6 as Figure 15. 第16図はそのX−X'断面である。 FIG. 16 is its X-X 'cross section. 次に第17図のようにゲート電極パターンにしたがった溝12および13 Grooves 12 and 13 then in accordance with the gate electrode pattern as in the FIG. 17
をシリコン酸化膜22を少なくとも深さが酸化膜2の表面に達するように除去して形成する。 At least depth is formed by removing to reach the surface of the oxide film 2 of the silicon oxide film 22. この場合溝12及び13 In this case the grooves 12 and 13
は島状層200を横断する一つのパターンにより形成される。 It is formed by one pattern across the island layer 200. その際の酸化膜22のエッチング除去の時、島状層表面も同時にエッチング媒体に晒されるがシリコン窒化膜がエッチングマスクとして働き島状層(後にチャネル領域9となる部分)が除去されることを防止する。 When the etching removal of the oxide film 22 at that time, that is exposed in the island-like layer surface simultaneously etching medium silicon nitride film island layer serves as an etching mask (portion to be the channel region 9 later) is removed To prevent. 【0009】第18図はそのX−X'断面を示す。 [0009] FIG. 18 shows the X-X 'cross section. さらに第19図のように島状層200の結晶シリコン層31の溝1 Further groove 1 of the crystalline silicon layer 31 of the island-shaped layer 200 as Figure 19
2および13に露出された側面部を酸化しシリコン酸化膜7 Oxidizing the side surface portion exposed to 2 and 13 silicon oxide film 7
1および72を形成する。 To form a 1 and 72. 次に第20図のように全表面に多結晶シリコン層を堆積し、機械化学的研磨法などにより平坦化し、溝12および13の内部にそれぞれ多結晶シリコン層81、82を埋め込む。 Then a polycrystalline silicon layer on the entire surface as FIG. 20, and planarized such as by chemical-mechanical polishing method, embedding the respective polycrystalline silicon layers 81 and 82 in the trench 12 and 13. このとき、シリコン窒化膜 At this time, the silicon nitride film
5、及び島状層200上に残されたシリコン窒化膜51が平坦化のためのエッチングストッパーとして作用する。 5, and an island-shaped layer 200 a silicon nitride film 51 left on acts as an etching stopper for planarization. 第2 The second
1図は第20図のX−X'断面を示す。 1 The figure shows a X-X 'cross-section of Figure 20. 【0010】次に、第22図のように溝6内のシリコン酸化膜22を除去し、多結晶シリコン層81及び82が残された溝61を形成し、多結晶シリコン層81、および82をマスクとし高濃度のn型不純物を側面から拡散し、島状層200 [0010] Next, the silicon oxide film 22 is removed in the groove 6 as FIG. 22, a groove 61 that polycrystalline silicon layers 81 and 82 is left to form a polycrystalline silicon layer 81, and 82 mask and then diffused high-concentration n-type impurity from the side, the island-shaped layer 200
にソース領域10、及びドレイン領域11を形成する。 To form the source region 10 and drain region 11. マスクされたシリコン結晶層31の部分がチャネル領域9となる。 Masked portion of the silicon crystal layer 31 serves as a channel region 9. また同時に多結晶シリコン層81、および82にも高濃度n型不純物が添加されるので、それぞれゲート電極として用いることが出来る。 Since a high concentration n-type impurity in the polycrystalline silicon layer 81, and 82 at the same time is added, it can be respectively used as the gate electrode. 次に溝61にシリコン酸化膜21 Then the silicon oxide film 21 in the groove 61
を埋め込み機械化学的研磨法などにより平坦化する。 Planarized by such an embedded mechanical chemical polishing. 【0011】かくして、同一主面上にソース領域10,ドレイン領域11、チャネル領域9、ゲート電極81及び82が自己整合してなる絶縁物21で分離された第10図及び第11図の構成を実現できる。 [0011] Thus, the source region 10 on the same main surface, a drain region 11, channel region 9, the Figure 10 and Figure 11 that the gate electrodes 81 and 82 are separated by an insulating material 21 formed by self-alignment configuration realizable. 【0012】 【発明が解決しようとする課題】しかしながら、従来の製造方法では機械化学的研磨法などによる平坦化技術が第15図及び第16図の第一回目、第20図及び第21 [0012] However [0005] The first round planarization technique such as by chemical mechanical polishing method of FIG. 15 and FIG. 16 in the conventional manufacturing method, Figure 20 and 21
図の第2回目、第23図の第3回目と合計3回の工程を必要とする。 The second figure, require third time and a total of three steps of FIG. 23. 機械化学的研磨法などによる平坦化プロセスは汚染などの入りやすい工程であり、またその後の洗浄プロセスにも負担がかかるのでなるべく少なくしたい。 The planarization process such as by chemical mechanical polishing method is to enter easy to process, such as pollution, also want to as small as possible because the burden to the subsequent cleaning process takes. 本発明ではこの機械化学的研磨法などによる平坦化プロセスの回数を削減するすることを目的とする。 The present invention aims to reduce the number of planarization process such as by the mechanochemical polishing method. 【0013】 【課題を解決するための手段】平坦化するために3回の工程を要する理由を考えてみると、従来の手法を単純に適用した方法では目的とした最終形状パターンの溝を形成し、そこに目的とした材料を埋め込むことしか行われていないので、埋め込んだ後の材料をさらに加工し最終目的の形状のパターンを作製すると言う概念がないためであると言える。 [0013] Means for Solving the Problems] Considering the reason that requires three steps to planarize, forming a groove in the final shape pattern for the purpose is a conventional method simply applied to the method and, since only done non embedding it in the material for the purpose, it can be said that concept of making a pattern in the shape of the final object and further processed material after embedding because no. 本発明においては、一旦、目的の形状パターンを内に含む大きな面積の溝を形成し、そこに目的の材料を埋め込み、さらに目的の材料からなる目的の形状パターンを残し、他は溝内から除去する方法を用い機械化学的研磨法などによる平坦化プロセスの回数を削減する。 In the present invention, once a groove having a large area, including the inner shape pattern of interest, there embedding the desired material, further leaving the desired shape pattern of a material object, others removed from the groove to reduce the number of planarization processes such as by chemical mechanical polishing method using the methods. 【0014】 【実施例】第1図〜第9図に本発明の実施例を示す。 [0014] Examples of the present invention DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Figure 1-Figure 9. まず第1図のようにシリコン基板1上に酸化膜2を介して形成されたシリコン結晶層3を用意し、さらにシリコン酸化膜4、シリコン窒化膜5を順次堆積する。 First providing a first diagram silicon crystal layer 3 formed over the oxide film 2 on the silicon substrate 1 as further silicon oxide film 4 are sequentially deposited the silicon nitride film 5. 次に第2 Next, the second
図及び第3図のようにシリコン窒化膜5、シリコン酸化膜4およびシリコン結晶層3の一部を除去し形成された溝6により周囲から分離された島状層200を形成する。 Figure and Figure 3 silicon nitride film 5 as to form a silicon oxide film 4 and the island layer 200 separated from the surrounding by a groove 6 which is removed to form a part of the silicon crystal layer 3. 1 1
00は溝6外の残存部分であり、31、41および51はそれぞれ結晶層3、シリコン酸化膜4およびシリコン窒化膜5が島状層200に残された部分である。 00 is a remaining portion of the outer groove 6, 31, 41 and 51 are each crystal layer 3, a portion of the silicon oxide film 4 and the silicon nitride film 5 is left in an island shape layer 200. ここまでは従来の方法と同じである。 Up to this point is the same as the conventional method. 【0015】この後、溝に露出されたシリコン層の側面部に熱酸化等で酸化膜7を形成する。 [0015] Thereafter, an oxide film 7 by thermal oxidation or the like on the side surface of the silicon layer exposed to the groove. シリコン窒化膜はこの際のシリコン層表面の酸化進行防止膜として働く。 Silicon nitride film serves as an oxidation proceeds preventing film of the silicon layer surface during this.
次に第4図のように溝6に、従来ではシリコン酸化膜層であったが、本発明では多結晶シリコン層8を埋め込み第1回目の機械化学的研磨法(CMP)等で平坦化する。 Then the groove 6 as FIG. 4, in the conventional was the silicon oxide film layer, the present invention is planarized polysilicon layer 8 embedded first round of mechanochemical polishing method (CMP) or the like . この場合、島状層200および外部100の各表面のシリコン窒化膜はエッチングストッパー層として働く。 In this case, the silicon nitride film of the surface of the island-shaped layer 200 and outer 100 acting as an etch stopper layer. 【0016】第5図はそのX−X'断面である。 [0016] Figure 5 is its X-X 'cross section. この場合、多結晶シリコン層8は後の不純物拡散工程などの高温熱工程に耐え、かつシリコン窒化膜がエッチングマスクとなり得ると言う材料の特性から用いられている。 In this case, the polycrystalline silicon layer 8 is resistant to high-temperature thermal processes, such as diffusion process after, and a silicon nitride film is used from the characteristics of the materials referred to can be a etching mask. また、ゲート電極として導電性を持たせ得ることが望ましい。 Further, it is desirable to be able to have a conductivity as the gate electrode. したがって、これらの特性を有する材料であれば任意に代替できる。 Therefore, it optionally alternatively as long as the material has these characteristics. 【0017】次に第6図のようにゲート電極パターンにしたがった多結晶シリコン層81および82を残し、溝6に埋め込まれた多結晶シリコン層8の残部を除去する。 [0017] Then leaving polycrystalline silicon layer 81 and 82 in accordance with the gate electrode pattern as in the FIG. 6, to remove the remainder of the polycrystalline silicon layer 8 embedded in the groove 6. この場合多結晶シリコン層81および82は島状層200を横断する一つのパターンにより形成されるので互いに自己整合されている。 It is self-aligned with each other since in this case the polycrystalline silicon layer 81 and 82 are formed by one pattern across the island layer 200. その際、多結晶シリコン層8のエッチング除去の時、島状層表面のレジスト300に保護されない部分も同時にエッチング媒体に晒されるがシリコン窒化膜がエッチングマスクとして働き島状層のその部分(後にソース領域、ドレイン領域となる部分)が除去されることを防止する。 At this time, polycrystalline when the silicon layer 8 of etching away that portion (source after the island layer resist 300 island layer acts as unprotected portions simultaneously etching mask silicon nitride film is exposed to the etching medium surface to prevent the region, the drain region portion) is removed. また、溝6の外部でレジストに保護されない部分も同様である。 The same applies to parts not protected with the resist outside the groove 6. また、溝6内に面したシリコン層の側面部は先にその側面に形成しておいたシリコン酸化膜7がマスクとなりエッチングの進行を防止し、形状を保つ働きをする。 The side surface portions of the silicon layer facing the groove 6 prevents the silicon oxide film 7 that has been formed on the side surface earlier progression of etching as a mask, it serves to keep the shape. 【0018】第7図はそのX−X'断面を示す。 [0018] Figure 7 shows the X-X 'cross section. 300は多結晶シリコン層81および82を形成するためのレジストマスクである。 300 is a resist mask for forming the polycrystalline silicon layer 81 and 82. また、多結晶シリコン層81および82に接した酸化膜7の部分がそれぞれゲート酸化膜71および72 The gate portion of the oxide film 7 in contact with the polycrystalline silicon layer 81 and 82, respectively oxide film 71 and 72
となり、多結晶シリコン層81および82により挟まれたシリコン結晶層31の部分がチャネル領域9となる。 Next, the portion of the silicon crystal layer 31 sandwiched by the polycrystalline silicon layer 81 and 82 is the channel region 9. 次に、 next,
レジストマスク300を除去し、多結晶シリコン層81及び8 The resist mask 300 is removed, a polycrystalline silicon layer 81 and 8
2をマスクとし、シリコン層31の側面のシリコン酸化膜7 2 as a mask, the silicon oxide film 7 side of the silicon layer 31
を除去し、さらに高濃度のn型不純物を側面から拡散し、島状層200のシリコン層31にソース領域10、及びドレイン領域11を形成する。 Removing the further diffuse the n-type impurity of high concentration from the side, it is formed in the silicon layer 31 of the island-shaped layer 200 source region 10, and the drain region 11. マスクされたシリコン結晶層 Masked silicon crystal layer
31の部分9がチャネル領域となる。 31 parts 9 becomes a channel region of. また同時に多結晶シリコン層81および82にも高濃度n型不純物が添加されるので、それぞれゲート電極として用いることが出来る。 Since a high concentration n-type impurity in the polycrystalline silicon layer 81 and 82 at the same time is added, it can be respectively used as the gate electrode. 【0019】次に第8図のように溝6にシリコン酸化膜2 [0019] Next the silicon oxide film 2 in the groove 6 as FIG. 8
1を埋め込み第2回目の機械化学的研磨法などにより平坦化する。 Planarized by such a buried second round of mechanochemical polishing. 第9図はそのX−X'断面である。 Figure 9 is its X-X 'cross section. かくして、同一主面上にソース領域10,ドレイン領域11、チャネル領域9、ゲート電極81及び82が自己整合してなる絶縁物21で残部100より分離された第10図及び第11図の構成を実現できる。 Thus, the source region 10 on the same main surface, a drain region 11, channel region 9, the Figure 10 and Figure 11 that the gate electrodes 81 and 82 are separated from the remainder 100 with an insulator 21 formed by self-alignment configuration realizable. この実施例で明らかのように機械化学的研磨法などによる平坦化工程は2回で済み、従来工程の3回より少なくできる。 Planarization process such as by mechanical chemical polishing method as revealed in this embodiment requires only two, can be reduced from three conventional processes. 【0020】 【発明の効果】本発明によれば機械化学的研磨法などによる平坦化プロセスの回数を削減することが出来、汚染の防止、製造工程数の削減、製造コストの削減を行うことができる。 According to the present invention can reduce the number of planarization processes such as by chemical mechanical polishing method according to the present invention, prevention of pollution, reduction of the number of manufacturing steps, is possible to reduce the manufacturing cost it can. また、ソース領域、ドレイン領域、チャネル領域と二つのゲート電極がそれぞれ同一主面上に自己整合して配置された二重ゲート電界効果トランジスタを形成することができる。 Further, it is possible to form the source region, a drain region, a dual gate field effect transistor in which a channel region and two gate electrodes are arranged in a self-aligned on the same main surface, respectively.

【図面の簡単な説明】 【図1】本願発明の実施例である製造工程の説明図(A)。 Schematic view of another preferred embodiment is a manufacturing process of the BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] The present invention (A). 【図2】本願発明の実施例である製造工程の説明図(B)。 FIG. 2 is an explanatory view of an example in which the manufacturing process of the present invention (B). 【図3】図2のX−X'断面図である製造工程の説明図(C)。 [3] X-X 'illustration of the manufacturing process is a sectional view of FIG. 2 (C). 【図4】本願発明の実施例である製造工程の説明図(D)。 Figure 4 is an explanatory diagram of embodiment a which is the manufacturing process of the present invention (D). 【図5】図4のX−X'断面図である製造工程の説明図(E)。 Figure 5 is an explanatory view of X-X 'manufacturing process is a sectional view of FIG. 4 (E). 【図6】本願発明の実施例である製造工程の説明図(F)。 Figure 6 is an explanatory diagram of embodiment a which is the manufacturing process of the present invention (F). 【図7】図6のX−X'断面図である製造工程の説明図(G)。 [7] X-X 'illustration of the manufacturing process is a sectional view of FIG. 6 (G). 【図8】本願発明の実施例である製造工程の説明図(H)。 [Figure 8] illustrates examples in which the manufacturing process of the present invention (H). 【図9】図8のX−X'断面図である製造工程の説明図(I)。 [9] X-X 'illustration of the manufacturing process is a sectional view of FIG. 8 (I). 【図10】本願発明により形成される2重ゲート電界効果トランジスタの一例の平面図。 [10] An example plan view of a double gate field effect transistor formed by the present invention. 【図11】図10におけるX−X'断面図。 [11] X-X 'cross-sectional view in FIG. 10. 【図12】従来工程の説明図(a)。 Figure 12 is an explanatory diagram of a conventional step (a). 【図13】従来工程の説明図(b)。 Figure 13 is an explanatory diagram of a conventional step (b). 【図14】図13のX−X'断面図である従来工程の説明図(c)。 [14] X-X 'conventional process of illustration is a sectional view of FIG. 13 (c). 【図15】従来工程の説明図(d)。 Figure 15 is an explanatory diagram of a conventional step (d). 【図16】図15のX−X'断面図である従来工程の説明図(e)。 [16] Conventional processes of illustration is a X-X 'sectional view of FIG. 15 (e). 【図17】従来工程の説明図(f)。 Figure 17 is an explanatory diagram of a conventional step (f). 【図18】図17のX−X'断面図である従来工程の説明図(g)。 [18] X-X 'conventional process of illustration is a sectional view of FIG. 17 (g). 【図19】従来工程の説明図(h)。 FIG. 19 is an explanatory diagram of a conventional process (h). 【図20】従来工程の説明図(i)。 Figure 20 is an explanatory diagram of a conventional step (i). 【図21】図20のX−X'断面図である従来工程の説明図(j)。 [21] Conventional processes of illustration is a X-X 'sectional view of FIG. 20 (j). 【図22】従来工程の説明図(k)。 Figure 22 is an explanatory diagram of a conventional step (k). 【図23】従来工程の説明図(l)。 Figure 23 is an explanatory diagram of a conventional step (l). 【符号の説明】 1 基板2 酸化物3 結晶シリコン層4 シリコン酸化膜5 シリコン窒化膜6 溝7 シリコン酸化膜8 多結晶シリコン層9 チャネル領域10 ソース領域11 ドレイン領域12 溝13 溝21 シリコン酸化膜層22 シリコン酸化膜層31 シリコン層41 シリコン酸化膜51 シリコン窒化膜71 ゲート酸化膜72 ゲート酸化膜81 ゲート電極82 ゲート電極100 溝6の外側部分200 溝6内の島状層300 レジストマスクパターン [EXPLANATION OF SYMBOLS] 1 substrate 2 oxide 3 crystal silicon layer 4 a silicon oxide film 5 a silicon nitride film 6 groove 7 silicon oxide film 8 polycrystalline silicon layer 9 channel region 10 source region 11 drain region 12 grooves 13 groove 21 silicon oxide film island layer 300 resist mask pattern of the outer portion 200 groove 6 of the layer 22 the silicon oxide film layer 31 the silicon layer 41 the silicon oxide film 51 a silicon nitride film 71 a gate oxide film 72 gate oxide film 81 gate electrode 82 gate electrode 100 grooves 6

フロントページの続き (56)参考文献 特開 平6−151738(JP,A) 特開 平10−93093(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 29/786 H01L 21/336 Following (56) references of the front page Patent flat 6-151738 (JP, A) JP flat 10-93093 (JP, A) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 29 / 786 H01L 21/336

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】 基板より第一の絶縁層により分離され、 (57) separated by [Claims 1. A first insulating layer from the substrate,
    かつエッチングマスクを表面に積層した半導体層中に、 And a semiconductor layer formed by laminating an etching mask on the surface,
    ソース、ドレイン及びチャンネルとなる第一の島状部の Source, the first island-shaped portion serving as a drain and channel
    両側面部が露出するように、深さが該第一の絶縁層の表面に達する溝を形成する工程と、該溝を多結晶シリコン As both side surface portions are exposed, forming a groove depth reaches the surface of said first insulating layer, the groove polysilicon
    により埋め込み平坦化する工程と、該第一の島状部を横断する平面形状を有するパターンにより該多結晶シリコ The planarizing embedded, the said polycrystalline silicon by a pattern having a planar shape across the first island-shaped portion
    からなる第二の島状部を形成するとともに、上記マスクにより第一の島状部を残し、該溝内にある該多結晶シ To form a second island-shaped portion consisting of down, leaving the first island-shaped portion by the mask, the polycrystalline is within groove Shi
    リコンの他の部分を除去する工程を含む二重ゲート半導<br>体装置の製造方法。 Method for producing a double-gate semiconductor <br> body apparatus which includes a step of removing the other portions of the silicon. 【請求項2】 請求項1において、上記溝に露出された上記半導体層の上記両側面部の表面に上記多結晶シリコ 2. The method of claim 1, the polycrystalline silicon on the surface of the both side surfaces of said semiconductor layer exposed to the groove
    のエッチングマスクとなる第二の絶縁層を形成する工程を含むことを特徴とする二重ゲート半導体装置の製造方法。 Method for producing a double-gate semiconductor device which comprises a step of forming a second insulating layer serving as emission etching mask. 【請求項3】 請求項1において、上記多結晶シリコン 3. The method of claim 1, said polycrystalline silicon
    からなる島状部をマスクとし、上記半導体部分の側面部から不純物を導入する工程を含むことを特徴とする二重 A mask the islands made of, characterized in that it comprises a step of introducing an impurity from the side surface of the semiconductor part double
    ゲート半導体装置の製造方法。 Manufacturing method of the gate semiconductor device. 【請求項4】 請求項1において、上記多結晶シリコン 4. The method of claim 1, said polycrystalline silicon
    からなる島状部を除く上記溝内を第三の絶縁物で埋め込み平坦化させる工程を含むことを特徴とする二重ゲート Double-gate, which comprises the step of said groove except the island-shaped portions is planarized buried in the third insulator made of
    半導体装置の製造方法。 The method of manufacturing a semiconductor device.
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