JP3471270B2 - Semiconductor device - Google Patents

Semiconductor device

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JP3471270B2
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Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、半導体装置に関し、特に、2以上の半導体チップを積み重ねて配線板に搭載するMCM(multi chip module)やstackedMCP BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a semiconductor device, in particular, by stacking two or more semiconductor chips mounted on the wiring board MCM (multi chip module) or stackedMCP
(multi chip package)に関するものである。 It relates (multi chip package). 本発明は、 The present invention,
そのワイヤボンディング接続関連の改良に属する。 Belonging to the wire bonding related improvements. 【0002】 【従来の技術】現在、MCM、MCPは、実装面積の小面積化(実装の高密度化)を促進する技術として注目されている。 [0002] Currently, MCM, MCP has attracted attention as a technique to promote the area of ​​the mounting area (high density mounting). また、MCM、MCPは、汎用チップを複数組み合わせることによって、低コストにユーザの要求性能に応じることができる点で優れている。 Also, MCM, MCP, by combining a plurality of general-purpose chips, is excellent in that it can respond to user requests performance at low cost. その反面、異なる仕様の半導体チップを組み合わせるため、実装技術には課題とすべき問題点が少なくない。 On the other hand, to combine the semiconductor chip of different specifications, not a few problems to be a challenge for packaging technology. かかる問題点として以下に説明するような問題がある。 As such a problem is a problem as described below. 【0003】図6に従来のstackedMCPの一例として、BGA(ball grid array)型の半導体装置10 As an example of a conventional stackedMCP Figure 6, BGA (ball grid array) type semiconductor device 10
1、102を示す。 Shows the 1,102. 従来の半導体装置101は、図6 The conventional semiconductor device 101, Fig. 6
(a)に示すように、基板1上に矩形状の第一の半導体チップ4がダイボンドされ、さらに、第一の半導体チップ4の主面上に矩形状の第二の半導体チップ5aが積み重ねられてダイボンディングされている。 (A), the first semiconductor chip 4 rectangular is die-bonded on the substrate 1, further rectangular second semiconductor chip 5a is stacked on the main surface of the first semiconductor chip 4 It is die-bonded Te. このとき、第二の半導体チップ5aは、第一の半導体チップ4の主面上の縁部に形成された電極パッド6を含む一定の領域を除く第一の半導体チップ4の主面上の領域に接合しており、電極パッド6を含む一定の領域が露出している。 At this time, the second semiconductor chip 5a, the first region on the main surface of the semiconductor chip 4 with the exception of certain areas including the electrode pad 6 formed on the edge portion on the main surface of the first semiconductor chip 4 It is joined to a constant region including the electrode pad 6 is exposed. 第二の半導体チップ5aもワイヤボンディング用の電極パッド7を少なくとも2辺の縁部に有する。 The second semiconductor chip 5a also has the edge of the at least two sides of the electrode pads 7 for wire bonding. 電極パッド6、7はそれぞれ基板1上に形成された配線の電極部たる配線電極部2にボンディングワイヤ8、9によって電気的に接続される。 It is electrically connected by the electrode pads 6, 7 bonding wires 8 and 9 on the electrode portion serving as the wiring electrode portions 2 of the wiring formed on the substrate 1, respectively. 配線電極部2は、基板1上に形成された配線及び、基板1内に形成された多層配線層によって外部端子たる半田ボール3と導通している。 Wiring electrode section 2, the wiring formed on the substrate 1 and, is electrically connected to the serving external terminal solder balls 3 by the multilayer wiring layer formed in the substrate 1. 【0004】一方、従来の半導体装置102は、図6 On the other hand, the conventional semiconductor device 102, Fig. 6
(b)に示すように、半導体装置101と同様にボンディングワイヤ8、9により内部接続されているが、第二の半導体チップ5bが第一の半導体チップ4の縁から必要以上かつワイヤボンディングの許容限度を超えて遠のいている点で異なる。 (B), has been internally connected similarly by bonding wires 8 and 9 and the semiconductor device 101, the second semiconductor chip 5b is allowed more than necessary and the wire bonding from the edge of the first semiconductor chip 4 different in that it Tonoi beyond the limit. すなわち、第一の半導体チップ4 That is, the first semiconductor chip 4
をワイヤボンディング可能にするために必要な電極パッド6を含む一定の領域以上の領域をあけ、さらにワイヤボンディングの許容限度を超えて第二の半導体チップ5 The at regular region than in the region including the electrode pad 6 required to enable wire bonding, the second semiconductor chip 5 further beyond the acceptable limits of wire bonding
bの電極パッド7が配線電極部2から遠距離に配置されている。 b of the electrode pads 7 are disposed on the far from the wiring electrode unit 2. このような状態は、図上左右方向の寸法が第一の半導体チップ4よりも第二の半導体チップ5bの方が極端に短い場合に生じ得る。 Such conditions, the dimensions of the drawing the left-right direction than the first semiconductor chip 4 toward the second semiconductor chip 5b may occur when extremely short. 【0005】 【発明が解決しようとする課題】以上のように、半導体装置102においては、電極パッド7から配線電極部2 [0005] As described above 0006] In the semiconductor device 102, the wiring electrode part from the electrode pad 7 2
までの距離が長くなる。 Distance to the increases. ゆえに、ボンディングワイヤ9 Therefore, the bonding wire 9
の長さも長くなるので、ボンディングワイヤ9が撓みやすくなり、撓んだボンディングワイヤ9がボンディングワイヤ8や第一の半導体チップ4に接触し電気的にショートしてしまうという問題が起こる。 Since even longer length of the bonding wire 9 is easily bent, a problem that the bonding wires 9 that deflected ends up electrically shorted in contact with the bonding wires 8 and the first semiconductor chip 4 occurs. ボンディングワイヤがショートしてしまうと欠陥品となるため、上述のようにワイヤボンディングの許容限度を超えて第二の半導体チップ5bの電極パッド7が配線電極部2から遠距離になってしまうような2以上の半導体チップを組み合わせた半導体装置は、ワイヤボンディング技術によっては事実上組み立てることができないという問題が生じる。 Because the bonding wire is the short-circuited with defective, such as the electrode pads 7 of the second semiconductor chip 5b exceeds the allowable limit of the wire bonding as described above becomes far from the wiring electrode part 2 the semiconductor device of a combination of two or more semiconductor chips, a problem that the wire bonding technique can not be assembled virtually occur.
一方、ワイヤ間ショートやワイヤーチップ間のショートを回避するために、ボンディングワイヤのループの高さを高くすることも可能である。 Meanwhile, in order to avoid a short circuit between the wires between the short and wire tips, it is possible to increase the height of the bonding wire loop. しかし、そのようにする場合、パッケージの高さ(厚さ)が高くなり、携帯電話のように薄型化された製品には実装できなくなるという問題がある。 However, if you do so, the higher package of height (thickness), the product that is thinner such as a mobile phone there is a problem that can not be implemented. 従来技術においては、かかる問題を解決するために第一の半導体チップのサイズに合わせて第二の半導体チップのチップサイズを大きくしていたが、これは、下側となる半導体チップとの組み合わせ毎に特別にチップレイアウトを変更してチップサイズを設計しなければならない点で不利であり生産性の向上を鈍らせていた。 In the prior art, according to the size of the first semiconductor chip and the chip size of the second semiconductor chip has been increased in order to solve such a problem, this is every combination of the semiconductor chip to be lower to have been blunted specially to change the chip layout is disadvantageous in that it does not have to design the chip size improvement of productivity. なお、図6では、左半分の断面のみを示しているが、半導体チップ上の電極パッドは相対する外縁部に形成されることが多いため、片側の電極パッドが配線電極部に近づくように第二の半導体チップ5bを配置しても、これとは反対側の電極パッドは配線電極部から遠ざかってしまうこととなる。 In FIG. 6 shows only the left half section, since the electrode pads on the semiconductor chip is often formed in the opposite outer edge, first as one electrode pad approaches the wire electrode portions be disposed two semiconductor chips 5b, the electrode pads on the opposite side so that the result away from the wire electrode portions to this. 【0006】また、図示しないが、異なる仕様の半導体チップを組み合わせるため、上下に積層配置される半導体チップの組み合わせによっては、上側となる第二の半導体チップ5bの電極パッド7に対応する配線電極部2 [0006] Although not shown, different to combine the specifications of the semiconductor chip, depending on the combination of semiconductor chips are stacked vertically, the second semiconductor chip wiring electrode portion corresponding to the electrode pads 7 of 5b as a top 2
の位置が整然とせずに、2以上のボンディングワイヤ9 Without the position of the orderly, 2 or more bonding wires 9
を互いに交差せざるを得ない場合や、下側となる第一の半導体チップ4の接続のためのボンディングワイヤ8 Where cross forced or each other, the bonding wires 8 for connecting the first semiconductor chip 4 serving as a lower
と、上側となる第二の半導体チップ5bの接続のためのボンディングワイヤ9とが、上から見た場合に重合してしまい、ワイヤボンディング接続の外観検査を困難にさせる場合、さらに、下側となる第一の半導体チップ4の電極パッド6のピッチと上側となる第二の半導体チップ5bの電極パッド7のピッチとが整合しない場合などが生じる。 If, when the bonding wires 9 for connecting the second semiconductor chip 5b as the upper, will polymerize when viewed from above, to the difficult visual inspection of the wire bonding connection, further, a lower and it occurs when the first second of the pitch and the upper electrode pad 6 of the semiconductor chip 4 of a semiconductor chip 5b of the pitch of the electrode pads 7 made do not match. これらの物理的制約によって、半導体装置の組立を困難又は不可能にさせたり、ワイヤボンディング接続の信頼性維持に支障を来すという問題がある。 These physical constraints, or is difficult or impossible to assemble a semiconductor device, there is a problem that interferes with the maintaining reliability of wire bonding. 【0007】本発明は以上の従来技術における問題に鑑みてなされたものであって、配線板上に複数の半導体チップを積み重ねて搭載する場合に、組立可能な半導体チップの組み合わせを多様にすることができ、汎用の半導体チップを適用して様々な需要に低コストで応えることのできる半導体装置を提供することを課題とする。 [0007] The present invention was made in view of the problems in the above prior art, in case of mounting by stacking a plurality of semiconductor chips on a wiring board, that a variety of combinations of assemblable semiconductor chip It can be, it is an object to provide a semiconductor device capable of responding at a low cost general-purpose semiconductor chips applied to various demands. 【0008】 【課題を解決するための手段】前記課題を解決する本出願第1の発明は、配線板と、前記配線板に搭載されてワイヤボンディングされる第一の半導体チップと、第一の半導体チップの主面上に積み重ねられてワイヤボンディングされる第二の半導体チップとを備える半導体装置において、第一の半導体チップの前記主面上に絶縁部材を介して第一の半導体チップと絶縁された導電部材が設置され、前記導電部材は、第一の半導体チップの電極と第二の半導体チップの電極との間に延在する第二の半導体チップの外縁と、前記第一の半導体チップの電極との間に配置され、2以上のボンディングワイヤが接合可能に [0008] [Summary of the present application first invention for solving the above problems, a circuit board, a first semiconductor chip to be wire bonded are mounted on the wiring board, the first in the semiconductor device having stacked on the main surface of the semiconductor chip and the second semiconductor chip are wire-bonded, is insulated from the first semiconductor chip via an insulating member on the main surface of the first semiconductor chip and the conductive member is disposed, said conductive member includes an outer edge of the second semiconductor chip that extends between the first semiconductor chip electrode and the second semiconductor chip electrodes, the first semiconductor chip is arranged between the electrodes, two or more bonding wires to be joined
されてなり、前記導電部材から第一の半導体チップの電 Are made by electrodeposition of the first semiconductor chip from said conductive member
極側へ延設されるボンディングワイヤと前記導電部材と And the conductive member and the bonding wire which extends to the electrode side
の接合点が、前記延設の方向に見て、第一の半導体チッ Junction is, seen in the direction of the extension, the first semiconductor chip
プの互いに隣接する2つの電極のボンディングワイヤ接 Bonding wires contact each other adjacent two electrodes of the flop
合点の間に位置することを特徴とする半導体装置である。 A semiconductor device which is characterized in that located between consent. 【0009】ここで、配線板に搭載された第一の半導体チップは、配線板に直接接合される半導体チップに限らず、他の半導体チップなどの上に積み重ねられて配線板に搭載される半導体チップも該当する。 [0009] Here, the first semiconductor chip mounted on the wiring board is not limited to a semiconductor chip to be bonded directly to the wiring board, a semiconductor mounted on a wiring board being stacked on top of such another semiconductor chip chip is also applicable. すなわち本発明は3以上の半導体チップが配線板上に積み重なられて構成される半導体装置にも適用可能である。 That is, the present invention is also applicable to a semiconductor device composed of three or more semiconductor chips are Tsumikasanara on the wiring board. したがって本出願第1の発明の半導体装置によれば、第二の半導体チップ又は第二の半導体チップよりさらに上に積み重ねられる半導体チップ(以下、上チップという。)の電極と前記配線板の配線電極部とをボンディングワイヤにより電気的に接続する際に、上チップの電極と第一の半導体チップの主面上に設置された導電部材の一点とを一のボンディングワイヤにより電気的に接続し、さらに前記導電部材の他の一点に他のボンディングワイヤを電気的に接合することにより、上チップの電極と配線板の配線電極とを電気的に接続するボンディングワイヤが分割され、それぞれのボンディングワイヤを、一本のボンディングワイヤによりボンディングする場合より短くすることができる。 Accordingly, the present application according to the semiconductor device of the first invention, the second semiconductor chip or the second semiconductor chip further semiconductor chips stacked above (hereinafter, referred to as upper chip.) Of the electrode and the wiring electrode of the wiring board a Department when electrically connected by bonding wires, and one point of the installed conductive member on the main surface of the upper chip electrode and the first semiconductor chip are electrically connected with one of the bonding wires, further by other electrically bonded to another bonding wire to a point of the conductive member, the bonding wires for electrically connecting the wiring electrodes of the electrode of the upper chip wiring board is divided, each of the bonding wires, it can be shorter than when bonded by a single bonding wire. このように上チップの内部配線のためのボンディングワイヤを短くすることができるので、ボンディングワイヤの撓みを抑えることができ、撓んだボンディングワイヤが他のボンディングワイヤや半導体チップに接触し電気的にショートしてしまうという問題の発生を抑えることができるという利点がある。 Since it is possible to shorten the bonding wires for the internal wiring of the upper chip, it is possible to suppress the deflection of the bonding wire, it deflected bonding wire is in contact with the other bonding wires and the semiconductor chip electrically there is the advantage that it is possible to suppress the occurrence of the problem that a short circuit. すなわち、前記導電部材はボンディングワイヤの中継手段となる。 That is, the conductive member is the relay means of the bonding wire. 多数の半導体チップが積み重ねられている場合に、ボンディングワイヤを2以上の中継手段を介して3以上に分割し配線板の配線電極部に導くことは、必要に応じて行えばよい。 When the number of semiconductor chips are stacked, directing the bonding wire to the wiring electrode portions of the divided wiring board 3 than through two or more relay means it may be conducted as necessary. したがって導電部材の前記他の一点に接合されたボンディングワイヤの他端が配線板の配線電極部に直接接続されることは要件ではなく、さらに中継を1回以上繰り返した後、接続される構成も有効である。 Therefore the other end of the other bonding wires are bonded to one point of the conductive member is directly connected to the wiring electrode of the wiring board is not a requirement, after repeated further relayed more than once, also configured to be connected It is valid. 以上のことにより、本出願第1の発明の半導体装置によれば、 By the above, according to the semiconductor device according to the first aspect of the invention,
物理的な制約によりチップ電極が配線板の配線電極部から遠距離になってしまうような上チップを、そのチップサイズを設計変更することなくMCM、MCPに組み込むことができる。 The physical constraints on the chip that become far from the wiring electrode portion of the tip electrode wiring board, can be incorporated MCM, the MCP without changing the design of the chip size. ゆえに、配線板上に複数の半導体チップを積み重ねて搭載する場合に、組立可能な半導体チップの組み合わせを多様にすることができ、汎用の半導体チップを適用して様々な需要に低コストで応えることのできる半導体装置を提供することができるという利点がある。 Thus, in the case of mounting by stacking a plurality of semiconductor chips on a wiring board, a combination of assemblable semiconductor chip can be varied, to meet at low cost in a variety of demands by applying a general-purpose semiconductor chips there is an advantage that it is possible to provide a semiconductor device capable of. さらに、下側となる第一の半導体チップの接続の Further, the first semiconductor chip serving as a lower side of the connection
ためのボンディングワイヤと、上側となる第二の半導体 Bonding wires for a second semiconductor which is a upper side
チップの接続のためのボンディングワイヤとが、上から A bonding wire for a chip connection, from above
見た場合に重合することがなく、ワイヤボンディング接 Without polymerize when viewed, wire bonding contact
続の外観検査を容易に行うことができるという利点があ The advantage there of the connection of the visual inspection can be easily performed
る。 That. なお、前記導電部材は、中継が必要な上チップの電極の数に応じた数だけ設けられる。 Incidentally, the conductive member is provided by the number corresponding to the number of the relay is above the chip required electrode. 【0010】また本出願第2の発明は、配線板と、前記配線板に搭載されてワイヤボンディングされる第一の半導体チップと、第一の半導体チップの主面上に積み重ねられてワイヤボンディングされる第二の半導体チップとを備える半導体装置において、第一の半導体チップの前記主面に絶縁層を介して第一の半導体チップの他の構成物と絶縁された導電部材が形成され、前記導電部材は、 [0010] This application second invention comprises a wiring board, a first semiconductor chip to be wire bonded are mounted on the wiring board are stacked on a main surface of the first semiconductor chip is wire-bonded that in a semiconductor device and a second semiconductor chip, other constituents and insulated conductive member of the first semiconductor chip via an insulating layer on the main surface of the first semiconductor chip is formed, the conductive member,
第一の半導体チップの電極と第二の半導体チップの電極との間に延在する第二の半導体チップの外縁と、前記第一の半導体チップの電極との間に配置され、2以上のボンディングワイヤが接合可能にされてなり、前記導電部 And the outer edge of the second semiconductor chip that extends between the first semiconductor chip electrode and the second semiconductor chip electrode is disposed between the first semiconductor chip electrodes, two or more bonding wire is been bondable, the conductive portion
材から第一の半導体チップの電極側へ延設されるボンデ Bonde extending from wood to the electrode side of the first semiconductor chip
ィングワイヤと前記導電部材との接合点が、前記延設の Junction between the conductive member and Inguwaiya is, the extension
方向に見て、第一の半導体チップの互いに隣接する2つ As seen in the direction, two mutually adjacent first semiconductor chip
の電極のボンディングワイヤ接合点の間に位置することを特徴とする半導体装置である。 A wherein a is located between the bonding wire junction electrodes. 【0011】したがって本出願第2の発明の半導体装置によれば、本出願第1の発明の利点があるとともに、第一の半導体チップの主面に導電部材が形成される構成を採用するので、半導体のパターン形成プロセスを利用することにより、前記導電部材及び前記絶縁層を形成することができる。 [0011] Therefore, according to the semiconductor device of the present application the second invention, the is advantageous according to the first aspect of the invention, since employing the configuration in which conductive member is formed on the main surface of the first semiconductor chip, by using the semiconductor patterning process, it is possible to form the conductive member and the insulating layer. ゆえに、本発明を適用するにあたっての工数及び資材の増加負担を極めて小さく抑えることができるという利点がある。 Thus, there is an advantage that it is possible to suppress an increase burden of labor and materials in order to apply the present invention very small. さらに、下側となる第一の半導 Further, the first semiconductor to be lower
体チップの接続のためのボンディングワイヤと、上側と And bonding wires for the body chip connection, an upper
なる第二の半導体チップの接続のためのボンディングワ Bonding follower for the second semiconductor chip connection comprising
イヤとが、上から見た場合に重合することがなく、ワイ And hate, without having to polymerization when viewed from above, Wai
ヤボンディング接続の外観検査を容易に行うことができ It is possible to easily perform the visual inspection of the Ya bonding connection
るという利点がある。 There is an advantage of that. ただし、本出願第2の発明の半導体装置によれば、第一の半導体チップの設計段階から、 However, according to the semiconductor device of the present application the second invention, from the design stage of the first semiconductor chip,
第一の半導体チップの上にどのような上チップが積み重ねられるかを考慮する必要がある点や、このような導電部材が形成された第一の半導体チップを多種多様な上チップと組み合わせ可能にすることは簡単ではない点が難点となる。 How the above or chips are stacked need some point and consider such on the first semiconductor chip, a first semiconductor chip such conductive members are formed wide variety on the chip can be combined to the point is not easy to become a drawback. 次に、かかる難点を払拭可能な技術として、 Then, as a possible dispel technology such difficulties,
本出願第3の発明の半導体装置を開示する。 It discloses a semiconductor device of the present application the third invention. 【0012】すなわち本出願第3の発明は、本出願第1 [0012] The present application third aspect, the present application first
の発明の半導体装置において、前記絶縁部材をテープ材とすることを特徴とする。 In the semiconductor device of the invention is characterized in that the insulating member and the tape. 【0013】したがって本出願第3の発明の半導体装置によれば、銅箔等を前記導電部材として絶縁テープ材上にパターン形成し、かかるテープ材を第一の半導体チップの前記主面上に貼付することにより、本出願第1の発明の利点が得られる。 [0013] Accordingly, the present application, according to the third semiconductor device of the present invention, a copper foil pattern formed on the insulating tape material as the conductive member, affixed to such tape material on the major surface of the first semiconductor chip by, advantages according to the first aspect of the invention is obtained. それとともに、上下に積層配置される半導体チップの組み合わせが決定した後に、かかる特定の組み合わせ毎に、テープを設計することで、第一の半導体チップの設計段階から、第一の半導体チップの上にどのような上チップが積み重ねられるかを考慮する必要がなく、多種多様な組み合わせの半導体チップをワイヤボンディング可能にする。 At the same time, after the combination of the semiconductor chip has a vertical stack is determined, according to each particular combination, to design a tape, from the design stage of the first semiconductor chip, on the first semiconductor chip what it is not necessary to consider whether the upper chip are stacked such, that a wide variety of combinations of the semiconductor chip enable wire bonding. また、テープ材という極薄部材を選択したことにより、ワイヤボンディング接続時に、キャピラリツール、ウエッジツール等のワイヤボンディングツールの先端が前記絶縁部材や前記導電部材に接触する可能性を抑えることができる。 Further, by selecting the ultra-thin member of tape material, the wire bonding connection, a capillary tool, the tip of the wire bonding tool, such as a wedge tool can be suppressed can come into contact with the insulating member and the conductive member. 言い換えれば、ワイヤボンディングツールの先端が前記絶縁部材や前記導電部材に接触することを防止するためにとるべきマージンを小さくすることができる。 In other words, it is the tip of the wire bonding tool to reduce the margin to be taken in order to prevent contact with the insulating member and the conductive member. 前記絶縁部材はテープ材に限られないが、あまり肉厚な部材を選択するとかかるマージンを大きくとらなければならなくなる。 The insulating member is not limited to the tape material, it will have to be taken large margin according Selecting too thick member. 以上のことにより、配線板上に複数の半導体チップを積み重ねて搭載する場合に、組立可能な半導体チップの組み合わせを多様にすることができ、汎用の半導体チップをいかなる設計変更も施すことなく、適用して様々な需要に低コストで応えることのできる半導体装置を提供することができるという利点がある。 By the above, the case of mounting by stacking a plurality of semiconductor chips on a wiring board, a combination of assemblable semiconductor chip can be varied, without performing any design changes to general semiconductor chips, applied there is an advantage that it is possible to provide a semiconductor device capable of responding at a low cost in a variety of demands with. 【0014】また本出願第4の発明は、本出願第1の発明、本出願第2の発明又は本出願第3の発明の半導体装置において、第一の半導体チップの電極に接合されるボンディングワイヤの前記配線板への投影と前記導電部材から第一の半導体チップの電極側へ延設されるボンディングワイヤの前記配線板への投影とが所定間隔で乖離するか又は一の共有点を有するように、前記導電部材から第一の半導体チップの電極側へ延設されるボンディングワイヤと前記導電部材との接合点が配置されてなることを特徴とする。 [0014] This application fourth invention, in the semiconductor device according to the first aspect of the invention, the present application the second invention or the application third invention, the bonding wire is bonded to the electrode of the first semiconductor chip so that the projection of the said conductive member and the projection to the wiring board to the circuit board of the bonding wire which extends to the electrode side of the first semiconductor chip has a common point of either or one deviating at predetermined intervals in, wherein the junction between the conductive member and the bonding wires extending from the conductive member to the electrode side of the first semiconductor chip is disposed. 【0015】したがって本出願第4の発明の半導体装置によれば、下側となる第一の半導体チップの接続のためのボンディングワイヤと、上側となる第二の半導体チップの接続のためのボンディングワイヤとが、上から見た場合に重合することがなく、ワイヤボンディング接続の外観検査を容易に行うことができるという利点がある。 [0015] Therefore, according to the semiconductor device of the present application the fourth invention, the bonding wire for a bonding wire for connecting the first semiconductor chip serving as a lower side, of the second semiconductor chip serving as upper connection DOO is, without which polymerize when viewed from above, there is an advantage that the visual inspection of the wire bonding connection can be easily performed.
なお、所定間隔で乖離する場合とは、2つのボンディングワイヤの前記配線板への投影である2つの線分が共有点を持たない場合をいい、一の共有点を有する場合とは、かかる2の線分が平行でなく、1点で交わる場合をいう。 Note that the case of divergence at predetermined intervals, two line segments are projected to the wiring board of the two bonding wires refers to a case where no common point, the case of having a common point one may take 2 line segment is not parallel, refers to the case intersect at one point. 【0016】また本出願第5の発明は、 配線板と、前 [0016] This application fifth invention, a wiring board, before
記配線板に搭載されてワイヤボンディングされる第一の It is mounted on a serial wiring board first, which are wire-bonded
半導体チップと、第一の半導体チップの主面上に積み重 A semiconductor chip, a heavy loading on the main surface of the first semiconductor chip
ねられてワイヤボンディングされる第二の半導体チップ Crafted and second semiconductor chips being wire-bonded
とを備える半導体装置において、第一の半導体チップの A semiconductor device comprising bets, the first semiconductor chip
前記主面上に絶縁部材を介して第一の半導体チップと絶 Absolute and the first semiconductor chip via an insulating member on the main surface
縁されてた設置される導電部材と、第一の半導体チップ A conductive member to be installed has been an edge, a first semiconductor chip
の前記主面に絶縁層を介して第一の半導体チップの他の The main surface to the other of the first semiconductor chip via an insulating layer
構成物と絶縁されて形成される導電部材との少なくとも At least between the conductive member formed construct and is insulated
一方の導電部材を備え、当該導電部材は、第一の半導体 With one of the conductive member, the conductive member, a first semiconductor
チップの電極と第二の半導体チップの電極との間に延在 Extending between the tip electrode and the second semiconductor chip electrodes
する第二の半導体チップの外縁と、前記第一の半導体チ And the outer edge of the second semiconductor chip, said first semiconductor switch
ップの電極との間に配置され、2以上のボンディングワ Tsu is disposed between the flop of the electrode, two or more bonding follower
イヤが接合可能にされてなり、前記導電部材から第一の半導体チップの電極側へ延設されるボンディングワイヤと前記導電部材との接合点が、前記延設の方向に見て、 Ear is being permit bonding, the junction of the bonding wire and the conductive member extending from the conductive member to the electrode side of the first semiconductor chip, as seen in the direction of the extension,
第一の半導体チップの互いに隣接する2つの電極のボンディングワイヤ接合点の間に位置し、前記導電部材のう Located between the bonding wire junction together two adjacent electrodes of the first semiconductor chip, said conductive member
ち一の導電部材が前記配線板に備えられた一定の配列方 Constant array direction in which one of the conductive members Chi is provided on the wiring board
向を持つ配線電極部群のうち一の配線電極部に電気的に Electrically to one of the wiring electrode portions of the wiring electrode portion group having the direction
接続され、前記導電部材から第一の半導体チップの電極 Are connected, the electrode of the first semiconductor chip from said conductive member
側へ延設されるボンディングワイヤと前記導電部材との A bonding wire is extended to the side of said conductive member
接合点の位置が、前記導電部材から第二の半導体チップ Position of the junction point, the second semiconductor chip from said conductive member
側へ延設されるボンディングワイヤと前記導電部材との A bonding wire is extended to the side of said conductive member
接合点に対して、前記配列方向であって前記一の配線電 The bonding points, the one wiring conductive a said arrangement direction
極部に近づく方向に変位していることを特徴とする半導 Semiconductors, characterized in that it is displaced in a direction approaching the pole
体装置である。 It is a body apparatus. 【0017】したがって本出願第5の発明の半導体装置によれば、下側となる第一の半導体チップの接続のためのボンディングワイヤと、上側となる第二の半導体チップの接続のためのボンディングワイヤとが、上から見た場合に重合することがなく、ワイヤボンディング接続の外観検査を容易に行うことができるという利点がある。 According to the semiconductor device of [0017] Accordingly, the present application fifth invention, the bonding wire for a bonding wire for connecting the first semiconductor chip serving as a lower side, of the second semiconductor chip serving as upper connection DOO is, without which polymerize when viewed from above, there is an advantage that the visual inspection of the wire bonding connection can be easily performed.
また、前記導電部材から第二の半導体チップ側へ延設さ Also, it extended of from the conductive member to the second semiconductor chip side
れるボンディングワイヤには、上チップの電極又は上チ The bonding wires, the upper tip electrode or Uechi
ップ上に設置(形成を含む)された中継手段たる導電部 Tsu installed on the flop (including formation) has been relay means serving conductive portion
材と前記導電部材とを電気的に接続するボンディングワ Bonding word for electrically connecting the conductive member and the timber
イヤが該当する。 Hate is applicable. したがって、上チップから配線板に備 Therefore, Bei from top chip on a wiring board
えられた配線電極部までの配線が、前記導電部材によっ Wiring to the obtained wiring electrode portion, depending on the conductive member
て中継されるとともに、その配線経路がこの導電部材に With relayed Te, the wiring route on the conductive member
よって配線電極部群の配列方向であって前記一の配線電 Thus the one wire electric an arrangement direction of the wiring electrode portion group
極部に近づく方向に変位するので、各ボンディングワイ Since displaced in a direction approaching the pole, each bonding wire
ヤを短くすることができ、配線板の配線電極部へのワイ It is possible to shorten the Ya Wai to wiring electrodes of the wiring board
ヤボンディングを可能にし、ワイヤボンディングの作業 Enabling Ya bonding, wire bonding work
性・信頼性を向上させることができるという利点があ Advantage there that it is possible to improve the sexual and reliability
り、これにより組立可能な半導体チップの組み合わせを Ri, thereby a combination of assemblable semiconductor chip
さらに多様にすることができるという利点がある。 There is an advantage that can be further diversified. 【0018】また本出願第6の発明は、本出願第1の発明から本出願第4の発明のうちいずれか一の発明の半導体装置において、前記導電部材のうち一の導電部材が前記配線板に備えられた一定の配列方向を持つ配線電極部群のうち一の配線電極部に電気的に接続され、前記導電部材から第一の半導体チップの電極側へ延設されるボンディングワイヤと前記導電部材との接合点の位置が、前記導電部材から第二の半導体チップ側へ延設されるボンディングワイヤと前記導電部材との接合点に対して、前記配列方向であって前記一の配線電極部に近づく方向に変位していることを特徴とする。 [0018] This application sixth invention, in the semiconductor device of any one of the invention of the present application fourth inventions according to the first aspect of the invention, the wiring board one conductive member of the conductive member It is electrically connected to the one wiring electrode portions of the wiring electrode portion group with a constant arrangement direction provided in said conductive bonding wires extending from the conductive member to the electrode side of the first semiconductor chip position of the junction of the member, the conductive member and the bonding wire which extends to the second semiconductor chip side of the junction of said conductive member, said one wiring electrode portion a said arrangement direction characterized in that it displaced toward the. 【0019】前記導電部材から第二の半導体チップ側へ延設されるボンディングワイヤには、上チップの電極又は上チップ上に設置(形成を含む)された中継手段たる導電部材と前記導電部材とを電気的に接続するボンディングワイヤが該当する。 [0019] bonding wires extending from the conductive member to the second semiconductor chip side, placed over the chip electrodes or above on a chip (including formation) has been relay means serving conductive member and the conductive member bonding wires corresponds to electrically connect. したがって本出願第6の発明の半導体装置によれば、上チップから配線板に備えられた配線電極部までの配線が、前記導電部材によって中継されるとともに、その配線経路がこの導電部材によって配線電極部群の配列方向であって前記一の配線電極部に近づく方向に変位するので、各ボンディングワイヤを短くすることができ、配線板の配線電極部へのワイヤボンディングを可能にし、ワイヤボンディングの作業性・信頼性を向上させることができるという利点があり、これにより組立可能な半導体チップの組み合わせをさらに多様にすることができるという利点がある。 Therefore, according to the semiconductor device of the present application sixth invention, the wiring from the upper tip to a wiring electrode portion provided on the circuit board, while being relayed by the conductive member, the wiring route wiring electrodes by the conductive members since a direction of arrangement of the parts groups displaced in a direction approaching the wire electrode portion of the one, it is possible to shorten the bonding wires, to allow wire bonding to the wiring electrode of the wiring board, the wire bonding work There is the advantage that it is possible to improve the sexual and reliability, thereby there is an advantage that it is possible to more diverse combinations assemblable semiconductor chip. 【0020】また本出願第7の発明は、本出願第5又は [0020] This application seventh invention, the present application fifth or
第6の発明の半導体装置において、前記一の導電部材を少なくとも1つ含む2つの導電部材が前記配線電極部群のうちの各一の配線電極部にそれぞれ電気的に接続され、前記2つの導電部材からそれぞれ第二の半導体チップ側へ延設されるボンディングワイヤと前記2つの導電部材との各接合点の互いの位置関係と、前記2つの導電部材からそれぞれ第一の半導体チップの電極側へ延設されるボンディングワイヤと前記2つの導電部材との各接合点の互いの位置関係とが、前記配列方向について逆であることを特徴とする。 In the sixth semiconductor device of the present invention, which is connected one conductive member to the wiring electrodes of each one of the at least one includes two conductive members the wiring electrode portion group, respectively electrically, the two conductive and mutual positional relationship between the junction of the bonding wire and the two conductive members which are extended respectively to the second semiconductor chip side from member, the two conductive members to each electrode of the first semiconductor chip and mutual positional relationship between the junction of the bonding wire and the two conductive members extending, characterized in that the reverse for the arrangement direction. 【0021】前記(本出願第5又は第6の発明に記載の)一の導電部材を少なくとも1つ含むとしているのは、2つの導電部材のうち少なくとも1つの導電部材について、第一の半導体チップの電極側へ延設されるボンディングワイヤとの接合点の位置が、第二の半導体チップ側へ延設されるボンディングワイヤとの接合点に対して、前記配列方向であって前記一の配線電極部に近づく方向に変位しているということが要件となるからである。 [0021] For at least one conductive member of said (this application fifth or according to a sixth aspect of) is to have to include at least one of an electrically conductive member, two conductive members, a first semiconductor chip the position of the junction of the bonding wire which extends to the electrode side, the second against the junction of the bonding wire which extends to the semiconductor chip side, the one wire electrode to a said arrangement direction it is because is the requirement that is displaced toward the part. したがって、上チップの一の電極から配線板の一の配線電極部への直線経路と、上チップの他の電極から配線板の他の配線電極部への直線経路とが交差する場合に、本出願第7の発明の半導体装置を適用することにより、中継手段たる前記導電部材によって、かかる交差(クロスボンディング)を回避することができ、上チップのワイヤボンディングを可能にするという利点があり、これにより組立可能な半導体チップの組み合わせをさらに多様にすることができるという利点がある。 Therefore, when the straight line path from one electrode of the upper chip to the one wiring electrode portions of the wiring board, where the straight path from other electrodes on the chip to another wiring electrode portions of the wiring board intersect, the by applying the semiconductor device of application No. 7 of the invention, the relay means serving said conductive member, it is possible to avoid such cross (cross bonding), has the advantage of allowing wire bonding on the chip, which there is an advantage that it is possible to more diverse combinations assemblable semiconductor chip by. 「2 "2
つの導電部材が前記配線電極部群のうちの各一の配線電極部にそれぞれ電気的に接続され、」とは、2つの導電部材のうち一の導電部材が配線板に備えられた一定の配列方向を持つ配線電極部群のうち一の配線電極部に電気的に接続され、かつ、2つの導電部材のうち他の導電部材が同一の配線電極部群のうち一の配線電極部に電気的に接続されるということである。 One of the conductive members are electrically connected to the wiring electrodes of each one of the wiring electrode portion groups, "and the two fixed sequence one conductive member is provided in the wiring board of the conductive members is electrically connected to the one wiring electrode portions of the wiring electrode portion group having the direction and electrically to one of the wiring electrode portions of the two conductive other conductive members is the same wiring electrode part group of member is that is connected to. 「前記配列方向」とは、配線電極部群の配列方向をいう。 By "the arrangement direction" refers to the arrangement direction of the wiring electrode portion group. 「前記2つの導電部材からそれぞれ第二の半導体チップ側へ延設されるボンディングワイヤと前記2つの導電部材との各接合点の互いの位置関係と、前記2つの導電部材からそれぞれ第一の半導体チップの電極側へ延設されるボンディングワイヤと前記2つの導電部材との各接合点の互いの位置関係とが、前記配列方向について逆である」とは、2つの導電部材のうち一の導電部材から第二の半導体チップ側へ延設されるボンディングワイヤとこの一の導電部材との接合点を点S1とし、この一の導電部材から第一の半導体チップの電極側へ延設されるボンディングワイヤとこの一の導電部材との接合点を点G1とし、2つの導電部材のうち他の導電部材から第二の半導体チップ側へ延設されるボンディングワイヤとこの他の導電部材との接 "The two conductive members and mutual positional relationship between the junction of the bonding wire and the two conductive members which are respectively extended to the second semiconductor chip side, respectively first semiconductor from said two conductive members and mutual positional relationship of the junction between the bonding wire and the two conductive members which are extended to the electrode side of the chip, said to be a reverse "the arrangement direction, one conductive one of the two conductive members the junction of the bonding wire which extends from the member to the second semiconductor chip side and the one conductive member and a point S1, the bonding extending from the first conductive member to the electrode side of the first semiconductor chip the junction of the wire and the one conductive member and a point G1, contact of the bonding wires extending from the other conductive member to the second semiconductor chip side of the two conductive members and the other conductive member 点を点S2とし、この他の導電部材から第一の半導体チップの電極側へ延設されるボンディングワイヤとこの他の導電部材との接合点を点G2とするとき、点S1を始点とし、点S2を終点とするベクトルの配線電極部群の配列方向の成分と、点G1を始点とし、点G2を終点とするベクトルの配線電極部群の配列方向の成分とが逆方向であることをいう。 To the point and the point S2, and the junction point of the bonding wire which extends from the other conductive members to the electrode side of the first semiconductor chip and the other conductive member when a point G2, point S1 and the starting point, the arrangement direction of the component of the wiring electrode portion group of vectors point S2 and the end point, that is starting from the point G1, and the arrangement direction of component of the wiring electrode portion group of vectors point G2 and ending a reverse Say. 【0022】また本出願第8の発明は、本出願第7の発明の半導体装置において、前記2つの導電部材を第二の絶縁部材を介して立体交差させてなることを特徴とする。 [0022] This application eighth invention, in the semiconductor device of the present application seventh invention, the two conductive members is three-dimensionally intersect through the second insulating member, characterized by comprising. 【0023】したがって、一層形成では絶縁性の問題により前記導電部材のパターンの引き回しが困難となる場合においても、本出願第8の発明の半導体装置によれば、第二の絶縁部材を介して二層以上に導電部材を形成し、立体交差させるので、ボンディングワイヤの中継手段たる導電部材の引き回しの自由度が増加するという利点があり、これにより組立可能な半導体チップの組み合わせをさらに多様にすることができるという利点がある。 [0023] Thus, even if the routing of the pattern of the conductive member by problems insulation becomes difficult in more forms, according to the semiconductor device of the invention of the present application eighth, through the second insulating member two a conductive member formed over the layer, since the three-dimensionally intersect, there is an advantage that the degree of freedom of the routing of the bonding wires of the relay means serving conductive member is increased, thereby be made more diverse combinations assemblable semiconductor chip there is an advantage in that it is. 【0024】また本出願第9の発明は、本出願第5又は [0024] This application ninth invention, the Applicant fifth or
第6の発明の半導体装置において、前記一の導電部材を少なくとも1つ含む複数の導電部材が前記配線電極部群のうちの各一の配線電極部にそれぞれ電気的に接続され、前記複数の導電部材からそれぞれ第二の半導体チップ側へ延設されるボンディングワイヤと前記複数の導電部材との各接合点の配列ピッチより、前記複数の導電部材からそれぞれ第一の半導体チップの電極側へ延設されるボンディングワイヤと前記複数の導電部材との各接合点の配列ピッチの方が、前記配線電極部群の配列ピッチに整合していることを特徴とする。 In the sixth semiconductor device of the present invention, which is connected one conductive member to the wiring electrodes of each one of the at least one comprises a plurality of conductive members said wire electrode portion group, respectively electrically, wherein the plurality of conductive than the arrangement pitch of the junctions between the bonding wire and the plurality of conductive members extending respectively to the second semiconductor chip side of a member, extending from said plurality of conductive members to the electrode side of the respective first semiconductor chip towards the array pitch of the junctions between the bonding wire and the plurality of conductive members being, characterized in that aligned with the array pitch of the wiring electrode portion group. 【0025】前記(本出願第5又は第6の発明に記載の)一の導電部材を少なくとも1つ含むとしているのは、複数の導電部材のうち少なくとも1つの導電部材について、第一の半導体チップの電極側へ延設されるボンディングワイヤとの接合点の位置が、第二の半導体チップ側へ延設されるボンディングワイヤとの接合点に対して、前記配列方向であって前記一の配線電極部に近づく方向に変位しているということが要件となるからである。 [0025] The of the (Applicants fifth or sixth according to the invention of) one conductive member is set to at least one, for at least one conductive member of the plurality of conductive members, a first semiconductor chip the position of the junction of the bonding wire which extends to the electrode side, the second against the junction of the bonding wire which extends to the semiconductor chip side, the one wire electrode to a said arrangement direction it is because is the requirement that is displaced toward the part. 上下に積層配置される半導体チップの配列ピッチが互いに整合しない場合には、配線板の配線電極部の配列ピッチは最下部の半導体チップの電極の配列ピッチに合わされて構成される。 When the arrangement pitch of the semiconductor chip has a vertical stack do not match each other, the arrangement pitch of the wiring electrodes of the wiring board is configured tuned to the arrangement pitch of the bottom of the semiconductor chip electrodes. その場合、上チップの電極の配列ピッチが配線板に備えられた配線電極部の配列ピッチに整合しないこととなる。 In that case, so that the arrangement pitch of the upper tip electrodes are not aligned with the arrangement pitch of the wiring electrode portions provided in the wiring board. しかし本出願第9の発明の半導体装置によれば、上チップの電極の配列ピッチが配線板に備えられた配線電極部の配列ピッチに整合しない場合であっても、上チップから配線電極部までの配線が、前記導電部材によって中継されるとともに、その配線経路がこの導電部材によって配線電極部群の配列ピッチに整合されていくので、各ボンディングワイヤを短くすることができ、配線板の配線電極部へのワイヤボンディングを可能にし、ワイヤボンディングの作業性・信頼性を向上させることができるという利点があり、これにより組立可能な半導体チップの組み合わせをさらに多様にすることができるという利点がある。 However, according to the semiconductor device of the present application ninth invention, even if the arrangement pitch of the upper tip electrodes are not aligned with the arrangement pitch of the wiring electrode portion provided on the circuit board, from above the chip to the wiring electrode portions together with wiring, are relayed by the conductive member, since the wiring path is gradually matched to the arrangement pitch of the wiring electrode portion group by the conductive member, it is possible to shorten the bonding wires, wiring electrodes for wiring board enables wire bonding to parts, there is the advantage that it is possible to improve the workability and reliability of the wire bonding, thereby there is an advantage that it is possible to more diverse combinations assemblable semiconductor chip. 【0026】 【発明の実施の形態】以下に本発明の実施の形態の半導体装置につき図面を参照して説明する。 [0026] DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS With reference to the drawings semiconductor device according to the embodiment of the present invention will be described. 【0027】実施の形態1 まず、本発明の実施の形態1の半導体装置につき、図1 Firstly the first embodiment, per a semiconductor device of the first embodiment of the present invention, FIG. 1
を参照して説明する。 With reference to the description. 図1は本発明の実施の形態1の半導体装置を示す半身断面図(a)及び半身平面図(b) Figure 1 is half-body cross-sectional view showing a semiconductor device of the first embodiment of the present invention (a) and half-body plan view (b)
である。 It is. 【0028】図1に示すように、実施の形態1の半導体装置は、基板1上に第一の半導体チップ4がダイボンドされ、さらに、第一の半導体チップ4の主面上に第二の半導体チップ5bが積み重ねられてダイボンディングされている。 As shown in FIG. 1, a semiconductor device of the first embodiment, the first semiconductor chip 4 is die-bonded on the substrate 1, further the second semiconductor on the main surface of the first semiconductor chip 4 are die-bonded to the chip 5b are stacked. このとき、第二の半導体チップ5bは、第一の半導体チップ4の主面上の縁部に形成された電極パッド6を含む一定の領域を除く第一の半導体チップ4の主面上の領域に接合しており、電極パッド6を含む一定の領域が露出している。 At this time, the second semiconductor chip 5b, the first region on the main surface of the semiconductor chip 4 with the exception of certain areas including the electrode pad 6 formed on the edge portion on the main surface of the first semiconductor chip 4 It is joined to a constant region including the electrode pad 6 is exposed. 第二の半導体チップ5bもワイヤボンディング用の電極パッド7を縁部に有する。 Also the second semiconductor chip 5b having electrode pads 7 for wire bonding to the edge. 電極パッド6は基板1上に形成された配線の電極部たる配線電極部2にボンディングワイヤ8によって電気的に接続される。 Electrode pads 6 are electrically connected by a bonding wire 8 to the electrode portion serving as the wiring electrode portions 2 of the wiring formed on the substrate 1. 配線電極部2は、基板1上に形成された配線及び、基板1内に形成された多層配線層によって外部端子たる半田ボール3と導通している。 Wiring electrode section 2, the wiring formed on the substrate 1 and, is electrically connected to the serving external terminal solder balls 3 by the multilayer wiring layer formed in the substrate 1. 【0029】実施の形態1の半導体装置は、従来の半導体装置102(図6(b)参照)と同様に、第二の半導体チップ5bが第一の半導体チップ4の縁から必要以上かつワイヤボンディングの許容限度を超えて遠のいている。 [0029] The semiconductor device of Embodiment 1, similarly to the conventional semiconductor device 102 (see FIG. 6 (b)), the second semiconductor chip 5b need more and wire bonding from the edge of the first semiconductor chip 4 and Tonoi beyond the permissible limit. すなわち、第一の半導体チップ4をワイヤボンディング可能にするために必要な電極パッド6を含む一定の領域以上の領域をあけ、さらに1本のボンディングワイヤによるワイヤボンディングの許容限度を超えて第二の半導体チップ5bの電極パッド7が配線電極部2から遠距離に配置されている。 That is, at a certain region or more regions including the electrode pads 6 necessary for the first semiconductor chip 4 allows wire bonding, yet one of the bonding wires by wire bonding acceptable limits Beyond second electrode pads 7 of the semiconductor chip 5b are arranged in far distance from the wiring electrode unit 2. 【0030】しかし、実施の形態1の半導体装置には、 [0030] However, in the semiconductor device of the first embodiment,
電極パッド6と電極パッド7との間に延在する第二の半導体チップ5bの外縁30と、電極パッド6との間の第一の半導体チップ4の主面上に絶縁テープ材10を介して第一の半導体チップ4と絶縁された導電部材11が設置されている。 Through the outer edge 30 of the second semiconductor chip 5b extending between the electrode pad 6 and the electrode pad 7, the first insulating tape 10 on the main surface of the semiconductor chip 4 between the electrode pads 6 conductive member 11 is provided which is insulated from the first semiconductor chip 4. すなわち、上面に導電部材11が形成された絶縁テープ材10が第一の半導体チップ4の主面上に貼付されている。 That is, the conductive member 11 insulating tape 10 which is formed is attached on the main surface of the first semiconductor chip 4 on the top surface. そして、電極パッド7と導電部材1 Then, the electrode pads 7 and the conductive member 1
1との間にボンディングワイヤ9aが接続され、導電部材11と配線電極部2との間にボンディングワイヤ9b Are bonding wires 9a is connected between the 1, bonding wires 9b between the conductive member 11 and the wiring electrode part 2
が接続されている。 There has been connected. すなわち、第二の半導体チップ5b That is, the second semiconductor chip 5b
の電極パッド7はボンディングワイヤ9a、9bと導電部材11によって、基板1上の配線電極部2に電気的に接続されている。 Electrode pads 7 of the bonding wires 9a, by 9b and the conductive member 11 is electrically connected to the wiring electrodes 2 on the substrate 1. したがって、実施の形態1の半導体装置は、1本のボンディングワイヤによるワイヤボンディングの許容限度を超えて第二の半導体チップ5bの電極パッド7が配線電極部2から遠距離に配置されているが、導電部材11によってボンディングワイヤが中継され、2本のボンディングワイヤ9a、9b及び導電部材11によって第二の半導体チップ5bのワイヤボンディングを可能にしている。 Accordingly, the semiconductor device of the first embodiment, the electrode pads 7 of the second semiconductor chip 5b exceeds the allowable limit for wire bonding according to one of the bonding wires are arranged in the long distance from the wiring electrode portion 2, bonding wire is relayed by the conductive member 11, two bonding wires 9a, and enables the wire bonding of the second semiconductor chip 5b by 9b and the conductive member 11. 実施の形態1の半導体装置によれば、2本のボンディングワイヤ9a、9bに分割したことにより、ボンディングワイヤの長さを短くしたので、ボンディングワイヤの撓みを抑え、撓んだボンディングワイヤがボンディングワイヤ8や第一の半導体チップ4に接触し電気的にショートしてしまうということがない。 According to the semiconductor device of the first embodiment, two bonding wires 9a, by divided into 9b, since the shorter the length of the bonding wire, suppress the deflection of the bonding wire, the bonding wire deflected the bonding wire is not that 8 and comes into contact with electrically shorted to the first semiconductor chip 4. 【0031】なお、絶縁テープ材としてはポリイミドテープ等を用い、テープ上に導電部材として銅箔パターン等を形成することにより実施可能である。 [0031] As the insulating tape with a polyimide tape or the like, can be implemented by forming a copper foil pattern or the like as a conductive member on the tape. 電極パッド6 Electrode pad 6
の端から絶縁テープ材10の端まで間隔及び絶縁テープ材10の端から第二の半導体チップ5bの外縁までの間隔は、キャピラリツール、ウエッジツール等のワイヤボンディングツールの先端がテープ材10又は第二の半導体チップ5b端面に接触することを防止するためのマージンとして設けておく。 The distance from the edge of the end interval and the insulating tape 10 to the insulating tape 10 from the edge to the outer edge of the second semiconductor chip 5b, capillary tool, tip tape 10 or the wire bonding tool, such as a wedge tool preferably provided as a margin for preventing contact with the second semiconductor chip 5b facet. なお、ボンディングされたワイヤの高さを所定のループ高さに確保するため、ワイヤボンディングツールをボンディングワイヤの延設方向と逆方向に一旦リバース動作させ、ワイヤを形成する技術を採用している。 In order to ensure the height of the bonded wires to the predetermined loop height, the wire bonding tool temporarily reverse-operated extension direction opposite to the direction of the bonding wires, employs a technique for forming a wire. この場合、かかるマージンとして、チップマウントの位置精度誤差のためのマージンのみならず、ワイヤボンディングツールのリバース動作マージンをも考慮する必要がある。 In this case, as such a margin, not only the margin for the positional precision error of the chip mounting, it is necessary to consider the reverse operation margin of the wire bonding tool. 現在の技術でかかるマージンの値は、ワイヤボンディングツールのリバース動作マージンとして0.4mm、チップマウントの位置精度誤差として、0.15mmとし、計0.55mm程度とする必要がある。 The value of such a margin in the current technology, 0.4 mm as a reverse operation margin of the wire bonding tool, as the position accuracy error of the chip mounting, and 0.15 mm, is required to be a total of about 0.55 mm. また、導電部材11に2以上のボンディングワイヤを接合可能にするには、ボンディングパッドとなる面を導電部材11に2以上設ける必要がある。 Further, to enable joining of two or more bonding wires to the conductive member 11, it is necessary to provide a surface to be the bonding pad to the conductive member 11 2 or more. 現在の技術でボンディングパッドの面積には、1ボンディングパッドにつき0.1mm四方の面積が必要となる。 The area of ​​the bonding pads in current technology requires an area of ​​0.1mm square per bonding pad. したがって、実施の形態1の半導体装置において、電極パッド6の端から第二の半導体チップ5bの外縁までの間隔は、現在の技術で、0.55+0.2+0.55= Accordingly, in the semiconductor device of the first embodiment, the distance from the edge of the electrode pad 6 to the outer edge of the second semiconductor chip 5b, with current technology, 0.55 + 0.2 + 0.55 =
1.30mm程度必要となる。 It needs to become the order of 1.30mm. 1.30mm程度のマージンを第一の半導体チップ4上の相対する両側の外縁部にとることができる場合には、本発明における中継手段を両側の外縁部に設けることができる。 A margin of about 1.30mm if it can take the outer edge of the opposite sides of the first semiconductor chip 4 can be provided with relay means in the present invention on both sides of the outer edge. 1.30mm程度のマージンを第一の半導体チップ4上の相対する両側の外縁部にとることができない場合であって、片側の外縁部にのみとることができるときには、本発明における中継手段を片側の外縁部に設けることができる。 A margin of about 1.30mm in a case where the first can not take the opposite sides of the outer edge portion of the semiconductor chip 4, when it can take on only one side of the outer edge, the relay unit of the present invention on one side It may be provided on the outer edge. 必要以上にマージンがとれる場合には、導電部材11を0.2 If the margin can be taken in more than necessary, the conductive member 11 0.2
mm以上に長尺に形成し、ボンディングワイヤが長くなるのを防ぐと良い。 Above is formed in a long mm, it may prevent the bonding wire becomes longer. なお、第2の半導体チップ5bを第1の半導体チップ4の中央に配置したときには、導電部材11を第1の半導体チップ4の4辺のうち少なくとも2辺に設ければよい。 Note that when placing the second semiconductor chip 5b in the center of the first semiconductor chip 4 may be provided with a conductive member 11 in at least two sides of the four sides of the first semiconductor chip 4. また、第2の半導体チップ5bを第1の半導体チップ4の1辺に片寄って配置したときには、導電部材11を第1の半導体チップ4の4辺のうち少なくとも1辺に設け、他方の辺は従来と同様のボンディングを採用してもよい。 Further, when the second semiconductor chip 5b arranged offset to one side of the first semiconductor chip 4 is provided with a conductive member 11 on at least one side of the four sides of the first semiconductor chip 4, the other side it may be employed similar to the conventional bonding. さらに、図1には、第1の半導体チップ4と第2の半導体チップ5bの電極パッド6、7を同一の配線電極部2に接続した例を示すが、図2のA部に示すように別々の配線電極部2に接続してもよい。 Further, in FIG. 1 shows an example of connecting the first semiconductor chip 4 electrode pads 6 and 7 of the second semiconductor chip 5b in the same wiring electrode portion 2, as shown in part A of FIG. 2 separate may be connected to the wiring electrode section 2. 【0032】実施の形態2 次ぎに本発明の実施の形態2の半導体装置につき図2を参照して説明する。 [0032] will be described with reference to FIG. 2 per semiconductor device according to a second embodiment of the present invention to the next second embodiment. 図2は本発明の実施の形態2の半導体装置を示す半身断面図(a)及び半身平面図(b)である。 Figure 2 is a half-length cross-sectional view showing a semiconductor device according to a second embodiment of the present invention (a) and half-body plan view (b). 【0033】図2に示すように、実施の形態2の半導体装置の基本構成は実施の形態1の半導体装置と同じであるが、テープ材は設置せずに、電極パッド6と電極パッド7との間に延在する第二の半導体チップ5bの外縁3 As shown in FIG. 2, although the basic configuration of a semiconductor device of the second embodiment is the same as the semiconductor device of the first embodiment, without the tape material the installation, the electrode pads 6 and the electrode pads 7 the outer edge 3 of the second semiconductor chip 5b extending between the
0と、電極パッド6との間の第一の半導体チップ4の主面に絶縁層(図示せず)を介して第一の半導体チップ4 0, the first semiconductor chip 4 through the first main surface in the insulating layer of the semiconductor chip 4 between the electrode pad 6 (not shown)
の他の構成物と絶縁された導電部材12が形成されている点で異なる。 Except that the conductive member 12 that is another configuration of the insulation is formed. そして、電極パッド7と導電部材12との間にボンディングワイヤ9aが接続され、導電部材1 Then, the bonding wires 9a is connected between the electrode pad 7 and the conductive member 12, conductive member 1
2と配線電極部2との間にボンディングワイヤ9bが接続されている。 2 and the bonding wires 9b is connected between the wiring electrode part 2. すなわち、第二の半導体チップ5bの電極パッド7はボンディングワイヤ9a、9bと導電部材12によって、基板1上の配線電極部2に電気的に接続されている。 That is, the electrode pads 7 of the second semiconductor chip 5b bonding wires 9a, by 9b and the conductive member 12 is electrically connected to the wiring electrodes 2 on the substrate 1. したがって、実施の形態2の半導体装置は、1本のボンディングワイヤによるワイヤボンディングの許容限度を超えて第二の半導体チップ5bの電極パッド7が配線電極部2から遠距離に配置されているが、 Accordingly, the semiconductor device of the second embodiment, the electrode pads 7 of the second semiconductor chip 5b exceeds the allowable limit for wire bonding according to one of the bonding wires are arranged in the long distance from the wiring electrode portion 2,
導電部材11によってボンディングワイヤが中継され、 Bonding wire is relayed by the conductive member 11,
2本のボンディングワイヤ9a、9bによって第二の半導体チップ5bのワイヤボンディングを可能にしている。 Two bonding wires 9a, and enables the wire bonding of the second semiconductor chip 5b by 9b. 実施の形態1の半導体装置によれば、2本のボンディングワイヤ9a、9bに分割したことにより、ボンディングワイヤの長さを短くしたので、ボンディングワイヤの撓みを抑え、撓んだボンディングワイヤがボンディングワイヤ8や第一の半導体チップ4に接触し電気的にショートしてしまうということがない。 According to the semiconductor device of the first embodiment, two bonding wires 9a, by divided into 9b, since the shorter the length of the bonding wire, suppress the deflection of the bonding wire, the bonding wire deflected the bonding wire is not that 8 and comes into contact with electrically shorted to the first semiconductor chip 4. 【0034】なお、第一の半導体チップ4の形成プロセスを有効に利用し、電極パッド6を形成する工程と同一工程でシリコン酸化物等の絶縁層の上に導電部材として金属配線パターン等を形成することにより実施可能である。 [0034] Incidentally, the first forming process of the semiconductor chip 4 to effectively use, forming a metal wiring pattern or the like as a conductive member on the insulating layer of silicon oxide or the like in the same step as the step of forming the electrode pad 6 It can be carried out by. 【0035】実施の形態3 次ぎに本発明の実施の形態3の半導体装置につき図3を参照して説明する。 [0035] will be described with reference to FIG. 3 per semiconductor device of Embodiment 3 of the present invention to the next third embodiment. 図3は本発明の実施の形態3の半導体装置を示す半身平面図である。 Figure 3 is a half-length plan view showing a semiconductor device of the third embodiment of the present invention. 【0036】実施の形態3の半導体装置の基本構成は実施の形態1の半導体装置と同じであるが、図3に示すように、その導電部材の形状が異なる。 [0036] The basic structure of the semiconductor device of the third embodiment is the same as the semiconductor device of the first embodiment, as shown in FIG. 3, the different shapes of the conductive members. すなわち、実施の形態1の半導体装置における導電部材11の外形はボンディングワイヤ延設方向を長辺とするほぼ長方形形状であったが、実施の形態3の半導体装置においては、絶縁テープ材10上にほぼコの字型の導電部材13aや、L That is, the outer shape of the conductive member 11 in the semiconductor device of the first embodiment was approximately rectangular shape the bonding wire extending direction and long sides, in the semiconductor device of the third embodiment, on the insulating tape 10 conductive member 13a of the shaped substantially C or, L
字型の導電部材13bが形成されている。 Shaped conductive member 13b is formed. 実施の形態3 Embodiment 3
の半導体装置電極において、電極パッド7aは、配線接続部2bに接続すべきものであり、電極パッド7bは、 In the semiconductor device electrodes, the electrode pads 7a is intended to be connected to the wiring connection portion 2b, the electrode pad 7b may
配線接続部2aに接続すべきものであるため、それぞれ1本のボンディングワイヤで接続する場合には、ボンディングワイヤ同士を交差させなければならない(クロスボンディング)。 Since the wiring is intended to be connected to the connection section 2a, when connecting a single bonding wire, respectively, it must cross the bonding wires together (cross-bonding). 【0037】しかし、実施の形態3の半導体装置においては、電極パッド7aと導電部材13bとの間にボンディングワイヤ9a−1が接続され、導電部材13bと配線電極部2bとの間にボンディングワイヤ9b−2が接続されることにより、第二の半導体チップ5bの電極パッド7aはボンディングワイヤ9a−1、9b−2と導電部材13bによって、基板1上の配線電極部2bに電気的に接続されている。 [0037] However, in the semiconductor device of the third embodiment is connected to the bonding wire 9a-1 between the electrode pads 7a and the conductive member 13b, the bonding wire 9b between the conductive member 13b and the wiring electrode part 2b by -2 are connected, the electrode pads 7a of the second semiconductor chip 5b by bonding wires 9a-1,9b-2 and the conductive member 13b, is electrically connected to the wiring electrode part 2b on the substrate 1 there. 一方、電極パッド7aに並設される電極パッド7bと導電部材13aとの間にボンディングワイヤ9a−2が接続され、導電部材13aと配線電極部2aとの間にボンディングワイヤ9b−1が接続されることにより、第二の半導体チップ5bの電極パッド7bはボンディングワイヤ9a−2、9b−1と導電部材13aによって、基板1上の配線電極部2bに電気的に接続されている。 On the other hand, it is connected to the bonding wire 9a-2 between the electrode pad 7b and the conductive member 13a which is juxtaposed to the electrode pads 7a, the bonding wire 9b-1 is connected between the conductive members 13a and the wiring electrode portion 2a the Rukoto, the electrode pad 7b of the second semiconductor chip 5b by bonding wires 9a-2,9b-1 and the conductive member 13a, is electrically connected to the wiring electrode part 2b on the substrate 1. 配線電極部2a、2bの配列方向は図面上左右方向である。 Wiring electrode portion 2a, the arrangement direction of 2b is a view on the left-right direction. また、導電部材13aとボンディングワイヤ9a−2との接合点から見た導電部材1 Further, the conductive member 1 as viewed from the junction point between the conductive member 13a and the bonding wires 9a-2
3bとボンディングワイヤ9a−1との接合点の方向が、図面上左側であるのに対し、導電部材13aとボンディングワイヤ9b−1との接合点から見た導電部材1 3b the direction of junction of the bonding wires 9a-1 is, whereas a drawing on the left, the conductive member 1 as viewed from the junction point between the conductive member 13a and the bonding wires 9b-1
3bとボンディングワイヤ9b−2との接合点の方向が、図面上右側である。 3b the direction of junction of the bonding wires 9b-2 is a diagram on the right. すなわち、2つの導電部材13 That is, two conductive members 13
a、13bからそれぞれ第二の半導体チップ5b側へ延設されるボンディングワイヤ9a−1、9a−2と前記2つの導電部材13a、13bとの各接合点の互いの位置関係と、前記2つの導電部材13a、13bからそれぞれ第一の半導体チップ4の電極パッド6側へ延設されるボンディングワイヤ9b−1、9b−2と前記2つの導電部材13a、13bとの各接合点の互いの位置関係とが、配線電極部2a、2bの配列方向について逆である。 a, bonding wires 9a-1,9a-2 and the two conductive members 13a which are respectively extended to the second semiconductor chip 5b side from 13b, a mutual positional relationship between the junction of 13b, the two the conductive member 13a, bonding wires 9b-1,9b-2 and the two conductive members 13a which are respectively extended to the electrode pad 6 side of the first semiconductor chip 4 from 13b, the position of each other in each junction of the 13b relationship and are wiring electrode section 2a, the reverse for the arrangement direction of 2b. なお、実施の形態3の半導体装置の場合、図3に示すように、配線電極部2a、2bの配列方向は、ボンディングワイヤ9b−1、9b−2と交差する第一の半導体チップ4の辺31と平行な方向に一致する。 In the case of the semiconductor device of the third embodiment, as shown in FIG. 3, the wiring electrode portions 2a, the arrangement direction of 2b, the first side of the semiconductor chip 4 which crosses the bonding wires 9b-1,9b-2 31 and matches the parallel direction. したがって、「配線電極部2a、2bの配列方向について逆」 Thus, "wiring electrode portions 2a, opposite the direction of arrangement of 2b"
を、「ボンディングワイヤ9b−1、9b−2と交差する第一の半導体チップ4の辺31と平行な方向について逆」と言い換えることができる。 And it can be called a "bonding wire 9b-1,9b-2 and the first reverse the sides 31 parallel to the direction of the semiconductor chip 4 to be crossed." 同様に、実施の形態3 Similarly, the embodiment 3
の半導体装置の場合、図3に示すように、配線電極部2 For a semiconductor device, as shown in FIG. 3, the wiring electrode part 2
a、2bの配列方向は、ボンディングワイヤ9a−1、 a, the arrangement direction of 2b are bonding wires 9a-1,
9a−2と交差する第二の半導体チップ5bの辺32と平行な方向に一致する。 Sides 32 of the second semiconductor chip 5b intersecting the 9a-2 and coincides with the parallel direction. したがって、「配線電極部2 Thus, "wiring electrode part 2
a、2bの配列方向について逆」を、「ボンディングワイヤ9a−1、9a−2と交差する第二の半導体チップ5bの辺32と平行な方向について逆」と言い換えることができる。 a, a reverse "the direction of arrangement of 2b, can be called a" bonding wire 9a-1,9a-2 and the second reverse the sides 32 parallel to the direction of the semiconductor chip 5b intersecting ". また、実施の形態3の半導体装置の場合、 Further, when the semiconductor device of the third embodiment,
図3に示すように、配線電極部2a、2bの配列方向は、ボンディングワイヤ9b−1、9b−2と交差する絶縁テープ材10の辺33と平行な方向に一致する。 As shown in FIG. 3, the wiring electrode portions 2a, the arrangement direction of 2b corresponds to a direction parallel to the sides 33 of the insulating tape 10 which intersects the bonding wires 9b-1,9b-2. したがって、「配線電極部2a、2bの配列方向について逆」を、「ボンディングワイヤ9b−1、9b−2と交差する絶縁テープ材10の辺33と平行な方向について逆」と言い換えることができる。 Therefore, it can be rephrased as a "wiring electrode portions 2a, opposite the direction of arrangement of 2b", "bonding wires 9b-1,9b-2 reverse the direction parallel to the sides 33 of the insulating tape 10 crossing". 【0038】さらに、導電部材13aとボンディングワイヤ9b−1との接合点の位置が、導電部材13aとボンディングワイヤ9a−2との接合点に対して、配線電極部2a、2bの配列方向であって前記一の配線電極部2aに近づく方向に変位している。 [0038] Furthermore, the position of the junction between the conductive member 13a and the bonding wires 9b-1 is, with respect to the junction between the conductive member 13a and the bonding wires 9a-2, the wiring electrode portions 2a, there in the arrangement direction of 2b It is displaced in the direction approaching to the one wiring electrode portions 2a Te. 同様に、導電部材1 Similarly, the conductive member 1
3bとボンディングワイヤ9b−2との接合点の位置が、導電部材13bとボンディングワイヤ9a−1との接合点に対して、配線電極部2a、2bの配列方向であって前記一の配線電極部2bに近づく方向に変位している。 3b and the position of the junction between the bonding wires 9b-2 is, the conductive member 13b and the bonding to the bonding point of the wire 9a-1, a wiring electrode portion 2a, the one wiring electrode part a direction of arrangement of 2b It is displaced in a direction approaching to 2b. 以上のように、導電部材13a、13bのパターンの引き回しにより、第二の半導体チップ5b上に並列する電極パッド7a、7bの配線経路の位置関係が入れ替えられるので、ボンディングワイヤ9a−1、9a−2 As described above, the conductive member 13a, the routing of pattern 13b, the electrode pads 7a in parallel on the second semiconductor chip 5b, the positional relationship 7b of the wiring path are exchanged, bonding wires 9a-1,9a- 2
が交差することなく、また、ボンディングワイヤ9b− There without intersecting, The bonding wire 9b-
1、9b−2が交差することなく第二の半導体チップ5 The second semiconductor chip without 1,9b-2 intersect 5
bはワイヤボンディングされている。 b is wire-bonded. これにより、実施の形態3の半導体装置は、クロスボンディングを回避して、上チップのワイヤボンディングを可能にし、組立可能な半導体チップの組み合わせの幅を広げるのである。 Thus, the semiconductor device of the third embodiment, to avoid cross-bonding, to allow wire bonding on the chip is to broaden the combination of assemblable semiconductor chip. 【0039】実施の形態4 次ぎに本発明の実施の形態4の半導体装置につき図4を参照して説明する。 [0039] will be described with reference to FIG. 4 per semiconductor device of Embodiment 4 of the present invention to the next fourth embodiment. 図4は本発明の実施の形態4の半導体装置を示す半身平面図である。 Figure 4 is a half-length plan view showing a semiconductor device of the fourth embodiment of the present invention. 【0040】実施の形態3の半導体装置においては、絶縁テープ材10は第一の半導体チップ4と絶縁するための一層とされ、その上に導電部材を一層に形成していた。 [0040] In the semiconductor device of the third embodiment, the insulating tape 10 is the more for insulating the first semiconductor chip 4, was further form the conductive member thereon. しかし、上述のような配線経路の入れ替えを多数行う場合には、導電部材同士の絶縁を一層上で確保することが難しくなる。 However, when performing a large number of replacement of wiring paths as described above, it is ensured on the insulation between the conductive member more difficult. そこで、実施の形態4の半導体装置では、図4に示すように、絶縁テープ材20を2層とした。 Therefore, in the semiconductor device of the fourth embodiment, as shown in FIG. 4, an insulating tape 20 has a two-layer. そして、第一の半導体チップ4と絶縁するための一層目のテープ上に導電部材14a、14b、14cを形成し、この上に2層目のテープを貼付し、さらにこの2 Then, the first semiconductor chip 4 and the insulating to the first layer of conductive on the tape member 14a for, 14b, 14c is formed, attached to the second layer of tape on the further this 2
層目のテープ上に導電部材15a、15b、15cを形成した。 The conductive member 15a on the layer th tape, 15b, to form 15c. 図4に示すように、例えば、導電部材15aを2層目のテープを介して下層に位置する導電部材14 As shown in FIG. 4, for example, the conductive member 14 located in the lower layer of the conductive member 15a through the second layer of tape
a、14b、14cと立体交差させている。 a, 14b, and then 14c and crossing. 例えば、導電部材14cを2層目のテープを介して上層に位置する導電部材15a、15b、15cと立体交差させている。 For example, the conductive member 15a positioned in the upper layer through the tape in the second layer of conductive members 14c, 15b, and then 15c and crossing. なお、導電部材14a、14b、14cのボンディングパッド部分は、2層目のテープを開口することにより露出させている。 Incidentally, the bonding pad portion of the conductive member 14a, 14b, 14c are exposed by opening a second layer of tape. 【0041】以上のように実施の形態4の半導体装置によれば、導電部材を立体交差させるので、ボンディングワイヤの中継手段たる導電部材の引き回しの自由度が増加し、組立可能な半導体チップの組み合わせの幅が広がるのである。 [0041] According to the semiconductor device of the fourth embodiment as described above, since the three-dimensionally intersecting the conductive member increases the degree of freedom in routing of the bonding wires of the relay means serving conductive member, the combination of assemblable semiconductor chip the width is the spread. なお、必要に応じ、絶縁テープ材20を3 Incidentally, if necessary, the insulating tape 20 3
層以上とすることにより、導電部材を3層以上に形成しても良い。 With more layers, it may be formed a conductive member in three or more layers. 【0042】実施の形態5 次ぎに本発明の実施の形態5の半導体装置につき図5を参照して説明する。 [0042] will be described with reference to FIG. 5 per semiconductor device according to the fifth embodiment of the present invention to the next fifth embodiment. 図5は本発明の実施の形態5の半導体装置を示す半身平面図である。 Figure 5 is a half-length plan view showing a semiconductor device according to a fifth embodiment of the present invention. 【0043】実施の形態5の半導体装置の基本構成は実施の形態1の半導体装置と同じであるが、図5に示すように、その導電部材の形状が異なる。 [0043] The basic structure of a semiconductor device of Embodiment 5 is the same as the semiconductor device of the first embodiment, as shown in FIG. 5, the different shapes of the conductive members. すなわち、実施の形態1の半導体装置における導電部材11の外形はボンディングワイヤ延設方向を長辺とするほぼ長方形形状であったが、実施の形態5の半導体装置においては、絶縁テープ材10上にL字型等の導電部材16aが形成されている。 That is, the outer shape of the conductive member 11 in the semiconductor device of the first embodiment was approximately rectangular shape the bonding wire extending direction and long sides, in the semiconductor device according to the fifth embodiment, on the insulating tape 10 conductive member 16a of the L-shaped or the like is formed. 【0044】基板1上の配線電極部2の配列ピッチは、 The arrangement pitch of the wiring electrodes 2 on the substrate 1,
最下部の半導体チップたる第一の半導体チップ4の電極パッド6の配列ピッチに合わせて構成されるいるが、第二の半導体チップ5bの電極パッド7は第一の半導体チップ4の電極パッド6の配列ピッチと異なるため、配線電極部2の配列ピッチに整合しないこととなる。 Although there configured in accordance with the arrangement pitch of the electrode pads 6 of the first semiconductor chip 4 serving as the bottom of the semiconductor chip, the electrode pads 7 of the second semiconductor chip 5b is the electrode pads 6 of the first semiconductor chip 4 since different from the arrangement pitch, and thus not aligned with the array pitch of the wiring electrodes 2. しかし実施の形態5の半導体装置は、導電部材16aとボンディングワイヤ9bとの接合点の位置が、導電部材16a However, the semiconductor device of Embodiment 5, the position of the junction between the conductive member 16a and the bonding wires 9b, conductive member 16a
とボンディングワイヤ9aの接合点に対して、配線電極部2の配列方向であって、接続すべき配線電極部2に近づく方向に変位し、導電部材16とボンディングワイヤ9bとの接合点の配列ピッチが配線電極部2の配列ピッチに整合している。 And the bonding point of the bonding wires 9a, a direction of arrangement of the wiring electrodes 2, displaced toward the wire electrode unit 2 to be connected, the arrangement pitch of the junction between the conductive member 16 and the bonding wires 9b There has been aligned with the array pitch of the wiring electrodes 2. また、導電部材16bのように、パターン幅を広くしてもよい。 Also, as in the conductive member 16b, it may be wider pattern width. このように、図面左右方向に広いパターン(導電部材16a、16b)を形成しておくことで、電極パッド7、6の位置が異なる様々な半導体チップに対し、同一の導電部材を用いることが可能になる。 Thus, horizontal direction in the drawing to a wide pattern (conductive member 16a, 16b) by forming the, to various semiconductor chips where the position of the electrode pads 7,6 are different, it can be used the same conductive members become. それとともに、ボンディング時の位置合わせ精度がそれほど高くなくてもボンディングできる。 At the same time, it can be bonded also be high positioning accuracy at the time of bonding so. これらの結果として、製造コストを低減することができる。 As these results, it is possible to reduce the manufacturing cost. したがって実施の形態5の半導体装置によれば、第二の半導体チップ5bから配線電極部2までの配線が、導電部材16によって中継されるとともに、その配線経路がこの導電部材16によって、配線電極部2の配列ピッチに整合されていくので、各ボンディングワイヤを短くすることができ、基板1上の配線電極部2へのワイヤボンディングを可能にし、ワイヤボンディングの作業性・信頼性を向上させることができる。 Therefore, according to the semiconductor device of the fifth embodiment, the wiring from the second semiconductor chip 5b to the wiring electrode portion 2, while being relayed by the conductive member 16, the wiring path by the conductive member 16, the wiring electrode portions since we are aligned in the second arrangement pitch, it is possible to shorten the bonding wires, to allow wire bonding to the wiring electrodes 2 on the substrate 1, to improve the workability and reliability of the wire bonding it can. よって、組立可能な半導体チップの組み合わせをさらに多様にすることができる。 Therefore, it is possible to more diverse combinations assemblable semiconductor chip. 【0045】以上の実施の形態1〜5において、第一の半導体チップ4の電極パッド6に接合されるボンディングワイヤ8を基板1へ投影した線分と、導電部材11、 [0045] In the first to fifth above embodiment, the line segment and the bonding wire 8 which is bonded to the electrode pads 6 of the first semiconductor chip 4 is projected to the substrate 1, the conductive member 11,
12、13、14、15又は16に接合され、この導電部材から第一の半導体チップ4の電極パッド6側へ延設されるボンディングワイヤ9bを基板1へ投影した線分とは、所定間隔で乖離しており、そうなるように導電部材11、12、13、14、15又は16を配置しボンディングワイヤの接合点を設定した。 Bonded to 12, 13, 14, 15 or 16, the bonding wires 9b extending from the conductive member to the first electrode pad 6 of the semiconductor chip 4 and the line segment projected to the substrate 1 at predetermined intervals and deviated and set the junction of the bonding wire is disposed a conductive member 12, 13, 14, 15 or 16 to make it so. したがって、上から見た場合にボンディングワイヤ同士が重合することがないので、ワイヤボンディング接続の外観検査を容易に行うことができる。 Accordingly, since the bonding wires with each other is not polymerize when viewed from above, the visual inspection of the wire bonding connection can be easily performed. 即ち、上のワイヤで下のワイヤが見えなくなり、下のワイヤがボンディングされていないことが確認できなくなるといった不具合がなくなり、ワイヤボンディング接続の外観検査を容易に行うことができる。 That is, under the wire no longer visible in the wire above, there is no inconvenience under the wire can not be sure that they are not bonded, the visual inspection of the wire bonding connection can be easily performed. また、別の評価を行うと、導電部材11、12、1 Further, when another evaluation, the conductive member 11,12,1
3、14、15又は16から第一の半導体チップ4の電極パッド6側へ延設されるボンディングワイヤ9bと導電部材11、12、13、14、15又は16との接合点が、ボンディングワイヤ9bの延設方向に見て、第一の半導体チップ4の互いに隣接する2つの電極パッド6 From 3,14,15 or 16 the junction of the bonding wires 9b and the conductive member 12, 13, 14, 15 or 16 which extends to the first electrode pad 6 of the semiconductor chip 4, the bonding wires 9b viewed in the extending direction of the two electrode pad 6 adjacent to each other in the first semiconductor chip 4
のボンディングワイヤ接合点の間に位置しており、そうなるように導電部材11、12、13、14、15又は16を配置しボンディングワイヤの接合点を設定した。 Located between the bonding wire junction, it was set junction of the bonding wire is disposed a conductive member 12, 13, 14, 15 or 16 to make it so.
したがって、上から見た場合にボンディングワイヤ同士が重合することがないので、ワイヤボンディング接続の外観検査を容易に行うことができる。 Accordingly, since the bonding wires with each other is not polymerize when viewed from above, the visual inspection of the wire bonding connection can be easily performed. 【0046】また、以上の実施の形態1〜5においては、2つの半導体チップが積層搭載されるBGA型の半導体装置を例にとって説明したが、本発明はこれに限られない。 [0046] Further, in the first to fifth above embodiment, although the two semiconductor chips has been described as an example BGA type semiconductor device to be stacked and mounted, the present invention is not limited thereto. すなわち、3つ以上の半導体チップを積層搭載しても良い。 That may be stacked and mounted three or more semiconductor chips. その場合には、ボンディングワイヤの中継手段たる前記導電部材を2以上の半導体チップの主面上に設置しても良い。 In that case, may be installed relay means serving the conductive member of the bonding wire on the main surface of the two or more semiconductor chips. また、外部接続方式は、BGAに限らず、ボール3が付いていないパッケージ(LGA等) In addition, the external connection method is not limited to the BGA, the package does not have a ball 3 (LGA, etc.)
の他のエリアアレイ型半導体装置や、QFP等の周囲に外部リードを備える半導体装置としても良い。 Of and other area array type semiconductor device may be a semiconductor device having external leads around the QFP or the like. また、配線板は、プリント配線基板に限られず、リードフレーム等を用いても良い。 The wiring board is not limited to the printed wiring board may be used a lead frame or the like. また、実装基板(配線板)にベアチップ搭載し、直接実装基板にワイヤボンディングしても良い。 In addition, bare chips mounted on a mounting board (wiring board) may be wire bonded directly to the mounting board. 【0047】 【発明の効果】上述のように本発明は、ボンディングワイヤの中継手段たる前記導電部材を採用したことにより、上チップの電極と配線板の配線電極とを電気的に接続するボンディングワイヤが分割され、それぞれのボンディングワイヤを、一本のボンディングワイヤによりボンディングする場合より短くすることができ、ボンディングワイヤの撓みを抑え、撓んだボンディングワイヤが他のボンディングワイヤや半導体チップに接触し電気的にショートしてしまうという問題の発生を抑えることができるという効果がある。 [0047] According to the present invention as described above, by employing the relay means serving the conductive member of the bonding wire, a bonding wire for electrically connecting the wiring electrodes of the upper tip electrode wiring board There is split, each of the bonding wire can be shorter than those of bonding by one of bonding wires, suppressing the deflection of the bonding wire, the bonding wire deflected contacts the other bonding wires and the semiconductor chip electrically to the effect that it is possible to suppress the occurrence of the problem that a short circuit. これにより、物理的な制約によりチップ電極が配線板の配線電極部から遠距離になってしまうような上チップたる半導体チップを、そのチップサイズを設計変更することなく半導体装置中に組み込むことができ、配線板上に複数の半導体チップを積み重ねて搭載する場合に、組立可能な半導体チップの組み合わせを多様にすることができ、汎用の半導体チップを適用して様々な需要に低コストで応えることのできるという効果がある。 Thus, the physical constraints on the chip serving as a semiconductor chip, such as becomes far from the wiring electrode portion of the tip electrode wiring board, can be incorporated in the semiconductor device without changing the design of the chip size , in case of mounting by stacking a plurality of semiconductor chips on a wiring board, a combination of assemblable semiconductor chip can be varied, that meet at low cost in a variety of demands by applying a general-purpose semiconductor chips there is an effect that can be. 【0048】また、本発明は、前記導電部材が配設された1層又は2層以上のテープを半導体チップの主面上に貼付する構成を採用したこと、前記導電部材の配置又はパターンによりボンディングワイヤの重合や、クロスボンディングを回避したこと、さらに、上下に積層配置される半導体チップの電極パッドの配列ピッチの整合性を導電部材で仲介することにより向上させたことにより、 [0048] The present invention also adopting the configuration of affixing one or more layers of tape where the conductive member is disposed on the main surface of the semiconductor chip, the bonding by the arrangement or pattern of the conductive member wire polymerization or, that to avoid cross bonding further, by having improved by mediating the integrity of the arrangement pitch of the semiconductor chip electrode pads of a vertical stack of a conductive member,
上チップのワイヤボンディングを可能にし、MCM、M To allow wire bonding on the chip, MCM, M
CPにおけるワイヤボンディングの信頼性の向上に貢献し、組立可能な半導体チップの組み合わせの幅をさらに広げ、MCM、MCPのバリエーションを豊かにすることができた。 Contributing to improve the reliability of the wire bonding in the CP, further broaden combination of assemblable semiconductor chips, it was possible to enrich MCM, variations of MCP.

【図面の簡単な説明】 【図1】 本発明の実施の形態1の半導体装置を示す半身断面図(a)及び半身平面図(b)である。 Is a half-length cross-sectional view showing a semiconductor device of the first embodiment of the BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] The present invention (a) and half-body plan view (b). 【図2】 本発明の実施の形態2の半導体装置を示す半身断面図(a)及び半身平面図(b)である。 It is a [2] half-body cross-sectional view showing a semiconductor device according to a second embodiment of the present invention (a) and half-body plan view (b). 【図3】 本発明の実施の形態3の半導体装置を示す半身平面図である。 3 is a half-length plan view showing a semiconductor device of the third embodiment of the present invention. 【図4】 本発明の実施の形態4の半導体装置を示す半身平面図である。 4 is a half-length plan view showing a semiconductor device of the fourth embodiment of the present invention. 【図5】 本発明の実施の形態5の半導体装置を示す半身平面図である。 5 is a half-length plan view showing a semiconductor device according to a fifth embodiment of the present invention. 【図6】 従来の半導体半導体装置101を示す半身平面図(a)、及び従来の半導体半導体装置102を示す半身平面図(b)である。 6 is a half-length plan view showing a conventional semiconductor semiconductor device 101 (a), and half-body plan view showing a conventional semiconductor semiconductor device 102 (b). 【符号の説明】 101、102 BGA型の半導体半導体装置1 基板2、2a、2b 配線電極部3 半田ボール4 第一の半導体チップ5a 5b 第二の半導体チップ6 電極パッド7 電極パッド8、9、9a、9b、9a−1、9a−2、9b−1、 [EXPLANATION OF SYMBOLS] 101 and 102 BGA type semiconductor semiconductor device 1 substrate 2, 2a, 2b wiring electrode part 3 solder balls 4 first semiconductor chip 5a 5b second semiconductor chip 6 electrode pad 7 the electrode pads 8 and 9, 9a, 9b, 9a-1,9a-2,9b-1,
9b−2ボンディングワイヤ10 絶縁テープ材11、12、13a、13b、14a、14b、14 9b-2 bonding wires 10 insulating tape 11,12,13a, 13b, 14a, 14b, 14
c、15a、15b、15c、16 導電部材20 (2層構成の)絶縁テープ材 c, 15a, 15b, 15c, 16 conductive member 20 (two-layer structure) insulating tape

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl. 7 ,DB名) H01L 25/00 - 25/18 H01L 21/60 ────────────────────────────────────────────────── ─── of the front page continued (58) investigated the field (Int.Cl. 7, DB name) H01L 25/00 - 25/18 H01L 21/60

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】 配線板と、 前記配線板に搭載されてワイヤボンディングされる第一の半導体チップと、 第一の半導体チップの主面上に積み重ねられてワイヤボンディングされる第二の半導体チップとを備える半導体装置において、 第一の半導体チップの前記主面上に絶縁部材を介して第一の半導体チップと絶縁された導電部材が設置され、 前記導電部材は、第一の半導体チップの電極と第二の半導体チップの電極との間に延在する第二の半導体チップの外縁と、前記第一の半導体チップの電極との間に配置され、2以上のボンディングワイヤが接合可能にされて (57) All Claims What is claimed is: 1. A wiring board, a first semiconductor chip to be wire bonded are mounted on the wiring board, are stacked on a main surface of the first semiconductor chip wire in a semiconductor device and a second semiconductor chip to be bonded, the first semiconductor chip and insulated conductive member through an insulating member on the main surface of the first semiconductor chip is disposed, said conductive member , and the outer edge of the second semiconductor chip that extends between the first semiconductor chip electrode and the second semiconductor chip electrode is disposed between the first semiconductor chip electrodes, two or more bonding wire is to allow bonding
    なり、 前記導電部材から第一の半導体チップの電極側へ延設さ It becomes, extended of from the conductive member to the electrode side of the first semiconductor chip
    れるボンディングワイヤと前記導電部材との接合点が、 Junction between the bonding wire and the conductive member is,
    前記延設の方向に見て、第一の半導体チップの互いに隣 As seen in the direction of the extension, next to each other in the first semiconductor chip
    接する2つの電極のボンディングワイヤ接合点の間に位 Two positions between the bonding wire junction electrode contacting
    置する ことを特徴とする半導体装置。 Wherein a to location. 【請求項2】 配線板と、 前記配線板に搭載されてワイヤボンディングされる第一の半導体チップと、 第一の半導体チップの主面上に積み重ねられてワイヤボンディングされる第二の半導体チップとを備える半導体装置において、 第一の半導体チップの前記主面に絶縁層を介して第一の半導体チップの他の構成物と絶縁された導電部材が形成され、 前記導電部材は、第一の半導体チップの電極と第二の半導体チップの電極との間に延在する第二の半導体チップの外縁と、前記第一の半導体チップの電極との間に配置され、2以上のボンディングワイヤが接合可能にされて 2. A wiring board, a first semiconductor chip to be wire bonded are mounted on the wiring board, and a second semiconductor chip stacked on the main surface of the first semiconductor chip is wire bonded a semiconductor device comprising a further arrangement with insulated conductive member of the first semiconductor chip via an insulating layer on the main surface of the first semiconductor chip is formed, the conductive member includes a first semiconductor is disposed between the second outer edge of the semiconductor chip, electrodes of the first semiconductor chip that extends between the tip electrode and the second semiconductor chip electrodes, two or more bonding wires can be joined It is to be
    なり、 前記導電部材から第一の半導体チップの電極側へ延設さ It becomes, extended of from the conductive member to the electrode side of the first semiconductor chip
    れるボンディングワイヤと前記導電部材との接合点が、 Junction between the bonding wire and the conductive member is,
    前記延設の方向に見て、第一の半導体チップの互いに隣 As seen in the direction of the extension, next to each other in the first semiconductor chip
    接する2つの電極のボンディングワイヤ接合点の間に位 Two positions between the bonding wire junction electrode contacting
    置する ことを特徴とする半導体装置に記載の半導体装置。 The semiconductor device according to a semiconductor device which is characterized in that location. 【請求項3】 前記絶縁部材をテープ材とすることを特徴とする請求項1に記載の半導体装置。 3. A semiconductor device according to claim 1, characterized in that the said insulating member tape. 【請求項4】 第一の半導体チップの電極に接合されるボンディングワイヤの前記配線板への投影と前記導電部材から第一の半導体チップの電極側へ延設されるボンディングワイヤの前記配線板への投影とが所定間隔で乖離するか又は一の共有点を有するように、前記導電部材から第一の半導体チップの電極側へ延設されるボンディングワイヤと前記導電部材との接合点が配置されてなることを特徴とする請求項1、請求項2又は請求項3に記載の半導体装置。 Wherein the first semiconductor chip bonding wires extending from the conductive member and the projection to the electrode side of the first semiconductor chip to the bonding wire is bonded to the electrode of the wiring board of the wiring board so that the projection and has a share point or one deviating at predetermined intervals, the junction between the bonding wire and the conductive member extending from the conductive member to the electrode side of the first semiconductor chip is disposed claim, characterized by comprising Te 1, the semiconductor device according to claim 2 or claim 3. 【請求項5】 配線板と、 前記配線板に搭載されてワイヤボンディングされる第一 5. A wiring board, the first to be wire bonded are mounted on the circuit board
    の半導体チップと、 第一の半導体チップの主面上に積み重ねられてワイヤボ And the semiconductor chip are stacked on a main surface of the first semiconductor chip Waiyabo
    ンディングされる第二の半導体チップとを備える半導体 Semiconductor and a second semiconductor chip bindings
    装置において、 第一の半導体チップの前記主面上に絶縁部材を介して第 In the device, a via an insulating member on the main surface of the first semiconductor chip
    一の半導体チップと絶縁されてた設置される導電部材 Conductive member disposed has been insulated from the first semiconductor chip
    と、第一の半導体チップの前記主面に絶縁層を介して第 When, a via insulating layer on the main surface of the first semiconductor chip
    一の半導体チップの他の構成物と絶縁されて形成される Are formed is insulated from the other constituents of the one semiconductor chip
    導電部材との少なくとも一方の導電部材を備え、 当該導電部材は、第一の半導体チップの電極と第二の半 Comprising at least one conductive member of the conductive member, the conductive member, the first semiconductor chip electrode and the second half
    導体チップの電極との間に延在する第二の半導体チップ The second semiconductor chip that extends between the conductor tip electrode
    の外縁と、前記第一の半導体チップの電極との間に配置 And the outer edge of, disposed between the first semiconductor chip electrodes
    され、2以上のボンディングワイヤが接合可能にされて Is, 2 or more bonding wires is the joinable
    なり、 Now, 前記導電部材から第一の半導体チップの電極側へ延設されるボンディングワイヤと前記導電部材との接合点が、 Junction between the bonding wire and the conductive member extending from the conductive member to the electrode side of the first semiconductor chip,
    前記延設の方向に見て、第一の半導体チップの互いに隣接する2つの電極のボンディングワイヤ接合点の間に位置し、 前記導電部材のうち一の導電部材が前記配線板に備えられた一定の配列方向を持つ配線電極部群のうち一の配線電極部に電気的に接続され、 前記導電部材から第一の半導体チップの電極側へ延設さ As seen in the direction of the extension, is located between the bonding wire junction together two adjacent electrodes of the first semiconductor chip, one conductive member of the conductive member is provided on the wiring board fixed It is electrically connected to the one wiring electrode portions of the wiring electrode portion group having the arrangement direction of extending of the said conductive member to the electrode side of the first semiconductor chip
    れるボンディングワイヤと前記導電部材との接合点の位 The bonding wires and position of the junction point between the conductive member
    置が、前記導電部材から第二の半導体チップ側へ延設さ Location is extended of from the conductive member to the second semiconductor chip side
    れるボンディングワイヤと前記導電部材との接合点に対 Pair at the junction between the bonding wire and the conductive member
    して、前記配列方向であって前記一の配線電極部に近づ To, closer to the wire electrode portion of the one comprising said arrangement direction
    く方向に変位していることを特徴とする半導体装置 Ku wherein a is displaced in the direction. 【請求項6】 前記導電部材のうち一の導電部材が前記配線板に備えられた一定の配列方向を持つ配線電極部群のうち一の配線電極部に電気的に接続され、前記導電部材から第一の半導体チップの電極側へ延設されるボンディングワイヤと前記導電部材との接合点の位置が、前記導電部材から第二の半導体チップ側へ延設されるボンディングワイヤと前記導電部材との接合点に対して、前記配列方向であって前記一の配線電極部に近づく方向に変位していることを特徴とする請求項1から請求項4のうちいずれか一に記載の半導体装置。 6. is electrically connected to the one wiring electrode portions of the wiring electrode portion group in which one of the conductive member has a predetermined arrangement direction provided in the wiring board of the conductive member, from said conductive member position of the junction between the conductive member and the bonding wire which extends to the electrode side of the first semiconductor chip, the bonding wire and the conductive member extending from the conductive member to the second semiconductor chip side the bonding points, the semiconductor device according to any one of claims 4 that claim 1, characterized in that displaced toward the wire electrode portion of the one comprising said arrangement direction. 【請求項7】 前記一の導電部材を少なくとも1つ含む2つの導電部材が前記配線電極部群のうちの各一の配線電極部にそれぞれ電気的に接続され、 前記2つの導電部材からそれぞれ第二の半導体チップ側へ延設されるボンディングワイヤと前記2つの導電部材との各接合点の互いの位置関係と、前記2つの導電部材からそれぞれ第一の半導体チップの電極側へ延設されるボンディングワイヤと前記2つの導電部材との各接合点の互いの位置関係とが、前記配列方向について逆であることを特徴とする請求項5又は請求項6に記載の半導体装置。 7. coupled said one conductive member to the wiring electrodes of each one of the at least one includes two conductive members the wiring electrode portion group, respectively electrically, the respective from the two conductive members are respectively extended to the electrode side of the first semiconductor chip and the mutual positional relationship between each of the junction points, from said two conductive members of the second semiconductor chip side bonding wire and the two conductive members which extends into the and mutual positional relationship between the junction of the bonding wire and the two conductive members, a semiconductor device according to claim 5 or claim 6 characterized in that it is a reverse for the arrangement direction. 【請求項8】 前記2つの導電部材を第二の絶縁部材を介して立体交差させてなることを特徴とする請求項7に記載の半導体装置。 8. The semiconductor device according to claim 7, characterized in that by crossing through the second insulating member the two conductive members. 【請求項9】 前記一の導電部材を少なくとも1つ含む複数の導電部材が前記配線電極部群のうちの各一の配線電極部にそれぞれ電気的に接続され、 前記複数の導電部材からそれぞれ第二の半導体チップ側へ延設されるボンディングワイヤと前記複数の導電部材との各接合点の配列ピッチより、前記複数の導電部材からそれぞれ第一の半導体チップの電極側へ延設されるボンディングワイヤと前記複数の導電部材との各接合点の配列ピッチの方が、前記配線電極部群の配列ピッチに整合していることを特徴とする請求項5又は請求項6に記載の半導体装置。 9. connected said one conductive member at least one including the wiring electrodes of each one of the plurality of conductive members said wire electrode portion group, respectively electrically, the respective from the plurality of conductive members than the arrangement pitch of the junctions between the bonding wire and the plurality of conductive members extending into the second semiconductor chip side, the bonding wire which extends to the electrode side of the first semiconductor chip from each of said plurality of conductive members towards the array pitch of the junctions between the plurality of conductive members and the semiconductor device according to claim 5 or claim 6, characterized in that aligned with the array pitch of the wiring electrode portion group.
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