JP3417388B2 - Semiconductor device - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は複数の半導体チップ
を1パッケージに搭載した半導体装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a plurality of semiconductor chips mounted in one package.
【0002】[0002]
【従来の技術】以下、従来の半導体装置について図面を
参照しながら説明する。図5,図6は従来の半導体装置
を示す主要な断面図である。2. Description of the Related Art A conventional semiconductor device will be described below with reference to the drawings. 5 and 6 are main cross-sectional views showing a conventional semiconductor device.
【0003】まず図5に示す従来の半導体装置は、リー
ドフレーム1のダイパッド2の部分に半導体チップ3が
接着剤4を介したダイボンディングにより搭載され、半
導体チップ3のボンディングパッド(記載せず)とリー
ドフレーム1のインナーリード1aの先端とが金属細線
5でワイヤーボンディングされて電気的接続がなされ、
所定の形状を持った金型にて封止樹脂6でモールドされ
て半導体装置を構成したものである。そして樹脂封止
し、樹脂の硬化後は、金型から取り出された半導体装置
のリードフレーム1のアウターリード1bがリードフォ
ーミング金型にて所定のリード形状に加工されたもので
ある。First, in the conventional semiconductor device shown in FIG. 5, a semiconductor chip 3 is mounted on a die pad 2 portion of a lead frame 1 by die bonding via an adhesive 4, and a bonding pad of the semiconductor chip 3 (not shown). And the tip of the inner lead 1a of the lead frame 1 are wire-bonded with a thin metal wire 5 to make an electrical connection,
A semiconductor device is configured by molding with a sealing resin 6 in a mold having a predetermined shape. After the resin is sealed and the resin is cured, the outer lead 1b of the lead frame 1 of the semiconductor device taken out from the mold is processed into a predetermined lead shape by the lead forming mold.
【0004】また図6に示す半導体装置は、2チップ積
層タイプの半導体装置であり、リードフレーム1のダイ
パッド2の部分に第1の半導体チップ3fが接着剤4を
介したダイボンディングにより搭載され、更にその上に
接着剤4を介して第2の半導体チップ3sが搭載され、
各半導体チップのボンディングパッド(記載せず)とリ
ードフレーム1のインナーリード1aの先端とが第1の
金属細線5fおよび第2の金属細線5sでワイヤーボン
ディングされて電気的接続がなされ、所定の形状を持っ
た金型にて封止樹脂6でモールドされて半導体装置を構
成したものである。そして樹脂封止し、樹脂の硬化後
は、金型から取り出された半導体装置のリードフレーム
1のアウターリード1bがリードフォーミング金型にて
所定のリード形状に加工されたものである。The semiconductor device shown in FIG. 6 is a two-chip stacked type semiconductor device, in which the first semiconductor chip 3f is mounted on the die pad 2 of the lead frame 1 by die bonding with an adhesive 4. Further, the second semiconductor chip 3s is mounted on it via the adhesive 4,
The bonding pad (not shown) of each semiconductor chip and the tip of the inner lead 1a of the lead frame 1 are wire-bonded with the first thin metal wire 5f and the second thin metal wire 5s to be electrically connected to each other to have a predetermined shape. A semiconductor device is configured by molding with a sealing resin 6 in a mold having a mold. After the resin is sealed and the resin is cured, the outer lead 1b of the lead frame 1 of the semiconductor device taken out from the mold is processed into a predetermined lead shape by the lead forming mold.
【0005】なお、半導体装置が完成した後は、電気的
接続や信号検査、信頼性試験が行われ、良品判定された
製品は梱包出荷されるものである。After the semiconductor device is completed, electrical connection, signal inspection, and reliability test are carried out, and the products which are judged to be non-defective are packaged and shipped.
【0006】[0006]
【発明が解決しようとする課題】しかしながら前記従来
の半導体装置において、リードフレームや金属細線は伝
送信号の遅延や損失、反射を招くという問題があり、こ
の問題は1パッケージ内に複数種の半導体チップを搭載
した場合、特に顕著になる。例えば異なる信号成分をも
つRF系アナログ信号用半導体チップと高速デジタル信
号系半導体チップが1パッケージに混在するようなスタ
ックパッケージやマルチチップパッケージで、かつリー
ドフレームと金属細線(ワイヤー)を有する伝送線路設
計は、両半導体チップの電気特性両立のためのパッケー
ジ設計が困難となる。この単純な解の一つは小型パッケ
ージ化や、配線基板を用いたBGA(Ball Gri
dArray)やCSP(Chip Size Pac
kage)といったインピーダンス特性の良いパッケー
ジ化であり、特に高速デジタル信号系半導体チップに対
しては効果が高く、現在ではクロック周波数が400メ
ガヘルツを越えるチップの場合はCSPやBGAのよう
なエリアアレイパッケージ化している。それに対してR
F系アナログ信号用半導体チップも2ギガヘルツを越え
るタイプも出てきたが、性能面で小型化する必要はまだ
無く、むしろ実装面積の低減だけが狙いとなっている。
またRF系アナログ信号用半導体チップや高速デジタル
信号系半導体チップのCSPやBGAのマルチチップパ
ッケージ化や積層パッケージ化は技術的には可能だが、
高速デジタル信号系半導体チップに対してRF系アナロ
グ信号用半導体チップの方が面積的に小さく、逆に高コ
スト化する恐れがある。したがって高速デジタル信号の
性能を最大限に引き出す設計でかつ、RF信号系混在で
実装面積低減と低コスト、高生産性が課題となってい
る。However, in the above-mentioned conventional semiconductor device, there is a problem that the lead frame and the thin metal wires cause delay, loss and reflection of the transmission signal. This problem is a plurality of types of semiconductor chips in one package. Becomes especially noticeable when equipped with. For example, a transmission line design which is a stack package or a multi-chip package in which an RF analog signal semiconductor chip having different signal components and a high-speed digital signal semiconductor chip are mixed in one package, and which has a lead frame and a metal thin wire (wire). Makes it difficult to design a package for achieving the electrical characteristics of both semiconductor chips. One of the simple solutions is to reduce the package size and use BGA (Ball Gr
dArray) and CSP (Chip Size Pac)
package with good impedance characteristics, especially for high-speed digital signal system semiconductor chips, and at present, if the clock frequency exceeds 400 MHz, use an area array package such as CSP or BGA. ing. On the other hand, R
Some F-type analog signal semiconductor chips exceeding 2 GHz have come out, but there is no need to downsize them in terms of performance, and the aim is merely to reduce the mounting area.
Although it is technically possible to make RF chip analog signal semiconductor chips and high-speed digital signal system semiconductor chips CSP and BGA into multi-chip packages and stacked packages,
The area of the RF-type analog signal semiconductor chip is smaller than that of the high-speed digital signal-type semiconductor chip, and on the contrary, the cost may be increased. Therefore, it is a design that maximizes the performance of a high-speed digital signal, and a mounting area reduction, low cost, and high productivity are problems due to the coexistence of RF signal systems.
【0007】本発明は複数の半導体チップを1パッケー
ジ内に有した半導体装置において、RF信号系の共振強
度のチューニングを可能にでき、かつ低コストで製造が
容易に実現できる半導体装置を提供することを目的とす
る。The present invention provides a semiconductor device having a plurality of semiconductor chips in one package, which enables tuning of the resonance strength of the RF signal system and can be easily manufactured at low cost. With the goal.
【0008】[0008]
【課題を解決するための手段】前記従来の課題を解決す
るために本発明の半導体装置は、エリアアレイ電極をそ
の底面に有し、前記エリアアレイ電極と基板内部で導通
したボンディングパッドを表面に有した配線基板と、前
記配線基板の上面のボンディングパッドに対して、その
背面を上にしてフェースダウンで実装された第1の半導
体チップと、前記第1の半導体チップの背面端部と接着
されたリードフレームのインナーリードと、前記第1の
半導体チップの背面上に積層搭載された第2の半導体チ
ップと、前記第2の半導体チップと前記インナーリード
とを接続した金属細線と、前記インナーリードを含む前
記配線基板の上面領域を封止した封止樹脂と、前記封止
樹脂からその先端面が露出した前記リードフレームのイ
ンナーリードと接続したアウターリード部とよりなる半
導体装置である。In order to solve the above conventional problems, a semiconductor device of the present invention has an area array electrode on the bottom surface thereof, and a bonding pad electrically connected to the area array electrode inside the substrate on the surface. A wiring board having the same, a first semiconductor chip mounted face down with respect to a bonding pad on the upper surface of the wiring board, and a back end portion of the first semiconductor chip bonded to the bonding pad. An inner lead of a lead frame, a second semiconductor chip stacked on the back surface of the first semiconductor chip, a thin metal wire connecting the second semiconductor chip and the inner lead, and the inner lead. And a sealing resin that seals the upper surface region of the wiring substrate including the inner surface of the lead frame exposed from the sealing resin. And more becomes a semiconductor device and outer lead portions that.
【0009】具体的には、第1の半導体チップは高速デ
ジタル信号系半導体チップであり、第2の半導体チップ
はRF系アナログ信号用半導体チップである半導体装置
である。Specifically, the first semiconductor chip is a high-speed digital signal system semiconductor chip, and the second semiconductor chip is a semiconductor device for RF system analog signal.
【0010】また、シールド用の金属キャップを封止樹
脂の外囲に有している半導体装置である。Further, the semiconductor device has a metal cap for shielding in the outer circumference of the sealing resin.
【0011】前記構成の通り、エリアアレイ電極を有し
た配線基板を用いたCSPを通常工法の樹脂封止パッケ
ージ内にRF系アナログ信号用半導体チップとともに積
層化したことにより、高速デジタル信号系半導体チップ
に必要な電気特性の確保と、RF系アナログ信号用半導
体チップの実装面積縮小とを満足する積層型の半導体装
置を実現できるものである。As described above, the CSP using the wiring substrate having the area array electrodes is laminated together with the RF-based analog signal semiconductor chip in the resin-sealed package of the normal method, so that the high-speed digital signal-based semiconductor chip is formed. It is possible to realize a laminated semiconductor device that satisfies the electrical characteristics required for the above and a reduction in the mounting area of the semiconductor chip for RF analog signals.
【0012】[0012]
【発明の実施の形態】以下、本発明の半導体装置の一実
施形態について図面を参照しながら説明する。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of a semiconductor device of the present invention will be described below with reference to the drawings.
【0013】図1は本実施形態の半導体装置を示す断面
図である。FIG. 1 is a sectional view showing a semiconductor device of this embodiment.
【0014】図1に示す半導体装置は、リードフレーム
と配線基板とを用いたものであり、まず基板内において
2次元配列を構成したエリアアレイ電極7をその底面に
有し、そのエリアアレイ電極7と基板内部で導通したボ
ンディングパッド8を表面に有した配線基板9に対し
て、第1の半導体チップ3fがフェースダウンで実装さ
れている。この状態では1チップのチップサイズパッケ
ージ(CSP)を構成しているものであり、チップと基
板間には封止樹脂(図示せず)が充填されているもので
ある。そして第1の半導体チップ3fの背面(底面)端
部とリードフレームのインナーリード1aとが接着剤4
で接着され、第1の半導体チップ3fの背面上に接着剤
4により第2の半導体チップ3sがその底面側で接着搭
載され、2チップ積層状態を構成している。そして第2
の半導体チップ3sのボンディングパッド(図示せず)
とインナーリード1aとが金属細線5によって接続さ
れ、リードフレーム1のインナーリード1aを含む配線
基板9の上面領域が封止樹脂6により樹脂封止されたも
のである。またリードフレーム1のインナーリード1a
と接続したアウターリード部1bは封止樹脂6の側面と
略同一面にその先端面が露出するように切断加工され、
QFN(Quad Flat Non−leaded
Package)構造をなしている。The semiconductor device shown in FIG. 1 uses a lead frame and a wiring board. First, the area array electrode 7 having a two-dimensional array in the substrate is formed on the bottom surface of the area array electrode 7. The first semiconductor chip 3f is mounted face down on the wiring substrate 9 having the bonding pad 8 which is electrically connected inside the substrate on the surface thereof. In this state, a one-chip chip size package (CSP) is configured, and a sealing resin (not shown) is filled between the chip and the substrate. Then, the back surface (bottom surface) end of the first semiconductor chip 3f and the inner lead 1a of the lead frame are bonded by the adhesive 4
And the second semiconductor chip 3s is adhesively mounted on the back surface of the first semiconductor chip 3f with the adhesive 4 on the bottom side thereof to form a two-chip stacked state. And the second
Bonding pad of semiconductor chip 3s (not shown)
And the inner lead 1a are connected by a thin metal wire 5, and the upper surface region of the wiring board 9 including the inner lead 1a of the lead frame 1 is resin-sealed with a sealing resin 6. Also, the inner lead 1a of the lead frame 1
The outer lead portion 1b connected to is cut and processed so that its tip end surface is exposed on substantially the same surface as the side surface of the sealing resin 6,
QFN (Quad Flat Non-leaded)
Package) structure.
【0015】なお、本実施形態において、第1の半導体
チップ3fは高速デジタル信号系半導体チップであり、
第2の半導体チップ3sはRF系アナログ信号用半導体
チップである。In this embodiment, the first semiconductor chip 3f is a high speed digital signal system semiconductor chip,
The second semiconductor chip 3s is an RF analog signal semiconductor chip.
【0016】本実施形態の半導体装置は、エリアアレイ
電極を有した配線基板を用いたCSPを通常工法の樹脂
封止パッケージ内にRF系アナログ信号用半導体チップ
とともに積層化したことを特徴とするものであり、高速
デジタル信号系半導体チップに必要な電気特性の確保
と、RF系アナログ信号用半導体チップの実装面積縮小
とを満足する積層型の半導体装置を実現できるものであ
る。The semiconductor device of the present embodiment is characterized in that a CSP using a wiring board having area array electrodes is laminated together with a semiconductor chip for RF analog signal in a resin-sealed package of a normal method. Thus, it is possible to realize a stacked semiconductor device that satisfies the electrical characteristics required for a high-speed digital signal semiconductor chip and the mounting area of the RF analog signal semiconductor chip is reduced.
【0017】次に図1に示した半導体装置の電気特性的
な狙いを説明する。Next, the electrical characteristics of the semiconductor device shown in FIG. 1 will be described.
【0018】特にRF系のアナログ信号を伝送する線路
は使用周波数帯域の共振強度(Q値)が極めて強いか、
または極めて弱いかどちらかの伝送線路にチューニング
が必要である。式ではf=1/2π√LC、Q=ωL/
R(fは共振周波数、Lはインダクタンス、Cはキャパ
シタンス、Qは共振強度、Rは直流抵抗、ωは位相)で
あらわされるのが一般であり、インダクタンスであるL
成分がチューニングに使用できる。したがって第2の半
導体チップ3sがRF系アナログ信号用半導体チップで
ある必要がある。L成分のチューニングは金属細線5の
長さで調整する。また、RF系では電磁放射ノイズの影
響低減が必要になるためGND接続された金属シールド
が必要になる。Especially, the line for transmitting an RF analog signal has an extremely strong resonance strength (Q value) in the frequency band used,
Alternatively, the transmission line, which is either extremely weak or extremely weak, requires tuning. In the formula, f = 1 / 2π√LC, Q = ωL /
Generally, it is represented by R (f is a resonance frequency, L is an inductance, C is a capacitance, Q is a resonance strength, R is a DC resistance, and ω is a phase), and L is an inductance.
Ingredients can be used for tuning. Therefore, the second semiconductor chip 3s needs to be a semiconductor chip for RF analog signals. The tuning of the L component is adjusted by the length of the thin metal wire 5. Further, in the RF system, it is necessary to reduce the influence of electromagnetic radiation noise, and therefore a GND-connected metal shield is required.
【0019】対する高速デジタル信号系半導体チップか
らのベースバンド系の高速デジタル信号は、正弦波とし
て複数の周波数成分である高周波成分を持つため、ある
高周波だけ調整できても全てをコントロールするのは非
常に難しい。その理由は本実施形態のリードフレームや
金属細線を持つ伝送線路が特性インピーダンスを持たな
い有損失線路だからである。ベースバンド系のデジタル
信号が高速化すると標準的なプラスチックパッケージ
(樹脂封止型パッケージ)、リードフレーム、金属細線
(ワイヤー)を使用した半導体装置は必然的に使用しに
くくなるので、多層の基板配線層やエリアアレイ電極を
持つCSPやBGAが必要となる。On the other hand, the high-speed digital signal of the baseband system from the semiconductor chip of the high-speed digital signal system has a high frequency component which is a plurality of frequency components as a sine wave. It's difficult. The reason is that the transmission line having the lead frame and the thin metal wire of this embodiment is a lossy line having no characteristic impedance. As the speed of baseband digital signals increases, semiconductor devices that use standard plastic packages (resin-sealed packages), lead frames, and thin metal wires (wires) will inevitably become difficult to use. CSPs and BGAs with layers and area array electrodes are required.
【0020】前者の多層基板ではGND層を持ちマイク
ロストリップ線路やコプレナー線路が容易に形成でき、
特性インピーダンスを一定に設計できる。後者のエリア
アレイ電極は配線長を短縮する設計ができる。The former multilayer substrate has a GND layer and can easily form a microstrip line or a coplanar line,
The characteristic impedance can be designed to be constant. The latter area array electrode can be designed to shorten the wiring length.
【0021】次に別の実施形態について説明する。Next, another embodiment will be described.
【0022】図2は第2の実施形態の半導体装置を示す
主要な断面図であり、基本構成は図1に示した半導体装
置と同様であり、エリアアレイ電極7を有した配線基板
9を用いた1チップのCSPを通常工法の樹脂封止パッ
ケージ内にリードフレーム1を用いてRF系アナログ信
号用半導体チップ(第2の半導体チップ3s)とともに
積層化したものであるが、封止樹脂6による半導体チッ
プ外囲の成形構成が異なり、リードフレーム1のアウタ
ーリード1bを封止樹脂6の側面の略中央部分から突出
させた構造としている。図2に示した半導体装置は、特
性、機能的には図1に示した半導体装置と同様である
が、従来のガルウイング形状のアウターリード1bであ
るため、基板実装に対する汎用性が向上するものであ
る。すなわち、従来のQFP(Quad Flat P
ackage)タイプの半導体装置と同様の設備により
基板実装可能である。FIG. 2 is a main sectional view showing a semiconductor device of the second embodiment. The basic structure is the same as that of the semiconductor device shown in FIG. 1, and a wiring board 9 having an area array electrode 7 is used. The one-chip CSP is laminated with the semiconductor chip for RF analog signal (second semiconductor chip 3s) by using the lead frame 1 in the resin-sealed package of the normal method. The semiconductor chip envelop has a different molding configuration, and has a structure in which the outer lead 1b of the lead frame 1 is projected from the substantially central portion of the side surface of the sealing resin 6. The semiconductor device shown in FIG. 2 is similar in characteristics and function to the semiconductor device shown in FIG. is there. That is, the conventional QFP (Quad Flat P)
It can be mounted on a substrate by the same equipment as that of an ackage type semiconductor device.
【0023】図3は第3の実施形態の半導体装置を示す
主要な断面図であり、基本構成は図1に示したQFNタ
イプの半導体装置と同様であり、エリアアレイ電極7を
有した配線基板9を用いた1チップのCSPを通常工法
の樹脂封止パッケージ内にリードフレーム1を用いてR
F系アナログ信号用半導体チップ(第2の半導体チップ
3s)とともに積層化したものであるが、金属キャップ
10によりシールドしたものである。金属キャップ10
により半導体装置外囲を覆うことにより、α線対策、電
磁シールドの役割を果たすものである。FIG. 3 is a main sectional view showing a semiconductor device according to the third embodiment. The basic structure is the same as that of the QFN type semiconductor device shown in FIG. 1, and a wiring board having an area array electrode 7 is provided. 1-chip CSP using 9 is placed in a resin-sealed package of the normal method using the lead frame 1 for R
Although it is laminated together with the F-type analog signal semiconductor chip (second semiconductor chip 3s), it is shielded by the metal cap 10. Metal cap 10
By covering the outer circumference of the semiconductor device, the role of α-ray countermeasure and electromagnetic shield is fulfilled.
【0024】また図4は第4の実施形態の半導体装置を
示す図であり、半導体装置の断面図とともにGND接地
状態を示している。図4に示す半導体装置は図1に示し
たCSPと同様にエリアアレイ電極7を有した配線基板
9を用いた1チップのCSPに対して、RF系アナログ
信号用半導体チップ(第2の半導体チップ3s)ととも
に積層化し、外囲を封止樹脂6で封止したものである
が、金属キャップ10により最外表をシールドしたもの
である。また金属キャップ10と接続した実装用のGN
D端子11を半導体装置の底面端部(パッケージコーナ
ー部)に有したものである。FIG. 4 is a diagram showing a semiconductor device of the fourth embodiment, showing a GND ground state together with a sectional view of the semiconductor device. The semiconductor device shown in FIG. 4 has a semiconductor chip for RF analog signals (second semiconductor chip) for the one-chip CSP using the wiring substrate 9 having the area array electrodes 7 similarly to the CSP shown in FIG. 3s) and the outer circumference is sealed with the sealing resin 6, but the outermost surface is shielded by the metal cap 10. Also, a mounting GN connected to the metal cap 10.
The D terminal 11 is provided at the bottom end portion (package corner portion) of the semiconductor device.
【0025】以上、本実施形態の半導体装置は、エリア
アレイ電極をその底面に有し、そのエリアアレイ電極と
基板内部で導通したボンディングパッドを表面に有した
配線基板と、その配線基板の上面のボンディングパッド
に対して、その背面を上にしてフェースダウンで実装さ
れた第1の半導体チップと、第1の半導体チップの背面
端部と接着されたリードフレームのインナーリードと、
第1の半導体チップの背面上に積層搭載された第2の半
導体チップと、その第2の半導体チップとインナーリー
ドとを接続した金属細線と、インナーリードを含む配線
基板の上面領域を封止した封止樹脂と、封止樹脂からそ
の先端面が露出したリードフレームのインナーリードと
接続したアウターリード部とよりなる半導体装置であ
り、高速デジタル信号系半導体チップに必要な電気特性
の確保とともに、RF系アナログ信号用半導体チップの
実装面積縮小とを満足するものである。As described above, the semiconductor device of this embodiment has the area array electrode on the bottom surface thereof, and the wiring board having the bonding pads on the surface thereof which are electrically connected to the area array electrode inside the substrate, and the upper surface of the wiring board. A first semiconductor chip that is mounted face down with respect to the bonding pad, and an inner lead of a lead frame bonded to a rear end portion of the first semiconductor chip;
The second semiconductor chip stacked on the back surface of the first semiconductor chip, the thin metal wire connecting the second semiconductor chip and the inner lead, and the upper surface region of the wiring board including the inner lead are sealed. A semiconductor device comprising an encapsulating resin and an outer lead portion connected to an inner lead of a lead frame whose tip end surface is exposed from the encapsulating resin. The semiconductor device secures electric characteristics required for a high-speed digital signal system semiconductor chip, and RF. And the reduction of the mounting area of the analog analog semiconductor chip.
【0026】[0026]
【発明の効果】以上のように本発明によれば、エリアア
レイ電極を有した配線基板を用いたCSP型の第1の半
導体チップをリードフレームと接続し、さらにRF系ア
ナログ信号用半導体チップである第2の半導体チップと
ともに積層化し、封止樹脂で1パッケージ化することに
より、高速デジタル信号系半導体チップに必要な電気特
性の確保と、RF系アナログ信号用半導体チップの実装
面積縮小とを満足する積層型の半導体装置を小型、高性
能、低コストで実現できるものである。As described above, according to the present invention, the CSP type first semiconductor chip using the wiring substrate having the area array electrodes is connected to the lead frame, and the RF type analog signal semiconductor chip is further used. Satisfying the electrical characteristics required for high-speed digital signal semiconductor chips and the reduction of the mounting area of RF analog signal semiconductor chips by stacking them together with a certain second semiconductor chip and packaging them in one package with sealing resin. The stacked semiconductor device can be realized with small size, high performance and low cost.
【図1】本発明の一実施形態の半導体装置を示す断面図FIG. 1 is a sectional view showing a semiconductor device according to an embodiment of the present invention.
【図2】本発明の一実施形態の半導体装置を示す断面図FIG. 2 is a sectional view showing a semiconductor device according to an embodiment of the present invention.
【図3】本発明の一実施形態の半導体装置を示す断面図FIG. 3 is a sectional view showing a semiconductor device according to an embodiment of the present invention.
【図4】本発明の一実施形態の半導体装置を示す図FIG. 4 is a diagram showing a semiconductor device according to an embodiment of the present invention.
【図5】従来の半導体装置を示す断面図FIG. 5 is a sectional view showing a conventional semiconductor device.
【図6】従来の半導体装置を示す断面図FIG. 6 is a sectional view showing a conventional semiconductor device.
1 リードフレーム 1a インナーリード 1b アウターリード 2 ダイパッド 3 半導体チップ 3f 第1の半導体チップ 3s 第2の半導体チップ 4 接着剤 5 金属細線 5f 第1の金属細線 5s 第2の金属細線 6 封止樹脂 7 エリアアレイ電極 8 ボンディングパッド 9 配線基板 10 金属キャップ 11 GND端子 1 lead frame 1a Inner lead 1b outer lead 2 die pad 3 semiconductor chips 3f First semiconductor chip 3s Second semiconductor chip 4 adhesive 5 thin metal wires 5f First fine metal wire 5s Second fine metal wire 6 Sealing resin 7 area array electrode 8 Bonding pad 9 wiring board 10 metal caps 11 GND terminal
Claims (3)
記エリアアレイ電極と基板内部で導通したボンディング
パッドを表面に有した配線基板と、前記配線基板の上面
のボンディングパッドに対して、その背面を上にしてフ
ェースダウンで実装された第1の半導体チップと、前記
第1の半導体チップの背面端部と接着されたリードフレ
ームのインナーリードと、前記第1の半導体チップの背
面上に積層搭載された第2の半導体チップと、前記第2
の半導体チップと前記インナーリードとを接続した金属
細線と、前記インナーリードを含む前記配線基板の上面
領域を封止した封止樹脂と、前記封止樹脂からその先端
面が露出した前記リードフレームのインナーリードと接
続したアウターリード部とよりなることを特徴とする半
導体装置。1. A wiring board having an area array electrode on a bottom surface thereof and a bonding pad on the surface which is electrically connected to the area array electrode inside the substrate, and a back surface of the wiring board on a bonding pad on an upper surface of the wiring board. A first semiconductor chip mounted face down on top, inner leads of a lead frame adhered to the back end of the first semiconductor chip, and stacked mounting on the back surface of the first semiconductor chip Second semiconductor chip, and the second semiconductor chip
A metal thin wire connecting the semiconductor chip and the inner lead, a sealing resin that seals the upper surface region of the wiring board including the inner lead, and a lead frame of which the front end surface is exposed from the sealing resin. A semiconductor device comprising an outer lead portion connected to an inner lead.
系半導体チップであり、第2の半導体チップはRF系ア
ナログ信号用半導体チップであることを特徴とする請求
項1に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the first semiconductor chip is a high-speed digital signal system semiconductor chip, and the second semiconductor chip is an RF system analog signal semiconductor chip.
外囲に有していることを特徴とする請求項1に記載の半
導体装置。3. The semiconductor device according to claim 1, wherein a metal cap for shielding is provided on the outer circumference of the sealing resin.
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