JP3409831B2 - Method for manufacturing wiring structure of semiconductor device - Google Patents
Method for manufacturing wiring structure of semiconductor deviceInfo
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Description
【０００１】[0001]
【発明の属する技術分野】この発明は、銅を配線主材料
として用いる半導体装置の配線構造およびその製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring structure of a semiconductor device using copper as a wiring main material and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】アルミ配線を用いたシリコン半導体集積
回路において、配線遅延の回路性能への影響や、配線の
エレクトロマイグレーションによる信頼性の低下が深刻
化している。まず、配線による信号の遅延としては、配
線抵抗に起因するものがある。この解消には、電気抵抗
の低い材料を用いるようにすればよい。また、信号遅延
としては、配線容量に起因するものがある。これは、高
密度に集積された配線間における配線容量に起因する遅
延である。この配線容量の低減のためには、配線の横だ
けでなく厚さ方向の微細化が必要となる。したがって、
配線容量に起因する信号遅延を抑制しようとすると、配
線に流れる電流が増大することになり、エレクトロマイ
グレーションが起きやすい状態となる。2. Description of the Related Art In a silicon semiconductor integrated circuit using aluminum wiring, the influence of wiring delay on the circuit performance and the deterioration of reliability due to wiring electromigration are becoming serious. First, there is a signal delay due to wiring due to wiring resistance. To solve this problem, a material having low electric resistance may be used. Further, some signal delays are caused by wiring capacitance. This is a delay due to the wiring capacitance between the wirings integrated at high density. In order to reduce the wiring capacitance, it is necessary to miniaturize not only the wiring but also in the thickness direction. Therefore,
If it is attempted to suppress the signal delay caused by the wiring capacitance, the current flowing through the wiring will increase, and the electromigration tends to occur.
【０００３】以上の問題点を解消するために、アルミニ
ウムに変わる配線材料として、電気抵抗が低くマイグレ
ーション耐性を有する銅が有望とされている（特開平２
−２５６２３８号公報）。ここで、銅はシリコン酸化物
中を拡散してトランジスタ素子に悪影響を与えること
や、絶縁膜との密着性が弱いことなどから、銅による配
線を形成する場合、その下地にタンタルや窒化チタンや
窒化タンタルからなる下地膜を配置し、銅の拡散を防止
し、配線と絶縁膜との密着性を向上させるようにしてい
た。In order to solve the above problems, copper, which has a low electric resistance and a migration resistance, is promising as a wiring material which replaces aluminum (Japanese Patent Laid-Open No. Hei 2).
-256238). Here, copper diffuses in the silicon oxide and adversely affects the transistor element, and has poor adhesion to the insulating film. Therefore, when forming a wiring made of copper, tantalum or titanium nitride or A base film made of tantalum nitride is arranged to prevent the diffusion of copper and improve the adhesion between the wiring and the insulating film.
【０００４】[0004]
【発明が解決しようとする課題】ところで、現在ＬＳＩ
の多層配線では、層間の接続孔のアスペクト比（孔の深
さ／孔径）は年々高くなる傾向にある。したがって、微
細な径のアスペクト比の高い接続孔に配線材料を埋め込
むことになる。ところで、接続孔に前述した銅および下
地膜を埋め込む場合、スパッタリングや化学気相成長法
またはメッキ法などによる成膜技術が用いられる。しか
し、埋め込む孔が微細な径の高アスペクト比となると、
以下に説明することによりスパッタリングによる成膜方
法では限界がある。By the way, the present LSI
In the multi-layer wiring, the aspect ratio (hole depth / hole diameter) of the connection hole between layers tends to increase year by year. Therefore, the wiring material is embedded in the connection hole having a fine diameter and a high aspect ratio. By the way, when the above-mentioned copper and underlying film are embedded in the connection hole, a film forming technique such as sputtering, chemical vapor deposition or plating is used. However, when the embedded hole has a high aspect ratio with a fine diameter,
As described below, there is a limit in the film forming method by sputtering.
【０００５】スパッタリングによる成膜では、ターゲッ
トより飛来してくる成膜材料の粒子が、成膜対象の面に
到達することでその成膜材料による膜が形成されてい
く。一方で、接続孔のアスペクト比が高くなりその径が
微細化していくと、上方から接続孔の底部を見込める角
度幅が小さくなっていく。したがって、接続孔のアスペ
クト比が高くなりその径が微細化していくと、スパッタ
リングにより飛来する粒子がその接続孔底部に到達しに
くくなる。そして、成膜粒子が接続孔底部に届かなけれ
ば、接続孔を成膜材料で埋め込むことができなくなる。In film formation by sputtering, particles of a film forming material coming from a target reach a surface of a film forming object to form a film of the film forming material. On the other hand, as the aspect ratio of the connection hole becomes higher and the diameter thereof becomes finer, the angle width that allows the bottom of the connection hole to be seen from above becomes smaller. Therefore, as the aspect ratio of the connection hole becomes higher and the diameter thereof becomes finer, it becomes difficult for particles flying by sputtering to reach the bottom of the connection hole. If the film-forming particles do not reach the bottom of the connection hole, the connection hole cannot be filled with the film-forming material.
【０００６】以上のことに対して、化学気相成長法また
はメッキ法では、成膜材料が孔底部に届かなくなること
が原理的に発生しないため、より高集積化した多層配線
における接続孔へは、化学気相成長法またはメッキによ
る成膜が必要になってくる。ところが、タンタルは化学
気相成長法やメッキ法で成膜することが困難である。ま
た、それらの技術でタンタル膜が形成できたとしても、
タンタルは空気中で酸化されやすいため、この上に銅配
線形成のための銅を化学気相成長法やメッキ法で成膜す
るときに、タンタル膜表面に酸化膜が形成されてしま
う。タンタルの酸化膜は絶縁体であるため、下地膜と配
線との間の層間接続の抵抗が高くなってしまう。On the other hand, in the chemical vapor deposition method or the plating method, in principle, the film forming material does not reach the bottom of the hole. Therefore, it is difficult to reach the connection hole in the more highly integrated multilayer wiring. It is necessary to form a film by chemical vapor deposition or plating. However, it is difficult to form tantalum by a chemical vapor deposition method or a plating method. Moreover, even if the tantalum film can be formed by those techniques,
Since tantalum is easily oxidized in the air, an oxide film is formed on the surface of the tantalum film when copper for forming a copper wiring is formed thereon by a chemical vapor deposition method or a plating method. Since the tantalum oxide film is an insulator, the resistance of the interlayer connection between the base film and the wiring becomes high.
【０００７】一方、窒化チタンや窒化タンタルは化学気
相成長法で成膜することが可能であり、空気中で酸化す
ることはない。しかし、化学気相成長法で成膜した窒化
チタンや窒化タンタルは電気抵抗が高くなってしまう。
また、窒化チタンや窒化タンタルはメッキ法により成膜
することが非常に困難である。そして、窒化チタン上に
堆積した銅の密着性は、十分な強度を持っていない。し
たがって、この発明は、以上のような問題点を解消する
ためになされたものであり、銅を配線材料として用いた
多層配線構造において、銅との密着性が高く接触抵抗の
小さい材料を下地膜とした、銅の拡散を防ぐために用い
られる膜を、より微細な径で高アスペクト比となった接
続孔内に形成しやすくすることを目的とする。On the other hand, titanium nitride and tantalum nitride can be formed into a film by the chemical vapor deposition method and are not oxidized in the air. However, titanium nitride and tantalum nitride formed by the chemical vapor deposition method have high electric resistance.
Further, it is very difficult to form titanium nitride or tantalum nitride by a plating method. And the adhesion of copper deposited on titanium nitride does not have sufficient strength. Therefore, the present invention has been made in order to solve the above problems, and in a multilayer wiring structure using copper as a wiring material, a material having a high adhesiveness with copper and a small contact resistance is used as a base film. It is an object of the present invention to facilitate formation of a film used for preventing copper diffusion in a connection hole having a finer diameter and a higher aspect ratio.
【０００８】[0008]
【課題を解決するための手段】この発明の半導体装置の
配線構造の製造方法は、まず、半導体基板上に形成され
た絶縁膜の所定位置に溝を形成した後、その絶縁膜上と
溝底部および側壁とにルテニウム，オスミウム，イリジ
ウム，もしくは，ロジウムからなる第１の膜を化学気相
成長法により形成する。ついで、第１の膜上に銅もしく
は銅合金からなる第２の膜を化学気相成長法により形成
して溝を埋め込み、第２の膜および第１の膜を、溝内に
形成された部分を残して絶縁膜表面が露出するまで削除
する。そして、その削除した後で、第１の膜および前記
第２の膜の表面に露出している部分にルテニウム，オス
ミウム，イリジウム，もしくは，ロジウムからなる第３
の膜を選択的化学気相成長法により形成するようにし
た。 以上説明したように、化学気相成長法により第１お
よび第２の膜を形成するので、溝内底部にまで第１の膜
および第２の膜が充填される。 According to a method of manufacturing a wiring structure of a semiconductor device of the present invention , first, a wiring structure is formed on a semiconductor substrate.
After forming a groove at a predetermined position on the insulating film,
Ruthenium, osmium, and iris on the bottom and side walls of the groove
Chemical vapor deposition of the first film made of um or rhodium
It is formed by the growth method. Then, the copper on the first film
Forms a second film of copper alloy by chemical vapor deposition
To fill the groove, and place the second film and the first film in the groove.
Remove until the insulating film surface is exposed, leaving the formed part
To do. Then, after the removal, the first film and the
Ruthenium, male on the exposed surface of the second film
Third consisting of Mium, Iridium or Rhodium
Film is formed by selective chemical vapor deposition.
It was As described above, the first method is performed by the chemical vapor deposition method.
And the second film is formed, the first film reaches the bottom of the groove.
And the second membrane is filled.
【０００９】そして、この発明の半導体装置の配線構造
の製造方法は、まず、半導体基板上に形成された絶縁膜
の所定位置に溝を形成した後、その絶縁膜上と溝底部お
よび側壁とにルテニウム，オスミウム，イリジウム，も
しくは，ロジウムからなる第１の膜を無電界メッキ法に
より形成する。ついで、第１の膜上に銅もしくは銅合金
からなる第２の膜をメッキ法により形成して溝を埋め込
み、第２の膜および前記第１の膜を、溝内に形成された
部分を残して絶縁膜表面が露出するまで削除する。そし
て、その削除した後で、第１の膜および前記第２の膜の
表面に露出している部分にルテニウム，オスミウム，イ
リジウム，もしくは，ロジウムからなる第３の膜を選択
的な無電界メッキ法により形成するようにした。以上説
明したように、メッキ法により第１および第２の膜を形
成するので、溝内底部にまで第１の膜および第２の膜が
充填される。[0009] In its method of manufacturing a wiring structure of a semiconductor device of the present invention, firstly, after forming a groove at a predetermined position of the insulating film formed on a semiconductor substrate, and the insulating film on the groove bottom portion side wall In addition, a first film made of ruthenium, osmium, iridium, or rhodium is formed by electroless plating. Then, a second film made of copper or a copper alloy is formed on the first film by a plating method to fill the groove, and the second film and the first film are left with the portion formed in the groove. And remove until the surface of the insulating film is exposed. The selection after the deletion, Le a portion exposed to the surface of the first film and the second film ruthenium, osmium, iridium, or a third film made of rhodium
It is formed by a typical electroless plating method . As described above, since the first and second films are formed by the plating method, the first film and the second film are filled even in the bottom of the groove.
【００１０】[0010]
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。
実施の形態１
図１は、この発明の実施の形態１における半導体装置の
配線構造の一部を示す断面図であり、基板１０１上には
図示していないがトランジスタ等の素子が形成され、そ
の上に層間絶縁膜１０２を介して、銅もしくは銅合金か
らなる配線１０３が形成されている。そして、この配線
１０３は、バリア膜１０４によって被覆されている。こ
れらの構成の中で、層間絶縁膜１０２は例えば、二酸化
珪素，三窒化珪素，リンガラス，ボロンリンガラス，ま
たは，有機系の低誘電率絶縁材料から構成すればよい。
また、配線部分は、例えばダマシン法による埋め込み配
線形成法や、配線材料を成膜した後で所定形状に加工す
るドライエッチング法などにより形成すればよい。そし
て、バリア膜１０４としては、ルテニウム，オスミウ
ム，イリジウム，および，ロジウムいずれかの金属を用
いるようにすればよい。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. First Embodiment FIG. 1 is a cross-sectional view showing a part of a wiring structure of a semiconductor device according to a first embodiment of the present invention, in which elements such as transistors (not shown) are formed on a substrate 101. A wiring 103 made of copper or a copper alloy is formed on the interlayer insulating film 102. The wiring 103 is covered with the barrier film 104. Among these configurations, the interlayer insulating film 102 may be made of, for example, silicon dioxide, silicon trinitride, phosphorus glass, boron phosphorus glass, or an organic low dielectric constant insulating material.
The wiring portion may be formed by, for example, a buried wiring forming method such as a damascene method or a dry etching method in which a wiring material is formed and then processed into a predetermined shape. The barrier film 104 may be made of ruthenium, osmium, iridium, or rhodium.
【００１１】以下、この実施の形態１における配線構造
の製造方法について説明する。まず、図２（ａ）に示す
ように、基板２０１上に絶縁膜２０２介して第１層配線
２０３が形成された状態で、公知の方法（ダマシン法）
により、所定位置に接続孔２０５および２層配線が形成
される溝２０６を層間絶縁膜２０４に同時に形成する。
ここで、溝２０６は紙面に直角にのびており、また第１
層配線２０３と直角な関係となっている。なお、図２に
は示していないが、基板２０１の他の領域には、トラン
ジスタなどの素子が形成されている。The method of manufacturing the wiring structure according to the first embodiment will be described below. First, as shown in FIG. 2A, a known method (damascene method) is performed with the first layer wiring 203 formed on the substrate 201 with the insulating film 202 interposed therebetween.
Thus, the trench 206 in which the connection hole 205 and the two-layer wiring are formed at the predetermined position is simultaneously formed in the interlayer insulating film 204.
Here, the groove 206 extends at a right angle to the paper surface, and
It has a right angle relationship with the layer wiring 203. Although not shown in FIG. 2, elements such as transistors are formed in other regions of the substrate 201.
【００１２】ついで、図２（ｂ）に示すように、金属膜
２０７を以下に説明することにより形成する。この金属
膜２０７の形成は、化学気相成長法を用い、原料として
カルボニル系材料のルテニウムカルボニウム［Ｒｕ（Ｃ
Ｏ）4］3を用い、基板２０１の加熱温度は２００〜４０
０℃程度として行う。すなわち、ルテニウムカルボニウ
ムを加熱された基板２０１上に導入することで、ルテニ
ウムカルボニウムを熱分解し、層間絶縁膜２０４表面に
ルテニウムを析出させる。この結果、層間絶縁膜２０４
表面には、ルテニウムからなる金属膜２０７（第１の
膜）が形成されることになる。Next, as shown in FIG. 2B, a metal film 207 is formed by the following description. The metal film 207 is formed by using a chemical vapor deposition method, and a ruthenium carbonium [Ru (C
O) 4 ] 3 and the heating temperature of the substrate 201 is 200 to 40
It is performed at about 0 ° C. That is, by introducing ruthenium carbonium onto the heated substrate 201, the ruthenium carbonium is thermally decomposed, and ruthenium is deposited on the surface of the interlayer insulating film 204. As a result, the interlayer insulating film 204
A metal film 207 (first film) made of ruthenium is formed on the surface.
【００１３】ここで、上述では、金属膜２０７としてル
テニウムを用いるようにしたが、これに限るものではな
く、オスミウム，イリジウム，ロジウムを用いるように
しても同様である。この場合、化学気相成長を行うとき
のカルボニル系材として、オスミウムカルボニル［Ｏｓ
（ＣＯ）5 ］，イリジウムカルボニウム［Ｉｒ（ＣＯ）
3 ］もしくは［Ｉｒ（ＣＯ）4 ］，ロジウムカルボニル
［Ｒｈ（ＣＯ）4］を用いるようにすればよい。また、
熱分解による化学気相成長法の原料として、シクロペン
タジニエル系の原料を用いるようにしてもよい。例え
ば、ビスシクロペンタジニエルルテニウム［Ｒｕ（Ｃ5
Ｈ6）2］を用い、基板温度を４００〜６００℃とし、ル
テニウムを析出させることができる。Although ruthenium is used as the metal film 207 in the above description, the present invention is not limited to this, and the same applies when osmium, iridium, or rhodium is used. In this case, osmium carbonyl [Os] is used as a carbonyl-based material for chemical vapor deposition.
(CO) 5 ], iridium carbonium [Ir (CO)
3 ] or [Ir (CO) 4 ], rhodium carbonyl [Rh (CO) 4 ] may be used. Also,
As the raw material for the chemical vapor deposition method by thermal decomposition, a cyclopentadinier raw material may be used. For example, biscyclopentadienyl ruthenium [Ru (C 5
H 6 ) 2 ] and the substrate temperature is set to 400 to 600 ° C., and ruthenium can be deposited.
【００１４】一方、βケトナート系化合物を化学気相成
長原料としてもよい。この場合、水素雰囲気中で基板温
度を３００〜６００℃として、導入した成膜原料を還元
することにより金属膜を析出堆積させて膜形成を行う。
このとき、水蒸気もしくはアルコールを添加すること
で、堆積速度を速めることができる。また、水素プラズ
マ中もしくは水素ラジカルが導入された状態で、それら
の成膜を行うようにすれば、成膜時の基板温度を１００
〜２００℃低下させることが可能となる。この水素還元
による化学気相成長では、例えば、ルテニウムアセチル
アセトナト［Ｒｕ（Ｃ5Ｈ7０2）3］，オスミウムアセチ
ルアセトナト［Ｏｓ（Ｃ5Ｈ7０2）3］，イリジウムアセ
チルアセトナト［Ｉｒ（Ｃ5Ｈ7０2）3］，もしくは，ロ
ジウムアセチルアセトナト［Ｒｈ（Ｃ5Ｈ7０2）3］を用
いるようにすればよい。また、それらのフッ化炭素の誘
導体を、原料として用いるようにすればよい。その一例
として、ルテニウムヘキサフロロアセチルアセトナト
［Ｒｕ（Ｃ5Ｆ6Ｈ０2）3］がある。On the other hand, the β-ketonate compound may be used as a raw material for chemical vapor deposition. In this case, the substrate temperature is set to 300 to 600 ° C. in a hydrogen atmosphere, and the introduced film forming raw material is reduced to deposit and deposit a metal film to form a film.
At this time, the deposition rate can be increased by adding water vapor or alcohol. Further, if the films are formed in hydrogen plasma or in a state where hydrogen radicals are introduced, the substrate temperature during film formation will be 100%.
It is possible to lower the temperature by 200 ° C. The chemical vapor deposition by the hydrogen reduction, for example, ruthenium acetylacetonate [Ru (C 5 H 7 0 2) 3], osmium acetylacetonato [Os (C 5 H 7 0 2) 3], iridium acetylacetonato [Ir (C 5 H 7 0 2) 3], or rhodium acetylacetonate [Rh (C 5 H 7 0 2) 3] may be Re be to use a. In addition, those fluorocarbon derivatives may be used as a raw material. One example thereof is ruthenium hexafluoroacetylacetonato [Ru (C 5 F 6 H0 2 ) 3 ].
【００１５】引き続き、図２（ｃ）に示すように、銅ヘ
キサフロロアセチルアセトナトビニルトリメチルシラン
の不均化反応による化学気相成長法で、金属膜２０７上
に銅膜２０８（第２の膜）を堆積形成し、接続孔２０５
および溝２０６内をそれらで埋め込む。なお、ここでは
銅膜を形成するようにしたが、銅合金の膜を形成するよ
うにしてもよい。ついで、化学機械研磨により銅膜２０
８および金属膜２０７の平坦部を、層間絶縁膜２０４の
表面が露出するまで除去する。この結果、図３（ｄ）に
示すように、バリアメタル２０７ａに側面および下面が
覆われた、第２層配線としての銅配線２０８ａが形成さ
れる。Subsequently, as shown in FIG. 2C, a copper film 208 (second film) is formed on the metal film 207 by a chemical vapor deposition method by a disproportionation reaction of copper hexafluoroacetylacetonatovinyltrimethylsilane. ) Are deposited and formed, and the connection hole 205 is formed.
And the inside of the groove 206 is filled with them. Although the copper film is formed here, a copper alloy film may be formed. Then, a copper film 20 is formed by chemical mechanical polishing.
8 and the flat part of the metal film 207 are removed until the surface of the interlayer insulating film 204 is exposed. As a result, as shown in FIG. 3D, a copper wiring 208a as a second layer wiring is formed in which the side surface and the lower surface are covered with the barrier metal 207a.
【００１６】ついで、銅配線２０８ａおよびその側面で
表面に露出しているバリアメタル２０７ａ上に、以下に
示すことにより選択的にバリアメタル２０７ｂ（第３の
膜）を形成する。このバリアメタル２０７ｂの形成で
は、前述した、シクロペンタジニエル系の材料もしくは
βケトナート系の材料を用いた化学気相成長法により金
属膜を形成することで行う。すなわち、この化学気相成
長では、層間絶縁膜２０４の表面には金属膜が形成され
ず、銅配線２０８ａおよびその側面で表面に露出してい
るバリアメタル２０７ａ上に選択的に金属膜が形成さ
れ、これがバリアメタル２０７ｂとなる。Next, a barrier metal 207b (third film) is selectively formed on the copper wiring 208a and the barrier metal 207a exposed on the surface at the side surface thereof as described below. The formation of the barrier metal 207b is performed by forming a metal film by the chemical vapor deposition method using the above-mentioned cyclopentadiene-based material or β-ketonate-based material. That is, in this chemical vapor deposition, no metal film is formed on the surface of the interlayer insulating film 204, and a metal film is selectively formed on the copper wiring 208a and the barrier metal 207a exposed on the side surface of the copper wiring 208a. This becomes the barrier metal 207b.
【００１７】なお、βケトナート系材料を用いた化学気
相成長では、その原料とともにヘキサフロロアセチルケ
トンを、反応系に同時に供給するようにすれば、それら
選択性の維持に効果的である。そして、以上示したよう
にして第２層配線を形成した後、それらの上にパシベー
ション膜を形成するようにしてもよく、場合によって
は、さらに層間絶縁膜を形成して第３層配線を形成する
ようにし、多層配線構造を構成するようにしてもよい。In chemical vapor deposition using a β-ketonate material, it is effective to maintain the selectivity by supplying hexafluoroacetylketone together with the starting material to the reaction system. Then, after forming the second-layer wiring as described above, a passivation film may be formed on them. In some cases, an interlayer insulating film may be further formed to form a third-layer wiring. Alternatively, a multi-layer wiring structure may be configured.
【００１８】実施の形態２
なお、上記実施の形態１においては、化学気相成長法に
より、バリア膜を形成するための金属膜、および、銅配
線層を形成するための銅膜を形成するようにしたが、こ
れに限るものではなく、それらをメッキ（無電界メッ
キ）により形成するようにしてもよい。この場合、図２
（ａ）に示すように、層間絶縁膜２０４の所定位置に接
続孔２０５および第２層配線が形成される溝２０６を形
成した後、まず、以下に説明するように、層間絶縁膜２
０４表面に無電界メッキの析出核となるメッキ触媒を形
成する。なお、以下ではこれらのことを「担持する」と
表現する。Second Embodiment In the first embodiment, the metal film for forming the barrier film and the copper film for forming the copper wiring layer are formed by the chemical vapor deposition method. However, the present invention is not limited to this, and they may be formed by plating (electroless plating). In this case,
As shown in (a), after forming the grooves 20 6 connecting holes 20 5 and the second layer wiring at a predetermined position of the interlayer insulating film 204 is formed, first, as described below, the interlayer insulating film 2
On the surface 04, a plating catalyst serving as a deposition nucleus of electroless plating is formed. In addition, below, these things are expressed as "carry".
【００１９】この担持としては、例えば、ペンタン溶媒
にルテニウムのπ−アリル錯体が溶解している前処理液
に、メッキ対象の基板を浸漬する。ついで、その基板を
水素気流中で約１００℃に加熱することで焼成し、つい
で、酸素気流中にさらすことで金属膜を形成する表面に
吸着している析出核としてのルテニウムを酸化する。以
上のことにより、前処理として、金属膜を形成する層間
絶縁膜表面に、メッキの析出核となるメッキ触媒が形成
されたことになる。As the support, for example, the substrate to be plated is immersed in a pretreatment liquid in which a ruthenium .pi.-allyl complex is dissolved in a pentane solvent. Then, the substrate is baked by heating it to about 100 ° C. in a hydrogen stream, and then exposed to an oxygen stream to oxidize ruthenium as precipitation nuclei adsorbed on the surface forming the metal film. As a result of the above, as a pretreatment, the plating catalyst, which serves as a deposition nucleus for plating, is formed on the surface of the interlayer insulating film forming the metal film.
【００２０】ついで、この表面が担持された基板をメッ
キ液に浸漬することで、層間絶縁膜２０４表面にルテニ
ウムからなる金属膜２０７を形成する。このメッキ液と
しては、塩化ルテニウムもしくは硫酸ルテニウムの水和
物と、塩酸ヒドラジン［Ｎ2Ｈ4・ＨＣｌ］などの還元剤
とを溶かした水溶液を用いるようにすればよい。これら
の、メッキ液組成およびメッキ条件は、公知の金属メッ
キ法を用いるようにすればよい。そして、この金属膜２
０７が形成された表面に、やはり、公知の銅メッキ法に
より銅膜２０８を形成すればよい。なお、銅のメッキと
しては無電界メッキの他に、電界メッキを用いるように
してもよい。[0020] Next, by immersing the substrate on which this surface is supported on the plating solution to form a metal film 207 made of ruthenium in the interlayer insulating film 2 04 surface. As the plating solution, and a hydrate of ruthenium chloride or ruthenium sulfate, it Re be to use a solution obtained by dissolving a reducing agent such as hydrazine hydrochloride [N 2 H 4 · HCl] . As for the composition of the plating solution and the plating conditions, a known metal plating method may be used. And this metal film 2
The copper film 208 may be formed on the surface on which 07 is formed by the known copper plating method. As the copper plating, electroplating may be used instead of electroless plating.
【００２１】以上説明したことにより、前述した実施の
形態１における化学気相成長法と同様に、金属膜２０７
および銅膜２０８の形成が行える。なお、ここでは、金
属膜としてルテニウムを形成するようにしたが、これに
限るものではなく、オスミウム，イリジウム，もしく
は，ロジウムの塩化物もしくは硫化物の水和物によるメ
ッキ液を用いてそれらの金属膜をメッキするようにして
もよい。また、担持材料としてルテニウムのπ−アリル
錯体を用いるようにしたが、これに限るものではなく、
有機溶媒に可溶な他の有機金属錯体を用いるようにして
もよい。また、有機溶媒としてペンタンを用いるように
したが、他の有機溶媒を用いるようにしてもよい。な
お、この場合、常温で揮発性を有するものが好ましい。As described above, the metal film 207 is formed in the same manner as the chemical vapor deposition method in the first embodiment described above.
And the copper film 208 can be formed. Although ruthenium is formed as the metal film here, the metal film is not limited to this, and a metal plating solution of hydrate of osmium, iridium, or rhodium chloride or sulfide is used to form those metals. The film may be plated. Further, the ruthenium π-allyl complex was used as the supporting material, but the present invention is not limited to this.
Another organic metal complex soluble in an organic solvent may be used. Although pentane is used as the organic solvent, another organic solvent may be used. In this case, those having volatility at room temperature are preferable.
【００２２】この後、前述した実施の形態１と同様に、
化学機械研磨により銅膜２０８および金属膜２０７の平
坦部を、層間絶縁膜２０４の表面が露出するまで除去す
る。この結果、図３（ｄ）に示すように、バリアメタル
２０７ａに側面および下面が覆われた、第２層配線とし
ての銅配線２０８ａが形成される。そして、銅配線２０
８ａおよびその側面で表面に露出しているバリアメタル
２０７ａ上に、以下に示すことにより選択的にバリアメ
タル２０７ｂを形成する。このバリアメタル２０７ｂの
形成では、前述した、担持することなく、基板２０１を
メッキ液に浸漬することで行う。ここでは、銅配線２０
８ａおよびその側面で表面に露出しているバリアメタル
２０７ａの表面は金属が露出していることになるので、
前述したメッキ液にその表面がふれることで、そこには
ルテニウムがメッキされる。しかし、ここでは担持され
ていないので、層間絶縁膜２０４の露出している表面に
はメッキがされない。Thereafter, as in the first embodiment described above,
The flat parts of the copper film 208 and the metal film 207 are removed by chemical mechanical polishing until the surface of the interlayer insulating film 204 is exposed. As a result, as shown in FIG. 3D, a copper wiring 208a as a second layer wiring is formed in which the side surface and the lower surface are covered with the barrier metal 207a. And the copper wiring 20
The barrier metal 207b is selectively formed on the barrier metal 207a exposed on the surface at 8a and its side surface as shown below. The formation of the barrier metal 207b is performed by immersing the substrate 201 in the plating solution without carrying it as described above. Here, the copper wiring 20
Since the surface of the barrier metal 207a exposed on the surface of 8a and its side surface is exposed,
By rubbing the surface with the above-mentioned plating solution, ruthenium is plated there. However, since it is not supported here, the exposed surface of the interlayer insulating film 204 is not plated.
【００２３】なお、このバリアメタル２０７ｂは、ルテ
ニウムをメッキすることで形成するようにしたが、これ
に限るものではなく、バリアメタル２０７ａと同様に、
オスミウム，イリジウム，ロジウムをメッキするように
してもよいことはいうまでもない。そして、以上示した
ようにして第２層配線を形成した後、それらの上にパシ
ベーション膜を形成するようにしてもよく、場合によっ
ては、さらに層間絶縁膜を形成して第３層配線を形成す
るようにし、多層配線構造を構成するようにしてもよ
い。The barrier metal 207b is formed by plating ruthenium, but the invention is not limited to this. Like the barrier metal 207a,
It goes without saying that osmium, iridium and rhodium may be plated. Then, after forming the second-layer wiring as described above, a passivation film may be formed on them. In some cases, an interlayer insulating film may be further formed to form a third-layer wiring. Alternatively, a multi-layer wiring structure may be configured.
【００２４】実施の形態３
ところで、上記実施の形態１，２においては、銅配線の
バリア膜としてルテニウム，オスミウム，イリジウム，
もしくは，ロジウムからなる金属を用いるようにした
が、これらに限るものではなく、それらの酸化物を用い
るようにしてもよい。このように、それら金属の酸化物
を下地膜として用いる場合、それら金属の酸化物からな
る膜は、化学気相成長法を用いて成膜すればよい。この
場合、原料は実施の形態１において掲げたものを用いる
ようにすればよい。ただし、成膜雰囲気に酸素を同時に
導入する。このことにより、金属酸化膜の形成が可能と
なる。ここで、酸化物の成膜をより効率よく行うために
は、高周波放電などにより酸素のプラズマを生成させた
状態とすればよい。この酸素プラズマを用いて金属酸化
物の成膜を行うようにすれば、成膜時の基板温度を低下
させることができる。Third Embodiment By the way, in the first and second embodiments, as a barrier film for copper wiring, ruthenium, osmium, iridium,
Alternatively, the metal made of rhodium is used, but the metal is not limited to these, and oxides thereof may be used. As described above, when the oxide of these metals is used as the base film, the film made of the oxide of these metals may be formed by the chemical vapor deposition method. In this case, the raw materials listed in Embodiment Mode 1 may be used. However, oxygen is simultaneously introduced into the film formation atmosphere. This makes it possible to form a metal oxide film. Here, in order to perform the oxide film formation more efficiently, the plasma of oxygen may be generated by high-frequency discharge or the like. If the film formation of the metal oxide is performed using this oxygen plasma, the substrate temperature at the time of film formation can be lowered.
【００２５】実施の形態４
ところで、上述では、銅配線の側面および底面にバリア
膜を配置するようにしたが、これに限るものではなく、
図４に示すように、バリア膜１０４と層間絶縁膜１０２
との間に、タンタルまたはチタンもしくは窒化チタンか
らなる分離膜１０５を設けるようにしてもよい。なお、
図４中において、他の符号は図１と同様である。また、
バリア膜１０４に酸化膜を用いる場合、分離膜１０５と
してルテニウム，オスミウム，イリジウム，ロジウム，
または、タンタル，チタン，もしくは，窒化チタンを用
いるようにしてもよい。Fourth Embodiment By the way, in the above description, the barrier film is arranged on the side surface and the bottom surface of the copper wiring, but the present invention is not limited to this.
As shown in FIG. 4, the barrier film 104 and the interlayer insulating film 102
A separation film 105 made of tantalum, titanium, or titanium nitride may be provided between and. In addition,
In FIG. 4, other symbols are the same as those in FIG. Also,
When an oxide film is used for the barrier film 104, ruthenium, osmium, iridium, rhodium,
Alternatively, tantalum, titanium, or titanium nitride may be used.
【００２６】[0026]
【発明の効果】以上説明したように、この発明では、半
導体基板上に絶縁膜を介して形成された銅もしくは銅合
金からなる配線層と、その配線層を覆うように形成され
たルテニウム，オスミウム，イリジウム，もしくは，ロ
ジウム、または、それらの酸化物からなるバリア膜とを
備える配線構造を、次に示すようにして製造するように
した。すなわち、まず、半導体基板上に形成された絶縁
膜の所定位置に溝を形成した後、その絶縁膜上と溝底部
および側壁とにルテニウム，オスミウム，イリジウム，
もしくは，ロジウムからなる第１の膜を化学気相成長法
もしくは無電界メッキ法により形成する。ついで、第１
の膜上に銅もしくは銅合金からなる第２の膜を化学気相
成長法もしくはメッキ法により形成して溝を埋め込み、
第２の膜および第１の膜を、溝内に形成された部分を残
して絶縁膜表面が露出するまで削除する。そして、その
削除した後で、第１の膜および前記第２の膜の表面に露
出している部分にルテニウム，オスミウム，イリジウ
ム，もしくは，ロジウムからなる第３の膜を選択的化学
気相成長法や選択的な無電界メッキ法により形成するよ
うにした。As described above, according to the present invention, a wiring layer made of copper or a copper alloy formed on a semiconductor substrate via an insulating film, and ruthenium and osmium formed so as to cover the wiring layer. , iridium or rhodium, or a wiring structure and a barrier film consisting of oxides <br/> Ru with, and to be prepared as shown below. That is, first, after forming a groove in a predetermined position of an insulating film formed on a semiconductor substrate, ruthenium, osmium, iridium,
Alternatively, the first film made of rhodium is formed by the chemical vapor deposition method or the electroless plating method. Then, the first
A second film made of copper or a copper alloy is formed on the film of 1 by chemical vapor deposition or plating to fill the groove,
The second film and the first film are removed until the surface of the insulating film is exposed, leaving the portion formed in the groove. Then, after the deletion, Le a portion exposed to the surface of the first film and the second film ruthenium, osmium, iridium, or selective chemical a third film made of rhodium
It is formed by a vapor phase growth method or a selective electroless plating method .
【００２７】以上示したことにより、この発明の半導体
装置の配線構造では、配線層と絶縁膜とはバリア膜で分
離され、配線層から絶縁膜へ銅が拡散することがない。
加えて、それらの構造を形成する上で、金属膜の形成を
化学気相成長法もしくはメッキ法により行うようにした
ので、たとえ微細で深い溝であっても、溝底部にまでバ
リア膜は形成され、そして、その溝を埋めるように配線
層が形成される。また、バリア膜はルテニウム，オスミ
ウム，イリジウム，もしくは，ロジウム、または、それ
らの酸化物から構成するようにしたので、配線層と絶縁
膜との間の密着性を向上させることが可能となる。As described above, in the wiring structure of the semiconductor device of the present invention, the wiring layer and the insulating film are separated by the barrier film, and copper does not diffuse from the wiring layer to the insulating film.
In addition, in forming these structures, the metal film is formed by the chemical vapor deposition method or the plating method, so that even if the groove is fine and deep, the barrier film is formed even at the groove bottom. Then, a wiring layer is formed so as to fill the groove. Further, since the barrier film is made of ruthenium, osmium, iridium, or rhodium, or an oxide thereof, it is possible to improve the adhesion between the wiring layer and the insulating film.
【図１】 この発明の実施の形態１における半導体装置
の配線構造の一部を示す断面図である。FIG. 1 is a sectional view showing a part of a wiring structure of a semiconductor device according to a first embodiment of the present invention.
【図２】 この発明の配線構造の製造方法を説明する断
面図である。FIG. 2 is a cross-sectional view illustrating the method of manufacturing the wiring structure of the present invention.
【図３】 図２に続く、この発明の配線構造の製造方法
を説明する断面図である。FIG. 3 is a cross-sectional view for explaining the method for manufacturing the wiring structure of the present invention, following FIG.
【図４】 この発明の実施の形態４における半導体装置
の配線構造の一部を示す断面図である。FIG. 4 is a sectional view showing a part of a wiring structure of a semiconductor device according to a fourth embodiment of the present invention.
１０１…基板、１０２…層間絶縁膜、１０３…配線、１
０４…バリア膜、１０５…分離膜。101 ... Substrate, 102 ... Interlayer insulating film, 103 ... Wiring, 1
04 ... Barrier film, 105 ... Separation film.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−316233（ＪＰ，Ａ) 特開 平４−343455（ＪＰ，Ａ) 特開 平８−222569（ＪＰ，Ａ) 特開 平５−218035（ＪＰ，Ａ) 特開 平６−140393（ＪＰ，Ａ) 特開 平８−264538（ＪＰ，Ａ) 特開 昭62−207868（ＪＰ，Ａ) 特開 平４−218919（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-8-316233 (JP, A) JP-A-4-343455 (JP, A) JP-A-8-222569 (JP, A) JP-A-5- 218035 (JP, A) JP-A-6-140393 (JP, A) JP-A-8-264538 (JP, A) JP-A-62-207868 (JP, A) JP-A-4-218919 (JP, A) (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/28-21/288 H01L 21/3205-21/3213 H01L 21/768
Claims (6)
と、 前記絶縁膜の所定位置に溝を形成する工程と、 前記絶縁膜上と前記溝底部および側壁とにルテニウム，
オスミウム，イリジウム，もしくは，ロジウムからなる
第１の膜を化学気相成長法により形成する工程と、 前記第１の膜上に銅もしくは銅合金からなる第２の膜を
化学気相成長法により形成して前記溝を埋め込む工程
と、 前記第２の膜および前記第１の膜を、前記溝内に形成さ
れた部分を残し、前記絶縁膜表面が露出するまで削除す
る工程と、 前記削除する工程の後で、前記第１の膜および前記第２
の膜の表面に露出している部分にルテニウム，オスミウ
ム，イリジウム，もしくは，ロジウムからなる第３の膜
を選択的化学気相成長法により形成する工程と を少なく
とも 備えたことを特徴とする半導体装置の配線構造の製
造方法。1. A step of forming an insulating film on a semiconductor substrate.
When the forming grooves in a predetermined position of the insulating film, the insulating film and the groove bottom and ruthenium and the side wall,
Consists of osmium, iridium, or rhodium
A step of forming the first film by chemical vapor deposition, and a second film made of copper or copper alloy on the first film.
Forming by chemical vapor deposition and filling the groove
And the second film and the first film are formed in the groove.
Part of the insulating film is removed until the surface of the insulating film is exposed.
And a step of removing the first film and the second film.
Ruthenium and osmium on the exposed surface of the film
Third film consisting of aluminum, iridium, or rhodium
Less and forming by selective chemical vapor deposition
With a semiconductor device wiring structure characterized by
Build method .
と、 前記絶縁膜の所定位置に溝を形成する工程と、 前記絶縁膜上と前記溝底部および側壁とに、ルテニウム
の酸化物，オスミウムの酸化物，イリジウムの酸化物，
もしくは，ロジウムの酸化物からなる第１の膜を化学気
相成長法により形成する工程と、 前記第１の膜上に銅もしくは銅合金からなる第２の膜を
化学気相成長法により形成して前記溝を埋め込む工程
と、 前記第２の膜および前記第１の膜を、前記溝内に形成さ
れた部分を残し、前記絶縁膜表面が露出するまで削除す
る工程と、 前記削除する工程の後で、前記第１の膜および前記第２
の膜の表面に露出している部分にルテニウム，オスミウ
ム，イリジウム，もしくは，ロジウムの酸化物からなる
第３の膜を選択的化学気相成長法により形成する工程と
を少なくとも 備えたことを特徴とする半導体装置の配線
構造の製造方法。2. A step of forming an insulating film on a semiconductor substrate
When the forming grooves in a predetermined position of the insulating film, to the a on the insulating layer the groove bottom and side walls, ruthenium
Oxide, osmium oxide, iridium oxide,
Alternatively, the first film made of rhodium oxide is chemically vaporized.
A step of forming by a phase growth method, and a second film made of copper or a copper alloy on the first film.
Forming by chemical vapor deposition and filling the groove
And the second film and the first film are formed in the groove.
Part of the insulating film is removed until the surface of the insulating film is exposed.
And a step of removing the first film and the second film.
Ruthenium and osmium on the exposed surface of the film
Consists of oxides of Mu, Iridium, or Rhodium
A step of forming a third film by a selective chemical vapor deposition method, and
A method for manufacturing a wiring structure of a semiconductor device, comprising :
と、 前記絶縁膜の所定位置に溝を形成する工程と、 前記絶縁膜上と前記溝底部および側壁とにルテニウム，
オスミウム，イリジウム，もしくは，ロジウムからなる
第１の膜を無電界メッキ法により形成する工程と、 前記第１の膜上に銅もしくは銅合金からなる第２の膜を
メッキ法により形成して前記溝を埋め込む工程と、 前記第２の膜および前記第１の膜を、前記溝内に形成さ
れた部分を残し、前記絶縁膜表面が露出するまで削除す
る工程と、 前記削除する工程の後で、前記第１の膜および前記第２
の膜の表面に露出している部分にルテニウム，オスミウ
ム，イリジウム，もしくは，ロジウムからなる第３の膜
を選択的な無電界メッキ法により形成する工程と を少な
くとも 備えたことを特徴とする半導体装置の配線構造の
製造方法。3. A step of forming an insulating film on a semiconductor substrate.
When the forming grooves in a predetermined position of the insulating film, the insulating film and the groove bottom and ruthenium and the side wall,
Consists of osmium, iridium, or rhodium
A step of forming the first film by electroless plating, and a second film made of copper or copper alloy on the first film.
Forming a groove by a plating method to fill the groove, and forming the second film and the first film in the groove.
Part of the insulating film is removed until the surface of the insulating film is exposed.
And a step of removing the first film and the second film.
Ruthenium and osmium on the exposed surface of the film
Third film consisting of aluminum, iridium, or rhodium
A step of forming by selective electroless plating the small
Of the wiring structure of the semiconductor device characterized by having at least
Manufacturing method .
製造方法において、 前記第１の膜は、ルテニウム，オスミウム，イリジウ
ム，もしくは，ロジウムのカルボニル化合物，βケトナ
ート化合物，または，シクロペンタジニエル化合物を原
料とした化学気相成長法により形成し、 前記第２の膜は、銅または銅を主成分とするβケトナー
ト化合物を原料とした化学気相成長法により形成する こ
とを特徴とする半導体装置の配線構造の製造方法。4. The wiring structure of the semiconductor device according to claim 1 .
In the manufacturing method , the first film is made of ruthenium, osmium, or iridium.
Or rhodium carbonyl compound, β-ketona
Base compounds or cyclopentadiene compounds
Formed by a chemical vapor deposition method using a raw material, and the second film is copper or a β-ketoner containing copper as a main component.
A method for manufacturing a wiring structure of a semiconductor device, which is formed by a chemical vapor deposition method using a gallium compound as a raw material .
製造方法において、 前記第１の膜は、ルテニウム，オスミウム，イリジウ
ム，もしくは，ロジウムのカルボニル化合物，βケトナ
ート化合物，または，シクロペンタジニエル化合物を原
料とした酸化性雰囲気における化学気相成長法により形
成し、 前記第２の膜は、銅または銅を主成分とするβケトナー
ト化合物を原料とした化学気相成長法により形成する こ
とを特徴とする半導体装置の配線構造の製造方法。5. The wiring structure of the semiconductor device according to claim 2.
In the manufacturing method, the first film is made of ruthenium, osmium, or iridium.
Or rhodium carbonyl compound, β-ketona
Base compounds or cyclopentadiene compounds
Formed by chemical vapor deposition in an oxidizing atmosphere used as a material.
And the second film is copper or a β-ketoner containing copper as a main component.
A method for manufacturing a wiring structure of a semiconductor device, which is formed by a chemical vapor deposition method using a gallium compound as a raw material .
製造方法において、 前記第１の膜は、前記絶縁膜表面にルテニウム，オスミ
ウム，イリジウム，もしくは，ロジウム，またはそれら
の酸化物からなる触媒核を担持したあと、無電界メッキ
法により形成し、 前記第２の膜は、無電界メッキ法もしくは電界メッキ法
により形成する ことを特徴とする半導体装置の配線構造
の製造方法。6. A wiring structure for a semiconductor device according to claim 3.
In the manufacturing method, the first film may include ruthenium and osmium on the surface of the insulating film.
Um, iridium, or rhodium, or those
Electroless plating after supporting the catalyst nucleus consisting of the oxide of
And the second film is formed by electroless plating or electroplating.
A method for manufacturing a wiring structure of a semiconductor device, the method comprising:
Priority Applications (1)
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| JP3409831B2 true JP3409831B2 (en) | 2003-05-26 |
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|---|---|
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