JP3397242B2 - DC-DC converter - Google Patents

DC-DC converter

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JP3397242B2
JP3397242B2 JP2000374276A JP2000374276A JP3397242B2 JP 3397242 B2 JP3397242 B2 JP 3397242B2 JP 2000374276 A JP2000374276 A JP 2000374276A JP 2000374276 A JP2000374276 A JP 2000374276A JP 3397242 B2 JP3397242 B2 JP 3397242B2
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、負荷又は入力電圧
の変化に対応することができるDC−DCコンバータに
関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DC-DC converter capable of coping with changes in load or input voltage.

【0002】[0002]

【従来の技術】従来の典型的なDC−DCコンバータ
は、例えば米国特許第5,719,755号に示されて
いるように、直流電源と、1次、2次及び3次巻線とを
有するトランスと、スイッチング素子と、整流平滑回路
と、制御回路とから成る。スイッチング素子はトランス
の1次巻線を介して直流電源の一端と他端との間に接続
され、制御回路によってオン・オフ制御される。整流平
滑回路は第1のタイプ又は第2のタイプに構成される。
第1のタイプの整流平滑回路は、1次巻線側のスイッチ
ング素子のオン期間に2次巻線に誘起される電圧によっ
て逆方向バイアスされ、スイッチング素子のオフの期間
に2次巻線に誘起される電圧によって順方向バイアスさ
れる方向性を有して2次巻線に接続された整流ダイオー
ドと、この整流ダイオードの出力電圧を平滑するコンデ
ンサとから成る。第2のタイプの整流平滑回路は、スイ
ッチング素子のオン期間に2次巻線に誘起される電圧に
よって順方向バイアスされる方向性を有して2次巻線に
接続された整流ダイオードと、この整流ダイオードの出
力ラインに直列に接続されたチョークコイルと、このチ
ョークコイルの出力段に接続された平滑用コンデンサ
と、チョークコイルと平滑用コンデンサとを含む閉回路
を形成するためのダイオードとから成る。第1のタイプ
の整流平滑回路を有するスイッチングレギュレータはフ
ライバック型又はリバース型スイッチングレギュレータ
と呼ばれ、第2のタイプの整流平滑回路を有するスイッ
チングレギュレータはフォワード型スイッチングレギュ
レータと呼ばれている。
2. Description of the Related Art A typical conventional DC-DC converter includes a DC power source and primary, secondary and tertiary windings, as shown in, for example, US Pat. No. 5,719,755. It includes a transformer, a switching element, a rectifying / smoothing circuit, and a control circuit. The switching element is connected between one end and the other end of the DC power supply via the primary winding of the transformer, and is on / off controlled by the control circuit. The rectifying / smoothing circuit is configured in the first type or the second type.
The first type of rectifying / smoothing circuit is reverse-biased by the voltage induced in the secondary winding during the ON period of the switching element on the primary winding side, and is induced in the secondary winding during the OFF period of the switching element. A rectifying diode forward biased by the applied voltage and connected to the secondary winding, and a capacitor for smoothing the output voltage of the rectifying diode. The second type of rectifying / smoothing circuit includes a rectifying diode connected to the secondary winding with directivity that is forward-biased by a voltage induced in the secondary winding during the ON period of the switching element. It comprises a choke coil connected in series to the output line of the rectifying diode, a smoothing capacitor connected to the output stage of the choke coil, and a diode for forming a closed circuit including the choke coil and the smoothing capacitor. . A switching regulator having a first type rectifying / smoothing circuit is called a flyback type or reverse type switching regulator, and a switching regulator having a second type rectifying / smoothing circuit is called a forward type switching regulator.

【0003】ところで、DC−DCコンバータに対して
高効率化が要求されている。DC−DCコンバータの効
率を高めるためには、スイッチング素子の電力損失を低
減させなければならない。この目的を達成するために上
記米国特許では、スイッチング素子に並列に疑似共振
(quasiresonant )用コンデンサが接続されている。こ
のように、スイッチング素子にコンデンサを並列に接続
すると、スイッチング素子のターンオフ時にコンデンサ
が徐々に充電され、このコンデンサの電圧及びスイッチ
ング素子の電圧が徐々に高くなる。スイッチング素子と
してのバイポーラトランジスタ又は電界効果トランジス
タの電流は、半導体におけるキャリアの蓄積効果に起因
してこれがオフ制御された後にも流れる。しかし、共振
用コンデンサを設けると、オフ制御された後にスイッチ
ング素子の電圧が急激に高くならないために、スイッチ
ング素子の電流と電圧の積に基づく電力損失即ちスイッ
チング損失が抑制され、またターンオフ時のノイズ即ち
サージ電圧も抑制される。スイッチング素子をターンオ
ンさせる時には、トランスの1次巻線のインダクタンス
とスイッチング素子に並列接続されたコンデンサとの共
振動作によってスイッチング素子の電圧を徐々に低下さ
せ、この電圧がゼロ又はこの近傍になった時にスイッチ
ング素子をオンにする。これによりスイッチング素子の
ゼロ電圧スイッチングが達成され、スイッチング損失が
低減する。
By the way, there is a demand for higher efficiency in DC-DC converters. In order to increase the efficiency of the DC-DC converter, the power loss of the switching element must be reduced. To achieve this purpose, in the above-mentioned U.S. Patent, a quasi-resonant capacitor is connected in parallel with a switching element. When the capacitors are connected in parallel to the switching elements in this way, the capacitors are gradually charged when the switching elements are turned off, and the voltage of the capacitors and the voltage of the switching elements gradually increase. The current of the bipolar transistor or the field effect transistor as the switching element flows even after it is turned off due to the carrier accumulation effect in the semiconductor. However, if a resonance capacitor is provided, the voltage of the switching element does not rise sharply after it is turned off, so power loss based on the product of the current and voltage of the switching element, that is, switching loss, is suppressed, and noise at turn-off is suppressed. That is, the surge voltage is also suppressed. When the switching element is turned on, the voltage of the switching element is gradually reduced by the resonance operation of the inductance of the primary winding of the transformer and the capacitor connected in parallel with the switching element, and when this voltage becomes zero or near this Turn on the switching element. This achieves zero voltage switching of the switching element and reduces switching loss.

【0004】[0004]

【発明が解決しようとする課題】ところで、出力電圧を
一定に制御する回路を備えた疑似共振型スイッチングレ
ギュレータにおいて、負荷の大きさが変化すると、スイ
ッチング素子のオン・オフ繰返し周波数(以下、スイッ
チング周波数と言う)が変化する。例えば、負荷が軽く
なると、スイッチング周波数が高くなる。スイッチング
周波数が高くなると、単位時間当りのスイッチング素子
のスイッチング回数が多くなる。スイッチング素子はス
イッチング毎に損失を発生するので、単位時間当りのス
イッチング回数が多くなると、単位時間当りの損失も大
きくなる。この結果、疑似共振動作させるにも拘らず、
スイッチングレギュレータの効率の向上を良好に達成す
ることができない。軽負荷時におけるスイッチング回数
の増大を抑えるために、スイッチング素子のオン・オフ
繰返し周波数即ちスイッチング周波数を抑えることが、
例えば、特開平8−289543号公報に記載されてい
る。従来のDC−DCコンバータでは、スイッチング素
子のオフ期間の長さが強制的に制限される。この強制的
に制限されるオフ期間は最小オフ期間又は最小オフ時間
と呼ばれている。最小オフ期間を設けると、スイッチン
グ素子のオフ期間(オフ時間)は最小オフ期間よりも短
くならない。最小オフ期間が設定されているDC−DC
コンバ−タにおいて、負荷が大幅に軽くなると、スイッ
チング素子のオン期間にトランスに蓄積されたエネルギ
ーの放出に基づくフライバック電圧の発生が終了しても
スイッチング素子は直ぐにオンに転換せず、最小オフ期
間の後にスイッチング素子がオンに転換する。最小オフ
期間内にフライバック電圧の発生が終了すると、トラン
スの巻線のインダクタンスとスイッチング素子の寄生容
量又は共振用キャパシタンスとに基づくリンギングが生
じる。従って、スイッチング素子はリンギング中にオン
状態に転換される。最小オフ期間の終了時にはリンギン
グによってスイッチング素子の電圧が高い場合があるの
で、最小オフ期間の終了後においてスイッチング素子の
電圧が低い値になった時にスイッチング素子をオンに転
換する。上述のような方法でスイッチング素子を制御す
ると、スイッチング損失を大幅に低減することができ
る。しかし、最小オフ期間が一定値に固定されたままで
あると、負荷又は入力電圧が変動した時に、スイッチン
グ周波数が不安定になることがある。例えば、フライバ
ック電圧の発生期間が最小オフ期間よりも長い状態にあ
る比較的重い第1の負荷からフライバック電圧の発生期
間が最小オフ期間よりも短くなる比較的軽い第2の負荷
まで負荷の大きさが徐々に変化する場合に、フライバッ
ク電圧の発生期間が最小オフ期間よりも短くなるところ
で、不安定動作が生じる。これを図6及び図7を参照し
て更に詳しく説明する。図6及び図7のV1はスイッチ
ング素子の電圧を示し、これはトランスのフライバック
電圧及びリンギング電圧に基づいて発生している。図6
のV13におけるT1は最小オフ期間を示している。図
6に示すように負荷が比較的大きい値を有している時に
は、フライバック電圧の発生期間T0はV13に示す最
小オフ期間T1よりも長い。従って、フライバック電圧
の終了に同期してスイッチング素子がオンに転換し、周
知の自励発振動作が継続する。この状態から負荷を徐々
に軽くすると、スイッチング素子のオン期間(Ton)
が短くなり、フライバック電圧の発生期間T0も短くな
り、ついにはフライバック電圧の発生期間T0が最小オ
フ期間T1よりも短くなる。フライバック電圧の発生期
間T0が最小オフ期間T1よりも短くなると、図7に示
すようにフライバック電圧の発生期間T0の終了に同期
したスイッチング素子のターンオンが禁止される。スイ
ッチング素子は、最小オフ期間T1の終了後においてス
イッチング素子の電圧がほぼゼロになった時にターンオ
ンする。このように最小オフ期間T1の終了時点でスイ
ッチング素子をターンオンさせないで、スイッチング素
子の電圧がほぼゼロになるまでターンオンを強制的に禁
止していると、この分だけスイッチング素子のオフ期間
が長くなり、出力電圧の低下が生じる。DC−DCコン
バータは定電圧制御回路を有しているので、出力電圧の
低下を償うために次のスイッチング素子のオン期間が長
くなる。このようにスイッチング素子のオン期間が長く
なると、これに比例してフライバック電圧の発生期間T
0も長くなる。この結果、フライバック電圧の発生期間
T0が最小オフ期間T1よりも再び長くなり、オフ期間
が最小オフ期間T1に制限されないスイッチング動作が
生じる。次に前述のようにオン期間が長くなると、出力
電圧の上昇が生じるので、オン期間が再び短くなり、フ
ライバック電圧の発生期間T0も最小オフ期間T1より
も再び短くなり、オフ期間が最小オフ期間T1に制限さ
れるスイッチング動作が生じる。このように、スイッチ
ング素子のオフ期間が1つの最小オフ期間T1だけで制
限されると、スイッチング素子のオン期間及びオフ期間
の変動が繰返して生じる。スイッチング素子のオン期間
及びオフ期間が変動するということは、スイッチング周
波数が不安定になることを意味する。スイッチング周波
数が不安定になると、スイッチング素子から発生するノ
イズの周波数も変化し、ノイズ対策が困難になる。ま
た、スイッチング周波数が不特定に変化することによっ
てトランスが磁歪音に基づくノイズを発生することがあ
る。また、スイッチング周波数の変動によってスイッチ
ング素子のオン・オフ制御を安定的に継続することが困
難になることがある。
By the way, in a quasi-resonant switching regulator having a circuit for controlling the output voltage to be constant, when the load size changes, the on / off repetition frequency of the switching element (hereinafter referred to as the switching frequency). Say) changes. For example, the lighter the load, the higher the switching frequency. As the switching frequency increases, the number of times the switching element switches per unit time increases. Since the switching element causes a loss for each switching, when the number of times of switching per unit time increases, the loss per unit time also increases. As a result, despite the quasi-resonant operation,
The improvement in the efficiency of the switching regulator cannot be achieved well. In order to suppress the increase in the number of times of switching at light load, it is necessary to suppress the on / off repetition frequency of the switching element, that is, the switching frequency.
For example, it is described in JP-A-8-289543. In the conventional DC-DC converter, the length of the off period of the switching element is forcibly limited. This forcedly limited off period is called a minimum off period or minimum off time. When the minimum off period is provided, the off period (off time) of the switching element does not become shorter than the minimum off period. DC-DC with minimum off period set
When the load on the converter is significantly lightened, the switching element does not immediately turn on even if the generation of the flyback voltage due to the release of the energy stored in the transformer during the on period of the switching element ends, and the minimum off After the period, the switching element turns on. When the generation of the flyback voltage ends within the minimum OFF period, ringing occurs due to the inductance of the transformer winding and the parasitic capacitance or resonance capacitance of the switching element. Therefore, the switching element is turned on during ringing. Since the voltage of the switching element may be high due to ringing at the end of the minimum off period, the switching element is turned on when the voltage of the switching element becomes a low value after the end of the minimum off period. When the switching element is controlled by the above method, the switching loss can be significantly reduced. However, if the minimum off period remains fixed at a constant value, the switching frequency may become unstable when the load or the input voltage changes. For example, from a relatively heavy first load in which the flyback voltage generation period is longer than the minimum off period to a relatively light second load in which the flyback voltage generation period is shorter than the minimum off period. When the magnitude gradually changes, unstable operation occurs when the generation period of the flyback voltage becomes shorter than the minimum off period. This will be described in more detail with reference to FIGS. 6 and 7. V1 in FIGS. 6 and 7 indicates the voltage of the switching element, which is generated based on the flyback voltage and the ringing voltage of the transformer. Figure 6
T1 at V13 indicates the minimum off period. When the load has a relatively large value as shown in FIG. 6, the generation period T0 of the flyback voltage is longer than the minimum off period T1 shown by V13. Therefore, the switching element is turned on in synchronization with the end of the flyback voltage, and the known self-excited oscillation operation continues. When the load is gradually reduced from this state, the ON period of the switching element (Ton)
Becomes shorter, the generation period T0 of the flyback voltage also becomes shorter, and finally the generation period T0 of the flyback voltage becomes shorter than the minimum off period T1. When the flyback voltage generation period T0 becomes shorter than the minimum off period T1, turn-on of the switching element is prohibited in synchronization with the end of the flyback voltage generation period T0, as shown in FIG. The switching element turns on when the voltage of the switching element becomes almost zero after the end of the minimum off period T1. If the switching element is not turned on at the end of the minimum off period T1 and the turn-on is forcibly prohibited until the voltage of the switching element becomes almost zero, the off period of the switching element becomes longer by this amount. , The output voltage drops. Since the DC-DC converter has the constant voltage control circuit, the ON period of the next switching element becomes long in order to compensate for the decrease in the output voltage. When the ON period of the switching element becomes longer as described above, the flyback voltage generation period T increases in proportion to this.
0 also becomes long. As a result, the flyback voltage generation period T0 becomes longer than the minimum off period T1 again, and a switching operation in which the off period is not limited to the minimum off period T1 occurs. Next, when the ON period becomes longer as described above, the output voltage rises, so that the ON period becomes shorter again, the flyback voltage generation period T0 becomes shorter than the minimum OFF period T1 again, and the OFF period becomes minimum OFF. A switching operation that is limited to the period T1 occurs. In this way, when the OFF period of the switching element is limited to only one minimum OFF period T1, the ON period and the OFF period of the switching element repeatedly change. The fluctuation of the ON period and the OFF period of the switching element means that the switching frequency becomes unstable. When the switching frequency becomes unstable, the frequency of noise generated from the switching element also changes, making it difficult to take measures against noise. In addition, the transformer may generate noise based on magnetostrictive sound due to an unspecific change in the switching frequency. Further, it may be difficult to stably continue the on / off control of the switching element due to the fluctuation of the switching frequency.

【0005】そこで、本発明の目的は、軽負荷時の効率
の向上を図ることができるとともに、動作の安定性の向
上及びノイズの低減を図ることができるDC−DCコン
バータを提供することにある。
Therefore, an object of the present invention is to provide a DC-DC converter which can improve the efficiency under a light load and can improve the operation stability and reduce the noise. .

【0006】[0006]

【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明を、実施形態を示す図面の
符号を参照して説明する。なお、ここでの参照符号は、
本願発明の理解を助けるために付されており、本願発明
を限定するものではない。本発明に従うDC−DCコン
バータは、負荷26に直流電力を供給するためのDC−
DCコンバータであって、直流電圧を供給する直流電源
1と、前記直流電圧を繰返してオン・オフするために前
記直流電源1の一端18と他端19との間に接続され、
且つ第1及び第2の主端子と制御端子とを有しているス
イッチング素子3と、前記スイッチング素子3に対して
直列に接続され、前記スイッチング素子3のオン期間に
エネルギーが蓄積され、前記スイッチング素子のオフ期
間に前記エネルギーが放出されるインダクタンス手段2
又は2aと、前記インダクタンス手段2又は2aに接続
された整流平滑回路6と、前記整流平滑回路6の出力電
圧を示す信号を検出する出力電圧検出手段8、10と、
前記スイッチング素子3の前記第1及び第2の主端子間
の電圧を示す信号を得るためのスイッチ電圧検出手段1
1又は11a又は11bと、スイッチ制御手段13とを
有する。前記スイッチ制御手段13は、前記スイッチン
グ素子3をオン・オフ制御するためのスイッチ制御信号
を形成し且つこのスイッチ制御信号を前記スイッチング
素子3の前記制御端子に供給するために前記出力電圧検
出手段8、10と前記スイッチ電圧検出手段11又は1
1a又は11bと前記スイッチング素子3とに接続され
ている。また、前記スイッチ制御手段13は、前記出力
電圧検出手段8、10の出力に応答して前記出力電圧を
一定に制御するように前記スイッチング素子3のオン期
間Tonの長さを決定する機能と、前記スイッチング素
子3のオフ期間Toffの長さを制限するための第1の
最小オフ期間T1を示す信号を形成する機能と、前記第
1の最小オフ期間T1よりも長い第2の最小オフ期間T
2を示す信号を形成する機能と、前記第1及び第2の最
小オフ期間を示す信号を選択的に発生させる機能と、前
記インダクタンス手段2又は2aのフライバック電圧の
発生期間T0を検出する機能と、前記フライバック電圧
発生期間T0が前記第1の最小オフ期間T1よりも短い
か否かを判定する機能と、前記フライバック電圧発生期
間T0が前記第2の最小オフ期間T2よりも長いか否か
を判定する機能と、前記フライバック電圧発生期間T0
が前記第1の最小オフ期間T1よりも短いことを示す判
定結果が得られた時に、前記スイッチング素子3のオフ
期間Toffの長さを前記第2の最小オフ期間T2に従っ
て制限する機能と、前記フライバック電圧発生期間T0
が前記第2の最小オフ期間T2よりも長いことを示す判
定結果が得られた時に、前記スイッチング素子3のオフ
期間Toffの長さを前記第1の最小オフ期間T1に従って
制限する機能と、前記第1の最初のオフ期間T1又は前
記第2の最小オフ期間T2の終了後に前記スイッチ電圧
検出手段11又は11a又は11bに基づいて得られた
前記スイッチング素子3の電圧を示す信号が所定基準値
Vr1又はVr2’以下になったことに基づいて前記ス
イッチング素子3のオフ期間Toffの終了時点を決定
する機能とを有している。
The present invention for solving the above problems and achieving the above objects will be described with reference to the reference numerals of the drawings showing the embodiments. In addition, the reference numeral here is
It is added to help understanding of the present invention and does not limit the present invention. The DC-DC converter according to the present invention is a DC-DC converter for supplying DC power to the load 26.
A DC converter, which is connected between a DC power supply 1 for supplying a DC voltage and one end 18 and the other end 19 of the DC power supply 1 for repeatedly turning the DC voltage on and off,
A switching element 3 having first and second main terminals and a control terminal is connected in series to the switching element 3, and energy is accumulated during an ON period of the switching element 3 to switch the switching element 3. Inductance means 2 for releasing the energy during the off period of the element
Or 2a, a rectifying / smoothing circuit 6 connected to the inductance means 2 or 2a, and output voltage detecting means 8 or 10 for detecting a signal indicating an output voltage of the rectifying / smoothing circuit 6.
Switch voltage detection means 1 for obtaining a signal indicating the voltage between the first and second main terminals of the switching element 3.
1 or 11a or 11b and a switch control means 13. The switch control means 13 forms the switch control signal for turning on / off the switching element 3 and supplies the switch control signal to the control terminal of the switching element 3 so as to output the output voltage detecting means 8 10 and the switch voltage detecting means 11 or 1
It is connected to 1a or 11b and the switching element 3. In addition, the switch control means 13 determines the length of the ON period Ton of the switching element 3 so as to control the output voltage constant in response to the output of the output voltage detection means 8 and 10, A function of forming a signal indicating a first minimum off period T1 for limiting the length of the off period Toff of the switching element 3, and a second minimum off period T longer than the first minimum off period T1.
2, a function of selectively generating a signal indicating the first and second minimum off periods, and a function of detecting a generation period T0 of the flyback voltage of the inductance means 2 or 2a. And a function of determining whether the flyback voltage generation period T0 is shorter than the first minimum off period T1 and whether the flyback voltage generation period T0 is longer than the second minimum off period T2. And a function for determining whether or not the flyback voltage generation period T0
And a function of limiting the length of the off period Toff of the switching element 3 according to the second minimum off period T2 when a determination result indicating that is shorter than the first minimum off period T1 is obtained. Flyback voltage generation period T0
And a function of limiting the length of the off period Toff of the switching element 3 according to the first minimum off period T1 when a determination result indicating that is longer than the second minimum off period T2 is obtained. A signal indicating the voltage of the switching element 3 obtained based on the switch voltage detection means 11 or 11a or 11b after the end of the first first off period T1 or the second minimum off period T2 is a predetermined reference value Vr1. Alternatively, it has a function of determining the end point of the off period Toff of the switching element 3 based on the fact that it becomes Vr2 ′ or less.

【0007】なお、請求項2に示すように、前記スイッ
チ制御手段13は、前記スイッチング素子3をオン・オ
フ制御するためのスイッチ制御信号を形成するために前
記出力電圧検出手段8、10と前記スイッチ電圧検出手
段11又は11a又は11bに接続されており、且つ前
記出力電圧検出手段8、10の出力に応答して前記出力
電圧を一定に制御するように前記スイッチング素子3の
オン期間Tonの長さを決定する機能と、前記スイッチ
電圧検出手段11又は11a又は11bに基づいて得ら
れた前記スイッチング素子3の電圧を示す信号が所定基
準値Vr1又はVr2’以下になったことに基づいて前
記スイッチング素子3のオフ期間Toffの終了時点を
決定する機能とを有しているスイッチ制御信号形成手段
46又は46a、47、50又は50aと、前記スイッ
チング素子3のオフ期間Toffの長さを制限するため
の第1の最小オフ期間T1を示す信号とこの第1の最小
オフ期間T1よりも長い第2の最小オフ期間T2を示す
信号とを選択的に発生し、前記第1及び第2の最小オフ
期間を示す信号を前記スイッチ制御信号形成手段に選択
的に供給する最小オフ期間信号発生回路73又は120
又は120’と、前記インダクタンス手段2又は2aの
フライバック電圧の発生期間T0を検出するためのフラ
イバック電圧発生期間検出手段101又は130と、前
記最小オフ期間信号発生回路及び前記フライバック電圧
検出手段に接続されており、且つ前記フライバック電圧
発生期間検出手段101又は130で検出された前記フ
ライバック電圧発生期間T0が前記第1の最小オフ期間
T1よりも短いか否かを判定する機能と、前記フライバ
ック電圧発生期間T0が前記第2の最小オフ期間T2よ
りも長いか否かを判定する機能と、前記フライバック電
圧発生期間T0が前記第1の最小オフ期間T1よりも短
いことを示す判定結果が得られた時に、前記第2の最小
オフ期間T2を示す信号が前記最小オフ期間信号発生回
路 73又は120から前記スイッチ制御信号形成手段
に供給させるように前記最小オフ期間信号発生回路73
又は120又は120´を制御する機能と、前記フライ
バック電圧発生期間T0が前記第2の最小オフ期間T2
よりも長いことを示す判定結果が得られた時に、前記第
1の最小オフ期間T1を示す信号を前記最小オフ期間信
号発生回路73又は120から前記スイッチ制御信号形
成手段に供給させるように、前記最小オフ期間信号発生
回路73又は120を制御する機能とを有している判定
手段102又は13とから成ることが望ましい。また、
請求項3に示すように、前記第1の最小オフ期間T1と
第2の最小オフ期間T2との時間差Taは0.1〜10
μsであることが望ましい。また、請求項4に示すよう
に、共振用コンデンサを設けることが望ましい。また、
請求項5に示すように、電流検出手段4の出力と出力電
圧検出手段8の出力とスイッチ電圧検出手段11又は1
1aの出力とを合成する合成手段12を設け、合成手段
12から得られた合成信号を第1及び第2の比較手段4
6、47に入力させることが望ましい。これにより、ス
イッチ制御手段の集積化及び低コスト化が容易になる。
また、請求項6に示すように、初期化信号発生手段51
を設けることが望ましい。また、最小オフ期間信号発生
回路77を、鋸波電圧発生回路72、最小オフ期間決定
用基準電圧91、最小オフ期間決定用比較器92、オフ
期間パルス形成回路95で構成することが望ましい。ま
た、請求項7に示すように制御パルス形成回路50又は
50a又は50bを第1の回路71又は71a又は71
bと第2の回路96とで形成することが望ましい。ま
た、請求項8に示すように、第1の回路71又は71a
又は71bを波形整形回路77とフリップフロップ78
とすることが望ましい。また、請求項9及び10に示す
ように、オフ終了時点決定用の第1の回路71又は71
aを2つのフリップフロップで構成することが望まし
い。また、請求項11に示すように、第2の回路96を
NORゲ−ト96aにすることが望ましい。また、請求
項12に示すように、最小オフ期間パルス形成回路95
を、ANDゲ−ト97とフリップフロップ100とで構
成することが望ましい。また、請求項13に示すよう
に、フライバック電圧発生期間検出手段101を第1の
回路71及び第2の回路96に接続することが望まし
い。また、請求項14に示すように、最小オフ期間決定
用基準電圧源91を分圧回路にすることが望ましい。ま
た、請求項15に示すように、スイッチ電圧検出手段1
1の出力を出力電圧制御用の合成手段12aに入力させ
ない構成にすることができる。また、請求項16に示す
ように、出力電圧検出信号に基づいて鋸波電圧V4aを
形成し、この鋸波電圧V4aを使用してオフ終了時点を
決定することができる。また、請求項17に示すよう
に、インダクタンス手段を1次、2次及び3次巻線2
1、22、23を有するトランスとすることが望まし
い。また、請求項18に示すように、スイッチ電圧検出
手段11をスイッチング素子3に対して並列に接続する
ことができる。また、請求項19に示すように、出力電
圧検出手段を3次巻線23に接続することができる。ま
た、請求項20に示すように、スイッチ電圧検出手段1
1に遅延用コンデンサ34を含めることが望ましい。ま
た、請求項21に示すように,スイッチ電圧検出手段1
1aをダイオード31と抵抗33で構成することができ
る。また、請求項22に示すように、インダクタンス手
段をリアクトル2aとし、出力平滑用コンデンサ7をこ
の巻線21にダイオ−ド6を介して並列に接続すること
ができる。また、請求項23に示すように、最大オフ期
間を設定することができる。また、請求項24に示すよ
うに、スイッチ電圧検出手段11又は11a又は11b
の出力段にスイッチ110を設け、このスイッチ110
をオフにすることによってスイッチ電圧検出手段の出力
に基づく制御を中断することができる。また,請求項2
5に示すように第1及び第2の最小オフ期間信号発生器
121,122を設けることができる。また、請求項2
6に示すように、フライバック電圧発生期間検出回路1
30をインダクタンス手段に直接に接続することができ
る。また、請求項27に示すように、判断手段を位相比
較器133とすることができる。
As described in claim 2, the switch control means 13 and the output voltage detection means 8, 10 and the output voltage detection means 8 and 10 for forming a switch control signal for ON / OFF controlling the switching element 3. It is connected to the switch voltage detecting means 11 or 11a or 11b, and the ON period Ton of the switching element 3 is long so as to control the output voltage to be constant in response to the output of the output voltage detecting means 8 and 10. Switching based on the function of determining the level and the signal indicating the voltage of the switching element 3 obtained on the basis of the switch voltage detecting means 11 or 11a or 11b is below a predetermined reference value Vr1 or Vr2 '. The switch control signal forming means 46 or 46a, 4 or 4 having a function of determining the end point of the off period Toff of the element 3. 7, 50 or 50a, a signal indicating a first minimum off period T1 for limiting the length of the off period Toff of the switching element 3, and a second minimum off period longer than the first minimum off period T1. A signal indicating the period T2 is selectively generated, and a signal indicating the first and second minimum off periods is selectively supplied to the switch control signal forming means.
Or 120 ', flyback voltage generation period detection means 101 or 130 for detecting the generation period T0 of the flyback voltage of the inductance means 2 or 2a, the minimum off period signal generation circuit, and the flyback voltage detection means. And a function of determining whether the flyback voltage generation period T0 detected by the flyback voltage generation period detection means 101 or 130 is shorter than the first minimum off period T1. A function of determining whether or not the flyback voltage generation period T0 is longer than the second minimum off period T2, and showing that the flyback voltage generation period T0 is shorter than the first minimum off period T1. When the determination result is obtained, the signal indicating the second minimum off period T2 is the minimum off period signal generating circuit 73 or 120. Wherein so as to be supplied to et the switch control signal forming means minimum nonconducting period signal generator circuit 73
Or the function of controlling 120 or 120 ', and the flyback voltage generation period T0 is the second minimum off period T2.
And a signal indicating the first minimum off-period T1 is supplied from the minimum off-period signal generation circuit 73 or 120 to the switch control signal forming means when a determination result indicating that it is longer than the above is obtained. Desirably, the determination means 102 or 13 has a function of controlling the minimum off period signal generation circuit 73 or 120. Also,
As described in claim 3, the time difference Ta between the first minimum off period T1 and the second minimum off period T2 is 0.1 to 10.
It is preferably μs. Further, it is desirable to provide a resonance capacitor as described in claim 4. Also,
As described in claim 5, the output of the current detection means 4, the output of the output voltage detection means 8 and the switch voltage detection means 11 or 1
A synthesizing means 12 for synthesizing the output of 1a is provided, and the synthesized signal obtained from the synthesizing means 12 is used as first and second comparing means 4
It is desirable to input to 6 and 47. This facilitates integration and cost reduction of the switch control means.
Further, as described in claim 6, the initialization signal generating means 51
Is desirable. Further, it is desirable that the minimum off-period signal generating circuit 77 is configured by a sawtooth wave voltage generating circuit 72, a minimum off-period determining reference voltage 91, a minimum off-period determining comparator 92, and an off-period pulse forming circuit 95. Further, as described in claim 7, the control pulse forming circuit 50 or 50a or 50b is connected to the first circuit 71 or 71a or 71.
It is desirable to form it with b and the second circuit 96. In addition, as described in claim 8, the first circuit 71 or 71a
Alternatively, 71b is a waveform shaping circuit 77 and a flip-flop 78.
Is desirable. Further, as described in claims 9 and 10, the first circuit 71 or 71 for determining the end point of the off state
It is desirable that a be composed of two flip-flops. Further, as described in claim 11, it is desirable that the second circuit 96 be a NOR gate 96a. In addition, as described in claim 12, the minimum off period pulse forming circuit 95.
Is preferably composed of an AND gate 97 and a flip-flop 100. Further, as described in claim 13, it is desirable that the flyback voltage generation period detection means 101 is connected to the first circuit 71 and the second circuit 96. Further, as described in claim 14, it is desirable that the reference voltage source 91 for determining the minimum off period is a voltage dividing circuit. Further, as described in claim 15, the switch voltage detecting means 1
It is possible to have a configuration in which the output of 1 is not input to the synthesizing means 12a for controlling the output voltage. Further, as described in claim 16, the sawtooth voltage V4a is formed based on the output voltage detection signal, and the sawtooth voltage V4a can be used to determine the end time of the off state. In addition, as described in claim 17, the inductance means is connected to the primary, secondary and tertiary windings 2.
A transformer having 1, 22, 23 is desirable. Further, as described in claim 18, the switch voltage detecting means 11 can be connected in parallel to the switching element 3. Further, as described in claim 19, the output voltage detecting means can be connected to the tertiary winding 23. In addition, as described in claim 20, the switch voltage detecting means 1
It is desirable to include the delay capacitor 34 in 1. In addition, as described in claim 21, the switch voltage detecting means 1
1a can be composed of a diode 31 and a resistor 33. Further, as described in claim 22, the inductor 2a can be used as the inductance means, and the output smoothing capacitor 7 can be connected in parallel to this winding 21 through the diode 6. Further, as described in claim 23, the maximum off period can be set. Further, as described in claim 24, the switch voltage detecting means 11 or 11a or 11b
Switch 110 is provided at the output stage of
It is possible to interrupt the control based on the output of the switch voltage detecting means by turning off the switch. In addition, claim 2
As shown in FIG. 5, first and second minimum off period signal generators 121 and 122 may be provided. In addition, claim 2
As shown in FIG. 6, the flyback voltage generation period detection circuit 1
30 can be directly connected to the inductance means. Further, as described in claim 27, the judging means may be the phase comparator 133.

【0008】[0008]

【発明の効果】各請求項の発明によれば、最小オフ期間
T1又はT2を設定するので、軽負荷になってもスイッ
チング素子3のオフ期間Toffの大幅な低下を防ぐことが
でき、スイッチング素子3の単位時間当たりのスイッチ
ング回数の増大を抑えることができる。これにより、単
位時間当たりのスイッチング損失の増大が抑制され、軽
負荷時の効率が向上する。また、負荷が重い値から軽い
値に向って変化することによってフライバック電圧の発
生期間T0が第1の最小オフ期間T1よりも短くなる
と、第2の最小オフ期間T2が設定される。これによ
り、スイッチング素子3のオフ期間が第2の最小オフ期
間T2に安定的固定され、負荷変動又は入力電圧変動が
発生しても安定したスイッチング動作を継続することが
できる。また、負荷が軽い値から重い値に向って変化す
ることによって、フライバック電圧の発生期間T0が第
2の最小オフ期間T2よりも長くなると、第1の最小オ
フ期間T1が設定される。これにより、スイッチング素
子のオフ期間が第1の最小オフ期間T1に安定的に固定
され、安定したスイッチング動作を継続することができ
る。要するに、負荷が比較的に大きいために第1の最小
オフ期間T1によって制限されないでスイッチング素子
3がオン・オフする第1のスイッチング動作から負荷が
比較的小さいために第2の最小オフ期間T2によって制
限されてスイッチング素子3がオン・オフする第2のス
イッチング動作への切換、又はこれと逆の方向への切換
を安定的に達成することができる。本発明に基づく第1
及び第2の最小オフ期間T1、T2の切換え動作は、周
知のヒステリシス特性を有するコンパレ−タ又はシュミ
ット・トリガ回路におけるヒステリシス動作に類似して
いる。上述のように第1及び第2のスイッチング動作の
切換えが安定的に達成されると、スイッチング周波数も
安定化され、予想できない周波数を有するノイズの発生
を抑制すること、及びインダクタンス手段からの磁歪に
基づく可聴音即ちノイズの発生を抑制することが可能に
なる。請求項3に示すように、第1及び第2の最小オフ
期間T1,T2の時間差を設定すると、ヒステリシス効
果を確実に得ることができる。請求項4に示すように、
共振用キャパシタンス5を設けると、共振が安定的に生
じ、且つスイッチング素子3のタ‐ンオフ時のゼロボル
トスイッチが良好に達成され、スイッチング損失を低減
する。また、請求項5に示すように合成信号を形成する
と、共通の導体又は端子によって複数の情報を伝送する
ことが可能になる。このため、スイッチ制御信号形成手
段を集積化する時に好都合である。また、請求項6〜1
2の発明によれば、スイッチ制御信号を簡単な回路で形
成することができる。また、請求項13及び14の発明
によればヒステリシス動作を容易に実行することができ
る。また、請求項15及び16の発明によれば、出力電
圧の制御とオフ終了時点の検出とを独立して行うことが
でき、回路設計の自由度が大きくなる。また、請求項1
7の発明によれば、スイッチング素子側と負荷26側の
電気的分離を容易に行うことができる。また、請求項1
8の発明によれば、スイッチング素子3の電圧を正確に
検出することができる。また、請求項19の発明によれ
ば、出力電圧を容易に検出することができる。また、請
求項20及び21の発明によれば、スイッチ電圧検出を
良好に行うことができる。また、請求項22によれば、
リアクトルの働きで高い出力電圧を容易に得ることがで
きる。また、請求項23の発明によれば、最大オフ期間
の働きによってDC‐DCコンバ−タを安定的に起動するこ
とができる。また、請求項24の発明によれば、スタン
バイモ−ド等の極めて負荷が軽い時に、最大オフ期間を
有するスイッチ制御信号を形成し、DC‐DCコンバ−タ
を安定的に動作させることができる。また、請求項25
及び26の発明によれば、回路設計の自由度が大きくな
る。
According to the invention of each claim, since the minimum off-period T1 or T2 is set, it is possible to prevent the off-period Toff of the switching element 3 from being significantly reduced even when the load is light, and the switching element can be prevented. It is possible to suppress an increase in the number of switching operations per unit time of 3. This suppresses an increase in switching loss per unit time and improves efficiency at light load. Further, when the generation period T0 of the flyback voltage becomes shorter than the first minimum off period T1 due to the load changing from the heavy value to the light value, the second minimum off period T2 is set. As a result, the OFF period of the switching element 3 is stably fixed to the second minimum OFF period T2, and stable switching operation can be continued even if a load change or an input voltage change occurs. Further, when the flyback voltage generation period T0 becomes longer than the second minimum off period T2 due to the load changing from a light value to a heavy value, the first minimum off period T1 is set. As a result, the OFF period of the switching element is stably fixed to the first minimum OFF period T1, and stable switching operation can be continued. In short, since the load is relatively large, the first switching operation is not limited by the first minimum off period T1 and the switching element 3 is turned on / off. It is possible to stably achieve the switching to the second switching operation in which the switching element 3 is turned on / off under a limited condition, or the switching in the opposite direction. First according to the present invention
Also, the switching operation of the second minimum off periods T1 and T2 is similar to the hysteresis operation in a comparator or Schmitt trigger circuit having a known hysteresis characteristic. When the switching between the first and second switching operations is stably achieved as described above, the switching frequency is also stabilized, suppressing the generation of noise having an unpredictable frequency, and suppressing the magnetostriction from the inductance means. It is possible to suppress the generation of audible sound, that is, noise based on the audible sound. As described in claim 3, when the time difference between the first and second minimum off periods T1 and T2 is set, the hysteresis effect can be surely obtained. As shown in claim 4,
When the resonance capacitance 5 is provided, resonance is stably generated, and a zero volt switch when the switching element 3 is turned off is satisfactorily achieved to reduce switching loss. Further, when the composite signal is formed as described in claim 5, it becomes possible to transmit a plurality of information by a common conductor or terminal. Therefore, it is convenient when the switch control signal forming means is integrated. In addition, claims 6 to 1
According to the second aspect, the switch control signal can be formed by a simple circuit. According to the thirteenth and fourteenth aspects of the invention, the hysteresis operation can be easily executed. Further, according to the inventions of claims 15 and 16, the control of the output voltage and the detection of the end time of the OFF can be performed independently, and the degree of freedom in the circuit design is increased. In addition, claim 1
According to the seventh aspect, the switching element side and the load 26 side can be easily electrically separated. In addition, claim 1
According to the eighth aspect, the voltage of the switching element 3 can be accurately detected. According to the invention of claim 19, the output voltage can be easily detected. Further, according to the inventions of claims 20 and 21, the switch voltage can be favorably detected. According to claim 22,
A high output voltage can be easily obtained by the action of the reactor. According to the invention of claim 23, the DC-DC converter can be stably activated by the action of the maximum off period. According to the twenty-fourth aspect of the present invention, when the load such as the standby mode is extremely light, the switch control signal having the maximum off period can be formed to stably operate the DC-DC converter. . In addition, claim 25
According to the inventions of Nos. 26 and 26, the degree of freedom in circuit design is increased.

【0009】[0009]

【実施形態】次に、図面を参照して本発明の実施形態を
説明する。
Embodiments of the present invention will now be described with reference to the drawings.

【0010】[0010]

【第1の実施形態】まず、図1〜図9を参照して第1の
実施形態のDC−DCコンバ−タを説明する。なお、図
6は重負荷時の図1〜図5の各部の電圧又は信号V1〜
V18を示し、図7は軽負荷時の図1〜図5の各部の電圧
又は信号V1〜V18を示す。図1に示す第1の実施形
態のDC−DCコンバータは一般にフライバックタイプ
のスイッチングレギュレータと呼ばれているものであっ
て、直流電源としての整流平滑回路1、インダクタンス
手段としてのトランス2、Nチャネルの絶縁ゲート型電
界効果トランジスタから成るスイッチング素子3、電流
検出手段としての抵抗4、共振用コンデンサ5、出力整
流ダイオード6aと出力平滑用コンデンサ7とから成る
出力整流平滑回路6、出力電圧検出回路8、発光ダイオ
ード9、ホトトランジスタ10、スイッチ電圧検出手段
としてのスイッチ電圧検出回路11、合成回路12、ス
イッチ制御手段としてのスイッチ制御回路13、制御電
源用整流平滑回路14及び起動抵抗15を有している。
[First Embodiment] First, a DC-DC converter according to a first embodiment will be described with reference to FIGS. 6 shows the voltage or signal V1 to
FIG. 7 shows V18, and FIG. 7 shows voltages or signals V1 to V18 of the respective parts of FIGS. The DC-DC converter of the first embodiment shown in FIG. 1 is generally called a flyback type switching regulator, and includes a rectifying / smoothing circuit 1 as a DC power supply, a transformer 2 as an inductance means, and an N channel. Switching element 3 including an insulated gate field effect transistor, a resistor 4 as current detecting means, a resonance capacitor 5, an output rectifying / smoothing circuit 6 including an output rectifying diode 6a and an output smoothing capacitor 7, and an output voltage detecting circuit 8. A light emitting diode 9, a phototransistor 10, a switch voltage detecting circuit 11 as a switch voltage detecting means, a synthesizing circuit 12, a switch control circuit 13 as a switch controlling means, a rectifying / smoothing circuit 14 for a control power source, and a starting resistor 15. There is.

【0011】直流電源としての整流平滑回路1は、商用
交流電源に接続される交流入力端子16、17と、一対
の直流端子18、19を有し、非安定電圧即ち定電圧化
されていない直流電圧を出力する。なお、整流平滑回路
1を電池に置き換えることができる。インダクタンス手
段としてのトランス2は、磁気コア20と、このコア2
0に巻回された1次巻線21、2次巻線22、及び3次
巻線23とから成る。相互に電磁結合された1次、2次
及び3次巻線21、22、23は黒丸で示すような極性
を有する。1次巻線21はインダクタンスを有してい
る。トランス2は周知のようにスイッチング素子3のオ
ン期間にエネルギを蓄積し、スイッチング素子3のオフ
期間にエネルギを放出する。
The rectifying / smoothing circuit 1 as a DC power supply has AC input terminals 16 and 17 connected to a commercial AC power supply and a pair of DC terminals 18 and 19, and is a DC voltage which is not a stable voltage, that is, a constant voltage. Output voltage. The rectifying / smoothing circuit 1 can be replaced with a battery. The transformer 2 as an inductance means includes a magnetic core 20 and this core 2
It is composed of a primary winding 21, a secondary winding 22, and a tertiary winding 23 wound around 0. The primary, secondary and tertiary windings 21, 22 and 23 electromagnetically coupled to each other have polarities as indicated by black circles. The primary winding 21 has an inductance. As is well known, the transformer 2 stores energy during the ON period of the switching element 3 and discharges energy during the OFF period of the switching element 3.

【0012】FETから成るスイッチング素子3は、第
1の主端子としてのドレインと第2の主端子としてのソ
ースと制御端子としてのゲートとを有する。このドレイ
ンは1次巻線21を介して第1の直流端子18に接続さ
れ、ソースは電流検出抵抗4を介してグランドとしての
第2の直流端子19に接続され、ゲートは制御回路13
に接続されている。スイッチング損失及びノイズを低減
するための共振用コンデンサ5はスイッチング素子3に
電流検出用抵抗4を介して並列に接続されている。この
共振用コンデンサ5はスイッチング素子3のターンオフ
時においてスイッチング素子3のドレイン・ソース間電
圧VDSをゆっくり立上げる働き、及びターンオン直前に
共振によってスイッチング素子3のドレイン・ソース間
電圧VDSをゼロにするための働きを有する。従って、共
振用コンデンサ5の静電容量は整流平滑回路1に含まれ
ている周知の平滑コンデンサ(図示せず)及び出力平滑
用コンデンサ7の静電容量に比べて大幅に小さい。な
お、共振用コンデンサ5を独立に設ける代りにスイッチ
ング素子3のドレイン・ソース間のストレーキャパシタ
ンスを使用することもできる。
The switching element 3 composed of an FET has a drain as a first main terminal, a source as a second main terminal, and a gate as a control terminal. The drain is connected to the first DC terminal 18 via the primary winding 21, the source is connected to the second DC terminal 19 as a ground via the current detection resistor 4, and the gate is connected to the control circuit 13.
It is connected to the. A resonance capacitor 5 for reducing switching loss and noise is connected in parallel to the switching element 3 via a current detection resistor 4. The resonance capacitor 5 works to slowly raise the drain-source voltage V DS of the switching element 3 when the switching element 3 is turned off, and zeros the drain-source voltage V DS of the switching element 3 by resonance just before turning on. Has a function to do. Therefore, the capacitance of the resonance capacitor 5 is significantly smaller than the capacitances of the well-known smoothing capacitor (not shown) included in the rectifying and smoothing circuit 1 and the output smoothing capacitor 7. Instead of providing the resonance capacitor 5 independently, a stray capacitance between the drain and the source of the switching element 3 can be used.

【0013】トランス2の2次巻線22にダイオ−ド6
aとコンデンサ7とから成る出力整流平滑回路6が接続
されている。出力整流ダイオード6aは出力トランス2
の2次巻線22と出力平滑用コンデンサ7との間のライ
ンに直列に接続されている。この出力整流ダイオード6
aはスイッチング素子3がオンの時に2次巻線22に誘
起された電圧で逆方向バイアスされ、スイッチング素子
3がオフの時に2次巻線22に誘起された電圧で順方向
バイアスされる極性を有する。なお、米国特許第5,7
19,755号に示されているように出力整流ダイオー
ド6aに並列にFET等のスイッチを接続することがで
きる。出力平滑用コンデンサ7は出力整流ダイオード6
aを介して2次巻線22に並列に接続されている。平滑
用コンデンサ7は一対の出力端子24、25に接続さ
れ、この一対の出力端子24、25の間には負荷26が
接続されている。
A diode 6 is attached to the secondary winding 22 of the transformer 2.
An output rectifying / smoothing circuit 6 including a and a capacitor 7 is connected. The output rectifier diode 6a is the output transformer 2
Is connected in series to the line between the secondary winding 22 and the output smoothing capacitor 7. This output rectifier diode 6
The polarity a is reverse-biased by the voltage induced in the secondary winding 22 when the switching element 3 is on, and is forward biased by the voltage induced in the secondary winding 22 when the switching element 3 is off. Have. Incidentally, US Pat. No. 5,7
As shown in No. 19,755, a switch such as a FET can be connected in parallel with the output rectifying diode 6a. The output smoothing capacitor 7 is an output rectifying diode 6
It is connected in parallel to the secondary winding 22 via a. The smoothing capacitor 7 is connected to a pair of output terminals 24 and 25, and a load 26 is connected between the pair of output terminals 24 and 25.

【0014】出力端子24、25間の出力電圧V0を一
定値にするための制御を行うために出力電圧検出回路8
が出力端子24、25間即ち平滑用コンデンサ7の両端
間に接続されている。この出力電圧検出回路8は、第1
及び第2の出力電圧検出用抵抗27、28と、例えば定
電圧ダイオードから成る基準電圧源29と、誤差増幅器
30とから成る。第1及び第2の出力電圧検出用抵抗2
7、28は互いに直列に接続され、且つ一対の出力端子
24、25間に接続されている。誤差増幅器30の正入
力端子は第1及び第2の出力電圧検出用抵抗27、28
の相互接続点に接続され、その負入力端子は基準電圧源
29に接続されている。発光ダイオード9は誤差増幅器
30の出力端子とグランド側出力端子25との間に接続
されている。誤差増幅器30は第1及び第2の出力電圧
検出用抵抗27、28の相互接続点から得られた検出電
圧と基準電圧源29の基準電圧との差に対応した電圧を
出力し、発光ダイオード9は誤差増幅器30の出力電圧
に対応した強さの光出力を発生する。なお、誤差増幅器
30の正入力端子を基準電圧源29に接続し、負入力端
子を抵抗27、28間に接続し、発光ダイオード9を電
源端子24と誤差増幅器30の出力との間に接続するこ
ともできる。
The output voltage detection circuit 8 is provided for controlling the output voltage V0 between the output terminals 24 and 25 to be a constant value.
Is connected between the output terminals 24 and 25, that is, between both ends of the smoothing capacitor 7. This output voltage detection circuit 8 has a first
And second output voltage detecting resistors 27 and 28, a reference voltage source 29 formed of, for example, a constant voltage diode, and an error amplifier 30. First and second output voltage detection resistors 2
7 and 28 are connected in series with each other and are connected between the pair of output terminals 24 and 25. The positive input terminal of the error amplifier 30 has first and second output voltage detecting resistors 27 and 28.
, And its negative input terminal is connected to the reference voltage source 29. The light emitting diode 9 is connected between the output terminal of the error amplifier 30 and the ground side output terminal 25. The error amplifier 30 outputs a voltage corresponding to the difference between the detection voltage obtained from the interconnection point of the first and second output voltage detection resistors 27 and 28 and the reference voltage of the reference voltage source 29, and the light emitting diode 9 Generates an optical output having an intensity corresponding to the output voltage of the error amplifier 30. The positive input terminal of the error amplifier 30 is connected to the reference voltage source 29, the negative input terminal is connected between the resistors 27 and 28, and the light emitting diode 9 is connected between the power supply terminal 24 and the output of the error amplifier 30. You can also

【0015】発光ダイオード9に光結合されたホトトラ
ンジスタ10の抵抗値は、発光ダイオード9の光出力に
対して反比例的に変化する。従って、ホトトランジスタ
10を流れる電流I2は出力端子24、25間の出力電
圧V0 に比例する。なお、電圧帰還制御信号を得るため
の出力電圧検出手段は、出力電圧検出回路8と発光ダイ
オ−ド9とホトトランジスタ10とから成る。なお、こ
の出力電圧検出手段を電圧帰還制御信号形成回路と呼ぶ
こともできる。
The resistance value of the phototransistor 10 optically coupled to the light emitting diode 9 changes in inverse proportion to the light output of the light emitting diode 9. Therefore, the current I2 flowing through the phototransistor 10 is proportional to the output voltage V0 between the output terminals 24 and 25. The output voltage detecting means for obtaining the voltage feedback control signal comprises an output voltage detecting circuit 8, a light emitting diode 9 and a phototransistor 10. The output voltage detecting means can also be called a voltage feedback control signal forming circuit.

【0016】スイッチ電圧検出回路11は、第1及び第
2のダイオード31、32と、抵抗33と、遅延用コン
デンサ34とから成る。遅延用コンデンサ34の一端は
第1のダイオード31と抵抗33とを介して3次巻線2
3の一端に接続され、コンデンサ34の他端は3次巻線
23の他端に接続されている。3次巻線23は1次巻線
21に電磁結合され、1次巻線21は整流平滑回路1を
介してスイッチング素子3に並列に接続されているの
で、主スイッチング素子3の電圧VDS及び共振用コンデ
ンサ5の電圧V1 に比例した電圧が3次巻線23に得ら
れる。なお、コンデンサ5の電圧V1はスイッチング素
子3のドレイン・ソ−ス間電圧VDSにほぼ一致している
ので、これを以下においてスイッチング素子3の電圧と
呼ぶこともある。遅延用コンデンサ34の静電容量は出
力平滑用コンデンサ7に比べて極めて小さい。また、ダ
イオード31はスイッチング素子3のオフ期間にオンに
なる方向性を有する。従って、図6及び図7に示すよう
にスイッチ電圧検出回路11の出力即ち遅延用コンデン
サ34の電圧V3 の波形はスイッチング素子3のオフ期
間における共振用コンデンサ5の電圧V1の波形にほぼ
相似形である。なお、3次巻線23の電圧及び遅延用コ
ンデンサ34の電圧V3 にはスイッチング素子3の電圧
DSの情報が含まれているので、遅延用コンデンサ34
の電圧をスイッチング素子の電圧とみなすことができ
る。第2のダイオード32は、第1のダイオードと同時
に導通する方向性を有して遅延用コンデンサ34の一端
に接続されている。この第2のダイオード32のカソー
ドは導体35によっては合成回路12に接続されてい
る。従ってスイッチ回路11から合成回路12に電流I
3が流れこむ。
The switch voltage detection circuit 11 comprises first and second diodes 31, 32, a resistor 33, and a delay capacitor 34. One end of the delay capacitor 34 is connected to the tertiary winding 2 via the first diode 31 and the resistor 33.
3 and the other end of the capacitor 34 is connected to the other end of the tertiary winding 23. Since the tertiary winding 23 is electromagnetically coupled to the primary winding 21 and the primary winding 21 is connected in parallel to the switching element 3 via the rectifying / smoothing circuit 1, the voltage V DS of the main switching element 3 and A voltage proportional to the voltage V1 of the resonance capacitor 5 is obtained at the tertiary winding 23. Since the voltage V1 of the capacitor 5 substantially matches the drain-source voltage V DS of the switching element 3, this may be referred to as the voltage of the switching element 3 hereinafter. The capacitance of the delay capacitor 34 is extremely smaller than that of the output smoothing capacitor 7. Further, the diode 31 has a directionality in which it is turned on during the off period of the switching element 3. Therefore, as shown in FIGS. 6 and 7, the waveform of the output of the switch voltage detecting circuit 11, that is, the voltage V3 of the delay capacitor 34 is substantially similar to the waveform of the voltage V1 of the resonance capacitor 5 during the OFF period of the switching element 3. is there. Since the voltage of the tertiary winding 23 and the voltage V3 of the delay capacitor 34 include the information of the voltage V DS of the switching element 3, the delay capacitor 34
Can be regarded as the voltage of the switching element. The second diode 32 is connected to one end of the delay capacitor 34 so as to have a direction in which it conducts simultaneously with the first diode. The cathode of the second diode 32 is connected to the synthesizing circuit 12 by a conductor 35. Therefore, the current I flows from the switch circuit 11 to the synthesis circuit 12.
3 flows in.

【0017】制御用電源としての整流平滑回路14はダ
イオード36とコンデンサ37とから成る。ダイオード
36はスイッチング素子3のオフ期間の3次巻線23の
電圧で導通する方向性を有する。コンデンサ37はダイ
オード36を介して3次巻線23に並列に接続されてい
る。スイッチング素子3のオフ期間においてトランス2
の蓄積エネルギが放出されている時に3次巻線23に得
られた電圧に基づいて、コンデンサ37に充電電流が流
れる。コンデンサ37の一端は起動抵抗15を介して第
1の直流端子18に接続されている。従って、DC−D
Cコンバータの起動時には整流平滑回路1の出力電圧に
よってコンデンサ37が充電される。
The rectifying / smoothing circuit 14 serving as a control power source comprises a diode 36 and a capacitor 37. The diode 36 has a directivity to be conducted by the voltage of the tertiary winding 23 during the off period of the switching element 3. The capacitor 37 is connected in parallel to the tertiary winding 23 via the diode 36. In the off period of the switching element 3, the transformer 2
A charging current flows in the capacitor 37 based on the voltage obtained in the tertiary winding 23 when the stored energy of is discharged. One end of the capacitor 37 is connected to the first DC terminal 18 via the starting resistor 15. Therefore, DC-D
When the C converter is activated, the capacitor 37 is charged by the output voltage of the rectifying / smoothing circuit 1.

【0018】合成回路12は抵抗38とコンデンサ39
とを含む。抵抗38は合成回路12の出力ライン40と
電流検出抵抗4との間に接続されている。コンデンサ3
9は出力ライン40とグランド端子19との間に接続さ
れている。電圧帰還制御用のホトトランジスタ10は電
流制限抵抗41を介して制御用整流平滑回路14と抵抗
38の出力側端子との間に接続されている。スイッチ電
圧検出回路11の出力導体35は抵抗38の出力側端子
に接続されている。従って、合成回路12の出力導体4
0に、図6及び図7に示す電流検出抵抗4の電圧V2 と
スイッチ電圧検出回路11の電圧V3と出力電圧検出回
路8の電圧とを適当な割合で加算したものに相当する合
成信号V4 を得ることができる。
The synthesis circuit 12 includes a resistor 38 and a capacitor 39.
Including and The resistor 38 is connected between the output line 40 of the synthesizing circuit 12 and the current detection resistor 4. Capacitor 3
9 is connected between the output line 40 and the ground terminal 19. The phototransistor 10 for voltage feedback control is connected between the control rectifying / smoothing circuit 14 and the output side terminal of the resistor 38 via a current limiting resistor 41. The output conductor 35 of the switch voltage detection circuit 11 is connected to the output side terminal of the resistor 38. Therefore, the output conductor 4 of the synthesis circuit 12
A combined signal V4 corresponding to the voltage V2 of the current detection resistor 4, the voltage V3 of the switch voltage detection circuit 11 and the voltage of the output voltage detection circuit 8 shown in FIGS. Obtainable.

【0019】スイッチング素子3をオン・オフする信号
を形成するためのスイッチ制御回路13は半導体集積回
路即ちモノリシックIC構成であって、第1、第2、第
3及び第4の端子42、43、44、45を有する。第
1の端子42は電源端子であって、制御電源用整流平滑
回路14に接続されている。第2の端子43はグランド
端子であって、整流平滑回路1のグランド側端子19に
接続されている。第3の端子44は合成回路12の出力
導体40に接続されている。第4の端子45はスイッチ
ング素子3の制御端子即ちゲートに接続されている。
A switch control circuit 13 for forming a signal for turning on / off the switching element 3 has a semiconductor integrated circuit, that is, a monolithic IC structure, and has first, second, third and fourth terminals 42, 43 ,. 44 and 45. The first terminal 42 is a power supply terminal and is connected to the control power supply rectifying / smoothing circuit 14. The second terminal 43 is a ground terminal and is connected to the ground side terminal 19 of the rectifying and smoothing circuit 1. The third terminal 44 is connected to the output conductor 40 of the synthesis circuit 12. The fourth terminal 45 is connected to the control terminal or gate of the switching element 3.

【0020】本発明に従うスイッチ制御回路13は、
(1)前記出力電圧検出手段8、10の出力に応答して
前記出力電圧を一定に制御するように前記スイッチング
素子3のオン期間Tonの長さを決定する機能と、
(2)前記スイッチング素子3のオフ期間Toffの長
さを制限するための第1の最小オフ期間T1を示す信号
を形成する機能と、(3)前記第1の最小オフ期間T1
よりも長い第2の最小オフ期間T2を示す信号を形成す
る機能と、(4)前記第1及び第2の最小オフ期間を示
す信号を選択的に発生させる機能と、(5)前記インダ
クタンス手段2のフライバック電圧の発生期間T0を検
出する機能と、(6)前記フライバック電圧発生期間T
0が前記第1の最小オフ期間T1よりも短いか否かを判
定する機能と、(7)前記フライバック電圧発生期間T
0が前記第2の最小オフ期間T2よりも長いか否かを判
定する機能と、(8)前記フライバック電圧発生期間T
0が前記第1の最小オフ期間T1よりも短いことを示す
判定結果が得られた時に、前記スイッチング素子3のオ
フ期間Toffの長さを前記第2の最小オフ期間T2に従
って制限する機能と、(9)前記フライバック電圧発生
期間T0が前記第2の最小オフ期間T2よりも長いこと
を示す判定結果が得られた時に、前記スイッチング素子
3のオフ期間Toffの長さを前記第1の最小オフ期間T1
に従って制限する機能と、(10)前記第1の最初のオ
フ期間T1又は前記第2の最小オフ期間T2の終了後に前
記スイッチ電圧検出手段11に基づいて得られた前記ス
イッチング素子3の電圧を示す信号が所定基準値Vr1
以下になったことに基づいて前記スイッチング素子3の
オフ期間Toffの終了時点を決定する機能とを有して
いる。上記第1〜第10の機能を得るためにスイッチ制
御回路13は図2に示すように大別して第1及び第2の
比較器46、47と、第1及び第2の基準電圧源48、
49と、制御パルス形成回路50と、初期化信号発生回
路51と、駆動回路52と、インピーダンス切換回路5
3と、電圧調整回路54と、オフ期間信号発生回路73
と、最大オフ期間決定回路74と、フライバック電圧発
生期間検出回路101と、判定回路102とを有してい
る。なお、スイッチ3をオン・オフ制御するためのスイ
ッチ制御を形成するための主要部分を本願ではスイッチ
制御信号形成回路と呼ぶことにする。このスイッチ制御
信号形成回路は、図2の制御回路13内の第1及び第2
の比較器48、49及び制御パルス形成回路50、図1
の電流検出抵抗4及び合成回路12から成る。
The switch control circuit 13 according to the present invention comprises:
(1) A function of determining the length of the ON period Ton of the switching element 3 so that the output voltage is controlled to be constant in response to the output of the output voltage detection means 8 and 10.
(2) a function of forming a signal indicating a first minimum off period T1 for limiting the length of the off period Toff of the switching element 3, and (3) the first minimum off period T1.
A function of forming a signal indicating a second minimum off period T2 longer than that, (4) a function of selectively generating signals indicating the first and second minimum off periods, and (5) the inductance means. 2) a function of detecting the generation period T0 of the flyback voltage, and (6) the flyback voltage generation period T
A function of determining whether 0 is shorter than the first minimum off period T1, and (7) the flyback voltage generation period T
A function of determining whether 0 is longer than the second minimum off period T2, and (8) the flyback voltage generation period T
A function of limiting the length of the off period Toff of the switching element 3 according to the second minimum off period T2 when a determination result indicating that 0 is shorter than the first minimum off period T1 is obtained; (9) When a determination result indicating that the flyback voltage generation period T0 is longer than the second minimum off period T2 is obtained, the length of the off period Toff of the switching element 3 is set to the first minimum. Off period T1
And (10) the voltage of the switching element 3 obtained based on the switch voltage detection means 11 after the end of the first first off period T1 or the second minimum off period T2. Signal is a predetermined reference value Vr1
It has a function of determining the end time of the off period Toff of the switching element 3 based on the following. In order to obtain the above-mentioned first to tenth functions, the switch control circuit 13 is roughly divided into first and second comparators 46 and 47, first and second reference voltage sources 48, as shown in FIG.
49, a control pulse forming circuit 50, an initialization signal generating circuit 51, a driving circuit 52, and an impedance switching circuit 5
3, voltage adjustment circuit 54, and off period signal generation circuit 73
And a maximum off period determination circuit 74, a flyback voltage generation period detection circuit 101, and a determination circuit 102. The main part for forming the switch control for controlling the on / off of the switch 3 is referred to as a switch control signal forming circuit in the present application. This switch control signal forming circuit is composed of the first and second switch circuits in the control circuit 13 of FIG.
Comparators 48, 49 and control pulse forming circuit 50 of FIG.
Of the current detection resistor 4 and the combination circuit 12.

【0021】第1の比較器46の正入力端子は合成信号
V4 が入力する第3の端子44に接続され、この負入力
端子は第1の基準電圧源48に接続され、この出力端子
は導体55によって制御パルス形成回路50及びオフ期
間信号発生回路73に接続されている。第1の基準電圧
源48は図6及び図7に示す電流I1の許容ピークレベ
ルに相当する第1の基準電圧Vr1を発生する。従って、
第1の比較器46は合成信号V4 と第1の基準電圧Vr1
とを比較し、図6及び図7に示す出力V5を発生する。
この出力V5は合成信号V4 が第1の基準電圧Vr1より
も高くなった時に高レベルとなるパルスを含む。この第
1の比較器46は主としてスイッチング素子3のオン期
間Tonを決定するために機能する。
The positive input terminal of the first comparator 46 is connected to the third terminal 44 to which the composite signal V4 is input, its negative input terminal is connected to the first reference voltage source 48, and its output terminal is a conductor. 55 is connected to the control pulse forming circuit 50 and the off period signal generating circuit 73. The first reference voltage source 48 generates a first reference voltage Vr1 corresponding to the allowable peak level of the current I1 shown in FIGS. 6 and 7. Therefore,
The first comparator 46 receives the combined signal V4 and the first reference voltage Vr1.
And output V5 shown in FIGS. 6 and 7.
This output V5 contains a pulse that goes high when the composite signal V4 becomes higher than the first reference voltage Vr1. The first comparator 46 mainly functions to determine the ON period Ton of the switching element 3.

【0022】第2の比較器47の正入力端子は合成信号
V4 が入力する端子44に接続され、この負入力端子は
第2の基準電圧源49に接続され、この出力端子は導体
56によって制御パルス形成回路50に接続されてい
る。第2の基準電圧源49の第2の基準電圧Vr2は図
6でt5 で示し、図7でt4 で示すトランス2の蓄積エ
ネルギの放出終了時点の直前の合成信号V4 の値と第1
の基準電圧Vr1との間に設定されている。第2の比較器
47の出力V6は、図6及び図7に示すように合成信号
V4 が第2の基準電圧Vr2よりも高くなった時に高レベ
ルとなるパルスを含む。
The positive input terminal of the second comparator 47 is connected to the terminal 44 to which the composite signal V4 is input, its negative input terminal is connected to the second reference voltage source 49, and its output terminal is controlled by the conductor 56. It is connected to the pulse forming circuit 50. The second reference voltage Vr2 of the second reference voltage source 49 is indicated by t5 in FIG. 6 and the value of the combined signal V4 immediately before the end point of discharging the stored energy of the transformer 2 indicated by t4 in FIG. 7 and the first reference voltage Vr2.
Is set between the reference voltage Vr1 and the reference voltage Vr1. The output V6 of the second comparator 47 includes a pulse which becomes high level when the combined signal V4 becomes higher than the second reference voltage Vr2 as shown in FIGS.

【0023】制御パルス形成回路50は、第1及び第2
の比較器46、47の出力V5、V6に応答して制御パ
ルス即ちスイッチ制御信号を形成し、導体57を介して
駆動回路52に送る。この制御パルス形成回路50の詳
細は追って説明する。駆動回路52は制御パルスの振幅
を増幅し、これを端子45を介してスイッチング素子3
の制御端子(ゲート)に送る。
The control pulse forming circuit 50 includes first and second control pulse forming circuits.
A control pulse or switch control signal is formed in response to the outputs V5, V6 of the comparators 46, 47 of FIG. Details of the control pulse forming circuit 50 will be described later. The drive circuit 52 amplifies the amplitude of the control pulse and outputs it to the switching element 3 via the terminal 45.
Send to the control terminal (gate) of.

【0024】初期化信号発生回路51は、制御パルス形
成回路50を初期化即ちリセットするための初期化信号
を発生するものであり、抵抗58と、コンデンサ59
と、2つのインバータ回路即ちNOT回路60、61と
から成る。抵抗58の一端は導体62によって電圧調整
回路54に接続され、この他端はコンデンサ59を介し
てグランドに接続されている。第1のNOT回路60は
コンデンサ59と抵抗58との相互接続点に接続されて
いる。第2のNOT回路61は第1のNOT回路60に
接続されている。第1のリセット信号即ち初期化信号を
伝送するために第1のNOT回路60は導体63によっ
てオフ期間信号発生回路73に接続されている。第2の
リセット信号即ち初期化信号を伝送するために第2のN
OT回路61は、導体64によって制御パルス形成回路
50にそれぞれ接続されている。図2の端子42に電源
電圧が供給され、電圧調整回路54の出力電圧が立上る
時に、コンデンサ59が遅れを有して充電される。コン
デンサ59の電圧が第1のNOT回路60の立上りのし
きい値になるまでに第1のNOT回路60の出力端子か
ら高レベル即ち論理の1のリセットパルスが発生し、第
2のNOT回路61からは低レベル即ち論理の0のリセ
ットパルスが発生する。コンデンサ59の電圧が十分に
充電されると、第1のNOT回路60の出力は低レベ
ル、第2のNOT回路61の出力は高レベルに保たれ
る。
The initialization signal generating circuit 51 generates an initialization signal for initializing or resetting the control pulse forming circuit 50, and has a resistor 58 and a capacitor 59.
And two inverter circuits, that is, NOT circuits 60 and 61. One end of the resistor 58 is connected to the voltage adjusting circuit 54 by the conductor 62, and the other end thereof is connected to the ground via the capacitor 59. The first NOT circuit 60 is connected to the interconnection point between the capacitor 59 and the resistor 58. The second NOT circuit 61 is connected to the first NOT circuit 60. The first NOT circuit 60 is connected to the off-period signal generating circuit 73 by the conductor 63 for transmitting the first reset signal or the initialization signal. A second N for transmitting a second reset or initialization signal.
The OT circuits 61 are each connected to the control pulse forming circuit 50 by conductors 64. When the power supply voltage is supplied to the terminal 42 of FIG. 2 and the output voltage of the voltage adjusting circuit 54 rises, the capacitor 59 is charged with a delay. By the time the voltage of the capacitor 59 reaches the rising threshold value of the first NOT circuit 60, a high level, that is, a logic 1 reset pulse is generated from the output terminal of the first NOT circuit 60, and the second NOT circuit 61 is generated. From which a low level or logic 0 reset pulse is generated. When the voltage of the capacitor 59 is sufficiently charged, the output of the first NOT circuit 60 is kept low and the output of the second NOT circuit 61 is kept high.

【0025】電源端子42に接続された電圧調整回路5
4は、安定化された直流電圧を得るものであり、導体6
5によってオフ期間信号発生回路73に接続されてい
る。図2では省略されているが、電圧調整回路54は制
御回路13内のオフ期間信号発生回路73以外の回路に
も電源電圧を供給する。
Voltage adjusting circuit 5 connected to the power supply terminal 42
4 is for obtaining a stabilized DC voltage, and the conductor 6
5 is connected to the off period signal generating circuit 73. Although not shown in FIG. 2, the voltage adjustment circuit 54 supplies the power supply voltage to circuits other than the off period signal generation circuit 73 in the control circuit 13.

【0026】インピーダンス切換回路53は、定電流回
路67と、FET68と、NOT回路69とから成る。
定電流回路67とFET68との直列回路は合成信号V
4 の入力端子44とグランド端子43との間に接続され
ている。NOT回路69は導体70によって制御パルス
形成回路50の出力導体57に接続され、NOT回路6
9出力端子はFET68の制御端子に接続されている。
従って、制御パルス形成回路50の出力導体57に高レ
ベルの制御パルスが発生している時即ちスイッチング素
子3のオン期間にはFET68がオフになり、インピー
ダンス切換回路53は無限大のインピーダンス値を示
す。他方、制御パルスが発生していないスイッチング素
子3のオフ期間には導体57、70が低レベルになるの
で、NOT回路69の出力は高レベルとなり、FET6
8がオン状態になる。これにより、入力端子44とグラ
ンド端子43との間に所定のインピーダンスが接続され
た状態になる。なお、定電流回路67を比較的大きい抵
抗に置き換えることができる。インピーダンス切換回路
53は、図1のコンデンサ39に対して並列に接続され
ている。従って、スイッチング素子3のオフ期間にイン
ピーダンス切換回路53のインピーダンスが、抵抗4と
38との直列回路に対して並列に接続され、入力端子4
4における合成信号V4の電圧レベルが下げられる。こ
れにより、スイッチング素子3のオフ期間の合成信号の
レベルとオン期間の合成信号のレベルとの差が縮小す
る。インピーダンス切換回路53の定電流回路67の電
流値はトランス2の蓄積エネルギの放出後のリンギング
波形の底部(ボトム)又はこの近傍において合成信号V4
が第1の基準電圧Vr1を横切るように設定される。従
って、このインピーダンス切換回路53を合成回路12
の一部とすることもできる。なお、オン期間Tonにおけ
る合成信号V4 のピークレベルがオフ期間Toffの合成
信号V4のピークレベルよりも低い状態を維持できるよ
うにインピーダンス切換回路53のインピーダンスを設
定する。スイッチング素子3のオフ期間Toffにおける
合成信号V4 の電圧レベルがさほど高くない時にはイン
ピーダンス切換回路53を省くことができる。オフ期間
信号発生回路73は、スイッチング素子3が取り得るオ
フ時間を示す信号を発生するものであり、本発明に従う
第1及び第2の最小オフ期間T1、T2を示す信号もこの
オフ期間信号発生回路73から発生する。従って、オフ
期間信号発生回路73を最小オフ期間信号発生回路と呼
ぶこともできる。このオフ期間信号発生回路73の詳細
は追って説明する。最大オフ期間決定回路74は、スイ
ッチング素子3が取り得るオフ期間の最大を示す信号を
発生するものである。この最大オフ期間決定回路74の
詳細は追って説明する。フライバック電圧発生期間検出
回路101は本発明に従うフライバック電圧発生期間To
を検出するものである。このフライバック電圧発生期間
検出回路101の詳細は追って説明する。判定手段として
の判定回路102は、オフ期間信号発生回路73から得ら
れた第1の最小オフ期間T1又は第2の最小オフ期間T2
とフライバック電圧発生期間検出回路101から得られた
フライバック電圧発生期間Toとの大小関係を判定し、
オフ期間信号発生回路73を制御するものである。この
判定回路102の詳細は追って説明する。
The impedance switching circuit 53 comprises a constant current circuit 67, a FET 68 and a NOT circuit 69.
The series circuit of the constant current circuit 67 and the FET 68 is a composite signal V
It is connected between the four input terminals 44 and the ground terminal 43. The NOT circuit 69 is connected to the output conductor 57 of the control pulse forming circuit 50 by the conductor 70, and the NOT circuit 6 is connected.
The nine output terminals are connected to the control terminal of the FET 68.
Therefore, when a high level control pulse is generated on the output conductor 57 of the control pulse forming circuit 50, that is, during the ON period of the switching element 3, the FET 68 is turned off and the impedance switching circuit 53 shows an infinite impedance value. . On the other hand, since the conductors 57 and 70 are at the low level during the OFF period of the switching element 3 in which the control pulse is not generated, the output of the NOT circuit 69 is at the high level and the FET 6
8 is turned on. As a result, a predetermined impedance is connected between the input terminal 44 and the ground terminal 43. The constant current circuit 67 can be replaced with a relatively large resistance. The impedance switching circuit 53 is connected in parallel with the capacitor 39 shown in FIG. Therefore, during the off period of the switching element 3, the impedance of the impedance switching circuit 53 is connected in parallel to the series circuit of the resistors 4 and 38, and the input terminal 4
The voltage level of the composite signal V4 at 4 is lowered. As a result, the difference between the level of the combined signal during the OFF period and the level of the combined signal during the ON period of the switching element 3 is reduced. The current value of the constant current circuit 67 of the impedance switching circuit 53 is the combined signal V4 at or near the bottom of the ringing waveform after the stored energy of the transformer 2 is released.
Is set to cross the first reference voltage Vr1. Therefore, the impedance switching circuit 53 is connected to the synthesis circuit 12
Can also be a part of. The impedance of the impedance switching circuit 53 is set so that the peak level of the combined signal V4 in the on period Ton can be kept lower than the peak level of the combined signal V4 in the off period Toff. When the voltage level of the combined signal V4 during the off period Toff of the switching element 3 is not so high, the impedance switching circuit 53 can be omitted. The off-period signal generating circuit 73 generates a signal indicating an off-time that the switching element 3 can take, and the signals indicating the first and second minimum off-periods T1 and T2 according to the present invention also generate the off-period signal. Generated from circuit 73. Therefore, the off period signal generating circuit 73 can also be called a minimum off period signal generating circuit. The details of the off period signal generating circuit 73 will be described later. The maximum off period determination circuit 74 generates a signal indicating the maximum off period that the switching element 3 can take. Details of the maximum off period determination circuit 74 will be described later. The flyback voltage generation period detection circuit 101 has a flyback voltage generation period To according to the present invention.
Is to detect. Details of the flyback voltage generation period detection circuit 101 will be described later. The determination circuit 102 as the determination means includes a first minimum off period T1 or a second minimum off period T2 obtained from the off period signal generation circuit 73.
And the flyback voltage generation period To obtained from the flyback voltage generation period detection circuit 101 is determined,
The off period signal generating circuit 73 is controlled. Details of the determination circuit 102 will be described later.

【0027】図3は、図2の制御パルス形成回路50及
びオフ期間信号発生回路73を図2よりも詳しく示し、
最大オフ期間決定回路74、フライバック電圧発生期間
検出回路101、判定回路102は図2と同一に示すものであ
る。この図3から明らかなように制御パルス形成回路5
0は、第1の回路71と第2の回路72とから成る。第
1の回路71は、スイッチング素子3のオフ終了時点を
決定するための回路と呼ぶことができるものである。こ
の第2の回路96は第1の回路71の出力導体86の信
号V9とオフ期間信号発生回路73の出力V13とに基づ
いてスイッチ3をオンするためのパルスを形成するもの
であり、パルス形成回路又はパルス出力回路と呼ぶこと
ができるものである。第1及び第2の回路71、96の
詳細は追って説明する。オフ期間信号発生回路73は、
大別して鋸波発生回路72と最小オフ期間用基準電圧源
91と比較器92とオフ期間パルス形成回路95とから
成る。これ等の詳細は追って説明する。
FIG. 3 shows the control pulse forming circuit 50 and the off period signal generating circuit 73 of FIG. 2 in more detail than FIG.
The maximum off period determination circuit 74, the flyback voltage generation period detection circuit 101, and the determination circuit 102 are the same as those in FIG. As is apparent from FIG. 3, the control pulse forming circuit 5
0 consists of a first circuit 71 and a second circuit 72. The first circuit 71 can be referred to as a circuit for determining the end point of the switching element 3 being turned off. The second circuit 96 forms a pulse for turning on the switch 3 based on the signal V9 of the output conductor 86 of the first circuit 71 and the output V13 of the off period signal generating circuit 73, and pulse formation is performed. It can be called a circuit or a pulse output circuit. Details of the first and second circuits 71 and 96 will be described later. The off period signal generation circuit 73
It is roughly divided into a sawtooth wave generating circuit 72, a minimum off-period reference voltage source 91, a comparator 92, and an off-period pulse forming circuit 95. Details of these will be described later.

【0028】図4は図3の制御パルス形成回路50の詳
細を示す。制御パルス形成回路50に含まれている第1
の回路71は、スイッチング素子3をオフ期間Toffの
最後の時点即ちオン開始時点を決定するためのものであ
り、オフ期間幅決定回路又はオン開始時点決定回路とも
呼ぶことができるものであって、図4に示すように波形
整形回路77と、2つのフリップフロップ78、79
と、NOT回路80とから成る。
FIG. 4 shows details of the control pulse forming circuit 50 of FIG. First included in control pulse forming circuit 50
The circuit 71 for determining the switching element 3 at the final time point of the off period Toff, that is, the on start time point, can also be called an off period width determination circuit or an on start time point determination circuit. As shown in FIG. 4, a waveform shaping circuit 77 and two flip-flops 78 and 79 are provided.
And a NOT circuit 80.

【0029】第1の回路71に含まれている波形整形回
路77は図6及び図7でV5 で示す波形をV7 に示す波
形に整形又は変換するものであって、2つのフリップフ
ロップ81、82と、ORゲート83とから成る。フリ
ップフロップ81はリセット優先に形成されたRSフリ
ップフロップであって、導体55を介して図2の第1の
比較器46に接続されているセット入力端子Sと、もう
一方のRSフリップフロップ82の正相出力端子Qに接
続されたリセット入力端子Rとを有する。ORゲート8
3の一方の入力端子は第1の比較出力V5 を与える導体
55に接続され、他方の入力端子はフリップフロップ8
1の出力端子Qに接続されている。このORゲート83
からは図6及び図7に示す波形整形出力V7 が得られ
る。この波形整形出力V7 は図6においてt1 〜t8 区
間で高レベルとなり、図7においてt1 〜t6 、t7 〜
t10で高レベルとなるパルスを含む。この波形整形回路
77の出力V7 のパルスは、第1の比較出力V5 のオフ
期間Toff の開始直後に生じる低レベルへの落ち込みを
高レベルに補償したものに相当する。更に詳細には、合
成信号V4 に含まれている抵抗4に基づく電流検出電圧
V2 の成分が第1の基準電圧Vr1を図6及び図7のt1
時点でオーバシュート(図示省略)し、まず合成信号V
4が、第1の基準電圧Vr1をこれよりも低い側から高い
側に横切り、次に第1の基準電圧Vr1をこれよりも高い
側から低い側に横切り、その後に再び第1の基準電圧V
r1をこれよりも低い側から高い側に横切る。このため、
第1の比較出力V5 が図6及び図7のt1 で微小期間高
レベルになった後に低レベルに戻り、t2 時点で再び高
レベルになる。しかし、波形整形回路77を設けると、
上記t2 時点の直前の低レベル区間のないパルスを含む
出力V7 を得ることができる。なお、フリップフロップ
82は、第2の比較出力V6 を伝送する導体56に接続
されたセット入力端子Sと導体84によって図3及び図
5の制御パルス形成回路50の出力導体84に接続され
たリセット入力端子Rを有する。
The waveform shaping circuit 77 included in the first circuit 71 shapes or converts the waveform indicated by V5 in FIGS. 6 and 7 into the waveform indicated by V7. Two flip-flops 81 and 82 are provided. And an OR gate 83. The flip-flop 81 is an RS flip-flop formed in reset priority, and includes a set input terminal S connected to the first comparator 46 of FIG. 2 via the conductor 55 and the other RS flip-flop 82. The reset input terminal R is connected to the positive phase output terminal Q. OR gate 8
3 has one input terminal connected to the conductor 55 providing the first comparison output V5 and the other input terminal connected to the flip-flop 8
1 is connected to the output terminal Q. This OR gate 83
From the waveform shaping output V7 shown in FIGS. This waveform shaping output V7 becomes high level in the section from t1 to t8 in FIG. 6, and from t1 to t6 and t7 in FIG.
Includes a pulse that goes high at t10. The pulse of the output V7 of the waveform shaping circuit 77 corresponds to the high level of the drop in the low level immediately after the start of the off period Toff of the first comparison output V5. More specifically, the component of the current detection voltage V2 based on the resistor 4 included in the combined signal V4 is the first reference voltage Vr1 and is t1 in FIGS. 6 and 7.
At the time point, overshoot (not shown) occurs, and first, the composite signal V
4 crosses the first reference voltage Vr1 from the lower side to the higher side, then crosses the first reference voltage Vr1 from the higher side to the lower side, and then again the first reference voltage Vr1.
Cross r1 from lower to higher. For this reason,
The first comparison output V5 returns to low level after having been at high level for a minute period at t1 in FIGS. 6 and 7, and then returns to high level at t2. However, if the waveform shaping circuit 77 is provided,
It is possible to obtain the output V7 including the pulse without the low level section immediately before the time point t2. The flip-flop 82 has a set input terminal S connected to the conductor 56 for transmitting the second comparison output V6 and a reset connected to the output conductor 84 of the control pulse forming circuit 50 of FIGS. 3 and 5 by the conductor 84. It has an input terminal R.

【0030】オフ終了時点決定用の第1の回路71のD
タイプフリップフロップ78は、波形整形回路77に接
続されたクロック端子Tとオフ期間パルス形成回路95
に導体85で接続されたデータ入力端子Dと、NOT回
路80を介して第2の比較器47の出力導体56に接続
されたプリセット入力端子PR-と、導体64を介して
初期化信号発生回路51に接続されたリセット入力端子
-とを有し、導体64の初期化信号に応答してリセッ
トされ、合成信号V4が第2の基準レベルVr2をこれ
よりも低い側から高い側に横切ったことを示す例えばt
3時点の第2の比較器47の出力V6 に応答してプリセ
ットされ、波形整形回路77の出力V7に含まれている
パルスの後縁(例えば図6のt8 )をクロック信号とし
て例えば図6のV13で示す信号を読み込み、図6及び図
7でV8 で示す信号を位相反転出力端子Qに送出する
ように形成されている。なお、本願明細書では、表記の
都合上フリップフロップの位相反転出力端子をQ-で示
すことにする。オフ終了時点決定用の第1の回路71の
フリップフロップ79はセット優先RSフリップフロッ
プであって、第2の比較出力V6を与える導体56に接
続されたセット優先のセット入力端子SとDタイプフリ
ップフロップ78の位相反転出力端子Qに接続された
リセット入力端子Rとを有する。このフリップフロップ
79の正相出力端子Qは導体86によって第2の回路9
6を構成するNORゲート96aに接続され且つ図3及
び図5のオフ期間パルス形成回路95に接続され、図6
及び図7に示す信号V9 を出力する。この信号V9 の高
レベル期間は、オフ期間Toffにおいて、合成信号V4
が第2の基準電圧Vr2を最初に横切った時点t3 から第
1の基準電圧Vr1を最後に横切った時点(例えば図6の
t8 又は図7のt10)までである。オフ期間Toff にお
いて合成信号V4 が第1の基準電圧Vr1を最後に横切る
時点(図6のt8 又は図7のt10)がオフ期間Toff の
終了時点であり且つオン期間Tonの開始時点である。オ
フ終了時点決定のための第1の回路71で決定される図
6のt8時点又は図7のt10時点は、V13で示す最小オフ
期間T1又はT2の終了時点(図6のt4又は図7のt9)
から図6のt4〜t8又は図7のt9〜t10の付加期間が経
過した時点に相当する。なお、Dタイプフリップフロッ
プ78の正相出力端子Qの信号はフリップフロップ79
の出力と同一であるから、フリップフロップ79を省い
て、Dタイプフリップフロップ78の正相出力端子Qを
出力導体86に接続することができる。本実施形態のオ
フ期間Toffは、第1又は第2の最小オフ期間T1又
はT2と負荷26の大きさによって変化する付加期間と
の合計になる。第2の回路96を構成するNORゲート
96aは図6及び図7でV14で示す制御パルスを出力
する。このNORゲート96aの接続の詳細は追って説
明する。
D of the first circuit 71 for determining the end point of turning off
The type flip-flop 78 includes a clock terminal T connected to the waveform shaping circuit 77 and an off period pulse forming circuit 95.
To a data input terminal D connected by a conductor 85, an output conductor 56 connected to the preset input terminal PR of the second comparator 47 via the NOT circuit 80 - and the initialization signal generator circuit via the conductor 64 51 has a reset input terminal R and is reset in response to an initialization signal on conductor 64 such that composite signal V4 crosses second reference level Vr2 from a lower side to a higher side. Indicating that, for example, t
For example, as shown in FIG. 6, the trailing edge (eg, t8 of FIG. 6) of the pulse which is preset in response to the output V6 of the second comparator 47 at three points and is included in the output V7 of the waveform shaping circuit 77 is used as a clock signal. reads the signal indicated by V13, the signal indicated by V8 in FIGS phase inverted output terminal Q - is formed so as to deliver to. In the specification of the present application, the phase inversion output terminal of the flip-flop is indicated by Q for convenience of notation. The flip-flop 79 of the first circuit 71 for determining the end point of turning off is a set-priority RS flip-flop, which is a set-priority set input terminal S and a D-type flip-flop connected to the conductor 56 which provides the second comparison output V6. And a reset input terminal R connected to the phase inversion output terminal Q of the amplifier 78. The positive-phase output terminal Q of the flip-flop 79 is connected to the second circuit 9 by the conductor 86.
6 is connected to the NOR gate 96a and is connected to the off period pulse forming circuit 95 of FIGS.
And the signal V9 shown in FIG. 7 is output. The high level period of the signal V9 is the combined signal V4 during the off period Toff.
From the time t3 when the first reference voltage Vr2 is first crossed to the time when the first reference voltage Vr1 is last crossed (eg, t8 in FIG. 6 or t10 in FIG. 7). The time (t8 in FIG. 6 or t10 in FIG. 6) at which the combined signal V4 finally crosses the first reference voltage Vr1 in the off period Toff is the end time of the off period Toff and the start time of the on period Ton. A diagram determined by the first circuit 71 for determining the end time of turning off
The time t8 of 6 or the time t10 of FIG. 7 is the end time of the minimum off period T1 or T2 shown by V13 (t4 of FIG. 6 or t9 of FIG. 7).
From t4 to t8 in FIG. 6 or t9 to t10 in FIG. 7 has elapsed. The signal at the positive phase output terminal Q of the D-type flip-flop 78 is the flip-flop 79.
Therefore, the flip-flop 79 can be omitted and the positive-phase output terminal Q of the D-type flip-flop 78 can be connected to the output conductor 86. The off period Toff of the present embodiment is the sum of the first or second minimum off period T1 or T2 and the additional period that changes depending on the size of the load 26. The NOR gate 96a forming the second circuit 96 outputs the control pulse indicated by V14 in FIGS. 6 and 7. Details of the connection of the NOR gate 96a will be described later.

【0031】図5は図3のオフ期間信号発生回路73、
最大オフ期間決定回路74、フライバック電圧発生期間
検出回路101、判定回路102の詳細を示す。オフ期
間信号発生回路73に含まれている鋸波電圧発生回路7
2は、図5に示すように充電用定電流回路87とコンデ
ンサ88と第1及び第2の放電用スイッチ89、90と
から成る。コンデンサ88の一端は定電流回路87を介
して電源用導体65に接続され、この他端はグランド導
体66に接続されている。FETから成る第1及び第2
の放電用スイッチ89、90はコンデンサ88に対して
並列に接続されている。第1の放電用スイッチ89の制
御端子は制御パルス出力用導体57に接続されている。
第2の放電用スイッチ90の制御端子は第1のリセット
用導体63に接続されている。従って、放電用スイッチ
89又は90のオン期間にコンデンサ88の放電が生
じ、スイッチ89又は90がオフに転換することにより
コンデンサ88が定電流回路87で充電され、この電圧
が傾斜を有して上昇し、図6及び図7に示す鋸波電圧V
10が得られる。
FIG. 5 shows the off period signal generating circuit 73 of FIG.
Details of the maximum off period determination circuit 74, the flyback voltage generation period detection circuit 101, and the determination circuit 102 are shown. Sawtooth voltage generation circuit 7 included in the off period signal generation circuit 73
As shown in FIG. 5, the reference numeral 2 includes a charging constant current circuit 87, a capacitor 88, and first and second discharging switches 89 and 90. One end of the capacitor 88 is connected to the power supply conductor 65 via the constant current circuit 87, and the other end thereof is connected to the ground conductor 66. First and second FETs
The discharging switches 89 and 90 are connected in parallel to the capacitor 88. The control terminal of the first discharge switch 89 is connected to the control pulse output conductor 57.
The control terminal of the second discharge switch 90 is connected to the first reset conductor 63. Therefore, the capacitor 88 is discharged during the ON period of the discharging switch 89 or 90, and the switch 89 or 90 is turned OFF to charge the capacitor 88 by the constant current circuit 87, and the voltage rises with a slope. The sawtooth voltage V shown in FIGS. 6 and 7.
You get 10.

【0032】最小オフ期間決定用基準電圧源91は、第
1、第2及び第3の抵抗R1 、R2、R3 の直列回路か
ら成り、この直列回路の一端は電源導体65に接続さ
れ、この他端はグランド導体66に接続されている。最
小オフ期間決定用比較器92の正入力端子は鋸波発生回
路72の出力端子としてのコンデンサ88の一端に接続
され、この負入力端子は第1及び第2の抵抗R1 、R2
の相互接続点即ち分圧点に接続されている。従って、比
較器92は図6及び図7に示すように鋸波電圧V10と基
準電圧源91の基準電圧Va とを比較して出力V12を発
生する。なお、最小オフ期間決定用基準電圧源91はヒ
ステリシス効果を得るために切換スイッチ103で制御
され、図6の重負荷時には第1の最小オフ時間決定用基
準電圧Va1を発生し、図6の重負荷よりも小さい図7の
軽負荷時にはVa1よりも高い第2の最小オフ時間決定用
基準電圧Va2を発生する。この結果、比較器92の出力
V12が低レベルから高レベルへ転換する時点が重負荷時
とこれよりも軽い軽負荷時で異なり、図6の重負荷時に
はt4 であるのに対し、図7の軽負荷時にはt9 とな
る。比較器92は、図6及び図7のV12の波形から明ら
かなように最小フオ期間の終了時点を示すパルスを発生
する。最小オフ期間T1又はT2の全部を示すパルスは
図6及び図7においてV13で示されている。この最小
オフ期間T1又はT2の全部を示すパルスはオフ期間パ
ルス形成回路95で作成される。
The reference voltage source 91 for determining the minimum off period is composed of a series circuit of first, second and third resistors R1, R2 and R3, one end of which is connected to the power supply conductor 65 and the other. The end is connected to the ground conductor 66. The positive input terminal of the comparator 92 for determining the minimum off period is connected to one end of the capacitor 88 as the output terminal of the sawtooth wave generating circuit 72, and the negative input terminal thereof has the first and second resistors R1 and R2.
Is connected to the interconnection point, that is, the voltage dividing point. Therefore, the comparator 92 compares the sawtooth wave voltage V10 with the reference voltage Va of the reference voltage source 91 as shown in FIGS. 6 and 7 to generate the output V12. The reference voltage source 91 for determining the minimum off period is controlled by the changeover switch 103 in order to obtain a hysteresis effect, and generates the first reference voltage Va1 for determining the minimum off time when the load is heavy as shown in FIG. When the load is smaller than the load in FIG. 7, the second minimum off-time determining reference voltage Va2 higher than Va1 is generated. As a result, the time at which the output V12 of the comparator 92 changes from the low level to the high level differs between the heavy load and the light load, which is t4 at the heavy load in FIG. At light load, it becomes t9. Comparator 92 produces a pulse indicating the end of the minimum photo period, as is apparent from the V12 waveforms of FIGS. A pulse indicating the entire minimum off period T1 or T2 is shown as V13 in FIGS. A pulse indicating the entire minimum off period T1 or T2 is created by the off period pulse forming circuit 95.

【0033】オフ期間パルス形成回路95は、ANDゲ
ート97と2つのORゲート98、99とセット優先の
RSフリップフロップ100とから成る。ANDゲート
97の一方の入力端子は、最小オフ期間決定用の比較器
92に接続され、この他方の入力端子は導体86を介し
てオフ終了時点決定用の第1の回路71のフリップフロ
ップ79に接続されている。ORゲート98の一方の入
力端子は最大オフ期間決定回路74の比較器94に接続
され、この他方の入力端子はANDゲート97に接続さ
れている。セット優先型フリップフロップ100はOR
ゲート98に接続されたセット入力端子SとORゲート
99に接続されたリセット端子Rとを有し、この位相反
転出力端子Qに最小オフ期間パルスV13又は最大オフ
期間パルスを発生する。正常動作時におけるこのフリッ
プフロップ100の出力のパルスV13は主スイッチング
素子3の最小オフ期間を示すパルス幅を有する。オフ期
間パルス形成回路95のフリップフロップ100の位相
反転出力端子Qは制御パルス形成用のNORゲート9
6の一方の入力端子に接続されている。なお、この実施
形態では、オフ期間パルス形成回路95のフリップフロ
ップ100は、正常動作時において最小オフ期間T1又
はT2を示すパルスを出力し、起動時に最大オフ期間決
定用比較器94の出力に応答して最大オフ期間を示すパ
ルスを発生する。従って、オフ期間パルス形成回路95
が最小オフ期間パルス形成回路と最大オフ期間パルス形
成回路との両方の働きを有している。この結果、制御回
路13の回路構成が簡略化されている。しかし、オフ期
間パルス形成回路95を最小オフ期間T1又はT2のパ
ルスを形成するための最小オフ期間パルス形成回路とし
て使用し、最大オフ期間パルスを形成するための回路を
独立に設けることができる。
The off-period pulse forming circuit 95 comprises an AND gate 97, two OR gates 98 and 99, and a set-priority RS flip-flop 100. One input terminal of the AND gate 97 is connected to the comparator 92 for determining the minimum off period, and the other input terminal is connected via the conductor 86 to the flip-flop 79 of the first circuit 71 for determining the off end point. It is connected. One input terminal of the OR gate 98 is connected to the comparator 94 of the maximum off period determining circuit 74, and the other input terminal thereof is connected to the AND gate 97. The set priority type flip-flop 100 is OR
And a reset terminal R connected to the connected set input terminal S and the OR gate 99 to the gate 98, the phase inverting output terminal Q - generating a minimum nonconducting period pulse V13 or the maximum nonconducting period pulses. The pulse V13 output from the flip-flop 100 during normal operation has a pulse width indicating the minimum off period of the main switching element 3. The phase inversion output terminal Q of the flip-flop 100 of the off period pulse forming circuit 95 is the NOR gate 9 for forming the control pulse.
6 is connected to one input terminal. In this embodiment, the flip-flop 100 of the off period pulse forming circuit 95 outputs a pulse indicating the minimum off period T1 or T2 during normal operation, and responds to the output of the maximum off period determination comparator 94 at startup. Then, a pulse indicating the maximum off period is generated. Therefore, the off period pulse forming circuit 95
Has the functions of both the minimum off-period pulse forming circuit and the maximum off-period pulse forming circuit. As a result, the circuit configuration of the control circuit 13 is simplified. However, the off period pulse forming circuit 95 can be used as a minimum off period pulse forming circuit for forming a pulse of the minimum off period T1 or T2, and a circuit for forming a maximum off period pulse can be independently provided.

【0034】スイッチ103は第1の最小オフ期間T1
と第2の最小オフ期間T2との切換を制御するための手
段であって、分圧回路構成の最小オフ期間決定用基準電
圧源91の抵抗R3 に並列に接続され、重負荷の時にオ
ンになって図6の第1の最小オフ期間決定用基準電圧V
a1を設定し、軽負荷の時にオフになって図7に示す第2
の最小オフ期間決定用基準電圧Va2を設定する。即ち、
スイッチ103がオンの時には、電源導体65とグラン
ド導体66との間の電圧をEとすれば、 Va1=E{R2 /(R1 +R2 )} で示すことができる第1の最小オフ期間決定用基準電圧
Va1が得られ、スイッチ103がオフの時には、 Va2=E{(R2 +R3 )/(R1 +R2 +R3 )} で示すことができる第2の最小オフ期間決定用基準電圧
Va2が得られる。
The switch 103 has a first minimum off period T1.
And a second minimum off-period T2 for controlling the switching, and is connected in parallel to the resistor R3 of the reference voltage source 91 for determining the minimum off-period for the voltage dividing circuit configuration, and is turned on at the time of heavy load. As a result, the first reference voltage V for determining the minimum off period in FIG.
Set a1 and turn off when the load is light.
The reference voltage Va2 for determining the minimum off period is set. That is,
If the voltage between the power supply conductor 65 and the ground conductor 66 is E when the switch 103 is on, Va1 = E {R2 / (R1 + R2)} The first criterion for determining the minimum off period A voltage Va1 is obtained, and when the switch 103 is off, a second minimum off period determining reference voltage Va2 that can be shown by Va2 = E {(R2 + R3) / (R1 + R2 + R3)} is obtained.

【0035】最大オフ期間決定回路74は、DC−DC
コンバータの起動のため及び必要に応じて極めて軽い負
荷時のDC−DC変換を可能にするために設けられてい
る。即ち、このDC−DCコンバータは起動時には一定
のオフ期間を有してオン・オフ動作する。最大オフ期間
決定回路74はこの一定のオフ期間を決定するためのも
のであって、最大オフ期間決定用基準電圧源93と比較
器94とから成る。最大オフ期間決定用基準電圧源93
は、図6及び図7に示すように最小オフ期間決定用基準
電圧Va よりも高い基準電圧Vb を発生する。この最大
オフ期間決定用基準電圧Vb は重負荷及び軽負荷時即ち
正常時における鋸波電圧V10が横切らないレベルであ
る。比較器94の正入力端子は鋸波発生回路72のコン
デンサ88に接続され、この負入力端子は基準電圧源9
3に接続されている。従って、鋸波電圧V10が基準電圧
Vb よりも高くなった時に比較器94の出力V11は高レ
ベルになる。図6及び図7の正常状態では鋸波電圧V10
が基準電圧Vb を横切らないために比較器94の出力V
11は低レベル(ゼロ)に保たれている。他方、起動時に
は、DC−DCコンバータの出力電圧V0 が低いので、
合成信号V4 の最大レベル即ちピ−クが低く、オフ終了
時点決定用の第1の回路71が正常に動作せず、この出
力V9 が低レベルに保たれたままになり、オフ期間パル
ス形成回路95は最大オフ期間決定回路74の出力に従
って制御パルスを形成する。
The maximum off period determining circuit 74 is a DC-DC
It is provided for starting the converter and, if necessary, for enabling DC-DC conversion at very light loads. That is, this DC-DC converter has an on-off operation with a certain off period at the time of starting. The maximum off period determining circuit 74 is for determining the constant off period, and includes a maximum off period determining reference voltage source 93 and a comparator 94. Reference voltage source 93 for determining maximum off period
Generates a reference voltage Vb higher than the reference voltage Va for determining the minimum off period, as shown in FIGS. The reference voltage Vb for determining the maximum off period is a level at which the sawtooth voltage V10 does not cross under heavy load and light load, that is, under normal conditions. The positive input terminal of the comparator 94 is connected to the capacitor 88 of the sawtooth wave generating circuit 72, and this negative input terminal is connected to the reference voltage source 9
Connected to 3. Therefore, when the sawtooth voltage V10 becomes higher than the reference voltage Vb, the output V11 of the comparator 94 becomes high level. In the normal state of FIGS. 6 and 7, the sawtooth voltage V10
Does not cross the reference voltage Vb, the output V of the comparator 94
11 is kept at a low level (zero). On the other hand, since the output voltage V0 of the DC-DC converter is low at startup,
The maximum level of the synthesized signal V4, that is, the peak is low, the first circuit 71 for determining the end point of OFF does not operate normally, and this output V9 is kept at the low level, and the off period pulse forming circuit. 95 forms a control pulse according to the output of the maximum off period determining circuit 74.

【0036】フライバック電圧発生期間検出回路101
は、トランス2からフライバック電圧が発生している期
間を検出するためのものであって、図6及び図7でV1
7で示す出力を発生する。このフライバック電圧発生期
間検出回路101の出力V17は図6においてはt1 〜t
8 区間で高レベル、t8 〜t10区間で低レベルとなり、
図7においてはt1 〜t6 区間で高レベル、t6 〜t11
区間で低レベルになる。要するに、この出力V17はオフ
期間Toff の開始時点とトランス2の蓄積エネルギの放
出が完了した後に合成信号V4 が第1の基準電圧Vr1を
最初に横切る時点との間で高レベルになる信号であり、
トランス2のフライバック電圧の発生期間にほぼ一致し
た幅のパルスを含む。本願では説明の都合上、図6に示
すスイッチング素子3がオン状態からオフ状態に転換し
た時点からフライバック電圧の低下が開始する時点まで
の時間長をT01とし、スイッチング素子3がオン状態か
らオフ状態に転換した時点からリンギング電圧が最初に
最低になる時点までの時間長をT02とした時に、T01
≦T0≦T02を満足する時間長をフライバック電圧発
生期間T0と定義する。即ち、図6及び図7ではT0がT
02に一致しているが、T0はT01からT02の間の任意の
値を取ることができる。T01の終了時点からT02終了時
点まではリンギング電圧の1/2周期に相当し、本願で
は、この1/2周期もフライバック電圧の発生期間とみ
なしている。なお、フライバック電圧発生期間T0はス
イッチング素子3のオン期間Tonの長さに比例する。
Flyback voltage generation period detection circuit 101
Is for detecting the period during which the flyback voltage is generated from the transformer 2, and is V1 in FIG. 6 and FIG.
Produces the output shown at 7. The output V17 of the flyback voltage generation period detection circuit 101 is t1 to t in FIG.
High level in section 8 and low level in section t8 to t10,
In FIG. 7, high level in the section from t1 to t6, t6 to t11
It becomes low level in the section. In short, the output V17 is a signal which becomes high level between the start time of the off period Toff and the time when the composite signal V4 first crosses the first reference voltage Vr1 after the discharge of the stored energy of the transformer 2 is completed. ,
It includes a pulse having a width substantially matching the generation period of the flyback voltage of the transformer 2. In the present application, for convenience of description, the time length from the time when the switching element 3 shown in FIG. 6 is switched from the on state to the off state to the time when the reduction of the flyback voltage starts is T01, and the switching element 3 is turned off from the on state. When the time length from the time when the state is changed to the time when the ringing voltage becomes the lowest first is T02,
The time length that satisfies ≦ T0 ≦ T02 is defined as the flyback voltage generation period T0. That is, T0 is T in FIGS.
Although it matches 02, T0 can take any value between T01 and T02. The period from the end of T01 to the end of T02 corresponds to a half cycle of the ringing voltage, and in the present application, this half cycle is also regarded as a flyback voltage generation period. The flyback voltage generation period T0 is proportional to the length of the ON period Ton of the switching element 3.

【0037】フライバック電圧発生期間検出回路101
は、制御パルス形成回路50が発生するV7及びV14
の信号に基づいてフライバック電圧発生期間T0を検出
するために、遅延回路104、NORゲート105、リ
セット優先RSフリップフロップ106、及びANDゲ
ート107を有している。遅延回路104は導体108
を介して図4の波形整形回路77に接続されている。こ
の遅延回路104は波形整形回路77の出力V7 に微小
遅延を与えるものである。NORゲート105の一方の
入力端子はV7 を与える導体108に接続され、この他
方の入力端子は遅延回路104に接続されている。従っ
て、このNORゲート105からは、図6のt8 時点、
図7のt6 、t10時点等で示すパルスを含む出力V15が
得られる。なお、出力V15のパルスの幅は遅延回路10
4の遅延時間に相当している。リセット優先のフリップ
フロップ106のセット入力端子SはNORゲート10
5に接続され、このリセット入力端子Rは制御パルス形
成回路50の出力導体57に接続されている。従って、
このフリップフロップ106の位相反転出力端子Q
らは図6及び図7に示す出力V16が得られる。この出力
V16は図6の重負荷時には連続的に高レベル(H)にな
り、図7の軽負荷時にはt6 〜t10で低レベルになる。
ANDゲート107の一方の入力端子は波形整形回路7
7の出力導体108に接続され、他方の入力端子はフリ
ップフロップ106の位相反転出力端子Qに接続さ
れ、この出力端子は判定手段102を構成するDタイプ
フリップフロップ102aのクロック入力端子Tに接続
されている。このANDゲート107の出力V17はフリ
ップフロップ102aのタイミング信号となる。要する
に、フライバック電圧発生期間T0を示すパルスの後縁
がフリップフロップ102のクロック入力となる。
Flyback voltage generation period detection circuit 101
Are V7 and V14 generated by the control pulse forming circuit 50.
It has a delay circuit 104, a NOR gate 105, a reset priority RS flip-flop 106, and an AND gate 107 in order to detect the flyback voltage generation period T0 based on the signal of FIG. The delay circuit 104 is a conductor 108.
Is connected to the waveform shaping circuit 77 of FIG. This delay circuit 104 gives a slight delay to the output V7 of the waveform shaping circuit 77. One input terminal of the NOR gate 105 is connected to the conductor 108 that supplies V7, and the other input terminal is connected to the delay circuit 104. Therefore, from the NOR gate 105, at time t8 in FIG.
The output V15 including the pulses shown at times t6 and t10 in FIG. 7 is obtained. The pulse width of the output V15 depends on the delay circuit 10
This corresponds to a delay time of 4. The set input terminal S of the reset-priority flip-flop 106 is the NOR gate 10.
5 and the reset input terminal R is connected to the output conductor 57 of the control pulse forming circuit 50. Therefore,
Phase inverting output terminal Q of the flip-flop 106 - an output V16 shown in FIGS. 6 and 7 is obtained from. This output V16 continuously becomes high level (H) at the time of heavy load in FIG. 6, and becomes low level at t6 to t10 at the time of light load in FIG.
One input terminal of the AND gate 107 has a waveform shaping circuit 7
7 is connected to the output conductor 108, and the other input terminal is connected to the phase inversion output terminal Q of the flip-flop 106, and this output terminal is connected to the clock input terminal T of the D-type flip-flop 102 a forming the judging means 102. Has been done. The output V17 of the AND gate 107 becomes the timing signal of the flip-flop 102a. In short, the trailing edge of the pulse indicating the flyback voltage generation period T0 becomes the clock input of the flip-flop 102.

【0038】判定手段102のDタイプフリップフロッ
プ102aは、フライバック電圧発生期間検出回路10
1の出力V17に含まれているフライバック電圧発生期間
T0が第1の最小オフ期間T1よりも短くなったか否かの
判定、及びフライバック電圧発生期間T0が第2の最小
オフ期間T2よりも長くなったか否かの判定を行い、こ
の判定結果でスイッチ103を制御する。このDタイプ
フリップフロップ102aのデータ入力端子Dは最小オ
フ期間パルス形成回路95のフリップフロップ100の
位相反転出力端子Qに接続され、このフリップフロッ
プ102aの位相反転出力端子QはFETスイッチ1
03の制御端子(ゲート)に接続されている。このフリ
ップフロップ102aの出力V18は図6の重負荷時に高
レベル(H)に保たれ、図7の軽負荷時に低レベル
(L)に保たれる。このフリップフロップ102aの出
力の切換は、図8のt6時点、およびt13時点で生じ
る。スイッチ103はフリップフロップ102の出力V
18が高レベルの時にオンになり、低レベルの時にオフに
なる。
The D-type flip-flop 102a of the judging means 102 is a flyback voltage generation period detection circuit 10
Of the flyback voltage generation period T0 included in the first output V17 is shorter than the first minimum off period T1 and the flyback voltage generation period T0 is shorter than the second minimum off period T2. It is determined whether the length has become longer, and the switch 103 is controlled based on the determination result. The data input terminal D of the D-type flip-flop 102a is the minimum nonconducting period pulse forming of the flip-flop 100 of the circuit 95 phase-inverted output terminal Q - is connected to the phase inverting output terminal Q of the flip-flop 102a - the FET switch 1
03 control terminal (gate). The output V18 of the flip-flop 102a is kept at a high level (H) when the load is heavy as shown in FIG. 6, and is kept at a low level (L) when the load is light as shown in FIG. The switching of the output of the flip-flop 102a occurs at the time points t6 and t13 in FIG. The switch 103 is the output V of the flip-flop 102.
Turns on when 18 is high and off when 18 is low.

【0039】図8はスイッチ103による基準電圧Va
1、Va2の切換えを説明するものである。この図8にお
いてt4 以前及びt10以後は重負荷状態を示し、t4 〜
t10区間は重負荷よりも軽い軽負荷状態を示す。t4 以
前は重負荷であるので、スイッチ制御信号V14のパルス
の幅即ちオン時間幅が比較的長いt1 〜t2 であり、第
1の最小オフ期間T1 が設定されている。負荷26を第
1の値の重負荷からこれよりも軽い第2の値の軽負荷に
向かって徐々に低下させると、出力電圧V0が上昇する
ために、スイッチ制御信号V14のパルスの幅t4 〜t5
が短くなり、トランス2の蓄積エネルギも少なくなり、
蓄積エネルギが短時間の内に放出され、フライバック電
圧発生期間T0が短くなり、その後合成信号V4 がt6
時点で第1の基準電圧Vr1を横切る。これによりフライ
バック電圧発生期間検出回路101の出力V17が高レベ
ルから低レベルに転換し、この転換に応答してDタイプ
フリップフロップ102aはオフ期間パルス形成回路9
5の出力V13を読み込む。図8のt6 時点ではV13が高
レベルであるから、Dタイプフリップフロップ102a
は、フライバック電圧発生期間T0が第1の最小オフ期
間T1よりも短くなったことを判定し、Dタイプフリッ
プフロップ102aの位相反転出力端子Qはt6時点
で低レベルに転換し、スイッチ103がオフになり、最
小オフ期間決定用基準電圧がVa1からVa2に切換えられ
る。この結果、軽負荷区間では鋸波電圧V10が第1の最
小オフ期間決定用基準電圧Va1には交差しないでt8時
点で第2の最小オフ期間決定用基準電圧Va2に交差し、
最小オフ期間パルスV13が高レベルから低レベルに転換
する。これにより、軽負荷時のV13に示す最小オフ期間
T2はT1 +Ta となり、重負荷時の最小オフ期間T1
よりもTa だけ長くなる。基準電圧をVa1からVa2に切
換えること即ち最小オフ期間をT1からT2に切換えるこ
とは、周知のヒステリシス特性を有するコンパレ−タ又
はシュミット・トリガ回路のヒステリシス動作に似てい
る。第1の最小オフ期間T1は、例えば、2〜10μs
程度に設定され、第2の最小オフ期間T2は3〜15μ
s程度に設定され、T1とT2との時間差Taは0.1〜1
0μs,更に好ましくは2〜5μs程度に設定される。
時間差Taが長くなるに従ってヒステリシス動作の安定
性が向上する。しかし、Taがあまり長くなり過ぎる
と、スイッチング素子3のオフ期間Toffが長くなり
過ぎる。本実施例では、T1が5μs、T2が8μs、T
aが3μsである。図8のt10時点で重負荷になると、
制御信号V14のオン期間Tonを示すパルスの幅がt10〜
t11と長くなり、オフ期間Toffもt11〜t13のように
長くなる。最小オフ期間用基準電圧Va はt12でVa2か
らVa1には切換えられず、フライバック電圧発生期間検
出回路101の出力V17の立下り時点t13に同期して切
換えられる。一方、最小オフ期間パルスV13は鋸波電圧
V10に第2の最小オフ期間用基準電圧Va2が交差する時
点t12で高レベルから低レベルに転換する。Dタイプフ
リップフロップ102aは最小オフ期間パルスV13の低
レベルをt13時点で読み込み、この位相反転出力端子Q
の高レベル信号でスイッチ103をオンに制御する。
即ち、t13時点において、Dタイプフリップフロップ1
02aは、V17で示すフライバック電圧発生期間T0が
第2の最小オフ期間T2よりも長くなったことを判定
し、第2の基準電圧Va2から第1の基準電圧Va1への
切換指令を出力する。これにより、t13時点から第1の
最小オフ期間用基準電圧Va1が比較器92に供給され
る。図8には示されていないが、t13以後においては、
図6のV13と同様に第1の最小オフ期間T1が設定され
る。
FIG. 8 shows the reference voltage Va generated by the switch 103.
Switching between 1 and Va2 will be described. In FIG. 8, before t4 and after t10, a heavy load state is shown, and from t4 to
The t10 section shows a light load condition that is lighter than a heavy load. Since the load is heavy before t4, the pulse width of the switch control signal V14, that is, the on-time width is relatively long t1 to t2, and the first minimum off period T1 is set. When the load 26 is gradually decreased from the heavy load having the first value to the light load having the second value, which is lighter than the first load, the output voltage V0 increases, so that the pulse width t4 of the switch control signal V14. t5
Becomes shorter, the energy stored in the transformer 2 becomes smaller,
The stored energy is released within a short time, the flyback voltage generation period T0 becomes short, and then the composite signal V4 becomes t6.
At time t1, the first reference voltage Vr1 is crossed. As a result, the output V17 of the flyback voltage generation period detection circuit 101 changes from a high level to a low level, and in response to this conversion, the D type flip-flop 102a causes the off period pulse forming circuit 9 to operate.
The output V13 of 5 is read. Since V13 is at a high level at time t6 in FIG. 8, the D type flip-flop 102a
Determines that the flyback voltage generation period T0 is shorter than the first minimum nonconducting period T1, the phase inverting output terminal of the D-type flip-flop 102a Q - is converted to a low level at time t6, the switch 103 Is turned off, and the reference voltage for determining the minimum off period is switched from Va1 to Va2. As a result, in the light load section, the sawtooth wave voltage V10 does not cross the first minimum off period determination reference voltage Va1 but crosses the second minimum off period determination reference voltage Va2 at t8.
The minimum off period pulse V13 switches from a high level to a low level. As a result, the minimum off period T2 indicated by V13 at light load becomes T1 + Ta, and the minimum off period T1 at heavy load is T1.
Is longer than Ta by. Switching the reference voltage from Va1 to Va2, i.e. switching the minimum off period from T1 to T2, is similar to the hysteretic operation of a comparator or Schmitt trigger circuit with well-known hysteretic characteristics. The first minimum off period T1 is, for example, 2 to 10 μs.
And the second minimum off period T2 is 3 to 15μ.
It is set to about s, and the time difference Ta between T1 and T2 is 0.1 to 1
It is set to 0 μs, and more preferably to about 2 to 5 μs.
The stability of the hysteresis operation improves as the time difference Ta increases. However, if Ta becomes too long, the off period Toff of the switching element 3 becomes too long. In this embodiment, T1 is 5 μs, T2 is 8 μs, and
a is 3 μs. When the load becomes heavy at time t10 in FIG.
The width of the pulse indicating the ON period Ton of the control signal V14 is from t10 to
The time t11 becomes longer, and the off period Toff also becomes longer from t11 to t13. The reference voltage Va for the minimum off period is not switched from Va2 to Va1 at t12, but is switched in synchronization with the falling time t13 of the output V17 of the flyback voltage generation period detection circuit 101. On the other hand, the minimum off period pulse V13 changes from the high level to the low level at the time t12 when the sawtooth wave voltage V10 intersects with the second minimum off period reference voltage Va2. The D-type flip-flop 102a reads the low level of the minimum off-period pulse V13 at time t13, and outputs this phase inversion output terminal Q.
The switch 103 is turned on by the high level signal of .
That is, at time t13, the D type flip-flop 1
02a determines that the flyback voltage generation period T0 indicated by V17 is longer than the second minimum off period T2, and outputs a switching command from the second reference voltage Va2 to the first reference voltage Va1. .. As a result, the first minimum off-period reference voltage Va1 is supplied to the comparator 92 from the time t13. Although not shown in FIG. 8, after t13,
The first minimum off period T1 is set similarly to V13 in FIG.

【0040】[0040]

【動作】整流平滑回路1の交流入力端子16、17を交
流電源に接続すると、図2の電圧調整回路54から安定
化された直流電圧が出力される。この時、初期化信号発
生回路51に例えば5.8Vのような一定電圧が印加さ
れると、導体63に高レベルのリセットパルスが発生
し、導体64に低レベルのリセットパルスが発生する。
図5の第2の放電用スイッチ90は導体63のリセット
パルスによってオンになってコンデンサ88を放電させ
る。また、導体63の高レベルのリセットパルスは図5
のORゲート99を介してフリップフロップ100のリ
セット入力端子Rに供給される。この結果、フリップフ
ロップ100はリセット状態になり、この出力V13は高
レベル状態に初期化される。また、導体64のリセット
パルスは図4のDタイプフリップフロップ78のリセッ
ト端子Rに入力する。これにより、Dタイプフリップフ
ロップ78の位相反転出力端子Qは高レベル状態に初
期化される。セット優先のRSフリップフロップ79は
Dタイプフリップフロップ78の出力に応答してリセッ
トされ、この出力V9 が低レベルに初期化される。起動
時には図5のNORゲート96の一方の入力は高レベ
ル、他方の入力は低レベルとなるので、この出力は低レ
ベルとなる。従って、起動時には、スイッチング素子3
がオフ状態に初期化される。コンデンサ88は初期化さ
れた後に定電流回路87によって充電され、この電圧V
10は傾斜を有して増大する。起動時には出力平滑用コン
デンサ7の電圧が低いので、出力電圧検出回路8の出力
電圧、及び3次巻線23の電圧及びスイッチ電圧検出回
路11の電圧V3 も低い。このため、図6及び図7に示
す合成信号V4 の電圧レベルも低く、合成信号が第2の
基準電圧Vr2に達しないので、第2の比較器47の出力
V6 の状態変化が発生せず、オフ終了時点検出用の第1
の回路71の出力導体86は低レベルに保たれる。導体
86の低レベルの信号V9 はANDゲート97に入力す
るので、ANDゲート97の出力は最小オフ期間決定用
比較器92の出力V12の高低に無関係に低レベルとな
る。従って、起動時には、最大オフ期間決定回路74の
出力V11に基づいて制御パルスV14が形成される。コン
デンサ88の電圧V10が図6及び図7で破線で示すよう
に最大オフ期間決定用基準電圧Vb に達すると、図6及
び図7で破線で示すように比較器94の出力V11が高レ
ベルに変化し、これに応答してセット優先フリップフロ
ップ100がセット状態になり、この出力V13が低レベ
ルとなる。この結果、制御パルス形成回路50のNOR
ゲート96aの2つの入力が同時に低レベルとなり、こ
の出力V14が高レベルとなり、スイッチング素子3がオ
ン状態となる。これと同時に第1の放電用スイッチ89
がオンになり、コンデンサ88が放電状態になる。スイ
ッチング素子3がオンになると、トランス2の1次巻線
21のインダクタンスによる遅れを伴なってスイッチン
グ素子3及び電流検出抵抗4を通る電流I1が傾斜を有し
て増大する。電流検出抵抗4の電圧V2 が増大すると、
合成信号V4 もこれに伴なって増大し、過電流制限レベ
ルとしての機能を有する第1の基準電圧Vr1に交差す
る。この結果、第1の比較器46の出力V5 が瞬間的に
高レベルとなり、これが図5のORゲート99を介して
フリップフロップ100のリセット端子Rに供給され、
フリップフロップ100はリセット状態となり、この出
力V13は高レベルとなる。これにより、NORゲート9
6aの出力V14が低レベルとなり、スイッチング素子3
がオフに転換する。また、第1の放電用スイッチ89も
オフに転換し、コンデンサ88の充電が再び開始する。
スイッチング素子3がオフになると、このオン期間にト
ランス2のコア20に蓄積された磁気エネルギの放出に
基づく2次巻線22の電圧によって出力整流用ダイオー
ド6aが導通し、平滑用コンデンサ7の充電が行われ
る。鋸波用コンデンサ88の電圧V10が再び最大オフ期
間決定用基準電圧Vb に達すると、比較器94の出力が
再び高レベルになり、フリップフロップ100がセット
され、この出力が低レベルになり、次段のNORゲート
96の出力V14が高レベルとなり、スイッチング素子3
がオンになる。上述の起動時の動作は合成信号V4 が第
2の基準電圧Vr2を横切るまで続く。この起動時に最大
オフ期間決定回路74で決定される最大オフ期間は図6
のt1 〜t9 であり、例えば40〜50μs程度に決定
される。
[Operation] When the AC input terminals 16 and 17 of the rectifying / smoothing circuit 1 are connected to an AC power source, a stabilized DC voltage is output from the voltage adjusting circuit 54 of FIG. At this time, when a constant voltage such as 5.8 V is applied to the initialization signal generating circuit 51, a high level reset pulse is generated in the conductor 63 and a low level reset pulse is generated in the conductor 64.
The second discharge switch 90 of FIG. 5 is turned on by the reset pulse of the conductor 63 to discharge the capacitor 88. The high level reset pulse of the conductor 63 is shown in FIG.
It is supplied to the reset input terminal R of the flip-flop 100 via the OR gate 99. As a result, the flip-flop 100 is reset and this output V13 is initialized to the high level state. Further, the reset pulse of the conductor 64 is input to the reset terminal R of the D type flip-flop 78 shown in FIG. As a result, the phase inversion output terminal Q of the D type flip-flop 78 is initialized to the high level state. The set-priority RS flip-flop 79 is reset in response to the output of the D-type flip-flop 78, and its output V9 is initialized to a low level. At startup, one input of NOR gate 96 in FIG. 5 is high and the other input is low, so this output is low. Therefore, at startup, the switching element 3
Is initialized to the off state. The capacitor 88 is charged by the constant current circuit 87 after being initialized, and the voltage V
10 increases with a slope. Since the voltage of the output smoothing capacitor 7 is low at startup, the output voltage of the output voltage detection circuit 8 and the voltage of the tertiary winding 23 and the voltage V3 of the switch voltage detection circuit 11 are also low. Therefore, the voltage level of the combined signal V4 shown in FIGS. 6 and 7 is also low, and the combined signal does not reach the second reference voltage Vr2, so that the state of the output V6 of the second comparator 47 does not change, First for off end point detection
The output conductor 86 of circuit 71 of FIG. Since the low level signal V9 of the conductor 86 is input to the AND gate 97, the output of the AND gate 97 becomes low level regardless of whether the output V12 of the minimum off period determining comparator 92 is high or low. Therefore, at startup, the control pulse V14 is formed based on the output V11 of the maximum off period determination circuit 74. When the voltage V10 of the capacitor 88 reaches the maximum off period determining reference voltage Vb as shown by broken lines in FIGS. 6 and 7, the output V11 of the comparator 94 becomes high level as shown by broken lines in FIGS. 6 and 7. In response to this change, the set priority flip-flop 100 is set and the output V13 becomes low level. As a result, the NOR of the control pulse forming circuit 50
The two inputs of the gate 96a simultaneously become low level, the output V14 becomes high level, and the switching element 3 is turned on. At the same time, the first discharge switch 89
Is turned on, and the capacitor 88 is discharged. When the switching element 3 is turned on, the current I1 passing through the switching element 3 and the current detection resistor 4 increases with a slope with a delay due to the inductance of the primary winding 21 of the transformer 2. When the voltage V2 of the current detection resistor 4 increases,
The combined signal V4 also increases accordingly and crosses the first reference voltage Vr1 which functions as an overcurrent limit level. As a result, the output V5 of the first comparator 46 momentarily becomes high level, and this is supplied to the reset terminal R of the flip-flop 100 via the OR gate 99 of FIG.
The flip-flop 100 is in the reset state, and the output V13 thereof becomes high level. As a result, the NOR gate 9
The output V14 of 6a becomes low level, and the switching element 3
Turns off. Further, the first discharging switch 89 is also turned off, and the charging of the capacitor 88 is restarted.
When the switching element 3 is turned off, the output rectifying diode 6a is turned on by the voltage of the secondary winding 22 based on the release of the magnetic energy accumulated in the core 20 of the transformer 2 during this on period, and the smoothing capacitor 7 is charged. Is done. When the voltage V10 of the sawtooth wave capacitor 88 again reaches the maximum off period determining reference voltage Vb, the output of the comparator 94 becomes high level again, the flip-flop 100 is set, and this output becomes low level. The output V14 of the NOR gate 96 of the stage becomes high level, and the switching element 3
Turns on. The above-described start-up operation continues until the composite signal V4 crosses the second reference voltage Vr2. The maximum off period determined by the maximum off period determining circuit 74 at the time of starting is shown in FIG.
T1 to t9, and is determined to be, for example, about 40 to 50 μs.

【0041】最大オフ期間決定回路74に基づくスイッ
チング素子3のオン・オフ制御によって出力平滑用コン
デンサ7の電圧が徐々に高くなると、合成信号V4 が第
2の基準電圧Vr2を横切る。これにより、第2の比較器
47の出力V6 が図6でt3〜t7 区間で高レベルにな
り、オフ終了時点決定用の第1の回路71の出力V9は
図6でt3 〜t8 区間で高レベルになり、その後低レベ
ルになる。図5において導体86が高レベルになると、
比較器92の出力V12がANDゲート97を通過するこ
とが可能になる。比較器92は鋸波電圧V10と最小オフ
期間決定用基準電圧源91の基準電圧Va とを比較して
いるので、図6の出力V12で示すようにt4 〜t8 区間
で高レベルパルスを発生する。重負荷モードと軽負荷モ
ードとの切換え動作の安定化を図るために最小オフ期間
決定用基準電圧Va は、図6の重負荷時に第1の最小オ
フ期間決定用基準電圧Va1に設定され、軽負荷時に第2
の最小オフ期間決定用基準電圧Va2に設定される。基準
電圧Va1で決定される第1の最小オフ期間T1 と基準電
圧Va2で決定される第2の最小オフ期間T2 との切換え
は、次のように行われる。図6のt1 〜t4 に示すオフ
期間パルス形成回路95の出力V13の高レベル期間がフ
ライバック電圧発生期間検出回路101の出力V17の高
レベル期間t1 〜t8 よりも短い時にはスイッチ103
をオンにして第1の最小オフ期間T1 を得る。図7のt
1 〜t9 に示すオフ期間パルス形成回路95の出力V13
の高レベル期間がフライバック電圧発生期間検出回路1
01の出力V17の高レベル期間t1 〜t6 よりも長い時
にはスイッチ103をオフにして第2の最小オフ期間T
2 を得る。換言すれば、図8のt2 〜t4 に示すように
フライバック電圧発生期間検出回路101の出力V17の
高レベル期間即ちフライバック電圧発生期間T0 がt2
〜t3 の第1の最小オフ期間T1 よりも長い時にはスイ
ッチ103のオンを維持して第1の最小オフ期間T1 を
維持する。その後、図8のt5 〜t6 に示すようにフラ
イバック電圧発生期間検出回路101の出力V17の高レ
ベル期間即ちフライバック電圧発生期間T0 が第1の最
小オフ期間T1 よりも短くなると、スイッチ103がオ
フになり、t5 〜t8 に示す第2の最小オフ期間T2 が
設定される。軽負荷から重負荷に移行する時には、図8
のt11〜t13に示すフライバック電圧発生期間検出回路
101の出力V17の高レベル期間T0 が第2の最小オフ
期間T2 よりも長くなり、スイッチ103がオンになっ
て第1の最小オフ期間用基準電圧Va1が設定され、t13
以後において第1の最小オフ期間T1 が設定される。
When the voltage of the output smoothing capacitor 7 is gradually increased by the on / off control of the switching element 3 based on the maximum off period determining circuit 74, the combined signal V4 crosses the second reference voltage Vr2. As a result, the output V6 of the second comparator 47 becomes high level in the section from t3 to t7 in FIG. 6, and the output V9 of the first circuit 71 for determining the end point of OFF becomes high in the section from t3 to t8 in FIG. Level, then low level. In FIG. 5, when the conductor 86 becomes high level,
The output V12 of the comparator 92 is allowed to pass through the AND gate 97. Since the comparator 92 compares the sawtooth wave voltage V10 with the reference voltage Va of the reference voltage source 91 for determining the minimum off period, a high level pulse is generated in the section from t4 to t8 as shown by the output V12 in FIG. . In order to stabilize the switching operation between the heavy load mode and the light load mode, the reference voltage Va for determining the minimum off period is set to the first reference voltage Va1 for determining the minimum off period during heavy load in FIG. Second when loaded
Is set to the minimum off period determining reference voltage Va2. Switching between the first minimum off period T1 determined by the reference voltage Va1 and the second minimum off period T2 determined by the reference voltage Va2 is performed as follows. When the high level period of the output V13 of the off period pulse forming circuit 95 shown in t1 to t4 of FIG. 6 is shorter than the high level period t1 to t8 of the output V17 of the flyback voltage generation period detection circuit 101, the switch 103
Is turned on to obtain a first minimum off period T1. 7 t
Output V13 of the off period pulse forming circuit 95 shown at 1 to t9
High level period is the flyback voltage generation period detection circuit 1
When the output V17 of 01 is longer than the high level period t1 to t6, the switch 103 is turned off and the second minimum off period T
Get 2 In other words, as shown by t2 to t4 in FIG. 8, the high level period of the output V17 of the flyback voltage generation period detection circuit 101, that is, the flyback voltage generation period T0 is t2.
When it is longer than the first minimum off period T1 of .about.t3, the switch 103 is kept on to maintain the first minimum off period T1. After that, as shown at t5 to t6 in FIG. 8, when the high level period of the output V17 of the flyback voltage generation period detection circuit 101, that is, the flyback voltage generation period T0 becomes shorter than the first minimum off period T1, the switch 103 is turned on. It is turned off and the second minimum off period T2 shown from t5 to t8 is set. When shifting from light load to heavy load, as shown in FIG.
The high level period T0 of the output V17 of the flyback voltage generation period detection circuit 101 shown at t11 to t13 becomes longer than the second minimum off period T2, the switch 103 is turned on, and the first minimum off period reference The voltage Va1 is set and t13
After that, the first minimum off period T1 is set.

【0042】ところで、もし、最小オフ期間決定用基準
電圧源91の基準電圧Vaを負荷の変化に拘らず一定に
保っていると、既に説明したようにスイッチング素子3
のオフ期間Toff及びオン期間Tonが不規則に変化
するおそれがある。これに対して、本発明では、フライ
バック電圧発生期間T0と第1又は第2の最小オフ期間
T1又はT2との時間長の関係が逆転する時にヒステリシ
ス動作させるので、最小オフ期間でオフ期間Toffが
制限された動作と制限されない動作との切換が安定的に
達成される。この結果、スイッチング周波数の不規則な
変化を防止することができる。
By the way, if the reference voltage Va of the reference voltage source 91 for determining the minimum off period is kept constant regardless of the change of the load, the switching element 3 is already explained.
The off period Toff and the on period Ton may change irregularly. On the other hand, according to the present invention, the hysteresis operation is performed when the time length relationship between the flyback voltage generation period T0 and the first or second minimum off period T1 or T2 is reversed, so that the off period Toff is performed during the minimum off period. The switching between the restricted operation and the unrestricted operation is stably achieved. As a result, it is possible to prevent an irregular change in the switching frequency.

【0043】起動後に重負荷状態であれば、図6に示す
動作が生じる。図6でスイッチング素子3がt1 でオフ
制御されると、これに並列に接続されたコンデンサ5が
充電されて、この電圧V1 が徐々に高くなる。これによ
り、スイッチング素子3のゼロボルトスイッチングが達
成され、このスイッチング損失が低減する。また、ター
ンオフ時のノイズが抑制される。スイッチング素子3の
オフ期間は、合成信号V4 と第1及び第2の基準電圧V
r1、Vr2との比較によって決定される。出力電圧V0 が
もし基準値よりも高くなると、電圧検出回路8の出力電
圧も高くなり、合成信号V4 も高くなる。この結果、オ
ン期間Tonの電流検出抵抗4の電圧V2と出力電圧検出
回路8の出力とに基づく合成信号V4 の三角波が第1の
基準電圧V1 に早く達する。この結果、スイッチング素
子3のオン期間Tonが短くなり、トランス2の蓄積エネ
ルギが減少し、出力電圧V0 が基準値に戻される。出力
電圧V0 が基準値よりも低くなった時には、上記と逆の
動作になり、オン期間Tonが長くなる。オン期間Tonが
変化するとオフ期間Toff もオン期間Tonに比例して変
化する。従って、出力電圧V0 の制御時にはスイッチン
グ素子3のオン・オフ繰返し周波数が変化する。スイッ
チング素子3のターンオン時点は、スイッチング素子3
の電圧V1 即ちドレイン・ソース間電圧VDSがコンデン
サ5と1次巻線21のインダクタンスとの共振によって
最低又はこの近傍になる時点である。従って、ターンオ
ン時のゼロボルトスイッチングが達成され、スイッチン
グ損失が低減する。
In the heavy load state after starting, the operation shown in FIG. 6 occurs. When the switching element 3 is turned off at t1 in FIG. 6, the capacitor 5 connected in parallel with the switching element 3 is charged and the voltage V1 gradually increases. As a result, zero-volt switching of the switching element 3 is achieved, and this switching loss is reduced. Also, noise at turn-off is suppressed. During the off period of the switching element 3, the combined signal V4 and the first and second reference voltages V
It is determined by comparison with r1 and Vr2. If the output voltage V0 becomes higher than the reference value, the output voltage of the voltage detection circuit 8 also becomes high and the combined signal V4 also becomes high. As a result, the triangular wave of the combined signal V4 based on the voltage V2 of the current detection resistor 4 and the output of the output voltage detection circuit 8 during the on period Ton reaches the first reference voltage V1 earlier. As a result, the ON period Ton of the switching element 3 is shortened, the energy stored in the transformer 2 is reduced, and the output voltage V0 is returned to the reference value. When the output voltage V0 becomes lower than the reference value, the operation reverse to the above is performed and the ON period Ton becomes longer. When the on period Ton changes, the off period Toff also changes in proportion to the on period Ton. Therefore, the ON / OFF repetition frequency of the switching element 3 changes when the output voltage V0 is controlled. When the switching element 3 is turned on, the switching element 3
Voltage V1 i.e. drain-source voltage V DS of the point at which the lowest or near this by resonance of the inductance of the capacitor 5 and the primary winding 21. Therefore, zero volt switching at turn-on is achieved and switching loss is reduced.

【0044】図6の重負荷状態から負荷26が軽い方向
即ち負荷26の抵抗値が大きくなる方向に変化すると、
スイッチング素子3のオン期間Ton及びオフ期間Toff
が短くなり、フライバック電圧発生期間検出回路101
の出力V17の高レベル期間即ちフライバック電圧発生期
間T0 が第1の最小オフ期間T1 よりも短くなる。これ
により、第2の最小オフ期間T2 が設定され、オフ期間
Toff が第2の最小オフ期間T2 以下になることが禁止
される。図7の軽負荷モード時にはトランス2の蓄積エ
ネルギの放出後に合成信号V4 が最初に第1の基準電圧
Vr1を横切る時点t6 におけるスイッチング素子3のタ
ーンオンが禁止され、t6 から共振波形の1周期が経過
した時点t10でスイッチング素子3がターンオンする。
図7のt10時点にはt6 時点と同様にスイッチング素子
3の電圧V1 が実質的にゼロになるので、ゼロボルトス
イッチングが達成され、スイッチング損失が低減する。
When the load 26 changes from the heavy load state in FIG. 6 to the light load direction, that is, the resistance value of the load 26 increases,
ON period Ton and OFF period Toff of the switching element 3
Becomes shorter, and the flyback voltage generation period detection circuit 101
The high level period of the output V17, that is, the flyback voltage generation period T0 becomes shorter than the first minimum off period T1. As a result, the second minimum off period T2 is set, and the off period Toff is prohibited from being equal to or less than the second minimum off period T2. In the light load mode of FIG. 7, the turn-on of the switching element 3 is prohibited at the time point t6 when the combined signal V4 first crosses the first reference voltage Vr1 after the stored energy of the transformer 2 is released, and one cycle of the resonance waveform elapses from t6. At time t10, the switching element 3 turns on.
At time t10 in FIG. 7, the voltage V1 of the switching element 3 becomes substantially zero as at time t6, so that zero volt switching is achieved and the switching loss is reduced.

【0045】負荷が図7に示す状態よりも更に軽くなる
と、図9に示すようにV14のパルスに相当するスイッチ
ング素子3のオン期間Tonが短くなり、オフ開始から蓄
積エネルギ放出終了までの期間Tx が短くなり、疑似共
振期間Ty が長くなる。最小オフ期間T2 が終了した後
の最初の共振波形のボトムでスイッチング素子3がター
ンオンされる。
When the load becomes lighter than the state shown in FIG. 7, the ON period Ton of the switching element 3 corresponding to the pulse of V14 becomes short as shown in FIG. 9, and the period Tx from the start of OFF to the end of discharge of stored energy. Becomes shorter and the quasi-resonant period Ty becomes longer. The switching element 3 is turned on at the bottom of the first resonance waveform after the end of the minimum off period T2.

【0046】第1の実施形態の利点は次の通りである。 (1) 最小オフ期間T2 を設定するので、軽負荷時に
スイッチング素子3のオフ期間が最小オフ期間T2 以下
にならない。このため、スイッチング素子3の単位時間
当りのスイッチング回数が少なくなり、スイッチング素
子3のスイッチング損失の平均値が少なくなり、軽負荷
時のDC−DCコンバータの効率が向上する。また、ス
イッチングノイズの発生数が抑制される。 (2) 第1及び第2の最小オフ期間T1、T2とフライバ
ック電圧発生期間T0との比較に基づいて第1及び第2
の最小オフ期間T1、T2の切換を行うので、第2の最小
オフ期間T2に制限されたスイッチング動作とこれに制
限されないスイッチング動作との切換を安定的に行うこ
とができる。この結果、第2の最小オフ期間で制限され
たスイッチング動作が安定化し、出力電圧V0の定電圧
制御も安定化する。また、スイッチング周波数の不規則
変化が抑制され、ノイズの抑制対策が容易になる。ま
た、スイッチング周波数の不規則変化によるトランス2
からの磁歪音即ち可聴音の発生を抑制することができ
る。 (3) 最小オフ期間T1及びT2 を設定したにも拘ら
ず、疑似共振によってターンオン時のゼロボルトスイッ
チングを行っているので、スイッチング損失が少ない。 (4) 重負荷時のような通常負荷時のスイッチング周
波数を比較的高く設定しても軽負荷時のスイッチング周
波数は極端に高くならず例えば150kHz以下(例え
ば100kHZ程度)に抑えられる。従って、通常負荷
時の最低スイッチング周波数を比較的高く保つことがで
きる。この結果、トランス2における損失が少なくな
り、トランス2の寸法を小型にすることが可能になる。 (5) 軽負荷時のオフ期間Toff が第2の最小オフ期
間T2 で制限され、比較的に長くなっているので、オン
期間Tonも必然的に長くなる。即ち、負荷26に所定の
電力を供給する場合に、オフ期間Toff が長くなると、
オン期間Tonも長くなる。オン期間Tonが長い場合には
電流検出信号V2とノイズとの区別が容易になる。即
ち、第1の比較器46のノイズマージンが大きくなる。
また、ノイズマージンが従来と同一でよい場合には、ス
イッチング素子3のオン期間Tonの制御範囲を広げるこ
とができる。 (6) 合成信号V4 を形成してIC構成の制御回路1
3に入力しているので、第1及び第2の比較器46、4
7のための独立した2つの入力端子を制御回路13に設
けることが不要になり、ICの構成が簡単になる。これ
により、制御回路13のコストの低減が可能になる。 (7) 鋸波発生回路72の出力を最小オフ期間決定用
比較器92と最大オフ期間決定用比較器94で兼用して
いるので、回路構成が簡略化され、制御回路13の小型
化、低コスト化を図ることができる。 (8) 制御パルス形成回路50はロジック回路構成の
第1及び第2の回路71,96で形成されているので、
これを比較的容易に形成することができる。
The advantages of the first embodiment are as follows. (1) Since the minimum off period T2 is set, the off period of the switching element 3 does not fall below the minimum off period T2 when the load is light. Therefore, the number of times of switching of the switching element 3 per unit time is reduced, the average value of the switching loss of the switching element 3 is reduced, and the efficiency of the DC-DC converter at light load is improved. Further, the number of switching noises generated is suppressed. (2) Based on the comparison between the first and second minimum off periods T1 and T2 and the flyback voltage generation period T0, the first and second
Since the switching between the minimum off periods T1 and T2 is performed, the switching between the switching operation limited to the second minimum off period T2 and the switching operation not limited to this can be stably performed. As a result, the switching operation limited in the second minimum off period is stabilized, and the constant voltage control of the output voltage V0 is also stabilized. In addition, irregular changes in switching frequency are suppressed, and noise suppression measures are facilitated. In addition, the transformer 2 due to the irregular change of the switching frequency
It is possible to suppress the generation of magnetostrictive sound, that is, audible sound. (3) Since the zero-voltage switching at turn-on is performed by the quasi-resonance even though the minimum off periods T1 and T2 are set, the switching loss is small. (4) Even if the switching frequency under normal load such as under heavy load is set relatively high, the switching frequency under light load does not become extremely high and can be suppressed to, for example, 150 kHz or less (for example, about 100 kHz). Therefore, the minimum switching frequency under normal load can be kept relatively high. As a result, the loss in the transformer 2 is reduced, and the size of the transformer 2 can be reduced. (5) Since the off period Toff at light load is limited by the second minimum off period T2 and is relatively long, the on period Ton also inevitably becomes long. That is, when the off period Toff becomes long when a predetermined electric power is supplied to the load 26,
The on period Ton also becomes longer. When the ON period Ton is long, the current detection signal V2 and noise can be easily distinguished. That is, the noise margin of the first comparator 46 becomes large.
If the noise margin is the same as the conventional one, the control range of the ON period Ton of the switching element 3 can be expanded. (6) Control circuit 1 having an IC structure by forming a composite signal V4
3 is input to the first and second comparators 46, 4
It is not necessary to provide the control circuit 13 with two independent input terminals for 7 and the IC configuration is simplified. As a result, the cost of the control circuit 13 can be reduced. (7) Since the output of the sawtooth wave generation circuit 72 is shared by the comparator 92 for determining the minimum off period and the comparator 94 for determining the maximum off period, the circuit configuration is simplified, and the control circuit 13 is downsized and reduced. Cost can be reduced. (8) Since the control pulse forming circuit 50 is formed by the first and second circuits 71 and 96 having the logic circuit configuration,
This can be formed relatively easily.

【0047】[0047]

【第2の実施形態】次に、図10に示す第2の実施形態
のDC−DCコンバータを説明する。但し、第2の実施
形態を示す図10及び後述する第3〜第12の実施形態
を示す図11〜図31において図1〜図9と実質的に同
一の部分には同一の符号を付してその説明を省略する。
また、第2〜第12の実施形態の説明においても必要に
応じて図1〜図9を参照する。図10に示す第2の実施
形態のDC−DCコンバータは、スイッチ電圧検出回路
11をスイッチング素子3と電流検出抵抗4との直列回
路に対して直接に並列接続し、この他は図1と同一に形
成したものである。図10のDC−DCコンバータは、
スイッチング素子3のオフ時の電圧V1 が低い場合に適
している。なお、オフ時のスイッチング素子3の電圧V
1 が高い場合にはスイッチ電圧検出回路11の抵抗33
の値を高めるか、又は図2のインピーダンス切換回路5
3のオフ時のインピーダンスを低くする。この第2の実
施形態によっても第1の実施形態と同一の効果を得るこ
とができる。
[Second Embodiment] Next, a DC-DC converter according to a second embodiment shown in FIG. 10 will be described. However, in FIG. 10 showing the second embodiment and FIGS. 11 to 31 showing third to twelfth embodiments to be described later, substantially the same parts as those in FIGS. And its description is omitted.
Also, in the description of the second to twelfth embodiments, FIGS. 1 to 9 will be referred to as necessary. In the DC-DC converter of the second embodiment shown in FIG. 10, the switch voltage detection circuit 11 is directly connected in parallel to the series circuit of the switching element 3 and the current detection resistor 4, and otherwise the same as FIG. It was formed in. The DC-DC converter of FIG.
This is suitable when the off-state voltage V1 of the switching element 3 is low. The voltage V of the switching element 3 when it is off
When 1 is high, the resistance 33 of the switch voltage detection circuit 11
Or the impedance switching circuit 5 of FIG.
Lower the impedance when 3 is off. The same effects as those of the first embodiment can be obtained also by the second embodiment.

【0048】[0048]

【第3の実施形態】図11に示す第3の実施形態のDC
−DCコンバータは、図1のDC−DCコンバータから
出力電圧検出回路8と発光ダイオード9とホトトランジ
スタ10とを省いたものに相当する。図11において、
制御電源用平滑用コンデンサ37の一端は抵抗41を介
して合成回路12に接続されている。コンデンサ37は
スイッチング素子3のオフ期間に出力整流平滑用コンデ
ンサ7の電圧に比例した値に充電されるので、コンデン
サ37の電圧は出力電圧V0 にほぼ比例した値になる。
従って、このコンデンサ37の電圧を検出すれば出力電
圧V0 を検出したことになる。図11では3次巻線23
と整流平滑回路14とが制御電源として機能していると
共に出力電圧検出回路として機能している。なお、コン
デンサ37の電圧は抵抗41を介して合成回路12に送
られ、合成信号V4 が作成される。この場合、抵抗41
は出力電圧検出用抵抗と又は合成回路12の一部として
機能する。
[Third Embodiment] DC of the third embodiment shown in FIG.
The -DC converter corresponds to the DC-DC converter of FIG. 1 from which the output voltage detection circuit 8, the light emitting diode 9, and the phototransistor 10 are omitted. In FIG.
One end of the control power supply smoothing capacitor 37 is connected to the synthesis circuit 12 via a resistor 41. Since the capacitor 37 is charged to a value proportional to the voltage of the output rectifying / smoothing capacitor 7 during the OFF period of the switching element 3, the voltage of the capacitor 37 becomes a value substantially proportional to the output voltage V0.
Therefore, if the voltage of the capacitor 37 is detected, the output voltage V0 is detected. In FIG. 11, the tertiary winding 23
And the rectifying / smoothing circuit 14 function as a control power supply and also as an output voltage detection circuit. The voltage of the capacitor 37 is sent to the synthesizing circuit 12 via the resistor 41, and the synthetic signal V4 is created. In this case, the resistor 41
Functions as an output voltage detecting resistor or as a part of the combining circuit 12.

【0049】第3の実施形態は、出力電圧V0 の検出方
法において第1の実施形態と相違するのみであるから、
第1の実施形態と同一の効果を有する。
The third embodiment is different from the first embodiment only in the method of detecting the output voltage V0.
It has the same effect as the first embodiment.

【0050】[0050]

【第4の実施形態】図12に示す第4の実施形態のDC
−DCコンバータは、図1のDC−DCコンバータのス
イッチ電圧検出回路11からダイオード32とコンデン
サ34を省いた構成のスイッチ電圧検出回路11aを設
け、この他は図1と同一に構成したものである。従っ
て、図12のスイッチ電圧検出回路11aは、ダイオー
ド31と抵抗33とから成り、3次巻線23の一端がダ
イオード31と抵抗33とを介して合成回路12に接続
されている。図12の場合、図1のコンデンサ34によ
る遅延を得ることができなくなるが、スイッチ電圧検出
回路11aのストレイキャパシタンス及び合成回路12
のコンデンサ39の働きによってスイッチング素子3の
オフ期間におけるスイッチング素子3の電圧V1 の遅れ
成分を含む合成信号V4 を得ることができる。
Fourth Embodiment DC of the fourth embodiment shown in FIG.
The -DC converter is the same as that shown in FIG. 1 except that the switch voltage detection circuit 11 of the DC-DC converter shown in FIG. 1 is provided with a switch voltage detection circuit 11a in which the diode 32 and the capacitor 34 are omitted. .. Therefore, the switch voltage detection circuit 11a in FIG. 12 includes the diode 31 and the resistor 33, and one end of the tertiary winding 23 is connected to the synthesizing circuit 12 via the diode 31 and the resistor 33. In the case of FIG. 12, the delay due to the capacitor 34 of FIG. 1 cannot be obtained, but the stray capacitance of the switch voltage detection circuit 11a and the combination circuit 12 are not provided.
Due to the function of the capacitor 39, the composite signal V4 including the delay component of the voltage V1 of the switching element 3 in the off period of the switching element 3 can be obtained.

【0051】図12の実施形態はスイッチ電圧検出回路
11a以外は第1の実施形態と同一であるので、第1の
実施形態と同一の効果を得ることができる。
The embodiment of FIG. 12 is the same as the first embodiment except for the switch voltage detection circuit 11a, so that the same effect as that of the first embodiment can be obtained.

【0052】[0052]

【第5の実施形態】第5の実施形態のDC−DCコンバ
ータは、第1の実施形態のオフ終了時点決定用の第1の
回路71とフライバック電圧発生期間検出回路101と
を図13に示すオフ終了時点決定用の第1の回路71a
とフライバック電圧発生期間検出回路101aとに変形
し、この他は第1の実施形態と同一に構成したものであ
る。
[Fifth Embodiment] A DC-DC converter according to a fifth embodiment of the present invention is shown in FIG. First circuit 71a for determining the end point of turning off
The flyback voltage generation period detection circuit 101a is modified to have the same configuration as the first embodiment.

【0053】図13のオフ終了時点決定用の第1の回路
71aは図4のオフ終了時点決定用の第1の回路71か
ら波形整形回路77を省いたものに相当し、Dタイプフ
リップフロップ78とリセット優先フリップフロップ7
9とから成る。Dタイプフリップフロップ78は、導体
55aを介して図2の第1の比較器46に接続されたク
ロック入力端子Tと導体85によって図5のフリップフ
ロップ100の位相反転出力端子Qに接続されたデー
タ入力端子Dとを有し、図14及び図15に示す第1の
比較出力V5のパルスの後縁に同期して導体85の信号
V13を読み込み、この位相反転出力端子Qから出力V
8 を送出する。図13のフリップフロップ79は図4の
場合と同様な出力V9を送出する。この出力V9 は図5
と同一のオフ期間パルス形成回路95に送られる。
The first circuit 71a for determining the off end point in FIG. 13 corresponds to the first circuit 71 for determining the off end point in FIG. 4 from which the waveform shaping circuit 77 is omitted, and a D type flip-flop 78. And reset priority flip-flop 7
9 and. The D-type flip-flop 78 is connected to the phase inversion output terminal Q of the flip-flop 100 of FIG. 5 by the clock input terminal T connected to the first comparator 46 of FIG. 2 via the conductor 55a and the conductor 85. and a data input terminal D, reads the signal V13 of the conductor 85 in synchronism with the trailing edge of the pulse of the first comparison output V5 shown in FIGS. 14 and 15, the phase inverting output terminal Q - output from the V
Send 8. The flip-flop 79 of FIG. 13 delivers an output V9 similar to that of FIG. This output V9 is shown in FIG.
To the same off period pulse forming circuit 95.

【0054】図13のフライバック電圧発生期間検出回
路101aは、図5のフライバック電圧発生期間検出回
路101からフリップフロップ106及びANDゲート
107を省いたものに相当し、遅延回路104とNOR
ゲート105とから成る。遅延回路104は第1の比較
出力V5 のための導体55aに接続され、第1の比較出
力V5 を僅かに遅延した信号を図5と同様に作成する。
NORゲート105の一方の入力端子は第1の比較出力
V5 のための導体55aに接続され、この他方の入力端
子は遅延回路104に接続されている。従って、NOR
ゲート105からは図14及び図15に示すように図6
及び図7と同一のフライバック検出信号V17が得られ
る。
The flyback voltage generation period detection circuit 101a shown in FIG. 13 corresponds to the flyback voltage generation period detection circuit 101 shown in FIG. 5 from which the flip-flop 106 and the AND gate 107 are omitted.
And a gate 105. The delay circuit 104 is connected to the conductor 55a for the first comparison output V5 and produces a slightly delayed signal of the first comparison output V5, as in FIG.
One input terminal of the NOR gate 105 is connected to the conductor 55a for the first comparison output V5, and the other input terminal is connected to the delay circuit 104. Therefore, NOR
From the gate 105, as shown in FIG. 14 and FIG.
And the same flyback detection signal V17 as in FIG. 7 is obtained.

【0055】第5の実施形態は第1の実施形態と同一の
効果を有する他にオフ終了時点決定用の第1の回路71
a及びフライバック電圧発生期間検出回路101aの構
成を単純化することができるという効果を有する。しか
し、図14のt1 、t10、図15のt1 、t11、t14で
発生する第1の比較出力V5 のパルスの後縁即ち立下り
を使用するので、スイッチング周波数の極端に高いDC
−DCコンバータには適さず、スイッチング周波数が比
較的低いDC−DCコンバータに適している。
The fifth embodiment has the same effect as that of the first embodiment, and in addition, the first circuit 71 for determining the end point of turning off.
a and the flyback voltage generation period detection circuit 101a can be simplified. However, since the trailing edge or trailing edge of the pulse of the first comparison output V5 generated at t1, t10 in FIG. 14 and t1, t11, t14 in FIG. 15 is used, DC having an extremely high switching frequency is used.
-Not suitable for a DC converter, but suitable for a DC-DC converter having a relatively low switching frequency.

【0056】[0056]

【第6の実施形態】図16に示す第6の実施形態のDC
−DCコンバータは、図1に示す第1の実施形態のDC
−DCコンバータの合成回路12の一部と制御回路13
の一部をそれぞれ変形した合成回路12aと制御回路1
3aとを設け、且つ変形されたスイッチ電圧検出回路1
1bを設け、この他は図1と同一に構成したものであ
る。図6の合成回路12aにはスイッチ電圧検出回路1
1bが接続されていない。従って、この合成回路12a
は電流検出抵抗4から得られた電流検出信号V2 と電圧
検出回路8の出力とを合成した合成信号V4 ′を作成
し、これを制御回路13aの端子44aに送る。スイッ
チ電圧検出回路11bの出力導体35は制御回路13a
の新しい端子44bに接続されている。スイッチ電圧検
出回路11bは、図1のスイッチ電圧検出回路11から
ダイオ−ド32を省き、放電用抵抗R11をコンデンサ3
4に並列に接続したものである。
Sixth Embodiment DC of the sixth embodiment shown in FIG.
The DC converter is the DC of the first embodiment shown in FIG.
-Part of the synthesis circuit 12 of the DC converter and the control circuit 13
Circuit 12a and control circuit 1 in which parts of the
3a and a modified switch voltage detection circuit 1
1b is provided and the other components are the same as those in FIG. A switch voltage detection circuit 1 is included in the synthesis circuit 12a of FIG.
1b is not connected. Therefore, this synthesizing circuit 12a
Produces a combined signal V4 'which is a combination of the current detection signal V2 obtained from the current detection resistor 4 and the output of the voltage detection circuit 8 and sends it to the terminal 44a of the control circuit 13a. The output conductor 35 of the switch voltage detection circuit 11b is the control circuit 13a.
Is connected to the new terminal 44b. The switch voltage detection circuit 11b has the diode 32 omitted from the switch voltage detection circuit 11 of FIG.
4 connected in parallel.

【0057】制御回路13aは、図17から明らかなよ
うに図2の制御回路13のインピーダンス切換回路53
を省き、第1の比較器46の正の入力端子を端子44a
に接続し、且つ第2の比較器47の正入力端子を新しい
端子44bに接続し、且つ少し変形した制御パルス形成
回路50aを設け、この他は図2と同一に構成したもの
である。なお、図17において、入力端子44aとグラ
ンドとの間及び入力端子44bとグランドとの間のいず
れか一方又は両方に図2のインピ‐ダンス切換回路53
と同様なものを接続することができる。
As is apparent from FIG. 17, the control circuit 13a includes the impedance switching circuit 53 of the control circuit 13 of FIG.
And omit the positive input terminal of the first comparator 46 from the terminal 44a.
2 and the positive input terminal of the second comparator 47 is connected to the new terminal 44b, and a slightly modified control pulse forming circuit 50a is provided. Other than that, the configuration is the same as in FIG. In FIG. 17, the impedance switching circuit 53 of FIG. 2 is connected to either or both of the input terminal 44a and the ground and the input terminal 44b and the ground.
Similar to can be connected.

【0058】図17の第1の比較器46は、図19に示
す重負荷状態の各部の電圧波形及び図20に示す軽負荷
状態の各部の電圧波形から明らかなように鋸波状の合成
信号V4 ′と第1の基準電圧Vr1´とを比較して第1の
比較出力V5´ を発生する。第1の比較器46の出力V
5´はスイッチング素子3のオン期間Tonの終了時点
を示すパルスを含む。第2の比較器47はスイッチ電圧
信号V3 と基準電圧源49´の第2の基準電圧Vr2´と
を比較し、出力V6´ を発生する。第2の比較器47の
出力V6’に含まれているパルスの後縁は図19及び図
20から明らかなようにスイッチング素子3の電圧V1
がゼロ近傍に低下した時点を示す。
The first comparator 46 of FIG. 17 has a sawtooth-shaped composite signal V4 as is apparent from the voltage waveforms of the respective parts in the heavy load state shown in FIG. 19 and the voltage waveforms of the respective parts in the light load state shown in FIG. 'And the first reference voltage Vr1' are compared to generate a first comparison output V5 '. Output V of the first comparator 46
5'includes a pulse indicating the end point of the ON period Ton of the switching element 3. The second comparator 47 compares the switch voltage signal V3 with the second reference voltage Vr2 'of the reference voltage source 49' and produces an output V6 '. The trailing edge of the pulse included in the output V6 'of the second comparator 47 is the voltage V1 of the switching element 3 as is apparent from FIGS.
Indicates the time when the value has dropped to near zero.

【0059】図17の制御パルス形成回路50aは、第
1の実施形態の制御パルス形成回路50に含まれている
オフ終了時点決定用の第1の回路71を図18のオフ終
了時点決定用の第1の回路71bに変形した他は第1の
実施形態と同一に形成したものである。図18のオフ終
了時点決定用の第1の回路71bは、図4の波形整形回
路77を変形した波形整形回路77bを設け、この他は
図4と同一に形成したものである。図18の変形された
波形整形回路77bは、図19及び図20の第1及び第
2の比較出力V5´、V6´と図5の導体84の制御パル
スV14とに基づいて図19及び図20の波形整形出力V
7 を形成するものである。図19及び図20のV7 は図
6及び図7のV7 と同一波形であるので、これを第1の
実施形態と同様に利用することができる。従って、第6
の実施形態によっても入力端子44bの増加の点を除い
て、第1の実施形態と同様な効果を得ることができる。
In the control pulse forming circuit 50a of FIG. 17, the first circuit 71 for determining the off end point included in the control pulse forming circuit 50 of the first embodiment is used for determining the off end point of FIG. It is the same as that of the first embodiment except that it is modified to the first circuit 71b. The first circuit 71b for determining the end time of turning off in FIG. 18 is provided with a waveform shaping circuit 77b which is a modification of the waveform shaping circuit 77 in FIG. The modified waveform shaping circuit 77b of FIG. 18 is based on the first and second comparison outputs V5 ′ and V6 ′ of FIGS. 19 and 20 and the control pulse V14 of the conductor 84 of FIG. Waveform shaping output V
7 is formed. Since V7 in FIGS. 19 and 20 has the same waveform as V7 in FIGS. 6 and 7, it can be used similarly to the first embodiment. Therefore, the sixth
According to this embodiment, the same effect as that of the first embodiment can be obtained except that the number of input terminals 44b is increased.

【0060】図19は、図16の負荷26が重い状態におけ
る図16〜図18のV1、V4’、V3、V5´、V6´、V7、V9、V1
4を図6と同様に示す波形図である。図20は負荷26が軽い
状態における図16〜図18のV1、V4’、V5´、V6´、V7、
V9、V14を図7と同様に示す。スイッチング素子3のオン
期間Tonの終了は信号V5´のパルスによって決定され、
オン期間Tonの開始即ちオフ期間Toffの終了は、最小オ
フ期間決定用比較器92によって第1の実施例と同様に
決定された第1の最小オフ期間T1又は第2の最小オフ期
間はT2の終了後に、オフ終了時点決定信号V9が高レベル
から低レベルに転換することによって決定される。
FIG. 19 shows V1, V4 ', V3, V5', V6 ', V7, V9, V1 of FIGS. 16 to 18 when the load 26 of FIG. 16 is heavy.
FIG. 7 is a waveform diagram showing 4 similarly to FIG. FIG. 20 shows V1, V4 ′, V5 ′, V6 ′, V7, and V7 of FIGS. 16 to 18 when the load 26 is light.
V9 and V14 are shown as in FIG. The end of the ON period Ton of the switching element 3 is determined by the pulse of the signal V5 ′,
The start of the on period Ton, that is, the end of the off period Toff is determined by the minimum off period determination comparator 92 in the same manner as in the first embodiment. The first minimum off period T1 or the second minimum off period T2 After the end, the off end point determination signal V9 is determined by changing from the high level to the low level.

【0061】この第6の実施形態のDC−DCコンバー
タは、第1の実施形態と同様に第1及び第2の最小オフ期
間T1、T2を有するので、第1の実施形態と同一の効果を
得ることができる。
Since the DC-DC converter of the sixth embodiment has the first and second minimum off periods T1 and T2 as in the first embodiment, it has the same effect as that of the first embodiment. Obtainable.

【0062】[0062]

【第7の実施形態】次に、図21〜図26を参照して第
7の実施形態のDC−DCコンバ−タを説明する。但し、図
21〜図26において、図1〜図20と実質的に同一の
部分には同一の符号を付してその説明を省略する。図2
1に示す第7の実施形態のDC−DCコンバータは、図1
に示す第1の実施形態のDC−DCコンバータの合成回路
12を省き、制御回路13の一部を変形した制御回路1
3bとを設け、且つ変形されたスイッチ電圧検出回路1
1bを設け、この他は図1と同一に構成したものであ
る。制御回路13bは電圧帰還制御信号入力端子44
a’とスイッチ電圧検出信号入力端子44bと電流検出
信号入力端子44cとを有する。電圧帰還制御信号入力
端子44a´はホトトランジスタ10に接続されている。
従って、この入力端子44a´には対の直流出力端子2
4、25間の電圧V0に比例した電流I2が流入する。図
21のスイッチ電圧検出信号入力端子44bは図16で
同一符号で示すものと同一であって、図16と同一構成
のスイッチ電圧検出回路11bに接続されている。電流
検出信号入力端子44cは電流検出抵抗4に接続されて
いる。この入力端子44cには過電流保護のために電流
検出抵抗4の電圧V2が入力する。
[Seventh Embodiment] Next, a DC-DC converter according to a seventh embodiment will be described with reference to FIGS. However, in FIGS. 21 to 26, substantially the same parts as those in FIGS. 1 to 20 are designated by the same reference numerals, and the description thereof will be omitted. Figure 2
The DC-DC converter of the seventh embodiment shown in FIG.
The control circuit 1 in which the synthesis circuit 12 of the DC-DC converter of the first embodiment shown in FIG.
3b and a modified switch voltage detection circuit 1
1b is provided and the other components are the same as those in FIG. The control circuit 13b has a voltage feedback control signal input terminal 44.
a ', a switch voltage detection signal input terminal 44b, and a current detection signal input terminal 44c. The voltage feedback control signal input terminal 44a 'is connected to the phototransistor 10.
Therefore, this input terminal 44a 'has a pair of DC output terminals 2
A current I2 proportional to the voltage V0 between 4 and 25 flows in. The switch voltage detection signal input terminal 44b in FIG. 21 is the same as that shown in FIG. The current detection signal input terminal 44c is connected to the current detection resistor 4. The voltage V2 of the current detection resistor 4 is input to the input terminal 44c for overcurrent protection.

【0063】制御回路13bは、図22に示すように形
成されている。この制御回路13bは図17の制御回路
13aの比較器46の代わりにオン終了時点決定用比較
器46aと過電流保護用比較器46bとを設け、且つオ
ン終了時点決定用鋸波発生回路111を設け、且つ変形
されたオフ期間信号発生回路73aを設け、この他は図
17と同一に構成したものである。従って、図22のオ
フ終了時点決定用比較器47は、図17で同一符号で示
すものと同様にスイッチ電圧検出信号入力端子44bに
接続されており、図17の比較器47と同様に機能す
る。
The control circuit 13b is formed as shown in FIG. This control circuit 13b is provided with an ON end point determination comparator 46a and an overcurrent protection comparator 46b in place of the comparator 46 of the control circuit 13a of FIG. 17, and has an ON end point determination sawtooth wave generation circuit 111. An off period signal generating circuit 73a which is provided and modified is provided, and the other configuration is the same as that of FIG. Therefore, the comparator 47 for determining the off end point in FIG. 22 is connected to the switch voltage detection signal input terminal 44b similarly to the one shown by the same reference numeral in FIG. 17, and functions similarly to the comparator 47 in FIG. .

【0064】オフ終了時点決定用鋸波発生回路111は、
コンデンサ112と放電用スイッチ113とNOT回路114と
から成る。コンデンサ112は電圧帰還制御信号入力端子
44aに接続されている。従って、このコンデンサ112
は図21のホトトランジスタ10を介して供給される電
流I2によって充電される。この電流I2は出力電圧V0
に比例するので、コンデンサ112の充電速度は出力電圧
V0に比例する。トランジスタから成る放電用スイッチ1
13はコンデンサ112に並列に接続され、この制御端子即
ちベ−スはNOT回路114を介して導体57に接続され
ている。導体57には図6でV14で示すスイッチ制御信
号が得られるので、トランジスタ113は主スイッチング
素子3のオン期間Tonには非導通状態に保たれ、オフ
期間Toffには導通状態となる。スイッチ113のオン
期間にはコンデンサ112が放電され且つその充電が阻止
される。スイッチ113のオフ期間にはコンデンサ112が図
21のホトトランジスタ10を通して供給される電流I
2によって徐々に充電される。この結果、コンデンサ112
の電圧V4aは鋸波状電圧になる。
The saw-tooth wave generation circuit 111 for determining the end point of off is
It is composed of a capacitor 112, a discharging switch 113, and a NOT circuit 114. The capacitor 112 is connected to the voltage feedback control signal input terminal 44a. Therefore, this capacitor 112
Is charged by the current I2 supplied through the phototransistor 10 of FIG. This current I2 is the output voltage V0
, The charging rate of the capacitor 112 is proportional to the output voltage V0. Discharge switch consisting of a transistor 1
Reference numeral 13 is connected in parallel to the capacitor 112, and its control terminal or base is connected to the conductor 57 via the NOT circuit 114. Since the switch control signal indicated by V14 in FIG. 6 is obtained on the conductor 57, the transistor 113 is kept in a non-conducting state during the on period Ton of the main switching element 3 and is in a conducting state during the off period Toff. During the ON period of the switch 113, the capacitor 112 is discharged and its charging is blocked. During the off period of the switch 113, the current I supplied to the capacitor 112 through the phototransistor 10 of FIG.
Charged gradually by 2. As a result, the capacitor 112
Voltage V4a becomes a sawtooth voltage.

【0065】オン終了時点決定用比較器46aの正入力
端子はコンデンサ112に接続され、その負入力端子は第
1の基準電圧源48aに接続されている。従って、比較
器46aは、図25及び図26に示すようにコンデンサ
112の鋸波状電圧V4aと第1の基準電圧源48aの基準
電圧Vr1aとを比較し、鋸波状電圧V4aが基準電圧V
r1aに達した時に図25及び図26においてV5´で示
すパルスを発生する。このV5´で示すパルスはスイッ
チング素子3のオン期間の終了の制御に使用される。出
力電圧V0が基準電圧よりも高い時には、コンデンサ112
の充電速度が速いので、コンデンサ112の電圧V4aは基
準電圧Vr1aに早く到達し、スイッチング素子3のオ
ン期間Tonが短くなる。出力電圧V0が基準値よりも
低い時には上記の高い時と逆の動作になる。この結果、
図22のコンデンサ112の電圧V4aは図1の合成信号V
4と同一の機能を有する。過電流保護用比較器46bの
正入力端子は電流検出信号入力端子44cに接続され、
この負入力端子は電圧Vr1bを供給する基準電圧源4
8bに接続される。基準電圧Vr1bは、定格負荷時に
スイッチング素子3に流れる電流のピ−ク値の検出電圧
V2よりも高いレベルに設定されている。電流検出信号
が基準電圧Vr1bよりも大きくなると、過電流状態を
示す高レベル出力が比較器46bから発生し、これが導
体55bでパルス発生回路50bに送られる。
The positive input terminal of the ON end time determination comparator 46a is connected to the capacitor 112, and its negative input terminal is connected to the first reference voltage source 48a. Therefore, the comparator 46a has a capacitor as shown in FIGS.
The sawtooth voltage V4a of 112 and the reference voltage Vr1a of the first reference voltage source 48a are compared, and the sawtooth voltage V4a is the reference voltage Vr.
When r1a is reached, a pulse indicated by V5 'in FIGS. 25 and 26 is generated. The pulse indicated by V5 'is used to control the end of the ON period of the switching element 3. When the output voltage V0 is higher than the reference voltage, the capacitor 112
, The voltage V4a of the capacitor 112 reaches the reference voltage Vr1a earlier, and the ON period Ton of the switching element 3 becomes shorter. When the output voltage V0 is lower than the reference value, the operation is reverse to that when it is high. As a result,
The voltage V4a of the capacitor 112 in FIG. 22 is the combined signal V in FIG.
It has the same function as 4. The positive input terminal of the overcurrent protection comparator 46b is connected to the current detection signal input terminal 44c,
This negative input terminal has a reference voltage source 4 for supplying the voltage Vr1b.
8b is connected. The reference voltage Vr1b is set to a level higher than the detected voltage V2 of the peak value of the current flowing through the switching element 3 at the rated load. When the current detection signal becomes larger than the reference voltage Vr1b, a high level output indicating an overcurrent state is generated from the comparator 46b, and this is sent to the pulse generation circuit 50b by the conductor 55b.

【0066】図23は、図3と同様な部分を示すもので
ある。図23の制御パルス形成回路50aは、図17及
び図18で同一符号で示すものと同一に形成されてい
る。図23のオフ終了時点決定用の第1の回路71b
は、図18で同一符号で示す回路と同一に構成されてい
る。図23のオフ期間信号発生回路73aは、図3のオ
フ期間パルス形成回路95を変形したオフ期間パルス形
成回路95aを設け、この他は図3と同一に形成したも
のである。オフ期間パルス形成回路95aには、図3に
おける導体55の代わりに、2つの導体55a、55b
が接続されている。図24は図5と同様な部分を示すも
のである。図24のオフ期間パルス形成回路95aは、
図5の2入力のORゲ−ト99を3入力のORゲ−ト9
9aに変え、この他は図5と同一に構成したものであ
る。図24のORゲ−ト99aの第1の入力端子は図5
と同様に導体63に接続され、この第2の入力端子はオ
ン終了時点を示す信号V5´が伝送される導体55aに
接続され、この第3の入力端子は過電流検出信号55b
に接続されている。なお、導体55aは図22の比較器
46aに接続され、導体55bは図22の比較器46b
に接続される。ORゲ−ト99aは3つの入力端子のい
ずれか1つが高レベルになった時にフリップフロップ10
0をリセットする。
FIG. 23 shows a portion similar to that of FIG. The control pulse forming circuit 50a of FIG. 23 is formed in the same way as that shown by the same reference numeral in FIGS. The first circuit 71b for determining the end point of turning off in FIG.
Are configured in the same manner as the circuits denoted by the same reference numerals in FIG. The off-period signal generating circuit 73a of FIG. 23 is provided with an off-period pulse forming circuit 95a which is a modification of the off-period pulse forming circuit 95 of FIG. 3, and is otherwise the same as that of FIG. The off period pulse forming circuit 95a includes two conductors 55a and 55b instead of the conductor 55 in FIG.
Are connected. FIG. 24 shows a part similar to that of FIG. The off period pulse forming circuit 95a in FIG.
The 2-input OR gate 99 shown in FIG. 5 is replaced by the 3-input OR gate 9
9a and the other parts are the same as those in FIG. The first input terminal of the OR gate 99a of FIG. 24 is shown in FIG.
Is connected to the conductor 63 in the same manner as above, the second input terminal is connected to the conductor 55a through which the signal V5 'indicating the end time of the ON state is transmitted, and the third input terminal is connected to the overcurrent detection signal 55b.
It is connected to the. The conductor 55a is connected to the comparator 46a of FIG. 22, and the conductor 55b is connected to the comparator 46b of FIG.
Connected to. The OR gate 99a is provided with a flip-flop 10 when any one of the three input terminals becomes high level.
Reset to 0.

【0067】図25は、負荷26が重い状態における図
21〜図24のV1、V4a、V3、V5´、V6´、V7、
V9、V14を図6と同様に示す波形図である。図26は
負荷26が軽い状態における図21〜図24のV1、V4
a、V5´、V6´、V7、V9、V14を図7と同様に示
す。スイッチング素子3のオン期間Tonの終了は、信
号V5´のパルスによって決定され、オン期間Tonの
開始即ちオフ期間Toffの終了は、オフ期間信号発生
回路73によって第1の実施形態と同様に決定された第
1の最小オフ期間T1又は第2の最小オフ期間T2の終了
後に、オフ終了時点決定信号V9が高レベルから低レベ
ルに転換することによって決定される。
FIG. 25 shows V1, V4a, V3, V5 ', V6', V7 of FIGS. 21 to 24 when the load 26 is heavy.
FIG. 7 is a waveform diagram showing V9 and V14 as in FIG. FIG. 26 shows V1 and V4 of FIGS. 21 to 24 when the load 26 is light.
a, V5 ', V6', V7, V9 and V14 are shown as in FIG. The end of the ON period Ton of the switching element 3 is determined by the pulse of the signal V5 ′, and the start of the ON period Ton, that is, the end of the OFF period Toff is determined by the OFF period signal generation circuit 73 as in the first embodiment. After the end of the first minimum off period T1 or the second minimum off period T2, the off end point determination signal V9 is determined by changing from the high level to the low level.

【0068】この第7の実施形態のDC−DCコンバー
タは、第1の実施形態と同様に第1及び第2の最小オフ
期間T1及びT2を有するので、第1の実施形態と同一の
効果を得ることができる。
Since the DC-DC converter of the seventh embodiment has the first and second minimum off periods T1 and T2 as in the first embodiment, it has the same effect as that of the first embodiment. Obtainable.

【0069】[0069]

【第8の実施形態】図27に示す第8の実施形態のDC
−DCコンバータは、図1のDC−DCコンバータのト
ランス2をリアクトル2aとし、且つ図1の2次巻線2
2に相当するものを省き、この他は図1と同一に構成し
たものである。スイッチング素子3のオン期間にリアク
トルとしての1次巻線21に蓄積されたエネルギをスイ
ッチング素子3のオフ期間に負荷26に供給するため
に、出力整流平滑回路6がスイッチング素子3に対して
並列に接続されている。図27のDC−DCコンバータ
において、スイッチング素子3のオン期間には出力整流
ダイオード6が逆バイアス状態となってリアクトル2a
に対するエネルギの蓄積動作が生じ、スイッチング素子
3のオフ期間には出力整流ダイオード6が順バイアス状
態となってリアクトル2aの蓄積エネルギの放出動作が
生じる。これにより、コンデンサ7は、整流平滑回路1
の直流電圧と1次巻線21の電圧との加算値で充電され
る。要するに、図27のDC−DCコンバータは昇圧タ
イプのスイッチングレギュレータとして動作する。図2
7のDC−DCコンバータの制御回路13は第1の実施
形態と同一であるので、第1の実施形態と同一の効果を
得ることができる。なお、図27の制御回路13を第6
及び第7の実施形態の制御回路13a、13bに変形す
ることができる。
[Eighth Embodiment] DC of the eighth embodiment shown in FIG.
In the -DC converter, the transformer 2 of the DC-DC converter of FIG. 1 is used as the reactor 2a, and the secondary winding 2 of FIG.
2 is omitted, and the rest is the same as in FIG. In order to supply the energy stored in the primary winding 21 as a reactor during the ON period of the switching element 3 to the load 26 during the OFF period of the switching element 3, the output rectifying / smoothing circuit 6 is connected in parallel to the switching element 3. It is connected. In the DC-DC converter of FIG. 27, the output rectifying diode 6 is in a reverse bias state during the ON period of the switching element 3 and the reactor 2a.
Energy is stored in the switching element 3, and the output rectifying diode 6 is in a forward biased state during the off period of the switching element 3 to discharge energy stored in the reactor 2a. As a result, the capacitor 7 becomes the rectifying and smoothing circuit 1
Is charged by the added value of the DC voltage and the voltage of the primary winding 21. In short, the DC-DC converter of FIG. 27 operates as a step-up type switching regulator. Figure 2
Since the control circuit 13 of the DC-DC converter 7 is the same as that of the first embodiment, the same effect as that of the first embodiment can be obtained. The control circuit 13 of FIG.
And the control circuits 13a and 13b of the seventh embodiment.

【0070】[0070]

【第9の実施形態】図28の第9の実施形態のDC−D
Cコンバータは、スイッチ電圧検出回路11と合成回路
12との間にスイッチ110を設け、この他は図1と同
一に構成したものである。スイッチ110は負荷26が
スタンバイモードのように極めて小さい時に電圧検出回
路11と合成回路12との間をオフにするものである。
このスイッチ110をオフにすると、スイッチ電圧検出
回路11の出力がスイッチング素子3の制御パルスV14
の形成に関与しなくなる。即ちDC−DCコンバータの
起動時と同様に最小オフ期間決定回路73の出力が制御
パルスV14の形成に無関係になり、最大オフ期間決定回
路74の出力に基づいてオフ期間Toff が決定され、比
較的低いスイッチング周波数でスイッチング素子3をオ
ン・オフすることができ、単位時間当りのスイッチング
回数を第2の最小オフ期間T2 で制御する場合よりも更
に低くすることができる。このスイッチ110をオフに
するスタンバイモードでは、スイッチング素子3のター
ンオン時の共振によるゼロボルトスイッチングは行われ
ないが、スイッチング回数の大幅な低減により、DC−
DCコンバータの効率を高めることができる。この第9
の実施形態は第1の実施形態と同様な効果を有する他
に、負荷の大きさに応じて3つの制御形態をとり、負荷
の大きさに応じた最適な効率の向上を図ることができる
という効果を有する。なお、第2〜第8の実施形態にお
いても、図28のスイッチ110と同様なものを設ける
ことができる。
[Ninth Embodiment] DC-D according to the ninth embodiment of FIG.
The C converter is the same as that of FIG. 1 except that a switch 110 is provided between the switch voltage detection circuit 11 and the synthesis circuit 12. The switch 110 turns off between the voltage detection circuit 11 and the synthesis circuit 12 when the load 26 is extremely small as in the standby mode.
When the switch 110 is turned off, the output of the switch voltage detection circuit 11 outputs the control pulse V14 of the switching element 3.
Are no longer involved in the formation of. That is, the output of the minimum off-period determining circuit 73 becomes irrelevant to the formation of the control pulse V14, and the off-period Toff is determined based on the output of the maximum off-period determining circuit 74, as in the case of starting the DC-DC converter. The switching element 3 can be turned on / off at a low switching frequency, and the number of times of switching per unit time can be further reduced as compared with the case of controlling in the second minimum off period T2. In the standby mode in which the switch 110 is turned off, zero-volt switching due to resonance at the time of turning on the switching element 3 is not performed, but the DC-
The efficiency of the DC converter can be increased. This 9th
In addition to the effect similar to that of the first embodiment, the embodiment of the present invention adopts three control modes according to the size of the load, and can improve the optimum efficiency according to the size of the load. Have an effect. In addition, also in the second to eighth embodiments, a switch similar to the switch 110 of FIG. 28 can be provided.

【0071】[0071]

【第10の実施形態】第10の実施形態のDC−DCコ
ンバータは、第1の実施形態のDC−DCコンバータの
図5に示すオフ期間信号発生回路73を図29に示す最
小オフ期間信号発生回路120に変形し、この他は図1
〜図5の回路と実質的に同一に形成したものである。図
29の最小オフ期間信号発生回路120は第1及び第2
の最小オフ期間T1,T2を独立に設定するための第1
及び第2の最小オフ期間信号発生器121,122を有
する。第1及び第2の最小オフ期間信号発生器121,
122は、図6及び図7のV14で示すスイッチング素
子3をオンにするためのパルスの後縁に応答して図6及
び図7のV13に示す第1及び第2の最小オフ期間T
1,T2を示す信号を発生する。第1及び第2の最小オ
フ期間信号発生器121,122と共通出力導体125
との間には第1及び第の選択スイッチ123,124が
接続されている。第1及び第2の選択スイッチ123,
124は、NOT回路127を含むスイッチ制御回路1
26によって択一的にオンになるように制御される。ス
イッチ制御回路126の入力導体128は図5のフリッ
プフロップ102に相当するものに接続される。入力導
体128は第1の選択スイッチ123の制御端子に直接
に接続され且つNOT回路127を介して第2の選択ス
イッチ124の制御端子に接続されている。従って、第
1及び第2の選択スイッチ123,124は互いに逆に
動作する。入力導体128が図6のV18に示すように
T1<T0を示す高レベルの時には、第1の選択スイッ
チ123がオンになり、図6のV13と実質的に同一な
第1の最小オフ期間信号が出力導体125に得られ、こ
れが図5のNOR回路96等に送られる。また、入力導
体128が図17のV18に示すようにT0<T2の時
には、第2の選択スイッチ124がオンになり、図7の
V13と実質的に同一な第2の最小オフ期間信号が得ら
れる。これによって、第10の実施形態によっても第1
の実施形態と同一の効果を得ることができる。なお、図
29の最小オフ期間信号発生回路120を第2〜第9の
実施形態のDC−DCコンバータにも適用することがで
きる。
[Tenth Embodiment] A DC-DC converter according to a tenth embodiment is a DC-DC converter according to the first embodiment, in which the off-period signal generating circuit 73 shown in FIG. It is transformed into a circuit 120, and the other parts are shown in FIG.
~ It is formed substantially the same as the circuit of FIG. The minimum off period signal generation circuit 120 of FIG.
For independently setting the minimum off periods T1 and T2 of
And a second minimum off period signal generator 121, 122. First and second minimum off-period signal generators 121,
Reference numeral 122 denotes the first and second minimum off periods T shown at V13 in FIGS. 6 and 7 in response to the trailing edge of the pulse for turning on the switching element 3 shown at V14 in FIGS. 6 and 7.
A signal indicating 1, T2 is generated. First and second minimum off period signal generators 121, 122 and common output conductor 125
The first and the first selection switches 123 and 124 are connected between and. First and second selection switches 123,
A switch control circuit 1 includes a NOT circuit 127.
It is controlled by 26 to be turned on alternatively. The input conductor 128 of the switch control circuit 126 is connected to the equivalent of the flip-flop 102 of FIG. The input conductor 128 is directly connected to the control terminal of the first selection switch 123 and is also connected to the control terminal of the second selection switch 124 via the NOT circuit 127. Therefore, the first and second selection switches 123 and 124 operate in reverse. When the input conductor 128 is at a high level indicating T1 <T0 as shown in V18 of FIG. 6, the first selection switch 123 is turned on and the first minimum off period signal substantially the same as V13 of FIG. Is output to the output conductor 125, and this is sent to the NOR circuit 96 and the like in FIG. Further, when the input conductor 128 is T0 <T2 as shown in V18 of FIG. 17, the second selection switch 124 is turned on, and a second minimum off period signal substantially the same as V13 of FIG. 7 is obtained. To be As a result, the first embodiment of the tenth embodiment
It is possible to obtain the same effect as that of the above embodiment. The minimum off period signal generation circuit 120 of FIG. 29 can be applied to the DC-DC converters of the second to ninth embodiments.

【0072】[0072]

【第11の実施形態】図30は図29の最小オフ期間信
号発生器120を変形した最小オフ期間信号発生器12
0’を示す。図30の最小オフ期間信号発生器120’
は図29の最小オフ期間信号発生器120から第1の選
択スイッチ123を省き、この他は図29と同一に形成
したものである。図30においては、第1の最小オフ期
間T1のパルスが要求された時にスイッチ124をオフ
にし、第2の最小オフ期間T2のパルスが要求された時
にスイッチ124をオンにする。第2の最小オフ期間パ
ルスT2が要求された時に、第1及び第2の最小オフ期
間信号発生器121,122の両方が導体125に接続
されるが、第1及び第2の最小オフ期間信号発生器12
1,122は、同期して第1の最小オフ期間T1のパル
スと第2の最小オフ期間T2のパルスを発生するので第
1の最小オフ期間T1のパルスは第2の最小オフ期間T
2のパルスにマスクされる。従って、図30の最小オフ
期間信号発生器120’は図29の回路と同様に機能す
る。なお、図30における第2の最小オフ期間信号発生
器122を、図8に示すT1とT2の差のTaを示すパ
ルスを発生する回路に置き換えることができる。この場
合には、第2の最小オフ期間T2が要求された時に、第
1の最小オフ期間T1と付加期間Taとの加算を示すパ
ルスが得られる。
Eleventh Embodiment FIG. 30 shows a modification of the minimum off-period signal generator 120 of FIG. 29.
Indicates 0 '. The minimum off period signal generator 120 'of FIG.
29 is the same as that of FIG. 29 except that the first selection switch 123 is omitted from the minimum off period signal generator 120 of FIG. In FIG. 30, the switch 124 is turned off when the pulse of the first minimum off period T1 is requested, and the switch 124 is turned on when the pulse of the second minimum off period T2 is requested. When the second minimum off-period pulse T2 is requested, both the first and second minimum off-period signal generators 121, 122 are connected to the conductor 125, but the first and second minimum off-period signals are Generator 12
1, 122 synchronously generate a pulse of the first minimum off period T1 and a pulse of the second minimum off period T2, so that the pulse of the first minimum off period T1 is the second minimum off period T.
Masked to 2 pulses. Therefore, the minimum off period signal generator 120 'of FIG. 30 functions similarly to the circuit of FIG. It should be noted that the second minimum off period signal generator 122 in FIG. 30 can be replaced with a circuit for generating a pulse indicating the difference Ta between T1 and T2 shown in FIG. In this case, when the second minimum off period T2 is requested, a pulse indicating the addition of the first minimum off period T1 and the additional period Ta is obtained.

【0073】[0073]

【第12の実施形態】第12の実施形態のDC−DCコ
ンバータは、図16〜図18に示す第6の実施形態のフ
ライバック電圧発生期間検出回路101及び判定回路1
02を図31に示すように変形し、この他は第6の実施
形態と同一に構成したものである。第6の実施形態では
フライバック電圧発生期間T0を示す信号を得るための
手段が、スイッチ電圧検出回路11b及びオフ終了時点
決定用の第1の回路71bを兼用するように構成されて
いる。これに対して第12の実施形態を示す図31で
は、図16のトランス2の3次巻線23に直接にフライ
バック電圧発生期間検出回路130が接続されている。
このフライバック電圧発生期間検出回路130は、波形
整形回路131とフライバック期間抽出回路132とか
ら成る。波形整形回路131は3次巻線23の電圧を方
形波に整形し、図19及び図20のV7で示す信号と実
質的に同一の信号を得るためのコンパレータから成る。
波形整形回路131に接続されたフライバック期間抽出
回路132は、図20に示すような軽負荷の時のオフ期
間Toffに発生するリンギング電圧に基づくパルスを
除去してフライバック電圧期間T0に相当するパルスを
抽出するものである。このフライバック期間抽出回路1
32は、導体55によって図17の比較器46にも接続
されており、図19及び図20のV5’に示すパルスに
同期して発生する図19及び図20におけるV7のパル
スを抽出する。従って、フライバック期間抽出回路13
2は、図6及び図7のV17と同様にフライバック電圧
発生期間T0を示す信号を出力する。図31の位相比較
器133は、フライバック期間抽出回路132から得ら
れたT0を示す信号V17と図5のオフ期間パルス形成
回路95から得られた図6及び図7のV13で示す第1
又は第2の最小オフ期間T1,T2を示す信号との位相
を比較し、図6及び図7でV18で示す信号を出力す
る。即ち、位相比較器133は、V17に示すパルスの
後縁の位相とV13に示すパルスの後縁の位相とを比較
し、図6に示すようにT0を示すパルスの後縁がT1を
示すパルスの後縁よりも遅れている時に図6のV18に
示す高レベル信号を出力し、また、図7に示すようにT
0を示すパルスの後縁がT2を示すパルスの後縁よりも
進んでいる時に図7のV18に示す低レベル信号を出力
する。これにより、図31のDC−DCコンバータによ
っても第1及び第6の実施形態と同一の効果を得ること
ができる。なお、図31に示す第12の実施形態の回路
を第1〜第5、及び第7〜11の実施形態にも適用する
ことができる。
[Twelfth Embodiment] A DC-DC converter according to a twelfth embodiment is a flyback voltage generation period detection circuit 101 and a determination circuit 1 according to the sixth embodiment shown in FIGS.
No. 02 is modified as shown in FIG. 31, and the other configurations are the same as those of the sixth embodiment. In the sixth embodiment, the means for obtaining the signal indicating the flyback voltage generation period T0 is configured so as to also serve as the switch voltage detection circuit 11b and the first circuit 71b for determining the off end time. On the other hand, in FIG. 31 showing the twelfth embodiment, the flyback voltage generation period detection circuit 130 is directly connected to the tertiary winding 23 of the transformer 2 of FIG.
The flyback voltage generation period detection circuit 130 includes a waveform shaping circuit 131 and a flyback period extraction circuit 132. The waveform shaping circuit 131 is composed of a comparator for shaping the voltage of the tertiary winding 23 into a square wave and obtaining a signal substantially the same as the signal indicated by V7 in FIGS.
The flyback period extraction circuit 132 connected to the waveform shaping circuit 131 removes the pulse based on the ringing voltage generated in the off period Toff when the load is light as shown in FIG. 20, and corresponds to the flyback voltage period T0. The pulse is extracted. This flyback period extraction circuit 1
32 is also connected to the comparator 46 of FIG. 17 by the conductor 55, and extracts the pulse of V7 in FIGS. 19 and 20 which is generated in synchronization with the pulse shown in V5 ′ of FIGS. 19 and 20. Therefore, the flyback period extraction circuit 13
2 outputs a signal indicating the flyback voltage generation period T0 similarly to V17 of FIGS. 6 and 7. The phase comparator 133 of FIG. 31 has a signal V17 indicating T0 obtained from the flyback period extraction circuit 132 and a first V13 of FIG. 6 and FIG. 7 obtained from the off period pulse forming circuit 95 of FIG.
Alternatively, the phase is compared with the signal indicating the second minimum off periods T1 and T2, and the signal indicated by V18 in FIGS. 6 and 7 is output. That is, the phase comparator 133 compares the trailing edge phase of the pulse indicated by V17 with the trailing edge phase of the pulse indicated by V13, and as shown in FIG. 6, the trailing edge of the pulse indicating T0 is the pulse indicating T1. When it lags behind the trailing edge, it outputs the high level signal shown by V18 in FIG. 6, and as shown in FIG.
When the trailing edge of the pulse indicating 0 leads the trailing edge of the pulse indicating T2, the low level signal V18 of FIG. 7 is output. As a result, the same effects as those of the first and sixth embodiments can be obtained by the DC-DC converter shown in FIG. The circuit of the twelfth embodiment shown in FIG. 31 can be applied to the first to fifth and seventh to eleventh embodiments.

【0074】[0074]

【変形例】本発明は上述の実施形態に限定されるもので
なく、例えば次の変形が可能なものである。 (1) 第2〜第7及び第9〜第12の実施形態のDC
−DCコンバータにおいても、トランス2を図27のリ
アクトル2aのように形成することができる。また、1
次巻線21にタップを設け、このタップにダイオード6
を接続することができる。 (2) 全ての実施形態において、スイッチング素子3
の代りにバイポーラトランジスタ、IGBT(絶縁ゲー
ト型バイポーラトランジスタ)等の半導体スイッチとす
ることができる。 (3) 合成回路12、12aをオペアンプを使用した
加算回路にすることができる。 (4) 出力電圧検出回路8を発光ダイオード9とホト
トランジスタ10とを使用して合成回路12、12aに
結合しないで、電気回路で結合することができる。 (5) 共振用コンデンサ5をスイッチング素子3のみ
に並列に接続することができる。このコンデンサ5をス
イッチング素子3の寄生容量とすることができる。 (6) ダイオード6に並列にFET等のスイッチを接
続し、ダイオード6の導通に同期してオンにすることが
できる。 (7) 抵抗4で電流を検出する代りに、ホール効果素
子等のセンサで電流を検出することができる。 (8) トランス2に4次巻線を設け、この4次巻線に
図1のダイオ−ド6及びコンデンサ7と同様なものを介
して第2の負荷を接続することができる。
[Modification] The present invention is not limited to the above-described embodiment, and the following modifications are possible. (1) DC of 2nd-7th and 9th-12th embodiment
Also in the -DC converter, the transformer 2 can be formed like the reactor 2a in FIG. Also, 1
A tap is provided on the next winding 21, and a diode 6 is attached to this tap.
Can be connected. (2) In all the embodiments, the switching element 3
Alternatively, a semiconductor switch such as a bipolar transistor or an IGBT (insulated gate bipolar transistor) can be used. (3) The combining circuits 12 and 12a can be added circuits using operational amplifiers. (4) The output voltage detecting circuit 8 can be connected by an electric circuit without using the light emitting diode 9 and the phototransistor 10 and being combined with the combining circuits 12, 12a. (5) The resonance capacitor 5 can be connected only to the switching element 3 in parallel. This capacitor 5 can be used as the parasitic capacitance of the switching element 3. (6) A switch such as a FET can be connected in parallel to the diode 6 and turned on in synchronization with the conduction of the diode 6. (7) Instead of detecting the current with the resistor 4, the current can be detected with a sensor such as a Hall effect element. (8) The transformer 2 may be provided with a quaternary winding, and a second load may be connected to the quaternary winding via the diode 6 and the capacitor 7 shown in FIG.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施形態に従うDC−DCコン
バータを示す回路図である。
FIG. 1 is a circuit diagram showing a DC-DC converter according to a first embodiment of the present invention.

【図2】図1の制御回路を詳しく示す回路図である。FIG. 2 is a circuit diagram showing the control circuit of FIG. 1 in detail.

【図3】図2のパルス発生回路を詳しく示すブロック図
である。
FIG. 3 is a block diagram showing in detail the pulse generation circuit of FIG.

【図4】図3のオフ終了時点決定回路を詳しく示す回路
図である。
FIG. 4 is a circuit diagram showing in detail the off end point determination circuit of FIG.

【図5】図3の鋸波発生回路、最小オフ期間決定回路、
最大オフ期間決定回路、制御パルス形成回路、及び基準
電圧切換回路を詳しく示す回路図である。
5 is a sawtooth wave generation circuit of FIG. 3, a minimum off period determination circuit,
It is a circuit diagram which shows in detail a maximum off period determination circuit, a control pulse forming circuit, and a reference voltage switching circuit.

【図6】図1のDC−DCコンバータの重負荷時の図1
〜図5のV1 〜V18で示す部分の電圧を示す波形図であ
る。
FIG. 6 is a diagram of the DC-DC converter of FIG. 1 under heavy load.
6 is a waveform diagram showing the voltages of the portions indicated by V1 to V18 in FIG.

【図7】図1のDC−DCコンバータの軽負荷時の図1
〜図5のV1 〜V18で示す部分の電圧を示す波形図であ
る。
FIG. 7 is a diagram of the DC-DC converter of FIG. 1 at a light load.
6 is a waveform diagram showing the voltages of the portions indicated by V1 to V18 in FIG.

【図8】図1のDC−DCコンバータの重負荷と軽負荷
の切換えによるV4 、V14、V10、V13、V17の変化を
示す波形図である。
8 is a waveform diagram showing changes in V4, V14, V10, V13, and V17 due to switching between heavy load and light load of the DC-DC converter of FIG.

【図9】図1のDC−DCコンバータの負荷が図7の軽
負荷状態よりも軽くなった時のV1 、V13、V14の状態
を示す波形図である。
9 is a waveform diagram showing the states of V1, V13, and V14 when the load of the DC-DC converter of FIG. 1 becomes lighter than the light load state of FIG. 7.

【図10】第2の実施形態に従うDC−DCコンバータ
を示す回路図である。
FIG. 10 is a circuit diagram showing a DC-DC converter according to a second embodiment.

【図11】第3の実施形態に従うDC−DCコンバータ
を示す回路図である。
FIG. 11 is a circuit diagram showing a DC-DC converter according to a third embodiment.

【図12】第4の実施形態に従うDC−DCコンバータ
を示す回路図である。
FIG. 12 is a circuit diagram showing a DC-DC converter according to a fourth embodiment.

【図13】第5の実施形態に従うDC−DCコンバータ
のオフ時点決定回路及び基準電圧切換回路を示す回路図
である。
FIG. 13 is a circuit diagram showing an off-time point determination circuit and a reference voltage switching circuit of the DC-DC converter according to the fifth embodiment.

【図14】第5の実施形態に従うDC−DCコンバータ
の重負荷時における図1及び図2のV1 、V2 、V3 、
V4 、V5 、V6 と図13のV8 、V9 、V17、V18と
を示す波形図である。
FIG. 14 shows V1, V2, V3 of FIGS. 1 and 2 when a heavy load is applied to the DC-DC converter according to the fifth embodiment;
14 is a waveform diagram showing V4, V5, V6 and V8, V9, V17, V18 of FIG.

【図15】第5の実施形態に従うDC−DCコンバータ
の軽負荷時における図1及び図2のV1 、V2 、V3 、
V4 、V5 、V6 と図13のV8 、V9 、V17、V18と
を示す波形図である。
FIG. 15 shows V1, V2, V3 of FIGS. 1 and 2 when the DC-DC converter according to the fifth embodiment has a light load.
14 is a waveform diagram showing V4, V5, V6 and V8, V9, V17, V18 of FIG.

【図16】第6の実施形態に従うDC−DCコンバータ
を示す回路図である。
FIG. 16 is a circuit diagram showing a DC-DC converter according to a sixth embodiment.

【図17】図16の制御回路を詳しく示すブロック図で
ある。
FIG. 17 is a block diagram showing the control circuit of FIG. 16 in detail.

【図18】図17のパルス発生回路に含まれているオフ
終了時点決定回路を示すブロック図である。
FIG. 18 is a block diagram showing an off end time point determination circuit included in the pulse generation circuit of FIG.

【図19】第6の実施形態に従うDC−DCコンバータ
が重負荷の時の図16〜図18の各部の電圧を示す波形
図である。
FIG. 19 is a waveform diagram showing the voltage of each part of FIGS. 16 to 18 when the DC-DC converter according to the sixth embodiment has a heavy load.

【図20】第6の実施形態に従うDC−DCコンバータ
が軽負荷の時の図16〜図18の各部の電圧を示す波形
図である。
FIG. 20 is a waveform diagram showing the voltage of each part of FIGS. 16 to 18 when the DC-DC converter according to the sixth embodiment has a light load.

【図21】第7の実施形態に従うDC−DCコンバータ
を示す回路図である。
FIG. 21 is a circuit diagram showing a DC-DC converter according to a seventh embodiment.

【図22】図21の制御回路を詳しく示す回路図であ
る。
22 is a circuit diagram showing the control circuit of FIG. 21 in detail.

【図23】図22のパルス発生回路を詳しく示すブロッ
ク図である。
FIG. 23 is a block diagram showing the pulse generation circuit of FIG. 22 in detail.

【図24】図23の鋸波発生回路、最小オフ期間決定回
路、最大オフ期間決定回路、制御パルス形成回路、及び
基準電圧切換回路を詳しく示す回路図である。
FIG. 24 is a circuit diagram showing in detail the sawtooth wave generating circuit, the minimum off period determining circuit, the maximum off period determining circuit, the control pulse forming circuit, and the reference voltage switching circuit of FIG. 23.

【図25】図21のDC−DCコンバータの重負荷時の
図21〜図24のV1、V4a、V3、V5´、 V6´、V
7、V9、V14で示す部分の電圧を示す波形図である。
FIG. 25 is a diagram showing a heavy load of the DC-DC converter of FIG. 21 and V1, V4a, V3, V5 ′, V6 ′, and V of FIGS.
It is a wave form diagram which shows the voltage of the part shown by 7, V9, and V14.

【図26】図21のDC−DCコンバータの軽負荷時の
図21〜図24のV1、V4a、V3、V5´、 V6´、V
7、V9、V14で示す部分の電圧を示す波形図である。
FIG. 26 is a diagram illustrating the DC-DC converter of FIG. 21 when the load is light, V1 of FIG. 21 to FIG.
It is a wave form diagram which shows the voltage of the part shown by 7, V9, and V14.

【図27】第8の実施形態に従うDC−DCコンバータ
を示す回路図である。
FIG. 27 is a circuit diagram showing a DC-DC converter according to an eighth embodiment.

【図28】第9の実施形態に従うDC−DCコンバータ
を示す回路図である。
FIG. 28 is a circuit diagram showing a DC-DC converter according to a ninth embodiment.

【図29】第10の実施形態に従うDC−DCコンバー
タの一部を示す回路図である。
FIG. 29 is a circuit diagram showing a part of the DC-DC converter according to the tenth embodiment.

【図30】第11の実施形態に従うDC−DCコンバー
タの一部を示す回路図である。
FIG. 30 is a circuit diagram showing a part of a DC-DC converter according to an eleventh embodiment.

【図31】第12の実施形態に従うDC−DCコンバー
タの一部を示す回路図である。
FIG. 31 is a circuit diagram showing a part of a DC-DC converter according to a twelfth embodiment.

【符号の説明】[Explanation of symbols]

2 トランス 3 スイッチング素子 11 スイッチ電圧検出回路 12 合成回路 46、47 比較器 50 パルス発生回路 71 オフ終了時点決定回路 73 最小オフ期間決定回路 74 制御パルス形成回路 2 transformers 3 switching elements 11 Switch voltage detection circuit 12 Compositing circuit 46,47 Comparator 50 pulse generation circuit 71 Off end time determination circuit 73 Minimum OFF period determination circuit 74 Control pulse forming circuit

Claims (27)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 負荷(26)に直流電力を供給するため
のDC−DCコンバータであって、 直流電圧を供給する直流電源(1)と、 前記直流電圧を繰返してオン・オフするために前記直流
電源(1)の一端(18)と他端(19)との間に接続
され、且つ第1及び第2の主端子と制御端子とを有して
いるスイッチング素子(3)と、 前記スイッチング素子(3)に対して直列に接続され、
前記スイッチング素子(3)のオン期間にエネルギーが
蓄積され、前記スイッチング素子のオフ期間に前記エネ
ルギーが放出されるインダクタンス手段(2又は2a)
と、 前記インダクタンス手段(2又は2a)に接続された整
流平滑回路(6)と、 前記整流平滑回路(6)の出力電圧を示す信号を検出す
る出力電圧検出手段(8、10)と、 前記スイッチング素子(3)の前記第1及び第2の主端
子間の電圧を示す信号を得るためのスイッチ電圧検出手
段(11又は11a又は11b)と、 前記スイッチング素子(3)をオン・オフ制御するため
のスイッチ制御信号を形成し且つこのスイッチ制御信号
を前記スイッチング素子(3)の前記制御端子に供給す
るために、前記出力電圧検出手段(8、10)と前記ス
イッチ電圧検出手段(11又は11a又は11b)と前記
スイッチング素子(3)とに接続されており、且つ前記出
力電圧検出手段(8、10)の出力に応答して前記出力
電圧を一定に制御するように前記スイッチング素子
(3)のオン期間(Ton)の長さを決定する機能と、
前記スイッチング素子(3)のオフ期間(Toff)の
長さを制限するための第1の最小オフ期間(T1)を示
す信号を形成する機能と、前記第1の最小オフ期間(T
1)よりも長い第2の最小オフ期間(T2)を示す信号
を形成する機能と、前記第1及び第2の最小オフ期間を
示す信号を選択的に発生させる機能と、前記インダクタ
ンス手段(2又は2a)のフライバック電圧の発生期間
(T0)を検出する機能と、前記フライバック電圧発生
期間(T0)が前記第1の最小オフ期間(T1)よりも
短いか否かを判定する機能と、前記フライバック電圧発
生期間(T0)が前記第2の最小オフ期間(T2)より
も長いか否かを判定する機能と、前記フライバック電圧
発生期間(T0)が前記第1の最小オフ期間(T1)よ
りも短いことを示す判定結果が得られた時に、前記スイ
ッチング素子(3)のオフ期間(Toff)の長さを前記
第2の最小オフ期間(T2)に従って制限する機能と、
前記フライバック電圧発生期間(T0)が前記第2の最
小オフ期間(T2)よりも長いことを示す判定結果が得
られた時に、前記スイッチング素子(3)のオフ期間(To
ff)の長さを前記第1の最小オフ期間(T1)に従って
制限する機能と、前記第1の最初のオフ期間(T1)又
は前記第2の最小オフ期間(T2)の終了後に前記スイ
ッチ電圧検出手段(11又は11a又は11b)に基づ
いて得られた前記スイッチング素子(3)の電圧を示す
信号が所定基準値(Vr1又はVr2’)以下になった
ことに基づいて前記スイッチング素子(3)のオフ期間
(Toff)の終了時点を決定する機能とを有している
スイッチ制御手段(13)と、を備えていることを特徴
とするDC−DCコンバータ。
1. A DC-DC converter for supplying direct-current power to a load (26), comprising: a direct-current power supply (1) for supplying a direct-current voltage; A switching element (3) connected between one end (18) and the other end (19) of the DC power supply (1) and having first and second main terminals and a control terminal; Connected in series with element (3),
Inductance means (2 or 2a) for accumulating energy during the on period of the switching element (3) and discharging the energy during the off period of the switching element (3)
A rectifying / smoothing circuit (6) connected to the inductance means (2 or 2a), an output voltage detecting means (8, 10) for detecting a signal indicating an output voltage of the rectifying / smoothing circuit (6), Switching voltage detection means (11 or 11a or 11b) for obtaining a signal indicating the voltage between the first and second main terminals of the switching element (3), and on / off control of the switching element (3). For generating the switch control signal for supplying the switch control signal to the control terminal of the switching element (3) and the output voltage detecting means (8, 10) and the switch voltage detecting means (11 or 11a). Or 11b) and the switching element (3), and control the output voltage to be constant in response to the output of the output voltage detection means (8, 10). A function of determining the length of the ON period of the switching element (3) (Ton), the
A function of forming a signal indicating a first minimum off period (T1) for limiting the length of the off period (Toff) of the switching element (3), and the first minimum off period (Toff).
1) a function of forming a signal having a second minimum off period (T2) longer than that of 1), a function of selectively generating the signals having the first and second minimum off periods, and the inductance means (2 Or a function of detecting the flyback voltage generation period (T0) of 2a) and a function of determining whether or not the flyback voltage generation period (T0) is shorter than the first minimum off period (T1). A function of determining whether the flyback voltage generation period (T0) is longer than the second minimum off period (T2), and the flyback voltage generation period (T0) being the first minimum off period. A function of limiting the length of the off period (Toff) of the switching element (3) according to the second minimum off period (T2) when a determination result indicating that the period is shorter than (T1) is obtained;
When a determination result indicating that the flyback voltage generation period (T0) is longer than the second minimum off period (T2) is obtained, the off period (To of the switching element (3) (To
ff) the function of limiting the length according to the first minimum off period (T1) and the switch voltage after the end of the first first off period (T1) or the second minimum off period (T2). The switching element (3) is based on the fact that the signal indicating the voltage of the switching element (3) obtained based on the detection means (11 or 11a or 11b) becomes less than or equal to a predetermined reference value (Vr1 or Vr2 ′). And a switch control means (13) having a function of determining the end time point of the off period (Toff) of the DC-DC converter.
【請求項2】 前記スイッチ制御手段(13)は、 前記スイッチング素子(3)をオン・オフ制御するため
のスイッチ制御信号を形成するために前記出力電圧検出
手段(8、10)と前記スイッチ電圧検出手段(11又
は11a又は11b)に接続されており、且つ前記出力
電圧検出手段(8、10)の出力に応答して前記出力電
圧を一定に制御するように前記スイッチング素子(3)
のオン期間(Ton)の長さを決定する機能と、前記ス
イッチ電圧検出手段(11又は11a又は11b)に基
づいて得られた前記スイッチング素子(3)の電圧を示
す信号が所定基準値(Vr1又はVr2’)以下になっ
たことに基づいて前記スイッチング素子(3)のオフ期
間(Toff)の終了時点を決定する機能とを有してい
るスイッチ制御信号形成手段(46又は46a、47、
50又は50a)と、 前記スイッチング素子(3)のオフ期間(Toff)の
長さを制限するための第1の最小オフ期間(T1)を示
す信号とこの第1の最小オフ期間(T1)よりも長い第
2の最小オフ期間(T2)を示す信号とを選択的に発生
し、前記第1及び第2の最小オフ期間を示す信号を前記
スイッチ制御信号形成手段に選択的に供給する最小オフ
期間信号発生回路(73又は120又は120’)と、 前記インダクタンス手段(2又は2a)のフライバック電
圧の発生期間(T0)を検出するためのフライバック電
圧発生期間検出手段(101又は130)と、 前記最小オフ期間信号発生回路及び前記フライバック電
圧検出手段に接続されており、且つ前記フライバック電
圧発生期間検出手段(101又は130)で検出された
前記フライバック電圧発生期間(T0)が前記第1の最
小オフ期間(T1)よりも短いか否かを判定する機能
と、前記フライバック電圧発生期間(T0)が前記第2
の最小オフ期間(T2)よりも長いか否かを判定する機
能と、前記フライバック電圧発生期間(T0)が前記第
1の最小オフ期間(T1)よりも短いことを示す判定結
果が得られた時に、前記第2の最小オフ期間(T2)を
示す信号を前記最小オフ期間信号発生回路 (73又は1
20)から前記スイッチ制御信号形成手段に供給させる
ように前記最小オフ期間信号発生回路(73又は120
又は120´)を制御する機能と、前記フライバック電
圧発生期間(T0)が前記第2の最小オフ期間(T2)
よりも長いことを示す判定結果が得られた時に、前記第
1の最小オフ期間(T1)を示す信号を前記最小オフ期
間信号発生回路(73又は120)から前記スイッチ制御
信号形成手段に供給させるように前記最小オフ期間信号
発生回路(73又は120)を制御する機能とを有して
いる判定手段(102又は133)と、から成ることを
特徴とする請求項1記載のDC−DCコンバータ。
2. The switch control means (13) and the output voltage detection means (8, 10) for forming a switch control signal for turning on and off the switching element (3). The switching element (3) is connected to the detection means (11 or 11a or 11b) and controls the output voltage to be constant in response to the output of the output voltage detection means (8, 10).
And a signal indicating the voltage of the switching element (3) obtained on the basis of the switch voltage detection means (11 or 11a or 11b) for determining the length of the ON period (Ton) of the switching element (3). Or Vr2 ') or less, the switch control signal forming means (46 or 46a, 47, 47, 47, 47, 47, 47, having a function of determining the end time of the off period (Toff) of the switching element (3)
50 or 50a), a signal indicating a first minimum off period (T1) for limiting the length of the off period (Toff) of the switching element (3), and the first minimum off period (T1) And a signal indicating the second minimum off period (T2), which is longer, and selectively supplying the signals indicating the first and second minimum off periods to the switch control signal forming means. A period signal generating circuit (73 or 120 or 120 '), flyback voltage generation period detection means (101 or 130) for detecting a generation period (T0) of the flyback voltage of the inductance means (2 or 2a), Connected to the minimum off period signal generation circuit and the flyback voltage detection means, and detected by the flyback voltage generation period detection means (101 or 130) Flyback voltage generating period (T0) and the function of determining whether the short or not than the first minimum nonconducting period (T1), the flyback voltage generating period (T0) is the second
And a determination result indicating that the flyback voltage generation period (T0) is shorter than the first minimum off period (T1). The signal indicating the second minimum off period (T2), the minimum off period signal generating circuit (73 or 1)
20) to supply the switch control signal forming means to the minimum off period signal generating circuit (73 or 120).
Or 120 ') and the flyback voltage generation period (T0) is the second minimum off period (T2).
A signal indicating the first minimum off-period (T1) is supplied from the minimum off-period signal generating circuit (73 or 120) to the switch control signal forming means when a determination result indicating that it is longer than the above is obtained. The DC-DC converter according to claim 1, further comprising: a determination unit (102 or 133) having a function of controlling the minimum off period signal generation circuit (73 or 120).
【請求項3】 前記第1の最小オフ期間(T1)と前記
第2の最小オフ期間(T2)との時間差は0.1〜10μs
であることを特徴とする請求項1又は2記載のDC−D
Cコンバータ。
3. The time difference between the first minimum off period (T1) and the second minimum off period (T2) is 0.1 to 10 μs.
DC-D according to claim 1 or 2, characterized in that
C converter.
【請求項4】 更に、前記スイッチング素子(3)のタ
ーンオフ時のスイッチング損失を低減するために、前記
スイッチング素子(3)に対して並列に接続された共振
用キャパシタンス(5)を有していることを特徴とする
請求項1又は2記載のDC−DCコンバータ。
4. A resonance capacitance (5) connected in parallel to the switching element (3) in order to reduce switching loss when the switching element (3) is turned off. The DC-DC converter according to claim 1 or 2, characterized in that.
【請求項5】 更に、 前記スイッチング素子(3)に流れる電流を検出するた
めの電流検出手段(4)を有し、 前記スイッチ制御信号形成手段は、 前記電流検出手段(4)の出力と前記出力電圧検出手段
(8)の出力と前記スイッチ電圧検出手段(11)の出
力との合成信号(V4)を形成するために前記電流検出
手段(4)と前記出力電圧検出手段(8)と前記スイッ
チ電圧検出手段(11)とに接続され、且つ前記スイッ
チング素子(3)のオン期間における前記合成信号(V
4)の最大レベルが前記スイッチング素子(3)のオフ
期間における前記合成信号(V4)の最大レベルよりも
低くなるように前記合成信号を形成する合成手段(1
2)と、 前記電流の許容ピ−クレベルを示す第1の基準電圧(V
r1)を発生する第1の基準電圧源(48)と、 前記インダクタンス手段(2又は2a)の前記蓄積エネ
ルギの放出が終了する直前の前記合成信号(V4)の電
圧レベルと前記第1の基準電圧(Vr1)との間に位置
する第2の基準電圧(Vr2)を発生する第2の基準電圧
源(49)と、 前記合成手段(12)と前記第1の基準電圧源(48)
とに接続され、前記合成信号(V4)と前記第1の基準
電圧(Vr1)とを比較する第1の比較器(46)と、 前記合成手段(12)と前記第2の基準電圧源(49)
とに接続され、前記合成信号(V4)と前記第2の基準
電圧(Vr2)とを比較する第2の比較器(47)と、 前記第1及び第2の比較器(46,47)の出力に基づ
いて前記スイッチング素子(3)を制御するための制御
パルスを形成するために前記第1及び第2の比較器(4
6,47)と前記最小オフ期間信号発生回路(73又は
120)と前記スイッチング素子(3)の制御端子とに
接続され、且つ前記オン期間(Ton)の終了時点から
前記第1(T1)又は第2(T2)の最小オフ期間が経過
した後において、前記合成信号(V4)が前記第1の基
準電圧(Vr1)よりも低くなったことを示す出力が前
記第1の比較器(46)から発生した時に、前記オン期
間(Ton)が開始し、前記オン期間(Ton)の開始
後に前記合成信号(V4)が前記第1の基準電圧よりも
高くなった時に、前記オン期間(Ton)が終了するよ
うに前記制御パルスを形成する制御パルス形成回路(5
0又は50a)と、から成ることを特徴とする請求項2
記載のDC‐DCコンバ−タ。
5. Further, a current detecting means (4) for detecting a current flowing through the switching element (3) is provided, and the switch control signal forming means includes an output of the current detecting means (4) and the output of the current detecting means (4). The current detection means (4), the output voltage detection means (8) and the output voltage detection means (8) for forming a composite signal (V4) of the output of the output voltage detection means (8) and the output of the switch voltage detection means (11). The combined signal (V) is connected to the switch voltage detection means (11) and is in the ON period of the switching element (3).
Combining means (1) for forming the combined signal so that the maximum level of the combined signal (4) is lower than the maximum level of the combined signal (V4) in the off period of the switching element (3).
2) and a first reference voltage (V) indicating an allowable peak level of the current.
r1), a first reference voltage source (48), the voltage level of the combined signal (V4) immediately before the discharge of the stored energy of the inductance means (2 or 2a) ends, and the first reference voltage source (48). A second reference voltage source (49) for generating a second reference voltage (Vr2) located between the voltage (Vr1), the synthesizing means (12) and the first reference voltage source (48)
A first comparator (46) connected to and for comparing the synthesized signal (V4) with the first reference voltage (Vr1); the synthesizing means (12) and the second reference voltage source ( 49)
A second comparator (47) connected to and for comparing the combined signal (V4) with the second reference voltage (Vr2); and a first comparator and a second comparator (46, 47). The first and second comparators (4) for forming a control pulse for controlling the switching element (3) based on an output.
6, 47), the minimum off period signal generation circuit (73 or 120) and the control terminal of the switching element (3), and the first (T1) or the first (T1) from the end of the on period (Ton). An output indicating that the combined signal (V4) becomes lower than the first reference voltage (Vr1) after the lapse of the second (T2) minimum off period is output by the first comparator (46). The ON period (Ton) starts when the above occurs, and the ON period (Ton) starts when the combined signal (V4) becomes higher than the first reference voltage after the ON period (Ton) starts. Control pulse forming circuit (5) for forming the control pulse so that
0 or 50a), and
The described DC-DC converter.
【請求項6】 更に、 前記スイッチング素子(3)のオン・オフ動作を開始さ
せるための初期化信号を発生する初期化信号発生回路
(51)を有し、前記最小オフ期間信号発生回路(7
3)は、前記初期化信号発生回路(51)の出力端子及
び前記制御パルス形成回路(50)の出力端子に接続さ
れ、前記初期化信号及び前記オン期間(Ton)の終了
時点を示す信号に応答して鋸波電圧(V10)を発生す
る鋸波電圧発生回路(72)と、 前記第1(T1)及び前記第2(T2)の最小オフ期間を
選択的に決定するために第1の最小オフ期間用基準電圧
(Va1)と第2の最小オフ期間用基準電圧(Va2)と
を選択的に発生する最小オフ期間用基準電圧源(91)
と、 前記最小オフ期間用基準電圧源(91)から前記第1の
最小オフ期間用基準電圧(Va1)と前記第2の最小オ
フ期間用基準電圧(Va2)とを選択的に発生させるた
めに前記最小オフ期間基準電圧源(91)に接続された
基準電圧切換用スイッチ(103)と、前記鋸波電圧発生
手段(72)と前記最小オフ期間用基準電圧源(91)
とに接続され、前記鋸波電圧(V10)と前記最小オフ
期間用基準電圧源(91)の出力(Va)との比較出力
を発生する最小オフ期間決定用比較器(92)と、前記
最小オフ期間決定用比較器(92)と前記制御パルス形
成回路(50)と前記第1の比較器(46)とに接続さ
れ、前記オン期間(Ton)を示す制御パルスの発生開
始後に、前記合成信号(V4)が前記第1の基準電圧
(Vr1)に達したことを示す前記第1の比較器(4
6)の出力に応答して前記第1の最小オフ期間(T1)
を示すパルス又は前記第2の最小オフ期間(T2)を示す
パルスを形成する最小オフ期間パルス形成回路(95)
と、から成ることを特徴とする請求項5記載のDC−D
Cコンバータ。
6. A minimum off period signal generation circuit (7) further comprising an initialization signal generation circuit (51) for generating an initialization signal for starting an on / off operation of the switching element (3).
3) is connected to the output terminal of the initialization signal generation circuit (51) and the output terminal of the control pulse formation circuit (50), and is used as a signal indicating the end point of the initialization signal and the ON period (Ton). A sawtooth voltage generation circuit (72) for generating a sawtooth voltage (V10) in response to the first (T1) and second (T2) minimum off periods to selectively determine the first off period. Minimum off-period reference voltage source (91) for selectively generating the minimum off-period reference voltage (Va1) and the second minimum off-period reference voltage (Va2)
And selectively generating the first minimum off-period reference voltage (Va1) and the second minimum off-period reference voltage (Va2) from the minimum off-period reference voltage source (91). A reference voltage changeover switch (103) connected to the minimum off period reference voltage source (91), the sawtooth voltage generating means (72), and the minimum off period reference voltage source (91).
A minimum off-period determining comparator (92) connected to and generating a comparison output between the sawtooth voltage (V10) and the output (Va) of the minimum off-period reference voltage source (91); It is connected to the OFF period determining comparator (92), the control pulse forming circuit (50) and the first comparator (46), and after the generation of the control pulse indicating the ON period (Ton) is started, the synthesis is performed. The first comparator (4) indicating that the signal (V4) has reached the first reference voltage (Vr1).
6) in response to the output of the first minimum off period (T1)
Minimum off-period pulse forming circuit (95) for forming a pulse indicating the above or a pulse indicating the second minimum off-period (T2)
6. The DC-D according to claim 5, characterized in that
C converter.
【請求項7】 前記制御パルス形成回路(50)は、前
記初期化信号発生手段(51)と前記第1及び第2の比
較器(46,47)と前記最小オフ期間パルス形成回路
(95)とに接続され、前記第1(T1)又は第2(T
2)の最小オフ期間の終了後に前記合成信号(V4)が
前記第1の基準電圧(Vr1)を横切ったことを示す出
力が前記第1の比較器(46)から得られた時に、前記
スイッチング素子(3)のオフ期間(Toff)の終了
時点を示す信号(V9)を出力する第1の回路(71又
は71a)と、 前記第1の回路(71又は71a)と前記最小オフ期間
パルス形成回路(95)と前記スイッチング素子(3)
の制御端子とに接続され、前記最小オフ期間パルス形成
回路(95)の出力が前記第1(T1)又は第2(T2)
の最小オフ期間を示していない状態において前記第1の
回路(71又は71a)から前記オフ期間(Toff)
の終了を示す出力が発生した時に前記オン期間(To
n)を示す制御パルスの発生を開始させ、前記オン期間
(Ton)を示す制御パルスの発生開始後に前記第1の
比較器(46)から前記合成信号(V4)が前記第1の
基準電圧(Vr1)に達したことを示す出力が発生した
時に前記制御パルスの発生を終了させる第2の回路(9
6)とから成ることを特徴とする請求項6記載のDC−
DCコンバータ。
7. The control pulse forming circuit (50) includes the initialization signal generating means (51), the first and second comparators (46, 47), and the minimum off period pulse forming circuit (95). Connected to the first (T1) or second (T1)
2) The switching is performed when an output is obtained from the first comparator (46) indicating that the combined signal (V4) has crossed the first reference voltage (Vr1) after the end of the minimum off period of 2). A first circuit (71 or 71a) that outputs a signal (V9) indicating the end time point of the off period (Toff) of the element (3), the first circuit (71 or 71a), and the minimum off period pulse formation Circuit (95) and the switching element (3)
Of the minimum off period pulse forming circuit (95), and the output of the minimum off period pulse forming circuit (95) is the first (T1) or the second (T2).
Of the first circuit (71 or 71a) in the state in which the minimum off period is not shown.
When the output indicating the end of the
n) is started, and after the generation of the control pulse indicating the ON period (Ton) is started, the combined signal (V4) is output from the first comparator (46) to the first reference voltage ( A second circuit (9) that terminates the generation of the control pulse when an output indicating that Vr1) has been reached is generated.
6. The DC- according to claim 6, characterized in that
DC converter.
【請求項8】 前記合成手段(12)から出力される前
記合成信号(V4)は、前記スイッチング素子(3)が
オン期間(Ton)からオフ期間(Toff)へ転換す
る時に前記第1の基準電圧(Vr1)をこれよりも低い
側からこれよりも高い側に横切り、次に、前記第1の基
準電圧(Vr1)をこれよりも高い側からこれよりも低
い側に横切り、次に、前記第1の基準電圧(Vr1)を
これよりも低い側からこれよりも高い側に横切り、次
に、前記インダクタンス手段(2又は2a)の蓄積エネ
ルギの放出が終了した後に前記第1の基準電圧(Vr
1)をこれよりも高い側から低い側に横切るような波形
を有し、 前記第1の回路(71又は71a)は、波形整形回路
(77)とフリッププフロップ(78)とから成り、 前記波形整形回路(77)は、前記スイッチング素子
(3)がオン期間(Ton)からオフ期間(Toff)
へ転換した直後に生じる前記第1の比較器(46)の出
力(V5)に含まれるくぼみを補償した信号(V7)を
得るために、前記第1及び第2の比較器(46,47)に
接続され、 前記フリップフロップ(78)は、前記波形整形回路
(77)に接続されたクロック端子(T)と前記最小オ
フ期間パルス形成回路(95)に接続されたデ−タ入力
端子(D)と、前記第2の比較器(47)にNOT回路
(80)を介して接続されたプリセット端子(PR-
と前記初期化信号発生回路(51)に接続されたリセッ
ト端子(R-)とを有し、前記初期化信号に応答してリ
セットされ、前記合成信号(V4)が前記第2の基準電
圧(Vr2)をこれよりも低い側から高い側に横切った
ことを示す前記第2の比較器(47)の出力に応答して
プリセットされ、前記波形整形回路(77)の出力パル
ス(V7)の後縁をクロック信号として前記最小オフ期
間パルス形成回路(95)の出力状態を読み込むDタイ
プフリップフロップであることを特徴とする請求項7記
載のDC‐DCコンバ−タ。
8. The synthesized signal (V4) output from the synthesizing means (12) is the first reference when the switching element (3) switches from an on period (Ton) to an off period (Toff). The voltage (Vr1) is crossed from the lower side to the higher side, and then the first reference voltage (Vr1) is crossed from the higher side to the lower side, and then the The first reference voltage (Vr1) is traversed from the lower side to the higher side, and then the first reference voltage (Vr1) is reached after the stored energy of the inductance means (2 or 2a) is released. Vr
1) has a waveform crossing from a higher side to a lower side, and the first circuit (71 or 71a) includes a waveform shaping circuit (77) and a flip-flop (78), In the waveform shaping circuit (77), the switching element (3) is turned on (Ton) to off (Toff).
The first and second comparators (46, 47) are provided to obtain a signal (V7) compensated for the dimple contained in the output (V5) of the first comparator (46) generated immediately after the conversion to The flip-flop (78) is connected to a clock terminal (T) connected to the waveform shaping circuit (77) and a data input terminal (D) connected to the minimum off-period pulse forming circuit (95). ) and the second comparator (47) to be connected via a NOT circuit (80) a preset terminal (PR -)
And a reset terminal (R ) connected to the initialization signal generation circuit (51), which is reset in response to the initialization signal, and the combined signal (V4) is the second reference voltage ( Vr2) is preset in response to the output of the second comparator (47) indicating that the Vr2) has been crossed from the lower side to the higher side, and after the output pulse (V7) of the waveform shaping circuit (77). 8. The DC-DC converter according to claim 7, wherein the DC-DC converter is a D-type flip-flop for reading an output state of the minimum off-period pulse forming circuit (95) with an edge as a clock signal.
【請求項9】 前記第1の回路(71)は、更に、第2
のフリップフロップ(79)を有し、この第2のフリッ
プフロップ(79)は前記合成信号(V4)が前記第2
の基準電圧(Vr2)をこれよりも低い側から高い側に
横切ったことを示す前記第2の比較手段(47)の出力
に応答してセットされ、前記Dタイプフリップフロップ
(78)の位相反転出力端子から発生したパルス(V
8)の前縁によりリセットされ、このリセット時点をオ
フ終了時点とするものであることを特徴とする請求項8
記載のDC‐DCコンバ−タ。
9. The first circuit (71) further comprises a second circuit.
And a second flip-flop (79) for receiving the composite signal (V4)
Of the D-type flip-flop (78), which is set in response to the output of the second comparing means (47) indicating that the reference voltage (Vr2) of the D-type flip-flop has been crossed from the lower side to the higher side. Pulse generated from output terminal (V
8. The resetting is performed by the leading edge of 8), and the reset time is the end time of off.
The described DC-DC converter.
【請求項10】 前記第1の回路(71a)は、第1及
び第2のフリップフロップ(78,79)から成り、前
記第1のフリップフロップ(78)は、前記合成信号
(V4)が前記第1の基準電圧(Vr1)をこれよりも
高い側から低い側に横切ったことを示す前記第1の比較
器(46)の出力をクロック信号とするために前記第1
の比較器(46)に接続されたクロック端子(T)と、
前記最小オフ期間パルス形成回路(95)に接続された
デ−タ入力端子(D)とを有するDタイプフリップフロ
ップであり、前記第2のフリップフロップ(79)は、
前記合成信号(V4)が前記第2の基準電圧(Vr2)
をこれよりも低い側から高い側に横切ったことを示す第
2の比較器(47)の出力をセット入力として受け入れ
るために前記第2の比較器(47)に接続されたセット
入力端子(S)と前記第1のフリップフロップ(78)
の位相反転出力端子から発生したパルスの前縁をリセッ
ト信号として受け入れるために前記第1のフリップフロ
ップ(78)の位相反転端子に接続されたリセット入力
端子(R)とを有するセット優先のRSフリップフロッ
プであることを特徴とする請求項8記載のDC‐DCコ
ンバ−タ。
10. The first circuit (71a) comprises first and second flip-flops (78, 79), wherein the first flip-flop (78) receives the composite signal (V4). The first comparator (46), which indicates that the first reference voltage (Vr1) has been crossed from the higher side to the lower side, is used as the clock signal.
A clock terminal (T) connected to the comparator (46) of
A D type flip-flop having a data input terminal (D) connected to the minimum off-period pulse forming circuit (95), wherein the second flip-flop (79) is
The composite signal (V4) is the second reference voltage (Vr2).
Set input terminal (S) connected to the second comparator (47) to receive the output of the second comparator (47) as a set input indicating that the output of the second comparator (47) has been crossed from the lower side to the higher side. ) And the first flip-flop (78)
Set-priority RS flip-flop having a reset input terminal (R) connected to the phase-inverting terminal of the first flip-flop (78) to accept the leading edge of the pulse generated from the phase-inverting output terminal of the first flip-flop as a reset signal. 9. The DC-DC converter according to claim 8, wherein the DC-DC converter is a plug.
【請求項11】 前記第2の回路(96)は、2つの入
力端子を有するNORゲ−ト(96a)であり、このN
ORゲ−ト(96a)の一方の入力端子は前記最小オフ
期間パルス形成回路(95)に接続され、前記NORゲ
−ト(96a)の他方の入力端子は前記第1の回路(7
1又は71a)に接続され、前記NORゲ−ト(96
a)の出力がスイッチ制御信号として使用されることを
特徴とする請求項8又は9又は10記載のDC‐DCコ
ンバ−タ。
11. The second circuit (96) is a NOR gate (96a) having two input terminals.
One input terminal of the OR gate (96a) is connected to the minimum off period pulse forming circuit (95), and the other input terminal of the NOR gate (96a) is connected to the first circuit (7).
1 or 71a), and the NOR gate (96
A DC-DC converter according to claim 8 or 9 or 10, characterized in that the output of a) is used as a switch control signal.
【請求項12】 前記最小オフ期間パルス形成回路(9
5)は、 前記最小オフ期間決定用比較器(92)に接続された一
方の入力端子と前記第1の回路(71又は71a)に接
続された他方の入力端子とを有するANDゲ−ト(9
7)と、 前記ANDゲ−ト(97)の出力に応答してセット状態
となり、前記初期化信号発生回路(51)から発生した
初期化信号に応答し且つ前記合成信号(V4)が前記第
1の基準電圧(Vr1)をこれよりも低い側から高い側
に横切ったことを示す前記第1の比較器(46)の出力
に応答してリセット状態となるフリップフロップ(10
0)とから成ることを特徴とする請求項8又は9又は1
0記載のDC−DCコンバ−タ。
12. The minimum off period pulse forming circuit (9)
5) is an AND gate (1) having one input terminal connected to the comparator (92) for determining the minimum off period and the other input terminal connected to the first circuit (71 or 71a). 9
7), and in response to the output of the AND gate (97), the set state is established, and in response to the initialization signal generated from the initialization signal generation circuit (51), the composite signal (V4) is A flip-flop (10 that is in a reset state in response to an output of the first comparator (46) indicating that the reference voltage (Vr1) of 1 has been crossed from a lower side to a higher side.
0) and 9) or 9) or 1).
0-DC-DC converter.
【請求項13】 前記フライバック電圧発生期間検出手
段(101)は、前記第1及び第2の回路(71,9
6)に接続され、前記第2の回路(96)で形成された
前記スイッチ制御信号(V14)と前記波形整形回路(7
7)の出力(V7)とに基づいて前記オフ期間(Toff)
の開始時点から前記インダクタンス手段(2)の蓄積エネ
ルギの放出終了時点までの第1の期間とこの第1の期間の
終了時点から前記合成信号が前記第1の期間後に初めて
前記第1の基準電圧(Vr1)を横切る時点までの第2の期
間との合計時間(T0)を求めるものである請求項8に記載
のDC−DCコンバ−タ。
13. The flyback voltage generation period detection means (101) includes the first and second circuits (71, 9).
6), and the switch control signal (V14) formed by the second circuit (96) and the waveform shaping circuit (7).
7) The output (V7) and the off period (Toff)
Of the first reference voltage after the first period from the beginning of the first period to the end of the discharge of the stored energy of the inductance means (2) and from the end of the first period. 9. The DC-DC converter according to claim 8, wherein the total time (T0) with the second period until the point of crossing (Vr1) is obtained.
【請求項14】 前記最小オフ期間用基準電圧源(9
1)は直流電圧を分圧して基準電圧を得る分圧回路から
成り、 前記判定手段は、基準電圧切換用Dタイプフリップフロ
ップ(102)から成り、 前記基準電圧切換用Dタイプフリップフロップ(10
2)は前記フライバック電圧発生期間検出回路(101
又は130)に接続されたクロック入力端子(T)と前
記最小オフ期間パルス形成回路(95)に接続されたデ
−タ入力端子(D)とを有し、 前記基準電圧切換用スイッチ(103)は前記基準電圧
切換用Dタイプフリップフロップ(102)の出力に応答し
て前記分圧回路の分圧比を変えるように前記分圧回路に
接続されていることを特徴とする請求項13記載のDC
‐DCコンバ−タ。
14. A reference voltage source for the minimum off period (9)
1) is composed of a voltage dividing circuit for dividing a DC voltage to obtain a reference voltage, the judging means is composed of a reference voltage switching D type flip-flop (102), and the reference voltage switching D type flip-flop (10).
2) is the flyback voltage generation period detection circuit (101
Or 130), and a data input terminal (D) connected to the minimum off-period pulse forming circuit (95), and the reference voltage switching switch (103). 14. The DC according to claim 13, wherein is connected to the voltage dividing circuit so as to change the voltage dividing ratio of the voltage dividing circuit in response to the output of the reference voltage switching D type flip-flop (102).
-DC converter.
【請求項15】 更に、前記スイッチング素子(3)に
流れる電流を検出するための電流検出手段(4)を有
し、 前記スイッチ制御信号形成手段は、 前記電流検出手段(4)の出力と前記出力電圧検出手段
(8)の出力との合成信号(V4’)を形成する合成手
段(12a)と、 第1の基準電圧(Vr1´)を発生する第1の基準電圧源
(48´)と、 前記インダクタンス手段(2又は2a)の前記蓄積エネ
ルギの放出が終了する直前の前記スイッチ電圧検出手段
(11b)の出力電圧値と前記スイッチ電圧検出手段
(11b)の出力電圧の最低値との間のレベルを有する
第2の基準電圧(Vr2´)を発生する第2の基準電圧源
(49´)と、 前記合成手段(12a)と前記第1の基準電圧源(48
´)とに接続され、前記合成信号(V4’)と前記第1
の基準電圧(Vr1´)とを比較する第1の比較器(4
6)と、 前記スイッチ電圧検出手段(11b)と前記第2の基準
電圧源(49´)とに接続され、前記スイッチ電圧検出
手段(11b)の出力と前記第2の基準電圧(Vr2
´)とを比較する第2の比較器(47)と、 前記第1及び第2の比較器(46,47)と前記最小オ
フ期間信号発生回路(73)と前記スイッチング素子
(3)の制御端子とに接続され、前記スイッチング素子
(3)を制御するための制御パルスを形成するものであ
って、前記オン期間(Ton)の終了時点から前記第1
(T1)又は第2(T2)の最小オフ期間が経過した後に
おいて、前記スイッチ電圧検出手段(11b)の出力
(V3)が前記第2の基準電圧(Vr2´)よりも低く
なったことを示す出力が前記第2の比較器(47)から
発生した時に前記オン期間(Ton)を開始させる機能
と、前記オン期間(Ton)の開始後に前記合成信号
(V4)が前記第1の基準電圧(Vr1’)よりも高く
なったことを示す出力が前記第1の比較器(46)から
発生した時に前記オン期間(Ton)を終了させる機能
とを有して前記制御パルスを形成する制御パルス形成回
路(50a)とから成ることを特徴とする請求項1記載
のDC‐DCコンバ−タ。
15. Further, a current detection means (4) for detecting a current flowing through the switching element (3) is provided, and the switch control signal forming means includes an output of the current detection means (4) and the output of the current detection means (4). A combining means (12a) for forming a combined signal (V4 ') with the output of the output voltage detecting means (8), and a first reference voltage source (48') for generating a first reference voltage (Vr1 '). Between the output voltage value of the switch voltage detection means (11b) and the minimum output voltage value of the switch voltage detection means (11b) immediately before the discharge of the stored energy of the inductance means (2 or 2a) is finished. A second reference voltage source (49 ') for generating a second reference voltage (Vr2') having a level of, a synthesizing means (12a) and the first reference voltage source (48).
′) Connected to the composite signal (V4 ′) and the first signal
The first comparator (4 which compares the reference voltage (Vr1 ′) of
6), the switch voltage detecting means (11b) and the second reference voltage source (49 '), and the output of the switch voltage detecting means (11b) and the second reference voltage (Vr2).
′), A second comparator (47), the first and second comparators (46, 47), the minimum off period signal generating circuit (73), and the switching element (3) A control pulse for controlling the switching element (3), the control pulse being connected to a terminal,
After the (T1) or the second (T2) minimum off period has elapsed, the output (V3) of the switch voltage detecting means (11b) becomes lower than the second reference voltage (Vr2 '). A function to start the on period (Ton) when the output shown is generated from the second comparator (47), and the combined signal (V4) is the first reference voltage after the start of the on period (Ton). Control pulse forming a control pulse having a function of terminating the ON period (Ton) when an output indicating that the voltage becomes higher than (Vr1 ′) is generated from the first comparator (46). A DC-DC converter according to claim 1, characterized in that it comprises a forming circuit (50a).
【請求項16】 前記スイッチ制御信号形成手段は、前
記出力電圧検出手段(8)に接続され、前記スイッチン
グ素子(3)のオン期間(Ton)の開始に同期して、
前記出力電圧検出手段(8)の出力に対応した傾斜電圧
を含む前記鋸波電圧(V4a)を発生するオン終了時点
決定用鋸波発生回路(111)と、 前記スイッチング素子(3)のオン期間(Ton)の終
了時点を決定するための基準電圧(Vr1a)を発生す
る第1の基準電圧源(48a)と、 前記インダクタンス手段(2又は2a)の前記蓄積エネ
ルギの放出が終了する直前の前記スイッチ電圧検出手段
(11b)の出力電圧値と前記スイッチ電圧検出手段
(11b)の出力電圧の最低値との間のレベルを有する
オフ終了時点決定用基準電圧(Vr2’)を発生する第
2の基準電圧源(49’)と、 前記オン終了時点決定用鋸波発生回路(111)と前記
第1の基準電圧源(48a)とに接続され、前記鋸波電
圧(V4a)と前記オン終了時点決定用基準電圧(Vr
1a)とを比較する第1の比較器(46a)と、 前記スイッチ電圧検出手段(11b)と前記第2の基準
電圧源(49’)とに接続され、前記スイッチ電圧検出
手段(11b)の出力と前記オフ終了時点決定用基準電
圧(Vr2’)とを比較する第2の比較器(47)と、 前記スイッチング素子(3)を制御する制御パルスを形
成するために前記第1及び第2の比較器(46a,4
7)と前記最小オフ期間信号発生回路と前記スイッチン
グ素子(3)の制御端子とに接続され、且つ前記オン期
間(Ton)の終了時点から前記第1(T1)又は第2
(T2)の最小オフ期間が経過した後において、前記ス
イッチ電圧検出信号(V3)が前記オフ終了時点決定用
基準電圧(Vr2’)よりも低くなったことを示す出力
が前記第2の比較器(47)から発生した時に、前記オ
ン期間(Ton)が開始し、前記オン期間(Ton)の
開始後に前記鋸波電圧(V4a)が前記オン終了時点決
定用基準電圧(Vr1a)よりも高くなったことを示す
出力が前記第1の比較器(46a)から発生した時に、
前記オン期間(Ton)が終了するように前記制御パル
スを形成する制御パルス形成回路(50a)とから成る
ことを特徴とする請求項2記載のDC−DCコンバー
タ。
16. The switch control signal forming means is connected to the output voltage detecting means (8), and in synchronization with the start of an ON period (Ton) of the switching element (3),
A sawtooth wave generation circuit (111) for determining an on end time point that generates the sawtooth wave voltage (V4a) including a ramp voltage corresponding to the output of the output voltage detection means (8), and an on period of the switching element (3). A first reference voltage source (48a) that generates a reference voltage (Vr1a) for determining the end time point of (Ton); A reference voltage (Vr2 ′) for determining the off end point having a level between the output voltage value of the switch voltage detecting means (11b) and the minimum value of the output voltage of the switch voltage detecting means (11b);
The second reference voltage source (49 ′), the sawtooth wave generation circuit (111) for determining the end time of the on-state, and the first reference voltage source (48a) are connected to the sawtooth wave voltage (V4a) and the on-state. Reference voltage (Vr
1a) is connected to a first comparator (46a), the switch voltage detecting means (11b) and the second reference voltage source (49 '), and the switch voltage detecting means (11b) is connected to the first comparator (46a). A second comparator (47) for comparing an output with the reference voltage (Vr2 ′) for determining the off end point; and the first and second for forming a control pulse for controlling the switching element (3). Comparator (46a, 4
7), the minimum off-period signal generating circuit and the control terminal of the switching element (3), and the first (T1) or the second (T1) from the end of the on-period (Ton).
An output indicating that the switch voltage detection signal (V3) becomes lower than the OFF end point determination reference voltage (Vr2 ′) after the minimum OFF period of (T2) has passed is the second comparator. (47), the ON period (Ton) starts, and after the ON period (Ton) starts, the sawtooth voltage (V4a) becomes higher than the ON end point determination reference voltage (Vr1a). When an output indicating that the output from the first comparator (46a) is generated,
The DC-DC converter according to claim 2, further comprising a control pulse forming circuit (50a) that forms the control pulse so that the ON period (Ton) ends.
【請求項17】 前記インダクタンス手段は、磁性体コ
ア(20)とこのコア(20)に巻回され且つ相互に電
磁結合された1次、2次及び3次巻線(21、22、2
3)とを有するトランス(2)であり、 前記スイッチング素子(3)は前記1次巻線(21)に
直列に接続され、 前記出力整流平滑回路(6)は前記2次巻線(22)に
接続され、 前記スイッチ電圧検出手段(11)は前記3次巻線(2
3)に接続されていることを特徴とする請求項1記載の
DC‐DCコンバ−タ。
17. The inductance means comprises a magnetic core (20) and primary, secondary and tertiary windings (21, 22, 2) wound around the magnetic core (20) and electromagnetically coupled to each other.
3), wherein the switching element (3) is connected in series with the primary winding (21), and the output rectifying / smoothing circuit (6) includes the secondary winding (22). And the switch voltage detection means (11) is connected to the tertiary winding (2
3. The DC-DC converter according to claim 1, which is connected to 3).
【請求項18】 前記スイッチ電圧検出手段(11)は
前記スイッチング素子(3)に対して並列に接続されて
いることを特徴とする請求項1記載のDC‐DCコンバ
−タ。
18. The DC-DC converter according to claim 1, wherein the switch voltage detecting means (11) is connected in parallel to the switching element (3).
【請求項19】 前記インダクタンス手段は、磁性体コ
ア(20)とこのコア(20)に巻回され且つ相互に電
磁結合された1次、2次及び3次巻線(21、22、2
3)とを有するトランス(2)であり、 前記スイッチング素子(3)は前記1次巻線(21)に
直列に接続され、 前記出力整流平滑回路(6)は前記2次巻線(22)に
接続され、 前記出力電圧検出手段は前記3次巻線(23)に接続さ
れていることを特徴とする請求項1記載のDC‐DCコ
ンバ−タ。
19. The inductance means comprises a magnetic core (20) and primary, secondary and tertiary windings (21, 22, 2) wound around the magnetic core (20) and electromagnetically coupled to each other.
3), the switching element (3) is connected in series to the primary winding (21), and the output rectifying / smoothing circuit (6) is the secondary winding (22). 2. The DC-DC converter according to claim 1, wherein the output voltage detecting means is connected to the third winding (23).
【請求項20】 前記スイッチ電圧検出手段(11)は
前記3次巻線(23)に並列に接続された第1のダイオ−
ド(31)と抵抗(33)と遅延用コンデンサ(34)
との直列回路と、前記遅延用コンデンサ(34)の電圧
を取り出すように前記遅延用コンデンサ(34)の一端
に接続された第2のダイオ−ド(32)とから成ること
を特徴とする請求項17記載のDC‐DCコンバ−タ。
20. A first diode connected to said switch voltage detecting means (11) in parallel with said tertiary winding (23).
A capacitor (31), a resistor (33) and a delay capacitor (34)
And a second diode (32) connected to one end of the delay capacitor (34) so as to extract the voltage of the delay capacitor (34). Item 17. A DC-DC converter according to item 17.
【請求項21】 前記スイッチ電圧検出手段(11a)
は前記3次巻線(23)に接続されたダイオ−ド(3
1)と抵抗(33)とから成る回路である請求項17記
載のDC‐DCコンバ−タ。
21. The switch voltage detecting means (11a)
Is a diode (3) connected to the tertiary winding (23).
18. The DC-DC converter according to claim 17, which is a circuit composed of 1) and a resistor (33).
【請求項22】 前記インダクタンス手段は、前記スイ
ッチング素子(3)に直列に接続された巻線(21)を
有するリアクトル(2a)であり、前記出力整流平滑回
路(6)は前記スイッチング素子(3)に並列に接続さ
れていることを特徴とする請求項1記載のDC‐DCコ
ンバ−タ。
22. The inductance means is a reactor (2a) having a winding (21) connected in series with the switching element (3), and the output rectifying / smoothing circuit (6) is provided with the switching element (3). 2.) The DC-DC converter according to claim 1, wherein the DC-DC converter is connected in parallel with the above-mentioned.
【請求項23】 更に、前記最小オフ期間よりも長い最
大オフ期間を決定するための最大オフ期間決定手段(7
4)を有し、前記スイッチ制御信号形成手段は前記最小
オフ期間に基づくスイッチ制御信号の作成が不可能な時
に前記最大オフ期間決定手段(74)で決定された最大
オフ期間を有するスイッチ制御信号を形成することを特
徴とする請求項1記載のDC−DCコンバータ。
23. Maximum off period determining means (7) for determining a maximum off period that is longer than the minimum off period.
4), the switch control signal forming means having the maximum off period determined by the maximum off period determining means (74) when the switch control signal based on the minimum off period cannot be generated. The DC-DC converter according to claim 1, wherein
【請求項24】 更に、前記スイッチ電圧検出手段(1
1又は11a又は11b)の出力段に選択的にオン・オ
フすることができるスイッチ(110)が設けられてい
ることを特徴とする請求項1記載のDC−DCコンバー
タ。
24. The switch voltage detecting means (1)
2. The DC-DC converter according to claim 1, wherein a switch (110) capable of being selectively turned on and off is provided in the output stage of 1 or 11a or 11b).
【請求項25】 前記最小オフ期間信号発生回路(12
0)は、 前記第1の最小オフ期間(T1)を示す信号を発生する
第1の最小オフ期間信号発生器(121)と前記第2の
最小オフ期間(T2)を示す信号を発生する第2の最小
オフ期間信号発生器(122)と、 前記第1及び第2の最小オフ期間信号発生器(121,
122)から前記第1の最小オフ期間(T1)を示す信
号と前記第2の最小オフ期間(T2)を示す信号とを選
択的に得るためのスイッチ手段(123,124)とか
ら成ることを特徴とする請求項2記載のDC−DCコン
バータ。
25. The minimum off period signal generation circuit (12)
0) is a first minimum off period signal generator (121) that generates a signal indicating the first minimum off period (T1) and a first signal that indicates a second minimum off period (T2). Two minimum off period signal generators (122), and the first and second minimum off period signal generators (121,
122) to switch means (123, 124) for selectively obtaining the signal indicating the first minimum off period (T1) and the signal indicating the second minimum off period (T2). The DC-DC converter according to claim 2, which is characterized in that.
【請求項26】 前記フライバック電圧発生期間検出手
段(130)は、 前記スイッチング素子(3)のオフ期間に前記インダク
タンス手段(2又は2a)から発生する電圧を方形波に波
形整形する波形整形回路(131)と、前記波形整形回
路(131)に接続され、前記波形整形回路(131)
の出力からフライバック電圧が発生していることを示す
方形波のみを抽出するフライバック期間抽出回路(13
2)とから成ることを特徴とする請求項2記載のDC−
DCコンバータ。
26. A waveform shaping circuit for shaping the voltage generated from the inductance means (2 or 2a) into a square wave during the off period of the switching element (3) by the flyback voltage generation period detection means (130). (131) and the waveform shaping circuit (131) connected to the waveform shaping circuit (131).
(13) A flyback period extraction circuit that extracts only a square wave indicating that a flyback voltage is generated from the output of
2. The DC- according to claim 2, characterized in that
DC converter.
【請求項27】 前記判定手段は、位相比較器であるこ
とを特徴とする請求項2記載のDC−DCコンバータ。
27. The DC-DC converter according to claim 2, wherein the determination means is a phase comparator.
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