JP3389955B2 - Sampling clock automatic adjustment method and circuit - Google Patents

Sampling clock automatic adjustment method and circuit

Info

Publication number
JP3389955B2
JP3389955B2 JP15833994A JP15833994A JP3389955B2 JP 3389955 B2 JP3389955 B2 JP 3389955B2 JP 15833994 A JP15833994 A JP 15833994A JP 15833994 A JP15833994 A JP 15833994A JP 3389955 B2 JP3389955 B2 JP 3389955B2
Authority
JP
Japan
Prior art keywords
signal
sampling
clock
circuit
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP15833994A
Other languages
Japanese (ja)
Other versions
JPH0822276A (en
Inventor
耕太 橋口
Original Assignee
株式会社富士通ゼネラル
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社富士通ゼネラル filed Critical 株式会社富士通ゼネラル
Priority to JP15833994A priority Critical patent/JP3389955B2/en
Publication of JPH0822276A publication Critical patent/JPH0822276A/en
Application granted granted Critical
Publication of JP3389955B2 publication Critical patent/JP3389955B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Fee Related legal-status Critical

Links

Description

【発明の詳細な説明】 【0001】 【産業上の利用分野】本発明は、例えばアナログ映像信号を一定の周波数でサンプリングして表示する液晶ディスプレイ(LCD)やプラズマディスプレイ(PDP) BACKGROUND OF THE INVENTION [0001] FIELD OF THE INVENTION The present invention is, for example, a liquid crystal display for displaying by sampling the analog video signal at a constant frequency (LCD) and plasma displays (PDP)
におけるように、アナログ映像信号をクロックパルスでサンプリングする映像信号処理回路において、例えば映像信号がパソコン出力の文字信号等のように周期的に変化する場合に最適な位相のクロックパルスを発生させる手段に関する。 As in, in the video signal processing circuit for sampling an analog video signal by a clock pulse, for example, to means for generating a clock pulse of the optimum phase when the video signal changes periodically as such as a character signal PC output . 【0002】 【従来の技術】映像信号とサンプリングクロックの位相関係を設定する回路例を図6に示す(特開平2−124 [0002] The circuit example of setting the phase relationship of the Related Art video signal and the sampling clock shown in FIG. 6 (JP-A-2-124
691参照)。 691 reference). 調整時の入力映像信号は静止状態の信号とし、入力手段508よりCUP506へ位相合せ開始の信号が入力されると、CPU506は遅延線510の複数の出力のうちの一つを選択するセレクタ511で選択して出力する。 When the input video signal at the time of adjustment by the signal quiescent signal phasing start is input from the input unit 508 to CUP506, CPU 506 is a selector 511 for selecting one of a plurality of outputs of the delay line 510 selection and output. その出力クロックで入力映像信号S0 The input video signal S0 at its output clock
をA/D変換器501でA/D変換し、これをメモリ5 The A / D-converted by the A / D converter 501, a memory 5 it
02に蓄える。 Store to 02. 次に遅延線510の出力の内の前回と異なる一つをセレクタ511で選択して出力したクロックでA/D変換された信号と前記メモリ502に蓄えられた映像データを順次比較器503で比較して、異なるデータの数を計数器504でカウントし結果をCPU50 Then compared in a sequential comparator 503 the video data stored in the an A / D converted signal memory 502 last time and different one using the clock output is selected by the selector 511 of the output of the delay line 510 to, the results counted by the counter 504 the number of different data CPU50
6で読み取る。 Read at 6. 以上を順次繰り返してCUP506は計数器504の計数が最も少なかったセレクタ511の状態にセレクタを設定するとともにEEPROM507に記憶しておき、電源オフ後再度電源を投入したさい、E Or sequentially repeated again CUP506 is which supplied is stored in EEPROM507 sets the selector to the state of the selector 511 counts of the counter 504 fewest, again the power after the power is turned off, E
EPROM507の記憶内容によりセレクタ511の状態を設定する。 To set the state of the selector 511 by the storage contents of the EPROM507. ここで509は映像信号S0の水平同期信号に同期した原サンプリングクロック信号を発生する位相ロックループ(PLL)、505は映像信号S0の同期信号とセレクタ511から出力するクロック信号により、前記A/D変換回路501とメモリ502を制御作動させるサンプリング処理回路である。 Here 509 generates an original sampling clock signal synchronized with the horizontal synchronizing signal of the video signal S0 phase-locked loop (PLL), 505 by a clock signal output from the synchronizing signal and the selector 511 of the image signal S0, the A / D a sampling circuit for controlling operation of the conversion circuit 501 and the memory 502. 【0003】 【発明が解決しようとする課題】以上のサンプリングクロックの位相調整法によると、入力映像信号が同一位相関係の場合は、一度設定すれば以後の位相は自動的に最適に設定され、画面を見ながら人手でクロック位相を調整する煩わしさが解消される。 [0003] According to the phase adjustment method of the above sampling clock [0005], when the input video signal is of the same phase relationship, the subsequent phase Once the settings are automatically optimally set, It is troublesome to adjust the clock phase manually is eliminated while watching the screen. しかしながら、例えば異なったパソコンを接続した場合、あるいは同一パソコンでも表示モードの異なる信号を表示する場合、最適位相にあるかを画面を見て確認し、ずれていれば入力手段で設定を指令して、入力が変わる毎、あるいは表示モードが変わる毎に設定し直さなければならない。 However, when connecting, for example, different computer, or when displaying signals having different display modes are identical computer, whether in the optimal phase to view your screen, and instructs the setting by the input means if deviated , every input is changed, or must be re-set for each display mode is changed. またセレクタのセレクト数を多くすると計数値が最小を示す範囲は広くなり最適値が判然としなくなり、他方セレクト数を少なくすると最適な位相からのずれが大きくなり、入力の僅かな変動で誤表示を起こし易くなるなど、正確な最適値が得られにくい恐れがある。 The range showing a count value when increasing the number of the select selector minimum longer an optimum value becomes wider ascertained, the deviation from the optimum phase when reducing the number of other select increases, the erroneous display in slight variations in the input easily cause such, there is a risk that hard exact optimum value is obtained. さらに設定は、メモリに蓄えられた以前の信号と現信号を比較して行うため、 Further settings for performing by comparing a previous signal and a current signal stored in the memory,
静止入力映像信号が必要であり、また最低2フレーム期間以上の時間を要する。 Stationary input video signal is required, also requires a minimum of two frame periods or more times. 【0004】 【課題を解決するための手段】本発明は以上の問題点に鑑みなされたもので、入力映像信号を2値信号に変えて、この2値信号をクロックとしてサンプリングクロックをデータとてサンプリングし得られるた結果の論理0 [0004] Means for Solving the Problems The present invention has been made in view of the above problems, by changing the input video signal into a binary signal, the sampling clock data and by the binary signal as a clock logic zero result is obtained by sampling
の数と1の数の差が最小となるようにサンプリングクロックの位相を調整する。 The difference in the number of the number of 1 to adjust the phase of the sampling clock so as to minimize the. 【0005】 【作用】入力映像信号を2値信号とし、この2値信号をクロックとしてサンプリングクロックをデータとてサンプリングすると、本来のサンプリングクロックの位相が最適であれば、得られる結果は0と1がほぼ同数となるはずである。 [0005] [act] an input video signal to a binary signal, when the sampling clock data and by sampling the binary signal as a clock, if the original sampling clock phase is optimum, the results obtained are 0 and 1 There should be approximately the same number. 従ってこの0と1の数の差の絶対値が最小となるように本来のクロックの位相を調整することで最適のサンプリングクロックが得られる。 Accordingly the optimum sampling clock is obtained by the absolute value of the difference in the number of 0 and 1 to adjust the original clock phase so as to minimize. 【0006】 【実施例】以下、本発明によるサンプリングクロックの自動調整について図を用いて詳細に説明する。 [0006] [Embodiment] Hereinafter will be described in detail with reference to FIG automatic adjustment of the sampling clock according to the present invention. 図1は、 Figure 1,
本発明の1実施例のブロック図、図2は同概要タイミング図である。 Block diagram of one embodiment of the present invention, and FIG. 2 is a summary timing diagram. ここでS1は入力映像信号である。 Where S1 is an input video signal. 101 101
は映像信号S1をある閾値TLでスライスして2値信号S2を作る2値信号化回路である。 Is a binary signal converting circuit to produce a slice to binary signal S2 with a threshold value TL in the video signal S1. 102はサンプリングクロックS3をデータとし、2値信号S2をクロックとして論理0のデータをサンプリングする0信号サンプ 102 sampling clock S3 and data 0 signals sump binary signal S2 for sampling the data of the logical 0 as the clock
リング回路で、103は論理1のデータをサンプリング A ring circuit, 103 samples the data of the logical 1
する1信号サンプリング回路である。 1 signal sampling circuit. 104と105は各々0信号サンプリング回路102と1信号サンプリング信号回路103の出力を計数する計数器である。 104 and 105 are counter which counts each 0 output of the signal sampling circuit 102 and the 1 signal sampling signal circuit 103. 10 10
6は計数器104と105の計数値を比較する比較器である。 6 is a comparator for comparing the count value of the counter 104 and 105. 107は元となるクロック信号を発生する原クロック発振回路である。 107 is a source clock oscillator for generating a clock signal as a source. 108は原クロックから複数の位相のずれたクロックを出力する遅延回路である。 108 is a delay circuit for outputting a clock offset of a plurality of phase from the original clock. 109 109
は比較器106の出力で遅延回路108の複数個の出力からサンプリングクロック信号となる一つのクロック信号S3を選択するセレクタである。 Denotes a selector for selecting one of the clock signal S3 which is a sampling clock signal from the plurality of outputs of the delay circuit 108 at the output of the comparator 106. 【0007】図2に示すように、入力映像信号S1の2 [0007] As shown in FIG. 2, 2 of the input video signal S1
値化信号S2でサンプリングクロック信号S3をサンプリングすると、サンプリングクロックの位相を順次進めたときに、サンプリング点の値は論理1から0に変化し、サンプリングクロックの位相を順次遅らせたとくは、サンプル点の値は0から1に変化する。 When sampling the sampling clock signal S3 in binarized signal S2, when sequentially advancing the phase of the sampling clock, the value of the sampling points is changed from 0 to a logical 1, is sequentially delayed solve was the phase of the sampling clock, the sampling points the value changes from 0 to 1. 従って例えば0信号サンプル度数から1信号サンプル度数を引いた値となる比較器106の出力が正のときはサンプリングクロックの位相を遅らせるようにセレクタ109を選択し、負のときは進めるように選択することで、最適な位相のサンプリングクロックが得られる。 Thus, for example, 0 when the output of the comparator 106 from the signal sample frequency becomes a value obtained by subtracting the first signal sample frequency is positive and selects the selector 109 to delay the phase of the sampling clock, is selected to proceed when a negative it is, sampling clock optimum phase is obtained. なおここではサンプリングクロックS3はデューティ50%を想定しているが、デューティ50%以外のときは一定位相の位相シフト手段を用いて、前記サンプル点から180度ずれた点をサンプリングクロックの位相点とすれば良い。 Although here the sampling clock S3, assumes a 50% duty, when the non-50% duty by using the phase shifting means of constant phase, the point shifted 180 degrees from the sample point and the phase point of the sampling clock it is sufficient. 【0008】図3は第2の実施例のブロック図である。 [0008] FIG. 3 is a block diagram of a second embodiment.
ここでS1は入力映像信号である。 Where S1 is an input video signal. 201は映像信号S 201 is the video signal S
1をある閾値でスライスして2値信号S2を作る2値信号化回路である。 By slicing with a certain threshold 1 is a binary signal converting circuit to produce a binary signal S2. 202はサンプリングクロックS3をデータとし、2値信号S2をクロックとして論理0のデータをサンプリングする0信号サンプリング回路で、2 202 sampling clock S3 and the data, the binary signal S2 by 0 signal sampling circuit for sampling the data of the logical 0 as a clock, 2
03は論理1のデータをサンプリングする1信号サンプ 03 1 signal sump for sampling the data of the logical 1
リング回路である。 A ring circuit. 204は0信号サンプリング回路2 204 0 signal sampling circuit 2
02と1信号サンプリング信号回路203の出力を入力し、セレクタの選択信号を出力するCPUである。 02 and receives the output of the 1 signal sampling signal circuit 203, a CPU for outputting a selector selection signal. 20 20
5は元となるクロック信号を発生する原クロック発振回路である。 5 is a original clock oscillation circuit for generating a clock signal as a source. 206は原クロックから複数の位相のずれたクロックを出力する遅延回路である。 206 is a delay circuit for outputting a clock offset of a plurality of phase from the original clock. 207はCPU2 207 CPU2
04の出力で遅延回路206の複数個の出力からサンプリングクロック信号となる一つのクロック信号S3を選択するセレクタである。 04 output from the plurality of output of the delay circuit 206 is a selector for selecting one of the clock signal S3 which is a sampling clock signal. 【0009】図2に示すように、入力映像信号S1の2 [0009] As shown in FIG. 2, 2 of the input video signal S1
値化信号S2でサンプリングクロック信号S3をサンプリングすると、サンプリングクロックの位相を順次進めたときに、サンプリング点の値は論理1から0に変化し、サンプリングクロックの位相を順次遅らせたとくは、サンプル点の値は0から1に変化する。 When sampling the sampling clock signal S3 in binarized signal S2, when sequentially advancing the phase of the sampling clock, the value of the sampling points is changed from 0 to a logical 1, is sequentially delayed solve was the phase of the sampling clock, the sampling points the value changes from 0 to 1. 従ってCP Therefore, CP
U204で0信号サンプル度数から1信号サンプル度数を引いた値が正のときはサンプリングクロックの位相を遅らせるようにセレクタ207を選択し、負のときは進めるように選択してほぼ零となる点に選択することで、 Minus one signal sample frequency from 0 signal samples power in U204 is positive when selecting the selector 207 to delay the phase of the sampling clock, the point at which substantially zero selected to proceeds when a negative by selecting,
最適な位相のサンプリングクロックが得られる。 Sampling clock of the optimum phase is obtained. なおここではサンプリングクロックS3はデューティ50%を想定しているが、デューティ50%以外のときは一定位相の位相シフト手段を用いて、前記サンプル点から18 Although here the sampling clock S3, assumes a 50% duty, when the non-50% duty by using the phase shifting means of constant phase, from the sample point 18
0度ずれた点をサンプリングクロックの位相点とすれば良い。 0 degrees out of the points may be used as the phase point of the sampling clock. この実施例では、各種制御用として搭載が一般的になっているCPUを共用して、サンプリングクロックの自動位相合せ回路が得られる。 In this embodiment, sharing the CPU which loaded the various control has become common, automatic phase matching circuit of the sampling clock is obtained. 【0010】図4は第3の実施例のブロック図である。 [0010] FIG. 4 is a block diagram of a third embodiment.
ここでS1は入力映像信号である。 Where S1 is an input video signal. 301は映像信号S 301 is the video signal S
1をある閾値でスライスして2値信号S2を作る2値信号化回路である。 By slicing with a certain threshold 1 is a binary signal converting circuit to produce a binary signal S2. 302は調整用クロックS4をデータとし、2値信号S2をクロックとして論理0のデータをサンプリングする0信号サンプリング回路で、303は論理1のデータをサンプリングする1信号サンプリング 302 the adjustment clock S4 and the data, the binary signal S2 by 0 signal sampling circuit for sampling the data of the logical 0 as a clock, 303 1 signal sampling for sampling the data of the logical 1
回路である。 It is a circuit. 304は0信号サンプリング回路302と1信号サンプリング信号回路303の出力を入力し、2 304 receives the output of the 0 signal sampling circuit 302 and the 1 signal sampling signal circuit 303, 2
種類のセレクタの選択信号を出力するCPUである。 A CPU for outputting a selection signal of the type of selectors. 3
05は元となるクロック信号を発生する原クロック発振回路である。 05 is a original clock oscillation circuit for generating a clock signal as a source. 306は原クロックから複数の位相のずれたクロックを出力する遅延回路である。 306 is a delay circuit for outputting a clock offset of a plurality of phase from the original clock. 307はCPU 307 CPU
304の出力の一つで遅延回路306の複数個の出力から調整用クロック信号S4となる一つのクロックを選択するセレクタAである。 304 is a selector A for selecting one of the clocks to be adjusted clock signal S4 from the plurality of output of one delay circuit 306 of the output of. 308はCPU304の他の出力で遅延回路306の複数個の出力からサンプリングクロック信号となる一つのクロック信号S3を選択するセレクタBである。 308 is a selector B for selecting one of the clock signal S3 which is a sampling clock signal from the plurality of outputs of the delay circuit 306 at the other output of the CPU 304. 【0011】入力映像信号S1が例えばパソコンからの文字信号のように、周期的でサンプリングクロックとの位相合せが必要とされる場には、その入力映像信号の2 [0011] As in the text signal from the input video signal S1, for example a personal computer, a place where is required phasing of the periodic sampling clock 2 of the input video signal
値化信号S2で調整用クロック信号S3をサンプリングすると、調整用クロックの位相を順次進めたときに、サンプリング点の値は論理1から0に変化し、調整用クロックの位相を順次遅らせたときは、サンプル点の値は0 When sampling the adjustment clock signal S3 in binarized signal S2, when sequentially advancing the phase of the adjustment clock, the value of the sampling points is changed from 0 to a logic 1, when successively delaying the phase of the adjustment clock , the value of the sample point 0
から1に変化する。 It changes to 1 from. 他方入力映像信号S1が一般のテレビ信号のように周期性がなく特別サンプリングクロックとの位相合せを要しない場合は、サンプル点の値はランダムに変化する。 If the other input video signal S1 is not required phasing of special sampling clock without periodicity as general television signal, the value of the sample points is changed randomly. 従ってCPU304で0信号サンプル度数から1信号サンプル度数を引いた値が正のときはサンプリングクロックの位相を遅らせるようにセレクタA Thus the selector so that the value obtained by subtracting the first signal sample frequency from 0 signal samples power in CPU304 is positive when delaying the phase of the sampling clock A
307を選択し、負のときは進めるように選択してほぼ零となる点の選択値で得られる調整用クロックの前記サンプリング位相点から、180度位相がずれた位相点がサンプリングクロックS3のサンプリング位相点となるようにセレクタB308を選択設定する。 307 Select, from the sampling phase point of the adjustment clock obtained by selecting values ​​of approximately zero to become a point selected to proceeds when negative, the phase point of the sampling clock S3 that are 180 degrees out of phase sampling selecting sets the selector B308 so that the phase point. 他方0信号サンプル度数から1信号サンプル度数を引いた値がランダムに変化するときはセレクタBの選択値は変化させずに以前の設定値のままとしておく。 Other 0 signal sample power minus one signal sample frequency from the keep remains previous settings without changing the selected value of the selector B when changes randomly. この実施例では、例えばマルチメディアディスプレイのように周期性のある信号とランダム位相の信号が入れ替わっても、クロック位相合せのため、位相ずれを起こしたりせず安定なサンプリングクロックが得られる。 In this embodiment, for example, be a signal with random phase signal with a periodicity as a multimedia display interchanged, for clock phasing, stable sampling clock is obtained without or causing a phase shift. 【0012】図5は第4の実施例である。 [0012] FIG 5 is a fourth embodiment. ここでS1は入力映像信号である。 Where S1 is an input video signal. 401は映像信号S1をある閾値でスライスして2値信号S2を作る2値信号化回路である。 401 is a binary signal converting circuit to produce a slice to binary signal S2 at a certain threshold video signal S1. 402はサンプリングクロックS3をデータとし、 402 sampling clock S3 and data,
2値信号S2をクロックとして論理0のデータをサンプリングする0信号サンプリング回路で、403は論理1 The binary signal S2 at 0 signal sampling circuit for sampling the data of the logical 0 as a clock, 403 a logic 1
のデータをサンプリングする1信号サンプリング回路である。 1 signal sampling circuit for sampling the data. 404と405は各々0信号サンプリング回路4 404 and 405 are each 0 signal sampling circuit 4
02と1信号サンプリング信号回路403の出力を計数する計数器である。 02 and a counter for counting the output of the 1 signal sampling signal circuit 403. 406は計数器604と605の計数値を比較する比較器である。 406 is a comparator for comparing the count value of the counter 604 and 605. 407は比較器406の出力を積分する低周波通過フィルタ(LPF)である。 407 is a low-pass filter for integrating the output of the comparator 406 (LPF).
408はLPFからの出力電圧で発振周波数が変化するサンプリングクロックS3を出力する電圧制御発振器(VCO)である。 408 is a voltage controlled oscillator for outputting a sampling clock S3 for changing the oscillation frequency by the output voltage from the LPF (VCO). 【0013】図2に示すように、入力映像信号S1の2 [0013] As shown in FIG. 2, 2 of the input video signal S1
値化信号S2でサンプリングクロック信号S3をサンプリングすると、サンプリングクロックの位相を順次進めたときに、サンプリング点の値は論理1から0に変化し、サンプリングクロックの位相を順次遅らせたとくは、サンプル点の値は0から1に変化する。 When sampling the sampling clock signal S3 in binarized signal S2, when sequentially advancing the phase of the sampling clock, the value of the sampling points is changed from 0 to a logical 1, is sequentially delayed solve was the phase of the sampling clock, the sampling points the value changes from 0 to 1. 従って比較器406の出力が1信号サンプル度数を基準として0信号サンプル度数に比例した電圧が出力するようにしておきくと、その電圧がLPF407で積分されVCO40 Thus the to you listen to the voltage output of the comparator 406 is proportional to the 0 signal sample power based on the first signal sample frequency is outputted, the voltage is integrated over LPF407 VCO 40
8にかかる。 According to the 8. VCOの特性を印加電圧が大きくなる時発振周波数が増大するようにしておけば、最適な位相と周波数のサンプリングクロックが得られる。 If as the oscillation frequency increases when the characteristics of the VCO applied voltage increases, the sampling clock of the optimum phase and frequency. なおここではサンプリングクロックS3はデューティ50%を想定しているが、デューティ50%以外のときは一定位相の位相シフト手段を用いて、前記サンプル点から180度ずれた点をサンプリングクロックの位相点とすれば良い。 Although here the sampling clock S3 is assumed 50% duty, when the non-50% duty by using the phase shifting means of constant phase, the point shifted 180 degrees from the sample point and the phase point of the sampling clock it is sufficient.
この実施例では、位相だけでなく、周波数も自動的に調整されるサンプリングクロックの自動調整回路が得られる。 In this embodiment, not only the phase, frequency also automatically automatic adjustment circuit of the sampling clock to be adjusted is obtained. 【0014】 【発明の効果】アナログ映像信号を一定の周波数でサンプリングして表示する液晶ディスプレイ(LCD)やプラズマディスプレイ(PDP)などように、アナログ映像信号をクロックパルスでサンプリングする映像信号処理回路において、映像信号が周期的に変化する場合に最適な位相のクロックパルスを発生させるてめに、入力映像信号を2値信号に変えて、この2値信号をクロックとしてサンプリングクロックをデータとてサンプリングし得られるた結果の論理0の数と1の数の差が最小となるようにサンプリングクロックの位相を調整することで、 [0014] According to the present invention as a liquid crystal display for displaying by sampling the analog video signal at a constant frequency (LCD) or a plasma display panel (PDP), the video signal processing circuit for sampling an analog video signal by a clock pulse , in order to generate the clock pulses of the optimum phase when the video signal is changed periodically by changing the input video signal into a binary signal, the binary signal a sampling clock data and by sampling as the clock by the number and differences in the number of first logical 0 in the results obtained to adjust the phase of the sampling clock so as to minimize,
最適のサンプリングクロックの位相に自動的に設定できる。 It can be automatically set to the optimum sampling clock phase. 従って従来のように、表示画面で位相ずれが起こったあと手動で設定をしなおす必要がなく、つねに自動的に最適な位相のサンプリングクロックが得られる。 Thus as in the prior art, there is no need to re-a after manually setting the phase shift occurred in the display screen, always automatically sampling clock optimum phase is obtained.

【図面の簡単な説明】 【図1】第1の実施例の概略ブロック図である。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a schematic block diagram of a first embodiment. 【図2】本実施例の概要タイミング図である。 2 is a schematic timing diagram of this embodiment. 【図3】第2の実施例の概略ブロック図である。 Figure 3 is a schematic block diagram of a second embodiment. 【図4】第3の実施例の概要ブロック図である。 4 is a schematic block diagram of a third embodiment. 【図5】第4の実施例の概要ブロック図である。 Figure 5 is a schematic block diagram of a fourth embodiment. 【図6】従来の実施例の概要ブロック図である。 6 is a schematic block diagram of a conventional example. 【符号の説明】 S1 入力映像信号S2 入力映像信号の2値化信号S3 サンプリングクロック信号101 2値信号化回路102 0信号サンプリング回路103 1信号サンプリング回路104 計数器105 計数器106 比較器107 原クロック発振回路108 セレクタ204 CPU 407 低周波通過フィルタ(LPF) 408 電圧制御発振器(VCO) Binarization signal S3 sampling clock signal 101 binary signal converting circuit 102 0 signal sampling circuit 103 1 signal sampling circuit 104 counter 105 counter 106 comparator 107 original clock of the Reference Numerals] S1 input video signal S2 input video signal oscillation circuit 108 selector 204 CPU 407 low pass filter (LPF) 408 voltage-controlled oscillator (VCO)

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】 入力映像信号をクロックパルスでサンプリングする映像信号処理回路において、前記映像信号を2値信号に変える2値信号化手段と、位相又は周波数あるいはその両方を制御調整できるクロック信号発生手段と、前記2値化信号の変化点でクロック信号をサンプリ (57) In the video signal processing circuit for the Patent Claims 1 input video signal is sampled by the clock pulse, and the binary signal means for changing the video signal into a binary signal, phase or frequency or a sampling clock signal generating means for controlling adjustment of both the clock signal at the change point of the binary signal
    ングし、その遅れ度数及び進み度数を計数する計数手段と、その各計数値を比較する比較手段とを備え、該比較値が最小となるように前記クロック信号発生手段を制御して、前記アナログ映像信号に最適な位相のサンプリングクロックが得られるようにしてなるサンプリングクロック自動調整方法。 And ring, counting means for counting the delay power and proceeds frequency, and a comparing means for comparing the respective count values, and controls the clock signal generating means so that the comparison value is minimized, the analog sampling clock automatic adjustment method comprising as a sampling clock of the optimum phase to the video signal is obtained. 【請求項2】 入力映像信号を一定の振幅レベル以下で論理0,一定の振幅レベル以上で論理1を出力する2値信号化回路と、サンプリングクロックをデータとし前記2値信号をクロックとして前記サンプリングクロックの0信号をサンプリングする0信号サンプリング回路及び1信号をサンプリングする1信号サンプリング回路と、 Wherein input logic 0 video signal following a predetermined amplitude level, the sampling and binary signal converting circuit for outputting a logical 1 at above a certain amplitude level, the binary signal and the sampling clock and data as the clock 1 and a signal sampling circuit for sampling a 0 signal sampling circuit and a signal for sampling the 0 signal of the clock,
    前記0信号サンプリング回路の出力度数及び1信号サン Output power and 1 signal St of the 0 signal sampling circuit
    プリング回路の出力度数を各々計数する計数器と、前記各計数器の計数値を比較する比較器と、原クロック信号発振回路と、原クロック信号を複数個の異なる位相で出力する遅延回路と、その遅延回路の出力を前記比較器で選択し前記サンプリングクロック信号を出力するセレクタとを備え、前記セレクタの出力を0信号サンプリング A counter for each counting the output frequency of the pulling circuit, a comparator for comparing a count value of each counter, a delay circuit for output original clock signal oscillator and, the plurality of original clock signal different phases, a selector for outputting the sampling clock signal to select the output of the delay circuit in said comparator, an output of said selector 0 signal sampling
    度数と1信号サンプリング度数の差がほぼ零となるように前記遅延回路の出力を選択するようにしてなる請求項1記載のサンプリングクロック自動調整回路。 Counts and 1 signal difference sampling frequency is so as to select the output of the delay circuit so as to be substantially zero claim 1 sampling clock automatic adjustment circuit according. 【請求項3】 入力映像信号を一定の振幅レベル以下で論理0,一定の振幅レベル以上で論理1を出力する2値信号化回路と、サンプリングクロックをデータとし前記2値信号をクロックとして前記サンプリングクロックの0信号をサンプリングする0信号サンプリング回路及び1信号をサンプリングする1信号サンプリング回路と、 Wherein input logic 0 video signal following a predetermined amplitude level, the sampling and binary signal converting circuit for outputting a logical 1 at above a certain amplitude level, the binary signal and the sampling clock and data as the clock 1 and a signal sampling circuit for sampling a 0 signal sampling circuit and a signal for sampling the 0 signal of the clock,
    前記0信号サンプリング回路の出力度数及び1信号サン Output power and 1 signal St of the 0 signal sampling circuit
    プリング回路の出力度数とを入力して、その各々の度数の差に対応するセレクタ選択信号を出力するCPUと、 Enter the output power of the pulling circuit, a CPU for outputting a selector selection signal corresponding to the difference between the frequency of each,
    原クロック信号発振回路と、原クロック信号を複数個の異なる位相で出力する遅延回路と、その遅延回路の出力を前記CPUの出力で選択し前記サンプリングクロック信号を出力するセレクタとを備え、前記セレクタの出力を0信号サンプリング度数と1信号サンプリング度数の差がほぼ零となるように前記遅延回路の出力を選択するようにしてなる請求項1記載のサンプリングクロック自動調整回路。 With the original clock signal oscillating circuit, a delay circuit for output in the original clock signal a plurality of different phases, and a selector for outputting the sampling clock signal to select the output of the delay circuit by the output of said CPU, said selector sampling clock automatic adjustment circuit of way constituted claim 1, wherein the difference between the outputs 0 signal sampling frequency and a signal sampling frequency to select the output of the delay circuit so as to be substantially zero. 【請求項4】 入力映像信号を一定の振幅レベル以下で論理0,一定レベル以上で論理1を出力する2値信号化回路と、調整用クロックをデータとし前記2値信号をクロックとして前記調整用クロックの0信号をサンプリングする0信号サンプリング回路及び1信号をサンプリン 4. A logic 0 input video signal at a constant less amplitude level, for the adjustment and binary signal converting circuit for outputting a logical 1 at a certain level or higher, the binary signal to the adjustment clock and data as the clock sampling a 0 signal sampling circuit and a signal for sampling the 0 signal of the clock
    する1信号サンプリング回路と、前記0信号サンプリ Grayed 1 and the signal sampling circuit, the 0 signal sampling
    ング回路の出力及び1信号サンプリング回路の出力とを入力して、その各々の度数の差に対応する2種類のセレクタ選択信号を出力するCPUと、原クロック信号発振回路と、原クロック信号を複数個の異なる位相で出力する遅延回路と、その遅延回路の出力を前記CPUの一つの出力で選択し前記調整用クロック信号を出力する第一のセレクタと、前記CPUの他の出力で選択しサンプリングクロックを出力する第二のセレクタとを備え、前記セレクタの選択値を変化させたとき、0信号サンプリン Enter the outputs of and 1 signal sampling circuit ring circuit, a plurality a CPU for outputting two types of selector selection signal corresponding to the difference between the frequency of each, and the original clock signal oscillation circuit, the original clock signal a delay circuit which outputs in number of different phases, a first selector for outputting one of the adjustment clock signal selected by the output of said CPU the output of the delay circuit, select sampled at the other output of said CPU when a second selector for outputting a clock, changing the selected value of the selector, 0 signal sampling
    度数と1信号サンプリング度数の差が零を示す時には、その選択値を第二のセレクタの選択値として設定し、前記0信号サンプリング回路の出力度数と1信号 When the difference between the grayed power and 1 signal sampling frequency indicates zero then sets the selected value as the selected value of the second selector, the output power and the first signal Sa of the 0 signal sampling circuit
    ンプリング回路の出力の度数の差がランダムに変化するときは、得られた結果で第二のセレクタの設定値を変える事のないようにしてなる請求項1記載のサンプリングクロック自動調整回路。 When the difference of the frequency of the output of the sampling circuit is changed at random, the results obtained in the second made as no changing the setting value of the selector according to claim 1 sampling clock automatic adjustment circuit according. 【請求項5】 位相及び周波数が制御できるクロック信号発生手段として、電圧制御発振器を使用してなる請求項1記載のサンプリングクロック自動調整回路。 5. A phase and as the clock signal generating means whose frequency can be controlled, sampling clock automatic adjustment circuit according to claim 1 wherein formed by using a voltage controlled oscillator.
JP15833994A 1994-07-11 1994-07-11 Sampling clock automatic adjustment method and circuit Expired - Fee Related JP3389955B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15833994A JP3389955B2 (en) 1994-07-11 1994-07-11 Sampling clock automatic adjustment method and circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15833994A JP3389955B2 (en) 1994-07-11 1994-07-11 Sampling clock automatic adjustment method and circuit

Publications (2)

Publication Number Publication Date
JPH0822276A JPH0822276A (en) 1996-01-23
JP3389955B2 true JP3389955B2 (en) 2003-03-24

Family

ID=15669482

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15833994A Expired - Fee Related JP3389955B2 (en) 1994-07-11 1994-07-11 Sampling clock automatic adjustment method and circuit

Country Status (1)

Country Link
JP (1) JP3389955B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3481422B2 (en) * 1997-05-23 2003-12-22 シャープ株式会社 Digital recording and reproducing apparatus
WO1999042989A1 (en) * 1998-02-19 1999-08-26 Matsushita Electric Industrial Co., Ltd. Video signal processor

Also Published As

Publication number Publication date
JPH0822276A (en) 1996-01-23

Similar Documents

Publication Publication Date Title
EP0303494B1 (en) Clock signal generation system
EP0218406A2 (en) Sampling clock generation circuit
JP2942750B2 (en) Method and apparatus for clock recovery in a digital display device
EP0516379A2 (en) Digital voltage-controlled oscillators
US4769704A (en) Synchronization signal generator
US6329850B1 (en) Precision frequency and phase synthesis
US5781054A (en) Digital phase correcting apparatus
KR100307990B1 (en) Digital PLL Circuit and Clock Generation Method
EP0727877A2 (en) Fast frequency switching synthesizer
JP3747480B2 (en) frequency synthesizer
US5179438A (en) Pulse signal delay device, and pulse signal phase detector and clock generator using the device
CN1222857C (en) Circuit and method for producing internal clock signal
JP3613819B2 (en) Digital delay line
US5657089A (en) Video signal processing device for sampling TV signals to produce digital data with interval control
JP3169794B2 (en) Delay clock generation circuit
US4989223A (en) Serial clock generating circuit
US20050162552A1 (en) Flying-adder frequency synthesizer-based digital-controlled oscillator and video decoder including the same
JPH10153989A (en) Dot clock circuit
JPH07199891A (en) Display controller
WO1997005739A1 (en) Transition aligned video synchronization system
JPH1079905A (en) Method for adjusting picture size of digital display device and circuit therefor
JPH11163690A (en) Frequency multiplication circuit
JPH06314088A (en) Display controller
US7532250B2 (en) Clock generation apparatus
JPH1041812A (en) Pll circuit

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090117

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090117

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090117

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090117

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100117

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110117

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120117

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees