JP3345573B2

JP3345573B2 - 半導体回路装置

Info

Publication number: JP3345573B2
Application number: JP28634597A
Authority: JP
Inventors: 崇徳宇都宮; 秀彦立花
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-10-22
Filing date: 1997-10-20
Publication date: 2002-11-18
Anticipated expiration: 2017-10-20
Also published as: JPH10190439A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体回路装置に
係り、特に集積回路内において電位差の小さなロジック
から電位差の大きなロジックに信号を伝達するためのＣ
ＭＯＳによるレシオ回路に適用して好適な半導体回路装
置に関する。

【０００２】

【従来の技術】従来から、ＣＭＯＳ集積回路において用
いられるレシオ回路は、定電流発生回路と、入力レベル
の変化によってスイッチングを行うトランジスタとを用
いて、小さな入力レベルの変化に基づき出力レベルの制
御を行っていた。

【０００３】図６は、かかる従来の半導体回路装置の回
路図である。図において示すように、レシオ回路はバイ
アス回路ブロック５と出力回路ブロック６を直列接続し
た構成を有している。

【０００４】バイアス回路ブロック５は、Ｐチャンネル
トランジスタ１と、Ｎチャンネルトランジスタ２の直列
接続によるＣＭＯＳ構造を有し、トランジスタ１、２の
各ドレインは共通接続され、ノード９に導出される。

【０００５】更に、トランジスタ１のソースには高電位
電源７からＶＤＤが供給され、ゲートにはバイアス入力
端子１１が接続される。一方、トランジスタ２のゲート
には、そのドレインが接続され、ソースには低電位電源
８のＧＮＤが接続される。

【０００６】バイアス入力端子１１には入力バイアスＩ
ＮＢＩＡＳが与えられる。出力回路ブロック６は、Ｐチ
ャンネルトランジスタ３と、Ｎチャンネルトランジスタ
４の直列接続によるＣＭＯＳ構造を有し、トランジスタ
３、４の各ドレインは共通接続され、出力端子１２に導
出される。

【０００７】更に、トランジスタ３のソースには高電位
電源７からＶＤＤが供給され、ゲートには、入力端子１
０が接続される。一方、トランジスタ４のソースには低
電位電源８のＧＮＤが接続され、ゲートには、トランジ
スタ１、２の共通接続されるドレインから導出されたノ
ード９が接続される。

【０００８】なお、入力端子１０には入力信号ＩＮが入
力され、出力端子１２からは出力信号ＯＵＴが出力され
る。以上述べたような構成において、入力バイアスＩＮ
ＢＩＡＳとしては、トランジスタ１のスレシュホールド
電圧をＶｔｈＰ１とした場合に、ＶＤＤ−ＶｔｈＰ１＞Ｖ１（１）となるような電圧Ｖ１を常に供給するようにする。

【０００９】その結果、トランジスタ１にはバイアス電
流ＩＢ１が流れ、その結果、トランジスタ２は飽和状態
となり、常にオン状態を続ける。ノード９の電圧ＶＢＩ
ＡＳ１は、トランジスタ１とトランジスタ２のオン抵抗
比によって決定される。その結果、電圧ＶＢＩＡＳ１は
常に一定の電圧に保持されることになる。

【００１０】ノード９からの電圧ＶＢＩＡＳ１は、出力
回路ブロック６のトランジスタ４のゲートに供給される
が、この電圧は一定であり、したがって、トランジスタ
４のオン抵抗は一定となる。なお、入力端子１０に入力
信号ＩＮを供給する場合、入力信号電圧ＶＩＮの変動範
囲を、ＶＤＤ≧ＶＩＮ≧Ｖ１（２）とする。

【００１１】その結果、入力信号電圧ＶＩＮがＶ１の場
合、トランジスタ３はオンして、ＶＤＤから出力電流Ｉ
Ｏ１が流れ、出力端子１２の出力信号ＯＵＴはＶＤＤと
なる。一方、入力信号電圧ＶＩＮがＶＤＤの時、トラン
ジスタ３はオフして、出力端子１２の出力信号ＯＵＴ
は、トランジスタ４を介してＧＮＤレベルとなる。つま
り、ノード９の電圧ＶＢＩＡＳ１が一定であるため、ト
ランジスタ２は定電流源として機能する。

【００１２】以上述べたような動作を、図７の入出力波
形図に示す。図において、（Ａ）は入力信号電圧ＶＩＮ
の波形、（Ｂ）は電圧ＶＢＩＡＳ１の波形、（Ｃ）は出
力信号ＯＵＴの波形をそれぞれ示すものである。

【００１３】

【発明が解決しようとする課題】従来の半導体回路装置
は、以上のように構成されているので、図７（Ｃ）から
も明らかなように、出力波形をみると、ＧＮＤからＶＤ
Ｄに至る立ち上がりの遅延時間に比較して、ＶＤＤから
ＧＮＤに至る立ち下がりの遅延時間の方が大きくなって
いる。つまり、出力回路ブロック６のトランジスタ４は
常にオンしており、ＶＤＤ出力時は、トランジスタ３の
オンにより、トランジスタ４の電流能力がトランジスタ
３の電流能力を上回るために、速やかにＶＤＤに達する
ことができる。これに対して、ＧＮＤ出力時には、トラ
ンジスタ３のオフにより、出力端子１２側の負荷容量
を、比較的オン抵抗の大きなトランジスタ４によりディ
スチャージするため、ＧＮＤに至る遅延時間が大きくな
ってしまう。

【００１４】つまり、従来の構成においては、ひとつに
は、回路の遅延時間が大きいという問題点がある。更
に、バイアス回路ブロック５および出力回路ブロック６
の消費電流を、図８に示す。同図において、（Ａ）はＶ
ＤＤから供給されるバイアス電流ＩＢ１、（Ｂ）はトラ
ンジスタ３に流れる出力電流ＩＯ１である。

【００１５】同図からも明らかなように、バイアス回路
ブロック５においては、トランジスタ１、２は共にオン
しているので、バイアス電流ＩＢ１は、入力信号ＩＮに
関係なく、常に一定となる。これに対して、トランジス
タ４は、ノード９の電圧ＶＢＩＡＳ１が一定であるた
め、常にオンしており、定電流源として機能するため、
この部分の電流は一定である。これに対して、トランジ
スタ３は、入力信号ＩＮに応じてオン、オフする。そし
て、入力信号ＩＮがＶＤＤの場合、トランジスタ３はオ
フしているため、出力回路ブロック６に貫通電流は流れ
ないが、入力信号ＩＮが電圧Ｖ１の場合、トランジスタ
３はオンして、出力電流ＩＯ１が流れる。

【００１６】つまり、従来の構成においては、更に、ト
ランジスタ３とトランジスタ４に流れる貫通電流によ
り、消費電力が多いという問題点がある。本発明は、上
記のような従来技術の問題点を解消し、バイアス回路と
レシオ回路の両方の消費電流を抑制し、結果として全体
の消費電流を削減すると共に、入力信号に対する出力信
号の遅延を低減することを可能とした半導体回路装置を
得ることを目的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、一端が第１の電源に接続され、ゲートが
一定の電圧を与えるバイアス入力端に接続されている、
第１のトランジスタと、前記第１のトランジスタの他端
と第２の電源との間に接続された抵抗手段と、前記抵抗
手段と前記第２の電源との間に挿入接続されるスイッチ
ングトランジスタと、一端が前記第１の電源に接続さ
れ、ゲートが入力信号端に接続された第２のトランジス
タと、前記第１のトランジスタの前記他端からバイアス
電圧がゲートに入力され、前記第２のトランジスタの他
端と前記第２の電源との間に接続された、第３のトラン
ジスタと、前記第２のトランジスタの他端としての出力
信号を導出する出力端から前記スイッチングトランジス
タのゲートに制御信号を与えるフィードバック回路と、
を備える半導体回路装置を提供するものである。

【００１８】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を説明する。実施例１．図１は、本発明の実施例１の半導体回路装置
の回路図である。

【００１９】図１において示すように、図１が図６と異
なる点はトランジスタ１３を設けた点にある。即ち、ト
ランジスタ２のソースには、Ｎチャンネルトランジスタ
１３のドレインが接続され、トランジスタ１３のソース
が低電位電源８のＧＮＤに接続される。更に、トランジ
スタ１３のゲートがトランジスタ３、４の共通接続され
るドレインに接続される。ここで、トランジスタ１３は
スイッチングトランジスタとして機能する。これ以外の
構成は図６と同等であるため、同一の要素に同一の符号
を付して、説明を省略する。

【００２０】以上述べたような構成において、次に、そ
の動作を図２の入出力波形図にしたがって説明する。図
２において、（Ａ）は入力信号電圧ＶＩＮの波形、
（Ｂ）は電圧ＶＢＩＡＳ１の波形、（Ｃ）は出力信号Ｏ
ＵＴの波形をそれぞれ示すものである。

【００２１】さて、バイアス入力端子１１には、入力バ
イアスＩＮＢＩＡＳとしてＶ１が与えられ、入力端子１
０には、入力信号ＩＮとして、式（２）に示した範囲で
変動する入力信号電圧ＶＩＮが与えられるものとする。

【００２２】今、出力端子１２に入力バイアスＩＮＢＩ
ＡＳとしてＶ１を与えた場合、トランジスタ２、１３が
共にオンしていると仮定した場合、トランジスタ１にバ
イアス電流ＩＢ１が流れ、トランジスタ１、２、１３の
ｇｍ比により、ノード９には電圧ＶＢＩＡＳ１として、
電圧Ｖ１が現れる。

【００２３】この電圧ＶＢＩＡＳ１は、トランジスタ４
のゲートに与えられ、トランジスタ４を定電流源として
作用させる。今、入力端子１０に与えられている入力信
号ＩＮの入力信号電圧ＶＩＮをＶ１とすると、トランジ
スタ３がオンして出力電流ＩＯ１が流れ、出力端子１２
の出力信号ＯＵＴはＶＤＤレベルにある。このＶＤＤは
トランジスタ１３のゲートに与えられているため、トラ
ンジスタ１３がオンしており、トランジスタ１に流れる
バイアス電流ＩＢ１はトランジスタ２、１３を介して流
れ、ノード９には電圧ＶＢＩＡＳ１が現れ、トランジス
タ４を定電流源として駆動する。この状態は、図６に示
した従来の動作状態と同様である。

【００２４】さて、この状態から、入力端子１０に与え
られている入力信号ＩＮの入力信号電圧ＶＩＮを電圧Ｖ
１から電圧ＶＤＤに変化させるものとする。この場合、
まずトランジスタ３がオフする。その結果、出力端子１
２の出力信号ＯＵＴはトランジスタ４の定電流に引っ張
られて、ＧＮＤレベルに向かって引っ張られる。その結
果、トランジスタ１３のオン抵抗が増加し、結果として
ノード９の電圧ＶＢＩＡＳ１が上昇する。この電位上昇
によりトランジスタ４のＩＤＳが減少し、出力信号ＯＵ
ＴはＧＮＤに向かって益々ドライブされる。出力端子１
２の電圧がＧＮＤに近づくにしたがってトランジスタ１
３のオン抵抗が益々増加するため、ノード９の電圧がＶ
ＤＤに向かって上昇し、トランジスタ４のオン抵抗を下
げるため、出力端子１２の出力信号ＯＵＴレベルは急速
にＧＮＤレベルに向かって引っ張られ、トランジスタ１
３が十分なオフ状態となり、併せてトランジスタ４が十
分にオンした状態で安定する。

【００２５】上記のようなループにより、出力端子１２
のＶＤＤレベルからＧＮＤレベルまでの遷移遅延時間
は、従来に比較して大幅に低減する。この状態では、ト
ランジスタ１３が十分にオンしているため、トランジス
タ１には電流が流れず、バイアス回路ブロック５の消費
電流はほぼなくなる。

【００２６】また図６で示された従来の回路と、図１に
示された本発明の回路の動作の比較は、図２と図７を比
較することにより理解できる。すなわち図６で示された
従来の回路の出力信号のフェードアウト時間は約３０ｎ
ｓであるのに対し、図１に示された本発明の回路では僅
か１４ｎｓである。よって、図１に示された回路を用い
ることによって、フェードアウト時間を減少させること
ができる。

【００２７】図３はバイアス回路ブロック５および出力
回路ブロック６の消費電流を示しており、同図におい
て、（Ａ）はＶＤＤからバイアス回路ブロック５に供給
されるバイアス電流ＩＢ１、（Ｂ）はトランジスタ３に
流れる出力電流ＩＯ１、（Ｃ）は出力信号ＯＵＴの信号
波形である。

【００２８】次に、入力端子１０の入力信号ＩＮの入力
信号電圧ＶＩＮをＶＤＤからＶ１に変化させた場合、ト
ランジスタ３がオンして、出力電流ＩＯ１が流れ始め
る。この時点で、ノード９の電圧ＶＢＩＡＳ１は、トラ
ンジスタ１３がオフしているため、ほぼＶＤＤレベルに
あるが、トランジスタ３と４のｇｍ比により、出力端子
１２はＶＤＤに向かって上昇を始める。なお、初期にお
いて、トランジスタ３の電流は、一時的にトランジスタ
３から４に貫通電流として流れるが、直ちに出力端子１
２の出力信号ＯＵＴレベルが上昇し、トランジスタ１３
をオンさせ、そのオン抵抗は急激に減少させる。その結
果、トランジスタ１からのバイアス電流ＩＢ１がトラン
ジスタ２、１３に流れ始め、ノード９の電圧ＶＢＩＡＳ
１を下げて、トランジスタ４の駆動力を急速に低下させ
る。その結果、出力端子１２の出力信号ＯＵＴは、ＶＤ
Ｄに安定する。

【００２９】以上述べたように、入力端子１０に与えら
れる入力信号ＩＮのレベルが、Ｖ１レベルからＶＤＤレ
ベルに変化した場合、トランジスタ３がオフして、出力
端子１２のレベルがトランジスタ４によりＧＮＤに向か
って引っ張られるが、同時に、出力端子１２のレベルを
ゲートに与えられているトランジスタ１３がオフして、
ノード９の電圧ＶＢＩＡＳ１がＶＤＤレベルまで引き上
げられるので、トランジスタ４の駆動能力が高まり、出
力端子１２の負荷容量が、駆動能力を高められたトラン
ジスタ４によってディスチャージされ、出力端子１２の
ＶＤＤからＧＮＤに向かっての立ち下がり遅延時間が短
縮されることになる。

【００３０】なお、トランジスタ１３がオフしている時
には、トランジスタ１からトランジスタ２には、貫通電
流が流れないため、回路全体の消費電流を低減すること
ができる。例えば、図１で示した回路の電流消費量を示
す図３と、図６で示した回路の電流消費量を示す図８と
を比較すると、本発明による回路により、電流消費量が
減少していることが分かる。すなわち、図１に示した回
路では、出力がＬの場合、電流消費量は０．０μＡ、出
力がＨの場合電流消費量は１０６．８μＡであり、平均
の電流消費量は５３．４μＡであるのに対し、図６に示
した回路では、出力がＬの場合、電流消費量は８６．９
μＡ、出力がＨの場合、電流消費量は８２．２μＡであ
り、平均の電流消費量は８４．６μＡである。尚、この
平均の電流消費量は、デュティー比が５０％の場合であ
る。実施例２．図４は、本発明の実施例２の半導体回路装置
の回路図である。図４の構成が、図１の構成と異なる点
は、トランジスタ１と２の間にスイッチング用のｎ型ト
ランジスタ１４を配置したことである。本実施例の場
合、基本的な動作は、図１の構成と同様である。

【００３１】すなわち図１に示した回路と、図４に示し
た回路の詳細な差異は、（１）トランジスタ１のドレイ
ンがトランジスタ１４のドレインに接続されている点
（このトランジスタのゲートには出力信号１２と同電位
である。）、（２）トランジスタ１４の他のドレイン
（ソース）がトランジスタ２のドレイン及びゲートに接
続されている点、（３）トランジスタ２のソースが接地
されている点である。

【００３２】図９の夫々の図は、図４で示した回路の各
点における電圧波形であり、（Ａ）は入力信号ＶＩＮの
電圧波形、（Ｂ）はＶＢＩＡＳ１の電圧波形、（Ｃ）は
出力信号ＯＵＴの電圧波形である。

【００３３】図１０はバイアス回路ブロック５と出力回
路ブロック６の電流消費量を示す波形であり、（Ａ）は
ＶＤＤからバイアス回路ブロック５に供給されるバイア
ス電流ＩＢ１の電流波形、（Ｂ）はトランジスタ３に流
れる出力電流ＩＯ１の電流波形であり、（Ｃ）は出力信
号ＯＵＴの電流波形である。

【００３４】図１に示した回路において、バイアス入力
１１には入力バイアス（ＩＮＢＩＡＳ）としてＶ１を
供給され、入力１０には入力信号ＩＮとしてＶＩＮが供
給される。尚、入力信号ＩＮは式２で示した範囲で変化
する。出力１２が入力バイアスＩＮＢＩＡＳとしてＶ１
を受けたとき、トランジスタ２及び１４はオンし、バイ
アス電流ＩＢ１がトランジスタ１に流れ、電圧Ｖ１がＶ
ＢＩＡＳとしてトランジスタ１、２、１４との関係でノ
ード９に現れる。

【００３５】この電圧ＶＢＩＡＳがトランジスタ４のゲ
ートに入力され、、トランジスタ４は定電流源として用
いられる。Ｖ１の値が、入力電圧Ｖ１と等しい場合（入
力１０に供給される。）、トランジスタ３はオンし、出
力電流１０１が流れ、出力端子１２の出力信号ＯＵＴは
Ｖｐｐに達する。尚、このＶｐｐはトランジスタ１４の
ゲートの入力信号となる。従ってトランジスタ１４はオ
ンし、バイアス電流ＩＢ１がトランジスタ１、１４、４
を流れる。ノード９には電圧ＶＢＩＡＳ１が現れ、従っ
てトランジスタ４は定電流源として機能する。

【００３６】次に、入力１０における入力電圧ＩＮがＶ
１からＶｐｐに変化する。トランジスタ３がオフし、出
力１２が定電流源として機能するトランジスタ４の働き
によって、接地レベルに引っ張られ、トランジスタ１４
のオン抵抗が増加する。トランジスタ２のゲート電圧
は、トランジスタ１、２、１４のｇｍ比によって、トラ
ンジスタ１４のオン抵抗の増加と共に、トランジスタ２
のオン抵抗を増加させる。この結果、ノード９における
ＶＢＩＡＳが増加する。この電圧が増加することによっ
て、出力信号が接地レベルに向かって減少する。出力１
２の電圧が接地レベルに近づくに従って、トランジスタ
２、１４のオン抵抗が増加し、出力電圧は急速に接地レ
ベルに引っ張られる。最終的にトランジスタ１４はオフ
し、トランジスタ４はオンし、トランジスタ４、１４は
安定する。実施例３．図５は、本発明の実施例３の半導体回路装置
の回路図である。

【００３７】図５の構成が、図１の構成と異なる点は、
トランジスタ１４を抵抗１５に置き換えたことである。
本実施例の場合も、基本的な動作は、図１の構成と同様
である。

【００３８】続いて、上記の各実施例をＬＣＤ(Liquid
Crystal Display)のＹドライバに用いた場合の実施例に
ついて説明する。図１１は、このＬＣＤのＹドライバを
示すブロック図である。このＹドライバは以下の５つの
ブロックより構成される。クロック信号等の外部信号を
取り込む入力回路、入力回路からの信号を伝達するシフ
トレジスタ／制御回路、シフトレジスタ／制御回路から
のデータを出力する出力バッファ、入力回路とシフトレ
ジスタ／制御回路との間の信号の伝達を行なうレシオ回
路、シフトレジスタ／制御回路と出力バッファとの間の
信号を伝達するレベルシフタとを有する。

【００３９】ここで図１１に示したＬＣＤのＹドライバ
ではレシオ回路が合計７つ用いられている。このレシオ
回路に上記で示した本発明のレシオ回路を用いることに
より、消費電流を大幅に減少させることが可能となる。
例えば図１で示した回路を用いることにより、デュティ
ー比が５０％の場合では、レシオ回路１つにつき従来の
回路と比較して、３１．２μＡの電流を低減させること
ができるので、１チップあたりでは３１．２μＡの７倍
の２１８．４μＡの電流を低下させることができる。
尚、出力がＬレベルとなるようなデュティー比の場合で
は、この電流の減少の効果をさらに拡大させることがで
きる。

【００４０】以上の各実施例によれば、レシオ回路を構
成するバイアス回路の貫通電流を、レシオ回路がＧＮＤ
出力の場合に、スイッチングトランジスタにより遮断す
るため、レシオ回路全体の消費電流を抑制することがで
きる。例えば、デューティ比が１／２の信号に本回路構
成を適用することにより、消費電流を略５０％削減でき
る。この削減率は、ＧＮＤ出力の割合が大きければ大き
いほど増大させることができる。

【００４１】また、従来のレシオ回路に比較して、ＶＤ
ＤレベルからＧＮＤレベルへの遷移時間が短くなり、立
ち上がりと立ち下がりの遅延時間の差を低減することが
できる。

【００４２】また、本発明の場合、レシオ回路自体の回
路のチップサイズは、多少大きくなるが、出力の遅延が
小さくできることから、次段のバッファのディメンジョ
ンを小さくすることができるので、システム全体として
は、チップサイズの縮小化に貢献できる。

【００４３】なお、上記実施例は、いずれもＰチャンネ
ルトランジスタを実質的なスイッチングとして用いた構
成を例示したが、Ｎチャンネルをスイッチングトランジ
スタとした構成にも適用できる。この場合、出力がＧＮ
ＤレベルからＶＤＤレベルに遷移する場合の遅延時間の
短縮に寄与することになり、消費電流低減もＶＤＤ出力
時に低減可能となる。

【００４４】

【発明の効果】以上述べたように、本発明の半導体回路
装置は、バイアス回路のバイアス電圧を、最終出力レベ
ルの状態に応じて変化させ、出力回路の駆動能力を制御
するように構成したので、出力電圧の変化時の立ち上が
りと立ち下がりの各遅延時間の差を低減し、合わせて消
費電流の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施例１の半導体回路装置の回路図。

【図２】図１の構成の動作を説明するための入出力電圧
波形図。

【図３】図１の構成の動作を説明するための消費電流の
波形図。

【図４】本発明の実施例２の半導体回路装置の回路図。

【図５】本発明の実施例３の半導体回路装置の回路図。

【図６】従来の半導体回路装置の回路図。

【図７】図６の構成の動作を説明するための入出力電圧
波形図。

【図８】図６の構成の動作を説明するための消費電流の
波形図。

【図９】図４の構成の動作を説明するための入出力電圧
波形図。

【図１０】図４の構成の動作を説明するための消費電流
の波形図。

【図１１】本発明のレシオ回路をＬＣＤのＹドライバに
用いた場合の回路ブロック図。

【符号の説明】

１、２、３、４、１３、１４トランジスタ５バイアス回路ブロック６出力回路ブロック７高電位電源８低電位電源９ノード１０入力端子１１バイアス入力端子１２出力端子１５抵抗

───────────────────────────────────────────────────── フロントページの続き (72)発明者立花秀彦神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内 (56)参考文献特開平６−290595（ＪＰ，Ａ) 特開平６−164360（ＪＰ，Ａ) 特開平４−236516（ＪＰ，Ａ) 特開平５−145401（ＪＰ，Ａ) 特開平１−194511（ＪＰ，Ａ) 特開平２−151117（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/00

Claims

(57)【特許請求の範囲】

【請求項１】一端が第１の電源に接続され、ゲートが一
定の電圧を与えるバイアス入力端に接続されている、第
１のトランジスタと、前記第１のトランジスタの他端と第２の電源との間に接
続された抵抗手段と、前記抵抗手段と前記第２の電源との間に挿入接続される
スイッチングトランジスタと、一端が前記第１の電源に接続され、ゲートが入力信号端
に接続された第２のトランジスタと、前記第１のトランジスタの前記他端からバイアス電圧が
ゲートに入力され、前記第２のトランジスタの他端と前
記第２の電源との間に接続された、第３のトランジスタ
と、前記第２のトランジスタの他端としての出力信号を導出
する出力端から前記スイッチングトランジスタのゲート
に制御信号を与えるフィードバック回路と、を備えることを特徴とする半導体回路装置。
【請求項２】前記第１のトランジスタの前記他端と前記
第２の電源との間に、前記スイッチングトランジスタと
前記抵抗手段がこの順序に接続されている請求項１の半
導体回路装置。
【請求項３】前記抵抗手段が、ゲートとドレインを接続
されたトランジスタにより構成される、請求項１又は２
の半導体回路装置。
【請求項４】前記第１の電源が高電位電源であり、前記
第２の電源が低電位電源であり、前記第１のトランジス
タと前記第２のトランジスタがＰチャンネルトランジス
タであり、前記スイッチングトランジスタと第３のトラ
ンジスタがＮチャンネルトランジスタである、請求項１
乃至３の１つの半導体回路装置。
【請求項５】第２の電源と第１の電源の間に直列に接続
された第１のＮｃｈトランジスタ、第２のＮｃｈトラン
ジスタ及び第１のＰｃｈトランジスタと、前記第２の電
源と前記第１の電源との間に直列に接続された第３のＮ
ｃｈトランジスタ及び第２のＰｃｈトランジスタを備
え、前記第１のＮｃｈトランジスタのソースは前記第１の電
源に接続され、前記第１のＮｃｈトランジスタのドレイ
ンは前記第２のＮｃｈトランジスタのソースに接続さ
れ、前記第２のＮｃｈトランジスタのドレインは前記第
１のＰｃｈトランジスタのドレインに接続され、前記第
１のＰｃｈトランジスタのソースは前記第２の電源に接
続されており、前記第１のＰｃｈトランジスタのドレインは、前記第２
のＮｃｈトランジスタのゲートと、前記第３のＮｃｈト
ランジスタのゲートに入力され、前記第３のＮｃｈトラ
ンジスタのソースは、前記第１の電源に接続され、前記第３のＮｃｈトランジスタのドレインは、前記第１
のＮｃｈトランジスタのゲートと、前記第２のＰｃｈト
ランジスタのドレインに接続され、前記第２のＰｃｈト
ランジスタのソースは、前記第２の電源に接続され、前記第１のＰｃｈトランジスタのゲートには第１の入力
信号が加えられ、前記第２のＰｃｈトランジスタのゲー
トには第２の入力信号が加えられる半導体回路装置。
【請求項６】前記第２のＰｃｈトランジスタのドレイン
にかえて、前記第１のＮｃｈトランジスタのドレインを
第１のＮｃｈトランジスタのゲートに入力し、前記第１
のＰｃｈトランジスタのドレインにかえて、前記第３の
Ｎｃｈトランジスタのドレインを第２のＮｃｈトランジ
スタのゲートに入力する、請求項５の半導体回路装置。
【請求項７】前記第２のＮｃｈトランジスタにかえて抵
抗素子を用いる請求項５又は６の半導体回路装置。
【請求項８】前記第１のＮｃｈトランジスタにかえて抵
抗素子を用いる請求項５乃至７の１つの半導体回路装
置。
【請求項９】一端が第一電圧源に接続され、ゲートがバ
イアス入力端子に接続され、定電圧が供給される第一ト
ランジスタと、前記第一トランジスタの他端に接続された第二トランジ
スタと、第二電圧源と前記第二トランジスタとに接続された第三
トランジスタと、一端が前記第一電力源に接続され、ゲートが入力信号端
に接続された第四トランジスタと、前記第四トランジスタの他端と前記第二電力源との間に
接続され、ゲートに前記第一トランジスタの他端からバ
イアス電圧が供給される第五トランジスタとを有し、前記第一トランジスタのドレインから前記第五トランジ
スタのゲートに電圧が供給され、前記第四トランジスタ
のドレインから前記第三トランジスタのゲートにスイッ
チング信号が供給され、出力端子は前記第四トランジス
タの他端と前記第三トランジスタのゲートに接続され、
出力信号を出力することを特徴とする半導体回路装置。
【請求項１０】前記第二、第三トランジスタは連続して
前記第一トランジスタの他端と第二電力源との間に接続
されることを特徴とする請求項９記載の半導体回路装
置。
【請求項１１】前記第二トランジスタのゲートとドレイ
ンとは接続されていることを特徴とする請求項９記載の
半導体回路装置。
【請求項１２】前記第一電力源は高電位電力源であり、
前記第二電力源は低電位電力源であり、前記第一、第四
トランジスタはｐチャネル型トランジスタであり、前記
第三、第五トランジスタはｎチャネル型トランジスタで
あることを特徴とする請求項９記載の半導体回路装置。