JP3344181B2 - The liquid crystal display device - Google Patents

The liquid crystal display device

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JP3344181B2 JP23229095A JP23229095A JP3344181B2 JP 3344181 B2 JP3344181 B2 JP 3344181B2 JP 23229095 A JP23229095 A JP 23229095A JP 23229095 A JP23229095 A JP 23229095A JP 3344181 B2 JP3344181 B2 JP 3344181B2
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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、液晶層を介して重ね合わせた2枚の透明絶縁基板の一方の基板上に、駆動用I The present invention relates, one on the substrate of the two transparent insulating substrates superimposed through the liquid crystal layer, the drive I
Cを直接搭載したフリップチップ方式の液晶表示素子を有する液晶表示装置に関する。 A liquid crystal display device having a liquid crystal display device of the flip chip method equipped with C directly.

【0002】 [0002]

【従来の技術】例えばアクティブ・マトリクス方式の液晶表示装置の液晶表示素子(すなわち、液晶表示パネル)では、液晶層を介して互いに対向配置されるガラス等からなる2枚の透明絶縁基板のうち、その一方のガラス基板の液晶層側の面に、そのx方向に延在し、y方向に並設されるゲート線群と、このゲート線群と絶縁されてy方向に延在し、x方向に並設されるドレイン線群とが形成されている。 The liquid crystal display device of a liquid crystal display device of the Related Art For example an active matrix type (i.e., the liquid crystal display panel), the one of two transparent insulating substrate made of glass or the like which are arranged to face each other via the liquid crystal layer, on the surface of the liquid crystal layer side of the glass substrate while extending in the x-direction, the gate line group are arranged in parallel in the y direction, extend in the y-direction is insulated from the gate line group, x-direction is formed with a drain line group are arranged in parallel in the.

【0003】これらのゲート線群とドレイン線群とで囲まれた各領域がそれぞれ画素領域となり、この画素領域にスイッチング素子として例えば薄膜トランジスタ(T [0003] Each area surrounded by these gate lines and the drain line group is respectively pixel regions, for example, a thin-film transistor as a switching element to the pixel region (T
FT)と透明画素電極とが形成されている。 FT) and the transparent pixel electrode is formed.

【0004】ゲート線に走査信号が供給されることにより、薄膜トランジスタがオンされ、このオンされた薄膜トランジスタを介してドレイン線からの映像信号が画素電極に供給される。 [0004] By scanning signal to the gate line is supplied, the thin film transistor is turned on, the video signal from the drain line via the turned-on thin film transistor is supplied to the pixel electrode.

【0005】なお、ドレイン線群の各ドレイン線はもちろんのこと、ゲート線群の各ゲート線においても、それぞれ透明絶縁基板の周辺にまで延在されて外部端子を構成し、この外部端子にそれぞれ接続されて映像駆動回路、ゲート走査駆動回路、すなわち、これらを構成する複数個の駆動用IC(半導体集積回路)が該透明絶縁基板の周辺に外付けされるようになっている。 [0005] Incidentally, of course each drain line of the drain line group, in each gate line of the gate line group, is extended up to the periphery of the respective transparent insulating substrate constitute the external terminals, respectively to the external terminal connected to the video drive circuit, the gate scanning drive circuit, i.e., a plurality of drive IC constituting these (semiconductor integrated circuit) is adapted to be externally attached to the periphery of the transparent insulating substrate. つまり、これらの各駆動用ICを搭載したテープキャリアパッケージ(TCP)を基板の周辺に複数個外付けする。 In other words, these tape carrier package mounted with the drive IC of the (TCP) is attached plurality outside the periphery of the substrate.

【0006】しかし、このように透明絶縁基板は、その周辺に駆動用ICが搭載されたTCPが外付けされる構成となっているので、これらの回路によって、透明絶縁基板のゲート線群とドレイン線群との交差領域によって構成される表示領域の輪郭と、該透明絶縁基板の外枠の輪郭との間の領域(通常、額縁と称している)の占める面積が大きくなってしまい、液晶表示モジュールの外形寸法を小さくしたいという要望に反する。 However, such transparent insulating substrate, so has a configuration in which TCP on which a driving IC is mounted on the periphery thereof are external, by these circuits, the gate lines and the drain of the transparent insulating substrate the contour of the display area formed by the intersection area between the lines, the region between the outline of the outer frame of the transparent insulating substrate (usually referred to as a frame) area occupied by the becomes large, the liquid crystal display contrary to the desire to reduce the outer dimensions of the module.

【0007】それゆえ、このような問題を少しでも解消するために、すなわち、液晶表示素子の高密度化と液晶表示モジュールの外形をできる限り縮小したいとの要求から、TCP部品を使用せず、映像駆動用ICおよびゲート走査駆動用ICを透明絶縁基板上に直接搭載する構成が提案された。 [0007] Therefore, in order to solve such a problem at all, i.e., the demands for reduced as much as possible the profile of density and liquid crystal display modules of liquid crystal display devices, without the use of TCP component, configured to be mounted directly to the video driver IC and the gate scan driving IC transparent insulating substrate has been proposed. このような実装方式をフリップチップ方式、あるいはチップ・オン・ガラス(COG)方式という。 Such a mounting method flip-chip method, or chip on glass (COG) that method.

【0008】本発明は、このフリップチップ方式の実装方法に適用できるものである。 [0008] The present invention is applicable to implement this flip-chip method.

【0009】ところで、従来のフリップチップ方式の接続構造では、駆動用ICの下面には、バンプ(突起電極)BUMPが形成されており、透明絶縁基板上の入力端子IP及び出力端子OPに、例えば、異方性導電膜A [0009] In the connection structure of a conventional flip-chip method, the lower surface of the drive IC, bumps are (protruding electrodes) BUMP is formed, the input terminal IP and an output terminal OP of the transparent insulating substrate, for example, , an anisotropic conductive film A
CF2を介して電気的に接続される。 It is electrically connected via the CF2. つまり、異方性導電膜ACF内の導電性粒子が、バンプBUMPと端子パターンIP、OPとの間で押しつぶされた状態、または、バンプBUMPになかばめり込む状態となり、電気的に接続が可能となる。 That is, the conductive particles of the anisotropic conductive film ACF is, bumps BUMP and the terminal pattern IP, the state was crushed between the OP or becomes a state sinks mid bump BUMP, in an electrically connectable . また、異方性導電膜のかわりに、光あるいは紫外線により硬化する樹脂を使用し、直接バンプBUMPと端子パターンを電気接続する方法もある。 Further, in place of the anisotropic conductive film, using a resin curable by light or ultraviolet, a method of electrically connecting directly bumps BUMP and terminal patterns.

【0010】さらに、入力端子IPにつながる入力配線パターンTdに、外部からの信号を供給するために、例えば、周辺回路基板としてフレキシブル基板(FPC) Furthermore, the input wiring pattern Td connected to the input terminal IP, in order to supply an external signal, for example, a flexible substrate as the peripheral circuit board (FPC)
を使用し、FPC上の配線パターン(通常は銅パターン上に金メッキされている)と入力配線パターンTdとを異方性導電膜ACF1を用いて、電気的に接続する。 Use the wiring pattern on the FPC (which is usually gold plated on the copper pattern) and the input wiring pattern Td and by using an anisotropic conductive film ACF1, electrically connected.

【0011】 [0011]

【発明が解決しようとする課題】前記周辺回路基板と透明基板上に搭載される駆動用ICとの間の入力配線部T [SUMMARY OF THE INVENTION The input wiring portion T between the driving IC is mounted on the peripheral circuit substrate and the transparent substrate
dの配線抵抗を低減することは、この部分での入力信号及び入力電源電圧の電圧降下を防止し、液晶表示装置において、良好な表示品質を得る上で重要な課題である。 Reducing the wiring resistance of the d prevents the voltage drop of the input signal and the input supply voltage at this portion, in the liquid crystal display device is an important issue in order to obtain a good display quality.

【0012】なお、このような問題に対する解決手段が記載された文献としては、特開平7−92479号公報が挙げられる。 [0012] Note that as such a document solutions have been described for the problem include JP-A 7-92479 JP.

【0013】また、従来公知の技術ではないが、同一出願人であるが、先願(特願平7−115583号)がある。 [0013] In addition, although not in the conventional technology, is the same applicant, there is a prior application (Japanese Patent Application No. 7-115583).

【0014】特開平7−92479号公報では、一方の基板上に、複数の走査信号用駆動ICが一列に並んで搭載され、前記基板上の配線層から形成された、列方向に延在する共通配線を介して、フレキシブル基板FPCにより、外部から入力信号や電源が供給される。 [0014] In JP-A-7-92479 and JP-on one of the substrates, a driving IC for a plurality of scanning signals are mounted in a row, formed from the wiring layer on the substrate, extending in the column direction via the common wiring, the flexible substrate FPC, the input signal or the power supplied from the outside. この時、 At this time,
前記走査信号用ドライバーICの配列ピッチをその走査信号用駆動ICの担当する表示エリアの幅より小さくし、また、走査信号用駆動ICを共通配線の入力部に近づけ、共通配線部を可能なかぎり縮小する構成としている。 Smaller than the width of the display area in charge of the scanning signal driver IC array pitch of the driver IC for the scanning signal, also closer to the scanning signal driver IC to the input portion of the common wiring, only possible common wiring portion It is configured to be reduced.

【0015】しかし、この構成では、基板上に、基板の端とほぼ平行に形成された細長い共通配線が存在するため、フレキシブル基板と駆動ICとの間、及び駆動IC [0015] However, in this configuration, on the substrate, for elongated common wiring formed substantially parallel to the edge of the substrate is present between the flexible substrate and the drive IC, and the drive IC
間の配線抵抗差を数十オーム以下にすることが構成上難しくなる。 It is difficult on structure to the wiring resistance difference between several tens ohms. 特に、多階調表示用の液晶表示装置では、階調表示用の階調基準電圧を各々のドレイン線駆動用IC In particular, in the liquid crystal display device for a multi-tone display, each of the drain line driving IC gradation reference voltage for gray scale display
に外部から正確に供給する必要があるため、前記入力配線部分での、電圧降下は、最小限にする必要がある。 It is necessary to accurately externally supplied, at the input wiring portion, the voltage drop should be minimized.

【0016】また、先願(特願平7−115583号) [0016] In addition, the prior application (Japanese Patent Application No. 7-115583)
では、共通配線部分はフレキシブル基板の低抵抗配線にて形成することとし、入力配線Td部分を透明導電膜、 In common line portion and forming at the flexible substrate low-resistance wiring, a transparent conductive film of the input wiring Td portion,
及び低抵抗金属膜による構成とすることにより、優れた低抵抗配線が実現できている。 And With the structure according to the low-resistance metal film, a low-resistance wirings are realized excellent. ただし、入力配線Tdの先端部である入力端子IPの構成については、詳しい記述がなく、低抵抗化の対策が不十分であった。 However, the configuration of the input terminal IP is the tip portion of the input wiring Td, without detailed description, measures to reduce the resistance was insufficient.

【0017】このため、本発明の目的は、この入力配線Td部の先端部である入力端子部IPの構成において、 [0017] Therefore, an object of the present invention, in the configuration of the input terminal portion IP is the tip portion of the input wiring Td unit,
必要な程度に配線抵抗を低減し、接続信頼性の高い入力端子構造を提供するものである。 To reduce the wiring resistance to the extent necessary, it is to provide a high connection reliability input structure.

【0018】 [0018]

【課題を解決するための手段】上記課題を解決するために、本発明の液晶表示装置は、駆動用ICのバンプとの接続部分である透明導電膜のパターン部分に電気的に接続するように、低抵抗金属層の配線が部分的に突出して形成されている入力端子部を有することを特徴とするフリップチップ方式の液晶表示素子からなる液晶表示装置である。 In order to solve the above problems SUMMARY OF THE INVENTION The liquid crystal display device of the present invention, so as to be electrically connected to the pattern portion of the transparent conductive film is a connecting portion between the bumps of the drive IC , a liquid crystal display device comprising a liquid crystal display device of the flip chip method characterized by having an input terminal portion wirings of the low resistance metal layer is formed by partially protruding.

【0019】また、本発明の液晶表示装置は、同一信号が入力される2個以上に領域分割された駆動用ICのバンプと、該バンプとの接続部分である透明導電膜のパターン部分に電気的に接続するように、前記領域分割されたバンプ間の間隙に、低抵抗金属層の配線が突出して形成されている入力端子部とを有することを特徴とするフリップチップ方式の液晶表示素子からなる液晶表示装置である。 Further, the liquid crystal display device of the present invention, electrical and two or more regions divided driving IC bumps same signal is inputted, the pattern portion of the transparent conductive film is a connecting portion between the bumps manner so as to connect, to the gap between the regions divided bump, a liquid crystal display device of the flip chip method characterized by having an input terminal section wire of the low resistance metal layer is formed to protrude consisting of a liquid crystal display device.

【0020】また、本発明の液晶表示装置は、電源電圧及び階調基準電圧が入力される2個以上に領域分割された駆動用ICのバンプと、該バンプとの接続部分である透明導電膜のパターン部分に電気的に接続するように、 Further, the liquid crystal display device of the present invention, the power supply voltage and the two or more regions divided driving IC bumps gradation reference voltage is input, the transparent conductive film is a connecting portion between the bumps the pattern portion to be electrically connected,
前記領域分割されたバンプの間隙に、低抵抗金属層の配線が突出して形成されている入力端子部とを有することを特徴とするフリップチップ方式の液晶表示素子からなる液晶表示装置である。 The gap between the regions divided bump, a liquid crystal display device comprising a liquid crystal display device of the flip chip method characterized by having an input terminal section wire of the low resistance metal layer is formed to protrude.

【0021】更に、前記低抵抗金属層の配線は、ゲート配線を形成する金属層と、ソース及びドレイン配線を形成する金属層との2層からなり、透明導電膜の下層のゲート配線を形成する金属層は、バンプとの接続部分より大きい面積で形成され、透明導電膜の上層のソース及びドレイン配線を形成する金属層は、前記バンプとの接続部分である透明導電膜のパターン部分に電気的に接続するように、部分的に突出して形成されている入力端子部を有するフリップチップ方式の液晶表示素子からなる液晶表示装置である。 Furthermore, the wiring of low resistance metal layer, a metal layer forming the gate line, consists of two layers of a metal layer forming the source and the drain wiring to form a lower layer of the gate wiring of the transparent conductive film metal layer is formed in a larger area than the connection portion between the bump, the metal layer forming the upper layer of the source and drain wirings of the transparent conductive film, electrical pattern portion of the transparent conductive film is a connecting portion between the bumps to connect to, a liquid crystal display device comprising a liquid crystal display device of the flip chip method having an input portion which is formed by partially protruding.

【0022】更に、前記低抵抗金属層の配線は、ソース及びドレイン配線を形成する、アルミニウムあるいはクロムを主体とする金属層にて同時形成されたことを特徴とするフリップチップ方式の液晶表示素子からなる液晶表示装置である。 Furthermore, the wiring of low resistance metal layer, a liquid crystal display device of the flip chip method, characterized in that it is formed simultaneously with the metal layer to form the source and drain wiring, aluminum or chromium as a main component consisting of a liquid crystal display device.

【0023】更に、前記低抵抗金属層の配線は、ソース及びドレイン配線を形成する、アルミニウムあるいはクロムを主体とする金属層にて同時形成され、更に前記低抵抗金属層の配線上には保護膜を被覆したことを特徴とするフリップチップ方式の液晶表示素子からなる液晶表示装置。 Furthermore, the wiring of low resistance metal layers form the source and drain wirings are simultaneously formed of aluminum or chromium in the metal layer mainly, the protective film is further on the low-resistance metal layer wiring the liquid crystal display device comprising a liquid crystal display device of the flip chip method, characterized in that coated with.

【0024】更に、前記低抵抗金属層の配線は、ゲート配線を形成する、アルミニウム、クロム、あるいはタンタルを主体とする金属層にて同時形成され、前記透明導電膜の下層に形成されたことを特徴とするフリップチップ方式の液晶表示素子からなる液晶表示装置。 Furthermore, the wiring of the low-resistance metal layer forms a gate wiring, aluminum, chromium, or tantalum formed simultaneously with the metal layer mainly composed of, in that it is formed in the lower layer of the transparent conductive film the liquid crystal display device comprising a liquid crystal display device of the flip chip method, wherein.

【0025】 [0025]

【作用】本発明では、駆動用ICのバンプとの接続部分である透明導電膜のパターン部分に電気的に接続するように、低抵抗金属層の配線が部分的に突出して形成されている入力端子部を有することにより、入力端子部の縮小化と低抵抗化を実現できる。 According to the present invention, so as to be electrically connected to the pattern portion of the transparent conductive film is a connecting portion between the bumps of the drive IC, the input wiring of low resistance metal layer is formed by partially protruding by having a terminal portion, it is possible to realize a reduction and the resistance of the input terminal portion.

【0026】また、同一信号が入力される2個以上に領域分割された駆動用ICのバンプと、該バンプとの接続部分である透明導電膜のパターン部分に電気的に接続するように、前記領域分割されたバンプ間の間隙に、低抵抗金属層の配線が突出して形成されている入力端子部とを有することにより、入力端子部の縮小化と、更に低抵抗化が可能になる。 Further, the two or more regions divided driving IC bumps same signal is input, so as to be electrically connected to the pattern portion of the transparent conductive film is a connecting portion between the bumps, the the gap between regions divided bumps, by having an input terminal section wire of the low resistance metal layer is formed to protrude, the reduction of the input terminal portion, it is possible to further lower resistance.

【0027】また、電源電圧及び階調基準電圧が入力される2個以上に領域分割された駆動用ICのバンプと、 Further, the bumps of the power supply voltage and driving IC gradation reference voltage is divided into regions more than inputted,
該バンプとの接続部分である透明導電膜のパターン部分に電気的に接続するように、前記領域分割されたバンプの間隙に、低抵抗金属層の配線が突出して形成されている入力端子部とを有することにより、多階調表示液晶表示装置の表示品質を低下させることなく、入力端子部の縮小化と十分な低抵抗化を実現できる。 So as to be electrically connected to the pattern portion of the transparent conductive film is a connecting portion between the bumps, the gap between the regions divided bump, an input terminal section wire of the low resistance metal layer is formed to protrude by having, without reducing the display quality of the multi-gradation display liquid crystal display device can be realized reduction and a sufficiently low resistance of the input terminal portion.

【0028】更に、前記低抵抗金属層の配線は、ゲート配線を形成する金属層と、ソース及びドレイン配線を形成する金属層との2層からなり、透明導電膜の下層のゲート配線を形成する金属層は、バンプとの接続部分より大きい面積で形成され、透明導電膜の上層のソース及びドレイン配線を形成する金属層は、前記バンプとの接続部分である透明導電膜のパターン部分に電気的に接続するように、部分的に突出して形成されている入力端子部を有することにより、入力端子部の縮小化と、更に低抵抗化が可能になる。 Furthermore, the wiring of low resistance metal layer, a metal layer forming the gate line, consists of two layers of a metal layer forming the source and the drain wiring to form a lower layer of the gate wiring of the transparent conductive film metal layer is formed in a larger area than the connection portion between the bump, the metal layer forming the upper layer of the source and drain wirings of the transparent conductive film, electrical pattern portion of the transparent conductive film is a connecting portion between the bumps to connect to, by having an input terminal portion is formed by partially protruding, and reduction of the input terminal portion, it is possible to further lower resistance.

【0029】更に、前記低抵抗金属層の配線は、ソース及びドレイン配線を形成する、アルミニウムあるいはクロムを主体とする金属層にて同時形成されたことにより、入力端子部の縮小化と低抵抗化と製造工程の簡略化を実現できる。 Furthermore, the wiring of low resistance metal layers form the source and the drain wire, by which is simultaneously formed of aluminum or chromium in the metal layer mainly, reduction of the input terminal portion and the low resistance and it can realize simplification of a manufacturing process.

【0030】更に、前記低抵抗金属層の配線は、ソース及びドレイン配線を形成する、アルミニウムあるいはクロムを主体とする金属層にて同時形成され、更に前記低抵抗金属層の配線上には保護膜を被覆したことにより、 Furthermore, the wiring of low resistance metal layers form the source and drain wirings are simultaneously formed of aluminum or chromium in the metal layer mainly, the protective film is further on the low-resistance metal layer wiring by coating the,
入力端子部の縮小化と低抵抗化と信頼性の向上と製造工程の簡略化を実現できる。 Simplification of the reduction and the resistance of the input terminal portion and the reliability improvement and the manufacturing process can be realized.

【0031】更に、前記低抵抗金属層の配線は、ゲート配線を形成する、アルミニウム、クロム、あるいはタンタルを主体とする金属層にて同時形成され、前記透明導電膜の下層に形成されたことにより、入力端子部の縮小化と低抵抗化と信頼性の向上と製造工程の簡略化を実現できる。 Furthermore, the wiring of low resistance metal layer forms a gate wiring, aluminum, chromium, or tantalum formed simultaneously with the metal layer mainly composed of, by which is formed in the lower layer of the transparent conductive film It can be realized to simplify the reduction and the resistance of the input terminal portion and the reliability improvement and the manufacturing process.

【0032】 [0032]

【実施例】以下、本発明につき実施例によって具体的に説明する。 EXAMPLES The following examples specifically explained present invention.

【0033】《駆動用ICチップ搭載部近傍の平面および断面構成》図6は、例えばガラスからなる透明絶縁基板SUB1上に駆動用ICを搭載した様子を示す平面図である。 The "flat and cross-sectional configuration of the drive IC chip mounting portion near" FIG. 6 is a plan view showing a state in which mounting the driving IC for example, on a transparent insulating substrate SUB1 made of glass. さらに、A−A切断線における断面図を図17 Furthermore, Figure is a cross sectional view taken along A-A cutting line 17
に示す。 To show. 図6において、一方の透明絶縁基板SUB2 6, one of the transparent insulating substrate SUB2
は、一点鎖線で示すが、透明絶縁基板SUB1の上方に重なって位置し、シールパターンSL(図6参照)により、有効表示部(有効画面エリア)ARを含んで液晶L Is indicated by a dashed line, is located to overlap above the transparent insulating substrate SUB1, the seal pattern SL (see FIG. 6), the liquid crystal L comprises an effective display portion (effective area) AR
Cを封入している。 Encapsulating the C. 透明絶縁基板SUB1上の電極CO Electrodes CO on the transparent insulating substrate SUB1
Mは、導電ビーズや銀ペースト等を介して、透明絶縁基板SUB2側の共通電極パターンに電気的に接続させる配線である。 M via the conductive beads or silver paste or the like, which is electrically connected to the wiring to the common electrode pattern of the transparent insulating substrate SUB2 side. 配線DTM(あるいはGTM)は、駆動用ICからの出力信号を有効表示部AR内の配線に供給するものである。 Wiring DTM (or GTM) is intended to supply an output signal from the driving IC to the wiring of the effective display portion AR. 入力配線Tdは、駆動用ICへ入力信号を供給するものである。 Input wiring Td is to provide an input signal to the driving processing IC. 異方性導電膜ACFは、一列に並んだ複数個の駆動用IC部分に共通して細長い形状となったものACF2と上記複数個の駆動用ICへの入力配線パターン部分に共通して細長い形状となったものA The anisotropic conductive film ACF is elongated in common to the input wiring pattern portion to ACF2 and the plurality of drive IC and was the elongated shape in common to a plurality of drive IC portion in a row shape a thing that has become
CF1を別々に貼り付ける。 CF1 the paste to separate. パッシベーション膜(保護膜)PSV1、PSVは、図17にも示すが、電食防止のため、できる限り配線部を被覆し、露出部分は、異方性導電膜ACF1にて覆うようにする。 A passivation film (protective film) PSV1, PSV is also shown in FIG. 17, in order to prevent electrolytic corrosion, to cover the wiring portion as possible, the exposed portion is to cover by anisotropic conductive film ACF1.

【0034】さらに、駆動用ICの側面周辺は、シリコーン樹脂または、エポキシ樹脂SIL等が充填され(図17参照)、保護が多重化されている。 Furthermore, the side surface near the driver IC is a silicone resin or an epoxy resin SIL or the like is filled (see Fig. 17), protection is multiplexed.

【0035】本例では、図6に示すように、液晶表示パネル上において、ゲート側及びドレイン側に搭載される複数の駆動用ICへ入力信号を供給するための入力配線部分は、基板切断面にほぼ垂直な方向の入力配線部分T [0035] In this example, as shown in FIG. 6, on the liquid crystal display panel, an input wiring portion for supplying an input signal to a plurality of drive IC is mounted on the gate side and the drain side, the substrate cut surface substantially vertical direction of the input wiring portion T in
dのみを形成する。 To form a d only. また、複数の駆動用IC間に電源電圧やクロックを供給するための共通配線部分は、フレキシブル基板の多層導体層部分FMLに形成し、基板切断面にほぼ平行な方向に共通配線が存在する。 The common wiring portion for supplying a power supply voltage and clock among a plurality of drive IC is formed on the multilayer conductive layer portion FML of the flexible substrate, the common wiring is present in a direction substantially parallel to the substrate cut surface. したがって、液晶表示パネル上に占める入力配線部分が最小となり、液晶表示モジュールの最外形を小さくでき、しかも、共通配線部分の配線抵抗値を駆動上問題無いように低減することができる。 Accordingly, the input wiring portion occupied on the liquid crystal display panel is minimized, it is possible to reduce the outermost shape of the liquid crystal display module, moreover, it is possible to reduce the wiring resistance of the common wiring portion so no drive problem.

【0036】《液晶表示素子とその外周部に配置された回路》図21は、薄膜トランジスタTFTをスイッチング素子として用いたアクティブ・マトリクス方式TFT The "liquid crystal display device and its periphery circuit disposed portion" 21, an active matrix type TFT using a thin film transistor TFT as a switching element
液晶表示モジュールのTFT液晶表示素子とその外周部に配置された回路を示すブロック図である。 It is a block diagram showing a TFT liquid crystal display element and arranged circuit on the outer peripheral portion of the liquid crystal display module. 本例では、 In the present example,
それぞれ液晶表示素子の片側のみに配置されたドレインドライバIC1〜ICMおよびゲートドライバIC1〜 Drain driver arranged only on one side of the liquid crystal display device, respectively IC1~ICM and the gate driver IC1~
ICNは、図17に示したように、液晶表示素子の一方の透明絶縁基板SUB1上に形成されたドレイン側引き出し線DTMおよびゲート側引き出し線GTMと異方性導電膜ACF2あるいはシリコーン樹脂または、エポキシ樹脂SIL等でチップ・オン・ガラス実装(COG実装)されている。 ICN, as shown in FIG. 17, one transparent insulating formed on a substrate SUB1 drain side lead wires DTM and the gate-side lead wire GTM and the anisotropic conductive film of the liquid crystal display device ACF2 or silicone resin or epoxy a resin SIL or the like is chip-on-glass mounting (COG mounting). 本例では、SVGA仕様である800 In the present example, a SVGA specification 800
×3×600の有効ドットを有する液晶表示素子に適用している。 × is applied to a liquid crystal display device having an effective dots of 3 × 600. このため、液晶表示素子の透明絶縁基板上には、240出力のドレインドライバICを長辺に10個(M=10)と、101出力のゲートドライバICを短辺に6個(N=6)とをCOG実装している。 Therefore, the transparent insulating substrate of the liquid crystal display element, 10 in the long side of the drain driver IC 240 outputs (M = 10), 6 pieces of the gate driver IC 101 outputs the short side (N = 6) It is COG mounting the door. 画素数からは、ゲートドライバの出力は、合計600出力あれば足りるが、後述するように、有効画素部の上下に追加ゲート線を形成するため、最上部101出力、中央部10 From the number of pixels, the output of the gate driver is sufficient if the sum 600 output, as described below, to form additional gate lines above and below the effective pixel portion, the top 101 output, the central portion 10
0出力×4、及び最下部101出力の構成をとっている。 0 Output × 4, and taking the structure of the bottom 101 output. なお、同一のゲートドライバICにて、100、1 It should be noted that, at the same gate driver IC, 100,1
01出力の使い分けができる。 01 can output proper use of.

【0037】液晶表示素子の上側にはドレインドライバ部103が配置され、また、側面部には、ゲートドライバ部104、他方の側面部には、コントローラ部10 [0037] is disposed a drain driver unit 103 to the upper side of the liquid crystal display device, also the side surface portion, the gate driver unit 104, the other side portion, the controller portion 10
1、電源部102が配置されている。 1, the power supply unit 102 is disposed. コントローラ部1 The controller unit 1
01および電源部102、ドレインドライバ部103、 01 and the power supply unit 102, the drain driver unit 103,
ゲートドライバ部104は、それぞれ電気的接続手段J The gate driver unit 104, electrically connected to each unit J
N1、3により相互接続されている。 They are interconnected by N1,3.

【0038】本例では、SVGAパネルとして800× [0038] In the present example, 800 × as SVGA panel
3×600ドットの10.4インチ画面サイズのTFT 3 × 600 dots of 10.4 inches screen size of TFT
液晶表示モジュールを設計した。 It was designed a liquid crystal display module. このため、赤(R)、 For this reason, red (R),
緑(G)、青(B)の各ドットの大きさは、264μm Green (G), and the size of each dot of blue (B) is, 264μm
(ゲート線ピッチ)× 88μm(ドレイン線ピッチ) (Gate line pitch) × 88μm (drain line pitch)
となっており、1画素は、赤色(R)、緑色(G)、青色(B)の3ドットの組合せで、264μm角となっている。 It has become one pixel includes a red (R), green (G), with three dots of a combination of a blue (B), and has a 264μm square. このため、ドレイン線引き出し配線DTMを80 Therefore, the drain line lead lines DTM 80
0×3本とすると、引き出し線ピッチは、80μm以下となってしまい、現在使用可能なテープキャリアパッケージ(TCP)実装の接続ピッチ限界以下となる。 When 0 × 3 present, lead line pitch, becomes a 80μm or less, the following connection pitch limit of the currently available tape carrier package (TCP) mounting. CO CO
G実装では、使用する異方性導電膜等の材料にも依存するが、おおよそ駆動用ICチップのバンプBUMPのピッチで約70μmおよび下地配線との交叉面積で約40 The G implementation, approximately in cross area between depends on the material, such as an anisotropic conductive film used, the order of approximately 70μm and the underlying wiring pitch of the bumps BUMP of the drive IC chip 40
μm角が現在使用可能な最小値といえる。 μm angle it can be said that the current minimum value that can be used. このため、本例では、液晶パネルの1個の長辺側にドレインドライバICを一列に片側配置し、ドレイン線を該長辺側に引き出して、ドレイン線引き出し配線DTMのピッチを88 Therefore, in this example, one place the drain driver IC in a row in one of the long sides of the liquid crystal panel and pull the drain line to the long side, the pitch of the drain line lead lines DTM 88
μmとした。 It was μm. したがって、駆動用ICチップのバンプB Therefore, the bumps B of the driving IC chip
UMP(図17参照)ピッチを約70μmおよび下地配線との交叉面積を約40μm角に設計でき、下地配線と、より高い信頼性で接続するのが可能となった。 UMP (see FIG. 17) it can be designed to approximately 40μm square cross area between about 70μm and the underlying wiring pitch, and the underlying wiring has allowed to connect with higher reliability. ゲート線ピッチは264μmと十分大きいため、片側の短辺側にてゲート線引き出しGTMを引き出している。 Since the gate line pitch is large enough and 264Myuemu, and pull the gate line lead GTM at one side of the short side. 但し、さらに高精細になると、ドレイン線側と同様に、対向する2個の短辺側にゲート線引き出し線GTMを交互に引き出すことも可能である。 However, further comprising a high resolution, like the drain line side, it is also possible to draw alternating gate line lead lines GTM to two short sides facing each other. しかし、ドレイン線あるいはゲート線を交互に引き出す方式では、引き出し配線DTMあるいはGTMと駆動用ICの出力側BUMPとの接続は容易になるが、周辺回路基板を液晶パネルPN However, in a manner to draw the drain lines or gate lines are alternately, lead-out lines DTM or connection between the output side BUMP of GTM and the drive IC is facilitated, the liquid crystal panel PN peripheral circuit board
Lの対向する2辺の外周部に配置する必要が生じ、このため、外形寸法が片側引き出しの場合よりも大きくなるという問題がある。 L two opposing sides it is necessary to place the outer peripheral portion of, Therefore, there is a problem that larger than outer dimensions of the side drawer.

【0039】また、表示色数が増えると表示データのデータ線数が増加し、情報処理装置の最外形が大きくなる。 Further, the number of data lines is increased with the display data number of display colors is increased, outermost shape of the information processing apparatus is increased. このため、本例では、多層フレキシブル基板を使用することで、従来の問題を解決した。 Therefore, in this example, to use a multilayer flexible substrate, it has solved the conventional problems.

【0040】本例で採用した駆動用ICは、図6におおよその外観を示すが、モジュール外形をできる限り小さくするため、非常に細長い形状であり、例えば、ゲート側の駆動用ICでは、長辺寸法は、約11〜17mm、 The driving IC employed in this example, shows the approximate appearance in Figure 6, in order to minimize the module outer shape, very elongated shape, for example, the drive IC on the gate side, the length side dimension, about 11~17mm,
短辺寸法は、約1.0〜2.5mm、ドレイン側の駆動用ICでは、長辺寸法は、約11〜20mm、短辺寸法は、約1.0〜2.0mmである。 Short side dimension, in about 1.0 to 2.5 mm, a driving IC on the drain side, the long side dimension is about 11~20Mm, the short side size of about 1.0 to 2.0 mm. また、本例では、有効表示部ARと駆動用ICの出力側バンプBUMP部との間のゲート出力配線パターンGTMは、駆動用ICの長辺方向と短辺方向との3方向から延在している。 Further, in this embodiment, the gate output wiring pattern GTM between the effective display portion AR and the output-side bumps BUMP portion of the driving IC extends from three directions with the long side direction and a short side direction of the drive IC ing. 一方、ドレイン出力配線パターンDTMは、駆動用ICの長辺方向の1方向から延在している。 The drain output wiring pattern DTM extends from one direction of the long side direction of the driving processing IC.

【0041】例えば、本例では、ゲート側の駆動用IC [0041] For example, in this embodiment, the gate side driving IC
では、101出力のうち、21本を2短辺側から、残り、約80本を1長辺側から出力配線する。 In, among 101 output, the 21 present two short sides, the remaining outputs wiring 80 present from 1 long side. ドレイン側の駆動用ICでは、駆動用ICを細長く設計し、長辺方向のみの出力配線とし、240出力を1長辺側から出力配線している。 In drain side of the drive IC, the driver IC elongated design, the output wiring in the long side direction only, and output wiring 240 output from the first long side.

【0042】図23に、コモン電極に印加されるコモン電圧、ドレインに印加されるドレイン電圧、ゲート電極に印加されるゲート電圧のレベル、および、その波形を示す。 [0042] Figure 23 shows the common voltage applied to the common electrode, the drain voltage applied to the drain, the level of the gate voltage applied to the gate electrode, and, the waveform. なお、ドレイン波形は黒を表示しているときのドレイン波形を示す。 The drain waveform shows the drain waveform when displaying the black.

【0043】例えば、ゲートオンレベル波形(直流)とゲートオフレベル波形は、−9〜−14ボルトの間でレベル変化し、10ボルトでゲートオンする。 [0043] For example, the gate-on level waveform (DC) and the gate-off level waveform, the level varies between -9-14 volts, the gate-on at 10 volts. ドレイン波形(黒表示時)とコモン電圧Vcom波形は、0〜3ボルトの間でレベル変化する。 The common voltage Vcom waveform and drain waveform (a black display) is level varies between 0-3 volts. 例えば、黒レベルのドレイン波形を1水平期間(1H)毎に変化させるため、論理処理回路で1ビットずつ論理反転を行ない、ドレインドレイバに入力している。 For example, for changing the black level of the drain waveform every horizontal period (IH), one bit at a logic processing circuit performs logic inversion, is input to the drain drain bus. ゲートのオフレベル波形は、V The gate is off level waveform, V
com波形と略同一振幅、同位相で動作する。 com waveform and substantially the same amplitude, to operate in the same phase.

【0044】図22は、本例のTFT液晶表示モジュールにおける、ゲートドライバ104、ドレインドライバ103に対する表示用データとクロック信号の流れを示す図である。 [0044] Figure 22 is in the TFT liquid crystal display module of this embodiment, the gate driver 104 is a diagram showing the flow of the display data and the clock signals for the drain driver 103.

【0045】表示制御装置101は、本体コンピュータからの制御信号(クロック,表示タイミング信号、同期信号)を受けて、ドレインドライバ103への制御信号として、クロックD1(CL1)、シフトクロックD2 The display control unit 101, a control signal (clock, display timing signal, synchronization signal) from the main computer receives, as a control signal to the drain driver 103, a clock D1 (CL1), a shift clock D2
(CL2)および表示データを生成し、同時に、ゲートドライバ104への制御信号として、フレーム開始指示信号FLM、クロックG(CL3)および表示データを生成する。 (CL2) and generates display data, at the same time, as a control signal to the gate driver 104, a frame start instruction signal FLM, generates a clock G (CL3) and display data.

【0046】また、ドレインドライバ103の前段のキャリー出力は、そのまま次段のドレインドライバ103 [0046] In addition, the previous carry output of the drain driver 103, as it is the next stage of the drain driver 103
のキャリー入力に入力される。 It is input of the carry input.

【0047】《階調電圧の生成方法》つぎに、従来の代表的な階調電圧の生成方法と本発明の実施例について、 The "method of generating grayscale voltages" Next, an embodiment of the production method and the present invention of a conventional typical gray-
図14を参照して説明する。 Referring to FIG. 14 will be described.

【0048】図22に示すように、表示制御装置101 [0048] As shown in FIG. 22, the display control unit 101
は、コンピュータ本体からの表示データ、例えば各色毎6ビットの合計18ビットと表示制御信号とを受け取り、この信号を基に、ドレインドライバー103及びゲートドライバー104を駆動する。 Receives the display data, for example, the display control signal and a total of 18 bits of 6 bits for each color from the computer, on the basis of this signal, drives the drain driver 103 and the gate driver 104.

【0049】ドレインドライバー103は、図14に示すように、液晶表示モジュール内部の電源回路から生成される、例えば9値の階調基準電圧(V0〜V8)を、 [0049] The drain driver 103, as shown in FIG. 14, is generated from the power supply circuit inside the liquid crystal display module, for example, 9 values ​​of the gradation reference voltage (V0 to V8),
フレキシブル基板との接続端子10から供給し、透明絶縁基板SUB1上の入力端子Tdを介して、64階調分の階調電圧を生成する。 Supplied from the connecting terminal 10 of the flexible substrate, through the input terminal Td on the transparent insulating substrate SUB1, it generates grayscale voltages for 64 gray scale levels. すなわち、8値の各階調電圧間(Vi及びVi+1間)を、ドライバー内の直列抵抗分割回路Rsegで更に8分割し、64階調分の階調電圧を生成する。 That is, between the gradation voltage 8 values ​​(Vi and Vi + 1 between), and further divided into eight series resistor divider circuit Rseg in a driver, generates grayscale voltages for 64 gray scale levels. 次に、表示データに対応する階調電圧を6 Then, the gray scale voltages corresponding to the display data 6
4×b個のMOSトランジスタからなる選択回路により選択し、ドレイン信号線1〜bに出力する。 4 is selected by × b pieces of a MOS transistor selection circuit, and outputs the drain signal line 1 to b. ドライバーに供給する電源電圧3.3ボルトや接地電位も同様に、 Likewise the power supply voltage 3.3 volts and ground potential to be supplied to the driver,
フレキシブル基板との接続端子10から供給し、透明絶縁基板SUB1上の入力端子Tdを介して、駆動用IC Supplied from the connecting terminal 10 of the flexible substrate, through the input terminal Td on the transparent insulating substrate SUB1, a driving IC
の入力バンプBUMPとの接続端子11へ入力する。 Input to the connection terminal 11 of the input bump BUMP of.

【0050】本発明の目的は、前記の階調基準電圧や電源電圧が、電圧生成回路から、電圧変化することなしに正確に、ドライバー内の直列抵抗分割回路Rsegに伝達することにある。 The object of the present invention, the gradation reference voltage and the power supply voltage of the can, from the voltage generating circuit, accurate without voltage change is to transmit the series resistor divider circuit Rseg in a driver. 具体的には、入力配線Tdの抵抗値Radd、バンプとの接続抵抗値RA、フレキシブル基板との接続抵抗値RAの合計値Rtの抵抗バラツキとその絶対値を可能な限り小さく設計し、この部分での電圧降下及び電圧バラツキを最小にすることである。 Specifically, the resistance value Radd input wirings Td, and connection resistance value RA, designed smaller as possible resistance variation and the absolute value of the sum value Rt in the connection resistance value RA of the flexible substrate with the bump, this portion it is to minimize the voltage drop and the voltage variation at. 目標としては、抵抗値Rtで15Ω以下とする。 The goal to 15Ω or less in resistance value Rt. したがって、 Therefore,
駆動用IC内部のバスライン抵抗Rbusと直列抵抗分割回路Rsegで決まる設計値に忠実な64階調分の階調電圧を生成することができる。 Faithful 64 gradation voltages of gray scale levels to the design value determined by the bus line resistance Rbus the series resistor divider circuit Rseg internal drive IC can generate. なお、本例では、複数のドライバーに電源電圧やクロックを供給する共通配線(基準電源ライン)部分は、配線抵抗値を無視できる程度に低減するため、周辺基板側の銅パターン等の低抵抗配線にて形成している。 In this example, the common wiring for supplying a power supply voltage and a clock to a plurality of drivers (reference power supply line) moieties, for reducing negligible wiring resistance, low resistance copper wiring pattern or the like around the substrate side It is formed by.

【0051】図15に、代表的な液晶表示装置の印加電圧−透過率特性を示す。 [0051] Figure 15, the applied voltage of a typical liquid crystal display device - showing transmittance characteristics.

【0052】前記の64階調分の階調電圧のうち、印加電圧−透過率特性の傾斜が一番急峻となる中間調表示で、階調電圧の変動表示上の輝度ムラとして観測される。 [0052] Among the above 64 gradations of gray scale voltages, the applied voltage - in the slope of the transmittance characteristic is most sharply become half tone display is observed as luminance unevenness on the variable display of the gradation voltages. たとえば、使用電圧範囲が、約3ボルトと仮定し、 For example, the working voltage range, assuming approximately 3 volts,
256階調分の階調電圧が必要な場合は、各階調差は、 256 when the gradation voltage of the gray scale levels are required, each gradation difference,
約10ミリボルトとなり、この程度の出力誤差で、輝度差が発生することになる。 Is about 10 millivolts, with the degree of the output error, so that the luminance difference is generated.

【0053】《透明絶縁基板SUB1の製造方法》つぎに、上述した液晶表示装置の第1の透明絶縁基板SUB [0053] "Transparent manufacturing method of the insulating substrate SUB1" Next, a first transparent insulating substrate SUB of the liquid crystal display device described above
1側の製造方法について、図18〜図20を参照して説明する。 About 1 side manufacturing method will be described with reference to FIGS. 18 to 20. なお、同図において、中央の文字は工程名の略称であり、左側は画素部分、右側はゲート端子付近の断面形状で見た加工の流れを示す。 Incidentally, shown in the figure, the central character is an abbreviation of step names, left pixel portion, right flow machining as seen in cross section in the vicinity of the gate terminal. 工程BおよびDを除き、工程A〜Gの工程は各写真(ホト)処理に対応して区分けしたもので、各工程のいずれの断面図もホト処理後の加工が終わり、ホトレジストを除去した段階を示している。 Step except step B and D, step in step A~G is obtained by dividing in correspondence to each picture (photo) process, none of the cross section of each process ends and processing after the photo process, removing the photoresist the shows. なお、上記写真(ホト)処理とは本説明ではホトレジストの塗布からマスクを使用した選択露光を経て、それを現像するまでの一連の作業を示すものとし、 Incidentally, the above photo (photo) process in the present description through selective exposure using a mask from the coating of photoresist, and shows a series of operations until the developing it,
繰り返しの説明は避ける。 Repeated description is avoided. 以下区分した工程にしたがって説明する。 It will be described in accordance with the following classification the process.

【0054】工程A、図18 7059ガラス(商品名)からなる第1の透明絶縁基板SUB1の両面に酸化シリコン膜SIOをディップ処理により設けた後、500℃、60分間のベークを行なう。 [0054] Step A, after the provision by dipping the silicon oxide film SIO on both sides of the first transparent insulating substrate SUB1 made 18 7059 glass (trade name), 500 ° C., is baked for 60 minutes. なお、このSIO膜は透明絶縁基板SUB1の表面凹凸を緩和するために形成するが、凹凸が少ない場合、 Although this SIO film is formed in order to mitigate surface irregularities of the transparent insulating substrate SUB1, if irregularities are small,
省略できる工程である。 It is a process that can be omitted. 膜厚が2800ÅのAl−T The film thickness is 2800Å Al-T
a、Al−Ti−Ta、Al−Pd等からなる第1導電膜g1をスパッタリングにより設ける。 a, Al-Ti-Ta, the first conductive film g1 made of Al-Pd or the like provided by sputtering. ホト処理後、リン酸と硝酸と氷酢酸との混酸液で第1導電膜g1を選択的にエッチングする。 After the photo processing, selectively etching the first conductive film g1 in a mixed acid solution of phosphoric acid, nitric acid and glacial acetic acid.

【0055】工程B、図18 レジスト直描後(前述した陽極酸化パターン形成後)、 [0055] Step B, fig. 18 resist straight 描後 (aforementioned after the anodic oxidation patterning),
3%酒石酸をアンモニアによりPH6.25±0.05 3% pH 6.25 ± 0.05 tartaric acid with ammonia
に調整した溶液をエチレングリコール液で1:9に稀釈した液からなる陽極酸化液中に基板SUB1を浸漬し、 1 the adjusted solution with ethylene glycol solution: the substrate SUB1 is dipped in the anodization solution comprising diluted liquid in 9,
化成電流密度が0.5mA/cm2になるように調整する(定電流化成)。 Anodizing current density is adjusted to 0.5 mA / cm @ 2 (constant current Kasei). つぎに、所定のAl2O3膜厚が得られるのに必要な化成電圧125Vに達するまで陽極酸化(陽極化成)を行なう。 Next, the anodic oxidation (anodization) until the formation voltage 125V necessary for predetermined Al2O3 film thickness is obtained. その後、この状態で数10分保持することが望ましい(定電圧化成)。 Thereafter, it is desirable to retain a few 10 minutes in this state (constant voltage Kasei). これは均一なAl2O3膜を得る上で大事なことである。 This is important for achieving a uniform Al2O3 film. それによって、導電膜g1が陽極酸化され、走査信号線(ゲートライン)GL上および側面に自己整合的に膜厚が1800 Thereby, the conductive film g1 is anodically oxidized, the film thickness in a self-aligned manner scanning signal lines (gate lines) GL and on the side surfaces 1800
Åの陽極酸化膜AOFが形成され、薄膜トランジスタT Anodic oxide film AOF of Å is formed, the thin film transistor T
FTのゲート絶縁膜の一部となる。 It becomes a part of the gate insulating film of the FT.

【0056】工程C、図18 膜厚が1400Åの透明導電膜(Indium−Tin [0056] Step C, 18 thickness of 1400Å transparent conductive film (Indium-Tin
−Oxide ネサ膜)ITOからなる導電膜d1をスパッタリングにより設ける。 -Oxide NESA film) provided by sputtering a conductive film d1 made of ITO. ホト処理後、エッチング液として塩酸と硝酸の混酸液で導電膜d1を選択的にエッチングすることにより、ゲート端子GTM、ドレイン端子DTMの最上層および透明画素電極ITO1を形成する。 After the photo processing, by selectively etching the conductive film d1 in a mixed acid solution of hydrochloric acid and nitric acid as an etchant, the gate terminals GTM, to form an uppermost layer and a transparent pixel electrode ITO1 the drain terminal DTM.

【0057】工程D、図19 プラズマCVD装置にアンモニアガス、シランガス、窒素ガスを導入して、膜厚2000Åの窒化Si膜を設け、プラズマCVD装置にシランガス、水素ガスを導入して、膜厚が2000Åのi型非晶質Si膜を設けたのち、プラズマCVD装置に水素ガス、ホスフィンガスを導入して膜厚が300ÅのN+型の非晶質Si膜d0を設ける。 [0057] Step D, ammonia gas 19 plasma CVD apparatus, silane gas, and nitrogen gas are introduced into provided nitride Si film having a thickness of 2000 Å, by introducing silane gas, a hydrogen gas into a plasma CVD apparatus, the thickness After an i-type amorphous Si film of 2000 Å, hydrogen gas into a plasma CVD device, the film thickness by introducing phosphine gas provided amorphous Si film d0 of 300Å of N + -type. この成膜は同一CVD装置で反応室を変え連続して行なう。 The film formation is performed by continuously changing the reaction chamber in the same CVD apparatus.

【0058】工程E、図19 ホト処理後、ドライエッチングガスとしてSF6、BC [0058] Step E, after 19 photo process, as a dry etching gas SF6, BC
l3を使用してN+型非晶質Si膜d0、i型非晶質S Use l3 N + -type amorphous Si film d0, i-type amorphous S
i膜ASをエッチングする。 The i layer AS is etched. 続けて、SF6を使用して窒化Si膜GIをエッチングする。 Subsequently, etching the nitride Si film GI using SF6. もちろん、SF6ガスでN+型非晶質Si膜d0、i型非晶質Si膜ASおよび窒化Si膜GIを連続してエッチングしても良い。 Of course, in succession N + -type amorphous Si film d0, i-type amorphous Si film AS and the nitride Si film GI in SF6 gas may be etched.

【0059】このように3層のCVD膜をSF6を主成分とするガスで連続的にエッチングすることが本実施例の製造工程の特徴である。 [0059] It is a feature of the manufacturing steps of this embodiment for continuously etching gas to the CVD film having such three layers composed mainly of SF6. すなわち、SF6ガスに対するエッチング速度はN+型非晶質Si膜d0、i型非晶質Si膜AS、窒化Si膜GIの順に大きい。 That is, the etching rate for the SF6 gas is N + -type amorphous Si film d0, i-type amorphous Si film AS, descending order of the Si nitride film GI. したがって、N+型非晶質Si膜d0がエッチング完了し、i型非晶質Si膜ASがエッチングされ始めると上部のN+ Accordingly, N + -type amorphous Si film d0 is completed etched, the i-type amorphous Si film AS begins to be etched upper portion of the N +
型非晶質Si膜d0がサイドエッチされ、結果的にi型非晶質Si膜ASが約70度のテーパに加工される。 -Type amorphous Si film d0 is side-etched, resulting in i-type amorphous Si film AS is processed into taper of about 70 degrees. また、i型非晶質Si膜ASのエッチングが完了し、窒化Si膜GIがエッチングされ始めると、上部のN+型非晶質Si膜d0、i型非晶質Si膜ASの順にサイドエッチされ、結果的にi型非晶質Si膜ASが約50度、 The etching is complete i-type amorphous Si film AS, the Si nitride film GI begins to be etched, is side-etched in the order of the upper portion of the N + -type amorphous Si film d0, the i-type amorphous Si film AS , resulting in i-type amorphous Si film aS is approximately 50 degrees,
窒化シリコン膜GIが20度にテーパ加工される。 Silicon nitride film GI is tapered at 20 degrees. 上記テーパ形状のため、その上部にソース電極SD1が形成された場合も断線の確率は著しく低減される。 For the tapered shape, the source electrode SD1 to the upper probability even break when formed is significantly reduced. N+型非晶質Si膜d0のテーパ角度は90度に近いが、厚さが300Åと薄いために、この段差での断線の確率は非常に小さい。 Although close to the taper angle is 90 degrees N + -type amorphous Si film d0, because of 300Å and a thin thickness, the probability of disconnection at the step is very small. したがって、N+型非晶質Si膜d0、i型非晶質Si膜AS、窒化Si膜GIの平面パターンは厳密には同一パターンではなく、断面が順テーパ形状となるため、N+型非晶質Si膜d0、i型非晶質Si膜A Accordingly, N + -type amorphous Si film d0, i-type amorphous Si film AS, the plane pattern of the Si nitride film GI is not strictly identical pattern, since the cross section a forward tapered shape, N + -type amorphous Si film d0, i-type amorphous Si film A
S、窒化Si膜GIの順に大きなパターンとなる。 S, a large pattern in the order of the Si nitride film GI.

【0060】工程F、図20 膜厚が600ÅのCrからなる第2導電膜d2をスパッタリングにより設け、さらに膜厚が4000ÅのAl− [0060] Step F, Fig. 20 thickness is provided by sputtering a second conductive film d2 made of Cr of 600 Å, further thickness of 4000 Å Al-
Pd、Al−Si、Al−Ta、Al−Ti−Ta等からなる第3導電膜d3をスパッタリングにより設ける。 Pd, Al-Si, Al-Ta, provided by sputtering a third conductive film d3 made of Al-Ti-Ta or the like.
ホト処理後、第3導電膜d3を工程Aと同様な液でエッチングし、第2導電膜d2を硝酸第2セリウムアンモニウム溶液でエッチングし、映像信号線DL、ソース電極SD1、ドレイン電極SD2を形成する。 After the photo processing, the third conductive film d3 is etched with the same liquid and the step A, the second conductive film d2 is etched with ceric ammonium nitrate solution, the video signal lines DL, the source electrode SD1, the drain electrode SD2 formed to.

【0061】ここで本実施例では、工程Eに示すように、N+型非晶質Si膜d0、i型非晶質Si膜AS、 [0061] In the present embodiment where, as shown in step E, N + -type amorphous Si film d0, i-type amorphous Si film AS,
窒化Si膜GIが順テーパとなっているため、映像信号線DLの抵抗の許容度の大きい液晶表示装置では第2導電膜d2のみで形成することも可能である。 Since the Si nitride film GI has a forward tapered, a large liquid crystal display device of the tolerance of the resistance of the video signal line DL is also possible to form only the second conductive film d2.

【0062】つぎに、ドライエッチング装置にSF6、 Next, SF6 to dry etching apparatus,
BCl3を導入して、N+型非晶質Si膜d0をエッチングすることにより、ソースとドレイン間のN+型半導体層d0を選択的に除去する。 BCl3 by introducing, by etching the N + -type amorphous Si film d0, to selectively remove the N + -type semiconductor layer d0 between the source and the drain.

【0063】工程G、図20 プラズマCVD装置にアンモニアガス、シランガス、窒素ガスを導入して、膜厚が0.6μmの窒化Si膜を設ける。 [0063] Step G, ammonia gas in FIG. 20 the plasma CVD apparatus, silane gas, and nitrogen gas are introduced into the thickness provided nitride Si film of 0.6 .mu.m. ホト処理後、ドライエッチングガスとしてSF6 After the photo processing, SF6 as a dry etching gas
を使用してエッチングすることにより、保護膜PSV1 By etching using the protective film PSV1
を形成する。 To form. 保護膜としてはCVDで形成したSiN膜のみならず、有機材料を用いたものも使用できる。 Not only the SiN film was formed by CVD as a protective film, it can also be used with organic materials.

【0064】《駆動用IC下の短絡配線SHcによる静電対策》図7は透明絶縁基板SUB1上に駆動用ICを搭載する部分の周辺と、該基板の切断線CT1付近の要部平面図である。 [0064] FIG. 7 "electrostatic measures due to a short circuit wiring SHc under driving IC" and a peripheral portion for mounting the driving IC on the transparent insulating substrate SUB1, in fragmentary plan view near the cutting line CT1 of the substrate is there.

【0065】図7に示すように、本例では、ドレイン駆動用ICの入力および出力は、共に該ICチップの1辺から出ている。 [0065] As shown in FIG. 7, in this example, the input and output of the drain drive IC is both out of the one side of the IC chip. 各配線パターンDTMにつながる各ドレイン線DLは1本置きに互い違いの方向に、一方は、図示していないが、一方の切断線CT1を越えて延在され、図中y方向に延在するドレイン短絡配線SHdに接続されて短絡され、他方は、図7に示す短絡配線SHc In alternate directions to each drain line DL every one connected to each wiring pattern DTM, is one, although not shown, it extends beyond one of the cutting lines CT1, extending in the y direction in the drawing drain are short-circuited are connected to the short-circuit wiring SHd, other, short circuit wiring SHc shown in FIG. 7
および(ドレイン線駆動用ICへの)入力配線Tdを介して切断線CT1を越えて延在され、ドレイン短絡配線SHdに接続されて短絡されている。 And extends beyond the cutting line CT1 via the input wiring Td (to the drain line driving IC), are short-circuited are connected to the drain shorted wiring SHd. すなわち、ドレイン線DLは1本置きに短絡配線SHcに電気的に接続され、駆動用IC毎に短絡され、該短絡配線SHcはドレイン線駆動用ICへの2本の入力配線Tdとに接続され、該2本の入力配線Tdを介してドレイン短絡配線S That is, the drain line DL is electrically connected to the short-circuit wiring SHc every one, is short-circuited to each drive IC, the short-circuit wiring SHc is connected to the two input lines Td to the drain line driving IC drain shorted wiring S via the input wiring Td two said
Hdに短絡されている。 It is short-circuited to Hd. このように、各ドレイン線DL In this way, each drain line DL
や入力配線Tdに発生した静電気を、短絡配線SHcとドレイン短絡配線SHdを介して分散するようになっている。 The or input wiring Td to static electricity generated, so as to disperse through the short-circuit wiring SHc and drain shorted wiring SHd. なお、液晶表示素子完成後は、もちろん短絡を解除しなければ動作しないので、ドレイン短絡配線SHd It should be noted that, after the liquid crystal display element completed, because of course does not work if to release the short circuit, drain short-circuit wiring SHd
はそれぞれ後の工程で切断破棄される切断線CT1の外側の透明絶縁基板SUB1の面に形成されている。 Is formed on the surface of the outer transparent insulating substrate SUB1 cutting line CT1 is to be cut discarded in the subsequent step, respectively. ドレイン短絡配線SHdと直接接続された入力配線Tdの先端部の入力端子IPの短絡解除は、切断線CT1での基板SUB1の切断によりなされる。 Short release input terminal IP of the distal end portion of the drain short-circuit wiring SHd directly connected input wiring Td is done by cleavage of the substrate SUB1 in the cutting line CT1. 一方、短絡配線SH On the other hand, the short-circuit wiring SH
cおよび入力配線Tdを介してドレイン短絡配線SHd Drain shorted wiring SHd through c and input wiring Td
と接続されたドレイン線DLの短絡解除は、短絡配線S Short-circuit release of the connected drain line DL and is, the short-circuit wiring S
Hcの存在により、切断線CT1での基板SUB1の切断ではなされない。 The presence of hc, not made by cleavage of the substrate SUB1 in the cutting line CT1. この短絡解除については、図7、図8に示すように、短絡配線SHcと、1本置きのドレイン端子DTMおよび入力配線Tdとは、駆動用ICを基板SUB1面上に搭載する前に、1本の切断線C1でレーザまたはホトエッチング等により切断する。 This short circuit is canceled, as shown in FIGS. 7 and 8, the short-circuit wiring SHc, a drain terminal DTM and an input wiring Td every other one, before mounting the driver IC on the surface of the substrate SUB1, 1 cutting by laser or photoetching or the like in the present cutting line C1. したがって、この切断のため、図7、図8に示すように、切断線C1のある領域(IC搭載領域)には、パッシベーション膜PAS1(すなわち、保護膜PSV1)が形成されていない。 Therefore, since this cutting, as shown in FIG. 7, FIG. 8, a region of the cutting lines C1 (IC mounting region), a passivation film PAS1 (i.e., the protective film PSV1) is not formed. 本例では、切断線C1における1本のカットで容易に短絡解除できる。 In the present example, it can be easily short-circuit release with a single cut in the cutting lines C1.

【0066】なお、切断線C1の箇所の配線DTMはレーザ切断においても汚染の少ない透明導電膜ITOで形成してあるので、汚染を抑制することができる。 [0066] Incidentally, since the wiring DTM location of the cut line C1 is are also formed with less polluting transparent conductive film ITO in laser cutting, it is possible to suppress contamination. また、 Also,
この切断は、ホトエッチングによって行なってもよい。 This cleavage may be performed by photoetching.

【0067】なお、本例では、上記ドレイン線DL側とは異なり、ゲート線GL側では、IC毎の短絡配線SH [0067] In this example, unlike the drain line DL side, the gate line GL side, short lines SH for each IC
cは設けていない。 c is not provided. この理由は、ゲート線駆動用ICが片側だけに配置され、反対側(ゲート線駆動用ICを配置していない側)のゲート短絡配線SHgによって、ゲート線GLを相互に短絡させることができるためと、ゲート側は、画素ピッチがドレイン側に比べ約3倍大きいため、隣接ゲート線間の短絡不良の確率が小さいので、 This is because the gate line driving IC is disposed only on one side, by the gate shorting bar SHg opposite (side not arranged gate line driving IC), it is possible to short-circuit the gate line GL to each other When the gate side, since the pixel pitch is about three times greater than the drain side, the probability of short circuit between adjacent gate lines is small,
短絡検査を不要であることによる。 Due to the fact there is no need to short-circuit inspection. ただし、ゲート線駆動用ICを両側に配置する場合や、ゲート短絡配線SH However, if placing a gate line driving IC on both sides, the gate shorting bar SH
gを配置しない場合は、ゲート線GLを短絡配線SHc If you do not want to place the g, the short-circuit wiring the gate line GL SHc
を介して、ゲート短絡配線SHgにつなげる必要がある。 Through, there is a need to connect to the gate short-circuit wiring SHg. また、この短絡配線SHcを有する構造は、ゲート走査駆動用IC側にもICチップの1辺から出力および入力が出ている場合に適用できることは言うまでもない。 The structure having the short-circuit wiring SHc, it is naturally applicable to a case where the output and input from the one side of the IC chip to the gate scanning drive IC side is out.

【0068】また、図8は図7の要部(ドレイン入力側コーナー部)の拡大詳細図である。 [0068] Further, FIG. 8 is an enlarged detail view of a main part of FIG. 7 (the drain input side corner portion). 該基板SUB1上に、入力端子IP、短絡配線SHcのほかに、駆動用I On the substrate SUB1, the input terminal IP, in addition to the short-circuit wiring SHc, driving I
Cとの位置合わせマークALDや搭載後の駆動用ICの位置ずれ検知用パターンBARが設けられている様子を示す。 It shows how the misalignment detecting pattern BAR alignment mark ALD and after mounting the driving IC with C is provided.

【0069】《駆動用ICへの入力配線Td》図1は、 [0069] FIG. 1 "input wiring Td to the driving IC" is,
本発明の駆動用ICへの入力配線Tdの拡大平面図である。 It is an enlarged plan view of the input wiring Td to the driving IC of the present invention.

【0070】駆動用ICへの入力配線Tdは、図1に示すように、透明絶縁基板SUB1上に、下層から、ゲート電極・ゲート線と同一工程で形成され、Al−Ta、 [0070] The input wiring Td to the drive IC, as shown in FIG. 1, on the transparent insulating substrate SUB1, from the lower layer, is formed in the gate electrode, the gate line and the same step, Al-Ta,
Al−Ti−Ta、Al−Pd等の低抵抗金属からなる第1導電膜g1、表示部の透明画素電極と同一工程で形成され、ITO(インジウム チン オキサイド)膜からなる導電膜d1、薄膜トランジスタのソース・ドレイン電極と同一工程で形成され、Cr等の低抵抗金属からなる第2導電膜d2、Al−Pd、Al−Si、Al− Al-Ti-Ta, the first conductive film g1 made of a low resistance metal such as Al-Pd, are formed in the transparent pixel electrode in the same process of the display unit, ITO conductive film d1 made of (indium tin oxide) film, a thin film transistor It is formed in the source and drain electrodes in the same process, a second conductive film made of a low resistance metal such as Cr d2, Al-Pd, Al-Si, Al-
Ta、Al−Ti−Ta等の低抵抗金属からなる第3導電膜d3から構成され、その上に電食防止のため、Si Ta, and a third conductive film d3 made of a low-resistance metal such as Al-Ti-Ta, for electrolytic corrosion prevention thereon, Si
N等からなる保護膜(パッシベーション膜)PSV1が設けられている。 Protective film (passivation film) PSV1 is provided consisting of N, and the like.

【0071】図1において、駆動用ICが搭載される位置を符号ICを付した破線で示す。 [0071] In FIG. 1, indicated by broken lines the position where the driving IC is mounted by reference numeral IC. なお、符号BUMP In addition, sign BUMP
は駆動用ICのバンプBUMPがボンディングされるバンプ接続部である。 Is a bump connection portion on which the bumps BUMP of the drive IC is bonded. また、外部から駆動用ICへ信号、 The signal from the outside to the driving IC,
電源電圧を供給するフレキシブル基板FPCが接続、実装される位置(一端部)を符号FPCを付した破線で示す。 Flexible substrate FPC for supplying a power supply voltage is connected, shown by the broken line position to the (end) by symbol FPC implemented. 入力配線Tdのフレキシブル基板の出力端子と接続される部分は、図1の破線FPCの左側(表示部と反対側)の部分である。 Portion connected to the output terminals of the flexible substrate of the input wiring Td is a portion of the left side (the side opposite to the display portion) of the dashed line FPC of FIG.

【0072】フレキシブル基板の出力端子と接続される入力配線Tdの部分において、第2導電膜d2と第3導電膜d3とは、図1に示すように、入力配線Tdの片側に形成されている。 [0072] In portions of the input wiring Td connected to the output terminals of the flexible substrate, the second conductive film d2 and the third conductive film d3, as shown in FIG. 1, it is formed on one side of the input wiring Td . また、保護膜PSV1も入力配線T In addition, the protective film PSV1 also input wiring T
dの片側に形成された第2、第3導電膜d2、d3に沿ってそれより少し大きめに、入力配線Tdの片側に形成されている。 Second, it more slightly larger along the third conductive film d2, d3 formed on one side of d, it is formed on one side of the input wiring Td. すなわち、入力配線Tdにおいて、表面に露出した保護膜PSV1以外の部分は、透明導電膜d1 That is, in the input wiring Td, portions other than the passivation film PSV1 exposed on the surface, the transparent conductive film d1
が広い面積で露出しており、この露出した透明導電膜d Is exposed over a wide area, the transparent conductive film d was this exposed
1を検査用端子(パッド)とし、また、この露出した透明導電膜d1とフレキシブル基板の出力端子とが直接接続される。 1 and inspection terminals (pads), also the output terminal of the exposed transparent conductive film d1 and the flexible board are connected directly.

【0073】なお、第1導電膜g1と第2導電膜d2とはスルーホールTH1、TH2を介して接続されている。 [0073] Note that the first conductive film g1 and the second conductive film d2 is connected via a through hole TH1, TH2.

【0074】また、図1において、符号Pは端子(入力配線Td)ピッチ(約0.4〜1.3mm)、符号Gは端子ギャップ(間隔)(約0.2〜1.1mm)である。 [0074] Further, in FIG. 1, reference numeral P terminals (input wiring Td) pitch (about 0.4~1.3Mm), code G is a terminal gap (spacing) (about 0.2~1.1Mm) .

【0075】ここでは、フレキシブル基板と駆動用IC [0075] Here, the flexible substrate and the driving IC
とを接続する入力配線Tdを、低抵抗金属からなる第1 The input wiring Td for connecting the door, first made of a low resistance metal 1
導電膜g1、第2、第3導電膜d2、d3を含んで構成し、かつ、低抵抗金属とは接触抵抗の高い透明導電膜d The conductive film g1, a second, and configured to include a third conductive film d2, d3, and low resistance metal and having a high contact resistance transparent conductive film d
1を介在する第1導電膜g1と第2導電膜d2とを、スルーホールTH1、TH2を介して接続したので、入力配線Tgを低抵抗化でき、フレキシブル基板から駆動用IC間の低抵抗化を実現できる。 A first conductive film g1 that mediate 1 and the second conductive film d2, since the connection via the through hole TH1, TH2, can reduce the resistance of the input wiring Tg, low resistance between the driving IC from the flexible substrate It can be realized.

【0076】また、電食が進行しやすい低抵抗化のための入力配線Tdの片側に形成された第2、第3導電膜d [0076] The second, third conductive film d electrolytic corrosion is formed on one side of the input wiring Td for easy low resistance progression
2、d3の上は、電食防止のため、保護膜PSV1で覆い、フレキシブル基板の端子と接続する部分は、安定性が高く、汚染、酸化されにくく、電食の生じにくい透明導電膜d1を露出して構成したので、フレキシブル基板と駆動用ICとを接続する入力配線Tdの耐電食性を向上できる。 2, on the d3 is to prevent electrolytic corrosion, is covered with a protective film PSV1, portions to be connected to the flexible board terminals, high stability, contamination, difficult to be oxidized, the electrolytic corrosion hardly occurs a transparent conductive film d1 since it is configured to expose, it can improve the electrolytic corrosion resistance of the input wiring Td for connecting the driving IC and a flexible substrate. その結果、製品の信頼性を向上できる。 As a result, it is possible to improve the reliability of the product.

【0077】さらに、フレキシブル基板の出力端子と接続される入力配線Tdの部分の第2、第3導電膜d2、 [0077] Furthermore, second, third conductive film d2 of the portion of the input wiring Td connected to the output terminals of the flexible substrate,
d3は入力配線Tdの片側に形成し、それ以外の部分は、広い面積で、透明導電膜d1を露出させたので、前記《製造フロー》の項で説明したように、駆動用IC搭載後、フレキシブル基板実装前に、透明導電膜d1の露出部分TESTに検査用プローブを当て、点灯検査を行い、駆動用ICの良否の判断を行うことができる。 d3 is formed on one side of the input wiring Td, other portions, in a large area, since to expose the transparent conductive film d1, as described in the paragraph of the "production flow", after drive IC mounted, before the flexible substrate mounted, against the testing probe to the exposed portion tEST of the transparent conductive film d1, it performs lighting test, a determination may be made of the quality of driving processing IC.

【0078】以上のように、前述した端子構造にすることで、入力端子Tdのフレキシブル基板接続部分から入力端子IPまでの抵抗値は、たとえば、配線幅300μ [0078] As described above, by the terminal structure described above, the resistance value of the flexible substrate connection portion of the input terminal Td to the input terminal IP, for example, the wiring width 300μ
m、配線距離2mmを仮定し、配線層d3の膜厚を約4 m, assuming a wiring distance 2 mm, approximately the thickness of the wiring layer d3 4
000Åとすると、Al−Pdでは、抵抗率0.1Ω/ When 000A, the Al-Pd, resistivity 0.1 [Omega /
□程度、配線層g1の膜厚を約2800Åとすると、A □ extent, and the thickness of the wiring layer g1 and about 2800 Å, A
l−Ta−Tiでは、抵抗率0.5Ω/□程度であるため、各々0.67Ωと3.3Ωとの並列接続抵抗となり、更に、透明導電膜d1との間のTH1、TH2部のスルーホール抵抗を考慮しても、全体で、数Ωの抵抗となる。 In l-Ta-Ti, since resistivity 0.5 .OMEGA / □ is the degree, each becomes parallel connection resistance between 0.67Ω and 3.3Omu, further, the TH1, TH2 parts between the transparent conductive film d1 through even considering the Hall resistance, in total, a resistance of several Omega.

【0079】図16は、折り曲げ可能な多層フレキシブル基板FPCを液晶表示素子に折り曲げ実装する方法を示す斜視図である。 [0079] Figure 16 is a perspective view showing a method of folding implement multi-layered flexible substrate FPC can be bent in the liquid crystal display device.

【0080】フレキシブル基板FPCは多層構造、折り曲げ可能で、図16に示すように、液晶表示素子の下部透明絶縁基板の端部上に、異方性導電膜(図17の符号ACF1参照)を介して電気的、機械的に接続され、フレキシブル基板FPCは矢印方向に折り曲げて実装される。 [0080] The flexible substrate FPC multilayer structure, can be folded, as shown in FIG. 16, on the end of the lower transparent insulating substrate of the liquid crystal display device, through an anisotropic conductive film (see numeral ACF1 in FIG. 17) electrical Te, is mechanically connected, the flexible substrate FPC is mounted by bending in the direction of the arrow.

【0081】下部透明絶縁基板SUB1の接続個所上に異方性導電膜(ACF1)を貼り付け、フレキシブル基板FPCの穴FHLを治具の位置決めピンに仮固定し、 [0081] Paste an anisotropic conductive film (ACF1) on the connection point of the lower transparent insulating substrate SUB1, temporarily fixed holes FHL of the flexible substrate FPC to the positioning pins of the jig,
開口穴とフレキシブル基板FPCの穴とを合わせて粗い合わせを行なう。 Together with the holes of the opening hole and the flexible substrate FPC performing coarse combined. 合わせ精度向上のため、基板SUB1 Improve accuracy combined substrate SUB1
側には、四角の塗りつぶしパターン(図6、図7の符号ALC参照)を配置している。 On the side, it is arranged square fill pattern (reference numeral ALC of FIG. 6, FIG. 7). このパターン(ALC) This pattern (ALC)
をフレキシブル基板FPC側のロの字状の合わせパターンALMG、ALMDに納まる状態に位置を調整しながら、ヒートツールでフレキシブル基板を仮熱圧着する。 The flexible substrate FPC side of hollow square-shaped mating pattern ALMG, while adjusting the position in a state fit to ALMD, temporarily thermocompression bonding a flexible substrate with heat tool.
さらに位置ずれがないことを確認後、本熱圧着し、フレキシブル基板FPCを基板SUB1に固定する。 After confirming that there is no further misalignment and the thermocompression bonding, to secure the flexible substrate FPC to the substrate SUB1.

【0082】異方性導電膜ACF1を使用した理由は、 [0082] The reason for using an anisotropic conductive film ACF1 is,
駆動用ICへの入力信号や電源電圧を約45本配線する必要があり、入力配線Td間ピッチPが、約400μm Must input signal and power supply voltage present about 45 wires to the driving IC, the pitch P between the input wiring Td, about 400μm
と小さく、透明絶縁基板SUB1へのはんだ付けが難しく、信頼性の良い電気接続が困難であった。 A small soldering is difficult to the transparent insulating substrate SUB1, an electrical connection of good reliability is difficult. したがって、本発明により、画素数や表示色数が増えて配線間ピッチが狭くなっても、フレキシブル基板と信頼性良く電気接続できる。 Accordingly, the present invention, even if the number and the display color number of pixels is increased by the wiring pitch becomes narrower, it reliably electrically connected to the flexible substrate.

【0083】図24(a)、(b)は、それぞれ液晶表示モジュールの要部断面図の一例である。 [0083] Figure 24 (a), (b) is an example of a fragmentary sectional view showing the respective liquid crystal display module.

【0084】フリップチップ方式と多層フレキシブル基板との組み合わされた駆動回路付き液晶表示素子に、シールドケースSHD、絶縁スペーサSPC、ゴムクッションGC、偏向板POL、プリズムシートPRS、拡散シートSPS、導光板GLB、反射シートRFS、下側モールドケースMCA、蛍光管LP、ランプケーブルL [0084] The flip-chip and combined drive circuit with the liquid crystal display element of the multilayer flexible substrate, the shield case SHD, insulating spacer SPC, rubber cushion GC, deflection plate POL, a prism sheet PRS, the diffusion sheet SPS, the light guide plate GLB reflection sheet RFS, lower molded case MCA, fluorescent tube LP, lamp cable L
PC等を図に示すように、上下の配置関係で、各部材が積み重ねられ、液晶表示モジュールが組み立てられる。 As shown in figure PC or the like, in the vertical positional relationship, respective members are stacked, the liquid crystal display module is assembled.

【0085】《入力端子IPの構造》本発明の入力端子IPの構造例を図1ないし図4に示す。 [0085] shown in FIGS. 1 to 4 the structure of an input terminal IP of the "input terminal IP of the structure" the present invention.

【0086】前述したように、入力配線Tdのフレキシブル基板接続部分から入力端子IPまでの抵抗値は、数Ωの抵抗となっている。 [0086] As described above, the resistance value of the flexible substrate connection portion of the input wiring Td to the input terminal IP has a resistance of several Omega. 一方、入力端子IP部でも、数Ωの抵抗値にする必要がある。 Meanwhile, also an input terminal IP unit, it is necessary to the resistance value of the number Omega.

【0087】図2(a)、(b)、(c)には、本発明の実施例を示す入力端子IPと駆動用ICのバンプとの相対位置を示す拡大平面図である。 [0087] FIG. 2 (a), (b), the (c), is an enlarged plan view showing the relative position between the input terminal IP and the bumps of the drive IC of an embodiment of the present invention. 本例の構造は、バンプが分割されていないため、便宜上シングルバンプSB Since the structure of this embodiment, the bump is not divided, for convenience single bump SB
P構造と称する。 It referred to as the P structure.

【0088】入力端子IPとして、同一の大きさを仮定した場合、バンプ周囲に形成する配線層d2、d3の突出部分JUTが、図2(a)バンプの1辺側、図2 [0088] As an input terminal IP, assuming the same size, the protruding portion JUT wiring layer d2, d3 formed around bumps, 2 (a) 1 window side of the bump, 2
(b)バンプの2辺側、図2(c)バンプの3辺側になるに従い、透明導電膜とバンプとの接続面積が、減少してくることが分かる。 (B) 2 sides side of bumps, in accordance becomes three sides side shown in FIG. 2 (c) bump connection area between the transparent conductive film and bumps, it can be seen coming decreases. 入力端子IPが約100μm幅で、高信頼接続のため、接続面積で70μm角以上必要な場合は、配線層d2、d3の突出部分JUTの配線幅は、約10〜20μmであるため、図2(a)バンプの1辺側の構造が、最適となる。 Since the input terminal IP is about 100μm wide, for reliable connection, if the connection area 70μm angle than necessary, the wiring width of the projecting portion JUT wiring layer d2, d3 is about 10 to 20 [mu] m, FIG. 2 (a) of one side end of the bump structure, the optimum. また、この構造は、入力端子IPの長さ方向のバンプの位置ズレに対しては緩く、突出部分JUTを破壊することがない。 Also, this structure is loosely against misalignment in the longitudinal direction of the bump of the input terminals IP, it does not destroy the projecting portion Jut. ただし、入力端子IPの幅に余裕がある場合は、より配線抵抗値R However, if there is a margin to the width of the input terminal IP is more wiring resistance value R
tが低減可能な図2(b)バンプの2辺側、図2(c) t which can reduce FIG 2 (b) 2 sides side of bumps, and FIG. 2 (c)
バンプの3辺側の構成が有利となる。 Construction of three sides side of the bump is advantageous. 本例は、突出部分JUTは、配線層d2、d3を使用しているが、同様なパターンで配線層g1を使用しても、低抵抗配線化が可能である。 This embodiment, the protruding portion JUT is using wiring layer d2, d3, be used wiring layer g1 in a similar pattern, it is possible to reduce the resistance wiring of. なお、突出部分JUTに、配線層d2、d3 Incidentally, the projecting portion Jut, wiring layers d2, d3
を使用した場合、更に、突出パターンの損傷防止や電食に対する信頼性を向上するため、アルミニウムを主体とする配線が直接外気に露呈しないため、配線の上を保護膜PSV1で被覆している。 When using, further to improve the reliability of the damage prevention and electrolytic corrosion protrusion patterns, the wiring made mainly of aluminum is not exposed to the outside air directly, and covers the top of the wiring protective film PSV1.

【0089】図3(a)、(b)、(c)、(d)には、本発明の別の実施例を示す入力端子IPと駆動用I [0089] FIG. 3 (a), (b), (c), the (d), an alternative embodiment to the input terminal IP that shows a drive I of the present invention
Cの分割されたバンプとの相対位置を示す拡大平面図である。 Is an enlarged plan view showing the relative positions of the C divided bumps. 本例の構造は、バンプが複数に分割されているため、便宜上ダブルバンプWBP構造と称する。 Structure of this embodiment, since the bump is divided into a plurality, for convenience referred to as a double bump WBP structure.

【0090】入力端子IPとして、同一の大きさを仮定した場合、配線層d2、d3の突出部分JUTが、図3 [0090] As an input terminal IP, assuming the same size, the protruding portion JUT wiring layer d2, d3 is 3
(a)分割されたバンプの中央の間隙、図3(b)分割されたバンプの中央の間隙と周辺の1辺側、図3(c) (A) a central gap of the split bumps, and FIG. 3 (b) divided one side end of the middle of the gap and surrounding the bumps, FIG 3 (c)
分割されたバンプの中央の間隙と周辺の2辺側、図3 Two sides side of the center of the gap and the surrounding divided bump 3
(d)分割されたバンプの中央の間隙と周辺の3辺側、 (D) divided three sides side of the center of the gap and surrounding the bumps,
になるに従い、透明導電膜とバンプとの接続面積が、減少してくることが分かる。 According becomes, the connection area between the transparent conductive film and bumps, it can be seen coming decreases. 入力端子IPが約100μm About 100μm the input terminal IP
幅で、合計接続面積で70μm角以上必要な場合、配線層d2、d3の突出部分JUTの配線幅は、約10〜2 Wide, if the total connection area at 70μm angle than necessary, the wiring width of the projecting portion JUT wiring layer d2, d3 is from about 10 to 2
0μmであるため、図3(a)分割されたバンプの中央の間隙に配置の構造が最適となる。 Since a 0 .mu.m, the structure of the arrangement in FIGS. 3 (a) center of the gap divided bump is optimal. また、この構造は、 In addition, this structure,
入力端子IPの長さ方向のバンプの位置ズレに対しては緩く、突出部分JUTを破壊することがない。 Loosely against misalignment in the longitudinal direction of the bump of the input terminals IP, it does not destroy the projecting portion Jut. ただし、 However,
入力端子IPの幅に余裕がある場合は、より配線抵抗値Rtが低減可能な図3(b)バンプの2辺側、図3 If there is a margin to the width of the input terminal IP is 3 more can reduce the wiring resistance value Rt is (b) 2 sides side of bumps, 3
(c)バンプの3辺側の構成が有利となる。 (C) construction of three sides side of the bump is advantageous. 本例は、突出部分JUTは、配線層d2、d3を使用しているが、 This embodiment, the protruding portion JUT is using wiring layer d2, d3,
同様なパターンで配線層g1を使用しても、低抵抗配線化が可能である。 Be used wiring layer g1 in a similar pattern, it is possible to reduce the resistance wiring of. なお、突出部分JUTに、配線層d Incidentally, the projecting portion Jut, wiring layer d
2、d3を使用した場合、更に、突出パターンの損傷防止や電食に対する信頼性を向上するため、アルミニウムを主体とする配線が直接外気に露呈しないため、配線の上を保護膜PSV1で被覆している。 When using the 2, d3, further, in order to improve the reliability of the damage prevention and electrolytic corrosion protrusion patterns, the wiring made mainly of aluminum is not exposed to the outside air directly coated over the wiring with a protective film PSV1 ing.

【0091】図10に、従来の代表的な入力端子構造の例とバンプまでの抵抗値を模式的に示す。 [0091] Figure 10, the resistance value of up example of a typical conventional input structure and the bump shown schematically. 更に、図1 Furthermore, Figure 1
1、図12に、本発明の入力端子構造SBP、WBP及びバンプまでの抵抗値を模式的に示す。 1, in FIG. 12, the input terminal structure SBP of the present invention, the resistance to WBP and the bump shown schematically.

【0092】入力端子部IPでは、点線で示すバンプB [0092] In the input terminal section IP, the bumps B indicated by the dotted line
UMPとの接続箇所までは、たとえば、抵抗値R1として、バンプBUMP幅70μm、配線層d2、d3とバンプBUMPとの距離40μmを仮定し、配線層d1の膜厚を約1400Åとすると、ITO膜では、抵抗率2 Until the connection portion between the UMP, for example, as a resistance value R1, the bump BUMP width 70 [mu] m, assuming a distance 40μm between the wiring layer d2, d3 and bumps BUMP, and the thickness of the wiring layer d1 and about 1400 Å, ITO film In, resistivity 2
0Ω/□程度とすると、約11.4Ωとなる。 If you 0Ω / □ degree, it is about 11.4Ω. 更に、抵抗値R2、R3、R4は、バンプ周辺の残り3辺の抵抗であるが、いずれも、抵抗値R1よりは大きい値となる。 Furthermore, the resistance value R2, R3, R4 is a resistance of the remaining three sides of the peripheral bump Both the larger value than the resistance value R1. このため、バンプBUMPとの接続箇所と配線層d Therefore, the connecting portion between the bumps BUMP wiring layer d
2、d3の端との合計の並列抵抗値は、ほぼ抵抗値R1 2, the parallel resistance value of the sum of the end of d3 is approximately the resistance value R1
に等しく、約10Ωと大きいことが分かった。 Equal to, was found to be as large as about 10 [Omega. 更に、この値は、バンプBUMPとの接続箇所の位置ズレにより、前記距離が、例えばバンプ毎に20〜60μmのバラツキがあると、抵抗値R1は、5〜17Ωと変化することが分かった。 Moreover, this value is the misalignment of the connecting portion between the bumps BUMP, the distance is, for example, every bump there is a variation of 20 to 60 [mu] m, the resistance value R1 was found to vary with 5~17Omu. したがって、従来の入力端子構造では、具体的には、入力配線Tdの抵抗値Radd、バンプとの接続抵抗値RA及びフレキシブル基板との接続抵抗値RAの合計値Rtのバラツキを最低限とし、その絶対値を、目標としては15Ω以下にすることが難しかった。 Therefore, in the conventional input terminal structure, specifically, to a minimum the variability of the total value Rt in the connection resistance value RA of the connection resistance value RA and the flexible substrate between the resistance value Radd, bumps input wirings Td, the the absolute value, as the target was difficult to below 15 [Omega].

【0093】一方、図2に示すシングルバンプSBP構造では、バンプBUMP周辺に突出部JUTが形成されているため、図11に示す抵抗RDが、前記抵抗R1に並列接続して形成され、図10に比較して、より低抵抗配線が実現できる。 [0093] On the other hand, in the single-bump SBP structure shown in FIG. 2, the projecting portion JUT the peripheral bump BUMP is formed, the resistance RD as shown in FIG. 11, are formed in parallel connected to the resistors R1, 10 compared to, lower resistance wiring can be realized. 例えば、抵抗RD部のバンプ側の幅70μm、配線層d2、d3とバンプBUMPとの距離40μmを仮定し、配線層d1の、抵抗率20Ω/□程度とすると、抵抗値RDは、約11.4Ωとなる。 For example, the bump side width 70μm of resistor RD unit, assuming the distance 40μm between the wiring layer d2, d3 and bumps BUMP, wiring layers d1, when the resistivity of 20 [Omega / □ extent, the resistance value RD is about 11. 4Ω become. すなわち、並列抵抗としては、主に、抵抗R1とRDからなり、従来に比べ半減でき、約6Ω以下となる。 That is, the parallel resistance, mainly, a resistor R1 and RD, can half compared with the conventional, and no more than about 6 [Omega. また、突出部JUTで、バンプの周辺をより多く囲むことにより、入力端子抵抗は小さくなることは言うまでもない。 Further, in the protruding portion Jut, by enclosing more peripheral bumps, the input terminal resistor be less of course.

【0094】さらに、図3(a)に示すダブルバンプW [0094] In addition, double bump W shown in FIG. 3 (a)
BP構造では、分割されたバンプBUMPの中央部に突出部JUTが形成されているため、図12に示す抵抗R The BP structure, the projecting portion JUT is formed in the center portion of the divided bump BUMP, resistor R shown in FIG. 12
Dが、中央部の突出部JUTの両側に形成され、これらの抵抗RDが、前記抵抗R1に並列接続して形成され、 D is formed on both sides of the projecting portion JUT of the central portion, the resistors RD is formed in parallel connected to the resistors R1,
図11に比較して、より低抵抗配線が実現できる。 Compared to FIG. 11, a lower-resistance wiring can be realized. 例えば、抵抗RD部のバンプ側の幅70μm、配線層d2、 For example, the bump side width 70μm of resistor RD portion, the wiring layer d2,
d3とバンプBUMPとの距離40μmを仮定し、配線層d1の、抵抗率20Ω/□程度とすると、抵抗値RD Assuming the distance 40μm between d3 and bumps BUMP, wiring layers d1, when the resistivity of 20 [Omega / □ extent, the resistance value RD
は、約11.4Ωとなる。 It is about 11.4Ω. すなわち、並列抵抗としては、分割されたバンプ毎に、抵抗R1/2とRD/2の並列抵抗となり、従来に比べ約1/4に減少でき、約3 That is, the parallel as the resistors, each divided bump becomes a parallel resistance of the resistors R1 / 2 and RD / 2, can be reduced to about 1/4 compared with the conventional, approximately 3
Ω以下となる。 The Ω or less. また、突出部JUTで、バンプの周辺の辺をより多く囲むことにより、入力端子抵抗は小さくなることは言うまでもない。 Further, in the protruding portion Jut, by enclosing more sides of the periphery of the bump, the input terminal resistor be less of course.

【0095】図5は、透明導電膜の下層あるいは上層に低抵抗金属層の配線を形成した場合の端子間抵抗と測定方法を示す図である。 [0095] Figure 5 is a diagram inter-terminal resistance in the case of forming a wiring of a low resistance metal layer in the lower layer or the upper layer of the transparent conductive film and shows the measurement method.

【0096】図5(a)に示すように、測定端子パターンとしては、透明導電膜ITOを含む多層の構造とし、 [0096] As shown in FIG. 5 (a), as the measurement terminal pattern, a multilayer structure including a transparent conductive film ITO,
下層11と上層12の接続面積は、およそ幅200μ Connection area of ​​the lower layer 11 and upper layer 12 is approximately the width 200μ
m、長さ600μmとした。 m, and the length of 600μm. また、およそ長さ100μ In addition, approximately length 100μ
mの接続長さで、異方性導電膜ACFを介してフレキシブル基板FPCを上層12に電気接続し、更に抵抗Ro In connection length of m, and the electrical connection of the flexible substrate FPC in the upper layer 12 through the anisotropic conductive film ACF, further resistance Ro
nを介して、約1ボルトの電圧を印加した。 Through n, the applied voltage was about 1 volt. 電流値は、 Current value,
前記測定端子パターンの端に検査プローブ針をあてて測定し、抵抗値を算出した。 Measured by applying a test probe to an end of the measuring terminal pattern was calculated resistance value.

【0097】図5(b)に、その測定結果を示す。 [0097] in FIG. 5 (b), shows the measurement results.

【0098】透明導電膜ITOの単層では、端子間の抵抗値は、約40〜100Ωとなっており、抵抗値も高く、バラツキも大きい。 [0098] In the single layer of the transparent conductive film ITO, the resistance value between the terminals, has a approximately 40~100Omu, resistance is high, the variation is large. これは、比抵抗が20Ω/□程度と高いこと、及び、膜厚の変動の影響が大きいことによると考えられる。 This resistivity 20 [Omega / □ extent as high possible, and is believed to be due to large influence of thickness variations. このため、入力端子には、透明導電膜ITOの単層の構造は、適当でないことがわかる。 Therefore, the input terminal, the structure of a single layer of the transparent conductive film ITO is found to be not suitable.

【0099】一方、透明導電膜ITOの下層に低抵抗金属層を配線する構造では、下層11の材料により、接続抵抗が異なるため、端子間の抵抗値が異なることがわかった。 [0099] On the other hand, in the structure of wiring the low-resistance metal layer under the transparent conductive film ITO, a material of the lower layer 11, since the connection resistance is different, it was found that the resistance value between the terminals is different. すなわち、上層12に、透明導電膜ITOを、下層11に、アルミニウムAlを主体とする膜を形成した構造ITO/Alでは、端子間の抵抗値が10Ω程度しか減少せず、2層間の接続抵抗が、かなり高いことがわかる。 That is, the upper layer 12, a transparent conductive film ITO, the lower layer 11, the aluminum Al structure ITO / forming a film mainly made of Al, decreases only resistance 10Ω approximately between terminals, between two layers of connection resistance There, it can be seen that much higher. これは、アルミニウムAlを主体とする膜の表面に薄い酸化膜が形成されているためと考えられる。 This is probably because the thin oxide film on the surface of the film mainly made of aluminum Al is formed. 下層11に、クロムCrあるいはタンタルTaを主体とする膜を形成した構造ITO/CrあるいはITO/Taでは、端子間の抵抗値が約半減し、2層間の接続抵抗が、 The lower layer 11, the chromium Cr or structure tantalum Ta to form a film mainly ITO / Cr or ITO / Ta, the resistance value is approximately halved between the terminals, two layers of connection resistance,
かなり低いことがわかる。 It can be seen that much lower.

【0100】なお、上層12に、アルミニウムAlとクロムCrの2層とし、下層11に透明導電膜ITOを形成したAl/Cr/ITO構造では、ほとんど2層間の接続抵抗が無いことがわかる。 [0100] Incidentally, the upper layer 12, a two-layer aluminum Al and chromium Cr, the Al / Cr / ITO structure to form a transparent conductive film ITO is lower 11, it can be seen that there is no most 2 layers in the connection resistance.

【0101】以上のことから、低抵抗金属層の配線として、ゲート配線を形成する金属層を使用し、透明導電膜の下層において、前記低抵抗金属層の配線を突出させて形成する入力端子IPの構造とすることで、単層の透明導電膜の場合に比べて、入力端子部の抵抗を減少できることがわかる。 [0102] From the above, as a wiring of a low resistance metal layer, the input terminal IP using the metal layer to form a gate wiring in the lower layer of the transparent conductive film, which formed by projecting the lines of the low-resistance metal layer with the structure, as compared with the case of the transparent conductive film of a single layer, it can be seen that decreasing the resistance of the input terminal portion.

【0102】図4は、本発明の別な実施例を示すもので、低抵抗金属層の配線として、ゲート配線を形成する金属層を使用した例である。 [0102] Figure 4 shows another embodiment of the present invention, as the wiring of the low resistance metal layer, an example of using a metal layer for forming the gate wirings.

【0103】図4(a)では、入力端子部IPにおいて、ゲート配線を形成する金属層g1からなる突出部J [0103] In FIG. 4 (a), in the input terminal section IP, the projecting portion J formed of a metal layer g1 forming the gate wirings
UTでバンプとの接続部BUMPを全面覆い、しかも、 The entire surface to cover the connection part BUMP of the bump at UT, moreover,
透明導電膜d1よりは面積を小さく形成する。 Is a transparent conductive film d1 formed smaller area. したがって、ゲート配線材料として、比較的柔らかい材料や、電食の起こりやすい材料でも、上層の比較的硬く、信頼性上安定した透明導電膜d1で被覆するため、接続信頼性が向上し、低抵抗化を実現できる。 Therefore, as the gate wiring material, and a relatively soft material, even prone material electrolytic corrosion, the upper layer of relatively hard, for coating with reliability on stable transparent conductive film d1, and improved connection reliability, low resistance reduction can be realized.

【0104】図4(b)及び図4(c)では、各々図2 [0104] shown in FIG. 4 (b) and FIG. 4 (c), the respective Figure 2
(a)及び図3(a)の入力端子IP構造において、更に、ゲート配線を形成する金属層g1にて突出部JUT (A) and at the input terminal IP structure of FIG. 3 (a), further, the protruding portion JUT a metal layer g1 forming the gate wirings
を形成したものである。 It is obtained by forming a. したがって、更に、図2(a) Therefore, further, FIGS. 2 (a)
及び図3(a)に比べ、低抵抗化を実現できる。 And Figure 3 than (a), the can achieve low resistance.

【0105】本例では、ゲート配線材料としては、アルミニウムAlを主体とする材料を使用しているが、クロムCrあるいはタンタルTaを主体とする材料を使用する場合でも、より低抵抗化に効果があることは、図5に示したとおりである。 [0105] In this example, as the gate wiring material, the use of the material composed mainly of aluminum Al, even when using a material mainly composed of chromium Cr or tantalum Ta, is effective in a lower-resistance it is as shown in FIG. 5 in.

【0106】図13に、駆動用ICを搭載後の図1及び図3(a)に示すダブルバンプWBP構造のG−G切断線における模式的断面図を示す。 [0106] FIG. 13 shows a schematic cross-sectional view along line G-G cutting line of a double bump WBP structure shown in FIGS. 1 and after mounting the drive IC 3 (a).

【0107】本例では、駆動用ICのバンプBUMP [0107] In the present example, the bumps BUMP of the drive IC
は、金Au材料から形成した。 It is formed from gold (Au) material. 異方性導電膜ACF2としては、市販の材料で、粒子材質としては、約5μm径プラスチックに、ニッケルNi及び金Auメッキしたもので、10000個/mm2以上の粒子密度のものを使用し、加熱圧着時は、駆動用IC側を150度以上に熱し、加圧して、透明絶縁基板上の透明導電膜d1と電気接続を行った。 The anisotropic conductive film ACF2, a commercially available material, the particle material, approximately 5μm diameter plastic, obtained by nickel Ni and gold Au plating, using those 10,000 / mm @ 2 or more particle density, heating during crimping, heat the drive IC side than 150 degrees, pressurized and subjected to the transparent conductive film d1 and the electrical connection of the transparent insulating substrate. この結果、バンプBUMPと透明導電膜d1との間の抵抗値RAは、合計接続面積で40μm角以上ある場合は、数Ωとなった。 As a result, the resistance value RA between the bumps BUMP and the transparent conductive film d1, if more than 40μm angle in total contact area became several Omega.

【0108】したがって、本発明によれば、この部分の抵抗値を従来に比べ、半減以下にでき、高信頼性で高密度バンプ実装に適する入力端子IPの構造を得ることができる。 [0108] Thus, according to the present invention, the resistance value of this portion compared with the conventional half can below, the structure of the input terminal IP suitable for high density bump mounting in reliability.

【0109】図9に、実際の液晶表示モジュールのドレイン駆動用ICの各入力信号に対して、本発明の入力端子構造を適用した例を示す。 [0109] Figure 9 shows the actual of each input signal drain driver IC of a liquid crystal display module, an example of applying the input terminal structure of the present invention. なお、平面拡大図は、図7 A plan enlarged view, FIG. 7
に示す。 To show.

【0110】入力配線Tdの番号1及び45は、透明絶縁基板SUB2側に形成される共通電極COMに電圧を供給するための配線である。 [0110] Number 1 and 45 of the input wiring Td is a wiring for supplying a voltage to the common electrode COM is formed on a transparent insulating substrate SUB2 side. また、番号2及び44は、 In addition, the number 2 and 44,
短絡配線SHcに接続されており、入力バンプとの接続は無い。 Is connected to the short-circuit wiring SHc, the connection between the input bump is not. 番号4〜10、15、16、29〜31、及び37〜42は、表示データ信号D00〜D05、D10 Number 4~10,15,16,29~31, and 37 to 42, the display data signal D00 to D05, D10
〜D15、D20〜D25で、各色毎6ビットの合計1 -D15, in D20~D25, total 6 bits for each color 1
8ビットにより、約26万色を表示する。 The 8-bit displays about 26 million colors. これらの表示データは、高インピーダンス入力であるため、入力端子の抵抗値の悪影響はそれほど大きくなく、このため、入力端子構造としては、図2(a)に示すシングルバンプSBP構造とした。 These display data are the high-impedance input, the adverse effects of the resistance value of the input terminal is not so large, Therefore, as the input terminal structure was a single bump SBP structure shown in FIG. 2 (a). また、走査方向変更信号(LD24 Further, the scanning direction changing signal (LD 24
0−1)の配線番号11、クロックの取り込み制御(R 0-1) of the wiring number 11, the clock of the capture control (R
ESERVED)の配線番号14、クロック入力用配線番号17(DCLK)、動作クランプ用配線番号32 Interconnection number 14 ESERVED), the clock input line number 17 (DCLK), action clamping wire No. 32
(CLAMP)、データ反転信号(DATA−INV) (CLAMP), the data inversion signal (DATA-INV)
入力の配線番号35、キャリー信号入力の配線番号43 Interconnection number 35 of the input, the interconnection number 43 of the carry signal input
(EiO1)、についても、高インピーダンス入力であるため、入力端子の抵抗値の悪影響はそれほど大きくなく、このため、入力端子構造としては、シングルバンプSBP構造とした。 (EIO1), for also, because of the high impedance input, the adverse effects of the resistance value of the input terminal is not so large, Therefore, as the input terminal structure was a single bump SBP structure.

【0111】一方、階調基準電圧や電源電圧は、入力インピーダンスが低いため、《階調電圧の生成方法》の項でも説明したように、入力配線の抵抗値Raddの悪影響は大きくなる。 [0111] On the other hand, the gradation reference voltage or the supply voltage has a low input impedance, as described in the section of "tone generating method of the voltage", the adverse effects of resistance Radd input wirings increases. このため、入力端子構造としては、ダブルバンプWBP構造とした。 Therefore, as the input terminal structure was a double bump WBP structure.

【0112】すなわち、9値の階調基準電圧V0〜V8 [0112] That is, the gradation reference voltage of 9 values ​​V0~V8
を入力配線の番号12、13、20、21〜25、2 Number of input wiring the 12,13,20,21~25,2
6、33、34から供給するが、これらの入力端子構造としては、図3(a)に示すダブルバンプWBP構造とした。 Supplied from 6,33,34 found These input terminals structure, and a double bump WBP structure shown in FIG. 3 (a). 更に、デジタル電源用(VDDD)、アナログ電源用(VDDA)の3.3ボルト供給入力配線の番号1 Furthermore, digital power (VDDD), No. 1 of 3.3 volt supply input wiring for an analog power supply (VDDA)
8、19も、ダブルバンプWBP構造とした。 8, 19, was also a double bump WBP structure. 更に、アナロググランド用(AGND)、デジタルグランド用(DGND)の入力配線の番号27、28も、ダブルバンプWBP構造とした。 Furthermore, analog ground (AGND), numbers 27 and 28 of the input wiring for a digital ground (DGND) was also a double bump WBP structure.

【0113】前述のように、各入力信号に対応して、最適な入力端子構成を採用することで、液晶表示装置において、どの中間調表示でも、輝度ムラは、観測されることはなかった。 [0113] As described above, in response to the input signal, by employing the optimum input terminal configuration, in the liquid crystal display device, any halftone display, luminance unevenness was never observed.

【0114】《液晶表示モジュールMDLを実装した情報機器》図25は、液晶表示モジュールMDLを実装したノートブック型のパソコンあるいはワープロの装置の斜視図である。 [0114] Figure 25 "LCD information equipment implementing the module MDL" is a perspective view of a liquid crystal display notebook computer or word processor of a device implementing the module MDL.

【0115】駆動ICの液晶パネルPNL上へのCOG [0115] COG onto the liquid crystal panel PNL of the drive IC
実装と外周部のドレインおよびゲートドライバ用周辺回路としての多層フレキシブル基板に折り曲げ実装を採用することで、従来に比べ大幅に外形サイズ縮小ができる。 By employing the mounting and the outer peripheral portion multilayer flexible substrate in the bent implementation as a drain and a gate peripheral circuit driver can significantly outer size reduction as compared with the prior art. 本例では、片側実装されたドレインドライバ用周辺回路を情報機器のヒンジ上方の表示部の上側に配置できるため、コンパクトな実装が可能となった。 In this example, it is possible to place a peripheral circuit for the drain driver which is mounted on a single side on the upper side of the hinge above the display unit of the information apparatus has enabled a compact implementation.

【0116】情報機器からの信号は、まず、図では、左側のインターフェイス基板PCBのほぼ中央に位置するコネクタから表示制御集積回路素子(TCON)へ行き、ここでデータ変換された表示データが、上下に分かれて多層フレキシブル基板上のドレインドライバ用周辺回路へ流れる。 [0116] signal from the information device, first, in the figure, to go from a connector located in the center of the left side of the interface board PCB to the display control integrated circuit element (TCON), wherein the data conversion display data is, the upper and lower flows to the peripheral circuit for the drain driver on the multilayer flexible substrate is divided into. このように、フリップチップ方式と多層フレキシブル基板とを使用することで、情報機器の横幅の外形の制約が解消でき、小型で低消費電力の情報機器を提供できた。 Thus, by using a flip-chip method and the multilayer flexible substrate, external constraints width of the information device can be eliminated, and can provide information equipment small size with low power consumption.

【0117】以上本発明を実施例に基づいて具体的に説明したが、本発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。 [0117] Although the present invention has been particularly described with reference to examples, the present invention is not limited to the above examples, of course it can be variously modified without departing from the spirit thereof is there.

【0118】 [0118]

【発明の効果】以上説明したことから明らかなように、 [Effect of the Invention] As apparent from the above description,
本発明によるフリップチップ方式の液晶表示装置によれば、低抵抗で、高密度なバンプへ高信頼性で電気的に接続可能な入力端子部を提供できるため、多色表示を行っても、輝度ムラのない高品質な画面が表示できる。 According to the liquid crystal display device of the flip-chip method according to the present invention, a low resistance, it is possible to provide an electrically connectable input terminals with high reliability to high density bump, even if the multi-color display, luminance no unevenness high-quality screen can be displayed.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の示す駆動用ICへの入力配線Tdの拡大平面図である。 1 is an enlarged plan view of the input wiring Td to the drive IC indicated by the present invention.

【図2】 本発明の実施例を示す入力端子IPと駆動用ICのバンプとの相対位置を示す拡大平面図である。 2 is an enlarged plan view showing the relative positions of the bumps of the drive IC and the input terminal IP of an embodiment of the present invention.

【図3】 本発明の別の実施例を示す入力端子IPと駆動用ICの分割されたバンプとの相対位置を示す拡大平面図である。 3 is an enlarged plan view showing the relative positions of the divided bump input terminal IP and the drive IC showing another embodiment of the present invention.

【図4】 本発明の別の実施例を示すもので、低抵抗金属層の配線として、ゲート配線を形成する金属層を使用し、透明導電膜の下層において、前記低抵抗金属層の配線を突出させて形成する場合の入力端子IPの構造と駆動用ICのバンプとの相対位置を示す拡大平面図である。 [4] shows another embodiment of the present invention, as the wiring of the low resistance metal layer, using a metal layer for forming the gate wiring in the lower layer of the transparent conductive film, a wiring of the low-resistance metal layer is an enlarged plan view showing the relative position between the structure and the bumps of the drive IC of the input terminal IP in the case of forming by the projecting.

【図5】 透明導電膜の下層あるいは上層に低抵抗金属層の配線を形成した場合の端子間抵抗と測定方法を示す図である。 5 is a diagram illustrating the inter-terminal resistance measurement method in the case of forming a wiring of a low resistance metal layer in the lower layer or the upper layer of the transparent conductive film.

【図6】 本発明の液晶表示素子の透明絶縁基板SUB [6] the transparent insulating substrate SUB of the liquid crystal display device of the present invention
1上に駆動用ICを搭載した様子を示す平面図である。 Is a plan view showing a state in which mounting the driving IC on 1.

【図7】 本発明の液晶表示素子の透明絶縁基板SUB [7] the transparent insulating substrate SUB of the liquid crystal display device of the present invention
1上に駆動用ICを搭載する部分の周辺と、該基板の切断線CT1付近の要部平面図である。 A peripheral portion for mounting the driving IC on 1 is a fragmentary plan view of the vicinity of the cutting line CT1 of the substrate.

【図8】 図7の要部(駆動用IC入力側コーナー部) [8] The main section of FIG. 7 (driving IC input side corner portion)
の拡大詳細図である。 It is an enlarged detail view of.

【図9】 各入力信号に対する基板側入力端子構造と駆動用IC側バンプとの対応図である。 9 is a corresponding view of the substrate-side input terminal structure and the drive IC side bump for each input signal.

【図10】 従来の入力端子構造とバンプまでの抵抗値を模式的に示す平面図である。 [10] The resistance to conventional input terminal structure and the bump is a plan view schematically showing.

【図11】 本発明の入力端子構造とバンプまでの抵抗値を模式的に示す平面図である。 11 is a plan view schematically showing a resistance to the input terminal structure and the bump of the present invention.

【図12】 本発明の入力端子構造と分割されたバンプまでの抵抗値を模式的に示す平面図である。 12 is a plan view schematically showing a resistance value between the input terminal structure to split bump of the present invention.

【図13】 駆動用ICを搭載後の図1のG−G切断線における模式的断面図である。 13 is a schematic cross-sectional view taken along the G-G cutting line of Figure 1 after mounting the drive processing IC.

【図14】 代表的な多階調表示駆動用IC内の抵抗分割部分と該駆動用ICへ階調電圧を供給する基準電源ラインを示す模式的回路図である。 14 is a schematic circuit diagram showing a reference power source line for supplying a resistive divided portion and the gradation voltage to the driving IC typical multi-tone display driving the IC.

【図15】 代表的な液晶の印加電圧−透過率特性を示す図である。 [15] Typical liquid crystal applied voltage - is a graph showing transmittance characteristics.

【図16】 折り曲げ可能な多層フレキシブル基板FP [16] foldable multilayer flexible substrate FP
Cを液晶表示素子に折り曲げ実装する方法を示す斜視図である。 The C is a perspective view showing a method of folding mounted on the liquid crystal display device.

【図17】 図6のA−A切断線における断面図である。 17 is a sectional view along A-A cutting line of Figure 6.

【図18】 基板SUB1側の工程A〜Cの製造工程を示す画素部とゲート端子部の断面図のフローチャートである。 18 is a flowchart of a cross-sectional view of the pixel portion showing the manufacturing process of the substrate SUB1 side of the step A~C and the gate terminal portion.

【図19】 基板SUB1側の工程D〜Eの製造工程を示す画素部とゲート端子部の断面図のフローチャートである。 19 is a flowchart of a cross-sectional view of the pixel portion showing the manufacturing process of the substrate SUB1 side of the step D~E and the gate terminal portion.

【図20】 基板SUB1側の工程F〜Gの製造工程を示す画素部とゲート端子部の断面図のフローチャートである。 20 is a flowchart of a cross-sectional view of the pixel portion showing the manufacturing process of the substrate SUB1 side of the step F~G and the gate terminal portion.

【図21】 液晶表示パネルとその周辺に配置された回路を示すブロック図である。 FIG. 21 is a block diagram showing a circuit disposed on the liquid crystal display panel and its surroundings.

【図22】 表示制御装置からゲート及びドレインドライバーへの表示用データとクロック信号の流れを示す図である。 22 is a diagram showing a flow of the display data and the clock signal from the display controller to the gate and drain drivers.

【図23】 TFT液晶表示モジュールにおける、コモン電極に印加されるコモン電圧、ドレイン電極に印加されるドレイン電圧、ゲート電極に印加されるゲート電圧のレベル及びその波形を示す図である。 In Figure 23 TFT liquid crystal display module, a diagram illustrating the common voltage applied to the common electrode, the drain voltage applied to the drain electrode, the level and the waveform of the gate voltage applied to the gate electrode.

【図24】 (a)、(b)はそれぞれ液晶表示モジュールの要部断面図である。 [Figure 24] (a), (b) is a sectional view of an essential part of each liquid crystal display module.

【図25】 液晶表示モジュールを実装したノートブック型のパソコンあるいはワープロの斜視図である。 FIG. 25 is a perspective view of a notebook that implements a liquid crystal display module personal computer or word processor.

【符号の説明】 DESCRIPTION OF SYMBOLS

BUMP−駆動用ICのバンプ FPC−フレキシブル基板 Td−入力配線部 IP−入力端子部 SBP−シングルバンプ構造 WBP−ダブルバンプ構造 JUT−突出部分 BUMP- driving IC bumps FPC- flexible substrate Td- input wiring section IP- input terminal portion SBP- single bump structure WBP- double bump structure JUT- protrusion

───────────────────────────────────────────────────── フロントページの続き (72)発明者 上田 史朗 千葉県茂原市早野3300番地 株式会社日 立製作所 電子デバイス事業部内 (56)参考文献 特開 平3−222348(JP,A) 特開 平5−14911(JP,A) 特開 平7−5484(JP,A) 特開 平2−238643(JP,A) 特開 昭63−276232(JP,A) 特開 平6−27477(JP,A) 特開 平2−223925(JP,A) 特開 平2−245736(JP,A) 特開 平3−56936(JP,A) 特開 平3−242623(JP,A) 実開 平6−33138(JP,U) (58)調査した分野(Int.Cl. 7 ,DB名) G02F 1/1345 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Shiro Ueda Mobara City, Chiba Prefecture Hayano 3300 address, Inc. Date start-Works electronic devices business unit (56) references Patent flat 3-222348 (JP, a) JP flat 5 -14911 (JP, A) Patent Rights 7-5484 (JP, A) Patent Rights 2-238643 (JP, A) JP Akira 63-276232 (JP, A) Patent Rights 6-27477 (JP, A ) Patent Rights 2-223925 (JP, A) Patent Rights 2-245736 (JP, A) Patent Rights 3-56936 (JP, A) Patent Rights 3-242623 (JP, A) JitsuHiraku Rights 6- 33138 (JP, U) (58 ) investigated the field (Int.Cl. 7, DB name) G02F 1/1345

Claims (7)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 液晶層を介して重ね合わされた2枚の透明 1. A two superimposed through the liquid crystal layer transparent
    絶縁基板、 前記透明絶縁基板の一方の前記液晶層側の表面に搭載さ Mounting of the insulating substrate, one said liquid crystal layer side surface of the transparent insulating substrate
    れた液晶駆動回路、 前記液晶駆動回路に信号を入力する Liquid crystal drive circuit, and inputs the signal to the liquid crystal drive circuit
    フレキシブル基板、及び、 前記一方の透明絶縁基板の前記液晶層側表面に設けられ A flexible substrate, and provided on the liquid crystal layer side surface of the one transparent insulating substrate
    且つ前記フレキシブル基板の出力端子を前記液晶駆動回 And an output terminal of the flexible substrate the liquid crystal driving times
    路の入力端子に電気的に接続する複数の入力配線を備 Bei a plurality of input wiring electrically connected to the input terminal of the road
    え、 前記複数の入力配線の各々は、前記一方の透明絶縁基板 For example, each of the plurality of input lines, said one of the transparent insulating substrate
    の前記液晶層側表面に形成された第1金属層と、前記第 A first metal layer formed on the liquid crystal layer side surface of the first
    1金属層を覆い且つ前記フレキシブル基板の前記出力端 And the output terminal of the flexible substrate to cover the first metal layer
    子並びに前記液晶駆動回路の前記入力端子に接して形成 Child and formed in contact with the input terminals of the liquid crystal drive circuit
    された透明導電膜と、前記透明導電膜上に形成され且つ It has been a transparent conductive film, and is formed on the transparent conductive film
    前記フレキシブル基板の前記出力端子側並びに前記液晶 The output terminal side and the liquid crystal of the flexible substrate
    駆動回路の前記入力端子側にて前記透明導電膜に夫々形 Respectively form the transparent conductive film at said input terminal side of the driving circuit
    成された開口を通して前記第1金属層に接する第2金属 The second metal through made an opening in contact with said first metal layer
    層と、前記第2金属層を覆う保護膜とを含み、 前記第1金属層及び前記第2金属層は前記透明導電膜よ A layer, and a protective film covering the second metal layer, the first metal layer and the second metal layer is the transparent conductive film
    り抵抗値が低く、 前記透明導電膜は前記保護膜の外側へ延在して前記液晶 Ri have low resistance, wherein the transparent conductive film extends to the outside of the protective film liquid crystal
    駆動回路の入力端子と接続する露出部を有し、 前記第2金属層は前記透明導電膜の前記延在方向沿いに Has an exposed portion to be connected to the input terminal of the drive circuit, said second metal layer along the extending direction of the transparent conductive film
    該透明導電膜の前記露出部の一部の上に突き出た突出部 Ridge protruding over a portion of the exposed portion of the transparent conductive film
    分を有する液晶表示装置。 The liquid crystal display device having a minute.
  2. 【請求項2】 前記保護膜は前記第2金属層の前記突出部 Wherein said protective film has the projecting portion of the second metal layer
    分を覆い、且つ前記透明導電膜の前記露出部を部分的に Covering the minute, and the exposed portion of the transparent conductive film is partially
    覆う請求項1記載の液晶表示装置。 The liquid crystal display device according to claim 1, wherein the cover.
  3. 【請求項3】 前記液晶駆動回路の前記入力端子は夫々バ Wherein the input terminals of the liquid crystal drive circuit are each bus
    ンプを備え、前記複数の入力配線の各々に含まれる前記 Comprising a pump, said included in each of said plurality of input lines
    透明導電膜の前記露出部には前記バンプが接続される請 The said exposed portion of the transparent conductive film請which the bump is connected
    求項1又は請求項2記載の液晶表示装置。 Motomeko 1 or the liquid crystal display device according to claim 2.
  4. 【請求項4】 前記第2金属層の前記突出部分は前記透明 Wherein said projecting portion of said second metal layer is a transparent
    導電膜の前記露出部を分割するよ うに延在し、前記透明 Mashimashi urchin extension by dividing the exposed portion of the conductive film, the transparent
    導電膜の前記分割された露出部の各々には前記バンプが The bumps on each of the divided exposed portion of the conductive film
    夫々接続される請求項3記載の液晶表示装置。 The liquid crystal display device according to claim 3, wherein are respectively connected.
  5. 【請求項5】 前記第1金属層は前記透明導電膜の前記露 Wherein said first metal layer is the dew of the transparent conductive film
    出部の下側まで延在し且つ該第1金属層の延在部は該透 And extension of the first metal layer is translucent extends to the lower left portion
    明導電膜の露出部で被覆されている請求項1又は請求項 Claim 1 or claim is covered by the exposed portion of the transparent conductive film
    2記載の液晶表示装置。 Second liquid crystal display device as claimed.
  6. 【請求項6】 前記第2金属層は、アルミニウム又はクロ Wherein said second metal layer is aluminum or black
    ムを主体とする金属層である請求項1又は請求項2記載 Claim 1 or claim 2, wherein a metal layer mainly composed of arm
    の液晶表示装置。 The liquid crystal display device.
  7. 【請求項7】 前記第1金属層は、アルミニウム、クロ Wherein said first metal layer is aluminum, black
    ム、又はタンタルを主体とする金属層である請求項1又 Beam, or addition claim 1 Tantalum is a metal layer mainly composed of
    は請求項2記載の液晶表示装置。 The liquid crystal display device of claim 2 wherein.
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