JP3338360B2 - Method for producing a gallium nitride-based semiconductor wafer - Google Patents

Method for producing a gallium nitride-based semiconductor wafer

Info

Publication number
JP3338360B2
JP3338360B2 JP7417198A JP7417198A JP3338360B2 JP 3338360 B2 JP3338360 B2 JP 3338360B2 JP 7417198 A JP7417198 A JP 7417198A JP 7417198 A JP7417198 A JP 7417198A JP 3338360 B2 JP3338360 B2 JP 3338360B2
Authority
JP
Japan
Prior art keywords
gallium nitride
wafer
based semiconductor
sapphire substrate
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7417198A
Other languages
Japanese (ja)
Other versions
JPH11274559A (en
Inventor
保彦 松下
Original Assignee
三洋電機株式会社
鳥取三洋電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
Application filed by 三洋電機株式会社, 鳥取三洋電機株式会社 filed Critical 三洋電機株式会社
Priority to JP7417198A priority Critical patent/JP3338360B2/en
Publication of JPH11274559A publication Critical patent/JPH11274559A/en
Application granted granted Critical
Publication of JP3338360B2 publication Critical patent/JP3338360B2/en
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=13539455&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP3338360(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Anticipated expiration legal-status Critical
Application status is Expired - Fee Related legal-status Critical

Links

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、サファイヤ基板の表面に窒化ガリウム系半導体を積層した窒化ガリウム系半導体ウエハの製造方法に関する。 The present invention relates to a process for the preparation of the surface to a gallium nitride-by laminating gallium nitride based semiconductor based semiconductor upper blade sapphire substrate.

【0002】 [0002]

【従来の技術】青色発光ダイオードや青色半導体レーザに適した材料としては、GaN,InGaN,GaAl 2. Description of the Related Art As a material suitable for blue light-emitting diode or a blue semiconductor laser, GaN, InGaN, GaAl
N等の窒化ガリウム系半導体が利用され、この窒化ガリウム系半導体を成長させる基板としては、サファイヤ基板が利用されている。 It is gallium nitride semiconductor is utilized such as N, the substrate for growing the gallium nitride-based semiconductor, a sapphire substrate is used.

【0003】サファイヤ基板に窒化ガリウム系半導体を積層したウエハにおいては、両者の格子定数差や熱膨張率差が大きいため、サファイヤ基板の厚みが薄い場合はウエハに反りが生じる。 [0003] In the wafer obtained by stacking the gallium nitride-based semiconductor on the sapphire substrate, since the lattice constant difference and a thermal expansion coefficient difference therebetween is large, when the thickness of the sapphire substrate is thin, warpage occurs in the wafer. ウエハに生じる反りが大きい場合は、その後の処理工程、例えば、窒化ガリウム系半導体の必要個所に電極を形成する工程において、ウエハの保持が困難になり、電極の形成に大きな支障を来すという問題がある。 When warpage occurs in the wafer is large, subsequent processing steps, for example, problems in the process of forming the electrodes need point of the gallium nitride-based semiconductor, wafer retention becomes difficult, that causes a great obstacle to the formation of the electrode there is.

【0004】そこで、例えば特開平6−283758号公報に開示されているように、基板として反りが生じにくい膜厚(300〜800μm)のサファイヤ基板を用い、その表面に窒化ガリウム系半導体を積層し、その上に電極パターンを形成した後、サファイヤ基板をその厚みが100μmとなるまで研摩している。 [0004] Therefore, for example, as disclosed in JP-A-6-283758, using the sapphire substrate warpage hardly occurs thickness (300 to 800) as the substrate, stacking a gallium nitride-based semiconductor on the surface thereof after forming the electrode patterns thereon, the sapphire substrate whose thickness is polished until 100 [mu] m. へき開性を有していないサファイヤ結晶の性質上、通常はスクライブ装置によって切断することが困難な上記窒化ガリウム系半導体ウエハであっても、このようにサファイヤ基板を薄く研摩することによって、スクライブ装置による切断を容易にすることができる。 The nature of the sapphire crystal that does not have a cleavage property, even normally a difficult the gallium nitride semiconductor wafer to be cleaved by scribing device by polishing this way the sapphire substrate thinner, by scribing device it can facilitate cutting.

【0005】 [0005]

【発明が解決しようとする課題】ところが、上記のように厚膜のサファイヤ基板を用いると、窒化ガリウム系半導体、電極パターンを形成した後、サファイヤ基板を研摩する工程が必要となる。 [SUMMARY OF THE INVENTION However, the use of thick film of sapphire substrate as described above, after forming a gallium nitride-based semiconductor, an electrode pattern, it is necessary to step for polishing the sapphire substrate. サファイヤ基板はモ−ス硬度が約9と非常に硬い材料であるため、研摩工程に要する時間が非常に長くなり、製造に要する時間が長くなるという問題がある。 Sapphire substrates mode - for scan hardness of very hard material and about 9, the time required for the polishing process becomes very long, there is a problem that the time required for production is prolonged. そのため、ウエハ、それを分割した後の素子のコスト上昇要因にもなるという問題が生じる。 Therefore, the wafer, a problem that even the cost increase factor of the device after dividing it occurs.

【0006】そこで、本発明は上記の点を考慮し、ウエハの製造に要する時間を大幅に短縮することができる窒化ガリウム系半導体ウエハ、並びにその製造方法を提供することを主な課題とする。 [0006] Therefore, the present invention In view of the above, the gallium nitride based semiconductor wafer capable of the time required for manufacturing the wafer is greatly reduced, as well as the main object is to provide a manufacturing method thereof.

【0007】 [0007]

【課題を解決するための手段】本発明は、ウエハの製造時間を短縮するためには、サファイヤ基板の研摩工程を省略することが最も有効であるとの見地に基づき成されたもので、種々検討の結果、研摩不要の薄いサファイヤ基板を用いても窒化ガリウム系半導体ウエハの反りを実用上支障のない範囲に抑制する構造を見いだした。 The present invention SUMMARY OF], in order to shorten the manufacturing time of the wafer has been made based on the aspect of that it is most effective to omit the polishing process of the sapphire substrate, various a result of the study, was found to suppress structure in the range with no practical problem even if the warpage of the gallium nitride-based semiconductor wafer using a thin sapphire substrate of unwanted abrasive.

【0008】すなわち本発明の窒化ガリウム系半導体ウエハは、表面が溝によって複数の領域に分割されたサファイヤ基板の前記表面に窒化ガリウム系半導体を積層していることを基本的な特徴とする。 Namely gallium nitride based semiconductor wafer of the present invention, the surface of the basic features that are stacked a gallium nitride-based semiconductor in divided the surface of the sapphire substrate into a plurality of regions by a groove.

【0009】サファイヤ基板の表面が溝によって複数の領域に分割されているので、前記溝が、サファイヤ基板の表面に積層した窒化ガリウム系半導体の結晶成長の連続性を断ち切るように機能する。 [0009] Since the surface of the sapphire substrate is divided into a plurality of regions by a groove, the groove serves to break the continuity of the laminated gallium nitride-based semiconductor crystal grown on the surface of the sapphire substrate. その結果、サファイヤ基板と窒化ガリウム系半導体の格子定数差や熱膨張率差に起因する応力発生範囲を、溝によって区切られた狭い領域に分割することができ、ウエハ全体の反りを小さく抑制することが可能になる。 As a result, the stress generating range due to lattice constant difference and difference in thermal expansion coefficient between sapphire substrate and the gallium nitride-based semiconductor, can be divided into small regions separated by the grooves, to reduce suppress warpage of the whole wafer It becomes possible.

【0010】ここで、溝によって分割する領域の面積が大きくなると、ウエハ全体の反りが大きくなり、その後の電極形成工程において、ウエハの保持を正常に行うことができなくなるが、溝によって分割する領域の面積を1000mm 2以下に設定すると、ウエハ全体の反りが小さく抑制され、電極形成工程において、ウエハの保持を正常に行うことができる。 [0010] Here, the area of ​​the region divided by the grooves is increased, the area warpage of the whole wafer is increased in a subsequent electrode formation step, it becomes impossible to perform holding of the wafer successfully resolved by grooves the area is set to 1000 mm 2 or less, the warpage of the whole wafer is kept small, in the electrode forming step, the holding of the wafer can be performed normally.

【0011】サファイヤ基板の厚みは、厚くなり過ぎるとウエハの分割が困難になり、また、薄くなり過ぎると不所望時にウエハが分割され易くなるので、これらの問題が発生しにくい60〜150μmに設定される。 [0011] sapphire substrate thickness, when too thick division of the wafer becomes difficult and also, since the wafer and undesirably when too thin easily divided, set 60~150μm these problems hardly occur It is.

【0012】サファイヤ基板の表面に形成する溝の幅は、それを狭くし過ぎると窒化ガリウム系半導体の結晶成長層が横方向に成長して溝の両側の結晶成長層が溝の上に橋を架けるようにつながってしまうので、これを防ぐために10μm以上に設定される。 [0012] The width of the groove formed on the surface of the sapphire substrate is too narrow it crystal growth layer of a gallium nitride-based semiconductor is a bridge on both sides of the crystal growth layer of the grooves to grow laterally over the groove since this leads to Troubled, it is set to at least 10μm to prevent this.

【0013】 [0013]

【発明の実施の形態】以下本発明の実施例を、図面を参照して説明する。 The examples below present invention PREFERRED EMBODIMENT will be described with reference to the drawings. 図1(a)は、本発明の一実施例を示す窒化ガリウム系半導体ウエハ1の模式的な平面図、同図(b)は、同図(a)A−Aにおける模式的な断面図である。 1 (a) is a schematic plan view of a gallium nitride-based semiconductor wafer 1 showing an embodiment of the present invention, FIG. (B) is a schematic sectional view in FIG. (A) A-A is there. 図2は、前記半導体ウエハ1の製造方法を示す模式的な断面図である。 Figure 2 is a schematic cross-sectional views showing a manufacturing method of the semiconductor wafer 1.

【0014】以下、前記半導体ウエハ1の構造について、その製造方法とともに説明する。 [0014] Hereinafter, the structure of the semiconductor wafer 1 will be described together with its manufacturing method. まず、図2(a) First, FIGS. 2 (a)
に示すように、直径が2インチ前後で、後工程において研摩を必要としない薄膜(例えば、厚さが60〜150 As shown in, before and after 2 inches in diameter, thin film that does not require polishing in a subsequent process (e.g., thickness 60 to 150
μm)のサファイヤ基板2を用意する。 Providing a sapphire substrate 2 μm). このサファイヤ基板2は、ラッピング及びポリッシングによってその表面3に鏡面処理が施されているものを用いる。 The sapphire substrate 2 is used as the mirror finish is applied to the surface 3 by lapping and polishing.

【0015】次に、このサファイヤ基板2をダイシング装置に装着して、(b)に示すように、その表面3に溝4,4を形成する工程を行う。 [0015] Next, by mounting the sapphire substrate 2 to the dicing device, (b), the a step of forming a groove 4,4 on the surface 3. この工程によって、サファイヤ基板2の表面3には、溝4,4によって互いに分割された複数の平坦領域5,5が形成される。 This process, the surface 3 of the sapphire substrate 2, a plurality of flat regions 5 and 5 which are separated from each other by grooves 4, 4 are formed. この例では、図1(a)に示すように、サファイヤ基板2の円形表面3に、その中心をとおってX−Y方向に延びる2本の溝4(X),4(Y)を形成することによって、各々の面積が490mm 2程度の4つの平坦領域5を形成している。 In this example, as shown in FIG. 1 (a), a circular surface 3 of the sapphire substrate 2, two grooves 4 extending onto the X-Y direction through the center (X), to form the 4 (Y) by, each area forms four flat regions 5 of about 490 mm 2.

【0016】次に、サファイヤ基板2の表面3に付着したダイシング屑等を除去するための洗浄、乾燥等の工程を適宜行った後、図2(c)に示すように、この基板2 Next, washing to remove dicing dust and the like adhered to the surface 3 of the sapphire substrate 2, after performing appropriate processes such as drying, as shown in FIG. 2 (c), the substrate 2
の表面3に、GaN,InGaN,GaAlN等の窒化ガリウム系半導体6を積層して形成する工程を行う。 The surface 3 of the performed GaN, InGaN, a step of forming by stacking a gallium nitride-based semiconductor 6 such GaAlN. 窒化ガリウム系半導体6の形成は、例えば有機金属気相成長法(MOCVD法)を用いて行うことができる。 Forming gallium nitride semiconductor 6 can be performed using, for example, metal organic chemical vapor deposition (MOCVD method). 窒化ガリウム系半導体6は、サファイヤ基板2の表面3全体に形成されるが、例えば、図3に示すような青色発光に適した組成と厚みとするために全体の厚さが5μm前後に形成される。 Gallium nitride based semiconductor 6 is formed on the surface 3 entire sapphire substrate 2, for example, the total thickness of formed around 5μm to a composition and thickness suitable for blue emission as shown in FIG. 3 that.

【0017】このようにして図1に示す窒化ガリウム系半導体ウエハ1が製造される。 [0017] In this manner the gallium nitride based semiconductor wafer 1 shown in FIG. 1 is manufactured. このウエハ1は、薄膜のサファイヤ基板2の表面3に格子定数差や熱膨張率差が大きい窒化ガリウム系半導体6を結晶成長させているので、ウエハ1には、サファイヤ基板2側が凸となるような応力が加わる。 The wafer 1 is because the lattice constant difference and a thermal expansion coefficient difference is large gallium nitride-based semiconductor 6 on the surface 3 of the sapphire substrate 2 of a thin film by crystal growth, the wafer 1, so that the sapphire substrate 2 side is convex stress is applied such. しかしながら、サファイヤ基板2の表面3に形成した溝4,4が、窒化ガリウム系半導体6の結晶の連続性を断ち切るように作用することによって、 However, by the grooves 4, 4 formed on the surface 3 of the sapphire substrate 2 acts to break the continuity of the crystal of gallium nitride-based semiconductor 6,
サファイヤ基板2と窒化ガリウム系半導体6の界面に沿ってウエハ1を反らせようとする応力を溝4,4によって分断することができる。 Stress to be Soraseyo the wafer 1 along the interface sapphire substrate 2 and the gallium nitride-based semiconductor 6 can be separated by a groove 4,4. その結果、ウエハ1を反らせるような応力が作用する範囲を前記領域5,5単位と狭くすることができ、ウエハ1全面にそれを反らせる応力が作用する場合に比べて、ウエハ1の反りを大幅に少なくすることができる。 As a result, the extent to which stress that warps the wafer 1 is applied can be narrowed and the regions 5 and 5 units, stress deflect it to the wafer 1 the entire surface as compared with the case acting, significant warping of the wafer 1 it can be reduced to.

【0018】ここで、前記溝4,4の幅を狭くし過ぎると、窒化ガリウム系半導体6の結晶成長層が横方向に成長して各溝4の両側の結晶成長層が溝4の上に橋を架けるようにつながってしまい、溝4がウエハ1に対する応力分断機能を十分発揮しないことがある。 [0018] Here, too narrow a width of the groove 4, 4, on the crystal growth layer of a gallium nitride-based semiconductor 6 on both sides of the crystal growth layer of growing each groove 4 in the transverse direction of the groove 4 will be connected to build a bridge, there is a groove 4 is not sufficiently exhibit the stress divided function with respect to the wafer 1. そこで、溝4 So, groove 4
の幅を種々変更して検討した結果、溝4がウエハ1に対する応力分断機能を発揮するためには、その幅が10μ Results of investigation by variously changing the width, in order to groove 4 exerts stress divided functions with respect to the wafer 1, the width of 10μ
m以上必要なことが分かった。 It has been found necessary or more m. そこで、前記各溝4の幅は、10μm以上に設定するのが好ましい。 Therefore, the width of each groove 4 is preferably set to at least 10 [mu] m. ここで、溝4,4の深さは、余り深くし過ぎるとウエハ1が不容易に割れやすくなり、余り浅くし過ぎると窒化ガリウム系半導体6によって容易に埋まり易くなるため、窒化ガリウム系半導体6の厚さよりも若干深く設定するのが好ましい。 Here, the depth of the grooves 4, 4, since the remainder is too deeply wafer 1 tends not easily cracked, easily filled facilitated by gallium nitride semiconductor 6 is excessively too shallow, gallium nitride-based semiconductor 6 It preferred than the thickness of that set slightly deeper.

【0019】また、溝4,4によって分割された平坦領域5,5の面積と、ウエハ1に発生する反りについても検討を行ったところ、平坦領域5の面積が大きくなると、ウエハ1に発生する反りも大きくなることが分かった。 [0019] was conducted and the area of ​​the flat regions 5 and 5 which are divided by the grooves 4, 4, also studied warpage generated in the wafer 1, when the area of ​​the flat region 5 is increased, generated in the wafer 1 warp was found that also increased. この反りによる影響を検討したところ、ウエハ1に対する後工程、具体的には、窒化ガリウム系半導体6に電極パターンを形成するためのフォトリソ工程において、それに用いるマスクアライナ−装置のウエハ台座に真空チャックを用いてウエハ1を装着する際、ウエハ1 Was examined the influence of the warp, post-process to the wafer 1, specifically, in the photolithography process for forming the electrode pattern on the gallium nitride-based semiconductor 6, the mask aligner used therefor - a vacuum chuck to a wafer pedestal of the apparatus when mounting the wafer 1 using the wafer 1
に発生した反りが小さい場合は、真空チャックによってウエハが弾性変形してウエハ台座に押しつけられる形でウエハを台座に正常に保持することができるが、ウエハ1に発生した反りが一定量を越えると、ウエハをウエハ台座に正常に保持することがでず、フォトリソ工程、すなわち電極形成を行うことができないという事態が発生した。 If warpage occurs is small, although the wafer by the vacuum chuck can hold successfully wafer in a manner that is pressed against the wafer pedestal to elastically deform the pedestal, the warpage in the wafer 1 generated exceeds a certain amount , wafer sidelines be held normally in the wafer pedestal, photolithography, i.e. a situation that it is not possible to perform electrode formation occurred.

【0020】厚みが100μmで直径が2インチのサファイヤ基板2に窒化ガリウム系半導体6を積層したウエハ1について、溝4,4によって分割された平坦領域5 [0020] The thickness of the wafer 1 obtained by laminating gallium nitride based semiconductor 6 on the sapphire substrate 2 having a diameter of 2 inches 100 [mu] m, the flat was divided by the grooves 4, 4 region 5
の面積を種々変更して実験した結果、平坦領域5の1つの面積が1000mm 2以内であれば、上述したマスクアライナ−装置のウエハ台座にウエハ1を正常に保持することができたが、平坦領域5の1つの面積が1000 Area various changes and results of experiments, and if it 1000 mm 2 within the one area of the flat region 5, the above-mentioned mask aligner - was able to hold normally the wafer 1 to the wafer pedestal of the apparatus, flat one area of ​​the region 5 is 1000
mm 2を越えると、ウエハ台座にウエハ1を正常に保持することができないケースが多発した。 exceeds mm 2, can not be held normally the wafer 1 to the wafer pedestal case occurred frequently. したがって、サファイヤ基板2として、窒化ガリウム系半導体6を形成後に研摩をする必要がない薄膜のサファイヤ基板を用いる場合は、その表面3に溝4,4によって分割形成する平坦領域5の各々の面積を、1000mm 2以内に設定する必要がある。 Therefore, the sapphire substrate 2, in the case of using a thin film of a sapphire substrate does not need to be polished after forming a gallium nitride-based semiconductor 6, the area of ​​each of the flat area 5 to divide formed by the grooves 4 and 4 on the surface 3 , it is necessary to set within 1000mm 2. 尚、平坦領域5の各々の面積をあまり狭く設定すると、形成に時間を要する溝4の数が増加して製造に要する時間が長くなるので、平坦領域5の最低面積は、溝4の形成に要する時間が、従来行っていた厚膜のサファイヤ基板の研摩に要する時間を越えないような範囲、例えば100mm 2以上に設定される。 Incidentally, setting too narrow an area of ​​each of the flat region 5, the number of grooves 4 which takes time to form the time required for production is prolonged by increasing the minimum area of ​​the flat region 5, the formation of the grooves 4 the time required is in the range that does not exceed the time required for polishing the sapphire substrate of thick film which has been conventionally performed, is set to, for example 100 mm 2 or more.

【0021】上記のように製造された半導体ウエハ1 [0021] The semiconductor wafer 1, which is prepared as described above
は、その後、窒化ガリウム系半導体6に電極を形成する工程、複数のチップに分割する工程が行われて、図3に示すような半導体チップ7となる。 Is then forming an electrode on the gallium nitride-based semiconductor 6, is carried out a step of dividing into a plurality of chips, the semiconductor chip 7 as shown in FIG. ここで、電極パターンが形成された半導体ウエハ1の分割は、スクライブ装置を用いて、例えばサファイヤ基板2の裏面(もしくは表面3)にケガキ線を形成し、このケガキ線に沿って加圧することによるスクライブ分割法を用いて行うことができる。 Here, division of the semiconductor wafer 1 on which the electrode pattern is formed, by using a scribing apparatus, for example, to form a scribe line on the back surface of the sapphire substrate 2 (or surface 3), by applying pressure along the scribe line scribing splitting method can be carried out using. ここで、サファイヤ基板2の厚みが150μm The thickness of the sapphire substrate 2 is 150μm
を越えると、分割工程においてケガキ線以外の方向にウエハが分割されやすくなり、また、サファイヤ基板2の厚みが60μmを下まわると、分割工程までの途中の工程において、半導体ウエハ1の取扱時に加わる力によって半導体ウエハ1が不用意に分割され易くなる。 By weight, the wafer is likely to be divided in a direction other than the scribe line in the dividing step, also, the thickness of the sapphire substrate 2 is below the 60 [mu] m, in the middle of steps up to the dividing step, applied during the handling of the semiconductor wafer 1 semiconductor wafer 1 is easily inadvertently split by force. したがって、サファイヤ基板2の厚みは、60〜150μmに設定する必要がある。 Therefore, the thickness of the sapphire substrate 2 needs to be set to 60 to 150.

【0022】上記実施例は、溝4をサファイヤ基板2の中心をとおって直交するように2本配置する場合を示したが、本発明はこれに限定されるものではなく、溝4の配置形態を他に変更することもできる。 The above embodiment has shown the case where two arranged perpendicular grooves 4 through the center of the sapphire substrate 2, the present invention is not limited to this, the arrangement of the grooves 4 it is also possible to change the other. 以下、図4を参照して、溝4の配置形態について説明する。 Referring to FIG. 4, described arrangement of the grooves 4.

【0023】サファイヤ基板2は、六方晶系というサファイヤ結晶の性質上、へき開性を有していないが、図4 The sapphire substrate 2, the nature of the sapphire crystal that hexagonal, but does not have a cleavage property, 4
(a)に示す<1010>軸方向及び<1120>軸方向は、他の方向に比べて割れ易い。 Shown in (a) <1010> axial direction and <1120> axial direction is easily cracked as compared with other directions. そこで、前記溝4の形成方向を、この<1010>軸方向、あるいは<11 Therefore, the formation direction of the grooves 4, the <1010> axial direction or, <11
20>軸方向に一致させて形成することができる。 20> is aligned with the axial direction can be formed. 図4 Figure 4
(b)は、サファイヤ基板2の中心をとおるように、< (B), as passing through the center of the sapphire substrate 2, <
1010>軸方向に一致させて3本の溝4を形成した場合を示し、図4(c)は、サファイヤ基板2の中心をとおるように、<1120>軸方向に一致させて3本の溝4を形成した場合を示している。 1010> indicates the case of forming three grooves 4 made to coincide in the axial direction, FIG. 4 (c), so as to pass through the center of the sapphire substrate 2, three grooves to match the <1120> axial direction It shows a case where 4 was formed.

【0024】半導体ウエハ1は、溝4の部分が他の部分に比べて薄いので、製造工程の途中に加わる力によって割れが発生する場合は、この溝4の部分が割れの出発点となり易い。 The semiconductor wafer 1, the portion of the groove 4 is thinner than the other portions, if cracking occurs due to the force exerted on the course of the manufacturing process, likely to become a starting point of cracking the portion of the groove 4. しかしながら、上記のように、割れやすい<1010>軸方向、あるいは<1120>軸方向に一致させて溝4を形成しておくことにより、仮に製造工程の途中に加わる力によって溝4部分から割れが発生したとしても、その割れの方向を溝4の範囲内とし、割れた後の大きさを平坦領域5程度に収めることができ、割れた半導体ウエハ1を比較的大きな片として残すことができる。 However, as described above, fragile <1010> axial direction, or <1120> by by matching axially previously formed grooves 4, cracking from the groove 4 parts by force if applied to the course of the manufacturing process even occurred, it is possible to leave the direction of the cracks were in the range of the groove 4, the size of the after cracking can fit approximately flat region 5, the semiconductor wafer 1 fractures as a relatively large pieces. その結果、半導体ウエハ1が粉々に割れてその後の製造工程が継続できなくなるといった不具合の発生を未然に防止することができる。 As a result, it is possible to prevent the occurrence of problems such subsequent manufacturing process can not be continued semiconductor wafer 1 is broken to pieces in advance.

【0025】尚、溝4の形成は、図4(b),(c ) [0025] The formation of the grooves 4, FIG. 4 (b), (c)
のように、<1010>軸方向、あるいは<1120> As in the <1010> axial direction or <1120>,
軸方向の一方のみに一致させて形成しても良いし、<1 May be formed by matching one axial direction only, <1
010>軸方向、あるいは<1120>軸方向を混在させて形成してもよい。 010> axis direction, or <1120> may be formed by mixing the axial direction. したがって、図1(a)に示す溝4(X)は、<1120>軸方向に一致させ、同図に示す溝4(Y)は、<1010>軸方向に一致させて形成するのが好ましい。 Thus, the grooves 4 shown in FIG. 1 (a) (X) is to match the <1120> axial direction, the grooves 4 shown in FIG. (Y) is preferably formed to match the <1010> axial direction .

【0026】 [0026]

【発明の効果】以上のように本発明によれば、サファイヤ基板の表面が溝によって複数の領域に分割され、その上に窒化ガリウム系半導体を積層しているので、サファイヤ基板の表面に積層した窒化ガリウム系半導体の格子定数差や熱膨張率差に起因して発生する応力を溝によって分断し、応力発生範囲を、溝によって区切られた狭い領域に限定することができ、ウエハ全体の反りを小さく抑制することが可能になる。 According to the present invention as described above, according to the present invention, the surface of the sapphire substrate is divided into a plurality of regions by grooves, since the laminating gallium nitride based semiconductor thereon was laminated on the surface of the sapphire substrate the stress caused by the lattice constant difference and difference in thermal expansion coefficient between the gallium nitride-based semiconductor divided by the grooves, the stress generation range, can be limited to a narrow region partitioned by the groove, the warpage of the whole wafer it is possible to reduce suppressed. そのため、サファイヤ基板として研摩の必要がない薄膜のものを用いることができる。 Therefore, it is possible to use a thin film without abrasive need of a sapphire substrate. その結果、ウエハの製造に要する時間を大幅に短縮することができる窒化ガリウム系半導体ウエハ、並びにその製造方法を提供することができる。 As a result, a gallium nitride-based semiconductor wafer that can significantly reduce the time required for manufacturing the wafer, and it is possible to provide a manufacturing method thereof.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の窒化ガリウム系半導体ウエハの一実施例を示し、(a)は模式的な平面図、(b)は模式的な断面図である。 [1] shows one embodiment of a gallium nitride-based semiconductor wafer of the present invention is (a) is schematic plan view, (b) schematic cross-sectional view.

【図2】(a)〜(c)は、本発明の窒化ガリウム系半導体ウエハの製造方法の一実施例を示す模式的な断面図である。 Figure 2 (a) ~ (c) is a schematic sectional view showing an embodiment of a method for producing a gallium nitride-based semiconductor wafer of the present invention.

【図3】本発明の窒化ガリウム系半導体ウエハを用いて製造した半導体チップの実施例を示す模式的な断面図である。 Figure 3 is a schematic sectional view showing an embodiment of a semiconductor chip manufactured by using the gallium nitride-based semiconductor wafer of the present invention.

【図4】本発明の窒化ガリウム系半導体ウエハの他の実施例を示し、(a)はサファイヤ基板結晶格子と結晶軸の関係を示す説明図、(b)(c)はウエハの模式的な平面図である。 Figure 4 shows another embodiment of a gallium nitride-based semiconductor wafer of the present invention, (a) is an explanatory view showing the relationship between the sapphire substrate crystal lattice and the crystal axis, (b) (c) is a schematic of a wafer it is a plan view.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 窒化ガリウム系半導体ウエハ 2 サファイヤ基板 4 溝 5 平坦領域 6 窒化ガリウム系半導体 7 半導体チップ 1 gallium nitride-based semiconductor wafer 2 sapphire substrate 4 grooves 5 flat area 6 gallium nitride-based semiconductor 7 semiconductor chip

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平7−131069(JP,A) 特開 平9−307193(JP,A) 特開 平6−268258(JP,A) 特開 昭63−76451(JP,A) 特開 平11−261161(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 33/00 H01L 21/205 H01L 21/301 H01L 21/86 JICSTファイル(JOIS) ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent flat 7-131069 (JP, a) JP flat 9-307193 (JP, a) JP flat 6-268258 (JP, a) JP Akira 63- 76451 (JP, a) JP flat 11-261161 (JP, a) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 33/00 H01L 21/205 H01L 21/301 H01L 21/86 JICST file (JOIS)

Claims (3)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 厚さが60〜150μmのサファイヤ基板の表面を溝によって複数の領域に分割する工程と、前記複数の領域を備えるサファイヤ基板の表面に窒化ガリウム系半導体を積層する工程を備えることを特徴とする窒化ガリウム系半導体ウエハの製造方法。 1. A comprise the steps of thickness is divided into a plurality of regions by a groove surface of the sapphire substrate of 60 to 150, the step of laminating a gallium nitride-based semiconductor on the surface of the sapphire substrate having the plurality of regions method for producing a gallium nitride-based semiconductor wafer according to claim.
  2. 【請求項2】 前記複数の領域の各々は、1000mm 2 Wherein each of said plurality of regions, 1000 mm 2
    以下の面積であることを特徴とする請求項記載の窒化ガリウム系半導体ウエハの製造方法。 Claim 1 method for producing a gallium nitride-based semiconductor wafer, wherein a is the area below.
  3. 【請求項3】 前記溝の幅は、10μm以上であることを特徴とする請求項記載の窒化ガリウム系半導体ウエハの製造方法。 Width wherein the groove has claim 1 method for producing a gallium nitride-based semiconductor wafer, wherein a is 10μm or more.
JP7417198A 1998-03-23 1998-03-23 Method for producing a gallium nitride-based semiconductor wafer Expired - Fee Related JP3338360B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7417198A JP3338360B2 (en) 1998-03-23 1998-03-23 Method for producing a gallium nitride-based semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7417198A JP3338360B2 (en) 1998-03-23 1998-03-23 Method for producing a gallium nitride-based semiconductor wafer

Publications (2)

Publication Number Publication Date
JPH11274559A JPH11274559A (en) 1999-10-08
JP3338360B2 true JP3338360B2 (en) 2002-10-28

Family

ID=13539455

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7417198A Expired - Fee Related JP3338360B2 (en) 1998-03-23 1998-03-23 Method for producing a gallium nitride-based semiconductor wafer

Country Status (1)

Country Link
JP (1) JP3338360B2 (en)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261929B1 (en) * 2000-02-24 2001-07-17 North Carolina State University Methods of forming a plurality of semiconductor layers using spaced trench arrays
KR100890085B1 (en) 2002-08-12 2009-03-24 엘지전자 주식회사 Method for manufacturing substrate of Nitride chemical semiconductor
US7326477B2 (en) 2003-09-23 2008-02-05 Saint-Gobain Ceramics & Plastics, Inc. Spinel boules, wafers, and methods for fabricating same
US7045223B2 (en) 2003-09-23 2006-05-16 Saint-Gobain Ceramics & Plastics, Inc. Spinel articles and methods for forming same
CN1697205A (en) * 2005-04-15 2005-11-16 南昌大学 Method for preparing film of indium-gallium-aluminum-nitrogen on silicon substrate and light emitting device
US20070105393A1 (en) 2005-11-04 2007-05-10 Hsi-Ming Cheng Method for forming patterns and thin film transistors
CN100580905C (en) * 2007-04-20 2010-01-13 晶能光电(江西)有限公司 Method of obtaining high-quality boundary for manufacturing semiconductor device on divided substrate
US20110140081A1 (en) * 2008-08-19 2011-06-16 Lattice Power (Jiangxi) Corporation Method for fabricating semiconductor light-emitting device with double-sided passivation
JP5444969B2 (en) * 2009-09-08 2014-03-19 株式会社リコー template
JP2013258231A (en) * 2012-06-12 2013-12-26 Disco Abrasive Syst Ltd Method for processing optical device
US10100434B2 (en) * 2014-04-14 2018-10-16 Sumitomo Chemical Company, Limited Nitride semiconductor single crystal substrate manufacturing method

Also Published As

Publication number Publication date
JPH11274559A (en) 1999-10-08

Similar Documents

Publication Publication Date Title
JP4232605B2 (en) Nitride semiconductor substrate manufacturing method and nitride semiconductor substrate
US6902990B2 (en) Semiconductor device separation using a patterned laser projection
EP1502286B1 (en) Method of fabricating vertical structure leds
CN100573822C (en) Substrate and method of fabricating the same, and semiconductor device and method of fabricating the same
KR100933897B1 (en) Releasably available substrate or separation structure and its production method
US7504324B2 (en) Semiconductor base and its manufacturing method, and semiconductor crystal manufacturing method
JP2010135829A (en) Production method of compound semiconductor device wafer
EP0903792B1 (en) Method of manufacturing a plurality of semiconductor lasers
US7572657B2 (en) Method for fabrication of semiconductor light-emitting device and the device fabricated by the method
JP3636835B2 (en) Substrate dividing method and a light emitting device manufacturing method using the substrate dividing
EP1760767A2 (en) Method of producing a nitride semiconductor device and nitride semiconductor device
EP1502283B1 (en) Method of etching substrates
US20030127428A1 (en) Method for separating chips from diamond wafer
EP0688070B1 (en) Group III nitride based compound semiconductor laser diode
JP4493127B2 (en) Manufacturing method of nitride semiconductor chip
TWI295075B (en)
US5627109A (en) Method of manufacturing a semiconductor device that uses a sapphire substrate
CN100580905C (en) Method of obtaining high-quality boundary for manufacturing semiconductor device on divided substrate
US6518079B2 (en) Separation method for gallium nitride devices on lattice-mismatched substrates
KR20110122857A (en) Semiconductor element manufacturing method
KR20040000355A (en) Semiconductor element and method for producing the same
US6197609B1 (en) Method for manufacturing semiconductor light emitting device
CN101373807B (en) Preparation of conductive metallic layer on semiconductor device
US5418190A (en) Method of fabrication for electro-optical devices
US6955976B2 (en) Method for dicing wafer stacks to provide access to interior structures

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070809

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080809

Year of fee payment: 6

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080809

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090809

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100809

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100809

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110809

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110809

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120809

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees