JP3329642B2 - Semiconductor device - Google Patents

Semiconductor device

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JP3329642B2
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孝 四戸
一郎 大村
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株式会社東芝
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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、MOSFETやI BACKGROUND OF THE INVENTION The present invention is, MOSFET and I
GBT等のMOSゲート構造を有する半導体装置と類似の動作を行う半導体装置及びその製造方法に関する。 A semiconductor device and a manufacturing method thereof performs semiconductor device similar to the operation having the MOS gate structure such as GBT.

【0002】 [0002]

【従来の技術】従来より、電力用装置や高周波用装置としてMOSゲート構造を有する半導体装置が多用されている。 Conventionally, a semiconductor device having a MOS gate structure is frequently used as a power device or a high frequency device. 図37に従来の電力用装置の一例としてパワーM Power M as an example of a conventional power device in FIG. 37
OSFETの断面図を示す。 It shows a cross-sectional view of OSFET.

【0003】図中、92はn型ドリフト層を示し、n型ドリフト層92の表面にはp型ウェル層93が選択的に形成され、更に、低抵抗のn型ソース層94がp型ウェル層93の表面に選択的に形成される。 [0003] In the figure, 92 denotes the n-type drift layer, the surface of the n-type drift layer 92 p-type well layer 93 is selectively formed, further, a low-resistance n-type source layer 94 is p-type well It is selectively formed on the surface of the layer 93.

【0004】n型ドリフト層92とn型ソース層94との間のp型ウェル層93上にはゲート絶縁膜96を介してゲート電極97が配設される。 [0004] On the p-type well layer 93 between the n-type drift layer 92 and the n-type source layer 94 is a gate electrode 97 is disposed through a gate insulating film 96. また、p型ウェル層9 In addition, p-type well layer 9
3及びn型ソース層94の両方にコンタクトするようにソース電極95が配設される。 Both 3 and n-type source layer 94 source electrode 95 so that contacts are disposed. そして、n型ドリフト層92には低抵抗のn型半導体層91を介してドレイン電極98が配設される。 Then, the n-type drift layer 92 drain electrode 98 is disposed through the n-type semiconductor layer 91 of low resistance.

【0005】この種のパワーMOSFETでは、p型ウェル層93、n型ソース層94等の半導体層は不純物の拡散により形成する。 [0005] In this type of power MOSFET, p-type well layer 93, n-type source layer 94 such as a semiconductor layer of is formed by diffusion of impurities. 例えば、p型ウェル層93はボロン等のp型不純物の拡散により形成し、n型ソース層9 For example, p-type well layer 93 is formed by diffusion of p-type impurities such as boron, n-type source layer 9
4はヒ素等のn型不純物の拡散により形成する。 4 are formed by diffusing n-type impurities such as arsenic.

【0006】このため、パワーMOSFETには以下のような問題がある。 [0006] For this reason, the power MOSFET has the following problems. 即ち、不純物の拡散による形成には時間がかかるため、p型ウェル層93、n型ソース層9 That is, since it takes the formation by diffusion of impurities time, p-type well layer 93, n-type source layer 9
4等の半導体層の形成には時間がかかり、この結果、装置の製造時間が長くなるという問題がある。 The formation of the semiconductor layer, such as a 4 time consuming, as a result, there is a problem that the manufacturing time of the device is prolonged. 特にSi In particular, Si
C、CdS、ダイヤモンド等の、不純物の拡散を困難とするような半導体をバルクの材料として用いた場合には、装置の製造が不可能となる。 C, CdS, such as diamond, in the case of using a semiconductor such as a hard diffusion of impurities as a bulk material, making it impossible to manufacture the device.

【0007】また、パワーMOSFET等のMOSゲート構造を有する半導体装置では、ゲート電極97により生成を制御するチャネルを通して電流を流すため、チャネル抵抗が存在する。 [0007] In the semiconductor device having the MOS gate structure such as a power MOSFET, for supplying a current through the channel to control the generation by the gate electrode 97, the channel resistance is present. このようなチャネル抵抗はオン電圧の上昇原因となり、オン特性の改善を困難なものとする。 Such channel resistance becomes increasing cause of on-voltage and the improvement of on-characteristics difficult. 特にSiC等では、チャネル抵抗が大きいことが知られており、この種の半導体装置の実現は難しい。 In particular SiC, etc., it is known that the channel resistance is large, the implementation of this type of semiconductor device is difficult.

【0008】 [0008]

【発明が解決しようとする課題】上述の如く、従来のパワーMOSFETは不純物の拡散により形成していたので、装置の製造時間が長くなるという問題がある。 As THE INVENTION Problems to be Solved] above, the conventional power MOSFET because it was formed by diffusion of impurities, there is a problem that the manufacturing time of the device is prolonged. また、チャネル抵抗が存在するため、オン電圧が高くなるという問題がある。 Further, since the channel resistance is present, there is a problem that the ON voltage becomes high.

【0009】本発明は、上記事情を考慮してなされたもので、その目的とするところは、従来よりも、製造時間の短縮化及びオン特性の改善を図れる半導体装置及びその製造方法を提供することにある。 [0009] The present invention has been made in view of these circumstances, it is an object than the conventional, to provide a semiconductor device and a manufacturing method thereof attained improvements in shortening and on the characteristics of the production time It lies in the fact.

【0010】 [0010]

【課題を解決するための手段】本発明の第1の視点は、 Means for Solving the Problems] According to a first aspect of the present invention,
半導体装置において、第1導電型の第1半導体層と、前記第1半導体層にショットキー接合する第1主電極と、 In the semiconductor device, a first semiconductor layer of a first conductivity type, a first main electrode of the Schottky junction with the first semiconductor layer,
前記第1半導体層に接続された第2主電極と、前記ショットキー接合のショットキーバリアの高さを制御するための制御手段と、を具備し、前記第1及び第2主電極間に電圧を印加した状態で前記ショットキーバリアの高さを低くするとオンし、オン状態において前記第1半導体層を通して第1及び第2主電極間に電流が流れることを特徴とする。 Wherein a second main electrode connected to the first semiconductor layer, anda control means for controlling the height of the Schottky barrier of the Schottky junction, a voltage between the first and second main electrodes wherein while applying the Schottky barrier and the height is lowered and turned, and a current flows between the first and second main electrode through said first semiconductor layer in the oN state.

【0011】本発明の第2の視点は、半導体装置において、第1導電型の第1半導体層と、前記第1半導体層にショットキー接合する第1主電極と、前記第1半導体層上に配設された低抵抗で第1導電型の第2半導体層と、 A second aspect of the present invention, there is provided a semiconductor device, a first semiconductor layer of a first conductivity type, a first main electrode of the Schottky junction with the first semiconductor layer, said first semiconductor layer a second semiconductor layer of the first conductivity type with low resistance is disposed,
前記第2半導体層にオーミック接触する第2主電極と、 A second main electrode in ohmic contact with the second semiconductor layer,
前記ショットキー接合のショットキーバリアの高さを制御するための制御手段と、を具備し、前記第1及び第2 Anda control means for controlling the height of the Schottky barrier of the Schottky junction, the first and second
主電極間に電圧を印加した状態で前記ショットキーバリアの高さを低くするとオンし、オン状態において前記第1及び第2半導体層を通して第1及び第2主電極間に電流が流れることを特徴とする。 Lowering the height of the Schottky barrier in the state where a voltage is applied between the main electrodes is turned on, characterized in that the current flows between the first and second main electrode through said first and second semiconductor layers in the on-state to.

【0012】本発明の第3の視点は、半導体装置において、第1導電型の第1半導体層と、前記第1半導体層にショットキー接合する第1主電極と、前記第1半導体層上に配設された低抵抗で第2導電型の第2半導体層と、 A third aspect of the present invention, there is provided a semiconductor device, a first semiconductor layer of a first conductivity type, a first main electrode of the Schottky junction with the first semiconductor layer, said first semiconductor layer a second semiconductor layer of a second conductivity type low-resistance which is arranged,
前記第2半導体層にオーミック接触する第2主電極と、 A second main electrode in ohmic contact with the second semiconductor layer,
前記ショットキー接合のショットキーバリアの高さを制御するための制御手段と、を具備し、前記第1及び第2 Anda control means for controlling the height of the Schottky barrier of the Schottky junction, the first and second
主電極間に電圧を印加した状態で前記ショットキーバリアの高さを低くするとオンし、オン状態において前記第1及び第2半導体層を通して第1及び第2主電極間に電流が流れることを特徴とする。 Lowering the height of the Schottky barrier in the state where a voltage is applied between the main electrodes is turned on, characterized in that the current flows between the first and second main electrode through said first and second semiconductor layers in the on-state to.

【0013】本発明の第4の視点は、第1乃至3の視点のいずれかに係る半導体装置において、前記制御手段が、前記ショットキー接合に隣接して前記第1半導体層に絶縁膜を介して対向する制御電極を具備することを特徴とする。 [0013] A fourth aspect of the present invention, in the semiconductor device according to any one of the first to third aspect, the control means via an insulating film adjacent to the Schottky junction with the first semiconductor layer characterized by including the opposed control electrodes Te.

【0014】本発明の第5の視点は、第4の視点に係る半導体装置において、前記ショットキー接合に隣接して前記第1半導体層内にトレンチが形成され、前記制御電極が前記トレンチ内に配設されることを特徴とする。 [0014] The fifth aspect of the present invention, in the semiconductor device according to a fourth aspect, the Schottky adjacent the junction trenches in said first semiconductor layer is formed on the control electrode in the trench characterized in that it is arranged.

【0015】本発明の第6の視点は、第5の視点に係る半導体装置において、前記トレンチが離間した複数のトレンチ部分からなり、前記制御電極が前記トレンチ部分内に夫々配設された複数の制御電極部分からなることを特徴とする。 [0015] The sixth aspect of the present invention, in the semiconductor device according to a fifth aspect, a plurality of trenches portion where the trench is separated, the control electrode is a plurality of which are respectively disposed in the trench portion characterized by comprising the control electrode portion.

【0016】本発明の第7の視点は、第1乃至6の視点のいずれかに係る半導体装置において、前記第1主電極が前記制御電極と前記第1半導体層との間に介入する延長部を具備し、前記ショットキー接合が前記延長部により形成されることを特徴とする。 [0016] The seventh aspect of the present invention, in the semiconductor device according to any one aspect of the first through 6, extension of the first main electrode to intervene between the control electrode and the first semiconductor layer comprising a said Schottky junction, characterized in that it is formed by the extension.

【0017】本発明の第8の視点は、第1乃至7の視点のいずれかに係る半導体装置において、前記第1主電極と前記第1半導体層との間にトンネル絶縁膜が配設されることを特徴とする。 The eighth aspect of the present invention, in the semiconductor device according to any one aspect of the first to seventh, a tunnel insulating film is disposed between the first semiconductor layer and the first main electrode it is characterized in.

【0018】本発明の第9の視点は、第1乃至8の視点のいずれかに係る半導体装置において、前記第1主電極と前記第1半導体層との間に第2導電型の半導体層が配設されることを特徴とする。 The ninth aspect of the present invention, in the semiconductor device according to any one aspect of the first through 8, the semiconductor layer of the second conductivity type between said first main electrode and the first semiconductor layer characterized in that it is arranged.

【0019】本発明の第10の視点は、第1乃至9の視点のいずれかに係る半導体装置において、前記第1半導体層がSi、SiC、Cd及びダイヤモンドからなる群から選択された材料からなることを特徴とする。 The tenth aspect of the present invention, in the semiconductor device according to any one aspect of the first through 9, wherein the first semiconductor layer is Si, SiC, comprises a material selected from the group consisting of Cd and diamond it is characterized in.

【0020】本発明の第11の視点は、第1乃至10の視点のいずれかに係る半導体装置において、前記第1導電型がn型であることを特徴とする。 The eleventh aspect of the present invention, in the semiconductor device according to any one aspect of the first to 10, wherein said first conductivity type is n-type.

【0021】本発明の第12の視点は、第7の視点に係る半導体装置において、前記延長部がシリサイド層からなることを特徴とする。 The twelfth aspect of the present invention, in the semiconductor device according to a seventh viewpoint, wherein the extended portion is made of a silicide layer.

【0022】本発明の第13の視点は、第7の視点に係る半導体装置において、前記延長部が厚さ0.2μm以下の金属薄膜からなることを特徴とする。 The 13th aspect of the present invention, in the semiconductor device according to a seventh viewpoint, characterized by comprising the following metal thin the extension thickness 0.2 [mu] m.

【0023】本発明の第14の視点は、第12の視点に係る半導体装置の製造方法において、前記第1半導体層上にゲート絶縁膜を介して前記制御電極を形成する工程と、前記制御電極を用いて前記シリサイド層を自己整合的に形成する工程と、を具備することを特徴とする。 The fourteenth aspect of the present invention is a method of manufacturing a semiconductor device according to a 12 point of view, and forming the control electrode through a gate insulating film on the first semiconductor layer, the control electrode characterized by comprising the steps of self-aligned manner, the said silicide layer using.

【0024】本発明の第15の視点は、半導体装置において、第1導電型の第1半導体層と、前記第1半導体層上に配設された小面積の第1主電極と、前記第1半導体層に接続された第2主電極と、前記第1半導体層及び前記第1主電極上に絶縁膜を介して配設された大面積の制御電極と、を具備し、オン状態において前記第1半導体層を通して第1及び第2主電極間に電流が流れると共に、前記制御電極への電位の付与により前記第1半導体層に誘起される第2導電型の反転層により、前記第1主電極下の電流通路がピンチオフされることを特徴とする。 The 15th viewpoint of this invention, there is provided a semiconductor device, a first semiconductor layer of a first conductivity type, a first main electrode of the small area disposed on the first semiconductor layer, said first comprising a second main electrode connected to the semiconductor layer, and a control electrode of a large area disposed through an insulating film on the first semiconductor layer and said first main electrode on the in the oN state the current with flow between the first and second main electrodes throughout the semiconductor layer, the inversion layer of the second conductivity type is induced in the first semiconductor layer by the application of potential to the control electrode, the first main electrode wherein the current path of the lower is pinched off.

【0025】本発明に係る半導体装置においては、制御手段により、例えば制御電極に電圧を印加することにより、第1主電極と半導体層との界面のショットキーバリアの高さを低くする。 [0025] In the semiconductor device according to the present invention, the control means, for example by applying a voltage to the control electrode, to reduce the height of the interface of the Schottky barrier between the first main electrode and the semiconductor layer. これにより、半導体装置が動作状態となり、第1半導体層を通して第1及び第2主電極間に電流が流れる。 Thus, the semiconductor device is an operational state, current flows between the first and second main electrodes through the first semiconductor layer. 第1半導体層がn型の場合、動作状態において、第1主電極から第1半導体層に電子が注入される。 A first semiconductor layer an n-channel in the operating state, electrons are injected from the first main electrode to the first semiconductor layer.

【0026】制御電極により主電流を制御するにも拘らずチャネルは存在しないため、チャネル抵抗によるオン電圧の上昇を防止でき、オン特性を改善できる。 [0026] Since the channel despite controlling the main current by a control electrode does not exist, it is possible to prevent an increase in ON voltage due to the channel resistance can be improved on-state characteristics. また、 Also,
基本的に拡散層は不要なので製造時間が長くなるという問題も生じない。 Basically diffusion layer does not occur a problem that the manufacturing time is prolonged because unnecessary.

【0027】 [0027]

【発明の実施の形態】以下、図面を参照しながら本発明の実施の形態を説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an embodiment of the present invention with reference to the drawings.

【0028】図1は本発明の実施の形態に係る半導体装置の断面図である。 [0028] FIG. 1 is a cross-sectional view of a semiconductor device according to the embodiment of the present invention.

【0029】図中、1はシリコンからなる低抵抗のn型半導体基板を示し、n型基板1上にはシリコンからなるn型半導体層2がエピタキシャル成長形成される。 [0029] In the figure, 1 represents the n-type semiconductor substrate having a low resistance made of silicon, n-type semiconductor layer 2 made of silicon is formed on n-type substrate 1 is epitaxially grown and formed. n型半導体層2の表面には、ストライプ状、島状或いは環状のソース電極4(第1主電極)がショットキー接合する。 The n-type semiconductor layer 2 of the surface, stripes, islands or cyclic source electrode 4 (first main electrode) is a Schottky junction. ソース電極4の材料としては、例えば、Al、A As a material of the source electrode 4, for example, Al, A
u、Pt、Ti、Pdがあげられる。 u, Pt, Ti, Pd and the like.

【0030】n型半導体層2の表面上にはソース電極4 [0030] The source electrode 4 on the surface of the n-type semiconductor layer 2
に隣接してストライプ状、島状或いは環状のゲート電極6がゲート絶縁膜5を介して配設される。 Adjacent stripe, a gate electrode 6 of the island-shaped or annular is disposed through a gate insulating film 5. ゲート電極6 Gate electrode 6
はソース電極4と絶縁される。 It is insulated from the source electrode 4. そして、n型基板1にはドレイン電極3(第2主電極)がオーミック接触する。 Then, the drain electrode 3 (second main electrode) is in ohmic contact with the n-type substrate 1.

【0031】図2は図1のII−II線に沿った断面における装置の電位分布(eV値)を示す図である。 [0031] FIG. 2 is a diagram showing the potential distribution of devices in cross-section along the line II-II in FIG. 1 (eV value).

【0032】ソース電極4に対してゼロまたは負のゲート電圧V Gをゲート電極6に印加した場合には、n型半導体層2とソース電極4との界面に十分に高いショットキーバリア(そのレベルは図中のV B )が形成される。 [0032] in the case of applying a zero or negative gate voltage V G to the gate electrode 6 with respect to the source electrode 4, the interface to a sufficiently high Schottky barrier with the n-type semiconductor layer 2 and the source electrode 4 (that level the V B in the figure) is formed.
このため、ドレイン電極3とソース電極4との間に所定の電圧を印加していても、ショットキーダイオードの逆バイアス状態と同様に、ソース電極4からn型半導体層2への電子の注入は起こらない。 Therefore, even if a predetermined voltage is applied between the drain electrode 3 and the source electrode 4, as in the reverse bias state of the Schottky diode, electrons injected from the source electrode 4 to the n-type semiconductor layer 2 It does not occur.

【0033】一方、ゲート電極6に対して正のゲート電圧V Gを印加した場合には、ショットキーバリアはゲート電極6に近い部分で低くなる。 On the other hand, in the case of applying a positive gate voltage V G to the gate electrode 6, the Schottky barrier is low at a portion close to the gate electrode 6. 図2図示のように、ゲート電圧V Gが大きいほどショットキーバリアは低くなる。 As Figure 2 illustrates, as the gate voltage V G is higher Schottky barrier is low. そして、ゲート電圧V Gが所定値(しきい値電圧) Then, the gate voltage V G is a predetermined value (threshold voltage)
を越えると、ショットキーバリアの高さが十分に小さくなる。 When it exceeds the height of the Schottky barrier is sufficiently small. このため、ドレイン電極3が正でソース電極4が負となるように所定のオン電圧を印加しいていると、ソース電極4からn型半導体層2に多数の電子が注入されるようになり、装置は導通状態(オン状態)となる。 Therefore, when the drain electrode 3 source electrode 4 is positive it is not applying a predetermined on-voltage so that the negative, would be a large number of electrons are injected from the source electrode 4 to the n-type semiconductor layer 2, apparatus becomes conductive state (oN state).

【0034】このように、図1図示の半導体装置においては、ゲート電極6に正のゲート電圧を印加して、ショットキーバリアの高さを低くすることにより、装置内に主電流が流れるようになる。 [0034] In this manner, the semiconductor device of FIG. 1 shown, by applying a positive gate voltage to the gate electrode 6, by reducing the height of the Schottky barrier, as main current flows in the apparatus Become. 即ち、ゲート電極6に印加する電圧によりショットキーバリアの高さを制御することにより、主電流のスイッチングを行なっている。 That is, by controlling the height of the Schottky barrier by the voltage applied to the gate electrode 6, is performed the switching of the main current.

【0035】従って、図1図示の半導体装置においては、ゲート電極6は存在するものの、MOSFETとは異なり、n型半導体層2内に拡散層を形成したり、主電流のスイッチングのためにチャネルの生成を制御する必要はない。 [0035] Thus, in the semiconductor device of FIG. 1 shown, although the gate electrode 6 is present, unlike the MOSFET, or to form a diffusion layer on the n-type semiconductor layer 2, the main current channel for switching it is not necessary to control the generation. 従って、拡散層の形成のために製造時間が長くなったり、チャネル抵抗によりオン電圧が上昇するという問題は生じない。 Therefore, it becomes longer manufacturing time to form the diffusion layer, there is no problem that the ON voltage by the channel resistance increases.

【0036】また、図1図示の半導体装置においては、 [0036] In the semiconductor device of FIG. 1 shown,
上述したように、ゲート電圧によりショットキーバリアの高さを制御するので、MOSFETと同様に、主電流の量を連続的に変えることができる。 As described above, since the control the height of the Schottky barrier by the gate voltage, similar to the MOSFET, it is possible to vary the amount of the main current continuously. しかも、チャネル抵抗が存在しないのでMOSFETよりもオン抵抗が低く、高速動作が可能となる。 Moreover, since the channel resistance is no low on-resistance than the MOSFET, high-speed operation becomes possible. このため、本半導体装置は高周波用装置としても有効である。 Therefore, the semiconductor device is also effective as a high frequency device.

【0037】なお、図1図示の半導体装置においては、 [0037] In the semiconductor device of FIG. 1 shown,
基板1及び半導体層2の材料としてシリコンを用いたが、本発明に係る装置構造では拡散層が不要なので、S Silicon is used as the material of the substrate 1 and the semiconductor layer 2, the diffusion layer in the device structure according to the present invention is not required, S
iCやCdやダイヤモンド等のようにシリコンよりも不純物拡散係数が低く、不純物拡散層の形成が困難な材料を用いることが可能となる。 iC and Cd and impurity diffusion coefficient than silicon as diamond or the like is low, it is possible to form the impurity diffusion layer used hard materials.

【0038】また、ソース・ドレイン間に逆バイアスが掛かった場合は、ショットキー接合部分が導通状態となり、インバータ回路を組んだ場合の転流用ダイオードが不要となる。 Further, when a reverse bias is applied between the source and drain, the Schottky junction portion becomes conductive, commutating diode when teamed the inverter circuit is not required. また、このダイオードはショットキーバリアダイオードとなっているため、pn接合型の半導体装置に比べて高速であり、インバータ回路の性能を著しく向上させる。 Further, the diode because it has a Schottky barrier diode, is faster than the pn junction type semiconductor device, significantly improves the performance of the inverter circuit.

【0039】なお、本実施の形態及び以下に述べる多くの実施の形態においては、n型半導体層2の下はn型半導体基板1となっている。 [0039] Note that in many embodiments described embodiment and the following embodiment, under the n-type semiconductor layer 2 has a n-type semiconductor substrate 1. この場合、形成される装置の動作はMOSFETと類似したものとなる。 In this case, operation of the device to be formed is that similar to the MOSFET. しかし、図30図示のように、n型半導体基板1に代え、p型半導体基板11としてもよい。 However, as shown in Figure 30 shown, instead of the n-type semiconductor substrate 1 may be a p-type semiconductor substrate 11. この場合、形成される半導体装置の動作はIGBT(絶縁ゲート付きバイポーラトランジスタ)と類似したものとなる。 In this case, operation of the semiconductor device to be formed is that similar to the IGBT (insulated gated bipolar transistors).

【0040】図3は本発明の別の実施の形態に係る半導体装置の断面図である。 [0040] FIG. 3 is a sectional view of a semiconductor device according to another embodiment of the present invention. なお、以下の実施の形態の図において、前出した図と対応する部分には前出した図と同一符号を付してある。 Incidentally, in the figures of the following embodiments, parts corresponding to advancing the drawings are denoted by the same reference numerals and diagrams issued before.

【0041】図3図示の半導体装置が図1図示の半導体装置と異なる点は、ソース電極4とゲート電極6とがゲート絶縁膜5を介して部分的に重なり合っていることにある。 [0041] Figure 3 illustrates the semiconductor device differs from the semiconductor device of FIG. 1 shown is that the source electrode 4 and the gate electrode 6 is partially overlapping with the gate insulating film 5. このため、ゲート電極6に同じレベルのゲート電圧を印加しても、ソース電極4とn型半導体層2との界面のショットキーバリアの高さはより低くなるので、オン電圧を更に下げることができる。 Therefore, even by applying a gate voltage of the same level to the gate electrode 6, the height of the interface of the Schottky barrier between the source electrode 4 and the n-type semiconductor layer 2 becomes lower, to further reduce the on-voltage it can.

【0042】また、ゲート電極6と重なり合う部分のソース電極4は薄く形成されるので、この薄い部分がソースに直列に接続されたネガティブフィードバック用抵抗(即ち、バラスト抵抗)として機能する。 Further, since the source electrode 4 portion overlapping the gate electrode 6 is formed thin, and functions as the thin portion for resistor negative feedback which are connected in series with the source (i.e., a ballast resistance). このため、複数の半導体装置を形成した場合、各半導体装置の電流配分は均一化される。 Therefore, when forming a plurality of semiconductor devices, the current distribution of the semiconductor device is uniform.

【0043】なお、本実施の形態の場合、オフ状態時にソース電極4の角(端部)に電界が集中し、リーク電流が増加する虞があるが、これはゲート電圧を負に調整してソース電極4の角に集中する電界を緩和することにより防止できる。 [0043] In the case of this embodiment, the electric field is concentrated on the corner of the source electrode 4 (end) when the off state, there is a fear that leakage current increases, which adjusts the gate voltage to the negative It is prevented by relaxing the electric field concentrated on the corner of the source electrode 4.

【0044】図4は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0044] FIG. 4 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0045】図4図示の半導体装置が図3図示の半導体装置と異なる点は、ソース電極4の角の形状がテーパになっていることにある。 [0045] Figure 4 the semiconductor device shown is different from the semiconductor device of FIG. 3 shown is that the shape of the corners of the source electrode 4 is tapered. このため、オン時にはテーパ部の先端の細い部分に高い電界が形成され、該先端部から効果的に電子注入を行なえるようになり、更にオン電圧を下げることができるようになる。 Therefore, when on is formed a high electric field the narrow portion of the tip of the tapered portion, effectively becomes so perform the electron injection from the tip portion, it is possible to further reduce the on-voltage.

【0046】図5は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0046] FIG. 5 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0047】図5図示の半導体装置が図4図示の半導体装置と異なる点は、ゲート電極6もテーパ状に形成して、より効果的にショットキーバリアの高さをゲート電圧により制御できるようにしたことにある。 [0047] Figure 5 illustrates the semiconductor device differs from the semiconductor device in FIG. 4 shown, the gate electrode 6 may be formed in a tapered shape, the more the height of the effective Schottky barrier so as to be controlled by the gate voltage It lies in that it has.

【0048】図6は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0048] FIG. 6 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0049】図6図示の半導体装置が図5図示の半導体装置と異なる点は、ソース電極4及びゲート電極6の角全体をテーパ状に形成したことにある。 [0049] Figure 6 the semiconductor device shown is different from the semiconductor device in FIG. 5 shown is that the formation of the entire corner of the source electrode 4 and the gate electrode 6 in a tapered shape. 図6図示の半導体装置でも図5図示の半導体装置と同様な効果が得られる。 Same effect as the semiconductor device of FIG. 5 shown can be obtained in the semiconductor device of FIG. 6 shown. また、図5図示の半導体装置よりも、ソース電極4 Also, a semiconductor device of FIG. 5 shown, the source electrode 4
及びゲート電極6の形状は簡略化するので製造が容易である。 And the shape of the gate electrode 6 is easy to manufacture because simplified.

【0050】図7は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0050] FIG. 7 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0051】図7図示の半導体装置が図3図示の半導体装置と異なる点は、n型半導体層2の表面のトレンチ溝内にゲート絶縁膜5を介してゲート電極6を埋め込み形成したことにある。 [0051] Figure 7 a semiconductor device shown is different from the semiconductor device of FIG. 3 shown is that the buried gate electrode 6 via the gate insulating film 5 in the trench of n type semiconductor layer 2 of the surface .

【0052】図7図示の半導体装置においては、トレンチ溝の深さ方向でゲート電極6とソース電極4とがゲート絶縁膜5を介して部分的に重なり合う。 [0052] In the semiconductor device of FIG. 7 illustrated partially overlap through the gate insulating film 5 and the gate electrode 6 and the source electrode 4 in the depth direction of the trench. 従って、図7 Accordingly, FIG. 7
図示の半導体装置でも図3図示の半導体装置と同様な効果が得られる。 Same effect as the semiconductor device of FIG. 3 shown can be obtained in the semiconductor device shown.

【0053】図8は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0053] FIG. 8 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0054】図8図示の半導体装置が図5図示の半導体装置と異なる点は、ゲート電極6の一部がn型半導体層2の表面にショットキー接合することにある。 [0054] Figure 8 semiconductor device shown is different from the semiconductor device in FIG. 5 shown is that part of the gate electrode 6 is Schottky junction surface of the n-type semiconductor layer 2. また、ゲート電極6には抵抗体Rが設けられており、オフ時に大電流が装置に流れるのを防止する。 Further, the gate electrode 6 and the resistor R is provided, a large current at the OFF time is prevented from flowing to the device. また、ゲート電極6 The gate electrode 6
下の酸化膜の形成が不要となる。 Formation of an oxide film under becomes unnecessary.

【0055】なお、ゲート電極6によるショットキーバリアの高さの方がソース電極4のそれよりも高くなるように、ソース電極4の材料、ゲート電極6の材料を選ぶことが好ましい。 [0055] Incidentally, as towards the height of the Schottky barrier by the gate electrode 6 is higher than that of the source electrode 4, it is preferable to select the material of the source electrode 4, the material of the gate electrode 6.

【0056】図9は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0056] FIG. 9 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0057】図9図示の半導体装置が図1図示の半導体装置と異なる点は、ソース電極4とn型半導体層2との界面にPtSi等のシリサイド層7を挿設することにより、より安定なショットキー接合を形成することにある。 [0057] Figure 9 illustrates the semiconductor device differs from the semiconductor device of FIG. 1 shown by inserted the silicide layer 7, such as PtSi the interface between the source electrode 4 and the n-type semiconductor layer 2, a more stable It is to form a Schottky junction. シリサイド層7はゲート電極6と部分的に重なり合うことが好ましい。 Silicide layer 7 is preferably overlap the gate electrode 6 and the partially.

【0058】図10は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0058] FIG. 10 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0059】図10図示の半導体装置が図1図示の半導体装置と異なる点は、ソース電極4とn型半導体層2とによりショットキー接合が形成された領域のn型半導体層2の表面の一部にp型拡散層8を形成したことにある。 [0059] Figure 10 is a semiconductor device shown is different from the semiconductor device of FIG. 1 shown, the n-type semiconductor layer 2 of the surface area of ​​the Schottky junction is formed by the source electrode 4 and the n-type semiconductor layer 2 one It lies in the formation of the p-type diffusion layer 8 in part. p型拡散層8は、ソース電極4の下面全体に対応して形成することもできる。 p-type diffusion layer 8 may be formed to correspond to the entire lower surface of the source electrode 4.

【0060】図10図示の半導体装置によれば、p型拡散層8により電子に対するバリアが高くなり、オフ状態時にショットキーバリアを越えて装置内に流れ込むキャリアによるリーク電流を低減できる。 [0060] According to the semiconductor device of FIG. 10 shown, the barrier is increased to electrons by p-type diffusion layer 8, the leakage current can be reduced by the carrier flowing in the device beyond the Schottky barrier at the off state.

【0061】また、図10図示の半導体装置の場合、オフ状態時の誤動作を防止するために、p型拡散層を最適に形成し、しきい値電圧を高く設定することができる。 [0061] Also, in the semiconductor device in FIG 10 illustrated, in order to prevent a malfunction in the OFF state, p-type diffusion layer was optimally formed, it can be set high threshold voltage.
ノイズによる誤動作を防ぐため、大電力装置の場合はしきい値電圧を高く設定することが望ましい。 To prevent malfunctions due to noise, in the case of high power devices it is desirable to set a higher threshold voltage.

【0062】図11は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0062] Figure 11 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0063】図11図示の半導体装置は、図9及び図1 [0063] The semiconductor device of FIG. 11 depicted, 9 and 1
0図示の半導体装置の特徴を組み合わたものである。 0 is obtained combine features of the illustrated semiconductor device. 即ち、図11図示の半導体装置においては、ゲート電極4 That is, in the semiconductor device in FIG 11 illustrated, the gate electrode 4
の下部にp型拡散層8を形成し、更に、p型拡散層8の表面にショットキー接合を構成するシリサイド層7を選択的に形成する。 Of the p-type diffusion layer 8 is formed in a lower portion, further, to selectively form a silicide layer 7 constituting the Schottky junction surface of the p-type diffusion layer 8.

【0064】図12は本発明の更に別の実施の形態に係る半導体装置の平面図である。 [0064] FIG. 12 is a plan view of a semiconductor device according to still another embodiment of the present invention. また、図13は図12の Further, FIG. 13 of FIG. 12
XIII−XIII線に沿った断面図、図14は図12のXIV − Sectional view taken along line XIII-XIII along, in FIG. 14 FIG. 12 XIV -
XIV線に沿った断面図である。 It is a cross-sectional view along the XIV line.

【0065】図12乃至図14図示の半導体装置においては、図9図示の半導体装置の特徴であるシリサイド層7を梯状にした構成になっている。 [0065] In the semiconductor device of FIGS. 12 to 14 shown has a configuration in which the silicide layer 7, which is a feature of the semiconductor device in FIG. 9 illustrated in ladder shape. 図12乃至図14図示の半導体装置によれば、ソース電極4が配設されていない領域においても、その一部はシリサイド層7から電子が注入されることになる。 According to the semiconductor device of FIGS. 12 to 14 shown, also in the region where the source electrode 4 is not disposed, a portion will be electrons from the silicide layer 7 is injected. 従って、電子を注入する部分が増加するので、オン電圧を更に低減できる。 Therefore, since the portion for injecting electrons is increased, it is possible to further reduce the on-voltage.

【0066】図15は本発明の更に別の実施の形態に係る半導体装置の平面図である。 [0066] Figure 15 is a plan view of a semiconductor device according to still another embodiment of the present invention. また、図16は図15の Further, FIG. 16 of FIG. 15
XVI −XVI 線に沿った断面図、図17は図15のXVII− XVI -XVI line cross-sectional view taken along, 17 in FIG. 15 XVII-
XVII線に沿った断面図である。 It is a sectional view taken along the XVII line.

【0067】図15乃至図17図示の半導体装置においては、第3図示の半導体装置の特徴であるゲート電極6 [0067] In the semiconductor device of FIGS. 15 to 17 shown, the third is a feature of the illustrated semiconductor device gate electrode 6
の下のソース電極4aの形状を梯状にした構成になっている。 It has the shape of the source electrode 4a of the lower to the configuration in ladder shape. 図15乃至図17図示の半導体装置によれば、ゲート電極6の領域においても、ソース電極4aから電子が注入されることになる。 According to the semiconductor device of FIGS. 15 to 17 it is shown, in the region of the gate electrode 6, so that electrons are injected from the source electrode 4a. 従って、第11の実施の形態と同様に、電子を注入する部分が増加するので、オン電圧を更に低減できる。 Therefore, similarly to the eleventh embodiment, since the portion for injecting electrons is increased, it is possible to further reduce the on-voltage.

【0068】図18は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0068] Figure 18 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention. なお、n型半導体基板1、ドレイン電極3は省略してある。 Incidentally, n-type semiconductor substrate 1, the drain electrode 3 are omitted.

【0069】図18図示の半導体装置の特徴は、n型半導体層2の表面のトレンチ溝内にゲート絶縁膜5を介してゲート電極を埋め込み形成したことにある。 [0069] Features of the semiconductor device in FIG 18 illustrated is that the gate electrode buried and through the gate insulating film 5 in the trench of n type semiconductor layer 2 of the surface.

【0070】図18図示の半導体装置によれば、図1図示の半導体装置に比べて、ショットキーバリアの高さの制御に寄与するゲート部の長さが増加するので、よりオン電圧を低くできる。 [0070] According to the semiconductor device of FIG. 18 shown, as compared with the semiconductor device of FIG. 1 shown, the length of which contributes gate portion for controlling the height of the Schottky barrier is increased, can be lowered more on-voltage .

【0071】また、トレンチ溝の底部はソース電極4の下部(ショットキー接合面)よりもドレイン側に近いので、オフ時にドレイン電極3に電圧が印加されることにより、のショットキー接合面に形成される電界E1はトレンチ溝の底部に形成される電界E2よりも弱いものとなる。 [0071] Further, formed in the bottom portion is close to the drain side of the lower portion of the source electrode 4 (Schottky junction surface), a voltage is applied to the drain electrode 3 to the OFF state, the Schottky junction surface of the trench field E1 that is becomes weaker than the electric field E2 which is formed on the bottom of the trench. 即ち、オフ時のドレイン電圧による強い電界はトレンチ溝の底部が支え、ショットキー接合部は強い電界から保護される。 That is, a strong electric field due to the drain voltage during OFF freestanding bottom of the trench, the Schottky junction is protected from a strong electric field. 従って、ショットキーバリアを越えるキャリアによるリーク電流を低減できる。 Therefore, the leakage current can be reduced due to carrier exceeding the Schottky barrier. 更に、リーク電流を低減できる分だけ、従来よりも高い温度まで使用でき、高温動作が可能となる。 Furthermore, by the amount of the leakage current can be reduced, it can be used to a temperature higher than the conventional, thereby enabling high-temperature operation.

【0072】図19は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0072] Figure 19 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0073】図19図示の半導体装置が図18図示の半導体装置と異なる点は、ソース電極4の下部に薄い絶縁膜(トンネル絶縁膜)9を設けたことにある。 [0073] Figure 19 the semiconductor device shown is different from the semiconductor device in FIG. 18 depicted is the provision of a thin insulating film (tunnel insulating film) 9 under the source electrode 4. 絶縁膜9 Insulating film 9
の厚さは、n型半導体層2とソース電極4との間にトンネル電流が流れる程度に設定される。 The thickness of the is set to the extent that a tunnel current flows between the n-type semiconductor layer 2 and the source electrode 4.

【0074】図18図示の半導体装置によれば、オフ時にリーク電流として流れる電子は、ショットキーバリアの他、絶縁膜9のバリアも越えなければならないため、 [0074] According to the semiconductor device in FIG. 18 depicted, electrons flowing as a leakage current at the OFF time, the other of the Schottky barrier, since it must also exceed the barrier of the insulating film 9,
リーク電流が低減される。 Leakage current is reduced.

【0075】図20は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0075] Figure 20 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0076】図20図示の半導体装置が図18図示の半導体装置と異なる点は、トレンチ溝の深さがより深いことにある。 [0076] Figure 20 illustrates the semiconductor device differs from the semiconductor device in FIG 18 illustrated is that the depth of the trench is deeper. 図20図示の半導体装置によれば、電界E1 According to the semiconductor device of FIG. 20 shown, an electric field E1
は更に低くなるので、更にリーク電流を低減でき、より高い温度まで動作可能となる。 Since even lower, further reduces the leakage current and can operate up to higher temperatures.

【0077】図21は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0077] Figure 21 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0078】図21図示の半導体装置は図18図示の半導体装置の変更例で、ソース電極4がトレンチ溝にまで入り込んだ構造になっている。 [0078] The semiconductor device of FIG. 21 shown in modification of the semiconductor device in FIG. 18 depicted, the source electrode 4 is in the intruding structure to the trench. このような構造にすることにより、ショットキー接合の面積が増加し、逆導通ダイオードとして働いたときのオン電圧を低くすることができる。 With such a structure, increasing the area of ​​the Schottky junction, it is possible to lower the on-voltage when worked as a reverse conducting diode.

【0079】なお、図21図示の半導体装置においては、ショットキー接合の面積が増えているので、オフ時にリーク電流が増える虞があるが、これはトレンチ溝を深く形成することにより防止できる。 [0079] In the semiconductor device in FIG. 21 depicted, since increasing the area of ​​the Schottky junction, there is a possibility that a leak current increases at the time of off, this can be prevented by deeply forming the trench.

【0080】図22は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0080] Figure 22 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0081】図22図示の半導体装置の特徴は、ソース電極4を全面に形成すると共に、ソース電極4の下部とゲート電極6の上部とがゲート絶縁膜5を介してトレンチ溝の深さ方向で重なり合うようにしたことにある。 [0081] A feature of the semiconductor device in FIG. 22 depicted, to form a source electrode 4 on the entire surface, in the depth direction of the trench through the gate insulating film 5 and the upper portion of the lower gate electrode 6 of the source electrode 4 It lies in the overlapping manner.

【0082】図22図示の半導体装置によれば、図18 [0082] According to the semiconductor device of FIG. 22 shown, FIG. 18
図示の半導体装置と同様にトレンチ溝の採用によりオン電圧は低くなり、更に図3図示の半導体装置と同様に、 Like the semiconductor device shown by adoption of the trench on voltage is lowered, as with further semiconductor device of FIG. 3 shown,
ソース電極4とゲート電極6とが部分的に重なり合うことでも、オン電圧は低くなる。 Also by the source electrode 4 and the gate electrode 6 overlaps partially, on-state voltage becomes lower. 従って、図22図示の半導体装置によれば、オン電圧を十分に下げることができる。 Therefore, according to the semiconductor device of FIG. 22 shown, it can reduce the on-voltage sufficiently. また、スイッチング速度も改善される。 The switching speed is also improved. 更に、増幅装置として用いた場合には高い増幅率を実現できる。 Furthermore, it is possible to realize a high amplification factor in the case of using as an amplifying device.

【0083】図23は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0083] Figure 23 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0084】図23図示の半導体装置が図1図示の半導体装置と異なる点は、n型半導体層2上に薄い絶縁膜(トンネル絶縁膜)10を介してソース電極4及びゲート電極5を設けたことにある。 [0084] Figure 23 the semiconductor device shown is different from the semiconductor device of FIG. 1 shown, provided the source electrode 4 and the gate electrode 5 through a thin insulating film (tunnel insulating film) 10 on the n-type semiconductor layer 2 It lies in the fact. 絶縁膜9の厚さは、n型半導体層2とソース電極4との間にトンネル電流が流れる程度に設定される。 The thickness of the insulating film 9 is set to the extent that a tunnel current flows between the n-type semiconductor layer 2 and the source electrode 4.

【0085】このように構成された半導体装置をオン状態にするには、ソースに対して直流の正のゲート電圧をゲート電極5に常時印加する。 [0085] To the thus constructed semiconductor device to the ON state, constantly applying a positive gate voltage of the DC to the source to the gate electrode 5. なお、後述するように、 It should be noted, as will be described later,
交流のゲート電圧を印加してもよい。 The gate voltage of the AC may be applied.

【0086】このようなゲート電圧がゲート電極5に印加されると、ソース電極4やゲート電極5の付近の高電界部分のn型半導体層2で電子・正孔対が生成される。 [0086] The gate voltage is applied to the gate electrode 5, electrons-hole pairs in the n-type semiconductor layer 2 of a high-field portion of the vicinity of the source electrode 4 and the gate electrode 5 is produced.

【0087】電子はトンネル効果によりトンネル絶縁膜10を介してゲート電極5に流れ込むが、正孔はトンネル絶縁膜10とn型半導体層2との界面にトラップされるので、該界面には正電荷が蓄積される。 [0087] Electronic is flowing into the gate electrode 5 through a tunnel insulating film 10 by the tunnel effect, since holes are trapped at the interface between the tunnel insulating film 10 and the n-type semiconductor layer 2, the interfacial positive charge There are accumulated.

【0088】この蓄積された正電荷により、トンネル現象が起こる程度の強度の電界がトンネル絶縁膜10に形成され、ソース電極4から電子がトンネル絶縁膜10をトンネルしてn型半導体層2に注入され、装置はオン状態になる。 [0088] injected by the accumulated positive charges, the electric field strength that the tunnel phenomenon occurs is formed on the tunnel insulating film 10, electrons from the source electrode 4 and tunnel the tunnel insulating film 10 in the n-type semiconductor layer 2 are, apparatus is turned on.

【0089】一方、オフ状態にするにはソースに対してゼロまたは負のゲート電圧をゲート電極5に印加する。 [0089] On the other hand, to the OFF state applies a zero or negative gate voltage to the source to the gate electrode 5.
この結果、トンネル絶縁膜10とn型半導体層2との界面にトラップされた正孔はn型半導体層2の電子と再結合して消滅するので、ソース電極4からの電子の注入が停止し、装置はオフ状態になる。 As a result, the holes are trapped at the interface between the tunnel insulating film 10 and the n-type semiconductor layer 2 disappears recombine with the electrons n-type semiconductor layer 2, electron injection from the source electrode 4 is stopped , the device is turned off.

【0090】なお、電子・正孔対の生成を容易にするために、ゲート電極5の下部のみまたはトンネル絶縁膜1 [0090] In order to facilitate the generation of electron-hole pairs, only under the gate electrode 5 or tunnel insulating film 1
0の下部の全体のn型半導体層2の表面に高抵抗のp型層を設けてもよい。 The p-type layer of high resistance may be provided under the entire n-type semiconductor layer 2 on the surface of the 0.

【0091】また、オフ時にリーク電流により装置がオン状態になるのを防止するために、一部のソース電極4 [0091] Further, in order to prevent the device due to leakage current during OFF is turned on, part of the source electrode 4
をn基板1に接続してもよい。 It may be connected to a n substrate 1.

【0092】ソース電極4の下の絶縁膜は、半導体層2 [0092] insulating film under the source electrode 4, the semiconductor layer 2
よりバンドギャップの広い半導体膜としてもよい。 It may be used as the broader semiconductor film of the band gap. この場合、電子はバリアを越えて注入される。 In this case, electrons are injected across the barrier. このようなバンドギャップの広い半導体膜を用いることもできるが絶縁膜のほうが好ましい。 It can also be used a wide semiconductor film such band gap preferably towards the insulating film.

【0093】図24は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0093] Figure 24 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0094】図24図示の半導体装置は、図23図示の半導体装置の低抵抗のn型半導体基板1をシリコンからなる低抵抗のp型半導体基板11に置換した構成になっている。 [0094] The semiconductor device of FIG. 24 shown is adapted to substituted configured to p-type semiconductor substrate 11 of a low resistance of the n-type semiconductor substrate 1 made of silicon low resistance semiconductor device of FIG. 23 shown. 従って、本半導体装置の動作はIGBTと類似したものとなる。 Thus, operation of the semiconductor device becomes similar to the IGBT.

【0095】このように構成された装置をオン状態にするには、ソースに対して直流の正のゲート電圧をゲート電極5に印加する。 [0095] To the thus constructed apparatus the on state, applying a positive gate voltage of the DC to the source to the gate electrode 5. 一旦オン状態になると、サイリスタと同様、p型基板11から正孔が供給され、ゲート電極5にゲート電圧を印加しなくても、装置のオン状態は保たれる。 Once turned on, similarly to the thyristor, is supplied holes from the p-type substrate 11, without applying a gate voltage to the gate electrode 5, on-state of the device is maintained.

【0096】図24図示の半導体装置によれば、装置内には電子電流と正孔電流の両電流がプラズマ状態(高注入状態)で流れるので、図23図示の半導体装置のように電子電流だけの場合に比べて、オン電圧はより低くなる。 [0096] According to the semiconductor device of FIG. 24 shown, because both currents to the device electron current and hole current flows in a plasma state (high injection state), only electron current as the semiconductor device of FIG. 23 shown than in the case of, on-state voltage becomes lower.

【0097】なお、図23及び図24図示の半導体装置においては、装置をオン状態にするために、ゲート電極5に正の直流のゲート電圧を印加したが、その代わりに、交流のゲート電圧を印加してもよい。 [0097] In the semiconductor device of FIG. 23 and FIG. 24 shown, to the device in the ON state, although the gate voltage of the positive DC applied to the gate electrode 5, but instead, the gate voltage of the AC it may be applied.

【0098】この場合、ゲート電圧が負の期間にトンネル絶縁膜10とn型基板2との界面に正孔が蓄積され、 [0098] In this case, holes are accumulated at the interface between the tunnel insulating film 10 and the n-type substrate 2 gate voltage is negative period,
そして、ゲート電圧が正の期間に蓄積された正孔がトンネル絶縁膜10とソース電極4との界面に流入する。 Then, holes gate voltage is accumulated in the positive period flows into the interface between the tunnel insulating film 10 and the source electrode 4.

【0099】この結果、トンネル現象が起こる程度の強度の電界がトンネル絶縁膜10に形成され、ソース電極4から電子がトンネル絶縁膜10をトンネルしてn型半導体層2に注入され、装置はオン状態になる。 [0099] As a result, the electric field strength that the tunnel phenomenon occurs is formed on the tunnel insulating film 10, electrons are injected tunnel insulating film 10 in the n-type semiconductor layer 2 by tunneling from the source electrode 4, the device ON It becomes a state.

【0100】なお、図23図示の半導体装置はMOSF [0100] Note that the semiconductor device of FIG. 23 shown MOSF
ETと同様、オン状態を保つためには、常時、交流のゲート電圧を印加する必要がある。 As with ET, in order to maintain the ON state at all times, it is necessary to apply a gate voltage of the AC.

【0101】また、図24図示の半導体装置はMOSゲート電極6により制御を行うようにしているが、ゲート電極6のないダイオード構造とすることもできる。 [0102] Further, the semiconductor device in FIG. 24 depicted but perform control by MOS gate electrode 6 may be not diode structures gate electrode 6. その場合でも、オン電圧の低い半導体装置が実現可能である。 Even then, the on-voltage low semiconductor device can be realized.

【0102】図25は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0102] Figure 25 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention. なお、n型半導体層2の下部はn型基板でもよいし、p型基板でもよい。 The lower of the n-type semiconductor layer 2 may be a n-type substrate may be a p-type substrate.

【0103】図25図示の半導体装置の特徴は、光により装置のスイッチングを制御することにある。 [0103] Features of the semiconductor device in FIG. 25 depicted is to control the switching of the device by light. 従って、 Therefore,
ゲート電極は存在しない。 The gate electrode does not exist.

【0104】図25図示の半導体装置において、装置をオン状態にするにはトンネル絶縁膜10を介してn型半導体層2に所定エネルギー以上の光hνを照射する。 [0104] In the semiconductor device of FIG. 25 shown, to the device to the ON state illuminates the predetermined energy or more optical hν to n-type semiconductor layer 2 through the tunnel insulating film 10. この結果、n型半導体層2内に電子・正孔対が発生し、正孔がトンネル絶縁膜10とn型半導体層2との界面にトラップされ、トンネル現象が起こる程度の強度の電界がトンネル絶縁膜10に形成される。 As a result, electron-hole pairs are generated in the n-type semiconductor layer 2, holes are trapped at the interface between the tunnel insulating film 10 and the n-type semiconductor layer 2, the electric field strength that the tunnel phenomenon occurs tunnel It is formed in the insulating film 10. このため、ソース電極4から電子がトンネル絶縁膜10をトンネルしてn型半導体層2に注入され、装置はオン状態になる。 Therefore, electrons are injected tunnel insulating film 10 in the n-type semiconductor layer 2 by tunneling from the source electrode 4, the device is turned on.

【0105】ここで、n型半導体層2の下部がn型基板の場合(MOSFET動作の場合)、光hνを照射している間は電流が流れ、光hνの照射を停止すると装置はオフ状態になる。 [0105] Here, (in the case of MOSFET operation) the lower portion of the n-type semiconductor layer 2 is the case of the n-type substrate, the current flows during the irradiating light hv, apparatus and stops the irradiation of the light hv is turned off become.

【0106】一方、n型半導体層2の下部がp型基板の場合(IGBT動作の場合)、一旦装置がオン状態になったら、光hνの照射を止めても装置はオン状態を保つ。 [0106] On the other hand, (in the case of IGBT operation) the lower portion of the n-type semiconductor layer 2 is the case of the p-type substrate, once device turned on, even if stopped irradiation of light hν device keeps the ON state.

【0107】図23、図24及び図25図示の半導体装置においては、電子の注入が良好となることから、ソース電極4はn型ポリシリコンからなることが望ましい。 [0107] Figure 23, in the semiconductor device of FIG. 24 and FIG. 25 shown, since the electron injection becomes favorable, the source electrode 4 is preferably formed of n-type polysilicon.

【0108】図26は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0108] Figure 26 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0109】図26図示の半導体装置が図25図示の半導体装置と異なる点は、ソース電極4がn型半導体層2 [0109] Figure 26 the semiconductor device shown is different from the semiconductor device in FIG. 25 depicted, the source electrode 4 is n-type semiconductor layer 2
にショットキー接合することにある。 It is to Schottky junction.

【0110】図26図示の半導体装置において、装置をオン状態にするにはn型半導体層2に所定エネルギー以上の光hνを照射する。 [0110] In the semiconductor device of FIG. 26 shown, to the device to the ON state illuminates the predetermined energy or more optical hν to n-type semiconductor layer 2. この結果、n型半導体層2内に電子・正孔対が発生し、正孔がソース電極4とn型半導体層2との界面にトラップされる。 As a result, electron-hole pairs are generated in the n-type semiconductor layer 2, holes are trapped in the interface between the source electrode 4 and the n-type semiconductor layer 2. このため、ショットキーバリアの高さが低くなり、ソース電極4から電子がn型半導体層2に注入され、装置はオン状態になる。 Therefore, the lower the height of the Schottky barrier, electrons from the source electrode 4 are injected into the n-type semiconductor layer 2, the device is turned on.

【0111】ここで、n型半導体層2の下部がn型基板の場合(MOSFET動作の場合)、光hνを照射している間は電流が流れ、光hνの照射を停止すると装置はオフ状態になる。 [0111] Here, (in the case of MOSFET operation) the lower portion of the n-type semiconductor layer 2 is the case of the n-type substrate, the current flows during the irradiating light hv, apparatus and stops the irradiation of the light hv is turned off become.

【0112】図27は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0112] Figure 27 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0113】図27図示の半導体装置は本発明を横型の装置に適用した例である。 [0113] The semiconductor device of FIG. 27 shown is an example of applying the present invention to lateral devices. 図中、11はシリコンからなる半導体基板を示し、基板11上にはシリコンからなるn型半導体層2が配設される。 In the figure, 11 denotes a semiconductor substrate made of silicon, on the substrate 11 n-type semiconductor layer 2 made of silicon is provided.

【0114】n型半導体層2上にはシリコンからなる低抵抗のn型半導体層12が形成されており、n型半導体層12の表面にはドレイン電極3がオーミック接触する。 [0114] made of silicon on the n-type semiconductor layer 2 and n-type semiconductor layer 12 of low resistance is formed, and a drain electrode 3 in ohmic contact with the surface of the n-type semiconductor layer 12. n型半導体層12はエピタキシャル成長により形成されたものなので、他の部分よりも高くなっている。 n-type semiconductor layer 12 because they are formed by epitaxial growth, it is higher than other portions.

【0115】なお、製造を容易にするために、ソース電極4と同様にドレイン電極3もショットキー接合としてもよい。 [0115] Incidentally, for ease of manufacture, may be similarly be Schottky junction drain electrode 3 and the source electrode 4.

【0116】図28は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0116] Figure 28 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0117】図28図示の半導体装置が図27図示の半導体装置と異なる点は、半導体基板11の代わりに、絶縁基板13を用いたことにある。 [0117] Figure 28 the semiconductor device shown is different from the semiconductor device of FIG. 27 shown in place of the semiconductor substrate 11, it lies in using an insulating substrate 13. 即ち、SOIに半導体装置を形成したことにある。 That is, it lies in the formation of the semiconductor device in SOI. また、絶縁基板13の代わりにGaAs基板等の半絶縁性基板を用い、n型半導体層2、12をGaAs基板等の半絶縁性基板へ不純物をドープすることによって形成してもよい。 Further, using a semi-insulating substrate such as a GaAs substrate instead of the insulating substrate 13 may be formed by the n-type semiconductor layer 2, 12 is doped with an impurity into the semi-insulating substrate such as a GaAs substrate.

【0118】図29は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0118] Figure 29 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0119】図29図示の半導体装置が図28図示の半導体装置と異なる点は、低抵抗のn型半導体層12が存在せず、ドレイン電極3がn型半導体層2にショットキー接合することにある。 [0119] The semiconductor device of FIG. 29 shown with the semiconductor device of FIG. 28 shown differs, there is no n-type semiconductor layer 12 of low resistance, that is the drain electrode 3 to the Schottky junction with the n-type semiconductor layer 2 is there.

【0120】図30は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0120] Figure 30 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0121】図30図示の半導体装置は、図22図示の半導体装置の低抵抗のn型半導体基板1を低抵抗のp型半導体基板11に置換した構成になっている。 [0121] The semiconductor device of FIG. 30 shown has a configuration obtained by replacing the n-type semiconductor substrate 1 of low resistance of the semiconductor device in FIG. 22 depicted in p-type semiconductor substrate 11 of low resistance. 従って、 Therefore,
本半導体装置の動作はIGBTと類似したものとなる。 Operation of the semiconductor device becomes similar to the IGBT.

【0122】このように構成された装置をオン状態にするには、ソースに対して直流の正のゲート電圧をゲート電極5に印加する。 [0122] To the thus constructed apparatus the on state, applying a positive gate voltage of the DC to the source to the gate electrode 5.

【0123】図31は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0123] Figure 31 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0124】図31図示の半導体装置は、図12乃至図14、及び図15乃至図17図示の半導体装置の変形例である。 [0124] The semiconductor device of FIG. 31 shown is a modified example of FIGS. 12 to 14, and 15 to the semiconductor device of FIG. 17 shown. 図31図示の半導体装置の特徴は、ソース電極4が細く形成されることにある。 Features of the semiconductor device in FIG 31 illustrated is that the source electrode 4 is formed thin. 阻止(blocking)状態でゲート電極6に負バイアス電圧を印加すると、図32 When applying a negative bias voltage to the gate electrode 6 at the stopping (blocking) state, FIG. 32
図示のように、ソース電極4のごく近傍にまでホールの反転層chが形成される。 As illustrated, the inversion layer ch hole up to the immediate vicinity of the source electrode 4 is formed. 反転層chはあたかもSIT The inversion layer ch is as if SIT
のp型ベース層のように働き、図33に等電位線で示すようにソース電極4下でピンチオフする。 Works like a p-type base layer is pinched off under the source electrode 4 as shown by the equipotential lines in Figure 33. この時のバンド図を図34に示す。 Shows a band diagram at this time is shown in FIG. 34. このピンチオフによりソース電極4からの電子の注入は完全に阻止される。 Electron injection from the source electrode 4 by the pinch-off is completely blocked.

【0125】図31図示の半導体装置の効果は、ソース電極4のショットキーバリア高が低くても、ゲートバイアスにより形成された反転層chにより、ソース電極4 [0125] The effect of the semiconductor device in FIG. 31 depicted, be lower Schottky barrier height of the source electrode 4, the inversion layer ch formed by the gate bias, the source electrode 4
下でピンチオフとなるため、実質上のバリア高さVeff Since the pinch-off under virtually barrier height Veff
が高くなり(図34)、完全な阻止状態ができることである。 Increases (FIG. 34) is that it is fully blocked state. 極端な場合、ソース電極4はショットキー接合されていなくてもよい。 In extreme cases, the source electrode 4 may not be Schottky junction.

【0126】図31図示の半導体装置をターンオンするにはゲート電極に印加される電圧を高くするか、正にすることにより他の実施の形態と同様にソース電極から電子を注入することにより行なうことができる。 [0126] or to turn on the semiconductor device of FIG. 31 shown to increase the voltage applied to the gate electrode, be carried out by injecting electrons from Similarly the source electrode of the other embodiments by positive can.

【0127】図35は図31乃至図34図示の半導体装置を具体化した構造の平面図、図36(a)、(b)は夫々図35はS1−S1線、S2−S2線に沿った断面図である。 [0127] Figure 35 Figure 31 through Figure 34 a plan view of the embodying structure of the semiconductor device shown FIG. 36 (a), (b) are each 35 is S1-S1 line, along the S2-S2 line it is a cross-sectional view. 図35図示の如く、ソース電極4は基本的にゲート電極5間の部分のみが細くなっている。 Figure 35 As shown, the source electrode 4 is only a portion between the basic gate electrode 5 becomes thinner.

【0128】図38は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0128] Figure 38 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0129】本半導体装置においては、n型半導体基板1がSiCからなり、その上にSiCからなるn型半導体層2がエピタキシャル成長形成される。 [0129] In the semiconductor device, n-type semiconductor substrate 1 is made of SiC, n-type semiconductor layer 2 made of SiC thereon is epitaxially grown and formed. n型基板1の表面にはドレイン電極3がオーミック接触する。 A drain electrode 3 in ohmic contact with the surface of the n-type substrate 1.

【0130】n型半導体層2の表面にはソース電極4がショットキー接合する。 [0130] The source electrode 4 is a Schottky junction to n-type semiconductor layer 2 of the surface. ソース電極4に隣接して、n型半導体層2上には絶縁膜5(例えば熱酸化膜)を介してゲート電極6が配設される。 Adjacent to the source electrode 4, on the n-type semiconductor layer 2 a gate electrode 6 is disposed through an insulating film 5 (for example, a thermal oxide film). ここで、MOS構造部分のゲート酸化膜5の厚さは1000オングストローム以下が望ましい。 The thickness of the gate oxide film 5 of the MOS structure moiety less desirably 1000 Å. ゲート電極6を覆うように層間絶縁膜17 Interlayer to cover the gate electrode 6 insulating film 17
が配設され、更にその上に、ソース電極の一部及び配線層として機能するAl層18が配設される。 There is disposed, further thereon, Al layer 18 which functions as a part and the wiring layer of the source electrode is arranged.

【0131】図39(a)〜(d)を参照して図38図示の半導体装置の上部の形成方法を説明する。 [0131] With reference to FIG. 39 (a) ~ (d) describing the upper part of the formation method of the semiconductor device in FIG 38 shown.

【0132】先ず、ゲート絶縁膜21を熱酸化により形成し、その上にp型あるいはn型にドーピングされたポリシリコンからなるゲート電極22をCVDにより選択的にデポする。 [0132] First, a gate insulating film 21 is formed by thermal oxidation, to selectively deposit a gate electrode 22 made of p-type or n-type doped polysilicon thereon by CVD. 次に、ゲート部分以外の熱酸化膜を除去する(図39(a))。 Then, to remove the thermal oxide film other than the gate portion (FIG. 39 (a)). 次に、Ti或いはPtとSiの混合膜23を共スパッタリング(co-sputtering )で形成する(図39(b))。 Then, a mixed film 23 of Ti or Pt and Si in a co-sputtering (co-sputtering) (FIG. 39 (b)).

【0133】次に、熱処理、即ちシンタリング(sinter [0133] Next, heat treatment, ie sintering (sinter
ing )により、シリサイド層24を形成する。 By ing), to form a silicide layer 24. 次に、混合膜23を酸化し且つ除去する。 Next, by oxidizing the mixed layer 23 and is removed. 次に、CVDでシリコン酸化膜からなる絶縁膜25を形成する(図39 Next, an insulating film 25 made of silicon oxide film by CVD (FIG. 39
(c))。 (C)). 次に、ゲート電極22を覆う部分が残るように絶縁膜25をパターニングし、配線用Al層26を形成する(図39(d))。 Then, by patterning the insulating film 25, as portions remain covering the gate electrode 22, to form a wiring Al layer 26 (FIG. 39 (d)).

【0134】この方法によれば、自己整合的に装置が形成されるうえ、ゲート絶縁膜5の下にまでショットキー電極4(シリサイド層24)が形成されるため、ゲート電圧によるショットキーバリア高の制御が効果的に行われるようになり、ゲート電圧による主電流の制御性が向上する。 [0134] According to this method, after the self-aligned manner device is formed, for Schottky electrode 4 to under the gate insulating film 5 (silicide layer 24) is formed, the Schottky barrier height by the gate voltage control is to be performed effectively, control of the main current due to the gate voltage is increased for. シリサイド境界部の段差の高さは0.2μm以下が望ましく、更に50nm以下だと、絶縁膜の段差部分による歩留まり低下を防げる。 The height of the step of the silicide boundary is less desirable 0.2 [mu] m, when it further below 50 nm, prevent the decrease in yield due to the step portion of the insulating film.

【0135】次に、図40(a)〜(e)を参照して図38図示の半導体装置の上部の別の形成方法を説明する。 [0135] Next, with reference to FIG. 40 (a) ~ (e) illustrates another method for forming the upper portion of the semiconductor device in FIG 38 shown.

【0136】先ず、SiC半導体層2の表面内に選択的にシリサイド層31を形成する(図40(a))。 [0136] First, selectively forming a silicide layer 31 in the surface of the SiC semiconductor layer 2 (FIG. 40 (a)). 次に、シリサイド層31及び半導体層2の表面にポリシリコン膜32をデポする(図40(b))。 Next, depot polysilicon film 32 on the surface of the silicide layer 31 and the semiconductor layer 2 (FIG. 40 (b)). 次に、ポリシリコン膜32を熱酸化し、絶縁膜33を形成する(図4 Next, a polysilicon film 32 is thermally oxidized to form an insulating film 33 (FIG. 4
0(c))。 0 (c)).

【0137】この際半導体(SiC)層2まで酸化してもよい。 [0137] may be oxidized to the time the semiconductor (SiC) layer 2. ポリシリコン膜32をデポする前に半導体層2 The semiconductor layer 2 prior to deposition of the polysilicon film 32
を先に酸化すると、シリサイド31層との間の段差がなくなり、ポリシリコン膜32を酸化した際の段切れ等を防止することができる。 The Oxidation earlier, there is no step between the silicide 31 layers, the polysilicon film 32 can be prevented disconnection or the like at the time of oxidation.

【0138】次に、絶縁膜33上に高ドープしたポリシリコンからなるゲート電極34を選択的に形成する(図40(d))。 [0138] Next, to selectively form gate electrode 34 made of highly doped polysilicon on the insulating film 33 (FIG. 40 (d)). 次に、CVDによりシリコン酸化膜からなる層間絶縁膜35を形成する。 Next, an interlayer insulating film 35 made of a silicon oxide film by CVD. 次に、シリサイド層3 Then, silicide layer 3
1上の絶縁膜33、35を除去し、シリサイド層31にコンタクトするように配線用のAl層36を形成する(図40(e))。 Removing the insulating films 33 and 35 on 1, to form an Al layer 36 for wiring so as to contact the silicide layer 31 (FIG. 40 (e)).

【0139】この方法によれば、ソース電極4のショットキー接合部分(シリサイド層31)とゲート電極6とのオーバーラップ部分が大きくなり、ショットキーバリアの、ゲートによる制御性が向上する。 [0139] According to this method, the overlapping portions of the Schottky junction portion of the source electrode 4 and the (silicide layer 31) and the gate electrode 6 is increased, the Schottky barrier, controllability by the gate is improved.

【0140】次に、図41(a)〜(e)を参照して図38図示の半導体装置の上部の更に別の形成方法を説明する。 [0140] will now be described another method for forming the upper portion of the semiconductor device in FIG 38 shown with reference to FIG. 41 (a) ~ (e).

【0141】先ず、SiC半導体層2の表面にショットキー金属薄膜41を選択的に形成する(図41 [0141] First, to selectively form a Schottky metal film 41 on the surface of the SiC semiconductor layer 2 (Fig. 41
(a))。 (A)). 次に、金属薄膜41及び半導体層2の表面にポリシリコン膜42をデポする(図41(b))。 Next, a polysilicon film 42 on the surface of the metal thin film 41 and the semiconductor layer 2 to the depot (Fig. 41 (b)). 次に、ポリシリコン膜42を熱酸化し、絶縁膜43を形成する(図41(c))。 Next, a polysilicon film 42 is thermally oxidized to form an insulating film 43 (FIG. 41 (c)).

【0142】この際半導体(SiC)層2まで酸化してもよい。 [0142] may be oxidized to the time the semiconductor (SiC) layer 2. ポリシリコン膜42をデポする前に半導体層2 The semiconductor layer 2 prior to deposition of the polysilicon film 42
を先に酸化すると、ショットキー金属薄膜41との間の段差がなくなり、ポリシリコン膜42を酸化した際の段切れ等を防止することができる。 The Oxidation previously shot eliminates the step between the key metal thin film 41, it is possible to prevent the polysilicon film 42 disconnection or the like at the time of oxidizing the.

【0143】次に、絶縁膜43上に高ドープしたポリシリコンからなるゲート電極44を選択的に形成する(図41(d))。 [0143] Next, to selectively form gate electrode 44 made of highly doped polysilicon on the insulating film 43 (FIG. 41 (d)). 次に、CVDによりシリコン酸化膜からなる層間絶縁膜45を形成する。 Next, an interlayer insulating film 45 made of silicon oxide film by CVD. 次に、ショットキー金属薄膜41上の絶縁膜43、45を除去し、金属薄膜4 Then, to remove the insulating film 43 and 45 on the Schottky metal film 41, the metal thin film 4
1にコンタクトするように配線用のAl層46を形成する(図41(e))。 Forming an Al layer 46 for wiring to the contact 1 (Figure 41 (e)).

【0144】この方法によれば、ソース電極4のショットキー接合部分(ショットキー金属膜41)とゲート電極6とのオーバーラップ部分が大きくなり、ショットキーバリアの、ゲートによる制御性が向上する。 [0144] According to this method, the overlapping portions of the Schottky junction portion of the source electrode 4 and the (Schottky metal layer 41) and the gate electrode 6 is increased, the Schottky barrier, controllability by the gate is improved.

【0145】なお、金属薄膜41は0.2μm以下が望ましく、更に50nm以下だと、絶縁膜の段差部分による歩留まり低下を防げる。 [0145] The metal thin film 41 is less desirable 0.2 [mu] m, when it further below 50 nm, prevent the decrease in yield due to the step portion of the insulating film. オン電圧を下げる目的では、 For the purpose of lowering the on-state voltage,
金属薄膜41の材料としてはTiを用い、Al電極でコンタクトを取る方法が考えられる。 Using Ti as the material of the metal thin film 41, a method of making contact with the Al electrode can be considered. 一方、リーク電流と遮断能力の面からは、Ni、Auを金属薄膜41の材料として用いるのが望ましい。 Meanwhile, from the viewpoint of the leakage current and the interruption capability, Ni, to use Au as a material of the metal thin film 41 desirably. また、金属薄膜41の材料としてTi、Ni、Auのいずれか1つとAlとの混合膜でもよい。 Further, as the material of the metal thin film 41 Ti, Ni, or a mixed film of any one of Al Au. 特に、Al:Tiが1:1以下ではショットキーバリアの高さが十分あり、バリア高の低下も少ないので、遮断能力の大きい装置が作れる。 In particular, Al: Ti is 1: 1 there sufficient height of the Schottky barrier in the following, because less reduction of the barrier height, a large device can make the interruption capability. また、金属薄膜41の厚さを20原子層以下にすることにより、電子注入部分に直列に抵抗が入り、セル間での電流バラツキが緩和される。 Further, by setting the thickness of the metal thin film 41 below 20 atomic layers, the resistance in series with incoming, current variation between cells is reduced in the electron injection portion.

【0146】図42は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0146] Figure 42 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0147】図42図示の半導体装置は、耐圧向上のためのp型層8(図11参照)をn型半導体層2の表面内に形成した点で、図38図示の半導体装置と異なっている。 [0147] The semiconductor device of FIG. 42 shown in that the p-type layer 8 for improvement in breakdown voltage (see FIG. 11) formed in the surface of the n-type semiconductor layer 2 is different from the semiconductor device of FIG. 38 shown . p型層8のキャリア濃度は1×10 17 /cm 3以下に設定される。 carrier concentration of the p-type layer 8 is set to less than 1 × 10 17 / cm 3.

【0148】図43(a)〜(e)を参照して図42図示の半導体装置の上部の形成方法を説明する。 [0148] Figure 43 (a) will be described - with reference to the method of forming the upper portion of the semiconductor device of FIG. 42 illustrates a (e). この方法は図39(a)〜(d)図示の方法を一部変更したものである。 This method is a partial modification of the FIG. 39 (a) ~ (d) shown method.

【0149】先ず、ゲート絶縁膜21を熱酸化により形成し、その上にp型あるいはn型にドーピングされたポリシリコンからなるゲート電極22をCVDにより選択的にデポする。 [0149] First, a gate insulating film 21 is formed by thermal oxidation, to selectively deposit a gate electrode 22 made of p-type or n-type doped polysilicon thereon by CVD. 次に、ゲート部分以外の熱酸化膜を除去する(図43(a))。 Then, to remove the thermal oxide film other than the gate portion (FIG. 43 (a)). 次に、ゲート電極22をマスクとして、半導体層2の表面にボロンをイオンインプラし、ボロンインプラ層27を形成する(図43 Next, the gate electrode 22 as a mask, boron is ion implanted into the surface of the semiconductor layer 2, to form a boron implanted layer 27 (FIG. 43
(b))。 (B)). 次に、Ti或いはPtとSiの混合膜23を共スパッタリングで形成する(図43(c))。 Then, a mixed film 23 of Ti or Pt and Si to form a co-sputtering (FIG. 43 (c)).

【0150】次に、熱処理、即ちシンタリングにより、 [0150] Next, heat treatment, namely by sintering,
シリサイド層24を形成すると共に、ボロンインプラ層27のボロンを拡散させてp型層8を形成する。 To form a silicide layer 24, to form the p-type layer 8 by diffusing boron boron implantation layer 27. 次に、 next,
混合膜23を酸化し且つ除去する。 The mixed film 23 is oxidized and removed. 次に、CVDでシリコン酸化膜からなる絶縁膜25を形成する(図43 Next, an insulating film 25 made of silicon oxide film by CVD (FIG. 43
(d))。 (D)). 次に、ゲート部分以外の絶縁膜25を除去し、配線用Al層26を形成する(図43(e))。 Then, to remove the insulating film 25 other than the gate portion, forming a wiring Al layer 26 (FIG. 43 (e)).

【0151】この方法によれば、自己整合的に装置が形成されるうえ、ゲート絶縁膜5の下にまでショットキー電極4(シリサイド層24)が形成されるため、ゲート電圧によるショットキーバリア高の制御が効果的に行われるようになり、ゲート電圧による主電流の制御性が向上する。 [0151] According to this method, after the self-aligned manner device is formed, for Schottky electrode 4 to under the gate insulating film 5 (silicide layer 24) is formed, the Schottky barrier height by the gate voltage control is to be performed effectively, control of the main current due to the gate voltage is increased for. また、p型層8を形成することにより、順方向阻止状態でのリーク電流を低減することができる。 Further, by forming the p-type layer 8, it is possible to reduce the leakage current in the forward blocking state.

【0152】次に、図44(a)〜(c)を参照して図38図示の半導体装置の装置構造上部の更に別の形成方法を説明する。 [0152] Next, a further method of forming a device structure over the semiconductor device in FIG 38 shown with reference to FIG. 44 (a) ~ (c). 図示の方法は図39(c)図示の工程に続いて行うことができる。 The illustrated method may be performed subsequent to FIG. 39 (c) shown steps.

【0153】先ず、図39(c)図示の構造から、ゲート電極22を覆う部分が残るように絶縁膜25をパターニングする。 [0153] First, the structure of FIG. 39 (c) shown, patterning the insulating film 25, as portions remain covering the gate electrode 22. 次に、次に、絶縁膜25で覆われたゲート電極22をマスクとして且つシリサイド層24を通して半導体層2の表面にボロンをイオンインプラし、ボロンインプラ層28を形成する(図44(a))。 Then, then, the gate electrode 22 covered with the insulating film 25 and boron into the surface of the semiconductor layer 2 by ion implantation through the silicide layer 24 as a mask to form a boron implanted layer 28 (FIG. 44 (a)) . 次に、熱処理によりボロンインプラ層28のボロンを拡散させてp型層8を形成する(図44(b))。 Next, by diffusing boron boron implantation layer 28 by heat treatment to form the p-type layer 8 (FIG. 44 (b)). 次に、配線用A Then, wiring A
l層26を形成する(図44(c))。 Forming a l layer 26 (FIG. 44 (c)).

【0154】この方法によれば、インプラされた不純物、例えばボロンによるシリサイド層24の形成時における悪化を防ぐことができる。 [0154] According to this method, it is possible to prevent implantation impurities, for example, the deterioration at the time of formation of the silicide layer 24 by boron.

【0155】図45は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0155] Figure 45 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0156】図45図示の半導体装置においては、Si [0156] In the semiconductor device in FIG. 45 depicted, Si
Cからなるn型半導体層2のアノード側に低抵抗のp型層11(図30参照)が配設される。 Low-resistance p-type layer 11 (see FIG. 30) is disposed on the anode side of the n-type semiconductor layer 2 made of C. 従って、本半導体装置の動作はIGBTと類似したものとなる。 Thus, operation of the semiconductor device becomes similar to the IGBT. 電極4に対し正の電位をゲート電極6に掛けると、電極4のショットキーバリアがゲート電極6の下で低くなり、電子がn型半導体層2に注入される。 When to electrode 4 applying a positive potential to the gate electrode 6, a Schottky barrier electrode 4 is lowered below the gate electrode 6, electrons are injected into the n-type semiconductor layer 2. 注入された電子はアノード側のp型層(エミッタ層)11まで到達し、p型層1 Injected electrons reach the anode side of the p-type layer (emitter layer) 11, p-type layer 1
1とn型層2と間のバリアを下げ、p型層11からのホールの注入を促進する。 Lowering the barrier between 1 and n-type layer 2 and to facilitate injection of holes from the p-type layer 11. このようにして装置がバイポーラ動作する。 In this way, the device operates as a bipolar.

【0157】図46(a)〜(c)を参照して図45図示の半導体装置のアノード側のp型層(エミッタ層)1 [0157] Figure 46 (a) ~ the anode p-type layer of the semiconductor device with reference FIG. 45 illustrates a (c) (emitter layer) 1
1の形成方法を説明する。 The first forming method will be described.

【0158】先ず、n型半導体層2(例えばSiC基板)の裏面内に、シリコンまたはゲルマニウム、或いはこれら両方をイオンインプラする(図46(a))と共に、ボロンをインプラする(図46(b))。 [0158] First, the n-type semiconductor layer 2 (e.g. SiC substrate) in the rear surface of silicon or germanium, or both of these ions implantation with (FIG. 46 (a)), are implanted boron (FIG. 46 (b) ). 次に、裏面のインプラ層上にAl電極3を配設する(図46 Then, disposing the Al electrode 3 on the back surface of the implantation layer (FIG. 46
(c))。 (C)).

【0159】シリコン或いはゲルマニウムをインプラすることにより、ボロンが結晶中に入りやすくなる上に活性化し、更に、電極3のオーミック接合を形成しやすくなる。 [0159] By implantation of silicon or germanium, boron is activated on the likely enter into the crystal, further, it becomes easy to form the ohmic contact electrode 3. その結果、ボロンを入れたインプラ層がp型層(エミッタ層)となり、バイポーラ動作する装置を実現することができる。 As a result, it is possible to implantation layer containing the boron p-type layer (emitter layer), and to realize a bipolar operation devices.

【0160】図47は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0160] Figure 47 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0161】SiCからなるn +型基板1(またはp型基板11)上にSiCからなるn型半導体層2がエピタキシャル成長形成される。 [0161] n-type semiconductor layer 2 made of SiC on the n + -type substrate 1 made of SiC (or p-type substrate 11) is epitaxially grown and formed. 基板1の表面にはドレイン電極3がオーミック接触する。 A drain electrode 3 in ohmic contact with the surface of the substrate 1. 半導体層2の表面には、選択的にトレンチが形成され、絶縁膜5(例えば熱酸化膜)を介して、ゲート電極6がトレンチ内に形成される。 On the surface of the semiconductor layer 2, selectively trench is formed, the insulating film 5 via the (thermal oxidation film), a gate electrode 6 is formed in the trench. 絶縁膜5の厚さは、熱酸化膜の場合100nm以下が望ましい。 The thickness of the insulating film 5, when the thermal oxide film 100nm or less. トレンチ以外の半導体層2の上面はソース電極4と接する。 Upper surface of the semiconductor layer 2 other than the trenches in contact with the source electrode 4. ソース電極4と接する界面はショットキー接合することが望ましい。 Interfaces in contact with the source electrode 4 is desirably a Schottky junction.

【0162】図48は本発明の更に別の実施の形態に係る半導体装置の断面図である。 [0162] Figure 48 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention.

【0163】図48図示の半導体装置が図47図示の半導体装置と異なる点は、n型半導体層2の表面内にn + [0163] Figure 48 the semiconductor device shown is different from the semiconductor device in FIG 47 illustrated, n the n-type semiconductor layer 2 in the surface +
層16が形成され、ソース電極4がn +層16とオーミックコンタクトすることである。 Layer 16 is formed, it is that the source electrode 4 is in ohmic contact with n + layer 16.

【0164】図49は図48図示の半導体装置において、オフ抵抗/オン抵抗の比が4桁(10 4 )以上取れるようにすることを基準とした時の、トレンチ間のバルク幅W(図48)とSiC層2の不純物濃度との関係を示すグラフである。 [0164] Figure 49 is the semiconductor device in FIG. 48 depicted, four digits ratio off resistance / on-resistance of the (104) when a reference to make it take over the bulk width W between the trenches (FIG. 48 ) and it is a graph showing the relationship between the impurity concentration of the SiC layer 2. グラフにおいて、限界線L1、L2 In the graph, the limit lines L1, L2
に対してハッチングを施した側が条件を満たす範囲である。 Side hatched are conditions are satisfied with respect to. 即ち、この範囲から外れた条件では、スイッチング特性が悪く、リーク電流が大きくなることを意味する。 That is, in the conditions outside this range, the switching characteristic is poor, which means that leakage current increases.
図50は、図49の条件に基づいて得られた、バルク幅Wと装置の耐圧との関係を示すグラフである。 Figure 50 is obtained based on the condition of FIG. 49 is a graph showing the relationship between the breakdown voltage of the bulk width W and the device.

【0165】図49及び図50図示のグラフは、トレンチがストライプ形状の場合を示す。 [0165] the graph of FIG. 49 and FIG. 50 depicted shows the case trench stripe shape. バルク部分を取り囲むようにトレンチが形成される場合は、バルク部分へのゲート電位の効果が倍になるので、幅Wが両グラフに示す値の倍でも同様の効果が得られる。 If the trench is formed so as to surround the bulk part, the effect of the gate potential of the bulk portion is doubled, the width W is the same effect can be obtained by multiplying the values ​​shown in both graphs.

【0166】図47図示の如く、ソース電極4がn型半導体層2にショットキー接合する場合、幅Wは広くてもスイッチングが可能である。 [0166] Figure 47 As shown, when the source electrode 4 is a Schottky junction with the n-type semiconductor layer 2, even if the width W is wide are possible switching. しかし、リーク電流の低減効果から、幅Wは両グラフに示す値の3乃至4倍程度を越えないようにすることが望ましい。 However, the effect of reducing the leakage current, the width W is desirably should not exceed 3 to 4 times the value shown in both graphs. ショットキー接合の不完全性からバリア高が低い場合や、ドレイン電圧によるバリア低下が大きい場合(ideal facto From imperfections of the Schottky junction barrier height is low or when the barrier decreases due to the drain voltage is large (ideal facto
rが1よりかなり大きい場合)、両グラフに示す値にすることが望ましい。 If r is much greater than 1), it is desirable to values ​​shown in both graphs.

【0167】次に、図51(a)〜(f)を参照してゲート電極6がトレンチ内に配置された半導体装置の上側部分の形成方法を説明する。 [0167] Next, the gate electrode 6 with reference to FIG. 51 (a) ~ (f) will be described a method of forming the upper portion of the semiconductor device disposed in the trench.

【0168】先ず、SiCからなるn型半導体層2上にTiとSiとの混合膜51を共スパッタリングで形成する(図51(a))。 [0168] First, a mixed film 51 of Ti and Si on the n-type semiconductor layer 2 composed of SiC by cosputtering (Fig 51 (a)). 次に、その上にトレンチRIEのマスクとなる酸化膜52をCVDにより選択的に形成する(図51(b))。 Next, the oxide film 52 serving as a mask trench RIE thereon selectively formed by CVD (FIG. 51 (b)). 次に、RIEによりSiCからなるn型半導体層2にトレンチ53を形成し、酸化膜52 Next, a trench 53 is formed in the n-type semiconductor layer 2 made of SiC by RIE, the oxide film 52
を除去する(図51(c))。 Is removed (FIG. 51 (c)).

【0169】次に、熱処理(シンタリング)によりTi [0169] Next, Ti by heat treatment (sintering)
とSiとの混合膜51をシリサイド化してシリサイド層54を形成すると共に、トレンチ53の側壁を酸化してゲート絶縁膜55を形成する(図51(d))。 And a mixed film 51 with Si to form a silicide layer 54 is silicided to form a gate insulating film 55 by oxidizing the sidewalls of the trench 53 (FIG. 51 (d)). 次に、 next,
トレンチ53内に不純物ドープしたポリシリコンを埋め込みゲート電極56とする(図51(e))。 A gate electrode 56 buried polysilicon doped in the trench 53 (FIG. 51 (e)).

【0170】次に、CVDによりシリコン酸化膜からなる層間絶縁膜57を形成する。 [0170] Next, an interlayer insulating film 57 made of silicon oxide film by CVD. 次に、シリサイド層54 Then, silicide layer 54
上の絶縁膜55、57を除去し、シリサイド層54にコンタクトするように配線用のAl層58を形成する(図51(f))。 Removing the insulating film 55 and 57 above, to form an Al layer 58 for wiring so as to contact the silicide layer 54 (FIG. 51 (f)).

【0171】図51(a)〜(f)図示の方法は以下の態様に変更することができる。 [0171] Figure 51 (a) ~ (f) shown methods can be modified in the following manner.

【0172】先ず、半導体層2上にTiとSiとの混合膜51を共スパッタリングで形成する(図51 [0172] First, a mixed film 51 of Ti and Si on the semiconductor layer 2 is formed by co-sputtering (FIG. 51
(a))。 (A)). 次に、熱処理(シンタリング)によりTiとSiとの混合膜51をシリサイド化してシリサイド層5 Next, heat treatment silicide layer by siliciding the mixed film 51 of Ti and Si by (sintering) 5
4を形成する。 4 to form. その上にトレンチRIEのマスクとなる酸化膜52をCVDにより選択的に形成する(図51 The oxide film 52 serving as a mask trench RIE thereon selectively formed by CVD (FIG. 51
(b))。 (B)). 次に、RIEにより半導体層2にトレンチ5 Next, a trench 5 in the semiconductor layer 2 by RIE
3を形成し、酸化膜52を除去する(図51(c))。 3 is formed, to remove the oxide film 52 (FIG. 51 (c)).

【0173】次に、トレンチ53及びシリサイド層54 [0173] Next, the trench 53 and the silicide layer 54
の表面にポリシリコン膜を形成すると共に、これを酸化しゲート酸化膜55とする。 Together to form the polysilicon film surface, a gate oxide film 55 by oxidizing it. この場合、酸化が半導体層2の表面内まで進むようにする。 In this case, so that the oxidation proceeds up to the surface of the semiconductor layer 2. 即ち、ゲート酸化膜5 That is, the gate oxide film 5
5がポリシリコンの酸化膜とSiCの酸化膜とで形成されるようにする。 5 is to be formed in the oxide film of the oxide film and the SiC polysilicon.

【0174】ポリシリコン膜を酸化しゲート酸化膜55 [0174] oxidizing the polysilicon film gate oxide film 55
とする際、SiC層2表面まで酸化が進むようにする方法、即ち、ゲート酸化膜55がポリシリコンの酸化膜とSiCの酸化膜とで形成されるようにする方法は、トレンチ型の装置だけではなく、前述のプレーナ型の装置にも適用できる。 When the method to proceed is oxidized to SiC layer 2 surface, i.e., a method in which the gate oxide film 55 is to be formed in the oxide film of the oxide film and the SiC of polysilicon, only trench type device rather, it can be applied to a planar type device described above. また、ショットキー電極4(シリサイド層54)の形成後にトレンチ53を形成する方法は、ショットキー電極4として金属薄膜を用いる場合にもそのまま適用できる。 Further, a method of forming a trench 53 after the formation of the Schottky electrode 4 (silicide layer 54) can be directly applied to the case of using a metal thin film as a Schottky electrode 4.

【0175】次に、図52(a)〜(e)を参照してトレンチの下にp型層8が配置された半導体装置の上側部分の形成方法を説明する。 [0175] Next, a method of forming the upper portion of the semiconductor device with a p-type layer 8 is arranged with reference to FIG. 52 (a) ~ (e) below the trench. この方法は図51(a)〜 The method FIG 51 (a) ~
(f)図示の方法を一部変更したものである。 (F) it is a partial modification of the illustrated method.

【0176】トレンチ53を形成した後、トレンチ53 [0176] After the formation of the trench 53, the trench 53
を通して、トレンチ53の下のSiC層2にボロンをイオンインプラし、インプラ層61を形成する(図52 Through, boron is ion implanted into the SiC layer 2 below the trenches 53 to form the implanted layer 61 (FIG. 52
(c))。 (C)). インプラ層61内のボロンは、その後に実施される熱処理により拡散し、これによりトレンチ53の下にp型層8が形成される。 Boron implantation layer 61 diffuses by heat treatment carried out thereafter, thereby p-type layer 8 below the trench 53 is formed. その他の工程は、図51 Other processes, 51
(a)〜(f)図示の方法と同じである。 (A) ~ (f) is the same as that shown manner.

【0177】以上述べた本発明の実施の形態に係る半導体装置は特に電力用や高周波用として有効であるが、メモリセルのスイッチング装置としても有効である。 [0177] The semiconductor device according to the embodiment of the present invention described above is particularly effective as a power or high-frequency, but is also effective as a switching device of the memory cell.

【0178】なお、本発明は上述の実施の形態に限定されるものではない。 [0178] The present invention is not limited to the embodiments described above. 例えば、n型基板の代えp基板を用いると、半導体装置はIGBT動作を行うようになる。 For example, using instead p substrate of n-type substrate, a semiconductor device is to perform IGBT operation.
また、各実施の形態に係る縦型装置の特徴は、横型装置においても応用することができる。 The feature of the vertical apparatus according to each embodiment can also be applied in lateral devices. その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。 Other, without departing from the scope of the present invention can be modified in various ways.

【0179】 [0179]

【発明の効果】本発明によれば、制御電極(ゲート電極)に電圧を印加して、ショットキーバリアの高さを低くすることにより、装置内に主電流が流れるようになるので、チャネルは存在せず、チャネル抵抗によるオン電圧の上昇を防止できる。 According to the present invention, by applying a voltage to the control electrode (gate electrode), by reducing the height of the Schottky barrier, since such main current flows into the device, the channel absent, thereby preventing an increase in oN voltage due to the channel resistance. 更に、基本的に拡散層は不要なので装置の製造時間が長くなるという問題も生じない。 Moreover, no problem that the manufacturing time essentially diffusion layer device because unnecessary increases.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施の形態に係る半導体装置の断面図。 Sectional view of a semiconductor device according to the embodiment of the present invention; FIG.

【図2】図1のII−II線に沿った断面における半導体装置の電位分布を示す図。 FIG. 2 shows a potential distribution of the semiconductor device in cross-section along the line II-II of Figure 1.

【図3】本発明の別の実施の形態に係る半導体装置の断面図。 Sectional view of a semiconductor device according to another embodiment of the present invention; FIG.

【図4】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of the present invention; FIG.

【図5】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of the present invention; FIG.

【図6】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of the present invention; FIG.

【図7】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of the present invention; FIG.

【図8】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of the invention; FIG.

【図9】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of the present invention; FIG.

【図10】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of the present invention; FIG.

【図11】本発明の更に別の実施の形態に係る半導体装置の断面図。 [11] In addition cross-sectional view of a semiconductor device according to another embodiment of the present invention.

【図12】本発明の更に別の実施の形態に係る半導体装置の平面図。 Moreover plan view of a semiconductor device according to another embodiment of the present invention; FIG.

【図13】図12のXIII−XIII線に沿った断面図。 Figure 13 is a cross-sectional view taken along line XIII-XIII in FIG.

【図14】図12のXIV −XIV 線に沿った断面図。 FIG. 14 is a cross-sectional view taken along the XIV XIV line in FIG. 12.

【図15】本発明の更に別の実施の形態に係る半導体装置の平面図。 Moreover plan view of a semiconductor device according to another embodiment of the present invention; FIG.

【図16】図15のXVI −XVI 線に沿った断面図。 Figure 16 is a cross-sectional view taken along XVI -XVI line in FIG.

【図17】図15のXVII−XVII線に沿った断面図。 FIG. 17 is a cross-sectional view taken along line XVII-XVII in FIG. 15.

【図18】本発明の更に別の実施の形態に係る半導体装置の断面図。 [18] In addition cross-sectional view of a semiconductor device according to another embodiment of the present invention.

【図19】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of FIG. 19 the present invention.

【図20】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of the FIG. 20 the present invention.

【図21】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of FIG. 21 the present invention.

【図22】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of the FIG. 22 the present invention.

【図23】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of the FIG. 23 the present invention.

【図24】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of FIG. 24 the present invention.

【図25】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of FIG. 25 the present invention.

【図26】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of FIG. 26 the present invention.

【図27】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of FIG. 27 the present invention.

【図28】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of FIG. 28 the present invention.

【図29】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of FIG. 29 the present invention.

【図30】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of FIG. 30 the present invention.

【図31】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of FIG. 31 the present invention.

【図32】図31図示の半導体装置の阻止状態において、ゲート電極に負バイアス電圧を印加した場合に形成される反転層を示す図。 [Figure 32] In blocking state of the semiconductor device in FIG 31 illustrated, shows the inversion layer formed in the case of applying a negative bias voltage to the gate electrode.

【図33】図32図示の半導体装置の電界分布を示す図。 Figure 33 illustrates the electric field distribution in the semiconductor device in FIG 32 shown.

【図34】図32図示の半導体装置のバンド図。 [34] Figure 32 band diagram of the semiconductor device shown.

【図35】図31図示の半導体装置を具体化した構造の平面図。 Figure 35 is a plan view of the embodying structure of the semiconductor device in FIG 31 shown.

【図36】図35のS1−S1及びS2−S2線に沿った断面図。 Figure 36 is a cross-sectional view taken along S1-S1 and S2-S2 line in FIG 35.

【図37】従来のパワーMOSFETの断面図。 Figure 37 is a cross-sectional view of a conventional power MOSFET.

【図38】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of FIG. 38 the present invention.

【図39】図38図示の半導体装置の上部の形成方法を順に示す断面図。 [39] Figure 38 a cross-sectional view showing a forming method in the order of the upper portion of the semiconductor device shown.

【図40】図38図示の半導体装置の上部の別の形成方法を順に示す断面図。 Figure 40 is a cross-sectional view showing another method of forming the top in the order of the semiconductor device in FIG 38 shown.

【図41】図38図示の半導体装置の上部の更に別の形成方法を順に示す断面図。 Figure 41 is a cross-sectional view illustrating yet another forming method in the order of the upper part of the semiconductor device in FIG 38 shown.

【図42】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of FIG. 42 the present invention.

【図43】図42図示の半導体装置の上部の形成方法を順に示す断面図。 Figure 43 is a sectional view showing a forming method in the order of the upper portion of the semiconductor device in FIG 42 shown.

【図44】図42図示の半導体装置の上部の別の形成方法を順に示す断面図。 Figure 44 is a cross-sectional view showing another method of forming the top in the order of the semiconductor device in FIG 42 shown.

【図45】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of FIG. 45 the present invention.

【図46】図45図示の半導体装置の下部の形成方法を順に示す断面図。 Figure 46 is a cross-sectional view sequentially illustrating the lower portion of the forming method of the semiconductor device in FIG 45 shown.

【図47】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of FIG. 47 the present invention.

【図48】本発明の更に別の実施の形態に係る半導体装置の断面図。 Cross-sectional view of a semiconductor device according to another embodiment of FIG. 48 the present invention.

【図49】図48図示の半導体装置におけるトレンチ間のバルク幅とその不純物濃度との関係を示すグラフ。 Graph showing the relationship between the bulk width and impurity concentration between the trenches in FIG. 49 the semiconductor device of FIG. 48 shown.

【図50】図48図示の半導体装置におけるトレンチ間のバルク幅と素子の耐圧との関係を示すグラフ。 Graph showing the relationship between the breakdown voltage of the bulk width and elements between the trenches in FIG. 50 the semiconductor device of FIG. 48 shown.

【図51】ゲート電極がトレンチ内に配置された半導体装置の上部の形成方法を順に示す断面図。 Figure 51 is a cross-sectional view sequentially illustrating the upper portion of the formation method of a semiconductor device having a gate electrode is placed in the trench.

【図52】トレンチの下にp型層が配置された半導体装置の上部の形成方法を順に示す断面図。 Figure 52 is a sectional view showing a forming method in the order of the upper portion of the semiconductor device with a p-type layer is disposed below the trench.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…低抵抗n型半導体層(基板) 2…n型半導体層 3…ドレイン電極(第2主電極) 4…ソース電極(第1主電極) 5…ゲート絶縁膜 6…ゲート電極(制御電極) 11…低抵抗p型半導体層(基板) 12…低抵抗n型半導体層 13…絶縁基板 1 ... low-resistance n-type semiconductor layer (substrate) 2 ... n-type semiconductor layer 3 ... drain electrode (second main electrode) 4 ... source electrode (first main electrode) 5 ... gate insulating film 6 ... gate electrode (control electrode) 11 ... low-resistance p-type semiconductor layer (substrate) 12 ... a low-resistance n-type semiconductor layer 13 ... insulating substrate

フロントページの続き (56)参考文献 特開 平7−30112(JP,A) 特開 平2−7571(JP,A) 特開 昭62−274775(JP,A) 特開 平4−179268(JP,A) 特開 平4−29368(JP,A) 実開 昭59−119045(JP,U) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 29/78 H01L 21/334 - 21/336 Following (56) references of the front page Patent flat 7-30112 (JP, A) JP flat 2-7571 (JP, A) JP Akira 62-274775 (JP, A) JP flat 4-179268 (JP , a) JP flat 4-29368 (JP, a) JitsuHiraku Akira 59-119045 (JP, U) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 29/78 H01L 21/334 - 21/336

Claims (9)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】平坦な共通表面を有する第1導電型の第1 1. A first of the first conductivity type having a flat common surface
    半導体層と、 前記共通表面上に配設され、前記第1半導体層にショットキー接合する第1主電極と、 前記第1半導体層に接続された第2主電極と、 前記共通表面上に配設された絶縁膜を介して前記第1半導体層と対向し且つ前記ショットキー接合に隣接するように配設され、前記第1主電極のエッジに対応する前記ショットキー接合の部分においてショットキーバリアの高さを制御するための制御電極と、 を具備し、前記第1及び第2主電極間に電圧が印加された状態で、前記制御電極へのターンオン電圧により前記エッジにおいて前記ショットキーバリアの高さが下げられた時、前記装置がターンオンし、前記第1半導体層を通して前記第1及び第2主電極間に電流が流れることと、 前記第1主電極と前記第1半導体層との間で前記シ A semiconductor layer, disposed on said common surface, a first main electrode of the Schottky junction with the first semiconductor layer, a second main electrode connected to the first semiconductor layer, distribution on the common surface It is disposed so as to face the first semiconductor layer via a set by an insulating film and adjacent to the Schottky junction, the Schottky junction of the Schottky in part barriers corresponding to the edge of the first main electrode of a control electrode for controlling the level provided with, in a state where a voltage between the first and second main electrodes is applied, the turn-on voltage to the control electrode of the Schottky barrier at the edge when the height is lowered, the apparatus is turned on, the a current flows between the first and second main electrode through the first semiconductor layer, between the first semiconductor layer and the first main electrode in the sheet ットキー接合を形成する第1界面と、前記絶縁膜と前記第1半導体層との間の第2界面とは、前記共通表面上で実質的に同じ平面上に配置されていることと、 前記第1主電極は、前記制御電極と前記第1半導体層と A first interface forming a Ttoki junction, wherein a second interface between the insulating film and the first semiconductor layer, and that are arranged on substantially the same plane on said common surface, said first first main electrode, said control electrode and said first semiconductor layer
    の間に挟まれた延長部分を具備し、前記ショットキー接 Comprising an extended portion sandwiched between said Schottky contact
    合は前記延長部分により形成されることと、を特徴とする半導体装置。 If the semiconductor device according to claim, and being formed by the extension.
  2. 【請求項2】前記第1半導体層上に配設された第1導電型で低抵抗の第2半導体層を更に具備し、前記第2主電極は前記第2半導体層にオーミック接触することを特徴とする請求項に記載の半導体装置。 Wherein further comprising a second semiconductor layer having a low resistance first conductivity type disposed on said first semiconductor layer, said second main electrode in ohmic contact with the second semiconductor layer the semiconductor device according to claim 1, wherein.
  3. 【請求項3】前記第1半導体層上に配設された第2導電型で低抵抗の第2半導体層を更に具備し、前記第2主電極は前記第2半導体層にオーミック接触することを特徴とする請求項に記載の半導体装置。 Wherein further comprising a second semiconductor layer of low resistance second conductivity type disposed on the first semiconductor layer, said second main electrode in ohmic contact with the second semiconductor layer the semiconductor device according to claim 1, wherein.
  4. 【請求項4】前記ショットキーバリアの高さが下げられた時、前記エッジから前記第1半導体層に電子が注入されることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。 4. When the height of the Schottky barrier is lowered, the semiconductor device according to any one of claims 1 to 3, characterized in that electrons in the first semiconductor layer from the edge is injected .
  5. 【請求項5】前記延長部分は、0.2μm以下の厚さを有する薄い金属膜からなることを特徴とする請求項に記載の半導体装置。 Wherein said extension portion, the semiconductor device according to claim 1, characterized in that a thin metal film having a thickness of less than 0.2 [mu] m.
  6. 【請求項6】前記延長部分はその先端部に向かって細くなっていることを特徴とする請求項1乃至5のいずれか 6. any of claims 1 to 5 wherein the extension is characterized in that it tapers towards its distal end
    記載の半導体装置。 The semiconductor device according to.
  7. 【請求項7】前記延長部分は前記制御電極よりも狭い幅を有し、ターンオフ電圧により前記ショットキーバリアの高さが上げられた時、前記延長部分の下の電流通路が、前記制御電極への前記ターンオフ電圧の印加により前記第1半導体層内に誘起された第2導電型の反転層によりピンチオフされることを特徴とする請求項1乃至6 Wherein said extension portion has a width narrower than the width of the control electrode, when the height of the Schottky barrier is raised by turn-off voltage, the current path under the extension portion, to said control electrode It claims 1 to 6 by the application of the turn-off voltage, characterized in that it is pinched off by the inversion layer of the second conductivity type induced in the first semiconductor layer
    のいずれかに記載の半導体装置。 The semiconductor device according to any one of.
  8. 【請求項8】前記第1導電型はn型であることを特徴とする請求項1乃至7のいずれかに記載の半導体装置。 8. The semiconductor device according to any one of claims 1 to 7, characterized in that said first conductivity type is n-type.
  9. 【請求項9】前記第1半導体層は、SiC、CdS、及びダイヤモンドからなる群から選択された材料からなることを特徴とする請求項1乃至8のいずれかに記載の半導体装置。 Wherein said first semiconductor layer, SiC, CdS, and a semiconductor device according to any one of claims 1 to 8, characterized in that it consists of a material selected from the group consisting of diamond.
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