JP3326014B2 - Thin film semiconductor device - Google Patents
Thin film semiconductor deviceInfo
- Publication number
- JP3326014B2 JP3326014B2 JP18626594A JP18626594A JP3326014B2 JP 3326014 B2 JP3326014 B2 JP 3326014B2 JP 18626594 A JP18626594 A JP 18626594A JP 18626594 A JP18626594 A JP 18626594A JP 3326014 B2 JP3326014 B2 JP 3326014B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- film semiconductor
- drain
- source
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【0001】[0001]
【産業上の利用分野】本発明は、絶縁表面上に形成され
た薄膜集積回路およびそれに用いる回路素子、例えば、
薄膜トランジスタ(TFT)の構造に関するものであ
る。本発明において絶縁表面とは、絶縁体表面以外に、
半導体や金属の表面に設けられた絶縁層をも意味する。
すなわち、本発明によって作製される集積回路および薄
膜トランジスタは、ガラス等の絶縁基板上、単結晶シリ
コン等の半導体基板上に形成された絶縁体上、いずれに
も形成される。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film integrated circuit formed on an insulating surface and a circuit element used therefor, for example,
The present invention relates to a structure of a thin film transistor (TFT). In the present invention, the insulating surface other than the insulator surface,
It also means an insulating layer provided on the surface of a semiconductor or metal.
That is, the integrated circuit and the thin film transistor manufactured by the present invention are formed over an insulating substrate such as glass or an insulator formed over a semiconductor substrate such as single crystal silicon.
【0002】[0002]
【従来の技術】TFTは、絶縁表面上に実質的に真性な
薄膜半導体領域(活性層)を島状に形成した後、ゲイト
絶縁膜として、CVD法やスパッタ法によって絶縁被膜
を形成し、その上にゲイト電極を形成して得られる。ソ
ース/ドレインにはN型もしくはP型の不純物がドープ
される。すなわち、TFTは、N型もしくはP型のソー
ス/ドレインと実質的に真性導電型のチャネル形成領域
を有する構造である。近年、TFTの電界移動度を高め
る必要から、活性層の半導体として、アモルファス半導
体に代えて、結晶性半導体を用いることが試みられてい
る。2. Description of the Related Art In a TFT, after a substantially intrinsic thin film semiconductor region (active layer) is formed in an island shape on an insulating surface, an insulating film is formed as a gate insulating film by a CVD method or a sputtering method. Obtained by forming a gate electrode thereon. The source / drain is doped with N-type or P-type impurities. That is, the TFT has a structure having an N-type or P-type source / drain and a substantially intrinsic conductivity type channel formation region. In recent years, it has been attempted to use a crystalline semiconductor instead of an amorphous semiconductor as the semiconductor of the active layer because of the need to increase the electric field mobility of the TFT.
【0003】[0003]
【発明が解決しようする課題】このような結晶性の半導
体を用いたTFTにおける最大の問題点はリーク電流
(オフ電流)が大きいことであった。すなわち、ゲイト
電極に電圧が印加されていない、もしくは逆の電圧が印
加されている際には、チャネルが形成されないので、電
流は流れないはずである。しかしながら、実際には、単
結晶半導体において通常、観察されるリーク電流以上の
電流が見られた。このような大きなリーク電流は、特に
ダイナミックな動作の要求される用途において問題であ
った。また、スタティックな動作の要求される用途にお
いても、消費電力を増加させるため、好ましいことでは
なかった。The biggest problem with TFTs using such a crystalline semiconductor is that the leakage current (off current) is large. That is, when no voltage is applied to the gate electrode, or when a reverse voltage is applied, no channel is formed and no current should flow. However, actually, a current higher than the leakage current normally observed in a single crystal semiconductor was observed. Such a large leak current is a problem particularly in applications requiring dynamic operation. Further, it is not preferable in applications requiring a static operation, because power consumption is increased.
【0004】TFTの大きな用途として期待されている
液晶ディスプレー等のアクティブマトリクス回路におい
ては、TFTはマトリクスに設けられた画素のスイッチ
ングトランジスタとして動作するが、その際には、画素
電極やその補助のコンデンサー(保持容量)に蓄積され
た電荷がリークしないことが必要とされたが、リーク電
流が大きいと十分な時間、電荷を保持することができな
かった。本発明は、結晶性半導体を活性層に用いたTF
Tにおいて、リーク電流を低減することを目的とする。In an active matrix circuit such as a liquid crystal display, which is expected as a large use of the TFT, the TFT operates as a switching transistor of a pixel provided in a matrix. In this case, a pixel electrode and an auxiliary capacitor thereof are used. It was required that the charge accumulated in the (holding capacitor) did not leak, but if the leak current was large, the charge could not be held for a sufficient time. The present invention provides a TF using a crystalline semiconductor for an active layer.
In T, an object is to reduce a leak current.
【0005】[0005]
【発明を解決するための手段】本発明の基本的な構成お
よび概念を図1を用いて説明する。図1はTFTを上方
より見た様子を示す。薄膜半導体領域1は実質的に真性
な結晶性半導体である。本発明で特徴的なことは、後に
チャネル形成領域が設けられる部分に、ソース/ドレイ
ンとは逆の導電型の不純物領域2、3を設けることであ
る。この不純物領域2、3の存在によってリーク電流を
低減できる。(図1(A)) 不純物領域2、3は半導体膜をエッチングして半導体領
域1を形成する前でも後でもいずれでもよいが、不純物
導入によって結晶性が低下する場合(加速した不純物イ
オンを照射する方法、例えば、イオン注入法やイオンド
ーピング法が該当する)には、ゲイト電極を形成する前
の工程で結晶性を改善する処理を施すことが望まれる。The basic configuration and concept of the present invention will be described with reference to FIG. FIG. 1 shows the TFT viewed from above. The thin film semiconductor region 1 is a substantially intrinsic crystalline semiconductor. A feature of the present invention is that impurity regions 2 and 3 having conductivity types opposite to the source / drain are provided in a portion where a channel formation region is provided later. The presence of the impurity regions 2 and 3 can reduce the leak current. (FIG. 1A) The impurity regions 2 and 3 may be formed either before or after forming the semiconductor region 1 by etching the semiconductor film. (For example, an ion implantation method or an ion doping method), it is desirable to perform a process for improving crystallinity in a step before forming a gate electrode.
【0006】すなわち、レーザー光照射や熱アニールに
よって、結晶性半導体を得る場合には、不純物領域の形
成のためのドーピング工程を、レーザー光照射や熱アニ
ール工程の前におこなうことが好ましい。また、熱アニ
ールの後にレーザー光照射をおこなう場合には、熱アニ
ール後にドーピングしても、その後のレーザー光照射に
よって結晶性を改善できる。もちろん、その後の工程に
おいて、熱アニールや裏面からのレーザー光照射等の工
程があれば、その際に該不純物領域の結晶性を改善でき
る。That is, when a crystalline semiconductor is obtained by laser light irradiation or thermal annealing, it is preferable to perform a doping step for forming an impurity region before the laser light irradiation or thermal annealing step. Further, in the case where laser light irradiation is performed after thermal annealing, even if doping is performed after thermal annealing, crystallinity can be improved by subsequent laser light irradiation. Of course, in the subsequent steps, if there is a step such as thermal annealing or laser light irradiation from the back surface, the crystallinity of the impurity region can be improved at that time.
【0007】その後、ゲイト絶縁膜とゲイト電極4を形
成する。(図1(B)) そして、このゲイト電極をマスクとして自己整合的に不
純物を導入し、ソース5、ドレイン6を形成する。(図
1(C)) 以上のようにして、本発明によるTFTの基本的な構造
が得られる。その際のゲイト電極をはぎ取った状態を図
1(D)に示す。不純物領域7、8は図1(A)の不純
物領域2、3と実質的に同じものである。(図1
(D)) 図1に示したTFTのゲイト電極に直角な断面a−a’
およびb−b’と、ゲイト電極に平行な断面c−c’の
各工程における様子を図2、図3、図4に示す。数字は
図1のものに対応する。After that, a gate insulating film and a gate electrode 4 are formed. (FIG. 1B) Using the gate electrode as a mask, an impurity is introduced in a self-aligned manner to form a source 5 and a drain 6. (FIG. 1C) As described above, the basic structure of the TFT according to the present invention is obtained. FIG. 1D shows a state in which the gate electrode is stripped at that time. The impurity regions 7 and 8 are substantially the same as the impurity regions 2 and 3 in FIG. (Figure 1
(D)) A section aa ′ perpendicular to the gate electrode of the TFT shown in FIG.
2, bb 'and cross sections cc' parallel to the gate electrode in respective steps are shown in FIGS. The numbers correspond to those in FIG.
【0008】[0008]
【作用】本発明人は、リーク電流の多くが、薄膜半導体
領域のエッジ部分においてもたらされることを見出し
た。リーク電流を低減するためには、チャネル幅を狭く
することが有効であると考えられるが、本発明人の考察
の結果、チャネル幅を狭くしても、それに比例してリー
ク電流が減少することはなく、特に、チャネル幅3μm
と8μm(チャネル長はいずれも8μm)では、リーク
電流に有為な差が全く見出せなかった。このことはリー
ク電流にチャネル全体が関与しているのではないことを
意味している。The present inventor has found that most of the leak current is generated at the edge portion of the thin film semiconductor region. In order to reduce the leakage current, it is considered effective to reduce the channel width. However, as a result of consideration by the present inventors, even if the channel width is reduced, the leakage current is reduced in proportion to the reduction. No, in particular, a channel width of 3 μm
And 8 μm (each having a channel length of 8 μm), no significant difference was found in the leakage current. This means that the entire channel is not involved in the leakage current.
【0009】本発明人は、チャネル形成領域のエッヂに
おいては、エッチング工程においてダメージを受けやす
く、非意図的にチャネルが形成されることがあるためと
推定した。また、ゲイト絶縁膜の段差被覆性が不十分で
あると、欠陥が生じやすく、ここに何らかの電荷がトラ
ップされて、非意図的なチャネルが生成する可能性も考
えられる。The present inventor has presumed that the edge of the channel formation region is easily damaged in the etching step, and a channel may be formed unintentionally. In addition, if the step coverage of the gate insulating film is insufficient, a defect is likely to occur, and some charge may be trapped therein to generate an unintentional channel.
【0010】本発明におけるチャネル領域および薄膜半
導体のエッヂに囲まれた不純物領域(図1の2、3)
は、このような不安定なエッヂ部を非導通化させる上で
効果的である。図1において、ソース/ドレインがN型
であれば、不純物領域2、3はP型となる。そして、エ
ッヂ部について見れば、NIPIN接合が形成されてお
り、リーク電流を抑制する上で効果がある。ソース/ド
レインがP型であっても同様である。ここで、実質真性
な領域(I型領域)がP型領域やN型領域の間に設けら
れ、PINもしくはNIP接合となっていることが重要
である。In the present invention, the channel region and the impurity region surrounded by the edge of the thin film semiconductor (2, 3 in FIG. 1)
Is effective in rendering such unstable edge portions nonconductive. In FIG. 1, if the source / drain is N-type, the impurity regions 2 and 3 are P-type. As for the edge portion, a NIPIN junction is formed, which is effective in suppressing a leak current. The same is true even if the source / drain is a P-type. Here, it is important that a substantially intrinsic region (I-type region) is provided between the P-type region and the N-type region to form a PIN or NIP junction.
【0011】多結晶その他の非単結晶の結晶性半導体に
おいては、単結晶半導体のように理想的な異種接合は形
成できず、接合界面には多くの欠陥やそれに起因する準
位が生じ、そのため、非単結晶のPN接合では逆方向で
も大きな電流が流れる。不純物の濃度についてもさまざ
まな組合せが可能である。不純物領域がソース/ドレイ
ンと同等な不純物濃度を有している場合には、エッヂ部
において、N+IP+ IN+ 接合もしくはP+ IN+ I
P+ 接合が形成される。この場合のN+、P+ とは、1
020原子/cm2 程度もしくはそれ以上の濃度のN型も
しくはP型不純物が含まれていることを意味する。In a polycrystalline or other non-single-crystal crystalline semiconductor, an ideal heterogeneous junction cannot be formed as in a single-crystal semiconductor, and many defects and levels due to the defects occur at the junction interface. In a non-single-crystal PN junction, a large current flows even in the reverse direction. Various combinations of the impurity concentrations are also possible. When the impurity region has an impurity concentration equivalent to that of the source / drain, the N + IP + IN + junction or the P + IN + I
A P + junction is formed. In this case, N + and P + are 1
This means that N-type or P-type impurities having a concentration of about 0 20 atoms / cm 2 or more are contained.
【0012】また、不純物領域2、3の不純物濃度を低
下させても本発明の効果は得られる。その場合にはN+
IP- IN+ 接合(あるいはNIP- IN接合)もしく
はP+ IN- IP+ 接合(あるいはPIN- IP接合)
が得られる。この場合のN-、P- とは、1018原子/
cm2 程度もしくはそれ以下の濃度のN型もしくはP型
不純物が含まれていることを意味する。The effect of the present invention can be obtained even if the impurity concentration of the impurity regions 2 and 3 is reduced. In that case N +
IP - IN + junction (or NIP - IN junction) or P + IN - IP + junction (or PIN - IP junction)
Is obtained. In this case N -, P - and is 10 18 atoms /
It means that an N-type or P-type impurity having a concentration of about cm 2 or less is contained.
【0013】本発明を低濃度ドレイン(LDD)を有す
る構造のTFTに適用することによっても、より一層の
効果を得ることができる。通常のLDD型のTFTで
は、N + N- IN- N+ もしくはP+ P- IP- P+ と
いう接合構造を有するのであるが、これに本発明を適用
した場合には、エッヂ部においては、Nチャネル型の場
合には、N+ N- IP+ IN- N+ もしくはN+ N- I
P- IN- N+ という接合構造が 、Pチャネル型の場
合には、P+ P- IN+ IP- P+ もしくはP+P- I
N- IP- P+ という接合構造が得られる。SUMMARY OF THE INVENTION The present invention has a lightly doped drain (LDD).
By applying it to a TFT with a different structure,
The effect can be obtained. Normal LDD type TFT
Is N +N-IN-N+Or P+P-IP-P+When
The present invention is applied to this
In this case, an N-channel type
If N+N-IP+IN-N+Or N+N-I
P-IN-N+The joining structure called , P-channel type place
If, P+P-IN+IP-P+Or P+P-I
N-IP-P+Is obtained.
【0014】不純物領域の不純物濃度については、上記
のように、特に制約があるわけではないが、集積回路を
構成する上では、後により多くの逆導電型の不純物のド
ーピングによって導電型が反転できる方が好ましい。さ
らに、ゲイト電極直下に多量の不純物が存在するとその
不純物によってゲイト絶縁膜の耐圧が低下し、よって、
ゲイト電極との間でリーク電流が増加するので、高濃度
の不純物領域をゲイト電極の下に形成することは好まし
くない。また、上記のようなリーク電流はエッヂ部に形
成される弱いチャネルが原因であるので、高濃度のドー
ピングをおこなうことは必ずしも要求されない、したが
って、不純物領域2、3の導電型としてはN- 型、P-
型が用いることが好ましい。このような理由から、不純
物濃度は1×1017〜1×1019原子/cm2 であるこ
とが望ましい。As described above, the impurity concentration of the impurity region is not particularly limited. However, in forming an integrated circuit, the conductivity type can be inverted later by doping more impurities of the opposite conductivity type. Is more preferred. Furthermore, if a large amount of impurities are present immediately below the gate electrode, the impurities lower the breakdown voltage of the gate insulating film, and
Since a leak current increases between the gate electrode and the gate electrode, it is not preferable to form a high-concentration impurity region below the gate electrode. In addition, since the above-described leakage current is caused by a weak channel formed in the edge portion, it is not always necessary to perform high-concentration doping. Therefore, the conductivity type of the impurity regions 2 and 3 is N − type. , P -
Preferably, a mold is used. For these reasons, the impurity concentration is desirably 1 × 10 17 to 1 × 10 19 atoms / cm 2 .
【0015】上記のように本発明においてはリーク電流
の要因として、エッヂ部に非意図的に形成されるチャネ
ルは除去されたため、リーク電流は大幅に低下する。本
発明において、リーク電流を決定する要素のうち主要な
ものは、不純物領域2と3で挟まれたチャネル形成領域
の間隔x、不純物領域2、3の幅y、ソースもしくはド
レインと不純物領域2、3の間の間隔zである。これら
は、用いられるデザインルールや許容されるリーク電流
の大きさを考慮して決定すればよい。リーク電流はxに
ほぼ比例し、また、yに逆比例する。zの値はリーク電
流以外に耐圧に影響する。zの値は、上記のように安定
したPINもしくはNIP接合が形成されるに足る値が
必要であり、ドレイン電圧にも依存するが、ドレイン電
圧が20Vであれば3μm以上、10Vであれば1.5
μm以上あることが望ましい。As described above, in the present invention, the cause of the leak current is that the channel formed unintentionally in the edge portion has been removed, so that the leak current is greatly reduced. In the present invention, the main factors that determine the leak current are the interval x between the channel forming regions sandwiched between the impurity regions 2 and 3, the width y of the impurity regions 2 and 3, the source or drain and the impurity region 2, 3 is the spacing z. These may be determined in consideration of the design rule to be used and the magnitude of the allowable leak current. Leakage current is approximately proportional to x and inversely proportional to y. The value of z affects the breakdown voltage other than the leak current. The value of z needs to be a value sufficient to form a stable PIN or NIP junction as described above, and depends on the drain voltage. .5
It is desirable that it be not less than μm.
【0016】本発明においては、ゲイト電極を形成する
前に、不純物領域を形成する必要があるが、この工程を
他の不純物領域形成の工程と同時におこなうと効果的で
ある。例えば、アクティブマトリクス回路においては、
薄膜半導体層に導電領域を設けて、その上にゲイト電極
と同一層の配線を形成し、該配線(以下、容量配線とい
う)とその下の導電領域の間に、ゲイト絶縁膜を誘電体
とする容量(キャパシタ)を形成することがある。その
場合、容量配線の下に不純物をドーピングして導電領域
を形成する必要から、導電領域の形成は、ゲイト電極
(容量配線)の形成に先立っておこなわれる必要があ
る。本発明においては、ゲイト電極の形成前にチャネル
形成領域に不純物領域を形成するため、該不純物領域形
成と導電領域形成とを同時におこなうと効果的である。In the present invention, it is necessary to form an impurity region before forming a gate electrode. However, it is effective if this step is performed simultaneously with the step of forming another impurity region. For example, in an active matrix circuit,
A conductive region is provided in the thin film semiconductor layer, a wiring of the same layer as the gate electrode is formed thereon, and a gate insulating film is formed between the wiring (hereinafter referred to as a capacitance wiring) and a conductive region therebelow by a dielectric. May be formed. In this case, since the conductive region needs to be formed by doping impurities below the capacitor wiring, the formation of the conductive region needs to be performed prior to the formation of the gate electrode (capacitor wiring). In the present invention, since the impurity region is formed in the channel formation region before the formation of the gate electrode, it is effective to simultaneously form the impurity region and the conductive region.
【0017】図5、図6にはその際の工程図を示す。図
5は上方より見た図面、図6はその断面図である。この
場合の薄膜半導体領域は、図5のように2つの部分によ
って構成されている。図の左側がTFTの設けられる領
域で、右側が容量の設けられる領域である。図5(A)
のa−a’断面の工程図は図6(A)〜(F)に、ま
た、最終的なb−b’断面は図6(G)に、それぞれ示
される。断面c−c’は図4とほぼ同じであるので省略
した。TFTのゲイト電極が形成される領域には図1と
同様に2つのエッヂ部に接した不純物領域12、13が
設けられる。その他に容量領域と、TFT領域のドレイ
ンの一部も同時に不純物がドーピングされ、導電領域1
4が形成される。その他の領域は実質的に真性な領域1
1である。(図5(A)、図6(A))FIG. 5 and FIG. 6 show process drawings at that time. FIG. 5 is a drawing viewed from above, and FIG. 6 is a sectional view thereof. In this case, the thin film semiconductor region is composed of two parts as shown in FIG. The left side of the figure is a region where a TFT is provided, and the right side is a region where a capacitor is provided. FIG. 5 (A)
6 (A) to 6 (F), and the final bb ′ cross section is shown in FIG. 6 (G). The cross section cc ′ is substantially the same as that in FIG. In the region where the gate electrode of the TFT is formed, impurity regions 12 and 13 in contact with the two edge portions are provided as in FIG. In addition, the capacitor region and a part of the drain of the TFT region are also doped with impurities at the same time.
4 are formed. The other region is a substantially intrinsic region 1.
It is one. (FIG. 5 (A), FIG. 6 (A))
【0018】次に、ゲイト絶縁膜、ゲイト電極15、容
量配線16を形成する。そして、TFT領域において、
ソース/ドレインを形成するための不純物を導入するた
めのマスク17を形成する。これは、導電領域14がソ
ース/ドレインの導電型と逆であるので、ソース/ドレ
イン形成の際に、導電領域14の導電型が反転しないた
めである。導電領域14にドーピングされた不純物の量
が多くて、ソース/ドレイン形成の際のドーピングでも
反転しない場合には、このようなマスクは特に必要では
ない。(図5(B)、図6(B)) 次に、不純物ドーピングをおこない、ソース18、ドレ
イン19を形成する。ここで、ソース/ドレインと導電
領域14の導電型は互いに逆である。(図5(C)、図
6(C))Next, a gate insulating film, a gate electrode 15, and a capacitor wiring 16 are formed. And in the TFT area,
A mask 17 for introducing impurities for forming a source / drain is formed. This is because the conductivity type of the conductive region 14 is opposite to the conductivity type of the source / drain, so that the conductivity type of the conductive region 14 does not reverse when the source / drain is formed. Such a mask is not particularly necessary when the amount of impurities doped in the conductive region 14 is large and does not reverse even when doping in forming the source / drain. (FIG. 5B, FIG. 6B) Next, a source 18 and a drain 19 are formed by performing impurity doping. Here, the conductivity types of the source / drain and the conductive region 14 are opposite to each other. (FIG. 5 (C), FIG. 6 (C))
【0019】次に、不純物の活性化(結晶性の回復)を
適切な方法でおこない、層間絶縁物を形成する。そし
て、TFTのソース/ドレインにコンタクトホール2
0、21を形成する。この際、ドレイン19において
は、コンタクトホールは導電領域14との境目にコンタ
クトホール21を設ける。(図5(D)、図6(D)) 次に、全面に金属膜を堆積する。この際、半導体活性層
がシリコンによって構成されているならば、金属膜とし
ては、シリコンと化合してシリサイド(珪化物)を得る
ことが容易なチタン、プラチナ、タングステン、モリブ
テン等の単層膜もしくは、その上に他の金属膜を重ねた
多層膜を形成すると良い。このような金属膜を形成した
のち、適当な温度でアニールをおこなえば、金属とシリ
コンが反応し、シリサイドが形成される。図にはチタン
とアルミニウムの多層膜を堆積した様子を示した。チタ
ンは350℃以上の温度でのアニールによって珪化チタ
ンをその界面に生成する。(図6(D’)Next, activation of impurities (recovery of crystallinity) is performed by an appropriate method to form an interlayer insulator. Then, contact holes 2 are formed in the source / drain of the TFT.
0 and 21 are formed. At this time, in the drain 19, a contact hole 21 is provided at a boundary between the contact hole and the conductive region 14. (FIG. 5D, FIG. 6D) Next, a metal film is deposited on the entire surface. At this time, if the semiconductor active layer is made of silicon, the metal film may be a single-layer film of titanium, platinum, tungsten, molybdenum, or the like, which is easily combined with silicon to obtain silicide (silicide). It is preferable to form a multilayer film on which another metal film is stacked. After forming such a metal film, if annealing is performed at an appropriate temperature, the metal reacts with silicon to form silicide. The figure shows how a multilayer film of titanium and aluminum is deposited. Titanium generates titanium silicide at its interface by annealing at a temperature of 350 ° C. or higher. (Fig. 6 (D ')
【0020】次に、金属膜をエッチングし、ソース電極
・配線22を形成する。これはコンタクトホール20に
よってソース18と接続しているが、その間には上述の
アニールによって生じたシリサイドが形成されている。
一方、図のドレイン側のように金属膜を全て除去した場
合でも、コンタクトホール21に形成されたシリサイド
23は残存せしめることができる。これは、金属膜とシ
リサイドのエッチングレートの違いを利用すれば容易に
実施できる。(図5(E)、図6(E)) 液晶ディスプレーを形成する場合には、ソース配線・電
極22のように金属配線の上に第2の層間絶縁物を形成
し、コンタクトホール21(すなわち、シリサイド2
3)を含む領域にコンタクトホールを形成して、画素電
極24を形成すればよい。(図5(F)、図6(F))Next, the metal film is etched to form a source electrode / wiring 22. This is connected to the source 18 by the contact hole 20, and a silicide generated by the above-described annealing is formed therebetween.
On the other hand, even when the entire metal film is removed as shown on the drain side in the drawing, the silicide 23 formed in the contact hole 21 can be left. This can be easily implemented by utilizing the difference in the etching rate between the metal film and the silicide. (FIG. 5 (E), FIG. 6 (E)) In the case of forming a liquid crystal display, a second interlayer insulator is formed on the metal wiring like the source wiring / electrode 22, and the contact hole 21 (ie, , Silicide 2
A pixel electrode 24 may be formed by forming a contact hole in a region including 3). (FIG. 5 (F), FIG. 6 (F))
【0021】最終的な断面b−b’は図6(G)に示す
が、不純物領域13が形成されている。(図6(G)) 図5、図6において、導電領域14とソース/ドレイン
は導電型が互いに逆であるため、それぞれにドーピング
する不純物の量については注意が必要である。導電領域
14の不純物濃度を低くすると該領域での抵抗が高くな
るので、回路設計の際に注意しなければならない。な
お、上記の説明においては、便宜上、ドレイン19側に
容量が設けられていると説明したが、ソース側に容量が
設けることが同様に可能であることは言うまでもない。The final cross section bb ′ is shown in FIG. 6 (G), where an impurity region 13 is formed. (FIG. 6 (G)) In FIGS. 5 and 6, the conductivity type of the conductive region 14 and the source / drain are opposite to each other. If the impurity concentration of the conductive region 14 is reduced, the resistance in the region increases, so that care must be taken in circuit design. In the above description, the capacitance is provided on the drain 19 side for convenience, but it is needless to say that the capacitance can be similarly provided on the source side.
【0022】[0022]
〔実施例1〕 図7にLDD型TFTに本発明を適用し
た本実施例のTFTの断面図を示す。図7に示される断
面図は図1のb−b’断面に相当するものである。本実
施例ではPチャネル型とした。作製工程は、島状薄膜シ
リコン領域形成前の段階において、チャネル形成領域3
1にエッヂ部に接したN型の不純物領域32を形成した
以外は、従来のLDD型TFTと同じである。以下、簡
単に作製方法について述べる。石英基板上に実質的に真
性のアモルファスシリコン膜を形成した。アモルファス
シリコン膜の厚さは300〜1200Å、例えば、80
0Åとした。そして、500〜620℃、例えば、60
0℃で48時間熱アニールすることによって結晶化させ
た。ニッケル等の結晶化を促進させる元素を微量添加す
ると、結晶化温度、時間を低下、短縮させることが可能
である。Embodiment 1 FIG. 7 shows a cross-sectional view of a TFT of this embodiment in which the present invention is applied to an LDD type TFT. The sectional view shown in FIG. 7 corresponds to the section taken along line bb ′ of FIG. In this embodiment, a P-channel type is used. The fabrication process is performed before the island-shaped thin-film silicon region is formed.
1 is the same as a conventional LDD type TFT except that an N-type impurity region 32 in contact with an edge portion is formed. Hereinafter, the manufacturing method will be briefly described. A substantially intrinsic amorphous silicon film was formed on a quartz substrate. The thickness of the amorphous silicon film is 300-1200 °, for example, 80
0 °. And 500-620 degreeC, for example, 60
Crystallization was achieved by thermal annealing at 0 ° C. for 48 hours. When a trace amount of an element that promotes crystallization such as nickel is added, the crystallization temperature and time can be reduced or shortened.
【0023】その後、不純物領域32を形成した。その
配置は図1(A)の不純物領域2、3と同様である。、
不純物領域32は、燐を1×1013〜5×1014原子/
cm2 、例えば、1×1014原子/cm2 のドーズ量で
イオンドーピングすることによって形成した。不純物領
域形成の際にはシリコン膜をフォトレジストによってパ
ターニングし、このフォトレジストをマスクとして、実
質的に露出されたシリコン膜にイオンを照射した。この
ため、加速電圧は5〜20kV、例えば、10kVとし
た。次に、シリコン膜をエッチングして、島状領域を形
成し、さらに厚さ1200Åの酸化珪素によってゲイト
絶縁膜33、燐がドーピングされた多結晶シリコンによ
ってゲイト電極34を形成した。多結晶シリコンへの燐
のドーピング量は、1×1020〜5×1021原子/cm
3 とした。Thereafter, an impurity region 32 was formed. The arrangement is the same as that of the impurity regions 2 and 3 in FIG. ,
The impurity region 32 contains 1 × 10 13 to 5 × 10 14 atoms of phosphorus /
It was formed by ion doping at a dose of cm 2 , for example, 1 × 10 14 atoms / cm 2 . At the time of forming the impurity region, the silicon film was patterned with a photoresist, and the substantially exposed silicon film was irradiated with ions using the photoresist as a mask. For this reason, the acceleration voltage was set to 5 to 20 kV, for example, 10 kV. Next, an island region was formed by etching the silicon film, and a gate insulating film 33 was formed of silicon oxide having a thickness of 1200 ° and a gate electrode 34 was formed of polycrystalline silicon doped with phosphorus. The doping amount of phosphorus into polycrystalline silicon is 1 × 10 20 to 5 × 10 21 atoms / cm.
It was set to 3 .
【0024】そして、ゲイト電極34をマスクとして、
硼素を1×1013〜5×1014原子/cm2 、例えば、
1×1014原子/cm2 のドーズ量でイオンドーピング
することによってP- 型領域38、39を形成した。次
に公知の技術によってサイドウォール35を形成し、こ
れをマスクとして、硼素を2×1014〜5×1015原子
/cm2 、例えば、1×1015原子/cm2 のドーズ量
でイオンドーピングすることによってP+ 型領域36、
37を形成した。いずれも厚さ1200Åの酸化珪素の
ゲイト絶縁膜33を通しておこなったため、加速電圧は
50〜90kV、例えば、65kVが適当であった。以
上の2段階のドーピングによって、LDD構造を有する
ソース/ドレインが形成された。その後、600℃、2
時間の熱アニールによって、不純物ドーピングによって
低下したソース/ドレイン領域の結晶性の回復をおこな
った。この際には、同時に不純物領域32の結晶性の回
復もなされた。Then, using the gate electrode 34 as a mask,
Boron is 1 × 10 13 to 5 × 10 14 atoms / cm 2 , for example,
P − -type regions 38 and 39 were formed by ion doping at a dose of 1 × 10 14 atoms / cm 2 . Next, a sidewall 35 is formed by a known technique, and using this as a mask, boron is ion-doped at a dose of 2 × 10 14 to 5 × 10 15 atoms / cm 2 , for example, 1 × 10 15 atoms / cm 2. By doing so, the P + type region 36,
37 was formed. In each case, the acceleration voltage was appropriately set to 50 to 90 kV, for example, 65 kV, because the film was formed through the silicon oxide gate insulating film 33 having a thickness of 1200 °. By the above two-stage doping, a source / drain having an LDD structure was formed. Then, at 600 ° C, 2
By the time thermal annealing, the crystallinity of the source / drain regions reduced by the impurity doping was recovered. At this time, the crystallinity of the impurity region 32 was recovered at the same time.
【0025】〔実施例2〕 図8に陽極酸化を用いたオ
フセットゲイト型TFTに本発明を適用した本実施例の
TFTの断面図を示す。図8に示される断面図は図1の
b−b’断面に相当するものである。本実施例ではPチ
ャネル型とした。以下に作製工程について簡単に述べ
る。基板としては厚さ2000Åの酸化珪素膜を下地に
形成したコーニング7059を用いた。まず、厚さ50
0Åのアモルファスシリコン膜を形成した。そして、後
にチャネル形成領域のエッヂ部に接する部分にN-型の
不純物領域42を形成した。その配置は図1の不純物領
域2、3と同様とした。不純物領域42は、燐を1×1
013〜1×1014原子/cm2 、例えば、2×1013原
子/cm2 のドーズ量でイオンドーピングすることによ
って形成した。[Embodiment 2] FIG. 8 is a cross-sectional view of a TFT of this embodiment in which the present invention is applied to an offset gate type TFT using anodic oxidation. The sectional view shown in FIG. 8 corresponds to the section taken along line bb ′ of FIG. In this embodiment, a P-channel type is used. The following briefly describes the manufacturing process. As a substrate, Corning 7059 formed using a silicon oxide film having a thickness of 2000 ° as a base was used. First, the thickness 50
A 0 ° amorphous silicon film was formed. Then, an N − -type impurity region 42 was formed later in a portion in contact with the edge portion of the channel formation region. The arrangement is the same as that of the impurity regions 2 and 3 in FIG. The impurity region 42 contains 1 × 1 phosphorus.
It was formed by ion doping at a dose of 0 13 to 1 × 10 14 atoms / cm 2 , for example, 2 × 10 13 atoms / cm 2 .
【0026】その後、レーザー光照射によって、シリコ
ン膜の結晶化をおこなった。レーザーとしてはKrFエ
キシマーレーザー(波長248nm、パルス幅20ns
ec)を用いたが、その他のレーザー、例えば、XeF
エキシマーレーザー(波長353nm)、XeClエキ
シマーレーザー(波長308nm)、ArFエキシマー
レーザー(波長193nm)等を用いてもよい。レーザ
ーのエネルギー密度は、250〜450mJ/cm2 、
例えば350mJ/cm2 とし、1か所につき2〜10
ショット、例えば10ショット照射した。レーザー照射
時に、基板を200〜450℃程度に加熱してもよい。
基板を加熱した場合には最適なレーザーエネルギー密度
が変わることに注意しなければならない。この状態での
シリコン膜は不純物領域42を除いて、真性であった。Thereafter, the silicon film was crystallized by laser light irradiation. As a laser, a KrF excimer laser (wavelength 248 nm, pulse width 20 ns)
ec) but other lasers, such as XeF
An excimer laser (wavelength 353 nm), a XeCl excimer laser (wavelength 308 nm), an ArF excimer laser (wavelength 193 nm), or the like may be used. The energy density of the laser is 250-450 mJ / cm 2 ,
For example, 350 mJ / cm 2 and 2 to 10
A shot, for example, 10 shots was irradiated. During laser irradiation, the substrate may be heated to about 200 to 450 ° C.
It should be noted that the optimal laser energy density changes when the substrate is heated. The silicon film in this state was intrinsic except for the impurity region 42.
【0027】次に、シリコン領域のパターニング・エッ
チングをおこない、島状シリコン領域を形成した。つい
で、ゲイト絶縁膜43(酸化珪素)、およびアルミニウ
ムのゲイト電極44(厚さ4000〜8000Å、例え
ば6000Å)を形成した。ゲイト電極のアルミニウム
にはスカンジウム(Sc)を0.1〜0.5重量%混入
させておくと、陽極酸化工程において良質の陽極酸化物
被膜が得られた。さらに、このアルミニウム配線の表面
を陽極酸化して、表面に酸化物被膜45を形成した。陽
極酸化は、1〜5%の酒石酸エチレングリコール溶液を
アンモニアで中和して、pHを約7とした溶液を用い
た。印加する電圧を徐々に上昇させ、150Vまで電圧
を上げることにより、得られた酸化物層の厚さは約20
00Åであった。上記の方法で得られた陽極酸化物は緻
密で、バリヤ型陽極酸化物と称せられる。Next, patterning and etching of the silicon region were performed to form an island-shaped silicon region. Next, a gate insulating film 43 (silicon oxide) and an aluminum gate electrode 44 (thickness of 4000 to 8000 °, for example, 6000 °) were formed. When scandium (Sc) was mixed in the aluminum of the gate electrode with 0.1 to 0.5% by weight, a good quality anodic oxide film was obtained in the anodic oxidation step. Further, the surface of the aluminum wiring was anodized to form an oxide film 45 on the surface. For the anodization, a solution having a pH of about 7 by neutralizing a 1 to 5% ethylene glycol tartrate solution with ammonia was used. By gradually increasing the applied voltage and increasing the voltage to 150 V, the thickness of the obtained oxide layer becomes about 20
It was 00 $. The anodic oxide obtained by the above method is dense and is called barrier type anodic oxide.
【0028】次に、イオンドーピング法によって、シリ
コン領域にゲイト電極44および陽極酸化物被膜45を
マスクとして硼素イオンを注入した。加速電圧は、50
〜80kV、例えば65kVとした。ドーズ量は1×1
014〜5×1015原子/cm2 、例えば、5×1015原
子/cm2 とした。このようにしてP型の領域46、4
7を形成した。Next, boron ions were implanted into the silicon region using the gate electrode 44 and the anodic oxide film 45 as a mask by an ion doping method. The accelerating voltage is 50
-80 kV, for example, 65 kV. Dose amount is 1 × 1
0 14 to 5 × 10 15 atoms / cm 2 , for example, 5 × 10 15 atoms / cm 2 . Thus, the P-type regions 46, 4
7 was formed.
【0029】その後、レーザー光照射法によってP型領
域(ソース/ドレイン)の結晶性の改善をおこなった。
レーザーとしてはKrFエキシマーレーザー(波長24
8nm、パルス幅20nsec)を用いたが、その他の
レーザー、例えば、XeFエキシマーレーザー(波長3
53nm)、XeClエキシマーレーザー(波長308
nm)、ArFエキシマーレーザー(波長193nm)
等を用いてもよい。レーザーのエネルギー密度は、20
0〜350mJ/cm2 、例えば250mJ/cm2 と
し、1か所につき2〜10ショット、例えば2ショット
照射した。レーザー照射時に、基板を200〜450℃
程度に加熱してもよい。基板を加熱した場合には最適な
レーザーエネルギー密度が変わることに注意しなければ
ならない。Thereafter, the crystallinity of the P-type region (source / drain) was improved by laser light irradiation.
KrF excimer laser (wavelength 24)
8 nm and a pulse width of 20 nsec), but other lasers such as a XeF excimer laser (wavelength 3
XeCl excimer laser (wavelength 308)
nm), ArF excimer laser (wavelength 193 nm)
Etc. may be used. The energy density of the laser is 20
The irradiation was performed at 0 to 350 mJ / cm 2 , for example, 250 mJ / cm 2, and irradiation was performed for 2 to 10 shots, for example, 2 shots at one location. During laser irradiation, the substrate is kept at 200-450 ° C
It may be heated to a degree. It should be noted that the optimal laser energy density changes when the substrate is heated.
【0030】なお、本実施例では、実施例1の場合と異
なり、ゲイト電極の下のN型の不純物領域は、最初から
結晶化している。また、本実施例では、ゲイト電極44
とソース46、ドレイン47の間が距離x(約2000
Å)だけ離れたオフセットゲイト型となっている。xは
概略、陽極酸化物被膜45の厚さである。本実施例のT
FTのチャネル形成領域(オフセット領域を含む)は、
図1と同様な形状で、1対の不純物領域32の間の距離
xは3μm、不純物領域32の幅yは8μm、ソース/
ドレインと不純物領域32の間隔は3μmであった。ま
た、チャネル長(ソース/ドレイン間の距離で、オフセ
ット領域も含む)は14μm、チャネル幅は9μmとし
た。In this embodiment, unlike the first embodiment, the N-type impurity region below the gate electrode is crystallized from the beginning. In the present embodiment, the gate electrode 44
And the distance x between the source 46 and the drain 47 (about 2000
Å) Offset gate type that is only separated. x is roughly the thickness of the anodic oxide coating 45. T of this embodiment
The channel forming region (including the offset region) of the FT is
1, the distance x between the pair of impurity regions 32 is 3 μm, the width y of the impurity region 32 is 8 μm,
The distance between the drain and the impurity region 32 was 3 μm. The channel length (the distance between the source and the drain, including the offset region) was 14 μm, and the channel width was 9 μm.
【0031】〔実施例3〕 図9に側面陽極酸化工程を
用いたオフセットゲイト型TFTに本発明を適用した本
実施例のTFTの断面図を示す。図9に示される断面図
は図1のb−b’断面に相当するものであり、主要な工
程を示す。本実施例ではPチャネル型とした。以下に作
製工程について簡単に述べる。基板としては厚さ200
0Åの酸化珪素膜を下地に形成したコーニング7059
を用いた。まず、厚さ800Åのアモルファスシリコン
膜を形成し、熱アニールによって結晶化せしめた。そし
て、後にチャネル形成領域のエッヂ部に接する部分にN
- 型の不純物領域52を形成した。その配置は図1の不
純物領域2、3と同様とした。不純物領域52は、燐を
1×1013〜1×1014原子/cm2 、例えば、5×1
013原子/cm2 のドーズ量でイオンドーピングするこ
とによって形成した。[Embodiment 3] FIG. 9 is a sectional view of a TFT according to the present embodiment in which the present invention is applied to an offset gate type TFT using a side anodic oxidation process. The cross-sectional view shown in FIG. 9 corresponds to the bb ′ cross-section in FIG. 1 and shows main steps. In this embodiment, a P-channel type is used. The following briefly describes the manufacturing process. 200 thickness for substrate
Corning 7059 formed with 0 ° silicon oxide film as a base
Was used. First, an amorphous silicon film having a thickness of 800 ° was formed and crystallized by thermal annealing. Then, a portion of the channel formation region that comes into contact with the edge portion later has N
A- type impurity region 52 was formed. The arrangement is the same as that of the impurity regions 2 and 3 in FIG. The impurity region 52 contains phosphorus at 1 × 10 13 to 1 × 10 14 atoms / cm 2 , for example, 5 × 1
It was formed by ion doping at a dose of 0 13 atoms / cm 2 .
【0032】その後、レーザー光照射によって、シリコ
ン膜の結晶性をさらに向上させた。この工程において
は、先にイオンドーピング法によって注入された燐も活
性化された。レーザーとしてはKrFエキシマーレーザ
ー(波長248nm、パルス幅20nsec)を用い、
レーザーのエネルギー密度は、200〜400mJ/c
m2 、例えば300mJ/cm2 とし、1か所につき2
〜10ショット、例えば10ショット照射した。レーザ
ー照射時に、基板を200〜450℃程度に加熱しても
よい。Thereafter, the crystallinity of the silicon film was further improved by laser light irradiation. In this step, the phosphorus that was previously implanted by the ion doping method was also activated. As a laser, a KrF excimer laser (wavelength 248 nm, pulse width 20 nsec) was used.
Laser energy density is 200-400mJ / c
m 2 , for example, 300 mJ / cm 2, and 2
Irradiation was performed for 10 to 10 shots, for example, 10 shots. During laser irradiation, the substrate may be heated to about 200 to 450 ° C.
【0033】次に、シリコン領域をエッチングして、島
状シリコン領域51を形成した。ついで、ゲイト絶縁膜
53(酸化珪素)、およびアルミニウム膜(厚さ400
0〜8000Å、例えば6000Å)を連続的に成膜し
た。アルミニウムにはスカンジウム(Sc)を0.1〜
0.5重量%混入させた。さらに、アルミニウム膜に
は、実施例2と同様に陽極酸化処理を施し、その表面に
薄い陽極酸化物被膜を形成した。この陽極酸化工程にお
いては、印加する電圧は10Vまでとしたために、得ら
れた陽極酸化物被膜は100〜150Åであった。次
に、公知のフォトリソグラフィー工程によってアルミニ
ウム膜のエッチングをおこない、ゲイト電極54を形成
した。フォトリソグラフィー工程の際に用いたフォトレ
ジストのマスク55はその後も残した。Next, the silicon region was etched to form an island-shaped silicon region 51. Then, a gate insulating film 53 (silicon oxide) and an aluminum film (thickness 400)
0 to 8000 °, for example, 6000 °). Scandium (Sc) 0.1 to aluminum
0.5% by weight was incorporated. Further, the aluminum film was subjected to anodic oxidation treatment as in Example 2, and a thin anodic oxide film was formed on the surface. In this anodic oxidation step, the applied voltage was up to 10 V, so that the obtained anodic oxide coating was 100 to 150 °. Next, the gate electrode 54 was formed by etching the aluminum film by a known photolithography process. The photoresist mask 55 used in the photolithography step was left thereafter.
【0034】そして、このアルミニウム配線の側面を陽
極酸化して、酸化物被膜56を形成した。陽極酸化は実
施例2とは異なって、酸性の溶液中でおこなった。例え
ば、3〜20%のクエン酸もしくはショウ酸、燐酸、ク
ロム酸、硫酸等の酸性水溶液を用いておこない、10〜
30Vの一定電流をゲイト電極に印加すればよい。本実
施例ではシュウ酸溶液(30℃)中で電圧を10Vと
し、20〜180分、陽極酸化した。陽極酸化物の厚さ
は陽極酸化時間に比例した。また、陽極酸化の速度は温
度によっても大きく影響を受けた。本実施例では、厚さ
3000Å〜3μm、例えば、厚さ1.2μmの陽極酸
化物56を形成した。このようにして得られた陽極酸化
物は多孔質であることが特徴であった。さらに、低い電
圧で厚い酸化物被膜を得ることも特徴であった。また、
本実施例では、ゲイト電極の上面にはマスク55が存在
するため、側面のみに選択的に陽極酸化が進行した。
(図9(A))Then, the side surface of the aluminum wiring was anodized to form an oxide film 56. The anodic oxidation was performed in an acidic solution different from Example 2. For example, the reaction is performed using a 3 to 20% aqueous solution of citric acid or oxalic acid, phosphoric acid, chromic acid, sulfuric acid, or the like.
A constant current of 30 V may be applied to the gate electrode. In this example, the voltage was set to 10 V in an oxalic acid solution (30 ° C.), and anodization was performed for 20 to 180 minutes. The thickness of the anodic oxide was proportional to the anodic oxidation time. Also, the rate of anodization was greatly affected by temperature. In this embodiment, the anodic oxide 56 having a thickness of 3000 to 3 μm, for example, 1.2 μm, is formed. The anodic oxide thus obtained was characterized by being porous. Further, it was also characterized in that a thick oxide film was obtained at a low voltage. Also,
In the present embodiment, since the mask 55 exists on the upper surface of the gate electrode, the anodic oxidation selectively progresses only on the side surface.
(FIG. 9A)
【0035】マスク55を剥離した後、イオンドーピン
グ法によって、シリコン領域にゲイト電極54および陽
極酸化物被膜56をマスクとして硼素イオンを注入し
た。加速電圧は、50〜80kV、例えば65kVとし
た。ドーズ量は1×1014〜5×1015原子/cm2 、
例えば、1×1015原子/cm2 とした。このようにし
てP型の領域57、58を形成した。After the mask 55 was removed, boron ions were implanted into the silicon region by using the gate electrode 54 and the anodic oxide film 56 as a mask. The acceleration voltage was 50 to 80 kV, for example, 65 kV. The dose is 1 × 10 14 to 5 × 10 15 atoms / cm 2 ,
For example, it was 1 × 10 15 atoms / cm 2 . Thus, P-type regions 57 and 58 were formed.
【0036】その後、実施例2と同様にレーザー光照射
によってP型領域(ソース/ドレイン)の活性化をおこ
なった。レーザーとしてはKrFエキシマーレーザー
(波長248nm、パルス幅20nsec)を用いた。
本実施例では、ゲイト電極54とソース57、ドレイン
58の間が距離x(約1.2μm)だけ離れたオフセッ
トゲイト型となっている。実施例1のxの値に比較して
極めて大きかった。(図9(B))Thereafter, the P-type region (source / drain) was activated by laser beam irradiation in the same manner as in Example 2. As a laser, a KrF excimer laser (wavelength: 248 nm, pulse width: 20 nsec) was used.
In this embodiment, an offset gate type is used in which the distance between the gate electrode 54 and the source 57 and the drain 58 is x (about 1.2 μm). It was extremely large compared to the value of x in Example 1. (FIG. 9 (B))
【0037】〔実施例4〕 図10に側面陽極酸化工程
を用いたオフセットゲイト型TFTに本発明を適用した
本実施例のTFTの断面図を示す。図10に示される断
面図は図1のb−b’断面に相当するものであり、主要
な工程を示す。本実施例ではPチャネル型とした。以下
に作製工程について簡単に述べる。実施例3と同様に絶
縁表面上に島状の結晶性シリコン領域61を形成した。
島状シリコン領域61には、チャネル形成領域のエッヂ
部に接する部分にN- 型の不純物領域62を形成した。
その配置は図1の不純物領域2、3と同様とした。不純
物領域62は、1×1017〜5×1018原子/cm3 、
例えば、5×1017原子/cm3 の濃度の燐を不純物と
して含有している。Embodiment 4 FIG. 10 is a sectional view of a TFT of this embodiment in which the present invention is applied to an offset gate type TFT using a side anodic oxidation process. The cross-sectional view shown in FIG. 10 corresponds to the bb ′ cross-section in FIG. 1 and shows main steps. In this embodiment, a P-channel type is used. The following briefly describes the manufacturing process. As in Example 3, an island-shaped crystalline silicon region 61 was formed on the insulating surface.
In the island-shaped silicon region 61, an N − -type impurity region 62 was formed in a portion in contact with the edge of the channel formation region.
The arrangement is the same as that of the impurity regions 2 and 3 in FIG. The impurity region 62 has a size of 1 × 10 17 to 5 × 10 18 atoms / cm 3 ,
For example, phosphorus at a concentration of 5 × 10 17 atoms / cm 3 is contained as an impurity.
【0038】次に、ゲイト絶縁膜(酸化珪素)、およ
び、側面が選択的に陽極酸化されたアルミニウムのゲイ
ト電極64(厚さ5000Å)を形成した。側面の陽極
酸化物65の幅は8000Åとした。この状態は図9
(A)に相当する。そして、ドライエッチング法によっ
て、ゲイト絶縁膜をエッチングした。この際には、アル
ミニウムおよびその陽極酸化物はエッチングされず、ゲ
イト電極64と陽極酸化物64の下部のみゲイト絶縁膜
63が残存した。(図10(A))Next, a gate insulating film (silicon oxide) and a gate electrode 64 (thickness 5000 mm) made of aluminum whose side surfaces were selectively anodized were formed. The width of the anodic oxide 65 on the side was 8000 °. This state is shown in FIG.
(A). Then, the gate insulating film was etched by a dry etching method. At this time, aluminum and its anodic oxide were not etched, and the gate insulating film 63 remained only under the gate electrode 64 and the anodic oxide 64. (FIG. 10A)
【0039】そして、陽極酸化物65を選択的にエッチ
ングした後、イオンドーピング法によって、シリコン領
域にゲイト電極64およびゲイト絶縁膜63をマスクと
して硼素イオンを注入した。加速電圧は、50〜80k
V、例えば65kVとした。ドーズ量は1×1013〜5
×1014原子/cm2 、例えば、1×1013原子/cm
2 とした。このようにしてP- 型の領域66、67を形
成した。(図10(B))After the anodic oxide 65 was selectively etched, boron ions were implanted into the silicon region using the gate electrode 64 and the gate insulating film 63 as a mask by ion doping. Acceleration voltage is 50-80k
V, for example, 65 kV. Dose amount is 1 × 10 13 -5
× 10 14 atoms / cm 2 , for example, 1 × 10 13 atoms / cm
And 2 . Thus, P − type regions 66 and 67 were formed. (FIG. 10B)
【0040】さらに、引き続き加速電圧を5〜20k
V、例えば、10kVで硼素イオンを注入した。この工
程においては加速電圧が低いため、ゲイト絶縁膜63に
よって覆われた部分には硼素は注入されず、主として、
ゲイト絶縁膜の無い領域に注入された。このときのドー
ズ量は、先の場合よりも多い、1×1014〜5×1015
原子/cm2 、例えば、5×1014原子/cm2 とし
た。この結果、P+ 領域68、69が形成された。ま
た、P- 型領域66、67のうち、ゲイト絶縁膜下の領
域はLDD70、71として残った。(図10(C))Further, the accelerating voltage is continuously set to 5 to 20 k.
Boron ions were implanted at V, for example, 10 kV. In this step, since the acceleration voltage is low, boron is not implanted into the portion covered by the gate insulating film 63, and mainly
It was implanted into the region without the gate insulating film. The dose at this time is larger than that in the previous case, that is, 1 × 10 14 to 5 × 10 15.
Atoms / cm 2 , for example, 5 × 10 14 atoms / cm 2 . As a result, P + regions 68 and 69 were formed. Further, of the P − -type regions 66 and 67, the regions below the gate insulating film remained as LDDs 70 and 71. (FIG. 10 (C))
【0041】その後、実施例2と同様にレーザー光照射
によってP- 型領域およびP+ 型領域(ソース/ドレイ
ン)の活性化をおこなった。レーザーとしてはKrFエ
キシマーレーザー(波長248nm、パルス幅20ns
ec)を用いた。以上のようにしてLDD型TFTを作
製できた。以上の工程において、多孔質陽極酸化物被膜
を得たのち、実施例2に記述した陽極酸化をおこなう
と、図10(D)のごとく、アルミニウムゲイト電極6
4がバリヤ型陽極酸化物72で被覆されるが、これはア
ルミニウムゲイト電極を保護するうえで効果的である。
(図10(D))Thereafter, similarly to Example 2, the P - type region and the P + type region (source / drain) were activated by laser beam irradiation. As a laser, a KrF excimer laser (wavelength 248 nm, pulse width 20 ns)
ec) was used. As described above, an LDD type TFT was manufactured. After the porous anodic oxide film was obtained in the above steps, the anodic oxidation described in Example 2 was performed. As shown in FIG.
4 is coated with a barrier-type anodic oxide 72, which is effective in protecting the aluminum gate electrode.
(FIG. 10 (D))
【0042】〔実施例5〕 図11および図12に本実
施例を示す。本実施例はアクティブマトリクス回路と、
それを駆動するための周辺回路を同じ基板上に形成した
モノリシック型アクティブマトリクス回路に本発明を適
用したものである。モノリシック型アクティブマトリク
ス回路とは、図12で示されるようにアクティブマトリ
クス回路に、ゲイトドライバー、ソースドライバーが付
属し、これらのドライバー回路は周辺回路と称され、一
般にNチャネル型TFTとPチャネル型TFTを組み合
わせた相補型回路によって構成されている。そのため、
図11においても周辺回路は相補型インバーターで代表
する。Embodiment 5 FIGS. 11 and 12 show this embodiment. This embodiment includes an active matrix circuit,
The present invention is applied to a monolithic active matrix circuit in which a peripheral circuit for driving the same is formed on the same substrate. As shown in FIG. 12, a monolithic type active matrix circuit has a gate driver and a source driver attached to the active matrix circuit, and these driver circuits are called peripheral circuits, and are generally an N-channel TFT and a P-channel TFT. Are configured by a complementary circuit. for that reason,
Also in FIG. 11, the peripheral circuit is represented by a complementary inverter.
【0043】一方、アクティブマトリクス回路(画素)
においては、TFTはP型もしくはN型のいずれか一方
である。本実施例ではPチャネル型TFTを用いた。ア
クティブマトリクス回路における単位画素には、TFT
と液晶素子、および液晶素子の容量を補うための保持容
量(補助容量ともいう)が設けられる。本実施例では図
12に示すごとく、保持容量の一方の電極は次の行のゲ
イト配線に接続されていることを特徴とする。図11に
おいては、アクティブマトリクス回路のTFTおよびそ
れに付随する回路については、図5のb−b’断面に相
当する断面図を示した。モノリシック型アクティブマト
リクス回路においては、画素におけるTFTは高速動作
より低リーク電流を、また、周辺回路のTFTは低リー
ク電流よりも高速動作を要求される。この矛盾を解決す
るためには、本実施例のごとく、画素のトランジスタに
のみ本発明を適用し、周辺回路には適用しないのが効果
的である。On the other hand, an active matrix circuit (pixel)
In, the TFT is either P-type or N-type. In this embodiment, a P-channel TFT is used. The unit pixel in the active matrix circuit has a TFT
And a liquid crystal element, and a storage capacitor (also referred to as an auxiliary capacitor) for supplementing the capacity of the liquid crystal element. In this embodiment, as shown in FIG. 12, one electrode of the storage capacitor is connected to the gate wiring of the next row. FIG. 11 shows a cross-sectional view corresponding to the bb ′ cross-section in FIG. 5 for the TFT of the active matrix circuit and the circuit accompanying the TFT. In a monolithic active matrix circuit, TFTs in pixels require lower leakage current than high-speed operation, and TFTs in peripheral circuits require higher-speed operation than low leakage current. In order to solve this contradiction, it is effective to apply the present invention only to the transistor of the pixel and not to the peripheral circuit as in the present embodiment.
【0044】以下に作製工程について説明する。まず、
基板(コーニング7059)上にプラズマCVD法また
はスパッタリング法によって厚さ2000Åの酸化珪素
または窒化珪素、あるいはそれらの多層膜の下地膜(図
示せず)を形成した。さらに、プラズマCVD法によっ
て、厚さ300〜1500Å、例えば500Åのアモル
ファスシリコン膜を堆積した。そして、これを還元雰囲
気下で熱アニールすることにより結晶化させた。結晶化
工程はレーザー等の強光を用いてもよい。さらに、画素
領域においては、イオンドーピング法によってN- 型領
域104および105を形成した。N- 型領域104は
図5の不純物領域12、13に、また、N- 型領域10
5は図5の導電領域14に、それぞれ相当する。これら
のN- 型領域には、燐を1×1013〜1×1014原子/
cm2 、例えば、3×1013原子/cm2 のドーズ量で
注入した。Hereinafter, the manufacturing process will be described. First,
On a substrate (Corning 7059), a 2000-nm-thick silicon oxide or silicon nitride film or a base film (not shown) of a multilayer film thereof was formed by a plasma CVD method or a sputtering method. Further, an amorphous silicon film having a thickness of 300 to 1500 °, for example, 500 ° was deposited by a plasma CVD method. Then, it was crystallized by thermal annealing in a reducing atmosphere. In the crystallization step, strong light such as a laser may be used. Further, in the pixel region, N − -type regions 104 and 105 were formed by an ion doping method. N - type region 104 in impurity regions 12 and 13 in FIG. 5, also, the N - -type region 10
5 respectively correspond to the conductive regions 14 in FIG. These N − -type regions contain 1 × 10 13 to 1 × 10 14 atoms / phosphorus.
The implantation was performed at a dose of cm 2 , for example, 3 × 10 13 atoms / cm 2 .
【0045】その後、レーザー光照射によって、シリコ
ン膜の結晶性をさらに向上させた。この工程において
は、先に燐の注入されたN- 型領域104、105の結
晶性も改善された。レーザーとしてはKrFエキシマー
レーザー(波長248nm、パルス幅20nsec)を
用いた。このようにして得られた結晶性シリコン膜をエ
ッチングして、島状シリコン領域101(周辺回路Nチ
ャネル型TFT用)、102(周辺回路Pチャネル型T
FT用)、103(画素TFT用)を形成した。(図1
1(A))Thereafter, the crystallinity of the silicon film was further improved by laser light irradiation. In this step, the crystallinity of the N − -type regions 104 and 105 into which phosphorus was implanted earlier was also improved. As a laser, a KrF excimer laser (wavelength: 248 nm, pulse width: 20 nsec) was used. The crystalline silicon film thus obtained is etched to form island-shaped silicon regions 101 (for a peripheral circuit N-channel TFT) and 102 (a peripheral circuit P-channel TFT).
FT) and 103 (for pixel TFT). (Figure 1
1 (A))
【0046】次に、スパッタリング法またはプラズマC
VD法によって厚さ500〜1500Å、例えば100
0Åの酸化珪素膜106を堆積し、引き続いて、スパッ
タリング法によって厚さ4000〜8000Å、例えば
6000Åのアルミニウム膜(0.1〜0.5重量%の
スカンジウムを含む)を堆積した。そして、アルミニウ
ム膜をパターニングして、ゲイト電極107、108、
109と容量配線110を形成した。酸化珪素膜106
はゲイト絶縁膜として機能する。(図11(B))Next, the sputtering method or plasma C
According to the VD method, the thickness is 500 to 1500 °, for example, 100
A 0 ° silicon oxide film 106 was deposited, and subsequently an aluminum film (containing 0.1 to 0.5% by weight of scandium) having a thickness of 4000 to 8000 °, for example, 6000 ° was deposited by a sputtering method. Then, the aluminum film is patterned to form the gate electrodes 107, 108,
109 and a capacitor wiring 110 were formed. Silicon oxide film 106
Functions as a gate insulating film. (FIG. 11B)
【0047】さらに、実施例3および4と同様の方法
で、ゲイト電極・容量配線の側面を陽極酸化して、多孔
質陽極酸化物層111、112、113、114を形成
した。さらに、実施例2の方法によって、ゲイト電極。
容量配線の周囲にバリヤ型陽極酸化物被膜115を形成
した。(図11(C)) 次にPチャネル型TFTを形成する領域のみを露出さ
せ、その他の領域をフォトレジストのマスク116で被
覆して、多孔質陽極酸化物112、113のエッチング
をおこなった。さらに、硼素イオンを注入した。加速電
圧は、50〜80kV、例えば65kVとした。ドーズ
量は1×1014〜5×1015原子/cm2、例えば、5
×1014原子/cm2 とした。このようにしてP型の領
域(ソース/ドレイン)117、118を形成した。
(図11(D))Further, in the same manner as in Examples 3 and 4, the side surfaces of the gate electrode / capacitance wiring were anodized to form porous anodic oxide layers 111, 112, 113 and 114. Further, a gate electrode is formed by the method of the second embodiment.
A barrier type anodic oxide coating 115 was formed around the capacitor wiring. (FIG. 11C) Next, only the region for forming the P-channel TFT was exposed, and the other region was covered with a photoresist mask 116, and the porous anodic oxides 112 and 113 were etched. Further, boron ions were implanted. The acceleration voltage was 50 to 80 kV, for example, 65 kV. The dose is 1 × 10 14 to 5 × 10 15 atoms / cm 2 , for example, 5
× 10 14 atoms / cm 2 . Thus, P-type regions (source / drain) 117 and 118 were formed.
(FIG. 11D)
【0048】次に、フォトレジストのマスク116を剥
離して、ドライエッチング法によって、酸化珪素膜10
6をエッチングした。この結果、ゲイト電極・容量配線
およびその周囲の陽極酸化物で被覆された部分を除い
て、酸化珪素膜106は除去され、上記の部分には、ゲ
イト絶縁膜119、120、121、122が残存し
た。(図11(E)) さらに、多孔質陽極酸化物111、114をエッチング
した。そして、Nチャネル型TFTを形成する領域のみ
を露出させ、その他の領域をフォトレジストのマスク1
23で被覆して、燐イオンを注入した。加速電圧は、6
0〜110kV、例えば80kVとした。ドーズ量は1
×1013〜5×1014原子/cm2 、例えば、5×10
13原子/cm2 とした。引き続き、加速電圧、5〜20
kV、例えば10kV、ドーズ量、1×1014〜5×1
015原子/cm2 、例えば、1×1015原子/cm2 の
条件でドーピングをおこなった。この結果、実施例4と
同様に、高濃度の不純物の注入された領域124と低濃
度の不純物の注入された領域125が形成され、LDD
型のTFTが得られた。(図11(F))Next, the photoresist mask 116 is removed, and the silicon oxide film 10 is removed by dry etching.
6 was etched. As a result, the silicon oxide film 106 is removed except for the gate electrode / capacitance wiring and the surrounding portion covered with the anodic oxide, and the gate insulating films 119, 120, 121, and 122 remain in the above-mentioned portions. did. (FIG. 11E) Further, the porous anodic oxides 111 and 114 were etched. Then, only the region where the N-channel TFT is to be formed is exposed, and the other regions are exposed to a photoresist mask 1.
23, and phosphorus ions were implanted. The accelerating voltage is 6
0 to 110 kV, for example, 80 kV. The dose is 1
× 10 13 to 5 × 10 14 atoms / cm 2 , for example, 5 × 10
13 atoms / cm 2 . Subsequently, the accelerating voltage, 5-20
kV, for example, 10 kV, dose amount, 1 × 10 14 to 5 × 1
The doping was performed under the conditions of 0 15 atoms / cm 2 , for example, 1 × 10 15 atoms / cm 2 . As a result, similarly to the fourth embodiment, a region 124 into which a high concentration impurity is implanted and a region 125 into which a low concentration impurity is implanted are formed.
Type TFT was obtained. (FIG. 11 (F))
【0049】その後、プラズマCVD法によって、厚さ
4000〜8000Å、例えば、5000Åの酸化珪素
膜126を全面に形成し、これにコンタクトホールを形
成した。そして、厚さ500Åのチタン膜と厚さ400
0Åのアルミニウム膜(1%のシリコンを含む)の多層
膜を堆積し、その状態で300〜450℃、例えば、3
50℃でアニールした。この結果、コンタクト部でチタ
ン膜とシリコンが反応し、珪化チタンが形成された。そ
して、前記多層膜をエッチングして、TFTの配線12
8、129、130、131を形成した。ただし、画素
TFTにおいては、画素電極を形成する部分のコンタク
トホール127には多層膜を除去したのにも関わらず、
シリサイド132が残存した。(図11(G))Thereafter, a silicon oxide film 126 having a thickness of 4000 to 8000 Å, for example, 5000 Å was formed on the entire surface by a plasma CVD method, and a contact hole was formed in the silicon oxide film 126. Then, a titanium film having a thickness of 500 ° and a thickness of 400
A multilayer film of a 0 ° aluminum film (containing 1% silicon) is deposited, and in this state, 300 to 450 ° C., for example, 3 ° C.
Annealed at 50 ° C. As a result, the titanium film and silicon reacted at the contact portion, and titanium silicide was formed. Then, the multilayer film is etched to form a TFT wiring 12.
8, 129, 130 and 131 were formed. However, in the pixel TFT, although the multilayer film is removed from the contact hole 127 where the pixel electrode is formed,
Silicide 132 remained. (FIG. 11 (G))
【0050】次に、プラズマCVD法によって、厚さ1
500〜5000Å、例えば、3000Åの窒化珪素膜
133を形成した。そして、先にコンタクトホール12
7が形成された付近に再びコンタクトホールを形成し
た。その後、ITO(インディウム錫酸化物)膜をスパ
ッタリング法によって厚さ500Åに形成し、これをエ
ッチングして、画素電極134を形成した。以上のよう
にしてモノリシック型アクティブマトリクス回路が作製
された。(図11(G))Next, the thickness 1 is formed by the plasma CVD method.
A silicon nitride film 133 of 500 to 5000 〜, for example, 3000 Å was formed. Then, first, the contact hole 12
A contact hole was formed again in the vicinity of the formation of No. 7. Thereafter, an ITO (indium tin oxide) film was formed to a thickness of 500 ° by a sputtering method, and this was etched to form a pixel electrode 134. As described above, a monolithic active matrix circuit was manufactured. (FIG. 11 (G))
【0051】[0051]
【発明の効果】本発明によって、薄膜半導体装置のリー
ク電流を低減させ、また、その信頼性を高め、最大限を
特性を引き出すことが可能となった。本発明の薄膜半導
体装置は、特に、ゲイト−ドレイン間、ゲイト−ソース
間のリーク電流が低く、高いゲイト電圧にも耐えられる
等の特徴から液晶ディスプレーのアクティブマトリクス
回路における画素制御用のトランジスタとして好まし
い。According to the present invention, it has become possible to reduce the leak current of a thin film semiconductor device, to enhance its reliability, and to obtain the maximum characteristics. The thin film semiconductor device of the present invention is particularly preferable as a transistor for controlling a pixel in an active matrix circuit of a liquid crystal display because it has a low leak current between a gate and a drain and between a gate and a source and can endure a high gate voltage. .
【0052】実施例1〜4では、主としてPチャネル型
のTFTを例にとって説明したが、Nチャネル型TFT
や同一基板上にNチャネル型とPチャネル型の混在した
相捕型の回路の場合も同様に実施できることは言うまで
もない。本発明はTFTを中心として説明した。しか
し、他の回路素子、例えば、1つの島状半導体領域に複
数のゲイト電極を有する薄膜集積回路、スタックトゲイ
ト型TFT、ダイオードにも適用できることは言うまで
もない。このように本発明は工業上、有益な発明であ
る。In the first to fourth embodiments, a description has been given mainly of a P-channel type TFT as an example.
Needless to say, the present invention can also be implemented in the case of a phase catch type circuit in which an N-channel type and a P-channel type are mixed on the same substrate. The present invention has been described centering on TFTs. However, it goes without saying that the present invention can be applied to other circuit elements, for example, a thin film integrated circuit having a plurality of gate electrodes in one island-shaped semiconductor region, a stacked gate type TFT, and a diode. As described above, the present invention is an industrially useful invention.
【図面の簡単な説明】[Brief description of the drawings]
【図1】 本発明のTFTの作製工程を示す。(上面
図)FIG. 1 shows a manufacturing process of a TFT of the present invention. (Top view)
【図2】 本発明のTFTの作製工程を示す。(断面
図)FIG. 2 shows a manufacturing process of the TFT of the present invention. (Cross section)
【図3】 本発明のTFTの作製工程を示す。(断面
図)FIG. 3 shows a manufacturing process of the TFT of the present invention. (Cross section)
【図4】 本発明のTFTの作製工程を示す。(断面
図)FIG. 4 shows a manufacturing process of the TFT of the present invention. (Cross section)
【図5】 本発明のTFTの作製工程を示す。(上面
図)FIG. 5 shows a manufacturing process of the TFT of the present invention. (Top view)
【図6】 本発明のTFTの作製工程を示す。(断面
図)FIG. 6 shows a manufacturing process of the TFT of the present invention. (Cross section)
【図7】 実施例1のTFTの構成を示す。FIG. 7 shows a configuration of a TFT according to the first embodiment.
【図8】 実施例2のTFTの構成を示す。FIG. 8 shows a configuration of a TFT according to a second embodiment.
【図9】 実施例3のTFTの構成および作製工程を
示す。FIG. 9 shows a configuration and a manufacturing process of a TFT of Example 3.
【図10】 実施例4のTFTの構成および作製工程を
示す。FIG. 10 shows a configuration and a manufacturing process of a TFT of Example 4.
【図11】 実施例5のTFTの構成および作製工程を
示す。11 illustrates a configuration and a manufacturing process of a TFT of Example 5. FIG.
【図12】 モノリシック型アクティブマトリクス回路
の構成を示す。FIG. 12 shows a configuration of a monolithic active matrix circuit.
1 ・・・島状半導体領域 2、3・・不純物領域 4 ・・・ゲイト電極 5、6・・不純物領域(ソース、ドレイン) 7、8・・不純物領域 9 ・・・チャネル形成領域 DESCRIPTION OF SYMBOLS 1 ... Island-shaped semiconductor region 2, 3 ... Impurity area 4 ... Gate electrode 5, 6 ... Impurity area (source, drain) 7, 8 ... Impurity area 9 ... Channel formation area
Claims (16)
体領域と、ゲイト電極とを有する薄膜半導体装置におい
て、 前記薄膜半導体領域には、 N型のソースおよびドレインと、 前記ソースおよびドレインの間の真性なチャネル形成領
域と、 が設けられており、 前記チャネル形成領域には、前記薄膜半導体領域のエッ
ヂを含み、かつ、前記チャネル形成領域を横断せず、か
つ、前記ソースおよびドレインと接合しないP型の不純
物領域が設けられていることを特徴とする薄膜半導体装
置。And 1. A insulating surface on the formed island-like thin-film semiconductor region, in the thin-film semiconductor device having a gate electrode, the thin film semiconductor region, and the N-type source and drain of the source and drain Intrinsic channel formation between
And pass, is provided with the channel formation region includes an edge of the thin film semiconductor region, and not transverse to the channel formation region and the impurity of the P-type which does not joined to the source and drain
A thin-film semiconductor device provided with an object region .
体領域、ゲイト電極とを有する薄膜半導体装置におい
て、 前記薄膜半導体領域には、 N型のソースおよびドレインと、 前記ソースおよびドレインの間の真性なチャネル形成領
域と、 が設けられており、 前記チャネル形成領域には、前記薄膜半導体領域のエッ
ヂを含み、かつ、前記チャネル形成領域を横断せず、か
つ、前記ソースおよびドレインと接合しないP型の不純
物領域が複数設けられており、 複数の前記不純物領域のうち少なくとも1つは、他の前
記不純物領域とは異なるエッヂを含むことを特徴とする
薄膜半導体装置。2. A insulating surface formed island-like thin film semiconductor regions on, in a thin film semiconductor device having a gate electrode, the thin film semiconductor region, and the N-type source and drain, between the source and drain Intrinsic Channel Formation
And pass, is provided with the channel formation region includes an edge of the thin film semiconductor region, and not transverse to the channel formation region and the impurity of the P-type which does not joined to the source and drain
Object region is provided with a plurality of, at least one of a plurality of said impurity region, a thin film semiconductor device which comprises a different edge of the other of the impurity region.
体領域と、絶縁膜と、ゲイト電極と、該ゲイト電極と同
一層からなる配線とを有する薄膜半導体装置において、 前記薄膜半導体領域には、 N型のソースおよびドレインと、 前記ソースおよび前記ドレインの間の真性なチャネル形
成領域と、 前記ソースまたは前記ドレインのいずれか一方と電気的
に接続されているP型の第1の不純物領域と、 が設けられており、 前記チャネル形成領域には、前記薄膜半導体領域のエッ
ヂを含み、かつ、前記チャネル形成領域を横断せず、か
つ、前記ソースおよび前記ドレインと接合しないP型の
第2の不純物領域が設けられており、 前記第1の不純物領域および前記絶縁膜および前記配線
によって容量が形成されていることを特徴とする薄膜半
導体装置。3. An island-shaped thin film semiconductor region formed on an insulating surface, an insulating film, a gate electrode, and the same as the gate electrode.
A thin-film semiconductor device having a single- layer wiring, wherein the thin-film semiconductor region includes an N-type source and a drain, and an intrinsic channel between the source and the drain.
And forming region, wherein the source or one electrically connected to by a P-type has a first impurity region of the drain, is provided with, on the channel forming region, edge of the thin film semiconductor region And does not cross the channel forming region and does not join the source and the drain .
And the second impurity region is provided, a thin film semiconductor device characterized by capacitor is formed by the first impurity region and the insulating film and the wiring.
体領域と、絶縁膜と、ゲイト電極と、該ゲイト電極と同
一層からなる配線とを有する薄膜半導体装置において、 前記薄膜半導体領域には、 N型のソースおよびドレインと、 前記ソースおよび前記ドレインの間の真性なチャネル形
成領域と、 前記ソースまたは前記ドレインのいずれか一方と接合し
ているP型の第1の不純物領域と、 が設けられており、 前記チャネル形成領域には、前記薄膜半導体領域のエッ
ヂを含み、かつ、前記チャネル形成領域を横断せず、か
つ、前記ソースおよび前記ドレインと接合しないP型の
第2の不純物領域が設けられており、 前記第1の不純物領域および前記絶縁膜および前記配線
によって容量が形成されていることを特徴とする薄膜半
導体装置。4. An island-shaped thin film semiconductor region formed on an insulating surface, an insulating film, a gate electrode, and the same as the gate electrode.
A thin-film semiconductor device having a single- layer wiring, wherein the thin-film semiconductor region includes an N-type source and a drain, and an intrinsic channel between the source and the drain.
And forming region, and the source or the first impurity region of either the type P which are joined in the drain, is provided with, on the channel forming region comprises a edge of the thin film semiconductor region, And a P-type which does not cross the channel formation region and does not join the source and the drain .
And the second impurity region is provided, a thin film semiconductor device characterized by capacitor is formed by the first impurity region and the insulating film and the wiring.
体領域と、絶縁膜と、ゲイト電極と、該ゲイト電極と同
一層からなる配線と、画素電極とを有する薄膜半導体装
置において、 前記薄膜半導体領域には、 N型のソースおよびドレインと、 前記ソースおよび前記ドレインの間の真性なチャネル形
成領域と、 前記ソースまたは前記ドレインのいずれか一方と接合し
ているP型の第1の不純物領域と、 が設けられており、 前記チャネル形成領域には、前記薄膜半導体領域のエッ
ヂを含み、かつ、前記チャネル形成領域を横断せず、か
つ、前記ソースおよび前記ドレインと接合しないP型の
第2の不純物領域が設けられており、前記第1の不純物領域および前記絶縁膜および前記配線
によって容量が形成されており、 前記ソースまたは前記ドレインと前記第1の不純物領域
と前記画素電極とが接する部分において、シリサイドが
形成されていることを特徴とする薄膜半導体装置。5. An island-shaped thin film semiconductor region formed on an insulating surface, an insulating film, a gate electrode, and the same as the gate electrode.
In a thin-film semiconductor device having a single-layer wiring and a pixel electrode, the thin-film semiconductor region includes: an N-type source and a drain; and an intrinsic channel between the source and the drain.
And forming region, and the source or the first impurity region of either the type P which are joined in the drain, is provided with, on the channel forming region comprises a edge of the thin film semiconductor region, And a P-type which does not cross the channel formation region and does not join the source and the drain .
A second impurity region is provided, the first impurity region, the insulating film, and the wiring;
Are formed capacity by, in the source or the drain and the first impurity region and the pixel electrode are in contact with portions, a thin film semiconductor device characterized by silicide is formed.
不純物領域は低濃度不純物領域であることを特徴とする
薄膜半導体装置。6. The method according to claim 1, wherein
The thin film semiconductor device, wherein the impurity region is a low concentration impurity region.
いて、前記第2の不純物領域は低濃度不純物領域である
ことを特徴とする薄膜半導体装置。7. The thin-film semiconductor device according to claim 3, wherein the second impurity region is a low-concentration impurity region.
いて、前記第1の不純物領域および前記第2の不純物領
域は、実質的に同一の不純物濃度であることを特徴とす
る薄膜半導体装置。8. The first impurity region and the second impurity region according to claim 3, wherein
The regions have substantially the same impurity concentration.
体領域と、ゲイト電極とを有する薄膜半導体装置におい
て、 前記薄膜半導体領域には、 P型のソースおよびドレインと、 前記ソースおよびドレインの間の真性なチャネル形成領
域と、 が設けられており、 前記チャネル形成領域には、前記薄膜半導体領域のエッ
ヂを含み、かつ、前記チャネル形成領域を横断せず、か
つ、前記ソースおよびドレインと接合しないN型の不純
物領域が設けられていることを特徴とする薄膜半導体装
置。9. A insulating surface on the formed island-like thin-film semiconductor region, in the thin-film semiconductor device having a gate electrode, the thin film semiconductor region includes a P-type source and drain of the source and drain Intrinsic channel formation between
And pass, is provided with the channel formation region includes an edge of the thin film semiconductor region, and not transverse to the channel formation region and the impurity of the N-type that does not joined to the source and drain
A thin-film semiconductor device provided with an object region .
導体領域、ゲイト電極とを有する薄膜半導体装置におい
て、 前記薄膜半導体領域には、 P型のソースおよびドレインと、 前記ソースおよびドレインの間の真性なチャネル形成領
域と、 が設けられており、 前記チャネル形成領域には、前記薄膜半導体領域のエッ
ヂを含み、かつ、前記チャネル形成領域を横断せず、か
つ、前記ソースおよびドレインと接合しないN型の不純
物領域が複数設けられており、 複数の前記不純物領域のうち少なくとも1つは、他の前
記不純物領域とは異なるエッヂを含むことを特徴とする
薄膜半導体装置。10. A thin-film semiconductor device having an island-shaped thin-film semiconductor region and a gate electrode formed on an insulating surface, wherein the thin-film semiconductor region includes a P-type source and a drain, and between the source and the drain . Intrinsic Channel Formation
And pass, is provided with the channel formation region includes an edge of the thin film semiconductor region, and not transverse to the channel formation region and the impurity of the N-type that does not joined to the source and drain
Object region is provided with a plurality of, at least one of a plurality of said impurity region, a thin film semiconductor device which comprises a different edge of the other of the impurity region.
導体領域と、絶縁膜と、ゲイト電極と、該ゲイト電極と
同一層からなる配線とを有する薄膜半導体装置におい
て、 前記薄膜半導体領域には、 P型のソースおよびドレインと、 前記ソースおよび前記ドレインの間の真性なチャネル形
成領域と、 前記ソースまたは前記ドレインのいずれか一方と電気的
に接続されているN型の第1の不純物領域と、 が設けられており、 前記チャネル形成領域には、前記薄膜半導体領域のエッ
ヂを含み、かつ、前記チャネル形成領域を横断せず、か
つ、前記ソースおよび前記ドレインと接合しないN型の
第2の不純物領域が設けられており、 前記第1の不純物領域および前記絶縁膜および前記配線
によって容量が形成されていることを特徴とする薄膜半
導体装置。11. An island-shaped thin film semiconductor region formed on an insulating surface, an insulating film, a gate electrode, and the gate electrode.
In the thin film semiconductor device having a wiring formed of the same layer , the thin film semiconductor region includes: a P-type source and a drain; and an intrinsic channel between the source and the drain.
And forming region, wherein the source or one electrically connected to with the N-type and a first impurity region of the drain, is provided with, on the channel forming region, edge of the thin film semiconductor region And does not cross the channel forming region and does not join the source and the drain .
And the second impurity region is provided, a thin film semiconductor device characterized by capacitor is formed by the first impurity region and the insulating film and the wiring.
導体領域と、絶縁膜と、ゲイト電極と、該ゲイト電極と
同一層からなる配線とを有する薄膜半導体装置におい
て、 前記薄膜半導体領域には、 P型のソースおよびドレインと、 前記ソースおよび前記ドレインの間の真性なチャネル形
成領域と、 前記ソースまたは前記ドレインのいずれか一方と接合し
ているN型の第1の不純物領域と、 が設けられており、 前記チャネル形成領域には、前記薄膜半導体領域のエッ
ヂを含み、かつ、前記チャネル形成領域を横断せず、か
つ、前記ソースおよび前記ドレインと接合しないN型の
第2の不純物領域が設けられており、 前記第1の不純物領域および前記絶縁膜および前記配線
によって容量が形成されていることを特徴とする薄膜半
導体装置。12. An island-shaped thin-film semiconductor region formed on an insulating surface, an insulating film, a gate electrode, and the gate electrode.
In the thin film semiconductor device having a wiring formed of the same layer , the thin film semiconductor region includes: a P-type source and a drain; and an intrinsic channel between the source and the drain.
And forming region, and the source or one first impurity region of the N type being joined to the drain, is provided with, on the channel forming region comprises a edge of the thin film semiconductor region, And an N-type which does not cross the channel forming region and does not join the source and the drain .
And the second impurity region is provided, a thin film semiconductor device characterized by capacitor is formed by the first impurity region and the insulating film and the wiring.
導体領域と、絶縁膜と、ゲイト電極と、該ゲイト電極と
同一層からなる配線と、画素電極とを有する薄膜半導体
装置において、 前記薄膜半導体領域には、 P型のソースおよびドレインと、 前記ソースおよび前記ドレインの間の真性なチャネル形
成領域と、 前記ソースまたは前記ドレインのいずれか一方と接合し
ているN型の第1の不純物領域と、 が設けられており、 前記チャネル形成領域には、前記薄膜半導体領域のエッ
ヂを含み、かつ、前記チャネル形成領域を横断せず、か
つ、前記ソースおよび前記ドレインと接合しないN型の
第2の不純物領域が設けられており、前記第1の不純物領域および前記絶縁膜および前記配線
によって容量が形成されており、 前記ソースまたは前記ドレインと前記第1の不純物領域
と前記画素電極とが接する部分において、シリサイドが
形成されていることを特徴とする薄膜半導体装置。13. An island-shaped thin film semiconductor region formed on an insulating surface, an insulating film, a gate electrode, and the gate electrode.
In a thin film semiconductor device having a wiring formed of the same layer and a pixel electrode, the thin film semiconductor region includes a P-type source and a drain, and an intrinsic channel between the source and the drain.
And forming region, and the source or one first impurity region of the N type being joined to the drain, is provided with, on the channel forming region comprises a edge of the thin film semiconductor region, And an N-type which does not cross the channel forming region and does not join the source and the drain .
A second impurity region is provided, the first impurity region, the insulating film, and the wiring;
Are formed capacity by, in the source or the drain and the first impurity region and the pixel electrode are in contact with portions, a thin film semiconductor device characterized by silicide is formed.
前記不純物領域は低濃度不純物領域であることを特徴と
する薄膜半導体装置。14. The method according to claim 9, wherein
The thin film semiconductor device according to claim 1, wherein the impurity region is a low concentration impurity region.
項において、前記第2の不純物領域は低濃度不純物領域
であることを特徴とする薄膜半導体装置。15. The thin film semiconductor device according to claim 11, wherein the second impurity region is a low concentration impurity region.
項において、前記第1の不純物領域および前記第2の不
純物領域は、実質的に同一の不純物濃度であることを特
徴とする薄膜半導体装置。16. The semiconductor device according to claim 11, wherein the first impurity region and the second impurity region are provided.
A thin-film semiconductor device, wherein the pure regions have substantially the same impurity concentration.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18626594A JP3326014B2 (en) | 1994-07-14 | 1994-07-14 | Thin film semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18626594A JP3326014B2 (en) | 1994-07-14 | 1994-07-14 | Thin film semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0832081A JPH0832081A (en) | 1996-02-02 |
JP3326014B2 true JP3326014B2 (en) | 2002-09-17 |
Family
ID=16185265
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18626594A Expired - Fee Related JP3326014B2 (en) | 1994-07-14 | 1994-07-14 | Thin film semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3326014B2 (en) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5259129A (en) | 1992-04-24 | 1993-11-09 | Warm Springs Golf Club, Inc. | Winter golf shoe spikes |
US8603870B2 (en) | 1996-07-11 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
TW556263B (en) | 1996-07-11 | 2003-10-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
JP4103968B2 (en) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | Insulated gate type semiconductor device |
TW451284B (en) | 1996-10-15 | 2001-08-21 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
JP4017706B2 (en) | 1997-07-14 | 2007-12-05 | 株式会社半導体エネルギー研究所 | Semiconductor device |
US7142030B2 (en) | 2002-12-03 | 2006-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
JP4515302B2 (en) * | 2005-03-25 | 2010-07-28 | 株式会社半導体エネルギー研究所 | Semiconductor device |
JP4515397B2 (en) * | 2006-02-16 | 2010-07-28 | 株式会社半導体エネルギー研究所 | Semiconductor device |
JP4315172B2 (en) | 2006-07-12 | 2009-08-19 | セイコーエプソン株式会社 | Method for manufacturing substrate for electro-optical device |
JP4563422B2 (en) * | 2007-06-05 | 2010-10-13 | 株式会社半導体エネルギー研究所 | Semiconductor device |
JP4499774B2 (en) * | 2007-10-24 | 2010-07-07 | 株式会社半導体エネルギー研究所 | Insulated gate type semiconductor device |
JP4515530B2 (en) * | 2009-07-13 | 2010-08-04 | 株式会社半導体エネルギー研究所 | Semiconductor device |
JP4545825B2 (en) * | 2010-01-14 | 2010-09-15 | 株式会社半導体エネルギー研究所 | Semiconductor device |
JP4684358B2 (en) * | 2010-06-02 | 2011-05-18 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
-
1994
- 1994-07-14 JP JP18626594A patent/JP3326014B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0832081A (en) | 1996-02-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5998841A (en) | Semiconductor device including active matrix circuit | |
KR100294027B1 (en) | Electro-optical Devices and Thin Film Transistors | |
KR0145458B1 (en) | Fabrication method of mis semiconductor device | |
JP3212060B2 (en) | Semiconductor device and manufacturing method thereof | |
KR100332619B1 (en) | A thin film transistor | |
KR100294088B1 (en) | Semiconductor integrated circuit | |
JP3326014B2 (en) | Thin film semiconductor device | |
JPH11121763A (en) | Active matrix display device | |
US6777763B1 (en) | Semiconductor device and method for fabricating the same | |
JP2805590B2 (en) | Method for manufacturing semiconductor device | |
JP2840812B2 (en) | Semiconductor device and manufacturing method thereof | |
JP3326015B2 (en) | Thin film semiconductor device | |
JP2011035430A (en) | Method for manufacturing semiconductor device | |
JP3266861B2 (en) | Active matrix device | |
JP3141979B2 (en) | Semiconductor device and manufacturing method thereof | |
JPH08167722A (en) | Manufacture of semiconductor integrated circuit | |
JPH1065181A (en) | Semiconductor device and its manufacture | |
JPH08125193A (en) | Semiconductor integrated circuit and fabrication thereof | |
JP3360057B2 (en) | Semiconductor device | |
JP3695572B2 (en) | Method for manufacturing semiconductor device | |
JP3393834B2 (en) | Method for manufacturing semiconductor device | |
KR100273931B1 (en) | A thin film transistor | |
JP2002033328A (en) | Semiconductor device | |
JPH11160737A (en) | Active matrix device | |
JP2006093745A (en) | Semiconductor device and its manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080705 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090705 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090705 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090705 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100705 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100705 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110705 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110705 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110705 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120705 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120705 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120705 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130705 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130705 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |