JP3319928B2 - The method of manufacturing a semiconductor memory device - Google Patents

The method of manufacturing a semiconductor memory device

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JP3319928B2
JP3319928B2 JP32457495A JP32457495A JP3319928B2 JP 3319928 B2 JP3319928 B2 JP 3319928B2 JP 32457495 A JP32457495 A JP 32457495A JP 32457495 A JP32457495 A JP 32457495A JP 3319928 B2 JP3319928 B2 JP 3319928B2
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茂夫 大西
数也 石原
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シャープ株式会社
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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、強誘電体メモリ素子の製造方法に関し、特に強誘電体材料からなる不揮発性半導体メモリ素子の製造方法に関するものである。 The present invention relates to relates to a method of manufacturing a ferroelectric memory device, a method for manufacturing a nonvolatile semiconductor memory device comprising a particular ferroelectric material.

【0002】 [0002]

【従来の技術】図4に示す第1の従来の強誘電体を用いた不揮発性メモリ素子は、少なくとも1つのスイッチングトランジスタと少なくとも1つの強誘電体キャパシタにより構成され、上記トランジスタとキャパシタとは配線層により接続されている。 BACKGROUND OF THE INVENTION first conventional ferroelectric nonvolatile memory element using a shown in FIG. 4 is constituted by at least one switching transistor least one ferroelectric capacitor, wiring and the transistor and the capacitor It is connected by the layer. 図4乃至図6は従来の第1 4 to 6 first conventional
乃至第3の強誘電体を用いた不揮発性半導体メモリ素子の構造断面図である。 To a cross-sectional view showing a structure of a nonvolatile semiconductor memory device using the third ferroelectric. 図4乃至図6において、21はシリコン基板、22はゲート電極、23は拡散層、24、 4 to 6, 21 denotes a silicon substrate, 22 gate electrode, 23 is a diffusion layer, 24,
32は層間絶縁膜、25はポリシリコンプラグ、26は下部電極、27は強誘電体膜、28は上部電極、29はビットライン、30はドライブライン、31はバリア層を示す。 32 denotes an interlayer insulating film, 25 denotes a polysilicon plug, the lower electrode 26, ferroelectric film 27, 28 upper electrode, 29 is a bit line, 30 is a drive line, 31 is a barrier layer.

【0003】図4に示す、従来の強誘電体を用いた不揮発性メモリ素子は、以下の工程で製造される。 [0003] FIG. 4, the nonvolatile memory device using a conventional ferroelectric is manufactured by the following steps.

【0004】まず、素子分離により囲まれた活性領域にスイッチングトランジスタを形成した後、素子分離領域上にドライブラインに相当する下部電極を形成した後、 [0004] First, after forming a switching transistor in an active region surrounded by the isolation, after the formation of the lower electrode corresponding to the drive line on the isolation region,
強誘電体膜を形成する。 Ferroelectric film is formed. その後、強誘電体、上部電極を加工し、キャパシタを形成する。 Then, ferroelectric, processing the upper electrode to form a capacitor. 次に、一方のソース/ Then, one of the source /
ドレイン領域にビット線、他のソース/ドレイン領域と強誘電体キャパシタのプレート電極を配線により電気的に接続する。 Bit line to the drain region, is electrically connected by wiring plate electrodes of the other source / drain region and the ferroelectric capacitor.

【0005】強誘電体キャパシタは印加電界に対して蓄積電荷は図7に示すような特性を示す。 [0005] The ferroelectric capacitor is accumulated charge with respect to the applied electric field exhibits a characteristic as shown in FIG. 印加電界を取り除いても強誘電体膜は自発分極を有しているため、この分極方向により情報(1又は0)が記憶される。 Since the ferroelectric film be removed applied electric field has a spontaneous polarization, this polarization direction information (1 or 0) is stored. メモリ素子に適用するには分極反転するための正負のしきい値電圧が等しく、反転電荷量と非反転電荷量の差をメモリ素子のセンシングアンプで検出するため、5μC/cm Since the positive and negative threshold voltage for the applied to the memory element is poled equal detecting differences inversion charge quantity and the non-inversion charge quantity in the sense amplifier of the memory device, 5 [mu] C / cm
2程度必要となる。 About 2 need to become.

【0006】また、強誘電体材料には、上述の特性を満足する材料として、チタン酸ジルコン酸鉛(PbZr x Further, the ferroelectric material, as a material satisfying the properties described above, lead zirconate titanate (PbZr x
Ti x-13 、以下「PZT」という。 Ti x-1 O 3, hereinafter referred to as "PZT". )等が用いられている。 ) Or the like is used. また、電極材料には、PZT膜と格子の整合性がよく、耐酸化性の優れたPtや酸化物で且つ導電性という特徴をもつRuO 2等が用いられている。 Further, the electrode material, the consistency of the PZT film and the lattice well, RuO 2 or the like having a characteristic that and conductivity in oxidation resistance superior Pt or oxide is used.

【0007】 [0007]

【発明が解決しようとする課題】しかしながら、図4に示すように、第1の従来のメモリ素子構造では、強誘電体キャパシタが素子分離領域上に形成されている。 [SUMMARY OF THE INVENTION However, as shown in FIG. 4, in the first conventional memory device structure, a ferroelectric capacitor is formed on the isolation region. このため素子分離領域はキャパシタに対して十分なマージンを取った設計が必要となるため、セルサイズの縮小は困難である。 Therefore the element isolation region because it requires a design with sufficient margin with respect to the capacitor, reduction in cell size is difficult.

【0008】一方、図5に示すような強誘電体キャパシタをスイッチングトランジスタ上に形成するスタック構造とすることにより、メモリ素子領域が縮小でき、高集積化が実現できる。 On the other hand, by a stacked structure to form a ferroelectric capacitor as shown in FIG. 5 on the switching transistor, the memory element region can be reduced, higher integration can be achieved. このようなスタック構造を実現するには、スイッチングトランジスタと強誘電体キャパシタを接続している配線をプラグ構造にする必要がある。 To realize such a stacked structure, it is necessary that the wiring connecting the switching transistor and a ferroelectric capacitor to the plug structure. 従来より、高集積化を図った半導体メモリ素子の微細コンタクトには、タングステンやポリシリコンを用い、埋め込まれている。 Conventionally, the fine contact of a semiconductor memory device which attained high integration, using tungsten or polysilicon are buried.

【0009】また、強誘電体キャパシタの電極材料には耐酸化性に優れた白金や酸化物導電体が用いられているため、プラグに用いる材料は、白金や酸化物導電体に対して安定で良好なコンタクト特性が得られなければならない。 Further, since the platinum and the oxide conductor having excellent oxidation resistance is used as the electrode material of the ferroelectric capacitor, the material used for the plug, a stable to platinum and an oxide conductor good contact characteristics must be obtained.

【0010】しかしながら、ポリシリシコンプラグは強誘電体キャパシタ形成工程での熱処理で、白金と容易に反応し、白金シリサイドを形成する。 [0010] However, heat treatment of poly silicilytes Con plug ferroelectric capacitor forming step, readily react with the platinum to form platinum silicide. このため、電極領域で体積膨張が起こり、コンタクト不良となる。 Therefore, it occurs in the volume expansion in the electrode region, a contact failure. また、 Also,
導電性酸化物を用いた場合、導電性酸化物とポリシリコンとの界面でシリコンが酸化され、良好なオーミックコンタクトを得るのは難しい。 When a conductive oxide, is interfacial silicon oxide in the conductive oxide and polysilicon, it is difficult to obtain a good ohmic contact.

【0011】一方、タングステンプラグは局所的に大きなストレスをもっているため、強誘電体膜の結晶化のための600〜700℃の熱処理工程で伴うストレスにより、ドレイン領域とのコンタクト領域で密着不良が発生する恐れがある。 Meanwhile, since the tungsten plug has a locally great stress, the stress associated with heat treatment step 600 to 700 ° C. for crystallization of the ferroelectric film, adhesion failure occurs in the contact region between the drain region there is a risk of. このため、上記スタック構造の強誘電体メモリ素子において、下部電極として白金、プラグとしてポリシリコンを用いた場合、下部電極とポリシリコンとの界面にバリア層を挿入する必要がある。 Therefore, in the ferroelectric memory device of the stack structure, a platinum as the lower electrode, the case of using polysilicon as a plug, it is necessary to insert the barrier layer at the interface between the lower electrode and the polysilicon. このようなバリア性を有する膜としてTiNが知られている。 TiN is known as a film having such barrier properties. 例えば、コンタクトプラグにポリシリコン、下部電極として白金、バリア層としてTiN膜、強誘電体としてPZ For example, polysilicon contact plug, PZ as TiN film, a ferroelectric as a lower electrode of platinum, as a barrier layer
T膜を用いた場合、PZT膜の結晶化温度(600〜7 When using the T layer, PZT film crystallization temperature (600-7
00℃)において、十分なバリア性を保つためには、T In 00 ° C.), in order to maintain a sufficient barrier property, T
iN膜の厚さは2000Å以上必要となる。 The thickness of iN film is required more than 2000Å. また、良好な強誘電性を得るためには、PZT膜の厚さは2000 Further, in order to obtain good ferroelectricity, the thickness of the PZT film 2000
Å以上、下部電極の厚さは1000Å以上必要なため、 Å above, since the thickness of the lower electrode is required above 1000 Å,
5000Å以上の段差が生じるため、微細加工及び高集積化が困難となる。 Since the above step 5000Å occurs, it is difficult to fine processing and integration.

【0012】また、強誘電体膜と下部電極とを加工した後、上部電極をドライブラインとして形成するには、ドライブラインを形成する前に層間絶縁膜を形成することがある。 Further, after processing the ferroelectric film and the lower electrode, to form the upper electrode as a drive line may form an interlayer insulating film before forming the driveline. ドライブラインを形成した後の段差は、最終的には図6に示すような構造より、7500〜10000 The step of after forming the driveline, and ultimately from the structure shown in FIG. 6, 7500 to 10,000
Åになる。 It becomes Å.

【0013】上記段差を低減するためには、バリア層を挿入する代わりに、特開平5−299601号公報に示すように、プラグに下部電極に対するバリア性を有する材料、例えばTiNを用いている。 [0013] In order to reduce the step, instead of inserting the barrier layer, as shown in Japanese Patent Laid-Open No. 5-299601, uses a material having a barrier property against the lower electrode to the plug, for example, a TiN.

【0014】しかしながら、特開平5−299601号公報のように、下部電極、強誘電体膜及び上部電極を同一マスクを用い、同時にエッチングする場合、上部電極をドライブラインとすることはできず、別途上部電極に接続するドライブラインを形成する必要がある。 [0014] However, as in JP-5-299601, JP-bottom electrode, using the same mask ferroelectric film and an upper electrode, when etching simultaneously, can not be an upper electrode and driveline separately it is necessary to form a drive line connected to the upper electrode. また、 Also,
Ptと強誘電体膜とを同時にエッチングする際に発生するPtの反応生成物が強誘電体膜側壁に付着し、上部電極と下部電極とが導通する恐れがある。 Adhering to the reaction product ferroelectric film sidewall of Pt generated when simultaneously etching the Pt and the ferroelectric film, there is a possibility that the upper and lower electrodes to conduct.

【0015】本発明は、上部電極を下部電極とは別に加工し、上部電極をドライブラインとして形成するものにおいて、平坦化可能なスタック構造の不揮発性半導体メモリ素子の製造方法を提供すること目的とするものである。 [0015] The present invention, the upper electrode separately processing the lower electrode, in which an upper electrode as a driveline, the object is to provide a method of manufacturing a nonvolatile semiconductor memory device of the flattening can be stacked structure it is intended to.

【0016】 [0016]

【課題を解決するための手段】 発明の半導体メモリ素子の製造方法は、スイッチングトランジスタと強誘電体膜を有するキャパシタとを備えた半導体メモリ素子の製造方法において、半導体基板上にスイッチングトランジスタを形成した後、第1層間絶縁膜を形成し、該第1層間絶縁膜における上記スイッチングトランジスタの拡散領域上にコンタクトホールを形成する工程と、該コンタクトホールに拡散バリア膜を埋設し、上記第1層間絶縁膜上の該拡散バリア膜をエッチバックすることで、コンタクトプラグを形成する工程と、上記下部電極材料を堆積させた後、所定の形状にパターニングし、下部電極を形成する工程と、全面に所定の厚さのバッファ層を形成した後、表面を平坦し、上記下部電極表面を露出させる工程と、上記強誘 The method of manufacturing a semiconductor memory device of the present invention According to an aspect of the formation method of manufacturing a semiconductor memory device having a capacitor, a switching transistor on a semiconductor substrate having a switching transistor and a ferroelectric film after the first interlayer insulating film is formed, embedded forming a contact hole on the diffusion region of the switching transistor in the first interlayer insulating film, a diffusion barrier layer in the contact hole, the first interlayer the diffusion barrier layer on the insulating film is etched back and forming a contact plug, after depositing the bottom electrode material is patterned into a predetermined shape, forming a lower portion electrode, the entire surface after forming the buffer layer of the predetermined thickness, the surface was flat, exposing the lower electrode surface, the strong induction 体膜材料を堆積させ、少なくとも上記下部電極全面を覆う所定の形状にパターニングする工程と、全面に上記上部電極材料を堆積させた後、ドライブラインともなる上部電極を所定の形状にパターニングする工程とを有することを特徴とするものである。 Depositing a body membrane material is patterned and a step of patterning to a predetermined shape covering at least the lower electrode over the entire surface, after the entire surface by depositing the top electrode material, the upper portion electrode Ru driveline Tomona into a predetermined shape it is characterized in that a step.

【0017】また、本発明の半導体メモリ素子の製造方法は、スイッチングトランジスタと強誘電体膜を有するキャパシタとを備えた半導体メモリ素子の製造方法において、半導体基板上にスイッチングトランジスタを形成した後、第1層間絶縁膜を形成し、該第1層間絶縁膜における上記スイッチングトランジスタの拡散領域上にコンタクトホールを形成する工程と、該コンタクトホールに拡散バリア膜を埋設し、上記第1層間絶縁膜上の該拡散バリア膜をエッチバックすることで、コンタクトプラグを形成する工程と、下部電極材料を堆積させた後、所定の形状にパターニングし、上記下部電極を形成する工程と、全面に所定の厚さのバッファ層を形成した後、表面を平坦し、上記下部電極表面を露出させる工程と、上記強誘電体膜及 Further, a method of manufacturing a semiconductor memory device of the present invention provides a method of manufacturing a semiconductor memory device having a capacitor having a switching transistor and a ferroelectric film, after forming the switching transistor on a semiconductor substrate, the forming a first interlayer insulating film, forming a contact hole on the diffusion region of the switching transistor in the first interlayer insulating film, it is buried diffusion barrier layer in the contact hole, on the first interlayer insulating film by etching back the diffusion barrier film, forming a contact plug, after depositing the lower portion electrode material is patterned into a predetermined shape, and forming the lower electrode, the predetermined entire surface thickness after forming the the buffer layer, the surface flat, thereby exposing the lower electrode surface, the ferroelectric film及beauty 部電極材料を堆積させた後、少なくとも上記下部電極を覆う所定の形状にパターニングし、 After the part electrode material is deposited and patterned into a predetermined shape to cover at least the lower electrode,
上記強誘電体膜及びドライブラインともなる上記上部電極を同時に形成する工程とを有することを特徴とするものである。 It is characterized in that a step of simultaneously forming the upper electrode also becomes the ferroelectric film and driveline.

【0018】更に、請求項3記載の本発明の半導体メモリ素子の製造方法は、上記コンタクトホールに上記拡散バリア膜を埋設した後、上記第1層間絶縁膜上の拡散バリア膜をエッチバックにより除去し、上記コンタクトプラグを形成する工程を有することを特徴とする、請求項1又は請求項2記載の半導体メモリ素子の製造方法である。 Furthermore, a method of manufacturing a semiconductor memory device of the present invention of claim 3, wherein, after burying the diffusion barrier layer in the contact hole, removing the diffusion barrier film on the first interlayer insulating film by etching back and, characterized by having a step of forming the contact plugs, a method of manufacturing a semiconductor memory device according to claim 1 or claim 2, wherein.

【0019】 [0019]

【発明の実施の形態】以下、発明の実施の形態に基づいて本発明について詳細に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the present invention will be described in detail based on the embodiments of the invention.

【0020】図1及び図2は本発明の第1の実施の形態の、半導体メモリ素子の製造工程図であり、図3は本発明の第2の実施の形態の、半導体メモリ素子の製造工程図である。 [0020] Figures 1 and 2 of the first embodiment of the present invention, a manufacturing process of the semiconductor memory device, FIG. 3 of the second embodiment of the present invention, a process for manufacturing the semiconductor memory device it is a diagram. 図1乃至図3において、1はシリコン基板、 1 to 3, 1 denotes a silicon substrate,
2はゲート電極、3は拡散層、4は第1層間絶縁膜、5 2 denotes a gate electrode, 3 is the diffusion layer, the 4 first interlayer insulating film, 5
はTi膜、6aはTiN層、6bはTiNプラグ、7は下部電極、8はバッファ層、9は強誘電体膜、10は第2層間絶縁膜、11は上部電極、12は第3層間絶縁膜、13はビットラインを示す。 Ti film, 6a is TiN layer, 6b is TiN plug, the lower electrode 7, 8 denotes a buffer layer, the ferroelectric film 9, the second interlayer insulating film 10, 11 upper electrode, 12 is a third interlayer insulating film, 13 denotes a bit line.

【0021】次に、図1を用いて本発明の第1の実施の形態の半導体メモリ素子の製造工程を説明する。 Next, the manufacturing process of the semiconductor memory device of the first embodiment of the present invention will be described with reference to FIG.

【0022】まず、従来の技術により、シリコン基板1 [0022] First of all, by conventional techniques, the silicon substrate 1
上にゲート電極2及び拡散層3を有するスイッチングトランジスタを形成する。 Forming a switching transistor having a gate electrode 2 and the diffusion layer 3 on top. その後、第1層間絶縁膜4を堆積させ、第1層間絶縁膜4上にレジスト(図示せず。) Then, depositing a first interlayer insulating film 4, a resist on the first interlayer insulating film 4 (not shown.)
を堆積させ、フォトリソグラフィ工程によりパターニングし、RIE法等により、コンタクトホールを形成する(図1(a))。 It was deposited, and patterned by a photolithography process, by the RIE method or the like, to form a contact hole (Figure 1 (a)).

【0023】上記レジスト(図示せず。)を除去した後、DCマグネトロンスパッタ法により、拡散層3に良好なオーミックコンタクトを得るため、Ti膜5を形成する。 [0023] After removing the resist (not shown.) By DC magnetron sputtering method, in order to obtain a good ohmic contact to the diffusion layer 3 to form a Ti film 5. 良好なオーミック特性を得るためには、Ti膜5 In order to obtain good ohmic characteristics, Ti film 5
の膜厚は500〜1000Åが望ましい。 The thickness of 500~1000Å is desirable. Ti原料として四塩化チタン、還元ガスとしてメチルヒドラジンあるいはアンモニアを用いる。 Titanium tetrachloride as Ti source, using methyl hydrazine or ammonia as a reducing gas. Ti原料は上記原料に限定されるものではなく、テトラキスジメチルアミノチタニュウム等の有機金属原料を用いてもよい。 Ti material is not limited to the above material, it may be used an organic metal raw material such as tetrakis (dimethylamino) titanium Niu beam.

【0024】次に、CVD法により、下部電極に対するバリア性を有する材料として、TiN層6aをコンタクトホール内を含めて全面に堆積させる。 Next, by a CVD method, a material having a barrier property against the lower electrode, a TiN layer 6a including the contact hole is deposited on the entire surface. TiN層6a TiN layer 6a
は、基板温度を400〜600℃に加熱し、上記原料を基板上に導入し、圧力を1〜5Torrの減圧下で形成する。 Heats the substrate temperature to 400 to 600 ° C., the raw material was introduced onto a substrate to form a pressure under a reduced pressure of 1~5Torr. コンタクトホールの直径が0.5μmの場合、T When the diameter of the contact hole is 0.5 [mu] m, T
iN層6aで完全に埋め込むには7000〜10000 In the completely filled iN layer 6a 7,000-10000
Å堆積することが望ましい(図1(b))。 It is desirable to Å deposition (Figure 1 (b)). スパッタリング法は、段差被覆性が悪いため、コンタクトホールの完全な埋め込みが困難であるため、本実施例ではCVD Sputtering, because of poor step coverage, for full contact hole filling is difficult, in this embodiment CVD
法を用いる。 The law is used.

【0025】次に、Cl 2 、SF 6あるいはCF 4により、第1層間絶縁膜4上のTiN膜6aをエッチバックする。 Next, the Cl 2, SF 6 or CF 4, the TiN film 6a on the first interlayer insulating film 4 is etched back. エッチバック後、TiN層6aはコンタクトホールにのみTiNプラグ6bとして残る(図1(c))。 After etching back, TiN layer 6a remains as TiN plug 6b only in the contact hole (Fig. 1 (c)).
また、コンタクトプラグにTiNプラグ6bを用い、第1層間絶縁膜4と下部電極7との間にバリア層を設けないようにすることにより、従来のバリア層による段差の低減ができる。 Further, using the TiN plug 6b in the contact plug, by not providing a barrier layer between the first interlayer insulating film 4 and the lower electrode 7, it can be reduced step by conventional barrier layers.

【0026】次に、下部電極7となる白金(Pt)膜を形成する。 [0026] Then, a platinum (Pt) film serving as a lower electrode 7. Ptはスパッタリング法により約1000Å Pt is about 1000Å by sputtering
形成するのが望ましい。 To form is desirable. 下部電極7は、Ptに限定されるものではなく、RuO 2 、ReO 3等の酸化物導電体を用いてもよい。 The lower electrode 7 is not limited to Pt, it may be an oxide conductor such as RuO 2, ReO 3. これらの電極の膜厚も約1000Å程度が望ましい。 About 1000Å about the film thickness of these electrodes is desirable. 白金膜形成後、リソグラフィ工程により、 After platinum film formed by a lithography process,
レジスト(図示せず。)をパターニングし、RIE法により、下部電極7を形成する(図1(d))。 Resist (not shown.) Patterning the, by RIE to form the lower electrode 7 (FIG. 1 (d)).

【0027】次に、下部電極7上に、強誘電体膜9と第1層間絶縁膜4との反応を防止するバッファ層8となる酸化チタン膜あるいは酸化ジルコニュウム膜等をCVD Next, CVD and on the lower electrode 7, ferroelectric film 9 and a titanium oxide film or oxide Jirukonyuumu film such as a buffer layer 8 to prevent the reaction between the first interlayer insulating film 4
法により形成する。 To form by law. チタン原料及びジルコニュウム原料は、これらの金属アルコキシド原料を用いることが望ましい。 Titanium materials and Jirukonyuumu raw material, it is desirable to use these metal alkoxides material. 例えば、Ti原料として、Ti(OC 25 )、T For example, a Ti raw material, Ti (OC 2 H 5) , T
i(i−OC 374 、Ti(t−OC 494など、Z i (i-OC 3 H 7 ) 4, etc. Ti (t-OC 4 H 9 ) 4, Z
r原料として、Zr(i−OC 374 、Zr(i−O As r raw material, Zr (i-OC 3 H 7) 4, Zr (i-O
494 、Zr(C 11192 )などを用いることが望ましい。 C 4 H 9) 4, Zr (C 11 H 19 O 2) is preferably used and the like.

【0028】また、CVD法による酸化チタン(TiO [0028] In addition, titanium oxide (TiO by a CVD method
2 )膜及び酸化ジルコニュウム(ZrO 2 )膜の形成は、 2) film and oxide Jirukonyuumu (ZrO 2) film formation of,
上記原料を不活性ガスによりバブリングさせ、揮発した蒸気とともに1〜5Torrの減圧下のシリコン基板1 The raw material was bubbled by inert gas, the silicon substrate under a reduced pressure of 1~5Torr with volatile vapors 1
上に導入する。 It is introduced into the above. シリコン基板1は400〜500℃に加熱し、反応ガスとしてO 2又はO 3を用いることが望ましい。 Silicon substrate 1 is heated to 400 to 500 ° C., it is preferable to use O 2 or O 3 as a reaction gas. TiO 2膜又はZrO 2膜は、下部電極7の厚みの1.5〜2倍堆積することが望ましい。 TiO 2 film or ZrO 2 film is preferably 1.5 to 2 times the deposition of the thickness of the lower electrode 7.

【0029】その後、バッファ層8となる酸化チタン膜又は酸化ジルコニュウム膜をCMP(Chemical [0029] Then, a titanium oxide film or oxide Jirukonyuumu film as a buffer layer 8 CMP (Chemical
Mechnical Polising:化学的機械的研磨)法を用い下部電極7の表面が露出まで研磨し、 Mechnical Polishing: polished to expose the surface of the lower electrode 7 using the chemical mechanical polishing) method,
表面を平坦化する(図1(e))。 The surface is planarized (Fig. 1 (e)). 尚、バッファ層8 The buffer layer 8
は、強誘電体膜に対する熱処理時に、安定で且つ良好な、強誘電体膜9と下地の第1層間絶縁膜4との絶縁性が得られるものが望ましい。 Is strong during the heat treatment for the dielectric film, a and stable good, those strong insulation between the dielectric film 9 and the first interlayer insulating film 4 of the underlying can be obtained is preferable.

【0030】次に、シリコン基板1全面にゾルゲル法等により強誘電体膜9を形成し、ランプ加熱あるいは電気炉により結晶化させる。 [0030] Next, a ferroelectric film 9 by a sol-gel method or the like on a silicon substrate 1 entirely, is crystallized by a lamp heating or electric furnace. 結晶化温度は強誘電体材料により大きく異なるが、PZT膜あるいはPLZT膜では、 Crystallization temperature varies greatly depending ferroelectric material, but in PZT film or the PLZT film,
600〜700℃が望ましい(図1(f))。 600 to 700 ° C. is preferable (FIG. 1 (f)). 尚、本発明において、強誘電体膜9の成膜方法は、ゾルゲル法に限定されず、CVD法やスパッタ法も適用可能である。 In the present invention, method of forming the ferroelectric film 9 is not limited to the sol-gel method, CVD method, a sputtering method is also applicable.
尚、CVD法や高温でのスパッタ法を用いた場合は、上述の強誘電体膜9の結晶化工程を省略することができる。 In the case of using a sputtering method in a CVD method or a high temperature, it is possible to omit the step of crystallizing the ferroelectric film 9 above.

【0031】強誘電体膜9をパターニングした後、第2 [0031] The strength after patterning the dielectric film 9, the second
層間絶縁膜10を形成し、強誘電体膜9上の第2層間絶縁膜10を一部除去した後、ドライブラインともなる上部電極11を膜厚1000Å程度形成する(図1 An interlayer insulating film 10, the strength after removing a part of the dielectric film a second interlayer insulating film 10 on 9, the upper electrode 11 to the thickness of about 1000Å is formed comprising also a drive line (Fig. 1
(g))。 (G)). 尚、上記第2層間絶縁膜10形成工程は行わなくてもよいが、膜質不良等により強誘電体膜9側面をキャパシタとして用いない等の場合には、第2層間絶縁膜10を形成することが望ましい。 Incidentally, the second interlayer insulating film 10 forming step may not be performed, if such is not using a ferroelectric film 9 side as a capacitor by quality defect or the like, to form a second interlayer insulating film 10 It is desirable 次に、第3層間絶縁膜12としてシリコン窒化膜やPSG膜、BPSG膜等を形成し、スイッチングトランジスタのソース側にコンタクトホールを形成し、金属配線によりビットライン1 Next, a silicon nitride film or a PSG film as the third interlayer insulating film 12, to form a BPSG film or the like, to form a contact hole on the source side of the switching transistor, the bit line 1 by metal wires
3を形成する(図1(h))。 3 is formed (FIG. 1 (h)).

【0032】次に、図2を用いて本発明の第2の実施の形態の半導体メモリ素子の製造工程を説明する。 Next, the manufacturing process of the semiconductor memory device of the second embodiment of the present invention will be described with reference to FIG.

【0033】まず、上記第1の実施の形態と同様の工程(図1(a)〜(e))を用いて、下部電極7の表面が露出まで、バッファ層8を研磨し、表面を平坦化した後、シリコン基板1全面にゾルゲル法等により強誘電体膜9を形成し、ランプ加熱あるいは電気炉により結晶化させる。 Firstly, with reference to the first embodiment the same steps (Fig. 1 (a) ~ (e)), until the exposed surface of the lower electrode 7, polishing the buffer layer 8, the flat surface after ized to form a ferroelectric film 9 by a sol-gel method or the like on a silicon substrate 1 entirely, is crystallized by a lamp heating or electric furnace. 結晶化温度は強誘電体材料により大きく異なるが、PZT膜あるいはPLZT膜では、600〜700 Crystallization temperature varies greatly depending ferroelectric material, but in PZT film or the PLZT film, 600-700
℃が望ましい。 ℃ is desirable. 更に、強誘電体膜9上に上部電極11としてPt膜を約1000Å程度形成し(図2(a))、 Further, the ferroelectric film 9 on the Pt film is about 1000Å formed as an upper electrode 11 in (FIG. 2 (a)),
フォトリソグラフィ工程により、パターニングする。 By a photolithography process, patterning. 上部電極11はPtに限定されるものではなく、酸化物導電体を用いてもよい。 The upper electrode 11 is not limited to Pt, it may be an oxide conductor. 上部電極11及び強誘電体膜9を同時にドライエッチングにより加工する(図2 The upper electrode 11 and the ferroelectric film 9 simultaneously dry-etched (FIG. 2
(b))。 (B)).

【0034】次に、第3層間絶縁膜12としてシリコン窒化膜やPSG膜、BPSG膜等を形成し、スイッチングトランジスタのソース側にコンタクトホールを形成し、金属配線によりビットライン13を形成する(図2 Next, a silicon nitride film or a PSG film as the third interlayer insulating film 12, to form a BPSG film or the like, a contact hole is formed in the source side of the switching transistors to form the bit line 13 by metal wiring (Fig. 2
(c))。 (C)).

【0035】 [0035]

【発明の効果】以上、詳細に説明したように、本発明を用い、バッファ層表面と下部電極表面とを同一面にしたため、従来のように下部電極による段差がないので、キャパシタ部の上に形成される層間絶縁膜を薄膜化できるので表面の段差が低減でき(本発明を用いれば、最終的な段差は3000〜4000Å程度に抑えられる)、ドライブラインの形成も容易となる。 Effect of the Invention] As described above in detail, using the present invention, since the buffer layer surface and a lower electrode surface in the same plane, the conventional no step of the lower electrodes so as, on the capacitor portions an interlayer insulating film formed since it thinned can reduce level difference surface (the use of the present invention, the final step is suppressed to about 3000~4000A), thereby facilitating the formation of the driveline.

【0036】また、下部電極と強誘電体膜とは別々にパターニングのためのエッチングするため、下部電極と強誘電体膜とを同時にエッチングする際に強誘電体膜側壁に付着するPtの反応生成物の発生を抑制することができる。 Further, in order to etch for patterning separately from the lower electrode and the ferroelectric film, a reaction product of Pt deposited the ferroelectric film sidewall when simultaneously etching the lower electrode and the ferroelectric film it is possible to suppress the generation of the object.

【0037】更に、酸化チタン又は酸化ジルコニュウムをバッファ層として、第1層間絶縁膜と強誘電体膜との間に設けることにより、強誘電体膜の熱処理に対しても安定で且つ良好な、強誘電体膜と下地の層間絶縁膜との絶縁性が得られる。 Furthermore, as a titanium oxide or Jirukonyuumu buffer layer, by providing between the first interlayer insulating film and the ferroelectric film, and a good and stable against heat treatment of the ferroelectric film, strong insulation between the dielectric film and the underlying interlayer insulating film can be obtained.

【0038】また、請求項2記載の本発明を用い、下部電極形成後、強誘電体膜と層間絶縁膜との反応を防止するバッファ層を用いて平坦化を行い、下部電極よりも大きく強誘電体膜を加工しているので、上部電極と強誘電体膜とを同時にエッチングした場合、上部電極と強誘電体膜とを同時にエッチングする際に発生するPtの反応生成物が強誘電体膜側壁に付着しても、この反応生成物によって、上部電極と下部電極とが導通することがない。 Further, using the present invention according to claim 2, after the lower electrode film is subjected to a ferroelectric film and flattened by a buffer layer to prevent the reaction between the interlayer insulating film, greater strength than the lower electrode since processing the dielectric film, when simultaneously etching the upper electrode and the ferroelectric film, the upper electrode and the ferroelectric film and at the same time the reaction product ferroelectric film of Pt occurring in etching It is attached to the side wall, by the reaction product, and the upper and lower electrodes will not be conducting. したがって、上部電極と強誘電体膜とは同一パターンで加工が可能となり、工程数が低減でき、ドライブラインの形成も容易になる。 Therefore, it is possible to work in the same pattern as the upper electrode and the ferroelectric film, can be reduced number of steps, also facilitates formation of the driveline.

【0039】更に、請求項3記載の本発明を用い、第1 [0039] Furthermore, using the present invention according to claim 3, the first
層間絶縁膜と下部電極との間にバリア層を設けないようにすることにより、従来のバリア層による段差の低減ができる。 By not providing a barrier layer between the interlayer insulating film and the lower electrode can be reduced step by conventional barrier layers.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施の形態の半導体メモリ素子の製造工程図である。 1 is a manufacturing process of the semiconductor memory device of the first embodiment of the present invention.

【図2】本発明の第1の実施の形態の半導体メモリ素子の製造工程図である。 2 is a manufacturing process of the semiconductor memory device of the first embodiment of the present invention.

【図3】本発明の第2の実施の形態の半導体メモリ素子の製造工程図である。 3 is a manufacturing process of the semiconductor memory device of the second embodiment of the present invention.

【図4】第1の従来の半導体メモリ素子の構成図である。 4 is a configuration diagram of a first conventional semiconductor memory device.

【図5】第2の従来の半導体メモリ素子の構成図である。 5 is a block diagram of a second conventional semiconductor memory device.

【図6】第3の従来の半導体メモリ素子の構成図である。 6 is a configuration diagram of a third conventional semiconductor memory device.

【図7】印加電界に対する蓄積電荷の履歴特性を示す図である。 7 is a diagram showing the hysteresis characteristic of the accumulated charge with respect to the applied electric field.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 シリコン基板 2 ゲート電極 3 拡散層 4 第1層間絶縁膜 5 Ti膜 6a TiN層 6b TiNプラグ 7 下部電極 8 バッファ層 9 強誘電体膜 10 第2層間絶縁膜 11 上部電極 12 第3層間絶縁膜 13 ビットライン 1 silicon substrate 2 gate electrode 3 diffusion layer 4 first interlayer insulating film 5 Ti film 6a TiN layer 6b TiN plug 7 little lower electrode 8 buffer layer 9 dielectric film 10 and the second interlayer insulating film 11 upper electrode 12 third interlayer insulating film 13-bit line

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl. 7 ,DB名) H01L 27/105 H01L 27/108 H01L 21/8242 H01L 21/822 H01L 27/04 ────────────────────────────────────────────────── ─── of the front page continued (58) investigated the field (Int.Cl. 7, DB name) H01L 27/105 H01L 27/108 H01L 21/8242 H01L 21/822 H01L 27/04

Claims (3)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 スイッチングトランジスタと強誘電体膜を有するキャパシタとを備えた半導体メモリ素子の製造方法において、 半導体基板上にスイッチングトランジスタを形成した後、第1層間絶縁膜を形成し、該第1層間絶縁膜における上記スイッチングトランジスタの拡散領域上にコンタクトホールを形成する工程と、 該コンタクトホールに拡散バリア膜を埋設し、所定の形状に該拡散バリア膜をエッチングし、コンタクトプラグを形成する工程と、 下部電極材料を堆積させた後、所定の形状にパターニングし、上記下部電極を形成する工程と、 全面に所定の厚さのバッファ層を形成した後、表面を平坦し、上記下部電極表面を露出させる工程と、 上記強誘電体膜及び上部電極材料を堆積させた後、少なくとも上記下部電極を覆う所定 1. A method of manufacturing a semiconductor memory device having a capacitor having a switching transistor and a ferroelectric film, after forming the switching transistor on a semiconductor substrate, forming a first interlayer insulating film, said first forming a contact hole on the diffusion region of the switching transistor in the interlayer insulating film, a step of embedding a diffusion barrier layer in the contact hole, the diffusion barrier film is etched into a predetermined shape to form a contact plug , after depositing the bottom electrode material is patterned into a predetermined shape, and forming the lower electrode, after forming a predetermined thickness buffer layer on the entire surface, the surface was flat, the lower electrode surface a step of exposed, after depositing the ferroelectric film and an upper electrode material, given that covers at least the lower electrode 形状にパターニングし、上記強誘電体膜及びドライブラインともなる上記上部電極を同時に形成する工程とを有することを特徴とする、半導体メモリ素子の製造方法。 Patterned into a shape, and having a step of simultaneously forming the upper electrode also becomes the ferroelectric film and driveline, the method of manufacturing a semiconductor memory device.
  2. 【請求項2】 上記コンタクトホールに上記拡散バリア膜を埋設した後、上記第1層間絶縁膜上の拡散バリア膜をエッチバックにより除去し、上記コンタクトプラグを形成する工程を有することを特徴とする、請求項記載の半導体メモリ素子の製造方法。 2. After embedding the diffusion barrier layer in the contact hole, diffusion barrier layer on the first interlayer insulating film is removed by etching back, and having a step of forming the contact plug the method of manufacturing a semiconductor memory device according to claim 1, wherein.
  3. 【請求項3】 上記バッファ層が酸化チタン膜または酸 Wherein said buffer layer is a titanium oxide film or acid
    化ジルコニウムであることを特徴とする、請求項1また Characterized in that it is a zirconium, also claim 1
    は請求項2記載の半導体メモリ素子の製造方法。 The method of manufacturing a semiconductor memory device of claim 2 wherein.
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