JP3304893B2 - Memory selection circuit and semiconductor memory device - Google Patents

Memory selection circuit and semiconductor memory device

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JP3304893B2 JP26276198A JP26276198A JP3304893B2 JP 3304893 B2 JP3304893 B2 JP 3304893B2 JP 26276198 A JP26276198 A JP 26276198A JP 26276198 A JP26276198 A JP 26276198A JP 3304893 B2 JP3304893 B2 JP 3304893B2
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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、メモリ選択回路に関し、特に多ビットプリフェッチによる連続アクセスを行うメモリ選択回路に関する。 The present invention relates to relates to a memory select circuit, a memory selection circuit, in particular a continuous access by multi-bit prefetch.

【0002】 [0002]

【従来の技術】近年、CPUの動作速度はめざましく向上している。 In recent years, the operating speed of the CPU is improved remarkably. しかし、一方でDRAM等の主記憶装置の動作速度はCPUの動作速度よりも遅いため、CPUと主記憶装置との間に高速メモリであるキャッシュメモリを挿入することが一般に行われている。 However, the operating speed of the other hand the main memory such as a DRAM in slower than the operation speed of the CPU, it is common to insert a cache memory is a high speed memory between the CPU and main memory. キャッシュメモリを用いた場合、CPUがキャッシュメモリをアクセスする割合(ヒット率)が90%程度まで可能であるので、CPUが主記憶装置をアクセスしなければならない割合(ミスヒット率)は10%程度となり、非常に高速な命令の読み出しが可能となる。 When using the cache memory, the ratio the CPU accesses the cache memory (hit rate) can be up to about 90%, the percentage of CPU must access the main memory (mishit rate) about 10% next, it is possible to very reading of the high-speed instruction.

【0003】一方、このような高いヒット率を実現しているのは、使用した命令が格納されたアドレスの近辺に格納された命令は、その後すぐに使用する確率が高いという経験則に基づき、現在必要である命令を最初に読み出した後、連続してそのアドレスの下位数ビットのみが異なるアドレスに格納された命令をも読み出して、これらをまとめてキャッシュメモリに格納しているからである。 [0003] On the other hand, it is you achieve such a high hit rate, instructions stored in the vicinity of the address instruction using is stored, based on the subsequent rule of thumb that a high probability of ready-to-use, after reading the current necessary instructions to the first, only the lower bits of the address is continuously also reads the instructions stored in different addresses, because collectively they are stored in the cache memory. したがって、キャッシュメモリを用いる場合、主記憶装置は上記のようなアクセス、すなわち、まず必要とするデータを最初に出力し、つづいてそのデータの格納されたアドレスの下位数ビットのみが異なるアドレスのデータを連続して出力することが可能なものでなければならない。 Therefore, when using a cache memory, main memory above such access, i.e., outputs the data to first necessary to first, followed by data of only the lower number of bits different addresses of the stored address of the data It must those that can be continuously output.

【0004】従来、このような連続アクセスを行うものに、DRAMにおけるニブルモードアクセスがある。 Conventionally, those performing such continuous access, there is a nibble mode access in DRAM. ニブルモードによる4MDRAMのアクセスを、図15を用いて説明する。 Access 4MDRAM by nibble mode will be described with reference to FIG. 15.

【0005】図15は、4ビットのニブルモードアクセスを行う4MDRAMの概要図である。 [0005] Figure 15 is a schematic diagram of a 4MDRAM performing nibble mode access 4 bits. 図中1500は4Mビットのメモリセルアレイであり、図に示すようにそれぞれが1Mビットである4つのブロック、、 Figure 1500 is a memory cell array of 4M bits, four blocks each, as shown in FIG. Is a 1M bit ,,
およびに分割されている。 It is divided into and. それぞれのブロックは、ビット線およびワード線をそれぞれ1024本ずつ有しており、ワード線は各ブロックに共通である。 Each block has bit and word lines one by each 1024 word lines are common to each block. 1501は10ビットのカラムアドレス(A0〜A9)であり、1 1501 is a 10-bit column address (A0-A9), 1
024本あるカラム選択線(以下、CSLという)の1 024 This is a column selection line (hereinafter, referred to as CSL) 1 of
本を選択し、これによりそれぞれのブロックが持つ10 Select this, thereby having each of the blocks 10
24本のビット線のうちの1本をそれぞれ選択する。 One of the 24 bit lines to be selected. 1
502は10ビットのロウアドレス(A0〜A9)であり、各ブロックに共通に接続されている1024本のワード線のうちの1本を選択する。 502 is a 10-bit row address (A0-A9), to select one of the 1024 word lines connected in common to each block. 1503、1504はニブルモードでアクセスするアドレスを決定する、ロウアドレスA10およびカラムアドレスA10であり、それぞれニブルデコーダ1505に入力されている。 1503 and 1504 determines the address to be accessed in nibble mode, a row address A10 and the column address A10, are respectively input to the nibble decoder 1505. ニブルデコーダ1505は、ロウアドレスA10およびカラムアドレスA10を受けてこれをデコードし、4本の出力線のうちの1本を選択してアクティブレベルとするとともに、CASクロックを受けてアクティブレベルとする出力線の選択を次々と変えていく。 Nibble decoder 1505, which receives and decodes a row address A10 and the column address A10, while the active level by selecting one of the four output lines, the output of the active level by receiving CAS clock going to change one after another the selection of the line.

【0006】次に、図15に示す4MDRAMの読み出し動作を説明する。 [0006] Next, the read operation of 4MDRAM shown in FIG. 15. まず、各ブロックは、カラムアドレス1501およびロウアドレス1502が与えられ、1 First, each block is supplied with column address 1501 and the row address 1502, 1
本のCSLと、1本のワード線が選択される。 And CSL of this, one word line is selected. これにより、各ブロックにおいて、それぞれ1本のビット線と1 Thus, in each block, and each one bit line 1
本のワード線が選択されるので、各ブロックからはそれぞれ1つのメモリセルが選択される。 Since word lines are selected, respectively from the block one memory cell is selected. すなわち、カラムアドレス1501およびロウアドレス1502により、 That is, the column address 1501 and the row address 1502,
それぞれが同一アドレス空間にある4つのメモリセルが同時に選択され、4ビットのデータが同時に読み出される。 Each are selected four memory cells simultaneously in the same address space, 4-bit data are simultaneously read. これら4ビットのデータはそれぞれデータラッチ回路によりラッチされる。 Each of these 4-bit data is latched by the data latch circuit. 次に、ニブルデコーダ1505 Then, nibble decoder 1505
に入力されるカラムアドレスA10およびロウアドレスA10により、ニブルデコーダ1505の4本の出力線のうちのひとつが選択されアクティブレベルとなる。 The column address A10 and a row address A10 are input to, the four active level one is selected from among the output lines of the nibble decoder 1505. これに応じて、読み出された4ビットのデータのうちのひとつが出力される。 In response to this, one of the 4 bits of data read out is output. 以後は、ニブルデコーダに入力されているCASクロックが変化する毎にニブルデコーダの出力が次々に変えられ、これにしたがい読み出された4 Thereafter, the output of the nibble decoder each time a CAS clock input to the nibble decoder is changed is changed one after another, are read in accordance with this 4
ビットのデータが次々に出力される。 Bits of data are output one after another. つまり、図15に示す4MDRAMでは、CPUから与えられるアドレス(以下、CPUアドレスという)の下位2ビットを除くアドレスによって1本のCSLを選択し、選択された1 That is, in 4MDRAM shown in FIG. 15, the address given from the CPU (hereinafter, referred to as the CPU address) selects one CSL by addresses except the lower 2 bits of the selected 1
本のCSLによって各ブロックから1ビットずつ計4ビットを読み出した後、CPUアドレスの下位2ビットであるカラムアドレスA10およびロウアドレスA10に基づいてCPUアドレスのデータを最初に出力し、その後CASクロックの変化に応じて下位2ビットのみが異なるアドレスのデータを次々に出力していることになる。 After reading the four-bit one bit from each block by this the CSL, initially it outputs the data of the CPU address on the basis of a column address A10 and a row address A10 and the 2 low order bits of the CPU address, the subsequent CAS clock so that only the lower 2 bits are outputted one after another the data of different addresses in response to changes.

【0007】このように、ニブルモードアクセスを行うDRAMはキャッシュメモリの要求にこたえているので、これを主記憶装置として用いればキャッシュメモリ使用できることが分かる。 [0007] Thus, since the DRAM to perform the nibble mode access is answer to a request of the cache memory, the cache memory can be seen which can be used if this is used as a main memory.

【0008】 [0008]

【発明が解決しようとする課題】上述のように、ニブルモードアクセスによって連続的にデータの読み出しが可能となるが、近年、1回の出力タイミングで同時に出力するデータ(以下、データ幅という)が、従来の1ビットから4ビット、8ビット、16ビットと増えてきているため、出力すべきデータを一度に読み出すニブルモードでは、バスやラッチ回路が非常に多く必要となるという問題がある。 As described above [0006], although data continuously read by nibble mode access is possible, in recent years, data to be output at the same time in a single output timing (hereinafter, referred to as data width) , 4 bits from the conventional 1-bit, since the increasing number 8 bits, and 16 bits, in the nibble mode to read the data to be output at a time, there is a problem that the bus and latch circuit is very much needed. 例えばデータ幅が8ビットであるとすると、32個のメモリセルに格納されたデータが同時に読み出されることとなる。 For example, if the data width is 8 bits, so that the data stored in the 32 memory cells are read simultaneously. 32個のメモリセルが同時に読み出されるとなると、これら読み出されたデータをラッチするのに32個のラッチ回路が必要となり、さらに3 When 32 of the memory cell becomes the simultaneously read, 32 latch circuits for latching these read data are required, further 3
2本ものバスが必要となってしまう。 Also of the bus two is required. このようなラッチ回路やバスの増大は、データ幅が多い場合だけでなく、 Such an increase in the latch circuits and buses, not only when the data width is large,
連続してデータを出力する回数(バースト長)が長くなることに対しても生じる。 Continuously also occur for the number of times of outputting the data (burst length) becomes longer. 例えば、従来例において示した4ビットの連続アクセス(バースト長=4)ではなく、8ビットの連続アクセス(バースト長=8)を行う場合、上記と同様にデータ幅が8ビットであるとすると、64個のメモリセルが同時にアクセスされることとなるため、64個のラッチ回路および64本のバスが必要となってしまう。 For example, the continuous access of 4 bits shown in the conventional example (burst length = 4) without, in the case of an 8-bit continuous access (burst length = 8), when the same data width is 8 bits, since the 64 memory cells is to be accessed simultaneously, it becomes necessary 64 latch circuits and the 64 buses.

【0009】このようなラッチ回路およびバスの増大を回避するものに、2ビットプリフェッチによる連続アクセスがある。 [0009] intended to avoid such latch circuits and increased bus, there is continuous access by 2-bit prefetch. 2ビットプリフェッチは、前述のニブルモードのように出力するすべてのデータを一度に読み出すものとは異なり、連続して出力するデータを2ビットずつ読み出して、これを出力している間につづいて出力すべきデータを読み出すというものである。 2 bit prefetch is different from that read out all the data to be output as described above nibble mode at a time, reads the data to be continuously output two bits, followed while outputs the output it is that reading the data should do. 換言すれば、 In other words,
ニブルモードのように、1本のCSLを選択することによって、出力すべきデータをすべて読み出すのではなく、1本のCSLを選択して連続して出力するデータの2回分を読み出し、これをラッチして出力している間に、その後さらに連続して出力すべきデータを読み出すべく、他のCSLを選択するというものである。 As in the nibble mode, by selecting one CSL, rather than reading all the data to be output, reads twice of data to be continuously output by selecting one CSL, latches this while to being output, it is that then further to continuously read data to be output, selecting the other CSL. この方法では、バースト長が増えても同時に読み出されるのは常に2出力分のみであるため、バスの数を増やす必要がない。 In this way, since the read simultaneously increasing burst length is always only two output component, there is no need to increase the number of buses. しかし、2ビットプリフェッチでは、1本のCS However, the 2-bit prefetch, one CS
Lにより連続して出力するデータの2回分を同時に読み出しているので、同時に読み出されたデータのうちの一方のデータが出力されると、次に出力されるのは必ず他方のデータに決まってしまうという問題がある。 Since simultaneously read two of data to be continuously output by L, and is output one data among the data read out at the same time, the next output is always determined for the other data there is a problem that put away. この様子を、図16を用いて説明する。 This state will be described with reference to FIG. 16. 図において、(a)〜 In FIG., (A) ~
(h)はアドレスであり、CSL0〜CSL3はそれぞれ(a)と(b)、(c)と(d)、(e)と(f)、 (H) is the address, CSL0~CSL3 are respectively (a) (b), and (c) (d), and (e) (f),
(g)と(h)を同時に選択するCSLである。 (G) and the (h) is a CSL to select at the same time. 図では最下位ビットのみが異なるアドレスが1本のCSLにより選択されるようになっているが、同時に選択されるアドレスの組み合わせがどうであれ、1本のCSLにより選択される2つのアドレスはハード的に固定であることは当然である。 In the drawing, so that the only the least significant bit is different address is selected by one of CSL, whatever combination of address are simultaneously selected, the two addresses selected by one CSL hard it is, of course, is fixed. 例として、バースト長が4で、入力されたCPUアドレスが(c)である場合を考える。 As an example, the burst length is 4, consider a case where the input CPU address is (c). この場合、まずCSL1が選択され、(c)と(d)に格納されたデータが読み出される。 In this case, first CSL1 is selected and read out data stored in (c) and (d). これらデータをラッチし、 It latches these data,
(c)→(d)の順で出力している間にCSLの選択が変えられてCSL1からCSL0となり、(a)と(b)に格納されたデータが読み出される。 (C) → next CSL0 from CSL1 and selection of CSL is changed while the output in the order of (d), the data stored in the (a) and (b) are read out. したがって、出力される順番は(c)→(d)→(a)→(b) Accordingly, the order in which they appear in (c) → (d) → (a) → (b)
の順となる。 The order. つまり、CPUアドレス(c)のデータから出力し始めて、下位2ビットのみが異なるアドレスのデータが次々に出力されたことになり、キャッシュメモリの要求にこたえている。 That is, begins to output the data of the CPU address (c), only the lower two bits will be data of different addresses are outputted one after another, and answer to a request of the cache memory. しかしながら、CPUアドレスが(d)であると、まずCSL1が選択されるのであるが、アクセスされたアドレス(c)と(d)のうち、 However, the CPU address is a (d), first CSL1 but is being selected, among the accessed address and (c) of (d),
(d)を出力すると、次は(c)を出力するしかなく、 When output (d), the following is only outputs the (c),
(d)→(a)→(b)→(c)というように、アドレスの順に出力することは不可能であることが分かる。 (D) → (a) → (b) → (c) and so, it can be seen it is not possible to output in the order of address. したがって、アドレス順にデータを連続出力すること(以下、シーケンシャルアクセスという)が要求されている場合、この方法ではこれを満足することはできない。 Thus, it continuously outputs the data to the order of addresses (hereinafter, referred to as sequential access) is being requested, it is impossible to satisfy this in this way. 同様に、(e)→(f)→(g)→(h)の順に出力することはできるが、(f)→(g)→(h)→(e)の順に出力することはできない。 Similarly, (e) → (f) → (g) → can be output in the order of (h), can not be output in the order of (f) → (g) → (h) → (e). つまり、シーケンシャルアクセスが、偶数アドレスからは可能であるが、奇数アドレスからは不可能であることが分かる。 In other words, sequential access, although it is possible from the even address, it is understood that it is not an odd address.

【0010】また、奇数アドレスからのシーケンシャルアクセスが可能なメモリ選択回路として、2組の2ビットプリフェッチ回路を用いた2ビットプリフェッチパイプライン方式があるが、この方式においても、ラッチ回路やバスのさらなる増加は避けられない。 Further, as the sequential access a memory selecting circuit from the odd address, there are 2-bit prefetch pipeline method using two sets of 2-bit prefetch circuit, also in this method, the latch circuits and buses further the increase is inevitable.

【0011】このように、従来においては、nビットプリフェッチにより連続アクセスを行うメモリ選択回路は、1回のアクセスを1本のCSLにより行っていたので、ラッチ回路やバスが多く必要であるが、奇数アドレスからのシーケンシャルアクセスが不可能または困難であった。 [0011] Thus, conventionally, a memory selection circuit for performing continuous access by n-bit pre-fetch, since the one access has been performed by one of the CSL, but the latch circuit and the bus is often necessary, sequential access from an odd address was impossible or difficult.

【0012】したがって、本発明は奇数アドレスからの連続アクセスが可能であり、かつラッチ回路やバスを多く必要としないメモリ選択回路を提供することを目的とする。 Accordingly, the present invention is capable of continuous access from the odd address, and an object of the invention to provide a memory selection circuit which does not require a lot of latch circuits and buses.

【0013】 [0013]

【課題を解決するための手段】本発明は、nビットプリフェッチによる連続アクセスを行うメモリ選択回路において、1回の出力タイミングで出力するデータのアドレスのみを選択するカラム選択線を多重選択する手段を有している。 Means for Solving the Problems The present invention provides a memory selecting circuit for performing continuous access by n-bit prefetch, the means for multiplexing selected column selection line for selecting only the address of the data to be output in a single output timing It has. かかる手段は、入力アドレスをおよび連続して出力するデータの長さ(バースト長)を示す情報を受けて、入力アドレスに対応するカラム選択線と、続けて出力すべきデータのアドレスに対応するカラム選択線とを同時に多重選択するものである。 Such means receives the information indicating the length of data to be output an input address and consecutively (burst length), and a column selection line corresponding to the input address, a column corresponding to the address of the data to be output continuously it is to multiplex selecting the select lines simultaneously.

【0014】このように、本発明では、1本のカラム選択線は1回の出力タイミングで出力するデータのアドレスのみを選択し、これを複数同時に選択しているので、 [0014] Thus, in the present invention, one column select line selects only address of data to be output in a single output timing, since the select this plurality simultaneously,
出力するデータを複数回に分けて読み出すプリフェッチ方式を用いた場合でも、プリフェッチするデータの組み合わせは任意であり、出力する順番に制限がなくなる。 Even with a prefetch scheme for reading divided output data to a plurality of times, the combination of data to be prefetched is optional, there is no limit to the order of output.
このため、バスやラッチ回路を増やすことなく、奇数アドレスからのシーケンシャルアクセスが可能になる。 Therefore, without increasing the bus and latch circuit allows sequential access from an odd address.

【0015】 [0015]

【発明の実施の形態】まず、本発明の一実施例について詳細に説明する。 DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First, a description in detail for one embodiment of the present invention.

【0016】本実施例は、従来の2ビットプリフェッチの様に1本のカラム選択線(以下、CSLという)によって2出力分のデータを読み出すものとは異なり、1出力分のデータのみを読み出すCSLを2本同時に選択することによって2出力分のデータを読み出すものである。 [0016] This example 1 column select lines as in the conventional 2-bit prefetch (hereinafter, referred to as CSL) different from the one reading the data of the 2 output component by reading only the data of one output CSL the is intended to read data of 2 output component by selecting the two simultaneously.

【0017】本実施例が示すメモリ選択回路は、カラムアドレスの下位ビットをデコードするプリフェッチプリデコーダを備え、かかるプリフェッチプリデコーダはアドレスの他にバースト長を示す情報を受けて、これらをもとに、アドレスの2つのビットがアクティブレベルとなるプリデコードアドレスをカラムデコーダに供給する。 The memory selection circuit shown by the present embodiment includes a prefetch predecoder for decoding the lower bits of the column address, such prefetch predecoder receives information showing another burst length of addresses, Based on these , supplies the predecode address two bits of the address is an active level to the column decoder. カラムデコーダは、かかるプリデコードアドレスとカラムアドレスの残りの上位ビットを受けて、同時に読み出すべきメモリセルにつながる2本のCSLを同時に選択し、これにより2出力分のデータを同時に読み出している。 Column decoder, such predecode receives the address and the remaining upper bits of the column address to select the two CSL connected to the memory cell to be read at the same time at the same time, it is read out thereby simultaneously data of 2 output component.

【0018】次に、本実施例について、図面を用いて詳細に説明する。 [0018] Next, this embodiment will be described in detail with reference to the drawings. 図1は、本実施例におけるメモリの全体を示す図であり、図中100は16MDRAMの全体図で、半導体チップ上に集積されている。 Figure 1 is a diagram showing the entire memory in the present embodiment, reference numeral 100 is a general view of a 16M DRAM, are integrated on a semiconductor chip. 101は16M 101 16M
ビットのメモリセルアレイであり、4096本のワード線と512本のCSL(CSL0〜CSL511)を持つ。 A bit of the memory cell array, having a 4096 word lines and 512 CSL (CSL0~CSL511). したがって、1アドレスは8個のメモリセルに対応するので、1入出力(データ幅)は8ビットである。 Therefore, since one address corresponds to the eight memory cells, 1 input-output (data width) is 8 bits. 1
02はアドレスバッファ、103はロウデコーダである。 02 an address buffer, 103 is a row decoder. 104は本実施例の中心となるプリフェッチプリデコーダであり、CSLの多重選択を制御する。 104 is a prefetch predecoder that is central to the present embodiment, to control the multiple selection of CSL. 105はプリデコーダ、106はカラムデコーダである。 105 predecoder, 106 is a column decoder. 107 107
はクロックジェネレータであり、外部から図のような信号を受け、プリフェッチプリデコーダ104等のタイミングを制御する信号を発生している。 Is a clock generator, receiving the signal, such as a picture from the outside, and generates a signal for controlling the timing of such prefetch predecoder 104. 108はI/Oスイッチ、109は出力バッファ、110は入力バッファ、111はラッチ回路である。 108 I / O switch, 109 an output buffer, 110 denotes an input buffer, 111 denotes a latch circuit.

【0019】つづいて、本実施例が示す16MDRAM [0019] Then, 16MDRAM indicated by the present embodiment
の動作につき、読み出しの場合を例に説明する。 Per operation, a case of reading as an example. まず、 First of all,
外部から与えられる入力アドレスA0〜A11を受けたアドレスバッファ102は、ロウアドレスとしてA0〜 Address buffer 102 which receives the input address A0~A11 applied externally, A0 to as a row address
A11をロウデコーダ103に供給し、カラムアドレスとしてA0〜A8をプリフェッチプリデコーダ104に供給する。 Supplying A11 to the row decoder 103, and supplies the A0~A8 as a column address in the prefetch predecoder 104. ロウアドレスA0〜A11を受けたロウデコーダ103はこれをデコードし、4096本あるワード線の1本を選択する。 A row decoder 103 which receives the row address A0~A11 decodes it, selects one word line in this 4096. 一方、カラムアドレスA0〜A8 On the other hand, the column address A0~A8
を受けたプリフェッチプリデコーダ104は、カラムアドレスの上位ビットであるA3〜A8をプリデコーダ1 Prefetch predecoder receiving the 104, A3 to A8 predecoder 1 is a high-order bits of the column address
05に供給する一方、下位ビットであるA0〜A2をプリデコードし、プリデコードアドレスY0〜Y7として出力する。 While supply 05, the A0~A2 a lower bit and predecoded, is output as pre-decode address Y0 to Y7. プリフェッチプリデコーダ104の動作はクロックジェネレータ107からの信号LOAD0、1、 Signal from the operation clock generator 107 of the prefetch predecoder 104 LOAD0,1,
2信号およびCOUNT信号によって制御されている。 It is controlled by two signals, and COUNT signal.
ここで、LOAD0信号は外部からのクロックの立ち上がりに応答して発生する信号であり、LOAD1、LO Here, LOAD0 signal is a signal generated in response to the rising of an external clock, LOAD1, LO
AD2信号は外部から与えられる信号が読み出しまたは書き込みコマンドである場合にクロックに同期して発生する信号であり、COUNT信号はLOAD1、LOA AD2 signal is a signal which signals given from the outside is generated in synchronization with the clock when a read or write command, COUNT signal LOAD1, LOA
D2信号が発生した後、バースト長に応じて発生する信号である。 After the D2 signal is generated, a signal generated in response to the burst length. なお、クロックジェネレータ107からはさらに他の制御信号も出力されているが、それらについての説明は省略する。 Although it is further another control signal is also output from the clock generator 107, the description thereof will be omitted. プリデコーダ105からのデコード出力およびプリフェッチプリデコーダ104からのプリデコードアドレスは、ともにカラムデコーダ106に供給され、これらによりCSLが選択される。 Predecoded address from the decoded output and the pre-fetch predecoder 104 from the pre-decoder 105 are both fed to the column decoder 106, CSL is selected thereby. プリフェッチプリデコーダ104にはバースト長を示すバースト信号B4、B8がさらに供給されており、プリフェッチプリデコーダ104はこれらバースト信号にもとづき、入力アドレスに対応するアドレスと、次に出力すべきデータに相当するアドレスに対応するアドレスとが選択されるように、アドレスの2つのビットがアクティブレベルであるプリデコードアドレスを出力する。 The prefetch predecoder 104 is further supplied with the burst signal B4, B8 showing the burst length prefetch predecoder 104 Based on these burst signals, an address corresponding to the input address, then corresponding to the data to be output as the address corresponding to the address is selected, the two bits of the address and outputs the predecode address an active level. このため、カラムデコーダ106はプリデコーダ105からのデコード出力と、アドレスの2つのビットがアクティブレベルであるプリデコードアドレスとを受けることにより、C Thus, the column decoder 106 by receiving and decoding the output from the pre-decoder 105, two bits of the address and a pre-decode address an active level, C
SLを2本同時に選択することになる。 It will select the SL to two simultaneous. このCSLは、 The CSL is,
前述のようにそれぞれが8個のメモリセルに接続されているため、これが2本同時に選択されることにより16 Because each as described above is connected to the eight memory cells, by which is chosen to two simultaneous 16
個のメモリセルが同時に読み出されることになる。 So that the memory cells are read simultaneously. これら同時に読み出された16ビットのデータはすべてラッチ回路111にラッチされ、I/Oスイッチ108に供給される。 16-bit data read out these at the same time are all latched by the latch circuit 111 is supplied to the I / O switch 108. さらに、プリフェッチプリデコーダ104からは、2本同時に選択されたCSLのうち、どちらのC Furthermore, from the prefetch predecoder 104, among the CSL selected by the two simultaneously, either C
SLにつながるセルを読み出すのかを示す信号CI0 Signal indicating whether the read out cell connected to SL CI0
が、I/Oスイッチ108に供給されており、かかる信号にもとづいて、ラッチ回路111にラッチされたデータのうち、一方のCSLにつながるメモリセルのデータを出力バッファ109に出力し、信号CI0の変化に応答して他方のCSLにつながるメモリセルのデータを出力バッファ109に出力する。 But it is supplied to the I / O switch 108, based on such a signal, among the data latched in the latch circuit 111, and outputs the data of the memory cells connected to one of the CSL to the output buffer 109, the signal CI0 in response to a change to the output buffer 109 the data of the memory cells connected to the other CSL. そして、出力バッファ1 Then, the output buffer 1
09に供給されたデータは、この16MDRAMの出力D0〜D7として外部に出力される。 Data supplied to 09 is output as the output of the 16M DRAM D0 to D7 to the outside. そして、これらデータが出力されている間に、クロックジェネレータ10 Then, while these data are output, the clock generator 10
7からのCOUNT信号によりプリデコードアドレスが変化し、CSLの選択が変えられてさらに他のデータがアクセスされる。 Predecode address changes due COUNT signal from 7, yet another data selection of CSL is changed is accessed.

【0020】以上が、本実施例が示す16MDRAMの動作の概要であるが、以下に各部の構成および動作をさらに詳細に説明する。 [0020] The above is an outline of the operation of the 16MDRAM indicated this embodiment will be described in more detail respective parts of the configuration and operation below. 図2はプリフェッチプリデコーダ104の内部を詳細に示す図である。 Figure 2 is a diagram showing the internal prefetch predecoder 104 in detail. プリフェッチプリデコーダ104は、アドレスラッチジェネレイターブロック280とプリデコードブロック290とからなる。 Prefetch predecoder 104, an address latch generations coater block 280 and the pre-decode block 290 Prefecture.
アドレスラッチジェネレイターブロック280はカラムアドレスA0〜A8を受けて、そのうちの下位ビットA Address latch generations coater block 280 receives the column address A0 - A8, lower bits A of which
0〜A2から内部アドレス信号ADD0〜ADD2を生成する。 Generating an internal address signal ADD0~ADD2 from 0~A2. なお、図においてAiはA3〜A8を示している。 Incidentally, Ai represents the A3~A8 in FIG. プリデコードブロック290は内部アドレス信号A Predecode block 290 the internal address signal A
DD0〜ADD2を受けてプリデコードアドレスY0〜 It received a DD0~ADD2 pre-decode address Y0~
Y7を生成する。 To generate the Y7. 図において201〜203はそれぞれラッチ回路、204は選択信号生成回路、205はカウンタである。 Each 201-203 latch circuit in FIG, 204 is a selection signal generating circuit, 205 is a counter. ラッチ回路201は、9つのラッチ回路2 Latch circuit 201, the nine latch circuits 2
01−0〜201−8からなるが、図では、それぞれカラムアドレスA3〜A8を受けるラッチ回路201−3 Consists 01-0~201-8, the latch circuits 201-3 in the figure, each receiving a column address A3~A8
〜201−8については201−iとしてまとめて示している。 They are shown together as 201-i for ~201-8. 同様に、ラッチ回路202は、9つのラッチ回路202−0〜202−8からなるが、ラッチ回路20 Similarly, the latch circuit 202 is comprised of nine latch circuits 202-0~202-8, latch circuit 20
2−3〜202−8については202−iとしてまとめて示している。 It is shown collectively as 202-i for 2-3~202-8. ラッチ回路203は、7つのラッチ回路203−0、203−3〜202−8からなる。 Latch circuit 203 is comprised of seven latch circuits 203-0,203-3~202-8. ラッチ回路201はLOAD0信号がアクティブレベルとなるとデータを取り込み、ラッチ回路202はLOAD1信号がアクティブレベルとなるとデータを取り込み、ラッチ回路203、選択信号生成回路204はそれぞれLO The latch circuit 201 takes in the data when LOAD0 signal becomes active level, the latch circuit 202 takes in the data when LOAD1 signal becomes active level, the latch circuit 203, respectively selection signal generating circuit 204 LO
AD2信号がアクティブレベルとなるとデータを取り込む。 AD2 signal captures data becomes an active level. また、カウンタ205は3ビットのカウンタであり、それぞれ1、2、4の重みの付けられたフリップフロップ回路205−0、205−1および205−2からなる。 The counter 205 is a 3-bit counter, consisting of the flip-flop circuits 205-0,205-1 and 205-2 attached weighted 1,2,4 respectively. つまり、カンウンタ205は、0から7までをカウントするカンウンタである。 In other words, Kan'unta 205 is Kan'unta that counts from 0 to 7. カウンタ205にはL The counter 205 L
OAD2信号およびCOUNT信号が供給されており、 OAD2 signal and COUNT signal are supplied,
LOAD2信号のアクティブレベルに応答してデータを取り込むとともに、COUNT信号に応答してカウントアップする。 Fetches data in response to the active level of LOAD2 signal, it counts up in response to the COUNT signal. なお、フリップフロップ回路205−1からフリップフロップ回路205−2への桁上げは、図のとおりアンドゲート270を介して行われている。 Incidentally, a carry from the flip-flop circuit 205-1 to the flip-flop 205-2 is conducted through the following AND gate 270 of FIG. かかるアンドゲートに入力されているバースト信号B8は、 Burst signal B8 being input to such AND gate
1(ハイレベル)のときにバースト長が8であることを示す信号である。 The burst length when the 1 (high level) is a signal indicating that it is 8. したがって、フリップフロップ回路2 Therefore, the flip-flop circuit 2
05−1からフリップフロップ回路205−2への桁上げは、バースト長が8の時以外は行われない。 Carry from 05-1 to flip-flop circuit 205-2, burst length is not performed except when the 8. 同様にバースト信号B4は、1(ハイレベル)のときにバースト長が4であることを示す信号である。 Similarly burst signal B4 is the burst length when the 1 (high level) is a signal indicating a 4. バースト信号B4 Burst signal B4
およびB8がともに0(ローレベル)であるときは、バースト長が2であることを示している。 And when B8 are both 0 (low level) indicates that the burst length is 2. また、COUN In addition, COUN
T信号は選択信号生成回路204にも供給されており、 T signal is also supplied to the selection signal generating circuit 204,
選択信号生成回路204に格納されたデータは、COU Data stored in the selection signal generating circuit 204, COU
NT信号がアクティブとなる毎に反転する。 NT signal is inverted every active.

【0021】図3はカラムデコーダ106を詳細に示す図である。 [0021] FIG. 3 is a diagram showing a column decoder 106 in detail. カラムデコーダ106は、64個のスイッチ回路106−0〜106−63からなり、それぞれのスイッチ回路にはプリフェッチプリデコーダ104からのプリデコードアドレスY0〜Y7が共通に供給されている。 The column decoder 106 consists of 64 switch circuits 106-0~106-63, predecode address Y0~Y7 from prefetch predecoder 104 is commonly supplied to the respective switch circuits. さらに、それぞれのスイッチ回路にはプリデコーダ105からのデコード出力が供給されている。 Further, the decoded output from the predecoder 105 is supplied to the respective switch circuits. 図4はプリデコーダ105の一部を示す図であり、図においてA Figure 4 is a diagram showing a part of a pre-decoder 105, A in FIG.
xおよびAyは、カラムアドレスA3およびA4、またはカラムアドレスA5およびA6、またはカラムアドレスA7およびA8である。 x and Ay is a column address A3 and A4 or column address A5 and A6, or column address A7 and A8,. これら3組のカラムアドレスはそれぞれデコードされて、図のとおりAx0Ay0、 These three sets are of the column address are decoded respectively, as shown in Figure Ax0Ay0,
Ax1Ay0、Ax0Ay1、Ax1Ay1となる。 Ax1Ay0, Ax0Ay1, the Ax1Ay1. これがカラムデコーダ106に図のように入力され、カラムデコーダ106はかかるデコード信号と、プリデコードアドレスY0〜Y7とを受けてCSLを選択する。 This is input as shown in FIG the column decoder 106 selects a decoded signal according the column decoder 106, the CSL receives predecode address Y0 to Y7. また、カラムデコーダ106を構成するスイッチ回路のひとつ106−kを詳細に示したものが図5である。 Further, shows a single 106-k of the switch circuits constituting the column decoder 106 in detail is Fig. 図5 Figure 5
において、501〜504はそれぞれPチャンネルのM In, of each of the P-channel 501~504 M
OSトランジスタ、505〜508はそれぞれNチャンネルのMOSトランジスタである。 OS transistor, 505 to 508 is an N-channel MOS transistor, respectively. スイッチ回路106 Switch circuit 106
−kに入力される、プリデコーダ105からのデコード出力A3XA4X、A5XA6X、A7XA8Xは、それぞれトランジスタ503と505、502と506、 Is input to -k, the decode output A3XA4X from predecoder 105, A5XA6X, A7XA8X each transistor 503 and 505,502 and 506,
501と507のゲートに入力されている。 Is input to the 501 and 507 gate of. したがって、これらデコード出力A3XA4X、A5XA6X、 Therefore, these decode outputs A3XA4X, A5XA6X,
A7XA8Xがすべて1(ハイレベル)となると、接点510の電位がVSS(0)となる。 When A7XA8X are all 1 (high level), the potential of the contact 510 becomes VSS (0). これにより、入力されるプリデコードアドレスY0〜Y7は、バッファ回路521−0〜521−7を介してCSLとして出力することとなる。 Thus, pre-decode address Y0~Y7 to be input, so that the output as CSL via a buffer circuit 521-0~521-7. デコード出力A3XA4X、A5XA6 Decoded output A3XA4X, A5XA6
X、A7XA8Xの少なくともひとつが0(ローレベル)であれば、バッファ回路521〜528は常に0を出力する。 X, if at least one A7XA8X is 0 (low level), the buffer circuit 521 to 528 always outputs zero.

【0022】図6は、CSLとビット線との接続関係を示す図である。 [0022] FIG. 6 is a diagram showing a connection relationship between the CSL and the bit line. 図のとおり、それぞれのCSLはひとつのビット線対にのみ接続されている。 As shown, each of CSL is connected to only one bit line pair. また、601および602はI/Oバス対であり、隣合うビット線は互いに異なるI/Oバス対に接続されていることが分かる。 Further, 601 and 602 are I / O bus pairs, it is understood the adjacent bit lines that are connected to different I / O bus pairs with each other.
すなわち、本実施例は2ビットプリフェッチを行うので、同時に選択される2本のビット線対は、I/Oバス対601に接続されたものとI/Oバス対602に接続されたものであり、このように2本のビット線対が選択されて2ビットのデータがラッチ回路111にラッチされる。 That is, the present embodiment since performs 2-bit prefetch, the two bit line pairs simultaneously selected, which is connected to the I / O bus pairs that are connected to the 601 and the I / O bus pairs 602 thus 2-bit data two bit line pairs is selected and latched by the latch circuit 111. なお、本実施例ではデータ幅が8で入出力端子が8つあるので、図ではI/Oバス対が2対だけ示されているが、これは1入出力端子分であり、実際にはI/O Input and output terminals since there are eight in the data width of 8 in this embodiment is shown the I / O bus pairs by two pairs in the figure, which is one input terminal fraction, actually I / O
バス対は16対あることになる。 Bus pair will be in 16 pairs. したがって、図ではC Therefore, C is in Fig.
SLはひとつのビット線対にのみ接続されているが、他の入出力端子につながるビット線、すなわち他のI/O SL is connected to only one bit line pair, but the bit line connected to the other input terminal, namely the other I / O
バス対につながるビット線にも接続されているので、実際は8対のビット線に接続されていることになる。 Because it is also connected to a bit line connected to the bus pair, actually it will be connected to eight pairs of bit lines.

【0023】図2に戻って、プリフェッチプリデコーダ104の動作を中心として、入力されるアドレスA2、 [0023] Returning to FIG. 2, around the operation of the prefetch predecoder 104, address A2 is inputted,
A1、A0がそれぞれ0、1、1(3)である場合を例に、バースト長が2、4、8それぞれの場合に分けてさらに具体的に読み出し動作を説明する。 A1, A0 is an example where a 0,1,1 (3) respectively, the burst length will be described more specifically read operation separately in the case of 2,4,8 respectively.

【0024】まず、バースト長が2である場合を、図2 [0024] First, the case in which the burst length is 2, 2
およびタイミング図である図7を用いて説明する。 And will be described with reference to FIG. 7 is a timing diagram. まず、アドレスバッファ102から供給されるカラムアドレスA0〜A8は、LOAD0信号の発生に応答してラッチ回路201にラッチされる。 First, a column address A0~A8 supplied from the address buffer 102 are latched by the latch circuit 201 in response to the occurrence of LOAD0 signal. したがって、ラッチ回路201−2、201−1、201−0には、A2、A Accordingly, the latch circuit 201-2,201-1,201-0, A2, A
1、A0がラッチされ、それぞれ0、1、1が格納される。 1, A0 are latched, respectively 0, 1, 1 is stored. その後、外部からCS、RAS、CAS、WE信号の組み合わせによるREADコマンドが供給されるとL Thereafter, the external CS, RAS, CAS, if the READ command by the combination of the WE signal supplied L
OAD1、2信号が発生し、カラムアドレスA0〜A8 OAD1,2 signal is generated, the column address A0~A8
はラッチ回路202にラッチされるとともに、カラムアドレスA3〜A8はラッチ回路203にもラッチされるが、カラムアドレスA2、A1、A0はそれぞれフリップフロップ回路205−2、205−1、選択信号生成回路204に格納される。 Together is latched by the latch circuit 202, but the column address A3~A8 is also latched in the latch circuit 203, a column address A2, A1, A0 is the flip-flop circuits 205-2,205-1, respectively, the selection signal generating circuit It is stored in 204. また、バースト信号B4、B Further, the burst signal B4, B
8はともに0であるので、オアゲート240からは0が出力されており、LOAD2信号が発生してもラッチ回路203−0には必ず0がラッチされる。 Since 8 are both are 0, the OR gate 240 and 0 is outputted, LOAD2 signal is always 0 is latched in the latch circuit 203 - 0 occur. また、フリップフロップ回路205−0にはVSSが接続されているので、かかる回路の初期値は必ず0である。 Further, the flip-flop circuit 205-0 because VSS is connected, the initial value of such a circuit is always zero. なお、ラッチ回路202は、インターリーブアクセスをする場合の終了検出に用いられる。 Incidentally, the latch circuit 202 is used for end detection in the case of the interleaved access. それぞれのラッチ回路、フリップフロップ回路には、以上のようなデータがラッチされているので、これによりアンドゲート212から1が出力されることになる。 Each of the latch circuits, the flip-flop circuit, the data described above are latched, which will cause the AND gate 212 1 are outputted. したがって、プリデコードアドレスはY2およびY3が1で、その他は0となる。 Thus, pre-decode address in Y2 and Y3 is 1, and the other is 0. こうして生成されたプリデコードアドレスにより、前述のとおり対応するCSLが2本選択され、16ビットのデータがラッチ回路111にラッチされ、I/Oスイッチ10 The generated predecode address this manner, the selected CSL is two corresponding as described above, 16-bit data is latched by the latch circuit 111, I / O switch 10
8に供給される。 It is supplied to the 8. このとき、選択信号CI0は1であるため、I/Oスイッチ108に供給された16ビットのデータのうち、プリデコードアドレスのY3に対応するCSLが読み出した8ビットのデータが選択され、出力バッファ109に出力される。 At this time, since the selection signal CI0 is 1, among the data of 16 bits supplied to the I / O switch 108, 8-bit data CSL is read that corresponds to Y3 predecoded address is selected, output buffer is output to the 109. また、バースト長が2の場合は、LOAD1、信号が発生した後、クロックジェネレータ107からCOUNT信号がクロックに同期して1回発生する。 Also, if the burst length is 2, LOAD1, after the signal has occurred, COUNT signal is generated once in synchronism with the clock from the clock generator 107. かかるCOUNT信号の発生により選択信号CI0が反転して0となり、プリデコードアドレスのY2に対応するCSLが読み出した8ビットのデータが選択され、出力バッファ109に出力される。 0 inverts the selection signal CI0 by the generation of such a COUNT signal, 8-bit data CSL is read corresponding to Y2 predecoded address is selected and output to the output buffer 109. このとき、カウンタ205も1つカウントして、フリップフロップ回路205−2、205−1、205−0にそれぞれ0、1、1が格納されることになるが、これによってプリデコードアドレスが変化しないことはもちろんである。 At this time, the counter 205 may be one count, but will be 0,1,1 respectively to the flip-flop circuit 205-2,205-1,205-0 is stored, thereby pre-decode address does not change it is a matter of course. 結局、この場合カラムアドレスで言えば、……0 After all, speaking in this case column address, ...... 0
11(3)、……010(2)の順に出力されたことになる。 11 (3), so that the output in the order of ...... 010 (2).

【0025】次に、バースト長が4である場合を図2およびタイミング図である図8を用いて説明する。 Next, the burst length is described with reference to FIG. 8 is a diagram 2 and the timing diagram of the case 4. この場合には、バースト信号B4が1、B8が0であるので、 In this case, since the burst signal B4 is 1, B8 is 0,
アンドゲート260はアドレスA0をラッチ回路203 Latching the AND gate 260 is address A0 circuit 203
−0に供給する。 Supplied to the -0. 選択信号生成回路204やその他のラッチ回路、フリップフロップ回路には、バースト長が2 Selection signal generating circuit 204 or other latch circuits, the flip-flop circuit, the burst length is 2
である場合と同じデータが格納されている。 The same data is stored as if it is. これらにより、エクスクルーシブオアゲート250、251からそれぞれ0、1が出力され、アンドゲート213から1が出力される。 These result, the 0 and 1 is output from the exclusive OR gate 250, 251, AND gate 213 1 are outputted. このとき、バースト信号B4が1であるので、アンドゲート220からも1が出力され、生成されるプリデコードアドレスはY0およびY3が1で、その他が0となる。 In this case, since the burst signal B4 is 1, is also output 1 from the AND gate 220, pre-decode address generated in Y0 and Y3 is 1, the other is 0. かかるプリデコードアドレスにより読み出されたデータは、ラッチ回路111にラッチされ、前述のとおりI/Oスイッチ108に供給される選択信号CI0によって、まずプリデコードアドレスのY3に対応するCSLが読み出した8ビットのデータが選択され、出力バッファ109に出力される。 The data read by such pre-decode address is latched in the latch circuit 111, the selection signal CI0 supplied as I / O switch 108 described above, CSL was read to first corresponding to Y3 predecode address 8 bit data is selected and output to the output buffer 109. また、バースト長が4の場合は、LOAD1、2信号が発生した後、クロックジェネレータ107からCOUNT信号がクロックに同期して3回発生する。 Also, if the burst length is 4, after the LOAD1,2 signal is generated, COUNT signal is generated 3 times in synchronism with the clock from the clock generator 107. まず、COUNT信号が1 First of all, COUNT signal is 1
回発生することによって選択信号CI0が0に反転し、 Selection signal CI0 by generating dose is inverted to 0,
プリデコードアドレスのY0に対応するCSLが読み出した8ビットのデータへ、出力が切り換えられる。 To 8-bit data CSL is read corresponding to Y0 predecode address output is switched. つづいて、もう1回COUNT信号が発生すると、フリップフロップ回路205−2、205−1、205−0にそれぞれ0、0、0が格納されることになり、アンドゲート211から1が出力されるので、Y1およびY2が1 Subsequently, when once COUNT signal is generated, will be 0,0,0 respectively to the flip-flop circuit 205-2,205-1,205-0 is stored, is output from the AND gate 211 1 because, Y1 and Y2 is 1
で、その他が0というプリデコードアドレスに変わる。 In, other changes to the pre-decode address of 0.
このとき選択信号CI0は合計2回反転し、1に戻っているので、I/Oスイッチ108はプリデコードアドレスのY1に対応するCSLが読み出した8ビットのデータを選択し出力する。 In this case selection signal CI0 is inverted twice in total, because the back to 1, I / O switch 108 selects the 8-bit data CSL is read corresponding to Y1 predecode address output. そして、最後のCOUNT信号が発生すると、同様にして選択信号CI0が0に反転し、 When the last COUNT signal is generated, selection signals CI0 similarly is inverted to 0,
プリデコードアドレスのY2に対応するCSLが読み出した8ビットのデータへ、出力が切り換えられる。 To 8-bit data CSL is read corresponding to Y2 predecode address output is switched. まとめると、まず初めにプリデコードアドレスはY0とY3 In summary, first of all pre-decode addresses Y0 and Y3
が1であり、COUNT信号が発生する毎に、1となるのはY0とY3、Y1とY2、Y1とY2となる。 There are 1, each time the COUNT signal is generated, becomes 1 become of the Y0 and Y3, Y1 and Y2, Y1 and Y2. これに応じ、出力バッファ109へは、まずY3に対応するCSLが読み出した8ビットのデータが出力され、CO Accordingly, the output buffer 109, 8-bit data CSL is read to first corresponding to Y3 is output, CO
UNT信号が発生する毎に、Y0、Y1、Y2に対応するCSLが読み出した8ビットのデータが出力されることになる。 Each time the UNT signal is generated, Y0, Y1, 8-bit data CSL is read corresponding to Y2 is to be output. したがって、カラムアドレスで言えば、…… Therefore, in terms of the column address, ...
011(3)、……000(0)、……001(1)、 011 (3), ... 000 (0), ... 001 (1),
……010(2)の順に出力されたことになる。 ...... 010 will have been output in the order of (2).

【0026】バースト長が8である場合も同様であるが、バースト長が8である場合、前述のとおりカウンタ205は205−2の桁までカウントアップすることになる。 [0026] While the burst length is the same when it is 8, when the burst length is 8, is as counter 205 described above will be counted up to the nearest 205-2. したがって、バースト信号B4が0、B8が1により、アンドゲート213およびアンドゲート223から1が出力され、プリデコードアドレスはY3およびY Therefore, the burst signal B4 is 0, B8 is 1, is outputted from the AND gate 213 and the AND gates 223 1, predecode address Y3 and Y
4が1となる。 4 is 1. また、バースト長が8の場合は、LOA Also, if the burst length is 8, LOA
D1、2信号が発生した後、クロックジェネレータ10 D1,2 after the signal has been generated, the clock generator 10
7からはCOUNT信号がクロックに同期して7回発生するので、COUNT信号が発生する毎に、1となるプリデコードアドレスはY3とY4、Y5とY6、Y5とY6、Y0とY7、Y0とY7、Y1とY2、Y1とY Since COUNT signal is generated seven times in synchronism with the clock from 7, each time the COUNT signal is generated, 1 become predecode address Y3 and Y4, Y5 and Y6, Y5 and Y6, Y0 and Y7, Y0 and Y7, Y1 and Y2, Y1 and Y
2と変化する。 2 to change. これに伴い、出力バッファ109へは、 Accordingly, the to the output buffer 109,
まずY3に対応するCSLが読み出した8ビットのデータが出力され、COUNT信号が発生する毎に、Y4、 First CSL corresponding to Y3 are read 8-bit data is output, every time the COUNT signal is generated, Y4,
Y5、Y6、Y7、Y0、Y1、Y2に対応するCSL Y5, Y6, Y7, Y0, Y1, CSL corresponding to the Y2
が読み出した8ビットのデータが出力されることになる。 So that the 8-bit data read out is output. したがって、カラムアドレスで言えば、……011 Therefore, in terms of the column address, ...... 011
(3)、……100(4)、……101(5)、……1 (3), ...... 100 (4), ... 101 (5), ... 1
10(6)、……111(7)、……000(0)、… 10 (6), ... 111 (7), ... 000 (0), ...
…001(1)、……010(2)の順に出力されたことになる。 ... 001 (1), so that the output in the order of ...... 010 (2).

【0027】まとめとして、図10にバースト長が2、 [0027] In summary, the burst length in Figure 10 2,
4、8の場合それぞれについて、プリフェッチプリデコーダ104が入力アドレスA0〜A2に対し、どのようなプリデコードアドレスを出力するのかを示す。 If each of the 4,8, indicating whether to prefetch predecoder 104 is an input address A0-A2, and outputs what predecode address. なお、 It should be noted that,
図10において示したプリデコードアドレスは、1となるアドレスを示している。 Predecoded address shown in FIG. 10 shows an address to which 1.

【0028】以上のとおり、プリフェッチプリデコーダ104を用いると、バースト長が2の場合は入力されたアドレスに対応するデータから出力し始めて、かかるアドレスの最下位ビットのみが異なるアドレスに対応するデータをつづけて出力し、バースト長が4の場合は入力されたアドレスに対応するデータから出力し始めて、かかるアドレスの下位2ビットのみが異なるアドレスに対応するデータをアドレス順につづけて出力し、バースト長が8の場合は入力されたアドレスに対応するデータから出力し始めて、かかるアドレスの下位3ビットのみが異なるアドレスに対応するデータをアドレス順につづけて出力することとなる。 [0028] As described above, the use of pre-fetch predecoder 104, and if the burst length is 2 begins to output the data corresponding to the input address, the data only the least significant bits of such address corresponds to a different address continuing to output, and if the burst length is 4 begins to output the data corresponding to the input address, and outputs only the lower two bits of such address is continued data corresponding to different addresses in address order, the burst length is for 8 begins to output the data corresponding to the input address, only the lower 3 bits of such address is to be outputted in succession in the order of address data corresponding to a different address. このため、いかなるアドレスが入力されても、アドレスの下位ビットのみが異なる連続したアドレスのデータをアドレス順に出力することができるので、シーケンシャルアクセスが要求されている場合にもこれに対応できる。 Therefore, any address is entered, it is possible to output the data at the address only the lower bits of the address is different continuous in address order, it can cope with this, when the sequential access is requested. しかも、2本のCSLを選択することによって16ビットずつ読み出しているので、 Moreover, since the read by 16 bits by selecting the two CSL,
バースト長が長くなっても、ニブルモードのようにバスを増やす必要がない。 Even if the burst length is longer, there is no need to increase the bus like a nibble mode.

【0029】また、図2に示したアドレスラッチジェネレイターブロック280は、図11に示す回路であってもよい。 [0029] The address latch generations coater block 280 shown in FIG. 2 may be a circuit shown in FIG. 11. 図11に示すアドレスラッチジェネレイターブロック281は、図2に示したアドレスラッチジェネレイターブロック280におけるアンドゲート260をスイッチ1101および1102に置き換えたものであり、その機能は図2に示したアドレスラッチジェネレイターブロック280と同一である。 Address latch generations coater block 281 shown in FIG. 11 is obtained by replacing the AND gate 260 in the address latch generations coater block 280 shown in FIG. 2 to the switch 1101 and 1102, address latch generations coater block 280 shown its function in FIG. 2 it is the same as. 但し、カラムアドレスの上位ビットであるA3〜A8にかかわる部分については図2と全く同一であるので図では省略している。 However, it is omitted in FIG. Since the part relating to A3~A8 is upper bits of the column address is identical to FIG. 図において、バースト信号SL4,8はバースト長が4または8である場合に1(ハイレベル)となる信号であり、バースト信号SL4,8Bはバースト信号SL4, In the figure, the burst signal SL4,8 is a signal which becomes 1 (high level) when the burst length is 4 or 8, the burst signal SL4,8B burst signal SL4,
8の反転信号である。 8 is an inverted signal of. また、スイッチ1101および1 In addition, the switch 1101 and 1
102は、これらバースト信号が1であると閉じる(導通状態とする)スイッチである。 102 closes these burst signals is 1 (the conduction state) is a switch. したがって、バースト長が2である場合にはラッチ回路206にはVSS電位(0)がラッチされ、バースト長が4または8である場合にはA0のデータがラッチされることになる。 Therefore, VSS potential (0) is latched in the latch circuit 206 when the burst length is 2, the data of A0 is latched when the burst length is 4 or 8.

【0030】さらに、アドレスラッチジェネレイターブロック280は、図12に示す回路であってもよい。 Furthermore, the address latch generations coater block 280 may be a circuit shown in FIG. 12. 但し、図11と同様に、カラムアドレスの上位ビットであるA3〜A8にかかわる部分については図2と全く同一であるので省略している。 However, as in FIG. 11, are omitted since the part relating to A3~A8 is upper bits of the column address is identical to FIG. 図12に示すアドレスラッチジェネレイターブロック282は、以上説明した連続アクセス(シーケンシャルアクセス)のほかに、インターリーブアクセスを行うことのできるものである。 Address latch generations coater block 282 shown in FIG. 12, in addition to continuous access described above (sequential access), those capable of performing interleaving access. シーケンシャルアクセスとインターリーブアクセスの切り換えは、アクセス制御信号FSLおよびFILによって行われ、アクセス制御信号FSLが1(ハイレベル)でアクセス制御信号FILが0(ローレベル)の場合はシーケンシャルアクセスを行い、アクセス制御信号FSLが0 Switching of the sequential access and interleaved access is performed by the access control signal FSL and FIL, performs sequential access when the access control signal FIL access control signal FSL is 1 (high level) is 0 (low level), the access control signal FSL is 0
(ローレベル)でアクセス制御信号FILが1(ハイレベル)の場合はインターリーブアクセスを行う。 If (low level) in the access control signal FIL is 1 (high level) interleaves access. 図においてスイッチ1201〜1210は、図11において示したスイッチ1101および1102と同一と機能を持つ。 Switch 1201-1210 in figure have the same and function as switches 1101 and 1102 shown in FIG. 11. まず、シーケンシャルアクセスの場合であるが、この場合はスイッチ1201、1203、1208および1209が閉じており、スイッチ1202、1204、 First, is the case of the sequential access, the case is closed switch 1201,1203,1208 and 1209, switches 1202 and 1204,
1207および1210は開いているため、図11に示したアドレスラッチジェネレイターブロック281と同一の動作を行う。 Since 1207 and 1210 are open, it performs the same operation as the address latch generations coater block 281 shown in FIG. 11. 一方、インターリーブアクセスの場合は、逆にスイッチ1201、1203、1208および1209が開いており、スイッチ1202、1204、 On the other hand, in the case of the interleave access, and switches 1201,1203,1208 and 1209 are opened to the contrary, the switch 1202 and 1204,
1207および1210が閉じているため、フリップフロップ回路205−0、205−1、205−2の初期値は必ずVSS電位(0)となる。 Since 1207 and 1210 are closed, the initial value of the flip-flop circuit 205-0,205-1,205-2 is necessarily VSS potential (0). さらに、ラッチ回路205−1、205−2のデータは、シーケンシャルアクセスの場合のようにそのまま内部アドレス信号ADD Furthermore, the data of the latch circuit 205-1 and 205-2, as the internal address signal ADD as in sequential access
1、ADD2とするのではなく、それぞれラッチ回路2 1, ADD2 and instead of, respectively latch circuits 2
02−1、202−2にラッチされたデータとの排他的論理和出力を、エクスクルースブオアゲート1220および1230によって生成し、それぞれ内部アドレス信号ADD1、ADD2としている。 An exclusive OR output of the latched data to 02-1,202-2, produced by ex Cruz Buo agate 1220 and 1230, and the internal address signal ADD1, ADD2 respectively.

【0031】一方、図2に示したプリデコードブロック290は、図13に示す回路であってもよい。 On the other hand, pre-decode block 290 shown in FIG. 2 may be a circuit shown in FIG. 13. 図13に示すプリデコードブロック291は、アドレスラッチジェネレイターブロックからの内部アドレス信号ADD0 Predecode block 291 shown in FIG. 13, the internal address signal from the address latch generations coater blocks ADD0
〜ADD2のデコード方法が、図2に示しアプリデコードブロック290と異なるほか、アンドゲート220〜 Decoding method ~ADD2 is different from the application decode block 290 shown in FIG. 2 addition, AND gate 220 to
223をスイッチ1321〜1324に置き換えたものである。 223 is replaced with a switch 1321-1324. 機能としては図2に示したプリデコードブロック290と同一であるが、図13に示すプリデコードブロック291は回路構成が簡略であるので、より高集積化が可能となる。 As the function is identical to the pre-decode block 290 shown in FIG. 2, the pre-decode block 291 shown in FIG. 13 is a simplified circuit configuration enables higher integration.

【0032】次に、本発明の他の実施例について説明する。 [0032] Next, another embodiment of the present invention.

【0033】本実施例は、2ビットプリフェッチではなく、4ビットプリフェッチをCSLの多重選択により行うものであり、図14に示すプリフェッチプリデコーダ1400を、図1に示したプリフェッチプリデコーダ1 [0033] This example 2 instead of the bit prefetch, a 4-bit prefetch is intended to perform the multiple selection of the CSL, the prefetch predecoder 1 prefetch predecoder 1400, shown in FIG. 1 shown in FIG. 14
04の代わりに用いることで実現している。 It is realized by using, instead of 04. プリフェッチプリデコーダ1400は、カラムアドレスの下位3ビットを受けてプリデコードアドレスY0〜Y7を生成する点においてプリフェッチプリデコーダ104と同じであるが、プリフェッチプリデコーダ104が、プリデコードアドレスY0〜Y7のうち2つを1(ハイレベル) Prefetch predecoder 1400 is the same as the pre-fetch predecoder 104 in that it generates a pre-decode address Y0~Y7 receives the lower 3 bits of the column address, the prefetch predecoder 104, among the pre-decode address Y0~Y7 two 1 (high level)
として出力するのに対し、プリフェッチプリデコーダ1 Whereas the output as prefetch predecoder 1
400はプリデコードアドレスY0〜Y7の4つを1とする点が異なる。 400 points to 1 four predecoded address Y0~Y7 different. このように、プリフェッチプリデコーダ1400は、プリデコードアドレスY0〜Y7の4つを1とするので、カラムデコーダ106はこれを受けて512本あるCSLのうちの4本を選択することになり、32個のメモリセルが同時に読み出されることとなる。 Thus, prefetch predecoder 1400, since the 1 four predecoded address Y0 to Y7, the column decoder 106 will select the four of CSL with 512 In response, 32 so that the memory cells are read simultaneously.

【0034】次に、プリフェッチプリデコーダ1400 [0034] Next, the pre-fetch pre-decoder 1400
の動作を説明する。 To explain the operation. プリフェッチプリデコーダ1400 Pre-fetch pre-decoder 1400
は、カラムアドレスの下位3ビットA0〜A2を受けて内部アドレス信号ADD0〜ADD2を生成するアドレスラッチジェネレイターブロック1440と、内部アドレス信号ADD0〜ADD2を受けてプリデコードアドレスY0〜Y7を生成するプリデコードブロック145 Includes an address latch generations coater block 1440 for generating an internal address signal ADD0~ADD2 receives the lower 3 bits A0~A2 column address, predecode of generating pre-decode address Y0~Y7 receives the internal address signals ADD0~ADD2 block 145
0とからなる。 0 Metropolitan consists of. 図において、201〜203、1412 In the figure, 201~203,1412
および1414はラッチ回路、1410および1411 And 1414 latch circuit, 1410 and 1411
は選択信号生成回路、1441〜1444はスイッチであり、これらの機能は前述した同じ回路と同一である。 The selection signal generating circuit, 1441 to 1444 is a switch, these functions are the same as the same circuit as described above.
なお、選択信号生成回路1411は、フリップフロップ回路1411−0および1411−1からなる2ビットのカウンタであり、LOAD2信号に応答してデータを格納し、COUNT信号に応答してカウントアップする。 The selection signal generating circuit 1411 is a counter 2 bits consisting of flip-flop circuits 1411-0 and 1411-1, and stores the data in response to LOAD2 signal, counts up in response to the COUNT signal. ただし、フリップフロップ回路1411−0から1 However, from the flip-flop circuit 1411-0 1
411−1への桁上げはアンドゲート1460を介して行われている。 Carry to 411-1 have been made through the AND gate 1460. また、バースト信号B8は1(ハイレベル)のときにバースト長が8であることを示す信号、バースト信号B4,2は1(ハイレベル)のときにバースト長が4または2であることを示す信号、バースト信号B4,8は1(ハイレベル)のときにバースト長が4または8であることを示す信号である。 Further, the burst signal B8 shows that the burst length when the first signal indicating that the burst length is 8 when the (high level), the burst signal B4,2 is 1 (high level) is 4 or 2 signal, the burst signal B4,8 is a signal indicating that the burst length when the 1 (high level) is 4 or 8.

【0035】本実施例についても、プリフェッチプリデコーダ1400に入力されるアドレスA2、A1、A0 [0035] The present embodiment also, the address A2, A1, A0 which is input to the prefetch predecoder 1400
がそれぞれ0、1、1(3)である場合を例に、バースト長が2、4、8それぞれの場合に分けて具体的に説明する。 There an example in which each 0, 1, 1 (3), the burst length is specifically described separately in the case of the 2, 4, 8, respectively.

【0036】初めに、バースト長が2である場合を説明する。 [0036] First, the case the burst length is 2. まず、アドレスバッファ102から供給されるカラムアドレスA0〜A8は、LOAD0信号の発生に応答してラッチ回路201にラッチされる。 First, a column address A0~A8 supplied from the address buffer 102 are latched by the latch circuit 201 in response to the occurrence of LOAD0 signal. したがって、 Therefore,
ラッチ回路201−2、201−1、201−0には、 The latch circuit 201-2,201-1,201-0,
A2、A1、A0がラッチされ、それぞれ0、1、1が格納される。 A2, A1, A0 are latched, respectively 0, 1, 1 is stored. バースト信号B4,2が1でスイッチ14 Switch 14 in the burst signal B4,2 1
42、1443が閉じているので、ラッチ回路141 Because 42,1443 is closed, the latch circuit 141
2、1413にはともにVSS電位(0)が入り、アンドゲート1420から1が出力されることになる。 2,1413 both VSS potential (0) enters the results in the AND gate 1420 1 is output. したがって、プリデコードアドレスはY0、Y1、Y2およびY3が1となる。 Thus, the pre-decode address Y0, Y1, Y2 and Y3 is 1. こうして生成されたプリデコードアドレスにより、対応するCSLが4本選択され、32ビットのデータがラッチ回路111にラッチされ、I/O The generated predecode address this manner, the selected corresponding CSL is present 4, 32-bit data is latched by the latch circuit 111, I / O
スイッチ108に供給される。 It is supplied to the switch 108. 一方、カウンタ1411 On the other hand, counter 1411
を構成するフリップフロップ回路1411−0および1 Flip-flop circuit constituting 1411-0 and 1
411−1にはそれぞれカラムアドレスA0およびA1 Each of the 411-1 column addresses A0 and A1
が格納されているので、選択信号CI0およびCI1はともに1である。 Since There has been stored, the selection signal CI0 and CI1 are both 1. これら選択信号はともにI/Oスイッチ108に供給され、I/Oスイッチ108はこれを受けて、32ビットのデータのうちプリデコードアドレスY3に対応するCSLが読み出した8ビットのデータを選択し、出力バッファ109に出力する。 These selection signals are both supplied to the I / O switch 108, I / O switch 108 receives this, to select the 8-bit data CSL is read corresponding to the predecode address Y3 of the 32-bit data, output to the output buffer 109. その後、1回発生するCOUNT信号によりフリップフロップ141 Thereafter, the flip-flop 141 by COUNT signal that occurs once
1−0に格納されたデータが反転するので、選択信号C Since stored data is inverted to 1-0, the selection signal C
I0も反転して0(ローレベル)となる。 I0 also becomes inverted 0 (low level). しかし、バースト信号B4,8が0でアンドゲート1460は0を出力しているので、フリップフロップ回路1411−1への桁上げはされず、したがって選択信号CI1は反転しない。 However, since the burst signal B4,8 is the AND gate 1460 is 0 is outputting 0, carry to the flip-flop circuit 1411-1 is not the sole, thus selection signal CI1 is not inverted. こうして、COUNT信号の発生により、選択信号CI1、CI0はそれぞれ1、0となり、プリデコードアドレスY2に対応するCSLが読み出した8ビットのデータが選択され、出力バッファ109に出力される。 Thus, the generation of the COUNT signal, next each selection signal CI1, CI0 1, 0, 8-bit data CSL is read corresponding to the predecode address Y2 is selected and output to the output buffer 109. 結局、この場合カラムアドレスで言えば、……01 After all, speaking in this case column address, ...... 01
1(3)、……010(2)の順に出力されたことになる。 1 (3), so that the output in the order of ...... 010 (2).

【0037】バースト長が4である場合も、バースト長が2である場合と同様である。 [0037] When the burst length is 4 is also similar to the case in which the burst length is 2. つまり、アンドゲート1 In other words, the AND gate 1
420から1が出力され、プリデコードアドレスはY 420 1 is output, the predecode address Y
0、Y1、Y2およびY3が1となる。 0, Y1, Y2 and Y3 is 1. また、選択信号CI1、CI0はともに1であるが、バースト長が4の場合にはフリップフロップ回路1411−1への桁上げがされるので、3回発生するCOUNT信号に応答して初め11であったカウンタ1411の値は、00、0 Although the selection signal CI1, CI0 are both 1, since the burst length of 4 is a carry to the flip-flop circuits 1411-1, in 11 first in response to the COUNT signal generated 3 times the value of a counter 1411, 00,0
1、10と変化するので、I/Oスイッチ108はこれに応じて出力バッファ109への出力を、プリデコードアドレスY3に対応するCSLが読み出した8ビットのデータから始めて、その選択をY0、Y1、Y2という順に変化させられる。 Since changes 1,10, the output of the I / O switch 108 accordingly to the output buffer 109, starting from 8-bit data CSL is read corresponding to the predecode address Y3, the selection Y0, Y1 It is varied in the order of Y2. したがって、カラムアドレスで言えば、……011(3)、……000(0)、……00 Therefore, in terms of the column address, ...... 011 (3), ... 000 (0), ... 00
1(1)、……010(2)の順に出力されたことになる。 1 (1), so that the output in the order of ...... 010 (2).

【0038】一方、バースト長が8である場合は、スイッチ1441と1444が閉じるので、ラッチ回路14 On the other hand, when the burst length is 8, the switch 1441 and 1444 are closed, the latch circuit 14
12および1413にはそれぞれカラムアドレスA0およびA1が格納される。 Each of the 12 and 1413 column addresses A0 and A1 are stored. したがってこの場合、ラッチ回路1412および1413にはともに1が入り、アンドゲート1423から1が出力される。 In this case, therefore, both 1 in the latch circuits 1412 and 1413 enters, 1 from the AND gate 1423 is output. これにより、プリデコードアドレスはY3、Y4、Y5およびY6が1となり、上述のとおり選択信号CI1、CI0の11、0 Thus, 11,0 predecode address Y3, Y4, Y5 and Y6 becomes 1, as described above selection signal CI1, CI0
0、01、10という変化に応じ、I/Oスイッチ10 Depending on the change of 0,01,10, I / O switch 10
8は出力バッファ109への出力を、プリデコードアドレスY3に対応するCSLが読み出した8ビットのデータから始めて、その選択をY4、Y5、Y6という順に変化させられる。 8 is output to the output buffer 109, starting from 8-bit data CSL is read corresponding to the predecode address Y3, it is changed to the selected sequentially called Y4, Y5, Y6. バースト長が8の場合、COUNT信号は7回発生するので、プリデコードアドレスY6に対応するデータが出力された後は、さらにつづけて発生するCOUNT信号に応答し、カウンタ1410はフリップフロップ回路1410−2に桁上がりする。 If the burst length is 8, the COUNT signal is generated seven, after the output data corresponding to the predecode address Y6 is responsive to COUNT signal generated by further continued, the counter 1410 is a flip-flop circuit 1410- two double-digit rise. したがって、内部アドレス信号ADD2は反転して1となり、その結果アンドゲート1427から1が出力されるので、 Therefore, the internal address signals ADD2 is next 1 inverted, resulting from the AND gate 1427 1 is output,
プリデコードアドレスはY7、Y0、Y1およびY2が1となる。 Predecode address Y7, Y0, Y1 and Y2 is 1. 後は同様に、選択信号CI1、CI0の変化に応じて、対応するプリデコードアドレスでいえばY After Similarly, in response to a change in selection signal CI1, CI0, in terms of the corresponding predecoded address Y
7、Y0、Y1、Y2の順でI/Oスイッチ108から出力バッファ109へ出力されることになる。 7, Y0, Y1, to be output from the I / O switch 108 to the output buffer 109 in the order of Y2. したがって、カラムアドレスで言えば、……011(3)、…… Therefore, in terms of the column address, ...... 011 (3), ...
100(4)、……101(5)、……110(6)、 100 (4), ... 101 (5), ... 110 (6),
……111(7)、……000(0)、……001 ...... 111 (7), ...... 000 (0), ...... 001
(1)、……010(2)の順に出力されることになる。 (1), to be output in the order of ...... 010 (2).

【0039】以上のとおり、プリフェッチプリデコーダ1400は、プリフェッチプリデコーダ104と同様に、バースト長に応じ、アドレスの下位ビットのみが異なる連続したアドレスのデータをアドレス順に出力することができる。 [0039] As described above, prefetch predecoder 1400, similarly to the pre-fetch predecoder 104, according to the burst length, it is possible to output the data at the address only the lower bits of the address is different continuous in address order. しかも、CSLを4本ずつ選択することにより32ビットずつ読み出しているので、バースト長が長くなっても、ニブルモードのようにバスを増やす必要がないばかりか、16ビットずつ読み出すものよりも高速動作を行うことができる。 Moreover, since the read by 32 bits by selecting each four of CSL, even burst length is longer, not only there is no need to increase the bus as nibble mode, faster operation than those read by 16 bits It can be performed.

【0040】 [0040]

【発明の効果】以上説明したとおり、本発明は、1回の出力で同時に出力するデータのアドレスのみを選択するカラム選択線を多重選択する手段を有しているので、入力アドレスが偶数アドレスであっても奇数アドレスであっても、初めに出力すべきデータおよび次に出力すべきデータをプリフェッチすることができる。 As described above, according to the present invention, the present invention has a means for multiplexing selected column selection line for selecting only the address of the data to be output at the same time in a single output, the input address is an even address even odd address even, it is possible to prefetch data to be output data and the next to be output first. また、バースト長が長くなってもバス等を増やす必要がないので、チップサイズの増大を防ぐことができる。 Further, since there is no need to increase the bus or the like even if the burst length is longer, it is possible to prevent an increase in chip size. したがって、本発明が示すメモリ選択回路は、シンクロナスDRAM等の連続アクセスを行うメモリに最適である。 Therefore, the memory selection circuit shown is the present invention is optimal in the memory of continuous access, such as synchronous DRAM.

【0041】 [0041]

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の一実施例におけるメモリの全体図。 Overall view of a memory in an embodiment of the present invention; FIG.

【図2】 プリフェッチプリデコーダ104を示す回路図。 2 is a circuit diagram showing a prefetch predecoder 104.

【図3】 カラムデコーダ106の全体を示す図。 It shows the overall Figure 3 column decoder 106.

【図4】 プリデコーダ105の一部を示す図。 FIG. 4 shows a part of a pre-decoder 105.

【図5】 カラムデコーダ106の一部を示す図。 FIG. 5 shows a portion of a column decoder 106.

【図6】 カラム選択線とビット線との接続関係を示す図。 6 shows a connection relationship between the column select line and a bit line.

【図7】 本発明の一実施例による読み出しタイミングを示す図(バースト長=2)。 7 is a diagram showing a read timing according to an embodiment of the present invention (burst length = 2).

【図8】 本発明の一実施例による読み出しタイミングを示す他の図(バースト長=4)。 [8] Another diagram showing a read timing according to an embodiment of the present invention (burst length = 4).

【図9】 本発明の一実施例による読み出しタイミングを示すさらに他の図(バースト長=8)。 Yet another diagram showing a read timing according to an embodiment of the present invention; FIG (burst length = 8).

【図10】 プリフェッチプリデコーダ104によって生成されるプリデコードアドレスを示す図。 10 is a view showing a pre-decode address generated by prefetch predecoder 104.

【図11】 アドレスラッチジェネレイターブロックの他の例を示す図。 11 is a diagram showing another example of the address latch generations coater block.

【図12】 アドレスラッチジェネレイターブロックのさらに他の例を示す図。 12 is a diagram showing still another example of the address latch generations coater block.

【図13】 プリデコードブロックの他の例を示す図。 13 is a view showing another example of a pre-decode blocks.

【図14】 本発明の他の実施例が示すプリフェッチプリデコーダ1400を示す図。 14 illustrates a prefetch predecoder 1400 shown is another embodiment of the present invention.

【図15】 従来例が示すニブルモードを示す図。 FIG. 15 shows a nibble mode indicated by the prior art.

【図16】 従来例が示す2ビットプリフェッチにおいてアクセスされるアドレスを示す図。 FIG. 16 shows an address prior art is accessed in the 2-bit prefetch shown.

【符号の説明】 DESCRIPTION OF SYMBOLS

100 16MDRAMの全体図 101 16Mビットメモリセル 102 アドレスバッファ 103 ロウデコーダ 104,1400 プリフェッチプリデコーダ 105 プリデコーダ 106 カラムデコーダ 107 クロックジェネレータ 108 I/Oスイッチ 109 出力バッファ 110 入力バッファ 111,201〜203,1412,1413 ラッチ回路 204,1411 選択信号生成回路 205,1410 カウンタ 210〜217,220〜223,260,270,1 100 total 16MDRAM Figure 101 16M-bit memory cell 102 address buffer 103 row decoder 104,1400 prefetch predecoder 105 predecoder 106 column decoder 107 clock generator 108 I / O switch 109 the output buffer 110 input buffer 111,201~203,1412, 1413 latch circuit 204,1411 selection signal generating circuit 205,1410 counter 210~217,220~223,260,270,1
300〜1307,1420〜1427 アンドゲート 230〜237,240,1333〜1337 オアゲート 250,251,1220,1230 エクスクルーシブオアゲート 280〜282 アドレスラッチジェネレイターブロック 290,291 プリデコードブロック 1101,1102,1201〜1210,1321〜 300~1307,1420~1427 AND gate 230~237,240,1333~1337 gate 250,251,1220,1230 exclusive OR gate 280-282 address latch generations coater blocks 290, 291 predecoded block 1101,1102,1201~1210, 1321~
1324,1441〜1444 スイッチ A0〜A11 入力アドレス ADD0〜ADD2 内部アドレス信号 Y0〜Y7 プリデコードアドレス B4,B8,SL4,8,SL4,8B,B4,2,B 1324,1441~1444 switch A0~A11 input address ADD0~ADD2 internal address signal Y0~Y7 predecoded address B4, B8, SL4,8, SL4,8B, B4,2, B
4,8 バースト信号 LOAD0,LOAD1,LOAD2,COUNT 4,8 burst signal LOAD0, LOAD1, LOAD2, COUNT
タイミング信号 FSL,FIL アクセス制御信号 Timing signal FSL, FIL access control signal

Claims (5)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 複数ビットからなる入力アドレスを受け、これに基づき複数のカラム選択線のうちの所定のカラム選択線を活性化させるメモリ選択回路であって、前記入力アドレスの最下位ビットをラッチするラッチ手段と、前記入力アドレスの前記最下位ビットとは異なる複数ビットを受けカウント信号に応答してこれをカウントアップするカウンタ手段と、 少なくとも前記ラッチ手段によりラッチされた前記最下位ビット及び前記カウンタ手段のカウント値に応答して前記複数のカラム選択線のうちの複数のカラム選択線を同時に活性化させる活性化手段とを備えるメモリ選択回路。 1. A receives an input address to a plurality of bits, a memory selection circuit for activating a predetermined column select line of the plurality of column select lines based on this, it latches the least significant bits of the input address latch means and said counter means for counting up this in response to a count signal subjected to different bits from the least significant bit, the least significant bit and the counter latched by at least the latching means of the input address to memory selection circuit and a activation means for simultaneously activating a plurality of column select lines of the count value of the plurality of column selection lines in response to the means.
  2. 【請求項2】 少なくとも前記ラッチ手段によりラッチされた前記最下位ビット及び前記カウントアップがされる前の前記カウンタ手段のカウント値に応答して同時に活性化される前記複数のカラム選択線は、前記入力アドレスに対応する第1のカラム選択線及び前記入力アドレスとは異なるアドレスに対応する第2のカラム選択線が含まれることを特徴とする請求項1記載のメモリ選択回路。 Wherein at least the plurality of column selection lines in which the least significant bit and the count-up latched by the latch means are activated simultaneously in response to the count value of said counter means prior to, the memory selection circuit according to claim 1, wherein the first column selecting lines and the input address, characterized in that includes second column selecting line corresponding to a different address corresponding to the input address.
  3. 【請求項3】 前記異なるアドレスは、前記入力アドレスの次のアドレスであることを特徴とする請求項2記載のメモリ選択回路。 Wherein said different addresses, the memory selection circuit according to claim 2, characterized in that the next address of the input address.
  4. 【請求項4】 少なくとも前記ラッチ手段によりラッチされた前記最下位ビット及び前記カウントアップがされた後の前記カウンタ手段のカウント値に応答して同時に活性化される前記複数のカラム選択線は、前記第1及び第2のカラム選択線のいずれとも異なる第3のカラム選択線と前記第1乃至第3のカラム選択線のいずれとも異なる第4のカラム選択線とが含まれることを特徴とする請求項2又は3記載のメモリ選択回路。 Wherein at least said latch means the least significant bit and said plurality of column select lines to be activated simultaneously in response to the count value of said counter means after the count-up is latched by, the claims, wherein one and also contain a different third said a column select line of the first to fourth different from any of the third column select line column selection lines of the first and second column select lines memory selection circuit section 2 or 3 wherein.
  5. 【請求項5】 前記ラッチ手段の出力及びバースト信号 5. The output and the burst signal of said latch means
    に基づき生成された信号をラッチし出力するラッチ回路 Latch circuits for latching outputs the generated signal on the basis of
    を更に備え、前記ラッチ回路の出力及び前記カウンタ手 Further comprising a output and the counter hand of the latch circuit
    段のカウント値に応答して前記活性化手段は前記複数の In response to the count value of the step the activation means of said plurality
    カラム選択線を同時に活性化することを特徴とする請求 Claims, characterized in that the simultaneously activated column selection line
    項1記載のメモリ選択回路。 Memory selection circuit in claim 1.
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