JP3283790B2 - オンスクリーン表示回路 - Google Patents
オンスクリーン表示回路Info
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- JP3283790B2 JP3283790B2 JP14787097A JP14787097A JP3283790B2 JP 3283790 B2 JP3283790 B2 JP 3283790B2 JP 14787097 A JP14787097 A JP 14787097A JP 14787097 A JP14787097 A JP 14787097A JP 3283790 B2 JP3283790 B2 JP 3283790B2
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- Japan
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- synchronizing
- synchronization signal
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- Studio Circuits (AREA)
- Television Signal Processing For Recording (AREA)
- Controls And Circuits For Display Device (AREA)
- Synchronizing For Television (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、オンスクリーン表
示回路に関し、特に特殊再生における垂直同期信号の周
期の変動に対しても表示が乱れることのない技術を提供
する。
示回路に関し、特に特殊再生における垂直同期信号の周
期の変動に対しても表示が乱れることのない技術を提供
する。
【０００２】
【従来の技術】図５に、オンスクリーン表示に必要な位
相比較禁止（後述する）のための制御回路を備える、Ｐ
ＬＬ構成の同期回路の一例のブロック図を示す。又、そ
の通常状態での動作におけるタイミングチャートを、図
６に示す。オンスクリーン表示回路における複合同期信
号は、図６に示すように、１／２Ｈ毎に水平同期パルス
が入っている９ライン垂直期間と、１Ｈ毎に水平同期パ
ルスが入っている映像信号期間とによって構成されてい
る。このような複合同期信号から安定して１Ｈ周期の水
平同期信号を生成するには、１Ｈ周期に同期して位相ロ
ックするＰＬＬ構成の同期回路の前段に、複合同期信号
のうち９ライン垂直期間には位相比較を禁止し映像信号
期間だけ位相比較を許可する、位相比較禁止のための制
御回路が必要である。
相比較禁止（後述する）のための制御回路を備える、Ｐ
ＬＬ構成の同期回路の一例のブロック図を示す。又、そ
の通常状態での動作におけるタイミングチャートを、図
６に示す。オンスクリーン表示回路における複合同期信
号は、図６に示すように、１／２Ｈ毎に水平同期パルス
が入っている９ライン垂直期間と、１Ｈ毎に水平同期パ
ルスが入っている映像信号期間とによって構成されてい
る。このような複合同期信号から安定して１Ｈ周期の水
平同期信号を生成するには、１Ｈ周期に同期して位相ロ
ックするＰＬＬ構成の同期回路の前段に、複合同期信号
のうち９ライン垂直期間には位相比較を禁止し映像信号
期間だけ位相比較を許可する、位相比較禁止のための制
御回路が必要である。
【０００３】図５に示すブロック図は、上述した位相比
較禁止のための制御回路を備える、ＰＬＬ構成の同期回
路の一例のブロック図である。図５を参照して、複合同
期信号を入力しその位相及び周波数を引き込んで同期さ
せる同期回路４５は、複合同期信号を直接入力する位相
比較器及びループフィルタと、電圧制御発振器ＶＣＯ
と、その電圧制御発振器ＶＣＯの出力を分周し位相比較
器に入力する分周回路とで構成されている。そして、こ
の同期回路４５に対し、垂直同期信号と１Ｈ毎の水平同
期パルスを計数する構成と、その計数結果に基づいて次
の周期の９ライン垂直期間の位相比較禁止信号を生成す
る位相比較禁止信号制御回路４４とを設け、位相比較禁
止信号により９Ｈ等化パルス期間は位相比較を禁止する
ことで、図６に示すような、水平周波数に同期した安定
した水平同期信号出力を得ている。
較禁止のための制御回路を備える、ＰＬＬ構成の同期回
路の一例のブロック図である。図５を参照して、複合同
期信号を入力しその位相及び周波数を引き込んで同期さ
せる同期回路４５は、複合同期信号を直接入力する位相
比較器及びループフィルタと、電圧制御発振器ＶＣＯ
と、その電圧制御発振器ＶＣＯの出力を分周し位相比較
器に入力する分周回路とで構成されている。そして、こ
の同期回路４５に対し、垂直同期信号と１Ｈ毎の水平同
期パルスを計数する構成と、その計数結果に基づいて次
の周期の９ライン垂直期間の位相比較禁止信号を生成す
る位相比較禁止信号制御回路４４とを設け、位相比較禁
止信号により９Ｈ等化パルス期間は位相比較を禁止する
ことで、図６に示すような、水平周波数に同期した安定
した水平同期信号出力を得ている。
【０００４】ところで上記の構成では、水平同期信号を
カウントし位相比較禁止信号を生成していることから、
垂直同期周波数がＮＴＳＣ方式ならＮＴＳＣ方式のみ、
ＰＡＬ方式ならＰＡＬ方式のみの、一種類にしか対応で
きない。垂直同期周波数内の水平同期信号数は、映像方
式により異なるからである。
カウントし位相比較禁止信号を生成していることから、
垂直同期周波数がＮＴＳＣ方式ならＮＴＳＣ方式のみ、
ＰＡＬ方式ならＰＡＬ方式のみの、一種類にしか対応で
きない。垂直同期周波数内の水平同期信号数は、映像方
式により異なるからである。
【０００５】更に、ある特定の映像方式に限った場合で
も、規格通りの正規の複合同期信号が入力される場合は
問題ないが、ＶＴＲでの特殊再生時のような、垂直同期
周波数が変動したり水平同期信号が欠落する場合は、位
相比較禁止信号が９Ｈ等化パルス期間からずれたり、位
相比較禁止信号が出力されなくなって、図７に示すタイ
ミングチャートで表されるように水平同期出力が乱れ、
オンスクリーン表示が正常に行われなくなってしまう。
も、規格通りの正規の複合同期信号が入力される場合は
問題ないが、ＶＴＲでの特殊再生時のような、垂直同期
周波数が変動したり水平同期信号が欠落する場合は、位
相比較禁止信号が９Ｈ等化パルス期間からずれたり、位
相比較禁止信号が出力されなくなって、図７に示すタイ
ミングチャートで表されるように水平同期出力が乱れ、
オンスクリーン表示が正常に行われなくなってしまう。
【０００６】
【発明が解決しようとする課題】上述したように、位相
比較禁止信号は、従来、水平同期信号の数を計数するこ
とにより生成していた。そのため、設定値は一種類しか
持てず、同一回路で複数の映像方式に対応することは不
可能であった。複数の方式に対応するには、計数値をメ
モリに格納し、外部よりコマンドで計数値を切り替える
構成が必要であった。
比較禁止信号は、従来、水平同期信号の数を計数するこ
とにより生成していた。そのため、設定値は一種類しか
持てず、同一回路で複数の映像方式に対応することは不
可能であった。複数の方式に対応するには、計数値をメ
モリに格納し、外部よりコマンドで計数値を切り替える
構成が必要であった。
【０００７】また、特定の映像方式の場合であっても、
ＶＴＲの特殊再生などによる垂直同期周波数の変動や水
平同期信号の欠落が発生した場合は、位相比較禁止信号
が９Ｈ等化パルス期間からずれ、水平同期周波数が乱
れ、表示が正常に行われなくなってしまう。
ＶＴＲの特殊再生などによる垂直同期周波数の変動や水
平同期信号の欠落が発生した場合は、位相比較禁止信号
が９Ｈ等化パルス期間からずれ、水平同期周波数が乱
れ、表示が正常に行われなくなってしまう。
【０００８】
【課題を解決するための手段】本発明のオンスクリーン
表示回路は、複合同期信号を入力し、その入力された複
合同期信号の位相及び周波数を引き込んで同期させる同
期手段を含むオンスクリーン表示回路において、前記同
期手段は、前記複合同期信号を入力され水平同期信号を
出力する位相比較器及びループフィルタを少なくとも備
える同期回路と、前記複合同期信号から分離された垂直
同期信号と既知の周波数である基準クロックとにより垂
直同期周波数を計数するタイマーにより、前記複合同期
信号の等価パルス期間の前記位相比較器での位相比較を
禁止するマスク信号を生成する手段とを備えることを特
徴とする。
表示回路は、複合同期信号を入力し、その入力された複
合同期信号の位相及び周波数を引き込んで同期させる同
期手段を含むオンスクリーン表示回路において、前記同
期手段は、前記複合同期信号を入力され水平同期信号を
出力する位相比較器及びループフィルタを少なくとも備
える同期回路と、前記複合同期信号から分離された垂直
同期信号と既知の周波数である基準クロックとにより垂
直同期周波数を計数するタイマーにより、前記複合同期
信号の等価パルス期間の前記位相比較器での位相比較を
禁止するマスク信号を生成する手段とを備えることを特
徴とする。
【０００９】本発明のオンスクリーン表示回路は、位相
比較禁止信号の立上りから垂直同期信号の立上り迄の時
間及び、垂直同期信号の立下りから位相比較禁止信号の
立下り迄の時間を常に一定に保つようにして、位相比較
禁止が９ライン垂直期間で常に安定して行われるように
するために、直前の垂直同期信号から今回の垂直同期信
号迄の時間を計測するタイマの値を比較して位相比較禁
止信号を生成するように構成されている。
比較禁止信号の立上りから垂直同期信号の立上り迄の時
間及び、垂直同期信号の立下りから位相比較禁止信号の
立下り迄の時間を常に一定に保つようにして、位相比較
禁止が９ライン垂直期間で常に安定して行われるように
するために、直前の垂直同期信号から今回の垂直同期信
号迄の時間を計測するタイマの値を比較して位相比較禁
止信号を生成するように構成されている。
【００１０】
【発明の実施の形態】図１は、本発明の一実施例の構成
を示すブロック図である。図１を参照して、基準クロッ
クが、Ｖ周期タイマ２のクロックと１クロックシフト回
路１のクロックに入力され、垂直同期信号が、１クロッ
クシフト回路１のデータと時間レジスタ４のクロックに
入力されている。１クロックシフト回路１の出力はＶ周
期タイマ２のリセットに入力され、Ｖ周期タイマ２の出
力が、ＴＥデコーダ３のデータと時間レジスタ４のデー
タと一致検出回路７の片側の入力に入力されている。時
間レジスタ４の出力は減算器６の片側の入力に入力さ
れ、ＴＳ格納レジスタ５の出力が減算器６のもう片方の
入力に入力されている。位相比較禁止信号制御回路８の
片側の入力にはＴＥデコーダ３の出力が入力され、もう
一方の入力には一致検出回路７の出力が入力されてい
る。そして、位相比較禁止信号制御回路８の出力と複合
同期信号とが、同期回路９の位相比較器１０に入力され
ている。
を示すブロック図である。図１を参照して、基準クロッ
クが、Ｖ周期タイマ２のクロックと１クロックシフト回
路１のクロックに入力され、垂直同期信号が、１クロッ
クシフト回路１のデータと時間レジスタ４のクロックに
入力されている。１クロックシフト回路１の出力はＶ周
期タイマ２のリセットに入力され、Ｖ周期タイマ２の出
力が、ＴＥデコーダ３のデータと時間レジスタ４のデー
タと一致検出回路７の片側の入力に入力されている。時
間レジスタ４の出力は減算器６の片側の入力に入力さ
れ、ＴＳ格納レジスタ５の出力が減算器６のもう片方の
入力に入力されている。位相比較禁止信号制御回路８の
片側の入力にはＴＥデコーダ３の出力が入力され、もう
一方の入力には一致検出回路７の出力が入力されてい
る。そして、位相比較禁止信号制御回路８の出力と複合
同期信号とが、同期回路９の位相比較器１０に入力され
ている。
【００１１】本実施例では、垂直同期周波数を、水平同
期信号の数を計数するのではなくタイマーにより計測
し、位相比較禁止信号の立上りから垂直同期信号の立上
り迄の時間及び垂直同期信号の立下りから位相比較禁止
信号の立下り迄の時間を、常に一定に保つように制御し
ている。これにより、方式の異なる映像信号や、ＶＴＲ
の特殊再生時の周波数変動のある垂直同期信号や、欠落
のある水平同期信号に対しても、位相比較禁止信号は常
に９Ｈ等化パルス期間の間に来るように自動追尾される
ので、水平同期出力が乱れることなく、オンスクリーン
表示が乱れることはない。
期信号の数を計数するのではなくタイマーにより計測
し、位相比較禁止信号の立上りから垂直同期信号の立上
り迄の時間及び垂直同期信号の立下りから位相比較禁止
信号の立下り迄の時間を、常に一定に保つように制御し
ている。これにより、方式の異なる映像信号や、ＶＴＲ
の特殊再生時の周波数変動のある垂直同期信号や、欠落
のある水平同期信号に対しても、位相比較禁止信号は常
に９Ｈ等化パルス期間の間に来るように自動追尾される
ので、水平同期出力が乱れることなく、オンスクリーン
表示が乱れることはない。
【００１２】以下に、本実施例における動作を、図１〜
４を参照して具体的に説明する。図２は、本実施例にお
ける通常状態でのタイミングチャート図である。図３
は、ＶＴＲ特殊再生時または他の映像方式信号入力時の
タイミングチャート図である。図４は、垂直同期周波数
変動時のタイミングチャート図である。本実施例におい
ては、垂直同期信号の立上りエッジにＶ周期タイマ２の
値を時間レジスタ４に取り込み、その後、Ｖ周期タイマ
２に垂直同期期間リセットをかけ、垂直同期信号の立ち
下がり後、再び計測を開始する。そして、減算器６によ
り、時間レジスタ４に取り込まれた値から、位相比較禁
止信号の立上りから垂直同期信号の立上り迄の時間を減
算する。上記位相比較禁止信号の立上りから垂直同期信
号の立上り迄の時間は、予めＴＳ格納レジスタ５に格納
されている。その後、減算結果とＶ周期タイマの値とが
一致することを一致検出回路７により検出し、一致した
ところで、位相比較禁止信号制御回路８により位相比較
禁止信号を立ち上げる。又、予め垂直同期信号の立下り
から位相比較禁止信号の立下り迄の値に設定されたＴＥ
デコーダ３の値とＶ周期タイマ２の値が一致したとき、
位相比較禁止信号制御回路８により位相比較禁止信号を
立ち下げる。
４を参照して具体的に説明する。図２は、本実施例にお
ける通常状態でのタイミングチャート図である。図３
は、ＶＴＲ特殊再生時または他の映像方式信号入力時の
タイミングチャート図である。図４は、垂直同期周波数
変動時のタイミングチャート図である。本実施例におい
ては、垂直同期信号の立上りエッジにＶ周期タイマ２の
値を時間レジスタ４に取り込み、その後、Ｖ周期タイマ
２に垂直同期期間リセットをかけ、垂直同期信号の立ち
下がり後、再び計測を開始する。そして、減算器６によ
り、時間レジスタ４に取り込まれた値から、位相比較禁
止信号の立上りから垂直同期信号の立上り迄の時間を減
算する。上記位相比較禁止信号の立上りから垂直同期信
号の立上り迄の時間は、予めＴＳ格納レジスタ５に格納
されている。その後、減算結果とＶ周期タイマの値とが
一致することを一致検出回路７により検出し、一致した
ところで、位相比較禁止信号制御回路８により位相比較
禁止信号を立ち上げる。又、予め垂直同期信号の立下り
から位相比較禁止信号の立下り迄の値に設定されたＴＥ
デコーダ３の値とＶ周期タイマ２の値が一致したとき、
位相比較禁止信号制御回路８により位相比較禁止信号を
立ち下げる。
【００１３】
【発明の効果】以上説明したように、本発明において
は、位相比較禁止信号の立上りから垂直同期信号の立上
り迄の時間及び垂直同期信号の立下りから位相比較禁止
信号の立下り迄の時間を、常に一定に保つように制御し
ている。従って、位相比較禁止信号は常に９Ｈ等化パル
ス期間に出力され、水平同期出力が乱れることがない。
は、位相比較禁止信号の立上りから垂直同期信号の立上
り迄の時間及び垂直同期信号の立下りから位相比較禁止
信号の立下り迄の時間を、常に一定に保つように制御し
ている。従って、位相比較禁止信号は常に９Ｈ等化パル
ス期間に出力され、水平同期出力が乱れることがない。
【００１４】これにより本発明によれば、同一回路で、
異なる複数の映像方式に対応可能である。
異なる複数の映像方式に対応可能である。
【００１５】また、同一回路で、ＶＴＲの特殊再生時な
どの垂直同期周波数の変動や、水平同期信号の欠落があ
った場合でも、オンスクリーン表示が乱れないようにす
ることができる。
どの垂直同期周波数の変動や、水平同期信号の欠落があ
った場合でも、オンスクリーン表示が乱れないようにす
ることができる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】実施例における通常状態でのタイミングチャー
ト図である。
ト図である。
【図３】実施例におけるＶＴＲ特殊再生時または他の映
像方式信号入力時のタイミングチャート図である。
像方式信号入力時のタイミングチャート図である。
【図４】実施例における垂直同期周波数変動時のタイミ
ングチャート図である。
ングチャート図である。
【図５】従来の位相比較禁止信号制御回路のブロック図
である。
である。
【図６】従来のオンスクリーン表示回路における通常状
態でのタイミングチャート図である。
態でのタイミングチャート図である。
【図７】従来のオンスクリーン表示回路における特殊再
生時または他の映像方式信号入力時のタイミングチャー
ト図である。
生時または他の映像方式信号入力時のタイミングチャー
ト図である。
１ １クロックシフト回路 ２ Ｖ周期タイマ ３ ＴＥデコーダ ４ 時間レジスタ ５ ＴＳ格納レジスタ ６ 減算器 ７ 一致検出回路 ８ 位相比較禁止信号制御回路 ９ 同期回路 １０ 位相比較器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｎ 5/93 Ｈ０４Ｎ 5/93 Ａ (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/445 G09G 5/12 H04N 5/06 H04N 5/12 H04N 5/278 H04N 5/93
Claims (1)
- 【請求項１】 複合同期信号を入力し、その入力された
複合同期信号の位相及び周波数を引き込んで同期させる
同期手段を含むオンスクリーン表示回路であって、前記
同期手段が、前記複合同期信号を入力され水平同期信号
を出力する位相比較器及びループフィルタを少なくとも
備える同期回路と、前記複合同期信号から分離された垂
直同期信号と既知の周波数である基準クロックとにより
垂直同期周波数を計数するタイマーにより、前記複合同
期信号の等価パルス期間の前記位相比較器での位相比較
を禁止するマスク信号を生成する手段とを備えるオンス
クリーン表示回路において、前記位相比較を禁止するマ
スク信号を生成する手段は、 前記垂直同期信号の立上りエッジで前記タイマーの値を
保持する第一の時間レジスタと、 前記マスク信号の立上りから前記垂直同期信号の立上り
迄の時間が格納される第二の時間レジスタと、 前記第一のレジスタの値と前記第二のレジスタの値との
差を求める減算器と、 前記減算器での減算結果と前記タイマーの値との一致を
検出する一致検出回路と、 前記垂直同期信号の立下りから前記マスク信号の立下り
迄の時間に設定されたタイマー値のデコーダと、 前記一致検出回路の出力と、前記デコーダの出力とによ
り前記マスク信号の立上り及び立下りを制御する制御回
路とを備える ことを特徴とするオンスクリーン表示回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14787097A JP3283790B2 (ja) | 1997-06-05 | 1997-06-05 | オンスクリーン表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14787097A JP3283790B2 (ja) | 1997-06-05 | 1997-06-05 | オンスクリーン表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10336540A JPH10336540A (ja) | 1998-12-18 |
| JP3283790B2 true JP3283790B2 (ja) | 2002-05-20 |
Family
ID=15440108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14787097A Expired - Fee Related JP3283790B2 (ja) | 1997-06-05 | 1997-06-05 | オンスクリーン表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3283790B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4341422B2 (ja) * | 2004-02-05 | 2009-10-07 | パナソニック電工株式会社 | 画像インターホン機器 |
-
1997
- 1997-06-05 JP JP14787097A patent/JP3283790B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10336540A (ja) | 1998-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020205 |
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