JP3263540B2

JP3263540B2 - Display device

Info

Publication number: JP3263540B2
Application number: JP18500694A
Authority: JP
Inventors: 拓郎大森
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1994-08-05
Filing date: 1994-08-05
Publication date: 2002-03-04
Anticipated expiration: 2017-03-04
Also published as: JPH0850274A

Description

DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、液晶表示装置などに好
適に実施される表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device suitably used for a liquid crystal display device and the like.

【０００２】[0002]

【従来の技術】図１３は、一般的な液晶表示装置１の概
略的な構成を示す図である。液晶表示装置１は、液晶表
示パネル２と、コモン駆動回路３と、セグメント駆動回
路４と制御回路５と、電源６とを含んで構成される。2. Description of the Related Art FIG. 13 is a diagram showing a schematic configuration of a general liquid crystal display device 1. As shown in FIG. The liquid crystal display device 1 includes a liquid crystal display panel 2, a common drive circuit 3, a segment drive circuit 4, a control circuit 5, and a power supply 6.

【０００３】液晶表示パネル２は、一対の基板部材間に
液晶層を介在させて構成される。一対の基板部材は、そ
れぞれ、ガラス、プラスチックなどから成る透光性基板
の一方表面に、互いに平行で等間隔に配置される複数の
帯状電極と、帯状電極が形成された一方表面のほぼ全面
を覆う配向膜とによって構成される。一対の基板部材
は、各基板部材が有する帯状電極の長手方向が直交する
ように、かつ各基板部材に形成された配向膜が対向する
ように予め定められた間隔をあけて配置され、各基板部
材の周縁部付近が接着剤によって接着される。前記一対
の基板部材と、接着剤とによって形成された空間内に液
晶層を形成する液晶材料が注入され封止される。[0005] The liquid crystal display panel 2 is configured by interposing a liquid crystal layer between a pair of substrate members. Each of the pair of substrate members is formed on one surface of a light-transmitting substrate made of glass, plastic, or the like. And a covering orientation film. The pair of substrate members are arranged at predetermined intervals so that the longitudinal directions of the strip electrodes included in each substrate member are orthogonal, and the alignment films formed on each substrate member face each other. The vicinity of the periphery of the member is bonded by an adhesive. A liquid crystal material forming a liquid crystal layer is injected and sealed in a space formed by the pair of substrate members and the adhesive.

【０００４】上述のように構成された液晶表示パネル２
において、一方基板部材に配置される帯状電極をコモン
電極ｃ１，ｃ２，ｃ３，…，ｃｎ（総称するときは参照
符ｃを用いる）として、他方基板部材に配置される帯状
電極をセグメント電極ｓ１，ｓ２，ｓ３，…，ｓｍ（総
称するときは参照符ｓを用いる）とする。コモン電極ｃ
には、コモン駆動回路３から所定の駆動信号が印加さ
れ、セグメント電極ｓにはセグメント駆動回路４から所
定の駆動信号が印加される。The liquid crystal display panel 2 configured as described above
, The band-shaped electrodes arranged on one substrate member are defined as common electrodes c1, c2, c3,..., Cn (the reference numeral c is used when collectively referred to), and the band-shaped electrodes arranged on the other substrate member are segment electrodes s1, , sm (symbol s is used when collectively referred to). Common electrode c
, A predetermined drive signal from the common drive circuit 3 is applied, and a predetermined drive signal from the segment drive circuit 4 is applied to the segment electrodes s.

【０００５】液晶表示パネル２では、コモン電極ｃとセ
グメント電極ｓとの各交差部分に介在する液晶材料が１
絵素となる。したがって、図１３に示される液晶表示パ
ネル２においては、ｎ×ｍ個の絵素が行列状に配列して
いることになる。この絵素を選択的に駆動することによ
って、画像が表示される。In the liquid crystal display panel 2, one liquid crystal material intervenes at each intersection between the common electrode c and the segment electrode s.
It becomes a picture element. Therefore, in the liquid crystal display panel 2 shown in FIG. 13, n × m picture elements are arranged in a matrix. An image is displayed by selectively driving the picture elements.

【０００６】コモン駆動回路３は、後述する制御回路５
によって制御され、予め定める期間（以下、「１表示期
間」と称する）において、コモン電極ｃに１本ずつ順番
に、予め定める電位の信号（以下、「走査信号」と称す
る）を印加する。１本のコモン電極ｃに走査信号が印加
されている期間を、１水平表示期間とする。The common drive circuit 3 includes a control circuit 5 described later.
In a predetermined period (hereinafter, referred to as “one display period”), a signal of a predetermined potential (hereinafter, referred to as “scanning signal”) is applied to the common electrode c one by one in order. A period in which the scanning signal is applied to one common electrode c is defined as one horizontal display period.

【０００７】セグメント駆動回路４は、後述する制御回
路５から与えられる表示データＤ０〜Ｄ７（総称すると
きは参照符Ｄを用いる）に基づいて、１水平表示期間毎
にセグメント電極ｓに表示データＤに基づいた電位の信
号（以下、「表示信号」と称する）を印加する。The segment driving circuit 4 applies display data D to the segment electrodes s every horizontal display period based on display data D0 to D7 (referred to collectively as a reference D) given from a control circuit 5 described later. (Hereinafter, referred to as a “display signal”).

【０００８】セグメント駆動回路４は、セグメント電極
ｓにそれぞれ対応した複数のシフトレジスタを有し、制
御回路５から与えられるクロック信号ＸＣＫに応答して
与えられる表示データＤを、順次シフトさせながらシフ
トレジスタに書込む。全ての表示データＤをシフトレジ
スタに書込むと、書込まれた表示データＤに対応する表
示信号を一括してセグメント電極ｓに印加する。表示デ
ータＤの書込みは、書込むべき表示データＤの直前に書
込まれた表示データＤに対する表示信号の印加が行われ
ている水平表示期間内に行われる。The segment drive circuit 4 has a plurality of shift registers respectively corresponding to the segment electrodes s, and shifts the display data D provided in response to the clock signal XCK provided from the control circuit 5 while sequentially shifting the display data D. Write to. When all the display data D is written into the shift register, a display signal corresponding to the written display data D is applied to the segment electrodes s at a time. The writing of the display data D is performed during a horizontal display period in which a display signal is applied to the display data D written immediately before the display data D to be written.

【０００９】制御回路５は、各駆動回路を制御する複数
の信号を供給する。制御回路５は、クロック信号ＹＤ，
ＬＰをコモン駆動回路３に供給し、表示データＤと、ク
ロック信号ＸＣＫ，ＬＰとをセグメント駆動回路４に供
給する。クロック信号ＹＤは、前記１表示期間を規定す
るクロック信号である。クロック信号ＬＰは、前記１水
平表示期間を規定するクロック信号である。したがっ
て、信号ＬＰは１表示期間内にｎ個のパルスを有する。
クロック信号ＸＣＫは、前述したようにセグメント駆動
回路４が備えるシフトレジスタへの書込み動作を規定す
るクロック信号であり、１水平表示期間内にｍ個のパル
スを有する。The control circuit 5 supplies a plurality of signals for controlling each drive circuit. The control circuit 5 controls the clock signals YD,
LP is supplied to the common drive circuit 3, and the display data D and the clock signals XCK and LP are supplied to the segment drive circuit 4. The clock signal YD is a clock signal that defines the one display period. The clock signal LP is a clock signal that defines the one horizontal display period. Therefore, the signal LP has n pulses in one display period.
The clock signal XCK is a clock signal that defines a write operation to the shift register included in the segment drive circuit 4 as described above, and has m pulses in one horizontal display period.

【００１０】また制御回路５は、コモン駆動回路３およ
びセグメント駆動回路４にそれぞれ反転制御信号Ｍを供
給する。反転制御信号Ｍは、液晶表示パネル２の各絵素
に印加される駆動電圧の極性を反転するように指示する
信号である。一般に液晶表示パネル２に用いられる液晶
材料は、直流電圧を長時間印加されると破壊されてしま
う。そのために、所定の期間毎に絵素である液晶材料に
印加される電圧の極性を正極性から負極性へ、または負
極性から正極性へと反転させる必要がある。反転制御信
号Ｍを各駆動回路に与えることによって液晶材料に印加
される駆動電圧の極性を一定の期間毎に反転させること
ができる。The control circuit 5 supplies an inversion control signal M to the common drive circuit 3 and the segment drive circuit 4, respectively. The inversion control signal M is a signal for instructing to invert the polarity of the drive voltage applied to each picture element of the liquid crystal display panel 2. Generally, the liquid crystal material used for the liquid crystal display panel 2 is destroyed when a DC voltage is applied for a long time. Therefore, it is necessary to invert the polarity of the voltage applied to the liquid crystal material, which is a picture element, from a positive polarity to a negative polarity or from a negative polarity to a positive polarity every predetermined period. By applying the inversion control signal M to each drive circuit, the polarity of the drive voltage applied to the liquid crystal material can be inverted at regular intervals.

【００１１】電源回路６は、コモン駆動回路３およびセ
グメント駆動回路４にそれぞれ駆動電圧を供給する。The power supply circuit 6 supplies a drive voltage to the common drive circuit 3 and the segment drive circuit 4, respectively.

【００１２】図１４は、液晶表示装置１の動作を示すタ
イミングチャートである。図１４では、特にコモン駆動
回路３の動作を示す。図１４（１）に示すのは、クロッ
ク信号ＹＤの波形図である。クロック信号ＹＤは、１表
示期間Ｗ２毎に、期間Ｗ１だけハイレベルとなる信号で
ある。図１４（２）に示すのは、クロック信号ＬＰの波
形図である。クロック信号ＬＰは、周期Ｗ３のクロック
信号であり、周期Ｗ３は１水平表示期間にあたる。クロ
ック信号ＹＤのハイレベル期間Ｗ１は、クロック信号Ｌ
Ｐの周期Ｗ３よりも短く、クロック信号ＬＰのハイレベ
ル期間より長く設定され、かつ前記ハイレベル期間を含
むタイミングでハイレベルとなる。FIG. 14 is a timing chart showing the operation of the liquid crystal display device 1. FIG. 14 particularly shows the operation of the common drive circuit 3. FIG. 14A is a waveform diagram of the clock signal YD. The clock signal YD is a signal that goes high only for the period W1 every one display period W2. FIG. 14B is a waveform diagram of the clock signal LP. The clock signal LP is a clock signal having a cycle W3, and the cycle W3 corresponds to one horizontal display period. The high-level period W1 of the clock signal YD corresponds to the clock signal L
It is set shorter than the cycle W3 of P, longer than the high-level period of the clock signal LP, and becomes high level at a timing including the high-level period.

【００１３】図１４（３）に示すのは、コモン電極ｃ１
に印加される走査信号の波形図であり、図１４（４）に
示すのは、コモン電極ｃ２に印加される走査信号の波形
図である。コモン駆動回路３は、コモン電極ｃ１に対応
するラッチ回路によって、クロック信号ＹＤのハイレベ
ルをクロック信号ＬＰが立下がる時刻ｔ０でラッチし、
次のクロック信号ＬＰの立下がり時刻ｔ１までハイレベ
ルを保持する。コモン電極ｃ１に印加される走査信号が
ハイレベルとなっている間、所定の電位の走査信号がコ
モン電極ｃ１に印加される。同様にして、時刻ｔ１から
期間Ｗ３の間、コモン電極ｃ２に走査信号が印加され
る。以下、コモン電極ｃ３〜ｃｎまで走査信号が１本ず
つ線順次で印加される。FIG. 14 (3) shows the common electrode c1.
Is a waveform diagram of the scanning signal applied to the common electrode c2, and FIG. 14 (4) is a waveform diagram of the scanning signal applied to the common electrode c2. The common drive circuit 3 latches the high level of the clock signal YD at the time t0 when the clock signal LP falls by the latch circuit corresponding to the common electrode c1,
The high level is maintained until the next falling time t1 of the clock signal LP. While the scanning signal applied to the common electrode c1 is at a high level, a scanning signal having a predetermined potential is applied to the common electrode c1. Similarly, a scanning signal is applied to the common electrode c2 during the period W3 from the time t1. Hereinafter, the scanning signals are applied line by line to the common electrodes c3 to cn one by one.

【００１４】上述のように構成され、動作する液晶表示
装置１において、電源投入時に供給される電力の電圧
が、不安定になることによって起こる異常動作による回
路の破壊を防止するための技術が、特公平５−２１２８
号に開示されている。前記公報によれば、駆動回路の液
晶電圧を供給するラインにスイッチを設け、処理回路に
よって与えられる論理で前記スイッチをＯＮ／ＯＦＦし
ている。また液晶表示パネル２へ印加する電圧を選ぶた
めのデータをラッチしているラッチ回路を、リセットで
きるようにして、所望しないときに電圧が印加されない
ようにしている。In the liquid crystal display device 1 configured and operating as described above, a technique for preventing a circuit from being destroyed due to an abnormal operation caused by an unstable voltage of the power supplied when the power is turned on is described below. Tokuho 5-2128
Issue. According to the above publication, a switch is provided on a line for supplying a liquid crystal voltage of a drive circuit, and the switch is turned on / off by logic given by a processing circuit. A latch circuit that latches data for selecting a voltage to be applied to the liquid crystal display panel 2 can be reset so that no voltage is applied when it is not desired.

【００１５】[0015]

【発明が解決しようとする課題】上述のように構成され
た液晶表示装置１では、駆動回路へ供給される電圧の異
常について監視しているのみで、表示制御信号の異常発
生時については何ら対策が講じられておらず、対策が不
十分である。In the liquid crystal display device 1 configured as described above, only the abnormality of the voltage supplied to the drive circuit is monitored, and no countermeasures are taken when an abnormality of the display control signal occurs. Has not been taken and measures are inadequate.

【００１６】図１５〜図２０は、液晶表示装置１の異常
時の動作を示すタイミングチャートである。それぞれの
タイミングチャートにおいて、同一の符号を付した信号
は、特に述べない限り同一の周期をもつ信号である。ま
た、周期や期間を示す符号が同一ならば、同一の周期や
期間である。FIGS. 15 to 20 are timing charts showing the operation of the liquid crystal display device 1 at the time of abnormality. In each timing chart, signals denoted by the same reference numerals are signals having the same period unless otherwise specified. Further, if the codes indicating the cycle and the period are the same, the cycle and the period are the same.

【００１７】図１５は、クロック信号ＹＤのハイレベル
期間が、適正な期間より長くなった場合のタイミングチ
ャートである。図１５（１）に示すのは、クロック信号
ＹＤがハイレベルである期間Ｗ４が適正な期間Ｗ１より
長くなり、たとえばクロック信号ＬＰの周期Ｗ３の３倍
程度である期間Ｗ４の間ハイレベルである場合のクロッ
ク信号ＹＤの波形図である。期間Ｗ４において、図１５
（２）に示すようにクロック信号ＬＰのハイレベル期間
が複数個入るようになる。したがって図１５（３）に示
すように、コモン電極ｃ１には時刻ｔ１０〜ｔ１３の間
走査信号が印加されるようになり、また図１５（４）に
示すように、コモン電極ｃ２には、時刻ｔ１１〜ｔ１４
の間走査信号が印加されるようになる。したがって、時
刻ｔ１１〜ｔ１３の間は、コモン電極ｃ１，ｃ２が同時
に選択されるようになる。FIG. 15 is a timing chart when the high-level period of the clock signal YD is longer than an appropriate period. FIG. 15A shows that the period W4 during which the clock signal YD is at the high level is longer than the appropriate period W1, for example, is at the high level during the period W4 that is about three times the period W3 of the clock signal LP. FIG. 9 is a waveform diagram of a clock signal YD in the case. In the period W4, FIG.
As shown in (2), a plurality of high-level periods of the clock signal LP are inserted. Therefore, as shown in FIG. 15 (3), the scanning signal is applied to the common electrode c1 during the time t10 to t13, and as shown in FIG. 15 (4), the common electrode c2 is applied with the time signal. t11 to t14
During this time, the scanning signal is applied. Therefore, during times t11 to t13, the common electrodes c1 and c2 are simultaneously selected.

【００１８】このため、セグメント駆動回路４からの表
示信号が、２本のコモン電極に同時に与えられるので、
表示される画像が乱れ、良好な表示が得られなくなる。
また複数のコモン電極が同時に選択され、それぞれのコ
モン電極に走査信号を供給するために、コモン駆動回路
３の内部に比較的大電流が流れ、ラッチアップが発生
し、駆動回路が破壊される可能性がある。As a result, the display signal from the segment drive circuit 4 is applied to the two common electrodes at the same time.
The displayed image is disturbed, and good display cannot be obtained.
In addition, since a plurality of common electrodes are selected at the same time and a scanning signal is supplied to each common electrode, a relatively large current flows inside the common drive circuit 3, which may cause latch-up and destroy the drive circuit. There is.

【００１９】図１６は、クロック信号ＹＤのローレベル
期間が、適正な期間より短くなった場合のタイミングチ
ャートである。図１６（１）に示すのは、クロック信号
ＹＤがローレベルである期間Ｗ５が適正な期間（期間Ｗ
２から期間Ｗ１を引いた期間）より短くなり、たとえば
クロック信号ＬＰの周期Ｗ３の２倍程度の長さになった
場合のクロック信号ＹＤの波形図である。クロック信号
ＹＤのローレベル期間Ｗ５が短いために、１表示期間中
に全てのコモン電極ｃを走査することができない。図１
６（３）に示すように、コモン電極ｃ１には時刻ｔ２０
〜ｔ２１，ｔ２２〜ｔ２３，およびｔ２４〜ｔ２５の間
で走査信号が印加され、図１６（４）に示すように、コ
モン電極ｃ２には時刻ｔ２１〜ｔ２２，ｔ２３〜ｔ２４
の間で走査信号が印加され、図１６（５）に示すよう
に、コモン電極ｃ３には時刻ｔ２２〜ｔ２３，ｔ２４〜
ｔ２５の間で走査信号が印加される。したがって、時刻
ｔ２２〜ｔ２３，ｔ２４〜ｔ２５の間はコモン電極ｃ
１，ｃ３が同時に選択されることになる。FIG. 16 is a timing chart when the low level period of the clock signal YD is shorter than the proper period. FIG. 16A shows that the period W5 in which the clock signal YD is at the low level is an appropriate period (period W5).
2 is a waveform diagram of the clock signal YD when the clock signal YD becomes shorter than a period obtained by subtracting the period W1 from 2), for example, about twice the period W3 of the clock signal LP. Since the low-level period W5 of the clock signal YD is short, all the common electrodes c cannot be scanned during one display period. FIG.
As shown in FIG. 6 (3), the common electrode c1 has a time t20.
-T21, t22-t23, and t24-t25, and the scanning signal is applied to the common electrode c2 at times t21-t22, t23-t24 as shown in FIG.
The scanning signal is applied between the times t22 to t23 and t24 to t24 to the common electrode c3 as shown in FIG.
The scanning signal is applied during t25. Therefore, the common electrode c is applied between times t22 and t23 and between times t24 and t25.
1 and c3 are selected at the same time.

【００２０】このため、セグメント駆動回路４からの表
示信号が、２本のコモン電極に同時に与えられるので表
示される画像が乱れ、良好な表示が得られなくなる。ま
た複数のコモン電極が同時に選択され、それぞれのコモ
ン電極に走査信号を供給するために、コモン駆動回路３
の内部に比較的大電流が流れ、ラッチアップが発生し、
駆動回路が破壊される可能性がある。For this reason, the display signal from the segment drive circuit 4 is simultaneously applied to the two common electrodes, so that the displayed image is disturbed and good display cannot be obtained. In addition, a plurality of common electrodes are simultaneously selected, and a common driving circuit 3 is provided to supply a scanning signal to each common electrode.
A relatively large current flows inside, causing latch-up,
The drive circuit may be destroyed.

【００２１】図１７は、クロック信号ＬＰの周期が、周
期Ｗ３より短くなった場合のタイミングチャートであ
る。図１７（１）に示すのは、クロック信号ＬＰの周期
Ｗ３が短くなり、たとえばコモン駆動回路３の動作速度
を規定するクロック信号の周期よりも短い時間である周
期Ｗ６になった場合のクロック信号ＬＰの波形図であ
る。動作のための十分な時間がとれないために、コモン
駆動回路３は適性な動作ができなくなる。このためコモ
ン電極の選択信号は一定時間ずつ選択されなくなり、パ
ネルに直流電圧が印加されるようになり液晶材料が損傷
する可能性がある。FIG. 17 is a timing chart when the cycle of the clock signal LP is shorter than the cycle W3. FIG. 17A shows a clock signal in a case where the cycle W3 of the clock signal LP becomes short, for example, when the cycle W6 becomes shorter than the cycle of the clock signal defining the operation speed of the common drive circuit 3. It is a waveform diagram of LP. Since sufficient time for operation cannot be taken, the common drive circuit 3 cannot perform proper operation. For this reason, the selection signal of the common electrode is not selected for a predetermined time, and a DC voltage is applied to the panel, which may damage the liquid crystal material.

【００２２】図１８は、クロック信号ＬＰが、途中で途
切れてしまった場合のタイミングチャートである。図１
８（１）に示すのは、時刻ｔｉ（１≦ｉ≦ｎ−１）以降
ハイレベル期間が現れなくなったクロック信号ＬＰの波
形図である。図１８（３）に示すように時刻ｔｉで選択
されたコモン電極ｃｉ＋１は該時刻ｔｉ以降選択された
ままになってしまう。このため、パネルに直流成分が印
加されるようになり液晶材料が損傷する可能性がある。FIG. 18 is a timing chart when the clock signal LP is interrupted on the way. FIG.
FIG. 8 (1) is a waveform diagram of the clock signal LP in which the high-level period does not appear after the time ti (1 ≦ i ≦ n−1). As shown in FIG. 18C, the common electrode ci + 1 selected at the time ti remains selected after the time ti. For this reason, a DC component is applied to the panel, and the liquid crystal material may be damaged.

【００２３】図１９は、表示許可信号ＤＩがロジック電
源ＶＤＤよりも早くハイレベルになる場合のタイミング
チャートである。表示許可信号ＤＩは、電源投入後、ク
ロック信号に異常がなければハイレベルとなって各駆動
回路への電力の供給を許可し、異常発生時にはローレベ
ルとなり電力の供給を遮断する。図１９（１）に示す表
示許可信号ＤＩは、時刻ｔ３０でハイレベルになり、図
１９（２）に示すロジック電源ＶＤＤは、時刻ｔ３１で
ハイレベルとなっている。ロジック電源ＶＤＤがハイレ
ベルになるよりも前に表示許可信号ＤＩがハイレベルに
なるために、表示許可信号ＤＩの電圧が液晶表示装置１
内の回路を経て、ロジック電源ＶＤＤの発生源にまでか
かるようになる。このために、他の回路が誤動作を起こ
し、液晶表示パネル２が損傷する可能性がある。FIG. 19 is a timing chart when the display permission signal DI becomes high level earlier than the logic power supply VDD. After the power is turned on, the display permission signal DI goes to a high level if there is no abnormality in the clock signal, and permits the supply of power to each drive circuit. The display permission signal DI shown in FIG. 19A is at a high level at time t30, and the logic power supply VDD shown in FIG. 19B is at a high level at time t31. Since the display permission signal DI goes high before the logic power supply VDD goes high, the voltage of the display permission signal DI becomes
Through the internal circuit, it reaches the generation source of the logic power supply VDD. For this reason, other circuits may malfunction and the liquid crystal display panel 2 may be damaged.

【００２４】図２０は、表示許可信号ＤＩが、液晶電源
ＶＥＥよりも早くハイレベルになる場合のタイミングチ
ャートである。図２０（１）に示す表示許可信号ＤＩ
は、時刻ｔ４０でハイレベルとなり、図２０（２）に示
す液晶電源ＶＥＥは、時刻ｔ４１でハイレベルとなる。
液晶電源ＶＥＥがハイレベルになるよりも前に表示許可
信号ＤＩがハイレベルになる場合、駆動回路内における
耐圧系の回路に電源が入っていないにもかかわらず、表
示許可信号ＤＩによって動作が開始され、その後に液晶
電源ＶＥＥを立上げるために駆動回路に負荷が掛かり、
駆動回路が損傷する可能性がある。FIG. 20 is a timing chart when the display permission signal DI becomes high level earlier than the liquid crystal power supply VEE. The display permission signal DI shown in FIG.
Becomes high level at time t40, and the liquid crystal power supply VEE shown in FIG. 20 (2) becomes high level at time t41.
When the display permission signal DI goes high before the liquid crystal power supply VEE goes high, the operation is started by the display permission signal DI even though the withstand voltage circuit in the drive circuit is not turned on. Then, a load is applied to the drive circuit to start the liquid crystal power supply VEE,
The drive circuit may be damaged.

【００２５】上述のような異常は様々な状況下で発生す
る。たとえば、電源投入時および、液晶表示装置が備え
る複数の表示モードを切換える場合において、制御回路
５が過渡状態となって安定しないときに発生する。また
液晶表示装置を組込んだ機器を設計する場合において、
電源投入時等の信号のシーケンスを考慮せずに設計した
ときに発生する。さらに、液晶表示装置の生産工程にお
いて、半田付けの不良などでクロック信号ＹＤの信号線
が、他の信号線と短絡した場合にも発生する。またさら
に、液晶表示装置をパーソナルコンピュータなどの機器
に組込むときに、クロック信号ＹＤの信号線が他の回路
基板の信号線に接触した場合にも発生する。The above-described abnormality occurs under various circumstances. For example, it occurs when the control circuit 5 is in a transient state and is not stable when the power is turned on or when a plurality of display modes included in the liquid crystal display device are switched. Also, when designing a device incorporating a liquid crystal display device,
Occurs when designing without considering the signal sequence at the time of turning on the power. Further, in the production process of the liquid crystal display device, the problem also occurs when the signal line of the clock signal YD is short-circuited with another signal line due to a defective soldering or the like. Furthermore, when the liquid crystal display device is incorporated into a device such as a personal computer, the signal line of the clock signal YD comes into contact with a signal line of another circuit board.

【００２６】本発明の目的は、表示制御信号の乱れや、
駆動手段に供給される電圧の異常に起因する表示画像の
乱れ、および駆動手段の破壊を防止することができる表
示装置を提供することである。It is an object of the present invention to provide a display control signal having a disturbance,
It is an object of the present invention to provide a display device capable of preventing a display image from being disturbed due to an abnormality in a voltage supplied to a driving unit and from destroying the driving unit.

【００２７】[0027]

【課題を解決するための手段】本発明は、表示手段と、
前記表示手段に表示に必要な表示電力を供給して駆動す
る駆動手段と、前記駆動手段に前記表示電力とともに駆
動に必要な表示制御信号と駆動電力とを供給する制御手
段と、前記表示制御信号である垂直同期信号と水平同期
信号の各周期が正常な値であることを検出する第１検出
手段と、供給される前記駆動電力および前記表示電力の
各電圧が、予め定めるレベル以上であることを検出する
第２検出手段と、前記第１検出手段と前記第２検出手段
との出力に応答して、供給される電力の電圧が予め定め
るレベル以下であることと、前記表示制御信号の周期が
予め定める値の範囲から外れていることとの、少なくと
もいずれか一方が生じているとき、前記駆動手段への各
電力の供給を遮断する手段とを含むことを特徴とする表
示装置である。SUMMARY OF THE INVENTION The present invention comprises a display means,
A driving unit that supplies display power required for display to the display unit and drives the display unit; a control unit that supplies the display unit with a display control signal and a driving power required for driving together with the display power; and the display control signal. A first detecting means for detecting that each cycle of the vertical synchronizing signal and the horizontal synchronizing signal is a normal value, and that each supplied voltage of the driving power and the display power is equal to or higher than a predetermined level. A second detection means for detecting an output of the first control means, a voltage of supplied power is equal to or lower than a predetermined level in response to outputs of the first detection means and the second detection means, and a period of the display control signal And a means for cutting off the supply of each power to the driving means when at least one of the occurrence of the deviation and the deviation from a predetermined value range occurs.

【００２８】[0028]

【作用】本発明に従えば、液晶表示パネルなどの表示手
段は、駆動手段からの表示電力によって駆動され、画像
が表示される。前記駆動手段には、制御手段から前記表
示電力とともに駆動に必要な表示制御信号と駆動電力が
供給される。ここで、表示制御信号である垂直同期信号
と水平同期信号の各周期が正常な値であることを第１検
出手段によって検出し、供給される駆動電力と表示電力
の各電圧が予め定めるレベル以上であることを第２検出
手段によって検出する。前記各検出手段によって信号の
周期が予め定める値の範囲から外れていることと、供給
される電力の電圧が前記予め定める電圧以下であること
との、少なくともいずれか一方が生じていることが検出
されると、前記駆動手段への電力供給が遮断される。し
たがって表示制御信号の周期が異常になった場合、およ
び供給される電圧が予め定める電圧以下である場合には
駆動手段および表示手段への電力供給を遮断するので、
表示制御信号の異常によって不所望な画像が表示手段に
表示されることはなく、また異常なレベルの電圧が供給
されることで駆動手段や表示手段が破壊されることはな
い。これらの動作は全て表示装置内で行うことができる
ので、外部から制御のための信号を入力する必要はな
い。According to the present invention, the display means such as a liquid crystal display panel is driven by the display power from the drive means to display an image. The drive means is supplied with a display control signal and drive power necessary for drive together with the display power from the control means. Here, the first detecting means detects that each cycle of the vertical synchronizing signal and the horizontal synchronizing signal, which are the display control signals, is a normal value, and the supplied driving power and the display power each have a predetermined level or more. Is detected by the second detection means. Each of the detection means detects that at least one of the following occurs: the signal cycle is out of a predetermined value range, and the supplied power voltage is equal to or lower than the predetermined voltage. Then, the power supply to the driving means is cut off. Therefore, when the cycle of the display control signal becomes abnormal, and when the supplied voltage is equal to or less than a predetermined voltage, the power supply to the driving unit and the display unit is cut off.
An undesired image is not displayed on the display unit due to the abnormality of the display control signal, and the driving unit and the display unit are not destroyed by supplying an abnormal level of voltage. Since all of these operations can be performed in the display device, there is no need to externally input a control signal.

【００２９】[0029]

【実施例】図１は、本発明の一実施例である液晶表示装
置１１の概略的な構成を示す図である。液晶表示装置１
１は、液晶表示パネル１２と、コモン駆動回路１３と、
第１セグメント駆動回路１４と、第２セグメント駆動回
路１５と、制御回路１６と、電源回路１７と、遮断回路
１８とを含んで構成される。FIG. 1 is a diagram showing a schematic configuration of a liquid crystal display device 11 according to one embodiment of the present invention. Liquid crystal display device 1
1 is a liquid crystal display panel 12, a common drive circuit 13,
The first segment driving circuit 14, the second segment driving circuit 15, the control circuit 16, the power supply circuit 17, and the cutoff circuit 18 are included.

【００３０】液晶表示パネル１２は、一対の基板部材間
に液晶層を介在させて構成される。一対の基板部材は、
それぞれガラス、プラスチックなどから成る透光性の基
板の一方表面に互いに平行で等間隔に配置される複数の
帯状電極と、帯状電極が形成された一方表面のほぼ全面
を覆う配向膜とによって構成される。本実施例におい
て、一方基板部材に形成される帯状電極は、その長手方
向長さの中間位置で分割されている。分割された２つの
電極群のうち、一方電極群を第１セグメント電極群と
し、他方電極群を第２セグメント電極群とする。第１セ
グメント電極群は、第１セグメント電極ｕｓ１，ｕｓ
２，…，ｕｓ６４０（総称するときは参照符ｕｓを用い
る）によって構成され、第２セグメント電極群は、第２
セグメント電極ｄｓ１，ｄｓ２，…，ｄｓ６４０（総称
するときは参照符ｄｓを用いる）によって構成される。
また、他方基板部材に形成される帯状電極をコモン電極
ｃ１，ｃ２．…，ｃ４８０（総称するときは参照符ｃを
用いる）とする。The liquid crystal display panel 12 is configured by interposing a liquid crystal layer between a pair of substrate members. The pair of substrate members are
It is composed of a plurality of strip-shaped electrodes arranged at equal intervals in parallel with each other on one surface of a light-transmitting substrate made of glass, plastic, or the like, and an alignment film covering almost the entire surface on which the strip-shaped electrodes are formed. You. In this embodiment, the strip-shaped electrode formed on the one substrate member is divided at an intermediate position in the longitudinal direction. Of the two divided electrode groups, one electrode group is a first segment electrode group, and the other electrode group is a second segment electrode group. The first segment electrode group includes first segment electrodes us1, us
,..., Us 640 (use a reference symbol us when collectively referred to), and the second segment electrode group
The segment electrodes ds1, ds2,..., Ds640 (the reference numeral ds is used when collectively referred to).
The strip-shaped electrodes formed on the other substrate member are connected to the common electrodes c1, c2. .., C480 (when collectively referred to, reference numeral c is used).

【００３１】液晶表示パネル１２においては、第１セグ
メント電極ｕｓ、第２セグメント電極ｄｓと、コモン電
極ｃとの各交差部分に介在する液晶材料が１絵素とな
る。したがって図１に示される絵素表示パネル１２にお
いては、６４０×４８０個の絵素が行列状に配列してい
ることになる。この絵素を選択的に駆動することによっ
て画像が表示される。In the liquid crystal display panel 12, one pixel is composed of a liquid crystal material interposed at each intersection between the first segment electrode us, the second segment electrode ds, and the common electrode c. Therefore, in the picture element display panel 12 shown in FIG. 1, 640 × 480 picture elements are arranged in a matrix. An image is displayed by selectively driving the picture elements.

【００３２】コモン駆動回路１３は、後述する制御回路
１６によって制御され、１表示期間においてコモン電極
ｃに１本ずつ順番に予め定める走査信号を印加する。１
本のコモン電極ｃに走査信号が印加されている期間が、
１水平表示期間となる。The common drive circuit 13 is controlled by a control circuit 16, which will be described later, and applies a predetermined scanning signal to the common electrode c one by one in one display period. 1
The period during which the scanning signal is applied to the common electrode c is
This is one horizontal display period.

【００３３】コモン駆動回路１３は、第１コモン駆動回
路１９と第２コモン駆動回路２０とを含む。第１コモン
駆動回路１９は、コモン電極ｃ１〜ｃ２４０に１本ずつ
線順次で走査信号を印加する。また第２コモン駆動回路
２０は、コモン電極ｃ２４１〜ｃ４８０に１本ずつ線順
次で走査信号を印加する。第１コモン駆動回路１９およ
び第２コモン駆動回路２０は１表示期間内に同時に、か
つ同一のタイミングで動作する。したがって、１水平表
示期間において上部のコモン電極と下部のコモン電極と
に同時に、たとえばコモン電極ｃ１とｃ２４１、コモン
電極ｃ２とｃ２４２というように２本ずつ走査信号が印
加される。このように電極を液晶表示パネル１２の上部
と下部の２つに分け、２つの電極群を同時に走査するこ
とによって、分割しない場合よりも１水平表示期間を２
倍長くすることができ、絵素を良好に駆動することがで
きる。The common drive circuit 13 includes a first common drive circuit 19 and a second common drive circuit 20. The first common drive circuit 19 applies a scanning signal line by line to the common electrodes c1 to c240 one by one. Further, the second common drive circuit 20 applies a scanning signal to the common electrodes c241 to c480 one by one in a line-sequential manner. The first common drive circuit 19 and the second common drive circuit 20 operate simultaneously and at the same timing within one display period. Therefore, in one horizontal display period, two scanning signals are simultaneously applied to the upper common electrode and the lower common electrode, for example, common electrodes c1 and c241 and common electrodes c2 and c242. As described above, the electrodes are divided into the upper and lower portions of the liquid crystal display panel 12, and by scanning the two electrode groups simultaneously, one horizontal display period is reduced by two compared to the case without division.
The length can be doubled, and the picture element can be driven favorably.

【００３４】第１コモン駆動回路１９は、駆動回路２
１，２２を含む。駆動回路２１はコモン電極ｃ１〜ｃ１
２０の走査を担当し、駆動回路２２はコモン電極ｃ１２
１〜ｃ２４０の走査を担当する。第２コモン駆動回路２
０は、駆動回路２３，２４を含む。駆動回路２３はコモ
ン電極ｃ２４１〜ｃ３６０の走査を担当し、駆動回路２
４はコモン電極ｃ３６１〜ｃ４８０の走査を担当する。The first common drive circuit 19 includes the drive circuit 2
1 and 22 are included. The drive circuit 21 includes common electrodes c1 to c1.
The drive circuit 22 is in charge of scanning of the common electrode c12.
It is responsible for scanning from 1 to c240. Second common drive circuit 2
0 includes the drive circuits 23 and 24. The drive circuit 23 is in charge of scanning the common electrodes c241 to c360, and
Reference numeral 4 is responsible for scanning the common electrodes c361 to c480.

【００３５】第１セグメント駆動回路１４は、後述する
制御回路１６から与えられる表示データＵＤ０〜ＵＤ７
に基づいて１水平表示期間毎に第１セグメント電極ｕｓ
に表示データに対応した信号電圧を印加する。第２セグ
メント駆動回路１５は、後述する制御回路１６から与え
られる表示データＬＤ０〜ＬＤ７に基づいて、１水平表
示期間毎に第２セグメント電極ｄｓに表示データに対応
した信号電圧を印加する。第１セグメント駆動回路１４
および第２セグメント駆動回路１５は、同時にかつ同一
タイミングで動作する。したがって、たとえばコモン電
極ｃ１，ｃ２４１が動作している１水平表示期間では、
コモン電極ｃ１と第１セグメント電極ｕｓとの交差部分
にある絵素が駆動され、コモン電極ｃ２４１と第２セグ
メント電極ｄｓとの交差部分にある絵素が駆動される。The first segment drive circuit 14 includes display data UD0 to UD7 provided from a control circuit 16 which will be described later.
Based on the first segment electrode us every horizontal display period.
Is applied with a signal voltage corresponding to the display data. The second segment drive circuit 15 applies a signal voltage corresponding to the display data to the second segment electrode ds every horizontal display period based on display data LD0 to LD7 given from a control circuit 16 described later. First segment drive circuit 14
And the second segment drive circuit 15 operate simultaneously and at the same timing. Therefore, for example, in one horizontal display period in which the common electrodes c1 and c241 are operating,
The picture element at the intersection between the common electrode c1 and the first segment electrode us is driven, and the picture element at the intersection between the common electrode c241 and the second segment electrode ds is driven.

【００３６】制御回路１６は、各回路を制御する複数の
信号を供給する。制御回路１６から供給される複数の信
号としては、表示データＵＤ０〜ＵＤ７，ＬＤ０〜ＬＤ
７、クロック信号ＸＣＫ，ＬＰ，ＹＤ、および後述する
極性反転信号Ｍがある。表示データＵＤ０〜ＵＤ７は、
第１セグメント駆動回路１４に与えられる。表示データ
ＬＤ０〜ＬＤ７は、第２セグメント駆動回路１５に与え
られる。クロック信号ＸＣＫは、第１セグメント駆動回
路１４、第２セグメント駆動回路１５にそれぞれ与えら
れる。クロック信号ＬＰ，ＹＤは、後述する遮断回路１
８を介して各駆動回路に与えられる。クロック信号ＬＰ
は、第１セグメント駆動回路１４、第２セグメント駆動
回路１５、およびコモン駆動回路１３にそれぞれ与えら
れ、クロック信号ＹＤは、コモン駆動回路１３に与えら
れる。The control circuit 16 supplies a plurality of signals for controlling each circuit. The plurality of signals supplied from the control circuit 16 include display data UD0 to UD7, LD0 to LD
7. There are clock signals XCK, LP, YD, and a polarity inversion signal M described later. The display data UD0 to UD7 are
It is provided to the first segment drive circuit 14. The display data LD0 to LD7 are provided to the second segment drive circuit 15. The clock signal XCK is provided to the first segment drive circuit 14 and the second segment drive circuit 15, respectively. The clock signals LP and YD are supplied to a shutoff circuit 1 described later.
8 to each drive circuit. Clock signal LP
Is supplied to the first segment driving circuit 14, the second segment driving circuit 15, and the common driving circuit 13, and the clock signal YD is supplied to the common driving circuit 13.

【００３７】電源回路１７は、後述する構成によって基
準電圧から複数種類の電圧を生成し、コモン駆動回路１
３、第１セグメント駆動回路１４、第２セグメント駆動
回路１５にそれぞれ供給する。The power supply circuit 17 generates a plurality of types of voltages from a reference voltage by a configuration described later,
3, and supply them to the first segment drive circuit 14 and the second segment drive circuit 15, respectively.

【００３８】遮断回路１８は、後述する構成によってク
ロック信号ＹＤ，ＬＰおよび各駆動回路に供給する電源
電圧の異常を検出し、表示許可信号ＤＩをローレベルに
して各駆動回路へ出力する。表示許可信号ＤＩは、液晶
表示パネル１２に印加される電圧を制御する信号であ
り、遮断回路１８が前記異常を検出するとローレベルに
なり、後述するセレクタによって前記電圧が印加されな
いようにする。表示を行うには、前もってハイレベルに
しておく。The shutoff circuit 18 detects an abnormality in the clock signals YD and LP and the power supply voltage supplied to each drive circuit by a configuration described later, and sets the display permission signal DI to a low level and outputs it to each drive circuit. The display permission signal DI is a signal for controlling the voltage applied to the liquid crystal display panel 12. When the interruption circuit 18 detects the abnormality, the display permission signal DI goes to a low level, and the voltage is not applied by a selector described later. In order to perform the display, it is set to a high level in advance.

【００３９】図２は、遮断回路１８の構成例を示す回路
図である。遮断回路１８は、フリップフロップ２５，２
６，２７，７１と、インバータ２８，２９，５９と、Ａ
ＮＤゲート６７，６８と、カウンタ５６，５７と、電圧
監視ＩＣ（IntegratedCircuit；集積回路)６５，６６
と、単安定マルチバイブレータ６９，７０とを含んで構
成される。遮断回路１８は、入力されるクロック信号Ｌ
Ｐ，ＹＤ、および電源ＶＤＤ，ＶＥＥに異常がある場
合、出力である表示許可信号ＤＩをローレベルにする。
信号に異常がある場合とは、クロック信号ＹＤについて
は、クロック信号ＹＤがハイレベルである期間が正常時
より長い場合と、クロック信号ＹＤの周期が正常時より
短い場合である。またクロック信号ＬＰについては、ク
ロック信号ＬＰの周期が正常時より長い場合と、クロッ
ク信号ＬＰの周期が正常時より短い場合とである。さら
に、電源の電圧レベルについては、ロジック電源ＶＤＤ
の電圧レベルが正常時より低い場合と、液晶電源ＶＥＥ
の電圧レベルが正常時より低い場合とである。FIG. 2 is a circuit diagram showing a configuration example of the shutoff circuit 18. As shown in FIG. The cutoff circuit 18 includes flip-flops 25 and 2
6, 27, 71, inverters 28, 29, 59, and A
ND gates 67 and 68, counters 56 and 57, and voltage monitoring IC (Integrated Circuit) 65, 66
And monostable multivibrators 69 and 70. The cutoff circuit 18 receives the clock signal L
When P, YD and power supply VDD, VEE are abnormal, the display enable signal DI, which is an output, is set to low level.
The case in which the signal is abnormal includes a case where the period during which the clock signal YD is at the high level is longer than normal and a case where the period of the clock signal YD is shorter than normal. As for the clock signal LP, there are a case where the cycle of the clock signal LP is longer than normal and a case where the cycle of the clock signal LP is shorter than normal. Further, regarding the voltage level of the power supply, the logic power supply VDD
When the voltage level is lower than normal, and when the liquid crystal power supply VEE
Is lower than normal.

【００４０】フリップフロップ２５は、Ｄ入力にクロッ
ク信号ＹＤが入力され、インバータ２８によって反転さ
れたクロック信号ＬＰが、クロックパルスとして入力さ
れている。またインバータ２９によって反転されたクロ
ック信号ＹＤが、反転のリセットパルスとして入力され
ている。フリップフロップ２５のＱ出力である信号ＳＡ
は、フリップフロップ２６のＤ入力に与えられる。フリ
ップフロップ２５は、Ｄ入力に与えられるクロック信号
ＹＤの信号レベルを、クロック信号ＬＰの立下がりタイ
ミングでラッチしてＱ出力として出力し、クロック信号
ＹＤの立下がりタイミングでリセットされる。The clock signal YD is input to the D input of the flip-flop 25, and the clock signal LP inverted by the inverter 28 is input as a clock pulse. The clock signal YD inverted by the inverter 29 is input as an inverted reset pulse. The signal SA which is the Q output of the flip-flop 25
Is supplied to the D input of the flip-flop 26. The flip-flop 25 latches the signal level of the clock signal YD applied to the D input at the falling timing of the clock signal LP and outputs it as a Q output, and is reset at the falling timing of the clock signal YD.

【００４１】フリップフロップ２６のＤ入力には、フリ
ップフロップ２５のＱ出力である信号ＳＡが入力され、
クロックパルスと反転リセットパルスとしてはフリップ
フロップ２５とそれぞれ同様の信号が入力されている。
フリップフロップ２６の反転Ｑ出力である信号ＳＢは、
ＡＮＤゲート６８に入力される。フリップフロップ２６
は、フリップフロップ２５のＱ出力である信号ＳＡのレ
ベルを、クロック信号ＬＰの立下がりタイミングでラッ
チし、信号ＳＡのレベルを反転Ｑ出力として出力し、ク
ロック信号ＹＤの立下がりタイミングでリセットされ
る。A signal SA, which is the Q output of the flip-flop 25, is input to the D input of the flip-flop 26.
As the clock pulse and the inverted reset pulse, signals similar to those of the flip-flop 25 are input.
The signal SB, which is the inverted Q output of the flip-flop 26,
The signal is input to the AND gate 68. Flip-flop 26
Latches the level of the signal SA, which is the Q output of the flip-flop 25, at the falling timing of the clock signal LP, outputs the level of the signal SA as an inverted Q output, and is reset at the falling timing of the clock signal YD. .

【００４２】カウンタ５６の反転ロード入力には、信号
ＳＣが入力されている。信号ＳＣは、後述する電圧監視
ＩＣ６５の出力である信号ＶＥＥＯＫと、後述する電圧
監視ＩＣ６６の出力である信号ＶＤＤＯＫと、インバー
タ２９によって反転されたクロック信号ＹＤとが入力さ
れたＡＮＤゲート６７の出力である。カウンタ５６のク
ロックパルスとしてインバータ２８で反転されたクロッ
ク信号ＬＰが入力され、反転クリア端子ＣＬには一定の
電位の信号が入力されている。ＥＰ入力には後述するカ
ウンタ５７のＣＡ出力をインバータ５９によって反転し
た信号ＳＤが入力され、ＥＴ入力には一定の電位の信号
が入力されている。またデータのプリセット入力は行わ
れていない。カウンタ５６のＣＡ出力は、カウンタ５７
のＥＴ入力に入力される。The signal SC is input to the inverting load input of the counter 56. The signal SC is an output of an AND gate 67 to which a signal VEEOK which is an output of a voltage monitoring IC 65 to be described later, a signal VDDOK which is an output of a voltage monitoring IC 66 to be described later, and a clock signal YD inverted by the inverter 29 are input. is there. A clock signal LP inverted by the inverter 28 is input as a clock pulse of the counter 56, and a signal of a constant potential is input to the inverted clear terminal CL. A signal SD obtained by inverting a CA output of a counter 57 to be described later by an inverter 59 is input to the EP input, and a signal having a constant potential is input to the ET input. No data preset input is performed. The CA output of the counter 56 is
ET input.

【００４３】カウンタ５７の反転ロード入力と、クロッ
クパルスと、ＥＰ入力に入力される信号ＳＤとはカウン
タ５６に入力されている信号と同様のものであり、反転
クリア端子ＣＬも同様に一定の電位の信号が入力されて
いる。ＥＴ入力には、カウンタ５６のＣＡ出力が入力さ
れている。カウンタ５７は、プリセットＡ入力に一定の
電位の信号が入力されている。カウンタ５７のＣＡ出力
は、一方は後述するフリップフロップ２７のＤ入力に入
力され、また他方はインバータ５９に入力され信号ＳＤ
になる。The inverted load input of the counter 57, the clock pulse, and the signal SD input to the EP input are the same as the signal input to the counter 56, and the inverted clear terminal CL also has a constant potential. Is input. The CA output of the counter 56 is input to the ET input. In the counter 57, a signal of a constant potential is input to the preset A input. One of the CA outputs of the counter 57 is input to a D input of a flip-flop 27 described later, and the other is input to an inverter 59 to output a signal SD.
become.

【００４４】カウンタ５６，５７は、直列に接続されて
おり、それぞれ信号ＳＣが立下がると予め定められる設
定値をロードし、クロック信号ＬＰの立下がり毎に計数
動作を行う。本実施例での設定値は、「１０ｈ（１６進
数）」であるので、カウンタ５７の初期値は「１ｈ」と
なり、カウンタ５６の初期値は「０ｈ」となる。The counters 56 and 57 are connected in series, load a predetermined set value when the signal SC falls, and perform a counting operation each time the clock signal LP falls. Since the set value in this embodiment is “10h (hexadecimal)”, the initial value of the counter 57 is “1h”, and the initial value of the counter 56 is “0h”.

【００４５】カウンタ５６は、ＥＴ入力が常にハイレベ
ルであるので、ＣＫ入力に入力がある度に計数動作を行
う。カウンタ５６は、計数値が「Ｆｈ」になった時点
で、カウンタ５７のＥＴ入力であるＣＡ出力をハイレベ
ルにする。ＣＡ出力は、カウンタの計数値が「Ｆｈ」に
なると、ハイレベルになり、それ以外のときはローレベ
ルである。カウンタ５７は、ＥＴ入力がハイレベルであ
るので、次に入力されるクロック信号ＬＰの立下がりタ
イミングで計数動作を行い、計数値は、初期値より１増
えて「２ｈ」となる。同時にカウンタ５６は、計数値が
「０ｈ」となり、ＣＡ出力もローレベルとなる。ＣＡ出
力がローレベルとなるため、次に入力されるクロック信
号ＬＰの立下りではカウンタ５７は計数動作を行わな
い。同様の動作を行い、クロック信号ＹＤが立下ってか
ら再び立上るまでにクロック信号ＬＰが２３９回立下が
ると、カウンタ５６，５７の計数値がともに「Ｆｈ」と
なり、カウンタ５７のＣＡ出力がハイレベルになる。カ
ウンタ５７の一方のＣＡ出力である信号ＬＣＹＤＬは、
フリップフロップ２７のＤ入力に入力される。また他方
のＣＡ出力はインバータ５９によって反転され、信号Ｓ
Ｄとして各カウンタのＥＰ入力に入力される。ＥＰ入力
に入力される信号がローレベルであると各カウンタは計
数動作を行わない。クロック信号ＹＤの１周期毎に同様
の動作を行う。Since the ET input is always at the high level, the counter 56 performs a counting operation every time the CK input is input. The counter 56 sets the CA output, which is the ET input of the counter 57, to a high level when the count value becomes “Fh”. The CA output goes high when the count value of the counter becomes “Fh”, and otherwise goes low. Since the ET input is at the high level, the counter 57 performs a counting operation at the falling timing of the next input clock signal LP, and the count value increases by one from the initial value to “2h”. At the same time, the count value of the counter 56 becomes “0h”, and the CA output also becomes low level. Since the CA output is at the low level, the counter 57 does not perform the counting operation at the falling edge of the next input clock signal LP. When the same operation is performed and the clock signal LP falls 239 times from the fall of the clock signal YD to the rise again, the count values of the counters 56 and 57 both become “Fh” and the CA output of the counter 57 becomes high. Become a level. A signal LCYDL which is one CA output of the counter 57 is
The signal is input to the D input of the flip-flop 27. The other CA output is inverted by the inverter 59 and the signal S
D is input to the EP input of each counter. When the signal input to the EP input is at a low level, each counter does not perform a counting operation. The same operation is performed for each cycle of the clock signal YD.

【００４６】電圧監視ＩＣ６５，６６は、それぞれ電源
ＶＥＥ，ＶＤＤの電圧レベルを監視し、一定のレベル以
上になると出力がハイになる。電圧監視ＩＣ６５の出力
である信号ＶＥＥＯＫと、電圧監視ＩＣ６６の出力であ
る信号ＶＤＤＯＫとは、反転されたクロック信号ＹＤと
を含めてＡＮＤゲート６７によって論理積をとり、信号
ＳＣとしてカウンタ５６，５７の反転ロード入力に入力
されている。また信号ＶＥＥＯＫと信号ＶＤＤＯＫとは
ＡＮＤゲート６８に入力されている。さらに信号ＶＤＤ
ＯＫは遮断回路１８の出力となっている。The voltage monitoring ICs 65 and 66 monitor the voltage levels of the power supplies VEE and VDD, respectively, and when the voltage level exceeds a certain level, the output goes high. The signal VEEOK, which is the output of the voltage monitoring IC 65, and the signal VDDOK, which is the output of the voltage monitoring IC 66, are ANDed together with the inverted clock signal YD by the AND gate 67. Input to inverted load input. The signal VEEOK and the signal VDDOK are input to the AND gate 68. Further, the signal VDD
OK is the output of the shutoff circuit 18.

【００４７】単安定マルチバイブレータ６９のＡ入力に
は、クロック信号ＬＰが入力され、Ｂ入力には一定の電
位の信号が入力されている。また反転リセット入力には
一定の電位の信号が入力されている。単安定マルチバイ
ブレータ６９のＱ出力は、信号ＬＰＤＯＭＡＸとしてＡ
ＮＤゲート６８に入力される。単安定マルチバイブレー
タ６９から出力されるパルスの幅は、パルス幅設定部７
２によって定められる。The clock signal LP is input to the A input of the monostable multivibrator 69, and a signal of a constant potential is input to the B input. Further, a signal of a constant potential is input to the inverting reset input. The Q output of the monostable multivibrator 69 is A as a signal LPDOMAX.
Input to ND gate 68. The width of the pulse output from the monostable multivibrator 69 is determined by the pulse width setting unit 7.
2.

【００４８】単安定マルチバイブレータ７０のＡ入力に
はクロック信号ＬＰが入力され、Ｂ入力には一定の電位
の信号が入力されている。また反転リセット入力にはク
ロック信号ＬＰが入力されている。単安定マルチバイブ
レータ７０のＱ出力は信号ＬＰＯＳＭＩＮとしてフリッ
プフロップ７１のＤ入力に入力される。単安定マルチバ
イブレータ７０から出力されるパルスの幅は、パルス幅
設定部７３によって定められる。フリップフロップ７１
のＤ入力には、前記信号ＬＰＯＳＭＩＮが入力され、ク
ロックパルスとしてクロック信号ＬＰが入力される。ま
た、フリップフロップ７１の反転Ｑ出力である信号ＬＰ
ＤＵＭＩＮはＡＮＤゲート６８に入力されている。The clock signal LP is input to the A input of the monostable multivibrator 70, and a signal of a constant potential is input to the B input. The clock signal LP is input to the inverted reset input. The Q output of monostable multivibrator 70 is input to D input of flip-flop 71 as signal LPOSMIN. The pulse width output from the monostable multivibrator 70 is determined by the pulse width setting unit 73. Flip-flop 71
, The signal LPOSMIN is input to the D input of the controller, and a clock signal LP is input as a clock pulse. Also, a signal LP which is the inverted Q output of the flip-flop 71
DUMIN is input to an AND gate 68.

【００４９】パルス幅設定部７２，７３は、抵抗とコン
デンサとによって構成されており、単安定マルチバイブ
レータ６９，７０の出力パルス幅を定める。なお、それ
ぞれのパルス幅設定部７２，７３で定められる出力パル
ス幅は異なっている。The pulse width setting sections 72 and 73 are constituted by resistors and capacitors, and determine the output pulse width of the monostable multivibrators 69 and 70. Note that the output pulse widths determined by the respective pulse width setting units 72 and 73 are different.

【００５０】ＡＮＤゲート６８には５つの信号が入力さ
れ、論理積をとって反転信号ＤＳＰＲＳＴとしてフリッ
プフロップ２７の反転リセット入力に入力される。ＡＮ
Ｄゲート６８には、信号ＶＤＤＯＫ，信号ＶＥＥＯＫ，
信号ＳＢ，信号ＬＰＤＯＭＡＸ，および信号ＬＰＤＵＭ
ＩＮの５つの信号が入力される。Five signals are input to the AND gate 68, and are logically ANDed and input to the inverted reset input of the flip-flop 27 as the inverted signal DSPRST. AN
The D gate 68 has a signal VDDOK, a signal VEEOK,
Signal SB, signal LPDOMAX, and signal LPDUM
The five signals IN are input.

【００５１】フリップフロップ２７のＤ入力には、前記
信号ＬＣＹＤＬが入力され、クロックパルスとしてクロ
ック信号ＹＤが入力される。また、フリップフロップ２
７の反転リセット入力として反転信号ＤＳＰＲＳＴが入
力される。フリップフロップ２７のＱ出力は表示許可信
号ＤＩとして各駆動回路に供給される。The signal LCYDL is input to the D input of the flip-flop 27, and the clock signal YD is input as a clock pulse. In addition, flip-flop 2
7, the inverted signal DSPRST is input. The Q output of the flip-flop 27 is supplied to each drive circuit as a display permission signal DI.

【００５２】図３は、コモン駆動回路１３を構成する駆
動回路２１の構成例を示す回路図である。駆動回路２１
〜２４は、同一の構成であるので、ここでは駆動回路２
１を例にとり説明する。駆動回路２１は、１２０個のフ
リップフロップＦ１〜Ｆ１２０と、１２０個のセレクタ
Ｅ１〜Ｅ１２０と、インバータ３０とを含む。駆動回路
２１においては、１本のコモン電極に対して、それぞれ
１つのフリップフロップとセレクタとが対応する。FIG. 3 is a circuit diagram showing a configuration example of the drive circuit 21 constituting the common drive circuit 13. Drive circuit 21
To 24 have the same configuration.
1 will be described as an example. The drive circuit 21 includes 120 flip-flops F1 to F120, 120 selectors E1 to E120, and an inverter 30. In the drive circuit 21, one flip-flop and one selector correspond to one common electrode.

【００５３】フリップフロップＦ１は、Ｄ入力にクロッ
ク信号ＹＤが入力され、クロックパルスとしてインバー
タ３０の出力である反転されたクロック信号ＬＰが入力
される。フリップフロップＦ１のＱ出力は、セレクタＥ
１に与えられるとともに、次段のフリップフロップＦ２
のＤ入力に入力される。フリップフロップＦ１は、クロ
ック信号ＹＤのレベルを、クロック信号ＬＰの立下りタ
イミングでラッチし、ラッチしたレベルをＱ出力として
出力する。The flip-flop F1 receives a clock signal YD at a D input and an inverted clock signal LP output from the inverter 30 as a clock pulse. The Q output of the flip-flop F1 is connected to the selector E
1 and the next-stage flip-flop F2
Is input to the D input. The flip-flop F1 latches the level of the clock signal YD at the falling timing of the clock signal LP, and outputs the latched level as a Q output.

【００５４】フリップフロップＦｉ（ｉ＝２〜１２０）
は、Ｄ入力に前段のフリップフロップＦｉ−１のＱ出力
が入力され、クロックパルスとしてインバータ３０の出
力である反転されたクロック信号ＬＰが入力される。フ
リップフロップＦｉのＱ出力は、セレクタＥｉに入力さ
れるとともに、次段のフリップフロップＦｉ＋１のＤ入
力に入力される。なお、フリップフロップＦ１２０のＱ
出力は、セレクタＥ１２０のみに入力される。フリップ
フロップＦｉは、前段のフリップフロップＦｉ−１のＱ
出力のレベルを、クロック信号ＬＰの立下りタイミング
でラッチし、ラッチしたレベルをＱ出力として出力す
る。Flip-flop Fi (i = 2 to 120)
Has a D input to which the Q output of the preceding flip-flop Fi-1 is input, and an inverted clock signal LP output from the inverter 30 as a clock pulse. The Q output of the flip-flop Fi is input to the selector Ei and to the D input of the next-stage flip-flop Fi + 1. Note that Q of the flip-flop F120
The output is input only to the selector E120. The flip-flop Fi is the Q of the preceding flip-flop Fi-1.
The output level is latched at the falling timing of the clock signal LP, and the latched level is output as a Q output.

【００５５】セレクタＥｉ（ｉ＝１〜１２０）は、フリ
ップフロップＦｉのＱ出力、極性反転信号Ｍ、表示許可
信号ＤＩの各レベルに従って、後述する電源回路１７か
ら入力される電圧信号Ｖ０，Ｖ１，Ｖ４，Ｖ５のうちの
いずれか１つを選択して走査信号としてコモン電極ｃｉ
に出力する。The selectors Ei (i = 1 to 120) supply voltage signals V0, V1, input from the power supply circuit 17 to be described later in accordance with the levels of the Q output of the flip-flop Fi, the polarity inversion signal M, and the display permission signal DI. One of V4 and V5 is selected and a common electrode ci is selected as a scanning signal.
Output to

【００５６】図４は、電源回路１７の構成例を示す回路
図である。電源回路１７は、６個の抵抗Ｒ１〜Ｒ６と５
個のアンプ３１〜３５とを含む。この抵抗Ｒ１〜Ｒ６
は、この順序で直列に接続される。抵抗Ｒ１の接続側と
は反対側端部に基準電圧ＶＥＥが与えられ、抵抗Ｒ６の
接続側とは反対側端部はグランド電位とされる。抵抗Ｒ
２〜Ｒ６の各抵抗値の比は、Ｒ２：Ｒ３：Ｒ４：Ｒ５：
Ｒ６＝１：１：ａ：１：１に選ばれる。電源回路１７
は、基準電圧ＶＥＥを抵抗Ｒ１〜Ｒ６によって抵抗分割
して得られる複数の異なる電圧を駆動電圧Ｖ０〜Ｖ５と
して出力する。FIG. 4 is a circuit diagram showing a configuration example of the power supply circuit 17. The power supply circuit 17 includes six resistors R1 to R6 and five resistors R1 to R6.
Amplifiers 31-35. These resistors R1 to R6
Are connected in series in this order. The reference voltage VEE is applied to the end opposite to the connection side of the resistor R1, and the end opposite to the connection side of the resistor R6 is set to the ground potential. Resistance R
The ratio of each resistance value of 2 to R6 is R2: R3: R4: R5:
R6 = 1: 1: a: 1: 1 is selected. Power supply circuit 17
Outputs a plurality of different voltages obtained by dividing the reference voltage VEE by resistors R1 to R6 as drive voltages V0 to V5.

【００５７】抵抗Ｒ１とＲ２との接続点の電圧は、アン
プ３１によって、低インピーダンスにして駆動電圧Ｖ０
として出力される。抵抗Ｒ２とＲ３との接続点の電圧は
アンプ３２によって、低インピーダンスにして駆動用電
圧Ｖ１として出力される。抵抗Ｒ３とＲ４との接続点の
電圧は、アンプ３３によって低インピーダンスにして駆
動用電圧Ｖ２として出力される。抵抗Ｒ４とＲ５と接続
点の電圧は、アンプ３４によって低インピーダンスにし
て駆動用電圧Ｖ３として出力される。抵抗Ｒ５とＲ６と
の接続点の電圧は、アンプ３５によって低インピーダン
スにして駆動用電圧Ｖ４として出力される。なお、グラ
ンド電位は駆動用電圧Ｖ５として出力される。The voltage at the connection point between the resistors R1 and R2 is reduced in impedance by the amplifier 31 so that the drive voltage V0
Is output as The voltage at the connection point between the resistors R2 and R3 is reduced in impedance by the amplifier 32 and output as the driving voltage V1. The voltage at the connection point between the resistors R3 and R4 is reduced in impedance by the amplifier 33 and output as the driving voltage V2. The voltage at the connection point between the resistors R4 and R5 is reduced in impedance by the amplifier 34 and output as the driving voltage V3. The voltage at the connection point between the resistors R5 and R6 is reduced in impedance by the amplifier 35 and output as the driving voltage V4. Note that the ground potential is output as the driving voltage V5.

【００５８】図５は、駆動回路２１が備えるセレクタＥ
１の構成例を示す回路図である。セレクタＥ１〜Ｅ１２
０は、同一の構成であるので、セレクタＥ１を例にとり
説明する。セレクタＥ１は、４つのスイッチング素子３
６〜３９と、論理回路４０とを含む。スイッチング素子
３６〜３９は、トランジスタなどで実現され、論理回路
４０からの制御信号Ｇ１〜Ｇ４によって導通／遮断が制
御される。スイッチング素子３６〜３９の各一方端に
は、それぞれ駆動用電圧Ｖ０，Ｖ１，Ｖ４，Ｖ５が与え
られ、各他方端は共通に接続される。したがって、セレ
クタＥ１は、スイッチング素子３６〜３９の導通／遮断
を適宜制御することによって、駆動用電圧Ｖ０，Ｖ１，
Ｖ４，Ｖ５のうちのいずれかを１つ選択して出力するこ
とができる。FIG. 5 shows a selector E provided in the drive circuit 21.
1 is a circuit diagram illustrating a configuration example of FIG. Selectors E1 to E12
Since 0 has the same configuration, the selector E1 will be described as an example. The selector E1 has four switching elements 3
6 to 39 and a logic circuit 40. The switching elements 36 to 39 are realized by transistors and the like, and the conduction / interruption is controlled by control signals G1 to G4 from the logic circuit 40. Driving voltages V0, V1, V4, and V5 are applied to one ends of the switching elements 36 to 39, respectively, and the other ends are commonly connected. Therefore, the selector E1 appropriately controls the conduction / interruption of the switching elements 36 to 39 to thereby control the driving voltages V0, V1,
One of V4 and V5 can be selected and output.

【００５９】論理回路４０は、フリップフロップＦ１の
Ｑ出力、極性反転信号Ｍ、表示許可信号ＤＩに基づい
て、論理演算を行い、制御信号Ｇ１〜Ｇ４を生成してス
イッチング素子３６〜３９の各ゲート端子に出力する。
論理回路４０の真理値表は、下記の表１に示される。The logic circuit 40 performs a logical operation on the basis of the Q output of the flip-flop F1, the polarity inversion signal M, and the display permission signal DI to generate control signals G1 to G4 and generate gates of the switching elements 36 to 39. Output to terminal.
The truth table of the logic circuit 40 is shown in Table 1 below.

【００６０】[0060]

【表１】 [Table 1]

【００６１】図６は、制御回路１６の構成例を示すブロ
ック図である。原発振回路４１は、予め定める周波数の
クロック信号を生成し、分周回路４２に与える。分周回
路４２は、与えられるクロック信号を、所定の分周比で
分周して出力する。分周回路４２の出力信号は、マスク
回路４３および分周回路４４に与えられる。マスク回路
４３は、分周回路４２の出力信号を予め定める１水平表
示期間だけそのまま出力し、予め定める帰線期間だけ遮
断することによって、クロック信号ＸＣＫを生成して出
力する。分周回路４４は、前記分周回路４２の出力信号
を所定の分周比で分周して出力する。FIG. 6 is a block diagram showing a configuration example of the control circuit 16. As shown in FIG. The original oscillation circuit 41 generates a clock signal of a predetermined frequency and supplies it to the frequency dividing circuit 42. The frequency dividing circuit 42 divides the applied clock signal by a predetermined frequency dividing ratio and outputs it. The output signal of the frequency dividing circuit 42 is supplied to the mask circuit 43 and the frequency dividing circuit 44. The mask circuit 43 outputs the output signal of the frequency dividing circuit 42 for one predetermined horizontal display period as it is, and cuts off the output signal for a predetermined flyback period, thereby generating and outputting the clock signal XCK. The dividing circuit 44 divides the output signal of the dividing circuit 42 by a predetermined dividing ratio and outputs the result.

【００６２】分周回路４４の出力信号は、カウンタ４
５、分周回路４６およびカウンタ４７に与えられる。カ
ウンタ４５は、前記分周回路４４の出力信号のパルス数
を計数し、所定の計数値になるたびにパルスを出力する
ことによって、クロック信号ＬＰを生成する。分周回路
４６は、前記分周回路４４の出力信号を所定の分周比で
分周して、クロック信号ＹＤを生成する。カウンタ４７
は、分周回路４４の出力信号のパルス数を計数し、所定
の計数値になるたびにパルスを出力することによって、
極性反転信号Ｍを生成する。The output signal of the frequency dividing circuit 44 is
5, is given to the frequency dividing circuit 46 and the counter 47. The counter 45 generates the clock signal LP by counting the number of pulses of the output signal of the frequency dividing circuit 44 and outputting a pulse every time the count value reaches a predetermined value. The frequency dividing circuit 46 divides the output signal of the frequency dividing circuit 44 by a predetermined frequency dividing ratio to generate a clock signal YD. Counter 47
Counts the number of pulses of the output signal of the frequency dividing circuit 44, and outputs a pulse every time the count reaches a predetermined count value.
A polarity inversion signal M is generated.

【００６３】ＣＰＵ(Central Processing Unit；中央処
理装置）４８は、前述の各回路４１〜４７の動作を制御
する。ＣＰＵ４８は、映像信号生成回路５０を制御し、
表示データＵＤ０〜ＵＤ７，ＬＤ０〜ＬＤ７を出力させ
る。A CPU (Central Processing Unit) 48 controls the operation of each of the circuits 41 to 47 described above. The CPU 48 controls the video signal generation circuit 50,
The display data UD0 to UD7 and LD0 to LD7 are output.

【００６４】図７は、第１セグメント駆動回路１４の構
成例を示す回路図である。第１および第２セグメント駆
動回路１４，１５は、同一の構成であるので、ここでは
第１セグメント駆動回路１４を例にとって説明する。第
１セグメント駆動回路１４は、ラッチ回路Ｈ１〜Ｈ６４
０，Ｌ１〜Ｌ６４０と、フリップフロップＪ１〜Ｊ６４
０と、セレクタＫ１〜Ｋ６４０と、インバータ５１，５
２とを含む。なお、図面では、セグメント電極ｕｓ１，
ｕｓ２に関連する構成のみを示す。FIG. 7 is a circuit diagram showing a configuration example of the first segment drive circuit 14. Since the first and second segment drive circuits 14 and 15 have the same configuration, the first segment drive circuit 14 will be described here as an example. The first segment drive circuit 14 includes latch circuits H1 to H64
0, L1 to L640 and flip-flops J1 to J64
0, selectors K1 to K640, and inverters 51 and 5
2 is included. In the drawing, the segment electrodes us1,
Only the configuration related to us2 is shown.

【００６５】フリップフロップＪ１は、Ｄ入力に所定の
レベルが与えられ、インバータ５２の出力の立上りタイ
ミング、すなわちクロック信号ＸＣＫの立下りタイミン
グで、Ｄ入力のレベルをラッチし、ラッチしたレベルを
Ｑ出力として出力する。フリップフロップＪ１のＱ出力
は、ラッチ回路Ｈ１のクロックパルスとして入力され、
またフリップフロップＪ２のＤ入力とに入力される。し
たがって、ラッチ回路Ｈ１は、最初のクロック信号ＸＣ
Ｋが入力されたときにＤ入力に入力されている表示デー
タをラッチし、Ｑ出力として出力する。The flip-flop J1 receives a predetermined level at the D input, latches the level of the D input at the rising timing of the output of the inverter 52, that is, at the falling timing of the clock signal XCK, and outputs the latched level to the Q output. Output as The Q output of the flip-flop J1 is input as a clock pulse of the latch circuit H1,
It is also input to the D input of the flip-flop J2. Therefore, the latch circuit H1 outputs the first clock signal XC
When K is input, the display data input to the D input is latched and output as a Q output.

【００６６】フリップフロップＪ２は、前記フリップフ
ロップＪ１と同様に、クロック信号ＸＣＫの立下りタイ
ミングで、フリップフロップＪ１のＱ出力のレベルをラ
ッチし、Ｑ出力として出力する。フリップフロップＪ２
のＱ出力は、ラッチ回路Ｈ２のＣＫ入力と図示しないフ
リップフロップＪ３のＤ入力とに入力される。フリップ
フロップＪ２に関して、最初のクロック信号ＸＣＫが入
力されたときは、フリップフロップＪ１のＱ出力はロー
レベルであるが、次のクロック信号ＸＣＫが入力された
ときは、フリップフロップＪ１のＱ出力はハイレベルで
あるので、フリップフロップＪ２のＱ出力もハイレベル
となる。このように、フリップフロップＪ１，Ｊ２，…
の各Ｑ出力は、クロック信号ＸＣＫが立下るたびに順次
ハイレベルとなる。The flip-flop J2, like the flip-flop J1, latches the level of the Q output of the flip-flop J1 at the falling timing of the clock signal XCK and outputs it as a Q output. Flip-flop J2
Is input to the CK input of the latch circuit H2 and the D input of a flip-flop J3 (not shown). Regarding the flip-flop J2, when the first clock signal XCK is input, the Q output of the flip-flop J1 is at a low level, but when the next clock signal XCK is input, the Q output of the flip-flop J1 is at a high level. Therefore, the Q output of the flip-flop J2 also becomes high level. Thus, the flip-flops J1, J2,.
Are sequentially turned to the high level every time the clock signal XCK falls.

【００６７】フリップフロップＪ１，Ｊ２，…の各Ｑ出
力は、それぞれラッチ回路Ｈ１，Ｈ２，…にクロックパ
ルスとして入力されている。したがって、表示データＵ
Ｄ０〜ＵＤ７をクロック信号ＸＣＫのタイミングに同期
して入力することによって、ラッチ回路Ｈ１，Ｈ２，…
は入力される表示データを順番にラッチしていく。ラッ
チ回路Ｈ１，Ｈ２，…の各Ｑ出力は、それぞれラッチ回
路Ｌ１，Ｌ２，…の各Ｄ入力に与えられている。The Q outputs of the flip-flops J1, J2,... Are input as clock pulses to the latch circuits H1, H2,. Therefore, the display data U
By inputting D0 to UD7 in synchronization with the timing of the clock signal XCK, the latch circuits H1, H2,.
Latches input display data in order. The Q outputs of the latch circuits H1, H2,... Are respectively applied to the D inputs of the latch circuits L1, L2,.

【００６８】ラッチ回路Ｌ１，Ｌ２，…は、インバータ
５１からの出力信号の立上りタイミングで、すなわちク
ロック信号ＬＰの立下りタイミングで、Ｄ入力に入力さ
れている表示データをラッチして、Ｑ出力として出力す
る。したがって、１水平表示期間において、次の水平表
示期間に表示すべき表示データを順番にラッチ回路Ｈ
１，Ｈ２，…に書込み（ラッチし）、全ての書込みが終
了した時点で、クロック信号ＬＰを与えることによっ
て、書込まれた表示データが一斉にセレクタＫ１，Ｋ
２，…に与えられる。The latch circuits L1, L2,... Latch the display data input to the D input at the rising timing of the output signal from the inverter 51, that is, at the falling timing of the clock signal LP, and generate the Q output. Output. Therefore, in one horizontal display period, display data to be displayed in the next horizontal display period is sequentially latched by the latch circuit H.
, H2,... Are written (latched), and when all the writing is completed, a clock signal LP is applied, so that the written display data is simultaneously switched to the selectors K1, K2.
2, ...

【００６９】セレクタＫ１は、ラッチ回路Ｉ１のＱ出
力、極性反転信号Ｍ、表示許可信号ＤＩに基づいて論理
演算を行い、論理演算結果に基づいて、駆動電圧Ｖ０，
Ｖ２，Ｖ３，Ｖ５のうちから１つを選択してセグメント
電極ｕｓ１に出力する。セレクタＫ２，…についても、
セレクタＫ１と同様である。セレクタＫ１，Ｋ２，…の
構成は、前述の図５に示すセレクタの構成と同一であ
る。異なる点は、駆動用電圧Ｖ１の代わりに駆動用電圧
Ｖ２を与え、駆動用電圧Ｖ４の代わりに駆動用電圧Ｖ３
を与えたことである。セレクタＫの論理演算の真理値表
は、下記の表２に示される。The selector K1 performs a logical operation on the basis of the Q output of the latch circuit I1, the polarity inversion signal M, and the display permission signal DI.
One of V2, V3 and V5 is selected and output to the segment electrode us1. The selectors K2,.
This is the same as the selector K1. The configuration of the selectors K1, K2,... Is the same as the configuration of the selector shown in FIG. The difference is that the driving voltage V2 is applied instead of the driving voltage V1, and the driving voltage V3 is used instead of the driving voltage V4.
That is, The truth table of the logical operation of the selector K is shown in Table 2 below.

【００７０】[0070]

【表２】 [Table 2]

【００７１】遮断回路１８において、同一の判断を行う
構成要素毎の動作をタイミングチャートによって示す。
なお、タイミングチャートに示されていない信号は正常
であるとする。The operation of each of the components for making the same determination in the cutoff circuit 18 is shown by a timing chart.
It is assumed that signals not shown in the timing chart are normal.

【００７２】図８は、フリップフロップ２５，２６の動
作を示すタイミングチャートである。図８に示すタイミ
ングチャートではクロック信号ＹＤのハイレベルである
期間が正常時より長くなった場合、表示許可信号ＤＩを
ローレベルにしている。FIG. 8 is a timing chart showing the operation of flip-flops 25 and 26. In the timing chart shown in FIG. 8, when the period in which the clock signal YD is at the high level is longer than the normal time, the display permission signal DI is set to the low level.

【００７３】図８において期間Ｗ１〜Ｗ４は、前述の図
１４および図１５と同一の長さであるものとする。時刻
ｔ５０で図８（１）に示すように、クロック信号ＹＤが
ハイレベルに立上がると、フリップフロップ２７のＱ出
力である表示許可信号ＤＩはハイレベルとなる。図８
（２）に示すクロック信号ＬＰの立下がり時刻ｔ５１に
おいてフリップフロップ２５はクロック信号ＹＤのレベ
ルをラッチし、Ｑ出力である信号ＳＡは図８（３）に示
すようにハイレベルとなる。クロック信号ＹＤが正常で
ある場合は、図面において２点鎖線で示すように時刻ｔ
５１〜ｔ５２の間でローレベルに立下がるので、信号Ｓ
Ａもローレベルとなり、図８（４）に示すフリップフロ
ップ２６の反転Ｑ出力である信号ＳＢもハイレベルのま
まであるので、フリップフロップ２７はリセットされ
ず、表示許可信号ＤＩはハイレベルのままである。In FIG. 8, periods W1 to W4 have the same length as those in FIGS. 14 and 15 described above. At time t50, as shown in FIG. 8A, when the clock signal YD rises to the high level, the display permission signal DI, which is the Q output of the flip-flop 27, goes to the high level. FIG.
At the falling time t51 of the clock signal LP shown in (2), the flip-flop 25 latches the level of the clock signal YD, and the signal SA, which is the Q output, goes high as shown in FIG. When the clock signal YD is normal, the time t as indicated by a two-dot chain line
Since it falls to a low level between 51 and t52, the signal S
A also goes low, and the signal SB, which is the inverted Q output of the flip-flop 26 shown in FIG. 8D, also remains high, so that the flip-flop 27 is not reset and the display permission signal DI remains high. It is.

【００７４】次に、クロック信号ＹＤが異常状態である
場合、すなわちクロック信号ＹＤのハイレベル期間が図
８（１）に示すように正常な期間より長くなった場合の
動作を説明する。この場合、次のクロック信号ＬＰの立
下がり時刻ｔ５２においては、クロック信号ＹＤはハイ
レベルであるので、フリップフロップ２５のＱ出力であ
る信号ＳＡはハイレベルのままとなる。したがって、フ
リップフロップ２６は、時刻ｔ５２において、信号ＳＡ
のハイレベルをラッチすることになり、これによって反
転Ｑ出力である信号ＳＢはローレベルに立下がり、ＡＮ
Ｄゲート６８の出力である反転信号ＤＳＰＲＳＴはロー
レベルに立下がる。このためフリップフロップ２７はリ
セットされ、Ｑ出力である表示許可信号ＤＩはローレベ
ルとなる。その後、クロック信号ＹＤがローレベルに立
下がる時刻ｔ５３において、フリップフロップ２５，２
６はともにリセットされ、信号ＳＡはローレベルに立下
がり、信号ＳＢはハイレベルに立上がる。Next, the operation when the clock signal YD is in an abnormal state, that is, when the high level period of the clock signal YD becomes longer than the normal period as shown in FIG. 8A will be described. In this case, at the next falling time t52 of the clock signal LP, the clock signal YD is at the high level, so that the signal SA as the Q output of the flip-flop 25 remains at the high level. Therefore, flip-flop 26 outputs signal SA at time t52.
Is latched, whereby the signal SB, which is the inverted Q output, falls to low level,
The inverted signal DSPRST output from the D gate 68 falls to a low level. Therefore, the flip-flop 27 is reset, and the display permission signal DI, which is the Q output, becomes low level. Thereafter, at time t53 when clock signal YD falls to low level, flip-flops 25 and 2
6 are both reset, the signal SA falls to a low level, and the signal SB rises to a high level.

【００７５】図９は、カウンタ５６，５７の動作を示す
タイミングチャートである。図９に示すタイミングチャ
ートでは、クロック信号ＹＤの周期Ｗ２の間にクロック
信号ＬＰが予め定められた回数立上がると、表示許可信
号ＤＩをハイレベルにしている。FIG. 9 is a timing chart showing the operation of the counters 56 and 57. In the timing chart shown in FIG. 9, when the clock signal LP rises a predetermined number of times during the cycle W2 of the clock signal YD, the display permission signal DI is set to the high level.

【００７６】図９において、期間Ｗ１〜Ｗ３は前述の図
１４と同一の長さであるものとする。時刻ｔ６０で図９
（１）に示すように信号ＶＥＥＯＫ，ＶＤＤＯＫがハイ
レベルに立上がっている。図９（２）に示すクロック信
号ＹＤが時刻ｔ６２においてハイレベルに立上がると、
信号ＳＣがローレベルとなる。カウンタ５６，５７の反
転ロード入力がハイレベルとなり、カウンタ５６，５７
はそれぞれ予め定められた値を読込む。時刻ｔ６３にお
いてクロック信号ＹＤがローレベルに立下がると、カウ
ンタ５６，５７はそれぞれ計数動作を開始する。図９
（３）に示すクロック信号ＬＰが、時刻ｔ６４から周期
Ｗ３で立下がる毎にカウンタ５６，５７はそれぞれ計数
動作を行う。時刻ｔ６５において時刻ｔ６４からの立下
がり回数（計数値）が「２３９」となり、カウンタ５７
のＣＡ出力である図９（４）に示す信号ＬＣＹＤＬがハ
イレベルになる。時刻ｔ６６でクロック信号ＹＤが立上
がると、信号ＬＣＹＤＬがハイレベルであるため、フリ
ップフロップ２７のＱ出力である表示許可信号ＤＩはハ
イレベルとなる。信号ＬＣＹＤＬは、時刻ｔ６７におい
てクロック信号ＬＰが立下がるとローレベルになる。In FIG. 9, the periods W1 to W3 have the same length as that of FIG. At time t60, FIG.
As shown in (1), the signals VEEOK and VDDOK rise to a high level. When clock signal YD shown in FIG. 9 (2) rises to a high level at time t62,
The signal SC becomes low level. The inverted load inputs of the counters 56 and 57 become high level, and the counters 56 and 57
Respectively read a predetermined value. When the clock signal YD falls to the low level at the time t63, the counters 56 and 57 start counting. FIG.
Each time the clock signal LP shown in (3) falls at a cycle W3 from time t64, the counters 56 and 57 perform counting operations. At time t65, the number of times of fall (count value) from time t64 becomes “239”, and the counter 57
The signal LCYDL shown in FIG. 9 (4), which is the CA output, goes high. When the clock signal YD rises at the time t66, the signal LCYDL is at the high level, so that the display permission signal DI, which is the Q output of the flip-flop 27, is at the high level. Signal LCYDL goes low when clock signal LP falls at time t67.

【００７７】図１０は単安定マルチバイブレータ６９の
動作を示すタイミングチャートである。図１０に示すタ
イミングチャートでは、クロック信号ＬＰの周期が期間
Ｗ３より長くなった場合に、表示許可信号ＤＩをローレ
ベルにしている。FIG. 10 is a timing chart showing the operation of the monostable multivibrator 69. In the timing chart shown in FIG. 10, when the cycle of the clock signal LP becomes longer than the period W3, the display permission signal DI is set to low level.

【００７８】図１０において、時刻ｔ７０以前はクロッ
ク信号ＬＰは正常な状態であるとする。時刻ｔ７０にお
いてクロック信号ＬＰがハイレベルに立上がると、単安
定マルチバイブレータ６９はパルス幅設定部７２によっ
て定められる時刻ｔ７１〜ｔ７２の期間Ｗ７の間、図１
０（２）に示す信号ＬＰＤＯＭＡＸをハイレベルにす
る。これによって、フリップフロップ２７の反転リセッ
トパルス入力は、ハイレベルとなり、図１０（３）に示
す表示許可信号ＤＩはハイレベルのままとなる。期間Ｗ
７はＷ３より長く設定されており、信号ＬＰＤＯＭＡＸ
がハイレベルである時刻ｔ７１において、クロック信号
ＬＰがハイレベルに立上がると、信号ＬＰＤＯＭＡＸは
さらに時刻ｔ７１から期間Ｗ７だけハイレベルとなる。
クロック信号ＬＰが異常状態となった場合、すなわち時
刻ｔ７１以降クロック信号ＬＰがハイレベルに立上がら
ない場合、信号ＬＰＤＯＭＡＸは時刻ｔ７２で立下がり
ローレベルとなる。これによって、表示許可信号ＤＩは
ローレベルとなる。In FIG. 10, clock signal LP is assumed to be in a normal state before time t70. When the clock signal LP rises to the high level at the time t70, the monostable multivibrator 69 operates during the period W7 from the time t71 to the time t72 determined by the pulse width setting unit 72 in FIG.
The signal LPDOMAX indicated by 0 (2) is set to a high level. As a result, the inverted reset pulse input of the flip-flop 27 becomes high level, and the display permission signal DI shown in FIG. 10 (3) remains at high level. Period W
7 is set longer than W3 and the signal LPDOMAX
When the clock signal LP rises to the high level at the time t71 when the clock signal is at the high level, the signal LPDOMAX goes to the high level for the period W7 from the time t71.
If clock signal LP is in an abnormal state, that is, if clock signal LP does not rise to a high level after time t71, signal LPDOMAX falls at time t72 and goes to a low level. As a result, the display permission signal DI becomes low level.

【００７９】図１１は単安定マルチバイブレータ７０と
フリップフロップ７１の動作を示すタイミングチャート
である。図１１に示すタイミングチャートではクロック
信号ＬＰの周期が期間Ｗ３より短くなった場合に、表示
許可信号ＤＩをローレベルにしている。図１１におい
て、時刻ｔ８０以前はクロック信号ＬＰは正常な状態で
あるとする。FIG. 11 is a timing chart showing the operation of the monostable multivibrator 70 and the flip-flop 71. In the timing chart shown in FIG. 11, when the cycle of the clock signal LP is shorter than the period W3, the display permission signal DI is set to low level. In FIG. 11, it is assumed that the clock signal LP is in a normal state before time t80.

【００８０】時刻ｔ８０において、図１１（１）に示す
クロック信号ＬＰが立上がってハイレベルになると、単
安定マルチバイブレータ７０は、パルス幅設定部７３に
よって定められる期間Ｗ８の間、図１１（２）に示す信
号ＬＰＯＳＭＩＮをハイレベルとする。信号ＬＰＯＳＭ
ＩＮがハイレベルとなる期間Ｗ８は、クロック信号ＬＰ
の一周期である期間Ｗ３より短く設定されている。その
ために、時刻ｔ８２でクロック信号ＬＰがハイレベルに
立上がったとき、信号ＬＰＯＳＭＩＮはローレベルであ
るので、フリップフロップ７１の反転Ｑ出力である信号
ＬＰＤＵＭＩＮはハイレベルとなる。したがってフリッ
プフロップ２７はリセットされず、表示許可信号ＤＩは
ハイレベルとなる。At time t80, when the clock signal LP shown in FIG. 11A rises and goes to a high level, the monostable multivibrator 70 operates as shown in FIG. 11 (2) for a period W8 determined by the pulse width setting unit 73. ) Is set to the high level. Signal LPOSM
The period W8 during which IN is at the high level is the clock signal LP.
Is set shorter than the period W3 which is one cycle. Therefore, when the clock signal LP rises to the high level at the time t82, the signal LPOSMIN is the low level, so that the signal LPDUMIN, which is the inverted Q output of the flip-flop 71, becomes the high level. Therefore, the flip-flop 27 is not reset, and the display permission signal DI becomes high level.

【００８１】次にクロック信号ＬＰが異常状態である場
合、すなわちクロック信号ＬＰが、クロック信号ＬＰの
正常状態の周期Ｗ３または、信号ＬＰＯＳＭＩＮがハイ
レベルである期間Ｗ８より短い周期でハイレベルになる
場合を説明する。時刻ｔ８２において、クロック信号Ｌ
Ｐが立上がってハイレベルになるので、信号ＬＰＯＳＭ
ＩＮもハイレベルとなる。次にクロック信号ＬＰがハイ
レベルとなる時刻ｔ８３では、信号ＬＰＯＳＭＩＮはハ
イレベルのままであるので、フリップフロップ７１の反
転Ｑ出力である信号ＬＰＤＵＭＩＮは立下がってローレ
ベルとなる。したがって、フリップフロップ２７はリセ
ットされ、表示許可信号ＤＩはローレベルとなる。Next, when the clock signal LP is in an abnormal state, that is, when the clock signal LP is at a high level in a cycle W3 of a normal state of the clock signal LP or in a cycle shorter than the period W8 in which the signal LPOSMIN is at a high level. Will be described. At time t82, the clock signal L
Since P rises to a high level, the signal LPOSM
IN also goes high. Next, at time t83 when the clock signal LP becomes high level, the signal LPOSMIN remains at high level, so that the signal LPDUMIN, which is the inverted Q output of the flip-flop 71, falls and goes to low level. Therefore, the flip-flop 27 is reset, and the display permission signal DI becomes low level.

【００８２】図１２は、本発明の第２実施例を説明する
ための回路図である。本実施例は、コモン駆動回路１
３、第１セグメント駆動回路１４、および第２セグメン
ト駆動回路１５に、表示許可信号ＤＩのための入力端子
がない場合を想定している。このような場合は、図１２
に示すような電源回路６１を用いればよい。電源回路６
１は、前述の電源回路１７の構成要素に加え、トランジ
スタ６２，６３と、複数の抵抗Ｒ７〜Ｒ１０と、第１実
施例で示した遮断回路１８とを設けている。表示許可信
号ＤＩのオン／オフに応じて、定電圧発生回路６４から
の基準電圧ＶＥＥの供給を制御している。FIG. 12 is a circuit diagram for explaining a second embodiment of the present invention. In this embodiment, the common drive circuit 1
3, it is assumed that the first segment drive circuit 14 and the second segment drive circuit 15 have no input terminal for the display permission signal DI. In such a case, FIG.
The power supply circuit 61 shown in FIG. Power supply circuit 6
1 includes, in addition to the components of the power supply circuit 17 described above, transistors 62 and 63, a plurality of resistors R7 to R10, and the cutoff circuit 18 shown in the first embodiment. The supply of the reference voltage VEE from the constant voltage generation circuit 64 is controlled according to the ON / OFF state of the display permission signal DI.

【００８３】電源回路６１において、定電圧発生回路６
４からの基準電圧ＶＥＥは、トランジスタ６２を介し
て、抵抗Ｒ１の一方端に与えられる。トランジスタ６２
のエミッタ−ベース間には、抵抗Ｒ７が接続される。ト
ランジスタ６２のベースには抵抗Ｒ８を介して、トラン
ジスタ６３のエミッタが接続される。トランジスタ６３
のコレクタは、グランド電位ＧＮＤに接続される。トラ
ンジスタ６３は、ベースに抵抗Ｒ９を介して遮断回路１
８からの表示許可信号ＤＩが与えられるとともに、ベー
ス−コレクタ間に抵抗Ｒ１０が接続される。In power supply circuit 61, constant voltage generation circuit 6
4 is supplied to one end of a resistor R1 via a transistor 62. Transistor 62
The resistor R7 is connected between the emitter and the base. The emitter of the transistor 63 is connected to the base of the transistor 62 via the resistor R8. Transistor 63
Are connected to the ground potential GND. The transistor 63 is connected to the base of the shut-off circuit 1 via the resistor R9.
8 and the resistor R10 is connected between the base and the collector.

【００８４】表示許可信号ＤＩがハイレベルであると
き、トランジスタ６３は導通し、コレクタ電流が流れ、
これによって、トランジスタ６２が導通し、抵抗Ｒ１に
基準電圧ＶＥＥが供給される。表示許可信号ＤＩがロー
レベルであるとき、トランジスタ６３は遮断され、コレ
クタ電流は流れないので、トランジスタ６２も遮断さ
れ、抵抗Ｒ１への基準電圧ＶＥＥの供給が遮断される。
本実施例においても、前述の実施例と同様な効果が得ら
れる。When the display permission signal DI is at a high level, the transistor 63 conducts, and a collector current flows.
As a result, the transistor 62 conducts, and the reference voltage VEE is supplied to the resistor R1. When the display permission signal DI is at a low level, the transistor 63 is turned off and the collector current does not flow. Therefore, the transistor 62 is also turned off, and the supply of the reference voltage VEE to the resistor R1 is turned off.
In this embodiment, the same effects as those of the above-described embodiment can be obtained.

【００８５】[0085]

【発明の効果】以上のように本発明によれば、表示制御
信号の異常が検出されたことと、駆動手段および表示手
段に供給される各電力の電圧が予め定めるレベル以下で
あることとの少なくともいずれか一方が生じたときは、
駆動手段への電力供給を強制的に遮断するようにしたた
めに、異常のある表示制御信号に基づいて不所望な画像
が表示されたりすることがない。また、異常な表示制御
信号に基づく不所望な駆動手段の動作を防止することが
できる。さらに、不所望なタイミングで不安定な電力が
供給されることによって、駆動手段や表示手段が破壊さ
れたりすることを防止することができる。As described above, according to the present invention, it is determined that the abnormality of the display control signal is detected and that the voltage of each power supplied to the driving means and the display means is equal to or lower than a predetermined level. If at least one occurs,
Since the power supply to the driving means is forcibly cut off, an undesired image is not displayed based on the abnormal display control signal. Further, it is possible to prevent an undesired operation of the driving means based on an abnormal display control signal. Further, it is possible to prevent the driving means and the display means from being destroyed by supplying unstable power at an undesired timing.

[Brief description of the drawings]

【図１】本発明の第１実施例である液晶表示装置１１の
概略的な構成を示す図である。FIG. 1 is a diagram showing a schematic configuration of a liquid crystal display device 11 according to a first embodiment of the present invention.

【図２】遮断回路１８の構成例を示す回路図である。FIG. 2 is a circuit diagram showing a configuration example of a shutoff circuit 18.

【図３】コモン駆動回路１３を構成する駆動回路２１の
構成例を示す回路図である。FIG. 3 is a circuit diagram showing a configuration example of a drive circuit 21 constituting the common drive circuit 13.

【図４】電源回路１７の構成例を示す回路図である。FIG. 4 is a circuit diagram showing a configuration example of a power supply circuit 17;

【図５】駆動回路２１が備えるセレクタＥ１の構成例を
示す回路図である。FIG. 5 is a circuit diagram showing a configuration example of a selector E1 provided in a drive circuit 21.

【図６】制御回路１６の構成例を示す回路図である。FIG. 6 is a circuit diagram showing a configuration example of a control circuit 16;

【図７】第１セグメント駆動回路１４の構成例を示す回
路図である。FIG. 7 is a circuit diagram showing a configuration example of a first segment drive circuit 14.

【図８】遮断回路１８に含まれるフリップフロップ２
５，２６の動作を示すタイミングチャートである。FIG. 8 shows a flip-flop 2 included in the cutoff circuit 18.
5 is a timing chart showing operations of Nos. 5 and 26.

【図９】遮断回路１８に含まれるカウンタ５６，５７の
動作を示すタイミングチャートである。FIG. 9 is a timing chart showing the operation of counters 56 and 57 included in cutoff circuit 18.

【図１０】遮断回路１８に含まれる単安定マルチバイブ
レータ６９の動作を示すタイミングチャートである。FIG. 10 is a timing chart showing an operation of the monostable multivibrator 69 included in the cutoff circuit 18.

【図１１】遮断回路１８に含まれる単安定マルチバイブ
レータ７０とフリップフロップ７１の動作を示すタイミ
ングチャートである。FIG. 11 is a timing chart showing the operation of the monostable multivibrator 70 and the flip-flop 71 included in the cutoff circuit 18.

【図１２】本発明の第２実施例に用いられる電源回路６
１の構成例を示す回路図である。FIG. 12 is a power supply circuit 6 used in a second embodiment of the present invention.
1 is a circuit diagram illustrating a configuration example of FIG.

【図１３】一般的な液晶表示装置１の概略的な構成を示
す図である。FIG. 13 is a diagram showing a schematic configuration of a general liquid crystal display device 1.

【図１４】液晶表示装置１の動作を示すタイミングチャ
ートである。FIG. 14 is a timing chart showing the operation of the liquid crystal display device 1.

【図１５】クロック信号ＹＤのハイレベル期間が正常よ
り長い場合のタイミングチャートである。FIG. 15 is a timing chart when the high level period of the clock signal YD is longer than normal.

【図１６】クロック信号ＹＤのローレベル期間が正常よ
り短い場合のタイミングチャートである。FIG. 16 is a timing chart when the low level period of the clock signal YD is shorter than normal.

【図１７】クロック信号ＬＰの周期Ｗ３が短くなった場
合のタイミングチャートである。FIG. 17 is a timing chart when the cycle W3 of the clock signal LP is shortened.

【図１８】クロック信号ＬＰが途切れてしまった場合の
タイミングチャートである。FIG. 18 is a timing chart when the clock signal LP is interrupted.

【図１９】表示許可信号ＤＩがロジック電源ＶＤＤより
早くハイレベルになる場合のタイミングチャートであ
る。FIG. 19 is a timing chart when the display permission signal DI becomes high level earlier than the logic power supply VDD.

【図２０】表示許可信号ＤＩが液晶電源ＶＥＥより早く
ハイレベルになる場合のタイミングチャートであるFIG. 20 is a timing chart when the display permission signal DI becomes high level earlier than the liquid crystal power supply VEE.

[Explanation of symbols]

１１液晶表示装置１２液晶表示パネル１３コモン駆動回路１４第１セグメント駆動回路１５第２セグメント駆動回路１６制御回路１７電源回路１８遮断回路２５，２６，２７，７１フリップフロップ２８，２９，５９インバータ５６，５７カウンタ６５，６６電圧監視ＩＣ６７，６８ＡＮＤゲート６９，７０単安定マルチバイブレータ Reference Signs List 11 liquid crystal display device 12 liquid crystal display panel 13 common drive circuit 14 first segment drive circuit 15 second segment drive circuit 16 control circuit 17 power supply circuit 18 cutoff circuit 25, 26, 27, 71 flip-flop 28, 29, 59 inverter 56, 57 Counter 65,66 Voltage monitoring IC 67,68 AND gate 69,70 Monostable multivibrator

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/20 G02F 1/133 G09G 3/36 ──────────────────────────────────────────────────続き Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) G09G 3/20 G02F 1/133 G09G 3/36

Claims

(57) [Claims]

1. A display unit, a driving unit that supplies display power required for display to the display unit and drives the display unit, and supplies a display control signal and a driving power required for driving to the driving unit together with the display power. Control means for detecting, and first detecting means for detecting that each cycle of the vertical synchronizing signal and the horizontal synchronizing signal, which are the display control signals, is a normal value; and the respective voltages of the driving power and the display power to be supplied. Is higher than a predetermined level, and a voltage of supplied power is lower than a predetermined level in response to outputs of the first and second detectors. Means for interrupting the supply of power to the drive means when at least one of the following occurs and the cycle of the display control signal is out of a predetermined value range: To The display device according to symptoms.