JP3242892B2 - Semiconductor device - Google Patents

Semiconductor device

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JP3242892B2
JP3242892B2 JP1099299A JP1099299A JP3242892B2 JP 3242892 B2 JP3242892 B2 JP 3242892B2 JP 1099299 A JP1099299 A JP 1099299A JP 1099299 A JP1099299 A JP 1099299A JP 3242892 B2 JP3242892 B2 JP 3242892B2
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晋也 井元
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    • H01L2924/01Chemical elements
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    • HELECTRICITY
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    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置に関し、特に、回路要素の形成された半導体基板の表面に設けられたパッシベーション膜を有する半導体装置に関する。 The present invention relates to relates to a semiconductor device and, more particularly, to a semiconductor device having a passivation film provided on the surface of the semiconductor substrate which is formed of the circuit elements.

【0002】 [0002]

【従来の技術】トランジスタ、アルミ配線、パッドなど、多数の回路要素を一つの半導体基板に形成したIC BACKGROUND ART transistor, an aluminum wiring, pads etc., IC formed of a large number of circuit elements on a single semiconductor substrate
チップが知られている。 Chip is known. 図11は、従来のICチップの一部分を示す断面図である。 Figure 11 is a cross-sectional view of a portion of a conventional IC chip. トランジスタ(図示せず) Transistor (not shown)
等が形成された素子形成層2の上に絶縁膜4が形成され、絶縁膜4の上にアルミ配線6、8や、パッド10、 Etc. are insulating film 4 is formed on the element forming layer 2 formed, and aluminum wiring 6 and 8 on the insulating film 4, the pad 10,
12等が形成されている。 It is formed like 12. ICチップの表面には、パッシベーション膜14が形成されている。 On the surface of the IC chip, the passivation film 14 is formed.

【0003】パッシベーション膜14を設けることにより、トランジスタやアルミ配線6、8等を物理的に保護したり、ICチップに水分等が侵入するのを防止することができる。 [0003] By providing the passivation film 14 may or physically protect the transistors and aluminum wires 6,8 and the like, water or the like to the IC chip is prevented from entering.

【0004】 [0004]

【発明が解決しようとする課題】しかしながら、このような従来のICチップには、次のような問題があった。 [0007] However, such a conventional IC chip, has the following problems.
ICチップ内にあるトランジスタ等を動作させると、当該トランジスタ等は熱を発する。 Operating the transistor or the like in the IC chip, the transistor, etc. generate heat. この熱の一部はパッシベーション膜14を介して、外部に放出される。 Some of this heat through the passivation film 14, is released to the outside. ところが、パッシベーション膜14の上面は、アルミ配線6、 However, the upper surface of the passivation film 14, aluminum wiring 6,
8や、パッド10、12の周辺部の上を除いて、ほとんど平坦である。 8 and, except over the periphery of the pad 10, 12 is almost flat.

【0005】したがって、パッシベーション膜14を介しての放熱効率が、あまりよくないという問題があった。 Accordingly, the heat radiation efficiency through the passivation film 14, there is a problem that not so good. このため、チップの温度上昇がネックとなり、トランジスタ等の特性向上を阻害していた。 Therefore, the temperature rise of the chip becomes a bottleneck, it has been inhibited improving characteristics such as a transistor. 特に、パワートランジスタを備えたICチップやCPUを備えたチップのように発熱量の大きいチップ、あるいは、高集積化等の目的から、CMP(化学的機械的研磨)法等を用いて下地となる絶縁膜4等が平坦化されたチップ等においては、このような問題は、さらに深刻であった。 In particular, large chips calorific as chips with IC chips and CPU having a power transistor or, for the purpose of such high integration, the base using a CMP (chemical mechanical polishing) method or the like in the chip or the like insulating film 4, etc. are flattened, such a problem was even more serious.

【0006】本発明は、このような問題点を解決し、放熱効率の高いパッシベーション膜(保護膜)を備えた半導体装置を提供することを目的とする。 The present invention is to solve such problems, and an object thereof is to provide a semiconductor device having a heat dissipation efficient passivation film (protective film).

【0007】 [0007]

【課題を解決するための手段】請求項1の半導体装置は、パッシベーション膜が、前記回路要素形成領域内に、当該パッシベーション膜の下面の形状に依存することなく上面に複数の凹凸部を有し、 前記凹凸部は、最近 Means for Solving the Problems A semiconductor device according to claim 1, passivation film, said circuit element formation region having a plurality of uneven portions on the upper surface without depending on the lower surface of the shape of the passivation film , the uneven part, recently
接位置にある前記凹部または凸部の中心が正三角形をな Is it a regular triangle the recess or the center of the convex portion is in the contact position
し、実質的に最密配置となるように、規則的に配置され And so as to be substantially close packed arrangement, it is regularly arranged
る凹凸状膜を構成していることを特徴とする。 Characterized in that it constitutes an uneven film Ru by. すなわち、この半導体装置は、回路要素を構成する領域に部分的に複数の凹部すなわち肉薄領域を形成することにより、このパッシベーション膜の膜厚コントロールのみで、パッシベーション効果の低下を抑制しつつ放熱効果の増大を図るものである。 That is, this semiconductor device, by forming a partially plurality of recesses or thinner portions in the region forming the circuit components, only the thickness control of the passivation film, the heat radiation effect while suppressing the decrease in the passivation effect it is intended to reduce the increase. I. I. パッシベーション膜の下地となる層が平坦であるような場合であっても、パッシベーション膜の上面を複数の凹凸部を有する凹凸状膜とすることができる。 Also a layer underlying the passivation film is a case that is flat, it can be uneven film having an upper surface a plurality of uneven portions of the passivation film. このため、回路回路要素形成領域であって発熱の大きい部分で、単位投影面積あたりのパッシベーション膜の表面積を大きくすることができる。 Therefore, a large portion of the heat generating a circuit circuitry forming region, it is possible to increase the surface area of ​​the passivation film per unit projected area. したがって、パッシベーション膜の放熱面積が大きくなるので、パッシベーション膜を介して、より多くの熱量が外部に放出される。 Thus, since the heat radiation area of ​​the passivation film increases, via the passivation film, the more heat is released to the outside. すなわち、パッシベーション膜を介した放熱の効率向上をはかることができる。 That is, it is possible to improve the efficiency of heat dissipation through the passivation film. この結果、半導体装置の特性を向上することができる。 As a result, it is possible to improve the characteristics of the semiconductor device. II. II. また、複数の凹凸部を有しているため、全体としての膜厚を維持することができ、パッシベーション効果を低下させることなく、有効に発揮することができる。 Moreover, since it has a plurality of uneven portions, it is possible to maintain the film thickness as a whole, without lowering the passivation effect can be effectively exhibited. III.さらに、最近接位置にある凹部または凸部の中心が III. Furthermore, the center of the concave portions or convex portions at the closest position
正三角形をなし、実質的に最密配置となるように、規則 Without an equilateral triangle, so as to be substantially close packed arrangement, rules
的に配置されているため、凹凸状膜の表面積を、加工技 Because it is arranged, the surface area of the uneven film processing technique
術の制約内で最大とすることができる。 It can be maximized in the art of constraints. このため、パッ For this reason, package
シベーション膜を介しての放熱効率を、より向上するこ The heat radiation efficiency through the Shibeshon film, child improved
とができる。 Door can be. という顕著な効果を奏する。 It exhibits the remarkable effect that.

【0008】請求項2の半導体装置は、パッシベーション膜を、回路要素形成領域内に膜厚の大きい肉厚部と膜厚の小さい肉薄部とを有する凹凸状膜であることを特徴とする。 [0008] The semiconductor device according to claim 2, characterized in that a passivation film, an uneven film having a small thin portion having a large thickness portion having a thickness of the circuit element forming region and the film thickness. 請求項3の半導体装置は、前記パッシベーション膜の下地層が平坦化された絶縁層であることを特徴とする。 The semiconductor device according to claim 3, characterized in that the base layer of the passivation film is planarized insulating layer.

【0009】請求項4の半導体装置は、前記下地層はCM [0009] The semiconductor device according to claim 4, wherein the underlayer CM
P法により平坦化された絶縁膜であることを特徴とする。 It characterized in that it is a planarized insulating film by P method. 請求項5の半導体装置は、前記下地層はCMP法により平坦化された絶縁膜と、前記絶縁膜上の一部に形成された配線層であることを特徴とする。 The semiconductor device according to claim 5, wherein the undercoat layer is characterized by a a planarized insulating film, a wiring layer formed on a part of said insulating film by CMP. 近年、半導体装置の微細化および高集積化に伴い、半導体装置表面の平坦化が進められているが、かかる構成によれば、下地が平坦化された半導体装置においても、放熱面積を大きくし、パッシベーション膜を介しての放熱効率を高めることが可能となる。 Recently, with miniaturization and high integration of semiconductor devices, although flattening is underway in the semiconductor device surface, according to this configuration, even in a semiconductor device underlying the flattened, increasing the heat radiation area, it is possible to increase the heat radiation efficiency through the passivation film. さらにまた、厚いパッシベーション膜を必要とするところには厚く、それ以外は薄くなるように、膜厚を変化させることにより、下地層内に形成されている素子の状態に応じて形成し、信頼性を維持しつつ最大限に放熱効率を高めるようにすることが可能となる。 Furthermore, thick at that requires a thick passivation film, except as will become thinner, by changing the film thickness, and formed in accordance with the state of the elements formed in the base layer, reliability while maintaining it becomes possible to make maximum heat dissipation.

【0010】 [0010]

【0011】望ましくは、凹凸状膜の薄肉部の膜厚を、 [0011] Desirably, the thickness of the thin portion of the uneven film,
実質的に回路要素を保護し得る最小膜厚としたことを特徴とする。 Wherein the substantially it has a minimum thickness capable of protecting the circuit elements. したがって、表面積が同じであっても、平均膜厚のより薄い凹凸状膜を得ることができる。 Therefore, even if the surface area is the same, it is possible to obtain an average film thin uneven film than the thickness. このため、パッシベーション膜を介しての放熱効率を、いっそう向上することができる。 Therefore, the heat radiation efficiency through the passivation film can be further improved.

【0012】 請求項6の半導体装置は、凹凸部を、実質的に平坦なパッシベーション膜の上面に複数の独立した厚肉部を設けた形状としたことを特徴とする。 [0012] The semiconductor device of claim 6, the uneven portion, characterized in that the substantially planar passivation film more independent thick portion provided shape on the upper surface of the. したがって、平坦なパッシベーション膜の上面に複数の独立した薄肉部を設けた形状の凹凸状膜と比較した場合、表面積、薄肉部の膜厚、厚肉部の膜厚がそれぞれ同じであっても、平均膜厚のより薄い凹凸状膜を得ることができる。 Accordingly, when compared with the uneven film of the plurality of independent shape having a thin portion and the upper surface of the flat passivation film, the surface area, the thickness of the thin portion, the thickness of the thick portion may be the same, respectively, it is possible to obtain an average film thin uneven film than the thickness. このため、パッシベーション膜を介しての放熱効率を、さらに向上することができる。 Therefore, the heat radiation efficiency through the passivation film can be further improved.

【0013】 請求項7の半導体装置は、凹凸状膜の薄肉部の隅を残すかまたは厚肉部の角を削除し、滑らかな断面形状としたことを特徴とする。 [0013] The semiconductor device according to claim 7, removes the square of or thick portion leaving a corner of the thin portion of the uneven film, characterized in that a smooth cross-sectional shape. したがって、薄肉部の隅を角(エッジ)のない滑らかな断面形状とすることによって、薄肉部の隅に生ずる応力集中を緩和することができる。 Therefore, by a smooth sectional shape without corners (edges) of the corner of the thin portion, it is possible to relieve the stress concentration caused in the corners of the thin portion. このため、パッシベーション膜に変形が生じた場合であっても、凹凸状膜の薄肉部から破損する可能性を低減することができる。 Therefore, even if deformation occurs in the passivation film, it is possible to reduce the possibility of breakage of a thin wall of the uneven film.

【0014】また、厚肉部の角を滑らかな断面形状とすることで、半導体装置の上面を封止部材等で覆ったような場合であっても、当該封止部材等のうち厚肉部の角に対向する部分に生ずる応力集中を緩和することができる。 Further, by making the corners of the thick portion a smooth cross-sectional shape, also the upper surface of the semiconductor device even when, as covered with a sealing member or the like, the thick portion of such the sealing member it is possible to alleviate the stress concentration caused in a portion opposed to the corners. このため、封止部材等に変形が生じた場合であっても、封止部材が破損する可能性を低減することができる。 Therefore, even if deformation occurs in the seal member or the like, it is possible to reduce the possibility that the sealing member is damaged. この結果、半導体装置自体の破損の可能性も低減することができる。 As a result, it is possible to reduce the possibility of the semiconductor device itself damage.

【0015】すなわち、回路要素を物理的に保護する機能をある程度維持しつつ、パッシベーション膜を介しての放熱効率を向上することができる。 [0015] That is, while still maintaining some ability to protect the circuit components physically, it is possible to improve the heat radiation efficiency through the passivation film. 請求項8の半導体装置は、凹凸状膜を、発熱量の大きい回路要素の直上面の少なくとも一部を含む周辺近傍に設けたことを特徴とする。 The semiconductor device according to claim 8, an uneven film, characterized in that provided in the vicinity of the periphery comprising at least a portion of the straight upper surface of the large circuit elements calorific value. したがって、より効率的に、回路要素の熱を放出することができる。 Therefore, more efficient, it is possible to release the heat of the circuit elements. すなわち、凹凸状膜を設ける部分を最小限度に抑えつつ、パッシベーション膜を介しての放熱効率を上げることができる。 In other words, the portion providing an uneven film while minimizing the degree, it is possible to increase the heat radiation efficiency through the passivation film. このため、必要以上に凹凸状膜を設けたくない場合に有効である。 Therefore, it is useful if you do not want provided an uneven film than necessary.

【0016】 請求項9の半導体装置は、前記パッシベーション膜の下地層は、前記回路要素を覆うように形成された絶縁膜と、前記絶縁膜上の一部に形成された導電体パターンであり、前記凹凸部は、前記導電体パターン間に設けられたことを特徴とする。 The semiconductor device according to claim 9, the base layer of the passivation film, an insulating film formed to cover said circuit element is a conductor pattern formed on a part of said insulating film, the uneven portion is characterized in that provided between the conductor patterns. したがって、導電体パターン間であってパッシベーション膜の直下に他の導電体パターン等の回路要素が存在しない部分においては、 Accordingly, in the portion where no circuit elements such as another conductor pattern directly below the A passivation film is between conductive patterns,
パッシベーション膜の膜厚をある程度薄くしてもさしつかえがない。 There is no harm in the film thickness of the passivation film to some extent thin. このため、薄い薄肉部を有する凹凸状膜を形成することが可能となる。 Therefore, it is possible to form an uneven film having a thin walled portion. すなわち、平均膜厚が薄く放熱効率の高い凹凸状膜を形成することが可能となる。 That is, it is possible to form a high average thickness of thin heat dissipation efficiency uneven film.

【0017】 請求項10の半導体装置は、導電体パターン間に電位差があることを特徴とする。 The semiconductor device according to claim 10, characterized in that there is a potential difference between the conductive patterns. したがって、薄い薄肉部を有する凹凸状膜によって、電位差のある導電体パターン間のリーク電流の経路にあたるパッシベーション膜の電気抵抗を大きくすることが可能となる。 Therefore, the uneven film having a thin walled portion, it is possible the electrical resistance of the passivation film corresponding to the path of the leakage current between the conductor pattern of potential differences is increased. このため、導電体パターン間の絶縁性を高めることができる。 Therefore, it is possible to enhance the insulation between the conductor patterns. また、パッシベーション膜中にたまる電荷を逃すことを目的として微導電性を持たせたパッシベーション膜を使用するような場合には、導電体パターン間の絶縁性が低くなりがちであるが、このような場合に、凹凸状膜を導電体パターン間に設けることで、導電体パターン間の絶縁性を高めることができ、特に好都合である。 Further, in the case to use a passivation film which gave fine conductive for the purpose of missing charge accumulated in the passivation film, the insulating property between the conductor pattern tends to be low, like this case, by providing the uneven film between the conductive patterns, it is possible to increase the insulation between the conductor patterns, is particularly advantageous.

【0018】 請求項11の半導体装置は、前記パッシベーション膜から露呈する導電体パターンを含み、凹凸状膜を、電位差のある露出導電体パターン間に設けたことを特徴とする。 The semiconductor device according to claim 11, wherein comprises a conductive pattern exposed from the passivation film, an uneven film, characterized in that provided between the exposed conductive pattern of the potential difference. したがって、露出導体パターン間のリーク電流の経路のうち、最もリーク電流の流れやすいパッシベーション膜表面の導電経路を長くすることが可能となる。 Therefore, of the path of the leakage current between the exposed conductive patterns, it is possible to extend the conductive path of most of the leakage current easily flows passivation film surface. このため、露出導電体パターン間の絶縁性を高めることができる。 Therefore, it is possible to improve the insulating property between the exposed conductive patterns.

【0019】 請求項12の半導体装置は、前記パッシベーション膜の下地層は絶縁膜と、前記絶縁膜上の一部に形成された少なくとも2本の配線パターンであり、前記配線パターン間にこれらと平行して配置された少なくとも1本の溝状の凹部を有することを特徴とする。 The semiconductor device according to claim 12, wherein the underlying layer of the passivation film and the insulating film, at least two wiring patterns formed on a part of the insulating film, parallel to these between the wiring pattern It characterized in that it has at least one groove-like recess which is arranged. かかる構成によれば、配線層の間に溝状の凹部が形成されており、肉薄領域を形成することにより、リーク電流の経路に当たるパッシベーション膜の電気抵抗を大きくすることが可能となる。 According to such a configuration, is formed with a groove-shaped recess between the wiring layer, by forming the thinner portions, it is possible to increase the electrical resistance of the passivation film which corresponds to the path of the leakage current. また、配線パターン間の絶縁性を高めることができる。 Further, it is possible to enhance the insulation between the wiring patterns.

【0020】 請求項13の半導体装置は、前記パッシベーション膜から露呈する少なくとも2つの電極パッドを有し、前記電極パッド間の前記パッシベーション膜が凹凸面を有することを特徴とする。 The semiconductor device according to claim 13, having at least two electrode pads exposed from the passivation layer, the passivation layer between the electrode pad and having an uneven surface. パッド間には電位差があり、リーク電流が流れ易いという問題があるが、かかる構成によれば、パッド間に凹凸が形成されており、電流経路が長くなり、電機抵抗を大きくすることが可能となるため、リーク電流を低減することが可能となる。 Between pads have a potential difference, but the leakage current is liable to flow, according to such a configuration, unevenness between the pads are formed, and can be a current path becomes longer, increasing the electric resistance It becomes therefore possible to reduce the leakage current.

【0021】 請求項14の半導体装置は、前記パッシベーション膜がSiリッチの酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜のいずれかを含むことを特徴とする。 The semiconductor device according to claim 14, wherein the passivation film is a silicon oxide film of Si-rich silicon nitride film, characterized in that it comprises either a silicon oxynitride film. 特にパッシベーション膜がSiリッチの酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜などわずかに導電性を有するものである場合には、上記構造はリーク電流の低減に極めて有効である。 Particularly passivation film Si-rich silicon oxide film, a silicon nitride film, when those with a slightly conductive such silicon oxynitride film, the structure is extremely effective in reducing the leakage current.

【0022】 請求項15の半導体装置は、前記パッシベーション膜が第1の絶縁層と、第2の絶縁層とが順次積層された2層構造をなし、第2の絶縁層は第1の絶縁層に対してエッチング選択性を有する膜であり、前記凹部は前記第2の絶縁層が選択的に除去せしめられ、前記第1の絶縁層のみが残留するように構成されていることを特徴とする。 [0022] The semiconductor device according to claim 15, wherein no passivation film and the first insulating layer, a two-layer structure in which a second insulation layer are sequentially stacked, the second insulating layer the first insulating layer against a layer having an etch selectivity, the recess the second insulating layer is made to selectively remove only the first insulating layer is characterized in that it is configured to remain .

【0023】係る構成によれば、エッチング量を高精度にコントロールすることができ、肉薄部は、下層の膜のみで構成され、肉厚部は2層膜で構成されるため、放熱性が高く、信頼性の高いパッシベーション膜を得ることが可能となる。 According to such a configuration, it is possible to control the amount of etching with high precision, thin section consists only of the lower layer, for the thick portion is composed of two layers film, high heat dissipation , it is possible to obtain a highly reliable passivation film. 請求項16の半導体装置は、前記パッシベーション膜が、第1の酸化シリコン膜と、窒化シリコン膜と、第2の酸化シリコン膜とが順次積層された3層構造膜であり、第1の酸化シリコン膜と窒化シリコン膜とからなる2層構造の肉薄部と、第1の酸化シリコン膜と、 The semiconductor device according to claim 16, wherein the passivation layer comprises a first silicon oxide film, a silicon nitride film, a three-layer structure film and a second silicon oxide film are sequentially laminated, a first silicon oxide a thin portion of the two-layer structure composed of film and a silicon nitride film, a first silicon oxide film,
窒化シリコン膜と、第2の酸化シリコン膜とからなる3層構造の肉厚部とから構成されていることを特徴とする。 A silicon nitride film, characterized in that it is composed of a thick portion of the three-layer structure comprising a second silicon oxide film.

【0024】係る構成によれば、肉薄部も酸化シリコン膜と窒化シリコン膜との2層構造とすることができるため、パッシベーション効果がより高いものとなる。 According to such a configuration, even thin portion it is possible to a two-layer structure of a silicon oxide film and a silicon nitride film, becomes passivation effect higher. 請求 Claim
項17の半導体装置は、回路要素の形成された半導体基板と、前記半導体基板表面に形成され、前記回路要素形成領域内に、膜厚の大きい肉厚部と、膜厚の小さい肉薄部とからなるパッシベーション膜とを有し、前記パッシ The semiconductor device of claim 17, a semiconductor substrate formed of the circuit elements are formed on the semiconductor substrate surface, the circuit element formation region, from a larger thickness portion of the film thickness, a small thin portion having a thickness made and a passivation film, the passive
ベーション膜は、最近接位置にある前記肉厚部または肉 Beshon film, the thick portion or meat in closest position
薄部の中心が正三角形をなし、実質的に最密配置となる The center of the thin portion forms a regular triangle, a substantially close-packed arrangement
ように、規則的に配置されていることを特徴とする。 As, characterized in that are arranged regularly.

【0025】係る構成によれば、回路要素形成領域の表面は凹凸を有することなく平坦であっても、パッシベーション膜の膜厚が大きい肉厚部と、小さい肉薄部とから構成されており、表面の平坦性を維持しつつ、放熱効果を高めることができる。 According to such a configuration, the surface of the circuit element forming region be flat without having unevenness, and the film thickness is larger the thickness of the passivation film, which is composed of a small thin portion, the surface while maintaining the flatness, it is possible to enhance the heat dissipation effect. ここでパッシベーション膜とは、表面の不安定さを抑えて、初期特性的にも経時変化に対しても信頼性の高い表面を形成する膜であり、表面の化学処理、保護膜の形成、表面形状などの処理、あるいはこれらの組み合わせを示すものとする。 Here, the passivation film is suppressed instability of the surface, the initial characteristic even a film also forms a highly reliable surface against aging, chemical treatment of the surface, formation of the protective film, the surface processing such as shape, or denote the combination thereof.

【0026】 [0026]

【発明の実施の形態】本発明の一実施形態によるICチップ(半導体装置)20の断面構成の一部を図1Aに示す。 A part of the cross-section structure of the IC chip (semiconductor device) 20 according to an embodiment of the embodiment of the present invention is shown in Figure 1A. 図1Bは、ICチップ20の平面図である。 Figure 1B is a plan view of the IC chip 20. このI This I
Cチップ20は、トランジスタ等のような発熱を伴う回路要素22を備えている。 C chip 20 includes a circuit element 22 that generates heat, such as a transistor or the like. 回路要素22は、素子形成層24に形成されている。 Circuitry 22 is formed in the element forming layer 24. 半導体基板自体が素子形成層2 Semiconductor substrate itself element forming layer 2
4である場合もあれば、そうでない場合もある。 If there be a 4, it may not be so. たとえば、半導体基板の上に形成されたエピタキシャル成長層が素子形成層24である場合もある。 For example, an epitaxial growth layer formed on a semiconductor substrate in some cases an element formation layer 24.

【0027】素子形成層24の上に絶縁膜26が形成され、絶縁膜26の上にアルミ配線やパッド(図示せず) The insulating film is formed 26 on the element forming layer 24, (not shown) of aluminum wiring and pads on the insulating film 26
等が形成されている。 Etc. are formed. ICチップ20の表面には、パッシベーション膜28(保護膜)が形成されている。 On the surface of the IC chip 20, a passivation film 28 (protective film) is formed. パッシベーション膜28の下地である絶縁膜26の上面は平坦化されている。 The upper surface of the insulating film 26 as a seed layer for passivation film 28 is planarized. したがって、パッシベーション膜28 Therefore, the passivation film 28
の下面も、平坦である。 Also of the lower surface, it is flat. 一方、パッシベーション膜28 On the other hand, the passivation film 28
の上面には、多数の独立した薄肉部30が形成されている。 The upper surface, a large number of independent thin portions 30 are formed. すなわち、パッシベーション膜28の上面は、当該パッシベーション膜28の下面の形状に依存することなく上面を凹凸形状とした凹凸状膜となっている。 That is, the upper surface of the passivation film 28 has a uneven film upper surface and irregularities without depending on the lower surface of the shape of the passivation film 28. なお、 It should be noted that,
この実施形態においては、パッシベーション膜28全体が凹凸状膜となっている。 In this embodiment, the entire passivation film 28 is in the uneven film. ここでパッシベーション膜の膜厚は1〜1.5μm、薄肉部の膜厚は200〜500 Wherein the thickness of the passivation film is 1 to 1.5 [mu] m, the thickness of the thin portion 200 to 500
nmであった。 It was nm.

【0028】したがって、このように、パッシベーション膜28の下地となる絶縁膜26が平坦であるような場合であっても、単位投影面積あたりのパッシベーション膜28の表面積を大きくすることができる。 [0028] Thus, in this manner, even if the insulating film 26 underlying the passivation film 28 such as a flat, it is possible to increase the surface area of ​​the passivation film 28 per unit projected area. したがって、パッシベーション膜28の放熱面積が大きくなるので、回路要素22から発せられた熱が、パッシベーション膜28を介して、効率良く外部に放出される。 Thus, since the heat radiation area of ​​the passivation film 28 increases, the heat generated from the circuit element 22 is, via a passivation film 28 is efficiently discharged to the outside. すなわち、パッシベーション膜28を介しての放熱効率を向上することができる。 That is, it is possible to improve the heat radiation efficiency through the passivation film 28.

【0029】なお、パッシベーション膜28の上面に設ける薄肉部30の形状および配置パターンは、図1Bに示すものに限定されるものではない。 [0029] The shape and arrangement pattern of the thin portions 30 provided on the upper surface of the passivation film 28 is not limited to that shown in Figure 1B. ただし、薄肉部の膜厚は十分にパッシベーション機能を奏功するものでなければならず、200〜500nmのぞましくは300 However, the thickness of the thin portion must come to successful the fully passivated function, 200 to 500 nm preferably 300
〜400nmである。 It is ~400nm. また、肉厚部の膜厚の3分の1乃至5分の1が望ましい。 Also, 1 of 1 to 5 min 3 min thickness of the thick portion is desirable. 当該薄肉部30の形状および配置パターンの他の例(平面図)を、図2A〜図2Fに示す。 Another example of the shape and arrangement pattern of the thin portion 30 (plan view), FIG 2A~ Figure 2F.

【0030】図2Aにおいては、薄肉部30の形状は、 [0030] In Figure 2A, the shape of the thin portion 30,
図1Bの場合と同様に円形であるが、配置パターンが異なる。 Is circular as in the case of FIG. 1B, the arrangement pattern is different. すなわち、図1Bの場合は、薄肉部30が「ちどり状」に配置されているが、図2Aの場合には、格子状に配置されている。 That is, in the case of FIG. 1B, although the thin portion 30 is arranged in "zigzag pattern", in the case of Figure 2A, are arranged in a grid pattern. 図2Bは、四角形の薄肉部30を格子状に配置した場合の例である。 Figure 2B is an example in which the thin portion 30 of the square were arranged in a grid pattern. 図2Cは、四角形の薄肉部30をちどり状に配置した場合の例である。 Figure 2C is an example in the case where a thin-walled portion 30 of the rectangle zigzag pattern. 図2D Fig. 2D
は、六角形の薄肉部30をちどり状に配置した場合の例である。 Is an example in the case where a hexagonal thin portion 30 in a zigzag pattern. 図2Eは、三角形の薄肉部30を設けた場合の例である。 Figure 2E is an example of a case in which the thin portions 30 of the triangle. また、図2Fは、帯状の薄肉部30をストライプ状に配置した場合の例である。 Further, FIG. 2F is an example in the case where a band-shaped thin portions 30 in a stripe pattern.

【0031】つぎに、円形の薄肉部30を例に、薄肉部30を最密配置した場合について説明する。 Next, an example circular thin portions 30 will be described for the case where the thin portion 30 is arranged close-packed. エッチング等の加工条件によって決定される最小穴径をdとし、最小肉残り寸法をsとした場合、多数の円形の薄肉部30 If the minimum diameter is determined by the processing conditions such as the etching is d, the minimum wall remaining dimension was s, a number of circular thin-walled portion 30
を、最密配置すると図3Aのようにになる。 The becomes as shown in FIG. 3A when close-packed arrangement. 図3Aから、円形の薄肉部30を最密配置すると、最近接位置にある薄肉部30の中心は正三角形をなし、ちどり状に並ぶことがわかる。 From Figure 3A, when the circular thin-walled portion 30 to close-packed arrangement, the center of the thin portion 30 in the closest position forms a regular triangle, it can be seen that arranged in a zigzag pattern.

【0032】このように、薄肉部30を最密配置することによって、パッシベーション膜28の表面積を、エッチング等の加工技術の制約内で最大とすることができる。 [0032] Thus, by close-packed arrangement of the thin-walled portion 30, it can be the surface area of ​​the passivation film 28, a maximum within the constraints of the processing technique such as etching. このため、パッシベーション膜28を介しての放熱効率を、より向上することができる。 Therefore, the heat radiation efficiency through the passivation film 28 can be further improved. なお、図3Bは、 In addition, FIG. 3B,
最密配置ではないが、最小穴径d、最小肉残り寸法sを適用して、円形の薄肉部30を格子状に配置した状態を示す図面である。 Not a close-packed arrangement, but the minimum hole diameter d, by applying the minimum wall remaining dimension s, illustrates a state in which a circular thin wall portion 30 arranged in a grid pattern. 図3Aおよび図3Bから、図3Bにおける薄肉部30の数を6.25とすると、最密配置を示す図3Aにおける薄肉部30の数は、7以上であることがわかる。 Figures 3A and 3B, when 6.25 the number of thin portions 30 in FIG. 3B, the number of the thin portion 30 in FIG. 3A showing a close-packed arrangement is found to be 7 or more.

【0033】つぎに、図1A、Bに示すパッシベーション膜28の形成方法の一例を、図4に基づいて説明する。 Next, an example of the method of forming the passivation film 28 shown in FIG. 1A, B, will be described with reference to FIG. まず、回路要素22(図1A参照)の形成された素子形成層24の上に絶縁膜26を配置した半導体基板を用意し、絶縁膜26の上に、アルミ配線やパッド(図示せず)等を順次、形成する。 First, a semiconductor substrate obtained by disposing an insulating film 26 on the circuit element 22 the element forming layer 24 formed (see FIG. 1A), on the insulating film 26, (not shown) of aluminum wiring and pads sequentially, to form. つぎに、この上に、パッシベーション膜28を形成する。 Then, on this, a passivation film 28.

【0034】パッシベーション膜28は、たとえば、C The passivation film 28 is, for example, C
VD(Chemical Vapor Deposition)法などを用いて、 By using a VD (Chemical Vapor Deposition) method,
シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、またはPSG(リン・ケイ酸ガラス)等を堆積させることにより形成する。 Silicon oxide film, a silicon nitride film is formed by depositing a silicon oxynitride film or PSG (phosphosilicate-silicate glass) or the like. つぎに、パッシベーション膜2 Then, the passivation film 2
8の上にレジスト32を塗布し、前焼き(プリベーク)、露光、現像、焼きしめ(ポストベーク)を行なうことにより、レジスト32を所定の形状にパタニングする。 8 A resist 32 is coated on the front baked (pre-baked), exposed, developed, by performing densification (post-baking), to patterned the resist 32 in a predetermined shape. パタニングにより、パッシベーション膜28の薄肉部30が形成されるべき位置の直上にあるレジスト32 By patterning, the resist 32 located directly above the position where the thin portion 30 is formed in the passivation film 28
に、貫通穴34が形成される。 The through hole 34 is formed.

【0035】貫通穴34の形成されたレジスト32をマスクとして、たとえば、RIE(反応性イオンエッチング)によりエッチングを行なう。 [0035] The resist 32 formed of the through hole 34 as a mask, is etched by RIE (reactive ion etching). エッチングは、パッシベーション膜28に所定深さの薄肉部30が形成されるように行なう。 Etching is performed so that the thin portion 30 having a predetermined depth is formed in the passivation film 28. この後、レジスト32をはく離することにより、図1Aのようになる。 Thereafter, by peeling off the resist 32, is shown in Figure 1A. なお、上述の実施形態においては、凹凸状膜として、平坦なパッシベーション膜28の上面に複数の独立した薄肉部30を設けた構造の膜を例に説明したが、本発明はこれに限定されるものではない。 In the embodiment described above, the uneven film has been described a film of multiple independent provided the thin portion 30 structure as an example on the upper surface of a flat passivation film 28, the present invention is not limited thereto not. たとえば、凹凸状膜を、平坦なパッシベーション膜の上面に複数の独立した厚肉部を設けた形状の膜とすることもできる。 For example, an uneven film may be a film shape having a plurality of independent thick portions on the upper surface of the flat passivation film.

【0036】図5Aに、このような構成の凹凸状膜を備えたICチップ40の断面構成の一部を示す。 [0036] Figure 5A, shows a part of a sectional configuration of the IC chip 40 having an uneven film having such a configuration. 前述の実施形態と同様に、素子形成層24の上に絶縁膜26が形成され、絶縁膜26の上にアルミ配線やパッド(図示せず)等が形成されている。 Similar to the previous embodiment, the insulating film 26 is formed on the element forming layer 24, the aluminum wirings and pads (not shown) or the like is formed on the insulating film 26. ICチップ40の表面には、 On the surface of the IC chip 40,
パッシベーション膜42(保護膜、凹凸状膜)が形成されている。 The passivation film 42 (protective film, uneven film) is formed.

【0037】前述のICチップ20(図1A参照)と異なり、このICチップ40においては、凹凸状膜を、平坦なパッシベーション膜42の上面に複数の独立した厚肉部44を設けた形状としている。 [0037] Unlike the previous IC chip 20 (see FIG. 1A), in the IC chip 40, an uneven film, and a plurality of independent shape having a thick portion 44 on the upper surface of the flat passivation film 42 . したがって、ICチップ20のパッシベーション膜28と比較した場合、表面積、薄肉部(すなわちパッシベーション膜28の薄肉部30およびパッシベーション膜42の薄肉部46)の膜厚、ならびに、厚肉部(すなわちパッシベーション膜28の厚肉部36およびパッシベーション膜42の厚肉部44)の膜厚がそれぞれ同じであっても、平均膜厚のより薄いパッシベーション膜42を得ることができる。 Accordingly, when compared with the passivation film 28 of the IC chip 20, the surface area, thickness of the thin portion (i.e. the thin portion 46 of the thin portion 30 and the passivation film 42 of the passivation film 28), as well as the thick portion (i.e. passivation film 28 it is the same thickness of the thick thickness portion 44 of the wall portion 36 and the passivation film 42) of each of which can obtain an average film thin passivation film 42 than the thickness.
このため、パッシベーション膜を介しての放熱効率を、 Therefore, the heat radiation efficiency through the passivation film,
さらに向上することができる。 It can be further improved.

【0038】厚肉部44の形状および配置パターンは、 The shape and arrangement pattern of the thick portion 44,
ICチップ20の場合と同様に、種々のものが考えられる。 As with the IC chip 20 can be considered a variety of things. たとえば、図1B、図2A〜図2Fにおいて、薄肉部30の部分を厚肉部44としたようなパターンが考えられる。 For example, FIG. 1B, in FIG 2A~ Figure 2F, is conceivable pattern as a part of the thin portion 30 and the thick portion 44. 図5Bは、本発明のさらに他の実施形態による半導体装置であるICチップ50の断面構成の一部を示した図面である。 Figure 5B is a further diagram showing a part of a sectional configuration of the IC chip 50 is a semiconductor device according to another embodiment of the present invention. ICチップ50においては、パッシベーション膜52の薄肉部56の膜厚tを、ICチップ5 In IC chip 50, the thickness t of the thin portion 56 of the passivation film 52, the IC chip 5
0に形成された回路要素を保護し得る最小膜厚としている。 It has a minimum thickness capable of protecting the circuit elements formed on 0. この膜厚はパッシベーション膜の膜質にも依存するが、酸化シリコン膜や窒化シリコン膜を用いる場合は、 This thickness depends on the film quality of the passivation film, when using a silicon oxide film or a silicon nitride film,
200〜500nmである。 It is 200~500nm.

【0039】したがって、表面積が同じであっても、平均膜厚のより薄いパッシベーション膜52を得ることができる。 [0039] Therefore, even if the surface area is the same, it is possible to obtain an average film thin passivation film 52 than the thickness. このため、パッシベーション膜52を介しての放熱効率を、いっそう向上することができる。 Therefore, the heat radiation efficiency through the passivation film 52 can be further improved. 図6A FIG. 6A
は、本発明のさらに他の実施形態による半導体装置であるICチップ60の断面構成の一部を示した図面である。 Is a further diagram showing a part of a sectional configuration of the IC chip 60 is a semiconductor device according to another embodiment of the present invention. このICチップ60においては、パッシベーション膜62の薄肉部64の隅部66を、滑らかな円弧状の断面としている。 In this IC chip 60, the corner portion 66 of the thin portion 64 of the passivation film 62, and a smooth arcuate cross-section.

【0040】したがって、薄肉部64の隅部66に生ずる応力集中を緩和することができる。 [0040] Thus, it is possible to mitigate the stress concentration occurring in the corner portion 66 of the thin portion 64. このため、パッシベーション膜62に変形が生じた場合であっても、パッシベーション膜62の薄肉部64から破損する可能性を低減することができる。 Therefore, even if deformation occurs in the passivation film 62, it is possible to reduce the possibility of breakage of a thin wall 64 of the passivation film 62. すなわち、ICチップ60に形成された配線やトランジスタ等の回路要素(図示せず) That is, the circuit elements of the wiring and a transistor or the like formed on the IC chip 60 (not shown)
を物理的に保護する機能を維持しつつ、パッシベーション膜62を介しての放熱効率を向上することができる。 The while maintaining physical function of protecting, it is possible to improve the heat radiation efficiency through the passivation film 62.

【0041】図6Aにおいては、パッシベーション膜6 [0041] In Figure 6A, a passivation film 6
2の薄肉部64の隅部66を、滑らかな円弧状の断面としたが、図7Aのように、パッシベーション膜62の厚肉部65の角部67を、滑らかな円弧状とすることもできる。 The corner 66 of the second thin portion 64 has a smooth arcuate cross-section, as shown in FIG. 7A, the corner portion 67 of the thick portion 65 of the passivation film 62 may be a smooth arcuate shape . このようにすれば、ICチップ60上面をエポキシ樹脂等の封止部材68など、パッケージ(図示せず) Thus, the IC chip 60 top like sealing member 68 such as epoxy resin, (not shown) Package
で覆った場合であっても、封止部材68の隅部69等に生ずる応力集中を緩和することができる。 Even when covered with, it is possible to alleviate the stress concentration generated in the corner portion 69 and the like of the sealing member 68. このため、封止部材68等に変形が生じた場合であっても、封止部材68の隅部69等から破損する可能性を低減することができる。 Therefore, even when the deformable sealing member 68 or the like occurs, it is possible to reduce the possibility of damage from the corner portion 69 and the like of the sealing member 68. この結果、ICチップ60自体の破損の可能性も低減することができる。 As a result, it is possible to reduce the possibility of the IC chip 60 itself damaged.

【0042】また、図7Bのように、パッシベーション膜62の薄肉部64の隅部66および厚肉部65の角部67を、ともに滑らかな円弧状とすることもできる。 Further, as shown in FIG. 7B, the corners 67 of the corner 66 and the thick portion 65 of the thin portion 64 of the passivation film 62 may be a both smooth arcuate shape. このようにすれば、ICチップ60の破損の可能性をさらに低減することができる。 In this way, it is possible to further reduce the possibility of damage to the IC chip 60. なお、上述の各場合における隅部66や角部67の断面形状は、円弧状に限定されるものではない。 The cross-sectional shape of the corners 66 and the corners 67 in each case described above is not limited to the arc shape. 要は、隅部66や角部67に起因する応力集中を緩和することができる形状であればよい。 In short, it may be any shape capable of relaxing stress concentration caused by a corner portion 66 and the corner portion 67.

【0043】図6Bは、本発明のさらに他の実施形態による半導体装置であるICチップ70の断面構成の一部を示した図面である。 [0043] Figure 6B is a further diagram showing a part of a sectional configuration of the IC chip 70 is a semiconductor device according to another embodiment of the present invention. 上述の各実施形態においては、パッシベーション膜全体を凹凸状膜としたが、ICチップ70においては、凹凸状膜を、発熱量の大きい回路要素76の近傍にのみ設けるようにしている。 In the embodiments described above, although the uneven film across the passivation film, the IC chip 70, an uneven film to be provided only in the vicinity of the heating value of greater circuit element 76. すなわち、パッシベーション膜72の薄肉部74は、当該回路要素7 That is, the thin portions 74 of the passivation film 72, the circuit element 7
6の近傍にのみ形成されている。 It is formed only in the vicinity of 6.

【0044】したがって、より効率的に、回路要素76 [0044] Thus, more efficient, the circuit element 76
の熱を放出することができる。 You can release the heat. すなわち、凹凸状膜を設ける部分を最小限度に抑えつつ、パッシベーション膜7 That is, while suppressing the portion providing an uneven film to a minimum, the passivation film 7
2を介しての放熱効率を向上することができる。 It is possible to improve the heat radiation efficiency through the 2. したがって、必要以上に凹凸状膜を設けたくない場合等に有効である。 Therefore, it is effective to like if you do not want provided an uneven film than necessary. 図8は、本発明のさらに他の実施形態による半導体装置であるICチップ80の断面斜視図である。 Figure 8 is a cross-sectional perspective view of an IC chip 80 is a semiconductor device according to another embodiment of the present invention. 素子形成層24の上に絶縁膜26が形成され、絶縁膜26 Insulating film 26 is formed on the element forming layer 24, the insulating film 26
の上にアルミ配線82、84(導電体部)が形成されている。 Aluminum wirings 82 and 84 (conductor portion) is formed on the. これらを覆うように、パッシベーション膜86 As to cover them, a passivation film 86
(保護膜)が形成されている。 (Protective film) is formed.

【0045】パッシベーション膜86のうち、アルミ配線82、84間にある部分は、帯状の薄肉部88および厚肉部89を交互に配置した凹凸状膜により構成されている。 [0045] Among the passivation film 86, the portion located between the aluminum wiring 82 and 84 is constituted by uneven film disposed a strip of thin portions 88 and the thick portion 89 alternately. アルミ配線82、84間にあるパッシベーション膜86の直下部分には、他のアルミ配線等の回路要素が存在しない。 The immediately below the passivation film 86 in between aluminum wirings 82 and 84, there are no circuit elements such as another aluminum wiring. したがって、この部分においては、パッシベーション膜86の膜厚を小さくしてもさしつかえがない。 Thus, in this part, there is no harm in reducing the thickness of the passivation film 86. このため、薄い薄肉部88を有する凹凸状膜を形成することが可能となる。 Therefore, it is possible to form an uneven film having a thin walled portion 88. すなわち、平均膜厚が薄くて放熱効率の高い凹凸状膜を形成することが可能となる。 That is, it is possible to form a highly uneven film having heat radiation efficiency thin average thickness.

【0046】また、アルミ配線82、84間に所定の電位差があるような場合には、薄肉部88におけるパッシベーション膜86の膜厚が薄いので、結果として、アルミ配線82、84間のリーク電流の経路にあたるパッシベーション膜86の電気抵抗が大きくなる。 [0046] Also, in the case that there is a predetermined potential difference between the aluminum wirings 82 and 84, the film thickness of the passivation film 86 in the thin portion 88 is thin, as a result, the leakage current between the aluminum wirings 82 and 84 electrical resistance of the passivation film 86 increases corresponding to the path. このため、 For this reason,
アルミ配線82、84間の絶縁性を高めることができる。 It is possible to enhance the insulation between the aluminum wirings 82 and 84.

【0047】なお、パワートランジスタ等のパワー素子を有するICチップ等では、パッシベーション膜86中にたまる電荷を逃すことを目的として、シリコンリッチにして微導電性を持たせた酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜(SiON)などのパッシベーション膜を使用することがあるが、このために、アルミ配線82、84間の絶縁性が低くなりがちである。 [0047] In the IC chip or the like having a power element such as a power transistor, for the purpose of missing charge accumulated in the passivation film 86, a silicon oxide film in the silicon-rich to have a minimally conductive, silicon nitride film , it is possible to use a passivation film such as a silicon oxynitride film (SiON), for this purpose, insulation between the aluminum wires 82 and 84 tends to be lowered. そこで、このような場合、図8に示すような構成のパッシベーション膜86を用いれば、アルミ配線82、84間の絶縁性を高めることができるので、特に好都合である。 Therefore, in such a case, the use of the passivation film 86 having a structure as shown in FIG. 8, it is possible to enhance the insulation between the aluminum wirings 82 and 84, is particularly advantageous.

【0048】図9は、本発明のさらに他の実施形態による半導体装置であるICチップ90の断面斜視図である。 [0048] Figure 9 is a cross-sectional perspective view of an IC chip 90 is a semiconductor device according to another embodiment of the present invention. 素子形成層24の上に絶縁膜26が形成され、絶縁膜26の上に、ワイヤボンディングや検査等のためのパッド92、94(露出導電体部)が形成されている。 It is formed an insulating film 26 on the element forming layer 24, on the insulating film 26, the pad 92 (the exposed conductor portion) for wire bonding and inspection are formed. I
Cチップ90の上面はパッシベーション膜96により覆われているが、その一部に開口102、104が形成され、開口102、104から、パッド92、94の表面92a、94aが露出している。 Although the upper surface of the C chip 90 is covered with a passivation film 96, an opening 102, 104 is formed in a part from the opening 102, the surface 92a of the pad 92, 94, 94a are exposed. パッド92、94間には、所定の電位差があるものとする。 Between the pads 92 and 94, it is assumed that there is a predetermined potential difference.

【0049】パッシベーション膜96のうち、パッド9 [0049] Among the passivation film 96, the pad 9
2、94間にある部分は、帯状の薄肉部98および厚肉部100を交互に配置した凹凸状膜により構成されている。 Portion of between 2,94 is constituted by uneven film disposed a strip of thin portions 98 and the thick portion 100 alternately. このため、パッド92の表面92aとパッド94の表面94aとの間に発生するリーク電流の経路のうち、 Therefore, of the path of the leakage current generated between the surface 94a of the surface 92a and the pad 94 of the pad 92,
最もリーク電流の流れやすいパッシベーション膜96の表面に沿った導電経路が、長くなっている。 Most conductive path along the surface of the leak current easily flows passivation film 96 is longer. このように構成することで、パッド92の表面92aとパッド94 With this configuration, the surface 92a of the pad 92 and the pad 94
の表面94aとの間の絶縁性を高めることができる。 It is possible to enhance the insulation between the surface 94a of.

【0050】なお、上述の各実施形態において、平坦なパッシベーション膜の上面に複数の独立した薄肉部を設けた形状の凹凸状膜を例に説明した実施形態については、平坦なパッシベーション膜の上面に複数の独立した厚肉部を設けた形状の凹凸状膜にも適用することができる。 [0050] In each embodiment described above, for the embodiment described an uneven film of a plurality of independent shape having a thin portion and the upper surface of the flat passivation film as an example, the upper surface of the flat passivation film to uneven film of a plurality of independent thick portion shape having a can be applied. 逆に、平坦なパッシベーション膜の上面に複数の独立した厚肉部を設けた形状の凹凸状膜を例に説明した実施形態については、平坦なパッシベーション膜の上面に複数の独立した薄肉部を設けた形状の凹凸状膜にも適用することができる。 Conversely, for the embodiment described an uneven film shape having a plurality of independent thick portions on the upper surface of the flat passivation film as an example, provided with a thin portion in which a plurality of independent on the upper surface of the flat passivation film was also uneven film shape can be applied.

【0051】前記パッシベーション膜は、放熱性の面からも、小型化の面からも、薄い方が望ましいが、十分に保護効果を有する程度に薄くすることが重要である。 [0051] The passivation film, in terms of heat radiation, in terms of miniaturization, but thinner is preferable, it is important to thin enough to have a sufficient protective effect. 通常1〜1.5ミクロンの膜厚のパッシベーション膜が用いられるが、肉薄部は200〜500nm程度とするのが望ましい。 The thickness of the passivation film typically 1-1.5 microns is used, the thin portion is desirably set to about 200 to 500 nm. また、上述の各実施形態においては、回路要素の形成された半導体基板の最上層表面に形成された1 Further, in the above embodiments, formed on the uppermost layer surface of the semiconductor substrate which is formed of a circuit element 1
層構造のパッシベーション膜を例に説明したが、パッシベーション膜はこれに限定されるものではなく、回路要素の形成された半導体基板の表面に設けられ、半導体基板を保護するための保護膜であればよい。 Having described the passivation film layer structure as an example, the passivation film is not limited thereto, provided on the surface of the semiconductor substrate which is formed of a circuit element, if the protective film for protecting the semiconductor substrate good. そしてこのパッシベーション膜は1層構造に限定されることなく、酸化シリコン膜と窒化シリコン膜との2層構造あるいは、3 And this passivation film is not limited to single-layer structure, a two-layer structure of a silicon oxide film and a silicon nitride film or, 3
層以上の多層構造であってもよい。 It may be a more multilayer structure layer.

【0052】また、この肉薄部の膜厚については、最小限の範囲を超えて薄くなると、パッシベーション効果を失ってしまうという問題がある。 [0052] Also, the film thickness of the thin portion, the thinner beyond the minimum range, there is a problem that lost passivation effect. このため、エッチングによって肉薄部を形成する場合は、エッチング量を高精度にコントロールする必要がある。 Therefore, when forming the thin portions by etching, it is necessary to control the etching amount with high accuracy. このエッチング量のコントロールのためには、上層の膜が下層の膜に対してエッチング選択性を持つ2層構造の膜を選択するのが望ましい。 For this etching amount of control, it is desirable to select a membrane having a two-layer structure layer of the film has an etch selectivity to the underlying film. 係る構成をとることにより、肉薄部は、下層の膜のみで構成され、肉厚部は2層膜で構成されるため、 By taking the configuration according Accordingly, the thin portion is, for consists of only the lower layer, the thick portion is constituted by a two-layered film,
放熱性が高く、信頼性の高いパッシベーション膜を得ることが可能となる。 Heat radiation is high, it is possible to obtain a highly reliable passivation film. たとえば図10に他の半導体チップ100の一例を示すように、下層の膜を窒化シリコン膜102Aとし、上層の膜を酸化シリコン膜102Bとすることにより、酸化シリコン膜のエッチングに際し、窒化シリコン膜がエッチングストッパとなり、高精度に肉厚の制御された肉薄部104と肉厚部108とからなるパッシベーション膜102を得ることが可能となる。 For example, as an example of another semiconductor chip 100 in FIG. 10, the underlying film is a silicon nitride film 102A, by the upper layer of the film and a silicon oxide film 102B, upon etching the silicon oxide film, a silicon nitride film serves as an etching stopper, it is possible to obtain a passivation film 102 made of a thin portion 104 of controlled thickness with high precision thick portion 108.. ここで106は半導体基板101内に形成されたパワー素子であり、基板表面を覆う層間絶縁膜105を介してパッシベーション膜が形成されているものとする。 Where 106 is the power element formed in the semiconductor substrate 101, it is assumed that the passivation film via an interlayer insulating film 105 covering the substrate surface is formed. なお、 It should be noted that,
図示しないが、アルミ配線が層間絶縁膜105とパッシベーション膜102との間に形成されている。 Although not shown, an aluminum wiring is formed between the interlayer insulating film 105 and the passivation film 102.

【0053】また、このパッシベーション膜を、第1の酸化シリコン膜と、窒化シリコン膜と、第2の酸化シリコン膜とが順次積層された3層構造膜で構成し、肉薄部を第1の酸化シリコン膜と窒化シリコン膜とからなる2層構造の膜で構成し、肉厚部を酸化シリコン膜と、窒化シリコン膜と、第2の酸化シリコン膜とからなる3層構造の膜で構成するようにするのが望ましい。 [0053] Further, the passivation film, the first silicon oxide film, a silicon nitride film, a second silicon oxide film is composed of a three-layer structure film which are sequentially stacked, a first oxidizing the thin portion constructed with a film of two-layer structure consisting of a silicon film and a silicon nitride film, and a thick portion silicon oxide film, a silicon nitride film, so as to constitute the second layer of the three-layer structure consisting of a silicon oxide film it is desirable to. 係る構成によれば、肉薄部も酸化シリコン膜と窒化シリコン膜の2層構造であり、十分なパッシベーション効果を奏功する一方で、酸化シリコン膜と窒化シリコン膜とのエッチング選択性によってオーバーエッチングによる膜厚の低下を防ぎ、高精度の膜厚制御を達成することができる。 With such a configuration, even a two-layer structure of a silicon oxide film and a silicon nitride film thin portion, While successful sufficient passivation effect, film due to over-etching by an etching selectivity of the silicon oxide film and a silicon nitride film preventing a reduction in thickness can be achieved thickness control with high precision.

【0054】また、パッシベーション膜としては窒化シリコン膜、酸化シリコン膜およびこれらの積層膜、PS [0054] Further, the silicon nitride film as a passivation film, a silicon oxide film and a laminated film thereof, PS
G膜、BPSG膜、ガラスなどの無機膜、ポリイミド、 G film, BPSG film, an inorganic film such as a glass, polyimide,
シリコンワニス、シリコンゴムなどの有機膜、あるいは無機膜と有機膜との積層構造の適用も可能である。 Silicon varnishes, organic film such as a silicon rubber or the application of the laminated structure of the inorganic film and the organic film, are possible. パッシベーション膜の成膜方法としても、スパッタリング法やCVD法の他、プラズマCVD法、スピンコート法など適宜選択可能である。 Also as a deposition method of the passivation film, other sputtering method or a CVD method, a plasma CVD method, it can be appropriately selected, such as spin coating.

【0055】さらにまた、回路要素形成領域の表面は凹凸を有することなく平坦であり、パッシベーション膜の膜厚が大きい肉厚部と、小さい肉薄部とからなるような構造も有効である。 [0055] Furthermore, the surface of the circuit element forming region is flat without having unevenness, and the film thickness is larger the thickness of the passivation film, the structure such that the smaller thin section is also effective. 加えて、本発明の構造は、パッシベーション膜の上層を封止樹脂などで被覆する樹脂封止型半導体装置あるいは、そのまま実装基板上に搭載するいわゆるベアチップのいずれにも適用可能であることは言うまでもない。 In addition, the structure of the present invention, a resin sealed semiconductor device to cover the upper layer of the passivation film such as a sealing resin or, it is needless to say applicable to any so-called bare chip to be mounted directly to mounting substrate .

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】図1Aは、本発明の一実施形態による半導体装置であるICチップ20の断面構成の一部を示す図面である。 [1] Figure 1A is a diagram showing a part of a sectional configuration of the IC chip 20 is a semiconductor device according to an embodiment of the present invention. 図1Bは、ICチップ20の平面構成の一部を示す図面である。 Figure 1B is a diagram showing a part of a planar configuration of the IC chip 20.

【図2】図2Aないし図2Fは、薄肉部30の形状および配置パターンの他の例(平面図)を示す図面である。 Figures 2A through 2F are views showing another example of the shape and arrangement pattern of the thin portion 30 (plan view).

【図3】図3Aは、円形の薄肉部30を最密配置した状態を示す図面である。 3A is a diagram showing a state in which close-packed arrangement of circular thin-walled portion 30. 図3Bは、円形の薄肉部30を格子状に配置した状態を示す図面である。 Figure 3B is a view showing a state in which a circular thin portions 30 are arranged in a grid pattern.

【図4】パッシベーション膜28の形成方法の一例を説明するための断面斜視図である。 4 is a cross-sectional perspective view for explaining an example of a method of forming the passivation film 28.

【図5】図5Aは、本発明の他の実施形態によるICチップ40の断面構成の一部を示した図面である。 5A is a diagram showing a part of a sectional configuration of the IC chip 40 according to another embodiment of the present invention. 図5B Figure 5B
は、本発明のさらに他の実施形態によるICチップ50 Is, IC chip 50 according to another embodiment of the present invention
の断面構成の一部を示した図面である。 It is a drawing showing a part of the cross-sectional configuration.

【図6】図6Aは、本発明のさらに他の実施形態によるICチップ60の断面構成の一部を示した図面である。 6A is a further diagram showing a part of a sectional configuration of the IC chip 60 according to another embodiment of the present invention.
図6Bは、本発明のさらに他の実施形態によるICチップ70の断面構成の一部を示した図面である。 6B is a view further showing a portion of the cross-sectional configuration of the IC chip 70 according to another embodiment of the present invention.

【図7】図7Aは、ICチップ60におけるパッシベーション膜62の断面形状の他の例を示す図面である。 FIG. 7A is a view showing another example of the cross-sectional shape of the passivation film 62 in the IC chip 60. 図7Bは、ICチップ60におけるパッシベーション膜6 Figure 7B, a passivation film in the IC chip 60 6
2の断面形状のさらに他の例を示す図面である。 Yet another example of a second cross-sectional shape is a drawing showing a.

【図8】本発明のさらに他の実施形態によるICチップ80の断面斜視図である。 It is a sectional perspective view of an IC chip 80 according to another embodiment of the invention; FIG.

【図9】本発明のさらに他の実施形態によるICチップ90の断面斜視図である。 It is a sectional perspective view of an IC chip 90 according to another embodiment of the present invention; FIG.

【図10】本発明のさらに他の実施形態によるICチップ100の断面斜視図である。 It is a sectional perspective view of an IC chip 100 according to yet another embodiment of the present invention; FIG.

【図11】従来のICチップの断面構成の一部を示す図面である。 11 is a diagram showing a part of a sectional configuration of a conventional IC chip.

【符号の説明】 DESCRIPTION OF SYMBOLS

22・・・・・・回路要素 24・・・・・・素子形成層 26・・・・・・絶縁膜 28・・・・・・パッシベーション膜(保護膜) 22 ...... circuitry 24 ...... element forming layer 26 ...... insulating film 28 ...... passivation film (protective film)

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−18062(JP,A) 特開 平7−115175(JP,A) 特開 平7−66201(JP,A) 特開 平6−188245(JP,A) 特開 平3−145161(JP,A) 特開 平10−144801(JP,A) 特開 平8−330568(JP,A) 特開 平8−97265(JP,A) 特開 平9−36191(JP,A) 特開 平9−199563(JP,A) 特開 平1−257355(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 21/316 H01L 21/768 ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent Sho 62-18062 (JP, a) JP flat 7-115175 (JP, a) JP flat 7-66201 (JP, a) JP flat 6- 188245 (JP, A) Patent Rights 3-145161 (JP, A) Patent Rights 10-144801 (JP, A) Patent Rights 8-330568 (JP, A) Patent Rights 8-97265 (JP, A) Patent flat 9-36191 (JP, a) JP flat 9-199563 (JP, a) JP flat 1-257355 (JP, a) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 21/316 H01L 21/768

Claims (17)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 回路要素の形成された半導体基板と、 前記半導体基板表面に形成されたパッシベーション膜とを有し、 前記パッシベーション膜は、前記回路要素形成領域内に、当該パッシベーション膜の下面の形状に依存することなく上面に複数の凹凸部を有する凹凸状膜であり、 前記凹凸部は、最近接位置にある前記凹部または凸部の Includes a semiconductor substrate formed of claim 1] circuitry, and said passivation film formed on the semiconductor substrate surface, the passivation film, the circuit element formation region, the lower surface of the passivation film shape in an uneven film having a plurality of uneven portions on the upper surface without depending, the uneven portion, the concave or convex portion is in the closest position
    中心が正三角形をなし、実質的に最密配置となるよう Center without an equilateral triangle, so as to be substantially close packed arrangement
    に、規則的に配置されていることを特徴とする半導体装置。 A semiconductor device which is characterized that you have been regularly arranged.
  2. 【請求項2】前記パッシベーション膜は、上表面を平坦な状態に維持しつつ膜厚の大きい肉厚部と膜厚の小さい肉薄部とを複数個有する、凹凸状膜であることを特徴とする請求項1記載の半導体装置。 Wherein said passivation film is plurality chromatic and large thickness portion of the film thickness and the film thickness small thin portions while maintaining the upper surface of the flat state, characterized in that uneven film the semiconductor device of claim 1, wherein.
  3. 【請求項3】前記パッシベーション膜の下地層が平坦化された絶縁層であることを特徴とする請求項1記載の半導体装置。 3. A semiconductor device according to claim 1, wherein the underlying layer of the passivation film is planarized insulating layer.
  4. 【請求項4】前記下地層はCMP法により平坦化された絶縁膜であることを特徴とする請求項3記載の半導体装置。 Wherein said base layer is a semiconductor device according to claim 3, characterized in that the insulating film is flattened by CMP.
  5. 【請求項5】前記下地層はCMP法により平坦化された絶縁膜と、前記絶縁膜上の一部に形成された配線パターンであることを特徴とする請求項3記載の半導体装置。 Wherein said base layer semiconductor device according to claim 3, characterized in that an insulating film is flattened by a CMP method, the a wiring pattern formed on a part of the insulating film.
  6. 【請求項6】前記凹凸部を、実質的に平坦なパッシベーション膜の上面に複数の独立した厚肉部を設けた形状としたことを特徴とする請求項1記載の半導体装置。 Wherein the concavo-convex portion, the semiconductor device according to claim 1, characterized in that a plurality of independent thick portion provided shape on the upper surface of the substantially planar passivation film.
  7. 【請求項7】前記凹凸部の薄肉部の隅を残すかあるいは厚肉部の角を削除し、滑らかな断面形状としたことを特徴とする請求項1記載の半導体装置。 7. Remove the corners of or thick portion leaving a corner of the thin portion of the uneven portion, the semiconductor device according to claim 1, characterized in that a smooth cross-sectional shape.
  8. 【請求項8】前記凹凸部は、発熱量の大きい回路要素の直上面の少なくとも一部を含む周辺近傍に形成されていることを特徴とする請求項1記載の半導体装置。 Wherein said concave-convex portion, the semiconductor device according to claim 1, characterized in that it is formed about the periphery comprising at least a portion of the straight upper surface of the large circuit elements calorific value.
  9. 【請求項9】前記パッシベーション膜の下地層は、前記回路要素を覆うように形成された絶縁膜と、前記絶縁膜上の一部に形成された導電体パターンであり、前記凹凸部は、前記導電体パターン間に設けられたことを特徴とする請求項1記載の半導体装置。 9. underlayer of the passivation film, an insulating film formed to cover said circuit element is a conductor pattern formed on a part of the insulating film, the uneven portion, the the semiconductor device according to claim 1, characterized in that provided between the conductor patterns.
  10. 【請求項10】前記導電体パターン間に電位差があることを特徴とする請求項9記載の半導体装置。 10. A semiconductor device according to claim 9, characterized in that there is a potential difference between the conductor patterns.
  11. 【請求項11】前記パッシベーション膜から露呈する導電体層を含み、前記凹凸部が、電位差のある前記導電体パターン間に設けられたことを特徴とする請求項10記載の半導体装置。 11. includes a conductive layer which is exposed from the passivation film, the uneven portion, the semiconductor device according to claim 10, characterized in that provided between the conductor pattern of the potential difference.
  12. 【請求項12】前記パッシベーション膜の下地層は絶縁膜と、前記絶縁膜上の一部に形成された少なくとも2本の配線パターンであり、前記配線パターン間にこれらと平行して配置された少なくとも1本の溝状の凹部を有することを特徴とする請求項1記載の半導体装置。 12. underlayer of the passivation film and the insulating film, wherein at least two wiring patterns formed on a part of the insulating film, at least arranged in parallel with these between the wiring pattern the semiconductor device according to claim 1, characterized in that it has a single groove-like recess.
  13. 【請求項13】前記パッシベーション膜から露呈する少なくとも2つの電極パッドを有し、前記電極パッド間の前記パッシベーション膜表面が凹凸を有することを特徴とする請求項1記載の半導体装置。 Wherein said at least two electrode pads exposed from the passivation film, a semiconductor device according to claim 1, wherein the passivation layer surface between the electrode pad and having an uneven.
  14. 【請求項14】前記パッシベーション膜はSiリッチの酸化シリコン膜、窒化シリコン膜のいずれかを含むことを特徴とする請求項12記載の半導体装置。 14. The passivation layer is Si-rich silicon oxide film, a semiconductor device according to claim 12, characterized in that it comprises either a silicon nitride film.
  15. 【請求項15】前記パッシベーション膜は第1の絶縁層と、第2の絶縁層とが順次積層された2層構造をなし、 15. The passivation film without a first insulating layer, a two-layer structure in which a second insulation layer are sequentially laminated,
    第2の絶縁層は第1の絶縁層に対してエッチング選択性を有する膜であり、 前記凹部は前記第2の絶縁層が選択的に除去せしめられ、前記第1の絶縁層のみが残留するように構成されていることを特徴とする請求項1記載の半導体装置。 The second insulating layer is a layer having an etch selectivity with respect to the first insulating layer, the concave portion and the second insulating layer is made to selectively remove only the first insulating layer remains the semiconductor device according to claim 1, characterized in that it is configured to.
  16. 【請求項16】前記パッシベーション膜は、第1の酸化シリコン膜と、窒化シリコン膜と、第2の酸化シリコン膜とが順次積層された3層構造膜であり、 第1の酸化シリコン膜と窒化シリコン膜とからなる2層構造の凹部と、 第1の酸化シリコン膜と、窒化シリコン膜と、第2の酸化シリコン膜とからなる3層構造の凸部とから構成されされていることを特徴とする請求項1記載の半導体装置。 16. The passivation layer includes a first silicon oxide film, a silicon nitride film, a three-layer structure film and a second silicon oxide film are sequentially laminated, a first silicon oxide film and a nitride wherein the recess of the two-layer structure consisting of a silicon film, a first silicon oxide film, a silicon nitride film, that is formed of a convex portion of the three-layer structure comprising a second silicon oxide film the semiconductor device according to claim 1,.
  17. 【請求項17】回路要素の形成された半導体基板と、 前記半導体基板表面に形成され、前記回路要素形成領域内に、膜厚の大きい肉厚部と、膜厚の小さい肉薄部とからなるパッシベーション膜とを有し、 前記パッシベーション膜は、最近接位置にある前記肉厚 A semiconductor substrate formed of 17. The circuit elements are formed on the semiconductor substrate surface, the circuit element formation region, consisting of a large thickness portion having a thickness, a small thin portion having a thickness passivation and a film, the passivation film, the thickness at the closest position
    部または肉薄部の中心が正三角形をなし、実質的に最密 Central parts or thin parts without an equilateral triangle, substantially close packed
    配置となるように、規則的に配置されていることを特徴 As will be arranged, characterized by being regularly arranged
    する半導体装置。 The semiconductor device according to.
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