JP3235281B2 - 半導体装置および電子機器 - Google Patents
半導体装置および電子機器Info
- Publication number
- JP3235281B2 JP3235281B2 JP17403593A JP17403593A JP3235281B2 JP 3235281 B2 JP3235281 B2 JP 3235281B2 JP 17403593 A JP17403593 A JP 17403593A JP 17403593 A JP17403593 A JP 17403593A JP 3235281 B2 JP3235281 B2 JP 3235281B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- voltage
- circuit
- cpu
- level shifter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Electric Clocks (AREA)
- Microcomputers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータ
と、マイクロコンピュータを使用した計時機能を含む電
子機器に関する。
と、マイクロコンピュータを使用した計時機能を含む電
子機器に関する。
【０００２】
【従来の技術】従来の計時機能を有するマイクロコンピ
ュータは、計時の基準クロックを発生する水晶発振回路
とタイマ等の計時回路とＣＰＵが同一の動作電圧にて動
作していた。
ュータは、計時の基準クロックを発生する水晶発振回路
とタイマ等の計時回路とＣＰＵが同一の動作電圧にて動
作していた。
【０００３】たとえば、ウオッチ等のように低消費電力
が要求されるものの比較的低速で処理可能なものは前記
の水晶発振回路とタイマ等の計時回路とＣＰＵの動作電
圧を極力低く抑えることにより低消費電力化を図ってき
た。
が要求されるものの比較的低速で処理可能なものは前記
の水晶発振回路とタイマ等の計時回路とＣＰＵの動作電
圧を極力低く抑えることにより低消費電力化を図ってき
た。
【０００４】また、電子手帳等のように大量のデータの
検索や並び換え等高速処理を要求される応用に使用され
るマイクロコンピュータでは動作電圧を高くしてＣＰＵ
の処理速度を上げていた。この場合、計時機能を実現す
るためにはマイクロコンピュータの外部にリアルタイム
クロックと呼ばれる計時のための専用ＩＣを接続した
り、電流容量の大きな電池を複数個用いたりする必要が
あった。
検索や並び換え等高速処理を要求される応用に使用され
るマイクロコンピュータでは動作電圧を高くしてＣＰＵ
の処理速度を上げていた。この場合、計時機能を実現す
るためにはマイクロコンピュータの外部にリアルタイム
クロックと呼ばれる計時のための専用ＩＣを接続した
り、電流容量の大きな電池を複数個用いたりする必要が
あった。
【０００５】
【発明が解決しようとする課題】しかし、従来技術では
次のような課題を有していた。
次のような課題を有していた。
【０００６】すなわち、ＣＰＵ外部にリアルタイムクロ
ックを接続する場合は、部品点数が増大することとな
り、製品がコストアップしたり、基板サイズが大きくな
り製品の小型化を妨げる要因となったりした。
ックを接続する場合は、部品点数が増大することとな
り、製品がコストアップしたり、基板サイズが大きくな
り製品の小型化を妨げる要因となったりした。
【０００７】また、電流容量の大きな電池を複数個使用
しても、製品がコストアップしたり、製品の小型化を妨
げる要因となったりした。
しても、製品がコストアップしたり、製品の小型化を妨
げる要因となったりした。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置は、水晶発振回路と、クロック
信号に基づき計時信号を発生する計時回路と、ＣＰＵ
と、前記ＣＰＵを動作させる電圧を選択的に切り替える
切り替え手段とを有する半導体装置において、前記水晶
発振回路から出力された発振クロックを高電圧レベルの
信号振幅に変換するレベルシフタを有し、前記ＣＰＵが
第１の電圧で動作している場合は、前記クロック信号と
して前記発振回路からの発振クロックを選択し、前記Ｃ
ＰＵが前記第１の電圧より高電圧な第２の電圧で動作し
ている場合は、前記クロック信号として前記レベルシフ
タによって変換されたクロックを選択する選択手段を有
することを特徴とする。さらには、ＣＰＵが前記第１の
電圧で駆動しているときは、前記水晶発振回路からの前
記レベルシフタへの発振クロックの入力を禁止する手段
を有することを特徴とする。
に、本発明の半導体装置は、水晶発振回路と、クロック
信号に基づき計時信号を発生する計時回路と、ＣＰＵ
と、前記ＣＰＵを動作させる電圧を選択的に切り替える
切り替え手段とを有する半導体装置において、前記水晶
発振回路から出力された発振クロックを高電圧レベルの
信号振幅に変換するレベルシフタを有し、前記ＣＰＵが
第１の電圧で動作している場合は、前記クロック信号と
して前記発振回路からの発振クロックを選択し、前記Ｃ
ＰＵが前記第１の電圧より高電圧な第２の電圧で動作し
ている場合は、前記クロック信号として前記レベルシフ
タによって変換されたクロックを選択する選択手段を有
することを特徴とする。さらには、ＣＰＵが前記第１の
電圧で駆動しているときは、前記水晶発振回路からの前
記レベルシフタへの発振クロックの入力を禁止する手段
を有することを特徴とする。
【０００９】また、本発明の電子機器は、前記計時回路
より出力される計時信号により計時情報を表示する手段
とを有することを特徴とする。
より出力される計時信号により計時情報を表示する手段
とを有することを特徴とする。
【００１０】
【実施例】以下、本発明について実施例に基づいて詳細
に説明する。
に説明する。
【００１１】図１は、本発明の半導体装置に内蔵される
水晶発振回路を中心とした計時基準クロック発生回路の
一例を示す図である。
水晶発振回路を中心とした計時基準クロック発生回路の
一例を示す図である。
【００１２】１の発振インバータ、１５の帰還抵抗、１
６の出力抵抗および１４の外付け水晶振動子によって構
成される水晶発振回路は半導体装置に印可される正電源
ＶＤＤを正電源とし、半導体装置内部で発生する負電源
ＶＳ１を負電源として動作している。
６の出力抵抗および１４の外付け水晶振動子によって構
成される水晶発振回路は半導体装置に印可される正電源
ＶＤＤを正電源とし、半導体装置内部で発生する負電源
ＶＳ１を負電源として動作している。
【００１３】ＶＳ１は１０の低基準電圧発生回路より出
力される低基準電圧を入力とするオペアンプよりボルテ
ージホロアの負帰還増幅によって出力されている。この
低基準電圧発生回路とオペアンプは半導体装置に印可さ
れる電源ＶＤＤ、ＶＳＳを動作電源としており、ＶＳ１
はＶＳＳより高い電圧となる。したがって、発振回路の
動作電圧（ＶＤＤ−ＶＳ１）は（ＶＤＤ−ＶＳＳ）より
小さくなり、（ＶＤＤ−ＶＳＳ）を動作電源として発振
回路を動作させるより、発振回路部の消費電流を低くす
ることが可能となる。
力される低基準電圧を入力とするオペアンプよりボルテ
ージホロアの負帰還増幅によって出力されている。この
低基準電圧発生回路とオペアンプは半導体装置に印可さ
れる電源ＶＤＤ、ＶＳＳを動作電源としており、ＶＳ１
はＶＳＳより高い電圧となる。したがって、発振回路の
動作電圧（ＶＤＤ−ＶＳ１）は（ＶＤＤ−ＶＳＳ）より
小さくなり、（ＶＤＤ−ＶＳＳ）を動作電源として発振
回路を動作させるより、発振回路部の消費電流を低くす
ることが可能となる。
【００１４】図２は、本発明の半導体装置のＣＰＵ１７
とその周辺回路の構成図である。ＣＰＵの動作速度が遅
いとき、またはＣＰＵがスタンバイ状態のときはＣＰＵ
の動作電圧を低くて構わないが、高速処理が必要なとき
は動作電圧を高くする必要がある。図１の９のオペアン
プは定電圧として高電圧と低電圧のうち一方を選択的に
出力する定電圧発生回路である。９のオペアンプより出
力される定電圧はＶＳ２であり、ＶＳ２負電源として図
１の４のクロック選択回路と図２のＣＰＵおよび周辺回
路は動作している。
とその周辺回路の構成図である。ＣＰＵの動作速度が遅
いとき、またはＣＰＵがスタンバイ状態のときはＣＰＵ
の動作電圧を低くて構わないが、高速処理が必要なとき
は動作電圧を高くする必要がある。図１の９のオペアン
プは定電圧として高電圧と低電圧のうち一方を選択的に
出力する定電圧発生回路である。９のオペアンプより出
力される定電圧はＶＳ２であり、ＶＳ２負電源として図
１の４のクロック選択回路と図２のＣＰＵおよび周辺回
路は動作している。
【００１５】ＣＰＵが高速処理が必要なときはメモリマ
ップドＩ／Ｏにてアドレス割付された電圧切替制御レジ
スタ２６に”１”を書き込むことにより６の電圧切替制
御信号が”１”となり図１のアナログスイッチの１２と
１３のうち１３がオンとなり１１の高基準電圧発生回路
から出力される高基準電圧がオペアンプ９に入力され
（ＶＤＤ−ＶＳ２）は高電圧となる。もちろんＣＰＵの
低速動作時またはスタンバイ時は電圧切替制御信号は”
０”とすることにより（ＶＤＤ−ＶＳ２）は（ＶＤＤ−
ＶＳ１）と同じ低電圧となりＣＰＵおよび周辺回路の消
費電流を小さく抑えてことができる。図１のレベルシフ
タ７は、ＶＤＤ−ＶＳ２を振幅とする電圧切替制御信号
をＶＤＤ−ＶＳＳの振幅に変換するためのレベルシフタ
である。
ップドＩ／Ｏにてアドレス割付された電圧切替制御レジ
スタ２６に”１”を書き込むことにより６の電圧切替制
御信号が”１”となり図１のアナログスイッチの１２と
１３のうち１３がオンとなり１１の高基準電圧発生回路
から出力される高基準電圧がオペアンプ９に入力され
（ＶＤＤ−ＶＳ２）は高電圧となる。もちろんＣＰＵの
低速動作時またはスタンバイ時は電圧切替制御信号は”
０”とすることにより（ＶＤＤ−ＶＳ２）は（ＶＤＤ−
ＶＳ１）と同じ低電圧となりＣＰＵおよび周辺回路の消
費電流を小さく抑えてことができる。図１のレベルシフ
タ７は、ＶＤＤ−ＶＳ２を振幅とする電圧切替制御信号
をＶＤＤ−ＶＳＳの振幅に変換するためのレベルシフタ
である。
【００１６】なお、図２の２０はデータバス、２１はア
ドレスバス、２２は読み出し制御信号、２３は書き込み
制御信号、２４は電圧切替制御レジスタのアドレスデコ
ーダ、２５は電圧切替制御レジスタのデータをデータバ
スに乗せるバスバッファである。また、電圧切替制御レ
ジスタは電源投入時等の初期時は初期化信号２９によっ
て”０”にリセットされている。
ドレスバス、２２は読み出し制御信号、２３は書き込み
制御信号、２４は電圧切替制御レジスタのアドレスデコ
ーダ、２５は電圧切替制御レジスタのデータをデータバ
スに乗せるバスバッファである。また、電圧切替制御レ
ジスタは電源投入時等の初期時は初期化信号２９によっ
て”０”にリセットされている。
【００１７】図１の発振回路からの出力信号３１は電圧
切替制御信号が”０”のときはＶＳ１とＶＳ２が同電位
であるため４のクロック選択回路を通して５の計時クロ
ックとして出力される。しかし、電圧切替制御信号が”
１”のときはレベルシフタ３を介した後クロック選択回
路を通して計時クロックとして出力される。レベルシフ
タの構成図を図３に示す。図３は低電圧（ＶＤＤ−ＶＳ
１）の振幅の入力信号３２を高電圧（ＶＤＤ−ＶＳ２）
の振幅の出力信号３２に変換するレベルシフタである。
一般にレベルシフタでは入力信号の立ち上がり時と立ち
下がり時にはトランジェントの貫通電流が流れる。した
がって低消費電力が要求される応用では高速のクロック
を常時レベルシフタに入力することは好ましくない。そ
のため、本発明では電圧切替制御信号が”０”のときは
発振出力３１のレベルシフタへの入力を禁止するＡＮＤ
ゲート２を設定してある。本発明では、このＡＮＤゲー
ト２とクロック選択回路４により必要なときのみレベル
シフタ３をアクティブにすることにより低消費電流化を
図っている。
切替制御信号が”０”のときはＶＳ１とＶＳ２が同電位
であるため４のクロック選択回路を通して５の計時クロ
ックとして出力される。しかし、電圧切替制御信号が”
１”のときはレベルシフタ３を介した後クロック選択回
路を通して計時クロックとして出力される。レベルシフ
タの構成図を図３に示す。図３は低電圧（ＶＤＤ−ＶＳ
１）の振幅の入力信号３２を高電圧（ＶＤＤ−ＶＳ２）
の振幅の出力信号３２に変換するレベルシフタである。
一般にレベルシフタでは入力信号の立ち上がり時と立ち
下がり時にはトランジェントの貫通電流が流れる。した
がって低消費電力が要求される応用では高速のクロック
を常時レベルシフタに入力することは好ましくない。そ
のため、本発明では電圧切替制御信号が”０”のときは
発振出力３１のレベルシフタへの入力を禁止するＡＮＤ
ゲート２を設定してある。本発明では、このＡＮＤゲー
ト２とクロック選択回路４により必要なときのみレベル
シフタ３をアクティブにすることにより低消費電流化を
図っている。
【００１８】計時基準クロック５は図２の計時回路１８
に入力される。計時回路は１秒等所定の時間経過したと
きＣＰＵに対して計時割込要求信号２８を出力しＣＰＵ
は計時処理をすることができる。ＣＰＵはＣＰＵにて生
成された計時データを液晶表示回路１９に出力する。液
晶表示回路は２７の液晶駆動信号を発生させ、外部の液
晶パネル３０により計時データを表示させることができ
る。
に入力される。計時回路は１秒等所定の時間経過したと
きＣＰＵに対して計時割込要求信号２８を出力しＣＰＵ
は計時処理をすることができる。ＣＰＵはＣＰＵにて生
成された計時データを液晶表示回路１９に出力する。液
晶表示回路は２７の液晶駆動信号を発生させ、外部の液
晶パネル３０により計時データを表示させることができ
る。
【００１９】なお、図１のレベルシフタ７は、ＶＤＤ−
ＶＳ２を振幅とする電圧切替制御信号をＶＤＤ−ＶＳＳ
の振幅に変換するためのレベルシフタである。
ＶＳ２を振幅とする電圧切替制御信号をＶＤＤ−ＶＳＳ
の振幅に変換するためのレベルシフタである。
【００２０】以上のような実施例において、発振回路の
動作電圧は常に低電圧に設定されており、半導体装置の
平均的な消費電流を低下させることに有効に作用する。
また、半導体装置外部に液晶パネル等を接続した電子機
器の消費電力を低下させることにも有効に作用する。
動作電圧は常に低電圧に設定されており、半導体装置の
平均的な消費電流を低下させることに有効に作用する。
また、半導体装置外部に液晶パネル等を接続した電子機
器の消費電力を低下させることにも有効に作用する。
【００２１】
【発明の効果】本発明の効果は、水晶発振回路の動作電
圧を常に低く設定し、必要なときのみレベルシフタを介
して発振出力をＣＰＵやその周辺回路に出力することに
よって消費電力の小さな半導体装置を提供することにあ
る。また、本発明の半導体装置を使用することにより、
高速処理と低消費電力を必要とする電子機器を安価で小
型に実現せしめることにある。
圧を常に低く設定し、必要なときのみレベルシフタを介
して発振出力をＣＰＵやその周辺回路に出力することに
よって消費電力の小さな半導体装置を提供することにあ
る。また、本発明の半導体装置を使用することにより、
高速処理と低消費電力を必要とする電子機器を安価で小
型に実現せしめることにある。
【図１】本発明の半導体装置の水晶発振回路周辺のブロ
ック図。
ック図。
【図２】本発明の半導体装置のＣＰＵと周辺回路ブロッ
ク図。
ク図。
【図３】レベルシフタ回路図。
１・・・発振インバータ ２・・・ＡＮＤゲート ３・・・レベルシフタ ４・・・クロック選択回路 ５・・・計時基準クロック ６・・・電圧切替信号 ７・・・レベルシフタ ８・・・オペアンプ ９・・・オペアンプ １０・・・低基準電圧発生回路 １１・・・高基準電圧発生回路 １２・・・アナログスイッチ １３・・・アナログスイッチ １４・・・水晶振動子 １５・・・帰還抵抗 １６・・・出力抵抗 １５・・・水晶発振回路等ＶＳ１系回路 １６・・・クロック選択回路等ＶＳ２系回路 １７・・・ＣＰＵ １８・・・計時回路 １９・・・液晶表示回路 ２０・・・データバス ２１・・・アドレスバス ２２・・・読み出し制御信号 ２３・・・書き込み制御信号 ２４・・・アドレスデコーダ ２５・・・バスバッファ ２６・・・電圧切替制御レジスタ ２７・・・液晶駆動信号 ２８・・・計時割込要求信号 ２９・・・初期化信号 ３０・・・液晶表示パネル ３１・・・発振出力 ３２・・・レベルシフタ入力信号 ３３・・・レベルシフタ出力信号
フロントページの続き (56)参考文献 特開 平５−11897（ＪＰ，Ａ) 特開 平６−202755（ＪＰ，Ａ) 特開 平５−324870（ＪＰ，Ａ) 特開 平５−324867（ＪＰ，Ａ) 特開 平５−108193（ＪＰ，Ａ) 特開 平５−11879（ＪＰ，Ａ) 特開 平４−112312（ＪＰ，Ａ) 実開 平５−43226（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/04 G06F 1/26 G04G 1/00 311 G06F 15/78 510
Claims (3)
- 【請求項１】 水晶発振回路と、クロック信号に基づき
計時信号を発生する計時回路と、ＣＰＵと、前記ＣＰＵ
を動作させる電圧を選択的に切り替える切り替え手段と
を有する半導体装置において、 前記水晶発振回路から出力された発振クロックを高電圧
レベルの信号振幅に変換するレベルシフタを有し、 前記ＣＰＵが第１の電圧で動作している場合は、前記ク
ロック信号として前記発振回路からの発振クロックを選
択し、前記ＣＰＵが前記第１の電圧より高電圧な第２の
電圧で動作している場合は、前記クロック信号として前
記レベルシフタによって変換されたクロックを選択する
選択手段を有することを特徴とする半導体装置。 - 【請求項２】 ＣＰＵが前記第１の電圧で駆動している
ときは、前記水晶発振回路からの前記レベルシフタへの
発振クロックの入力を禁止する手段を有することを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】 請求項１乃至２いずれか記載の半導体装
置と、前記計時回路より出力される計時信号により計時
情報を表示する手段とを有することを特徴とする電子機
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17403593A JP3235281B2 (ja) | 1993-07-14 | 1993-07-14 | 半導体装置および電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17403593A JP3235281B2 (ja) | 1993-07-14 | 1993-07-14 | 半導体装置および電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0728548A JPH0728548A (ja) | 1995-01-31 |
| JP3235281B2 true JP3235281B2 (ja) | 2001-12-04 |
Family
ID=15971493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17403593A Expired - Lifetime JP3235281B2 (ja) | 1993-07-14 | 1993-07-14 | 半導体装置および電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235281B2 (ja) |
-
1993
- 1993-07-14 JP JP17403593A patent/JP3235281B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0728548A (ja) | 1995-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5548765A (en) | Power saving display subsystem for portable computers | |
| JP3139496B2 (ja) | フラット表示装置制御方法 | |
| JP2003255917A (ja) | 信号線のプレチャージ法及びプレチャージ電圧発生回路 | |
| TW480485B (en) | Refresh period automatic detecting device for semiconductor memory device, method of automatically detecting refresh period, and refresh period output device | |
| JP3235281B2 (ja) | 半導体装置および電子機器 | |
| KR19980060015A (ko) | 디이 신호를 이용하여 소비 전력을 저감시킨 액정 모듈의 인터페이스 회로 | |
| WO1996033498A1 (en) | Circuits, systems and methods for modifying data stored in a memory using logic operations | |
| JP2914013B2 (ja) | 半導体集積回路 | |
| JP2000333444A (ja) | チャージポンプ回路、半導体装置、液晶表示装置及びそれを含む電子機器 | |
| JPH04216592A (ja) | 表示制御装置 | |
| JP2788744B2 (ja) | 発振回路 | |
| JPH04194983A (ja) | 表示制御装置 | |
| JPS63257995A (ja) | リフレツシユ制御回路 | |
| KR0141182B1 (ko) | 액정표시장치의 패널 구동회로 | |
| JPH06275076A (ja) | 半導体記憶装置 | |
| JPS6229979Y2 (ja) | ||
| JP2011049843A (ja) | 入力バッファー回路、集積回路装置及び電子機器 | |
| JPS60242496A (ja) | 液晶表示装置の駆動方法 | |
| JPH03637B2 (ja) | ||
| JP2004014782A (ja) | 半導体集積回路装置、マイクロコンピュータ及び電子機器 | |
| JPH0756858A (ja) | 電子機器 | |
| JPH0481915A (ja) | 電子機器の電源回路装置 | |
| JPH05249915A (ja) | 制御装置 | |
| JP2000293257A (ja) | マイクロコンピュータ | |
| JP2002171158A (ja) | ラッチ回路および液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110928 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120928 Year of fee payment: 11 |