JP3225637B2 - チップ型チョークコイル - Google Patents
チップ型チョークコイルInfo
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- JP3225637B2 JP3225637B2 JP30190692A JP30190692A JP3225637B2 JP 3225637 B2 JP3225637 B2 JP 3225637B2 JP 30190692 A JP30190692 A JP 30190692A JP 30190692 A JP30190692 A JP 30190692A JP 3225637 B2 JP3225637 B2 JP 3225637B2
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- JP
- Japan
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- ferrite core
- coil
- choke coil
- type choke
- chip
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Description
【０００１】
【産業上の利用分野】本発明は、コモンモードチョーク
コイル等の高周波ノイズ除去素子として使用されるチッ
プ型チョークコイルに関する。
コイル等の高周波ノイズ除去素子として使用されるチッ
プ型チョークコイルに関する。
【０００２】
【従来の技術】従来、データラインに流入する非対称成
分ノイズ（コモンモードノイズ）を除去するためには、
トロイダルコアにデータライン数に応じたワイヤを巻回
したチョークコイルが使用されていた。しかし、トロイ
ダルコアを用いたチョークコイルは、ワイヤの巻線作業
が煩雑であり、表面実装タイプとするにはベースを取り
付けたりする必要があり、高背化、大型化し、好ましい
ものではない。
分ノイズ（コモンモードノイズ）を除去するためには、
トロイダルコアにデータライン数に応じたワイヤを巻回
したチョークコイルが使用されていた。しかし、トロイ
ダルコアを用いたチョークコイルは、ワイヤの巻線作業
が煩雑であり、表面実装タイプとするにはベースを取り
付けたりする必要があり、高背化、大型化し、好ましい
ものではない。
【０００３】
【発明の目的、構成、作用、効果】そこで、本発明の目
的は、巻線作業が不要で、低背化、小型化を図った表面
実装タイプのチョークコイルを提供することにある。以
上の目的を達成するため、本発明に係るチップ型チョー
クコイルは、平板状をなす第１のフェライトコアと、前
記第１のフェライトコアの表面に形成された導電材から
なる複数のコイルパターンと、前記第１のフェライトコ
アの両端部に形成され、前記各コイルパターンの両端部
に接続された外部電極と、平板状をなし、前記第１のフ
ェライトコアの表面に前記コイルパターンを覆うように
積層された第２のフェライトコアと、を備え、前記複数
のコイルパターンは、複数のデータラインに対応するも
のであり、前記第１のフェライトコアの一表面上で二つ
の軸心部を中心に略Ｓ字状に互いに交差することなく周
回すると共に、両端部が第１のフェライトコアの両端部
分に引き回されている。コイルパターンは、例えば、フ
ォトエッチング法により第１のフェライトコアの表面に
形成される。また、外部電極は、例えば、スパッタリン
グ法により第１のフェライトコアの両端部に形成され
る。
的は、巻線作業が不要で、低背化、小型化を図った表面
実装タイプのチョークコイルを提供することにある。以
上の目的を達成するため、本発明に係るチップ型チョー
クコイルは、平板状をなす第１のフェライトコアと、前
記第１のフェライトコアの表面に形成された導電材から
なる複数のコイルパターンと、前記第１のフェライトコ
アの両端部に形成され、前記各コイルパターンの両端部
に接続された外部電極と、平板状をなし、前記第１のフ
ェライトコアの表面に前記コイルパターンを覆うように
積層された第２のフェライトコアと、を備え、前記複数
のコイルパターンは、複数のデータラインに対応するも
のであり、前記第１のフェライトコアの一表面上で二つ
の軸心部を中心に略Ｓ字状に互いに交差することなく周
回すると共に、両端部が第１のフェライトコアの両端部
分に引き回されている。コイルパターンは、例えば、フ
ォトエッチング法により第１のフェライトコアの表面に
形成される。また、外部電極は、例えば、スパッタリン
グ法により第１のフェライトコアの両端部に形成され
る。
【０００４】以上の構成において、コイルはワイヤを使
用することなく、コアの表面にパターン化されているた
め、巻線作業が不要となり、量産に適している。また、
コアは２枚の平板状のものを積層し、その間にコイルパ
ターンが位置するため、低背化、小型化できると共に、
磁路の長さが短くなり、高インダクタンス化できる。し
かも、プリント基板への表面実装が可能なことは勿論で
ある。
用することなく、コアの表面にパターン化されているた
め、巻線作業が不要となり、量産に適している。また、
コアは２枚の平板状のものを積層し、その間にコイルパ
ターンが位置するため、低背化、小型化できると共に、
磁路の長さが短くなり、高インダクタンス化できる。し
かも、プリント基板への表面実装が可能なことは勿論で
ある。
【０００５】
【実施例】以下、本発明に係るチップ型チョークコイル
の実施例につき、添付図面を参照して説明する。図１に
おいて、本チップ型チョークコイルは、第１のフェライ
トコア１と第２のフェライトコア５と、第１のフェライ
トコア１の表面に形成されたコイルパターン１０と、外
部電極１５ａ〜１５ｈ、１６ａ〜１６ｈとで構成されて
いる。
の実施例につき、添付図面を参照して説明する。図１に
おいて、本チップ型チョークコイルは、第１のフェライ
トコア１と第２のフェライトコア５と、第１のフェライ
トコア１の表面に形成されたコイルパターン１０と、外
部電極１５ａ〜１５ｈ、１６ａ〜１６ｈとで構成されて
いる。
【０００６】第１のフェライトコア１及び第２のフェラ
イトコア５は共に平板状に成形、焼結されたもので、特
に、第２のフェライトコア５は両端に突条６，６、略中
央部であってコイルパターン１０の軸心部１１，１１に
対応する位置に突起７，７が形成されている。第１のフ
ェライトコア１の表面は鏡面研摩され、第２のフェライ
トコア５の突起７，７の表面も鏡面研摩されている。
イトコア５は共に平板状に成形、焼結されたもので、特
に、第２のフェライトコア５は両端に突条６，６、略中
央部であってコイルパターン１０の軸心部１１，１１に
対応する位置に突起７，７が形成されている。第１のフ
ェライトコア１の表面は鏡面研摩され、第２のフェライ
トコア５の突起７，７の表面も鏡面研摩されている。
【０００７】コイルパターン１０は、Ｃｕ，Ａｇ等の導
電性材料を用いて周知のフォトエッチング法にて第１の
フェライトコア１の表面に形成したもので、この実施例
では８回路のデータラインに対応するように８本のライ
ンで二つの軸心部１１，１１を中心にコイルを形成して
いる。外部電極１５ａ〜１５ｈ、１６ａ〜１６ｈは、Ｃ
ｕ，Ａｇ等の導電性材料を用いて周知のスパッタリング
法にて第１のフェライトコア１の端面から表面及び裏面
にわたって形成したもので、前記コイルパターン１０の
各ラインの端部に接続されている。
電性材料を用いて周知のフォトエッチング法にて第１の
フェライトコア１の表面に形成したもので、この実施例
では８回路のデータラインに対応するように８本のライ
ンで二つの軸心部１１，１１を中心にコイルを形成して
いる。外部電極１５ａ〜１５ｈ、１６ａ〜１６ｈは、Ｃ
ｕ，Ａｇ等の導電性材料を用いて周知のスパッタリング
法にて第１のフェライトコア１の端面から表面及び裏面
にわたって形成したもので、前記コイルパターン１０の
各ラインの端部に接続されている。
【０００８】第１及び第２のフェライトコア１，５は、
図２に示すように、第２のフェライトコア５の突条６，
６に接着剤を塗布し、両者を積み重ねることで一体化さ
れる。このとき、突起７，７はコイルパターン１０の軸
心部１１，１１に位置し、磁心を構成する。以上の構成
において、コア１，５は平板状とされ、コイルパターン
は導体層として形成されているため、高さが小さく、か
つ、コンパクトなチョークコイルを構成でき、磁路の長
さが短くなるためにインダクタンスが高くなる。
図２に示すように、第２のフェライトコア５の突条６，
６に接着剤を塗布し、両者を積み重ねることで一体化さ
れる。このとき、突起７，７はコイルパターン１０の軸
心部１１，１１に位置し、磁心を構成する。以上の構成
において、コア１，５は平板状とされ、コイルパターン
は導体層として形成されているため、高さが小さく、か
つ、コンパクトなチョークコイルを構成でき、磁路の長
さが短くなるためにインダクタンスが高くなる。
【０００９】なお、フェライトコア１，５を一体化した
際に、突条６，６及び突起７，７の高さに応じて隙間２
（図２参照）が生じる。この隙間２は樹脂で封止しても
よい。また、前記コイルパターン１０、外部電極１５ａ
〜１５ｈ、１６ａ〜１６ｈの材質、形成方法や形状は任
意であり、エッチングやスパッタリング以外の薄膜形成
法を用いたり、導電性ペーストを塗布して焼付けてもよ
い。特に、薄膜形成法で形成すれば、コイルパターン１
０の膜精度の高いものが形成でき、より小型化できる。
際に、突条６，６及び突起７，７の高さに応じて隙間２
（図２参照）が生じる。この隙間２は樹脂で封止しても
よい。また、前記コイルパターン１０、外部電極１５ａ
〜１５ｈ、１６ａ〜１６ｈの材質、形成方法や形状は任
意であり、エッチングやスパッタリング以外の薄膜形成
法を用いたり、導電性ペーストを塗布して焼付けてもよ
い。特に、薄膜形成法で形成すれば、コイルパターン１
０の膜精度の高いものが形成でき、より小型化できる。
【００１０】さらに、第２のフェライトコア５にあって
は、突起７，７は必ずしも必要ではない。また、接着剤
の厚みでコイルパターン１０の厚みを確保できれば、突
条６，６も不要である。
は、突起７，７は必ずしも必要ではない。また、接着剤
の厚みでコイルパターン１０の厚みを確保できれば、突
条６，６も不要である。
【図１】本発明に係るチップ型チョークコイルの一実施
例を示す分解斜視図。
例を示す分解斜視図。
【図２】図１に示されているフェライトコアを一体化し
た状態の斜視図。
た状態の斜視図。
１…第１のフェライトコア ５…第２のフェライトコア ７…突起 １０…コイルパターン １５ａ〜１５ｈ，１６ａ〜１６ｈ…外部電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01F 17/00,17/04,27/24 H01F 27/28,37/00,41/04
Claims (3)
- 【請求項１】 平板状をなす第１のフェライトコアと、 前記第１のフェライトコアの表面に形成された導電材か
らなる複数のコイルパターンと、 前記第１のフェライトコアの両端部に形成され、前記各
コイルパターンの両端部に接続された外部電極と、 平板状をなし、前記第１のフェライトコアの表面に前記
コイルパターンを覆うように積層された第２のフェライ
トコアと、を備え、 前記複数のコイルパターンは、複数のデータラインに対
応するものであり、前記第１のフェライトコアの一表面
上で二つの軸心部を中心に略Ｓ字状に互いに交差するこ
となく周回すると共に、両端部が第１のフェライトコア
の両端部分に引き回されていること、 を特徴とするチップ型チョークコイル。 - 【請求項２】 前記第２のフェライトコアに、前記コイ
ルパターンの軸心部に位置する突起を形成したことを特
徴とする請求項１記載のチップ型チョークコイル。 - 【請求項３】 前記複数のコイルパターンはそれぞれ略
同じライン長であることを特徴とする請求項１又は請求
項２記載のチップ型チョークコイル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30190692A JP3225637B2 (ja) | 1992-11-12 | 1992-11-12 | チップ型チョークコイル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30190692A JP3225637B2 (ja) | 1992-11-12 | 1992-11-12 | チップ型チョークコイル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151180A JPH06151180A (ja) | 1994-05-31 |
| JP3225637B2 true JP3225637B2 (ja) | 2001-11-05 |
Family
ID=17902542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30190692A Expired - Fee Related JP3225637B2 (ja) | 1992-11-12 | 1992-11-12 | チップ型チョークコイル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3225637B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522728B1 (en) * | 1999-11-03 | 2003-02-18 | Advanced Micro Devices, Inc. | Apparatus and method of implementing a universal home network on a customer premises ISDN bus |
| US6836546B1 (en) * | 1999-11-03 | 2004-12-28 | Advanced Micro Devices, Inc. | Apparatus and method of coupling home network signals between an analog phone line and a digital bus |
| JP4844045B2 (ja) * | 2005-08-18 | 2011-12-21 | Ｔｄｋ株式会社 | 電子部品及びその製造方法 |
| JP2007266140A (ja) * | 2006-03-27 | 2007-10-11 | Aw Japan:Kk | フラット構造のラインフィルタ |
| CN105869855A (zh) * | 2016-05-20 | 2016-08-17 | 浙江求缺科技有限公司 | 一种双柱磁芯结构的平面变压器 |
-
1992
- 1992-11-12 JP JP30190692A patent/JP3225637B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06151180A (ja) | 1994-05-31 |
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Legal Events
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