JP3221901B2 - Semiconductor device - Google Patents

Semiconductor device

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JP3221901B2
JP3221901B2 JP28292A JP28292A JP3221901B2 JP 3221901 B2 JP3221901 B2 JP 3221901B2 JP 28292 A JP28292 A JP 28292A JP 28292 A JP28292 A JP 28292A JP 3221901 B2 JP3221901 B2 JP 3221901B2
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Grant
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JP28292A
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澤 一 也 松
田 早 苗 福
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株式会社東芝
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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は絶縁ゲート型トランジスタを構成する半導体装置に関する。 The present invention relates to a semiconductor device constituting an insulated gate transistor.

【0002】 [0002]

【従来の技術】従来、大規模集積回路(以下、LSIという。)を構成する素子として絶縁ゲート型トランジスタが広く用いられている。 Conventionally, large scale integrated circuits (hereinafter, referred to as LSI.) Is an insulated gate type transistor as an element constituting the widely used. 絶縁ゲート型とは、金属性(金属製あるいは金属に近い多結晶シリコン(Si) The insulated gate, metal (polycrystalline silicon near the metal or metal (Si)
製)の電極に電圧を印加し、絶縁物を介して半導体表面を制御するタイプの総称であり、一般にMIS(MetalI A voltage is applied to the electrodes of Ltd.), is a general term for the type of controlling the semiconductor surface through the insulator, generally MIS (Metali
nsulator Semiconductor)と呼ばれる。 It called the nsulator Semiconductor). その中で、絶縁物として酸化膜を用いたものがMOS(Metal Oxide Se Among them, those using an oxide film as an insulator is MOS (Metal Oxide Se
miconductor)、窒化膜を用いたものがMNS(Metal Ni miconductor), those using nitride film MNS (Metal Ni
tride Semiconductor)、アルミナ被膜を用いたものがM tride Semiconductor), one using an alumina coating M
AS(Metal Alumina Semiconductor)にあたる。 It corresponds to the AS (Metal Alumina Semiconductor).

【0003】図15は一例として電子伝導型(以下、n [0003] Figure 15 is an electron conduction type as an example (hereinafter, n
チャネルと称する。 It is referred to as a channel. )MOSFETの構造を示すものである。 ) Shows a structure of a MOSFET.

【0004】この図において、601はp型シリコン基板であり、この基板601の表面部には相互にチャネル形成領域分の間隔を置いてn +ソース領域602及びn [0004] In this figure, 601 is a p-type silicon substrate, the surface portion of the substrate 601 at a mutual spacing in the channel forming region min n + source region 602 and the n
+ドレイン領域603が形成され、そのチャネル形成領域上には上記絶縁物としてのゲート酸化膜604が形成され、このゲート酸化膜604上には上記金属性電極としてのゲート電極605が形成されている。 + Drain region 603 is formed, the over the channel formation region is a gate oxide film 604 serving as the insulator is formed, the gate electrode 605 as the metallic electrodes on the gate oxide film 604 is formed .

【0005】このような構造において、ゲート電極60 [0005] In this structure, the gate electrode 60
5に+電圧を印加すると、基板601内のゲート酸化膜604下の領域で電子が表面側へ引寄せられ、これがキャリアとなるn型のチャネルが形成され、電流は、このチャネルを通ることでソース領域602からドレイン領域603に向かって流れることが可能となる。 + When a voltage is applied to 5, electrons are attracted to the surface in the region below the gate oxide film 604 in the substrate 601, which is n-type channel serving as a carrier is formed, the current, by passing through the channel it is possible to flow from the source region 602 to drain region 603.

【0006】また、このようなMOS等のMISFET [0006] In addition, MISFET such as such MOS
において、近年では、SOI(Semiconductor on Insul In, in recent years, SOI (Semiconductor on Insul
ator)構造がよく用いられる。 ator) structure is often used. このSOIMOSFET This SOIMOSFET
は、絶縁膜の上に新たに素子を構成したもので、三次元集積回路のような高密度・高機能素子の実現には欠かせない技術であり、また、三次元的に積層せず従来と同様の構成の集積回路においても、個々の素子の完全な分離を可能とする重要な技術の一つである。 Is intended to newly configure the elements on the insulating film is an indispensable technique to realize high density and high functionality devices such as three-dimensional integrated circuits, also three-dimensionally conventional without lamination an integrated circuit having the same structure as well, which was one of the key technologies that enable complete separation of the individual elements.

【0007】図16はその一例としてSOI構造を持つnチャネルMOSFETの構造を示すものである。 [0007] FIG. 16 shows a structure of a n-channel MOSFET having a SOI structure as an example.

【0008】この図において、701はp型シリコン基板であり、この基板701上にはその上下層を電気的に絶縁分離し上記SOI構造を提供する層間分離酸化膜層702が形成され、MOS素子部は、この酸化膜層70 [0008] In this figure, 701 is a p-type silicon substrate, on the substrate 701 is an interlayer isolation oxide film layer 702 to provide an electrically insulated and separated by the SOI structure and the upper and lower layers are formed, MOS devices parts, the oxide film layer 70
2上に形成されている。 It is formed on the 2. 703はそのn+ 型ソース領域、704はn+ 型ドレイン領域、705はゲート酸化膜、706はゲート電極である。 703 the n + -type source region, 704 an n + -type drain region, 705 a gate oxide film, 706 is a gate electrode. 酸化膜702上におけるソース領域703及びドレイン領域704を除く半導体領域は両者703,704間のチャネルを形成するチャネル形成層707とされている。 Semiconductor region excluding the source region 703 and drain region 704 on the oxide film 702 is a channel formation layer 707 forming a channel between the two 703 and 704.

【0009】基本的な動作は図15に示すものと同様であるが、酸化膜702があるために、この酸化膜702 [0009] Although the basic operation is the same as that shown in FIG. 15, because of the oxide film 702, the oxide film 702
上のシリコン層(すなわち、チャネル形成層707)の不純物濃度を低濃度化しても、ソース領域703とドレイン領域704から空乏層が延びてソースとドレインの間が電気的に導通状態になる現象(パンチスルー現象) Silicon layer above (i.e., channel forming layer 707) phenomenon impurity concentration and a low concentration of, for between source and drain depletion layer extends from the source region 703 and drain region 704 is electrically conductive state ( punch-through phenomenon)
が抑制される。 There is suppressed. したがって、チャネル形成層707の不純物濃度を低くすることができるので、そこでの不純物散乱が低下し、MISトランジスタ特有の垂直電界も低下することとなって、ソース領域703からドレイン領域704へ流れる電流値が増大することとなる。 Therefore, it is possible to lower the impurity concentration of the channel formation layer 707, reduces the impurity scattering therein, becomes also lowered MIS transistor specific vertical electric field, current flowing from the source region 703 to drain region 704 but so that the increased. また、 Also,
酸化膜702があるため、上層素子部と下地基板701 Because of the oxide film 702, the upper element part and the base substrate 701
との寄生容量が少ない。 Parasitic capacitance to be less. さらには、酸化膜702によって下地基板701から絶縁されているため、下地基板7 Furthermore, because it is insulated from the underlying substrate 701 with the oxide film 702, a base substrate 7
01中で放射線によって発生した電荷がnMISトランジスタとしての動作に影響を与えないこととなる。 Charges generated by radiation is that which does not affect the operation of the nMIS transistor in 01.

【0010】 [0010]

【発明が解決しようとする課題】しかしながら、上述したMISトランジスタ及びSOI型MISトランジスタにあっては、ドレイン領域とチャネル領域間の接合部に発生する高電界のために、主伝導キャリアが高エネルギに加速されて衝突イオン化を起こし、これが原因で発生した、主伝導キャリアとは逆極性の電荷がトランジスタの特性に悪影響を与えるという問題がある。 [SUMMARY OF THE INVENTION However, in the MIS transistor and SOI-type MIS transistor described above, due to the high electric field generated at the junction between the drain region and the channel region, the main conduction carriers with high energy which accelerated cause impact ionization, which occurs due to the main conduction carriers there is a problem that the opposite polarity charge adversely affect the characteristics of the transistor.

【0011】例えば、上記nチャネルのトランジスタの場合には、ドレイン領域近傍で、衝突イオン化によって、正孔が生成されるが、この正孔がゲート絶縁膜に注入し易く、ゲート絶縁膜の膜質を低下させ、トランジスタ特性を変動させてしまうこととなる。 [0011] For example, in the case of the transistor of the n-channel is a drain region near the impact ionization, but holes are generated, facilitate injection the holes in the gate insulating film, the film quality of the gate insulating film lowered, so that the thus varying the transistor characteristics. また、正孔伝導型のpMISトランジスタとSOI型pMISトランジスタでは、衝突イオン化によって生成した電子が、同様の悪影響を特性に与えることとなるのである。 Further, in the pMIS transistor and SOI type pMIS transistor hole conduction, electrons generated by impact ionization is than the giving similar adverse effects on the properties.

【0012】また、ゲート電圧をチャネル形成層内に反転層が形成されるまで印加しても、このチャネル形成層内には電気的に中性な領域が存在する。 Moreover, even if gate voltage is applied to an inversion layer in the channel forming layer is formed, electrically there is neutral region to the channel formation layer.

【0013】図17はその様子をSOI型nMISトランジスタにおいて示すものである。 [0013] Figure 17 shows the situation in the SOI type nMIS transistor.

【0014】この図において、801は図示しないp型下地基板上に形成された上下層間絶縁分離酸化膜、80 [0014] In this figure, 801 is not shown p-type base vertical interlayer insulating isolation oxide film formed on a substrate, 80
2はn+ 型ソース領域、803はn+ 型ドレイン領域、 2 n + -type source region, 803 an n + -type drain region,
804はゲート酸化膜、805はゲート電極、806はチャネル形成層であり、素子断面中の実線は等電位の箇所を結んで形成される等電位線であって、その中の数字は電位を表している。 804 denotes a gate oxide film, 805 a gate electrode, 806 is a channel formation layer, the solid line in the device cross section a equipotential line formed by connecting the points of equal potential, represents the potential number in the ing.

【0015】図示のごとく、SOI型であっても、チャネル形成層806が厚くなれば、反転層形成レベルまでゲート電圧を印加しても空乏層はチャネル形成層806 [0015] As illustrated, even in the SOI type, thicker the channel forming layer 806, the depletion layer by applying a gate voltage to the inversion layer formed level channel forming layer 806
下の酸化膜801までは達せず、チャネル形成層806 Not reach up to the oxide film 801 below the channel forming layer 806
中に電気的に中性な領域(斜線部)が残存する。 Electrically neutral region (hatched portion) remains in the. そのため、上記衝突イオン化によって生じた正孔がポテンシャルの低いチャネル下方に流れることにより、チャネル形成層806中に生じている中性領域に正孔がたまり、チャネル形成層806の電位を上昇させる。 Therefore, by the holes generated by the impact ionization flow into lower channel downwardly of potential, holes accumulated in the neutral region occurring in the channel forming layer 806, raising the potential of the channel forming layer 806.

【0016】例えば、チャネル形成層の厚さTSOI =2 [0016] For example, the thickness of the channel forming layer TSOI = 2
500オングストローム、同不純物濃度CSOI =10 17 500 angstrom, the impurity concentration CSOI = 10 17
cm -3 ,VD =VG =1.5Vでは、図17に示される斜線部の正孔濃度は、その周りに比べて2〜3桁も高く10 14 cm -3にもなる。 cm -3, the VD = VG = 1.5V, the hole concentration of the hatched portion shown in FIG. 17, also becomes higher 10 14 cm -3 even two or three orders of magnitude than around it. その結果、下地基板に正の電圧を印加するのと同様の効果が生じ、図18に示す電流− This results in the same effect as applying a positive voltage to the underlying substrate, current shown in FIG. 18 -
電圧特性のように、正孔がたまり始めるドレイン電圧のところでキンクが生じ、更にドレイン電圧を高くしたところで平らな飽和領域ができないので、安定な回路動作が保証されないという問題がある。 As voltage characteristic, kink occurs at the holes accumulate begin the drain voltage, can not be a flat saturation region was even higher drain voltage, there is a problem that stable circuit operation can not be guaranteed.

【0017】本発明は上記従来技術の有する問題点に鑑みてなされたもので、その目的とするところは、衝突イオン化により生じた、キャリアとは逆極性の電荷(正孔(nチャネル)あるいは電子(pチャネル))のゲート酸化膜への侵入、およびチャネル形成層での蓄積を防止し、もって特性が変動しにくく信頼性の高い、MISトランジスタを構成する半導体装置を提供することにある。 [0017] The present invention has been made in view of the problems of the prior art, it is an object caused by impact ionization, the carriers of opposite polarity charges (holes (n-channel) or electronic (p-channel)) entering the gate oxide film, and preventing the accumulation of the channel formation layer, a high characteristic varies hardly reliability it has, is to provide a semiconductor device constituting the MIS transistor.

【0018】 [0018]

【課題を解決するための手段】本発明による半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁分離層と、前記絶縁分離層上に形成されたSiGe層と、前記SiGe層上に形成された第1導電型のシリコン領域と、前記シリコン領域中に互いに離間して形成された第2導電型のソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間の前記シリコン領域表面部に設けられたチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えたことを特徴とする。 The semiconductor device according to the present invention SUMMARY OF] includes a semiconductor substrate, wherein an isolation layer formed on a semiconductor substrate, the insulating separation layer SiGe layer formed on the SiGe layer silicon region of a first conductivity type formed on a second conductive type source region and a drain region formed apart from each other in said silicon region, the silicon region surface portion between said source region and the drain region a channel region provided and said channel region a gate insulating formed on the film, a gate electrode formed on the gate insulating film, comprising the.

【0019】なお、前記SiGe層は、前記チャネル領域を伝導する主伝導キャリアとは逆極性の電荷を有するキャリアが引き込まれるエネルギ状態となっている層であることが好ましい。 [0019] Incidentally, the SiGe layer is preferably the main conduction carriers for conducting the channel region is a layer that is the energy state of the carrier having the opposite polarity of the charge drawn.

【0020】なお、前記SiGe層は、SiとGeとの組成比がほぼ一定となる第1の層を含んでいることが好ましい。 [0020] Incidentally, the SiGe layer preferably includes a first layer composition ratio of Si and Ge is substantially constant.

【0021】なお、前記SiGe層は、前記シリコン領域との界面から離れるにつれてGeの濃度が零から増大する第2の層を含んでいることが好ましい。 [0021] Incidentally, the SiGe layer is preferably a concentration of Ge contains a second layer increases from zero with increasing distance from the interface with the silicon region.

【0022】なお、前記第1の層は、その全域に亘って一定のエネルギ状態なっている定エネルギ層であることが好ましい。 [0022] Incidentally, the first layer is preferably a constant-energy layer that is constant energy state over its entire area.

【0023】なお、前記第2の層は、前記キャリアが加速されるエネルギ状態となっている遷移層であることが好ましい。 [0023] Incidentally, the second layer, it is preferable that the carrier is a transition layer which is the energy state is accelerated.

【0024】特にSOI型MISトランジスタでは、分離酸化膜上のチャネル形成層の不純物濃度をSOI構造を持たない通常構造のMISトランジスタよりも低くできるので、キャリア濃度が元来低く、衝突イオン化で生成した電子または正孔がゲート絶縁膜から離れる方向に拡散し易い。 [0024] In particular SOI type MIS transistor, since the impurity concentration of the channel forming layer over the isolation oxide film may be lower than MIS transistors of the normal structure having no SOI structure, the carrier concentration is originally low, generated by impact ionization easily electrons or holes diffuses away from the gate insulating film. したがって、通常構造のMISトランジスタよりも高信頼性が実現できる。 Therefore, it is possible to realize high reliability than MIS transistors of the normal structure.

【0025】 [0025]

【実施例】以下に本発明の実施例について図面を参照しつつ説明する。 EXAMPLES be described with reference to the accompanying drawings embodiments of the invention are described below.

【0026】図1は本発明半導体装置の第1参考例に係るnチャネルMOSFETの構造を示すもので、定エネルギ層を有する構造としたものである。 [0026] Figure 1 shows the structure of the n-channel MOSFET according to the first exemplary embodiment of the present invention a semiconductor device, in which a structure having a constant energy layer.

【0027】この図において、11はp型シリコン基板であって、この基板11における表面側の領域にnチャネル素子部が形成されている。 [0027] In this figure, 11 is a p-type silicon substrate, n-channel element portion is formed in a region of the surface side of the substrate 11. すなわち、基板11における表面近傍の領域にはチャネル長分の間隔を置いてn In other words, the region near the surface of the substrate 11 at intervals in the channel length min n
+型ソース領域12とn +型ドレイン領域13とが形成され、同基板11の一主面上であって且つソース領域1 + -type source region 12 and n + -type drain region 13 are formed, and the source region a on the main surface of the substrate 11 1
2とドレイン領域13との間にはゲート酸化膜14が形成され、このゲート酸化膜14上にはゲート電極15が形成されている。 Between the 2 and the drain region 13 a gate oxide film 14 is formed, the gate electrode 15 is formed on the gate oxide film 14.

【0028】基板11上における素子部のソース領域1 The source region of the element portion on the substrate 11 1
2及びドレイン領域13を除く半導体領域は2層構造となっており、そのうちゲート酸化膜14直下に位置する上層部は、形成されるチャネル深さよりも若干深く形成され且つ単結晶シリコンにより形成されてチャネル形成層16とされており、このチャネル形成層16直下に位置する下層部はシリコン及びゲルマニウムがその全域にわたり、Siが75%、Geが25%の同組成比で合成されたSiGe合金からなっており、正孔のエネルギに関し、チャネル形成層16よりも低く且つその全域にわたり一定のエネルギ状態とされた定エネルギ層17として形成されている。 Semiconductor region except the 2 and the drain region 13 has a two-layer structure, the upper layer portion positioned on them gate oxide film 14 immediately below, than the channel depth to be formed is formed by slightly formed deeper and monocrystalline silicon are the channel forming layer 16 over the lower portion thereof entire silicon and germanium which is positioned directly below the channel forming layer 16, Si becomes from 75%, SiGe alloys Ge was synthesized in the same composition ratio of 25% and it relates to a hole of energy, and is formed as a constant energy layer 17 with a constant energy states low and over its entire area than the channel forming layer 16.

【0029】次いで、本参考例の作用を図19を参照して説明する。 [0029] Next, the operation of the present embodiment with reference to FIG. 19. 図19(a)は本参考例に係るnチャネルMOSFETの断面図であり、図19(b)は図19 FIG. 19 (a) is a sectional view of the n-channel MOSFET according to this reference example, FIG. 19 (b) 19
(a)に示す切断線A−Aで切断した断面の正孔に対するエネルギ状態を示すグラフである。 It is a graph showing the energy state for a hole in the cross section taken along line A-A shown in (a). 図19(a)において、ゲート電極15およびソース領域12ならびにドレイン領域13にそれぞれ適切な電位が印加されると、 In FIG. 19 (a), when the appropriate potential is applied to the gate electrode 15 and source region 12 and drain region 13,
黒丸で示した主伝導キャリアである電子が、n型ソース領域12からn型ドレイン領域13に向かって、p型チャネル形成層16中を走行し、n型ドレイン領域近傍で衝突イオン化を起こす。 Electronic is the main conduction carriers indicated by black circles, toward the n-type source region 12 to the n-type drain region 13, travels medium p-type channel forming layer 16, causing impact ionization in the n-type drain region near. 一方、図19(b)から分かるように、正孔に対する定エネルギ層17のエネルギ状態は、p型チャネル形成層16のエネルギ状態よりも低い状態に調整されている。 On the other hand, as can be seen from FIG. 19 (b), the energy states of the constant energy layer 17 for holes is adjusted to be lower than the energy state of the p-type channel forming layer 16. このため、上記イオン衝突化によって発生した正孔(図19(a)中で白丸で示す) Therefore, holes generated by the ion bombardment of (shown by white circles in FIG. 19 (a))
は、p型チャネル形成層16よりもエネルギの低い定エネルギ層17に引き込まれるように速やかに移動し、最終的にはn型ソース層12に吸収される。 Moves rapidly to be drawn low constant energy layer 17 of energy than the p-type channel forming layer 16, it is ultimately absorbed into the n-type source layer 12.

【0030】その結果、正孔がゲート酸化膜14に侵入しにくくなり、トランジスタ特性の変動が抑制される。 [0030] As a result, the holes will not easily enter into the gate oxide film 14, variation in transistor characteristics can be suppressed.
従って、従来技術よりも高信頼性が得られることとなる。 Therefore, the reliability than the prior art can be obtained.

【0031】また、正孔をチャネル形成層16中のチャネルから離すことができるため、チャネル近傍で正孔が蓄積するのを防止することができ、この点からもトランジスタ特性の変動が抑制され、従来技術よりも高信頼性を実現することができることとなる。 Further, since it is possible to separate the holes from the channel in the channel forming layer 16, it is possible to prevent the holes accumulate in the vicinity of the channel, the variation of the transistor characteristics is suppressed from this point, so that the can than the prior art to realize high reliability.

【0032】さらに、本参考例ではゲルマニウムを含まないチャネル形成層16を素子層の最上層に形成したが、これにはゲート酸化膜14との界面の界面準位の発生をなるべく少なくする効果と、チャネル電流が流れるこの部分の禁制帯幅は大きいままにして、衝突イオン化率の上昇を防ぐという効果がある。 Furthermore, in the present embodiment it was formed a channel forming layer 16 containing no germanium uppermost element layer, including the effect of as small as possible the occurrence of interface states at the interface between the gate oxide film 14 forbidden band width of the portion where the channel current flows leave large, the effect of preventing an increase in impact ionization ratio.

【0033】図2は本発明の第2参考例に係るnチャネルMOSトランジスタの構造を示すもので、定エネルギ層に加え、チャネル形成層と定エネルギ層との間に、ゲート酸化膜側から半導体基板側に向かって、つまり基板の深さ方向にエネルギが低下する遷移層を備える構造としたものである。 [0033] Figure 2 shows the structure of a n-channel MOS transistor according to a second exemplary embodiment of the present invention, in addition to the constant energy layer, between the channel formation layer and the constant-energy layer, a semiconductor gate oxide film side toward the substrate side, i.e. energy in the depth direction of the substrate is obtained by a structure comprising a transition layer to decrease.

【0034】この図において、21はp型シリコン基板であり、素子部は、この基板21上に形成されており、 [0034] In this figure, 21 is a p-type silicon substrate, the element portion is formed on the substrate 21,
22はn +型ソース領域、23はn +型ドレイン領域、 22 n + -type source region, 23 n + -type drain region,
24はゲート酸化膜、25はゲート電極である。 24 a gate oxide film, 25 is a gate electrode.

【0035】基板21上における素子部のソース領域2 [0035] The source region of the element portion on the substrate 21 2
2及びドレイン領域23を除く半導体領域は3層構造となっており、そのうちゲート酸化膜24直下に位置する上層部は、形成されるチャネル深さよりも若干深く形成され且つ単結晶シリコンにより形成されてチャネル形成層26とされおり、このチャネル形成層26直下に位置する中間層はSiGe合金からなっており、そのシリコン及びゲルマニウムの組成比(Si:Ge)が100 Semiconductor region except the 2 and the drain region 23 has a three-layer structure, the upper layer portion positioned on them immediately below the gate oxide film 24, than the channel depth to be formed is formed by slightly formed deeper and monocrystalline silicon and is a channel forming layer 26, an intermediate layer located immediately under the channel forming layer 26 is made of SiGe alloy, the composition ratio of silicon and germanium (Si: Ge) 100
%:0%から75%:25%まで基板21の深さ方向に線形変化し、これにより、正孔に対するエネルギが基板21の深さ方向に徐々に連続的に低くなる遷移層27として形成されている。 %: 0% 75%: linear change in the depth direction of the substrate 21 up to 25%, thereby, the energy for the holes are formed as a transition layer 27 which gradually continuously reduced in the depth direction of the substrate 21 ing. この遷移層27直下の最下層部は、シリコン及びゲルマニウムがその全域にわたり、S Lowermost portion directly below the transition layer 27 is silicon and germanium over its entire area, S
iが75%、Geが25%の同組成比で合成されたSi i is 75%, Ge was synthesized in the same composition ratio of 25% Si
Ge合金からなる定エネルギ層28として形成されている。 Consisting Ge alloy is formed as a constant energy layer 28.

【0036】次に、上記構造を有する本参考例の作用を図20を参照して説明する。 Next, it will be described with reference to FIG. 20 the action of the present embodiment having the above structure. 図20(a)は本参考例に係るnチャネルMOSFETの断面図であり、図20 Figure 20 (a) is a sectional view of the n-channel MOSFET according to this reference example, FIG. 20
(b)は図20(a)に示す切断線A−Aで切断した断面の正孔に対するエネルギ状態を示すグラフである。 (B) is a graph showing the energy state for a hole in the cross section taken along line A-A shown in FIG. 20 (a). 図20(a)において、ゲート電極25およびソース領域22ならびにドレイン領域23にそれぞれ適切な電位が印加されると、黒丸で示した主伝導キャリアである電子が、n型ソース領域22からn型ドレイン領域23に向かって、p型チャネル形成層26中を走行し、n型ドレイン領域近傍で衝突イオン化を起こす。 In FIG. 20 (a), the the respective appropriate potential to the gate electrode 25 and source region 22 and drain region 23 is applied, electrons are primary conduction carriers indicated by black circles, n-type drain from the n-type source region 22 toward the area 23, it runs a middle p-type channel forming layer 26, causing impact ionization in the n-type drain region near. 一方、図20 On the other hand, FIG. 20
(b)から分かるように、正孔に対する定エネルギ層2 (B) As can be seen from the constant energy layer for holes 2
8のエネルギ状態は、p型チャネル形成層26のエネルギ状態よりも低い状態に調整され、遷移層27のエネルギ状態はp型チャネル形成層26のエネルギ状態から定エネルギ層28のエネルギ状態に連続的に低くなるように調整されている。 8 energy state of is adjusted to lower than the energy state of the p-type channel forming layer 26, continuous energy state of the transition layer 27 is from the energy state of the p-type channel forming layer 26 to the energy state of the constant-energy layer 28 It is adjusted to be lower in. すなわち、正孔を基板21のより深部へ加速する擬似電界が生じることになるため、上記イオン衝突化によって発生した正孔(図20(a)中で白丸で示す)は、p型チャネル形成層26よりもエネルギの低い定エネルギ層28に、第1参考例に比べて高速に引き込まれるように移動する。 That is, to become a pseudo electric field to more accelerated in the deep portion of the hole substrate 21 occurs (indicated by white circles in FIG. 20 (a)) holes generated by the ion bombardment of the, p-type channel forming layer a low constant energy layer 28 having energy than 26 moves so as to be drawn at a high speed as compared with the first reference example. したがって、第1参考例に比べて正孔がゲート酸化膜24から高速に離れるため、第1参考例よりも高信頼性が実現できる。 Accordingly, since the holes in comparison with the first reference example away from gate oxide film 24 at a high speed, high reliability than the first reference example can be realized.

【0037】図3は本発明の第3参考例に係るnチャネルMOSFETの構造を示すもので、図2に示すものからチャネル形成層を抜いたものに相当し、定エネルギ層と深さ方向の遷移層とを備え、この遷移層によりチャネル形成層を兼ねるようにしたものである。 [0037] Figure 3 shows a third structure of the n-channel MOSFET according to a reference example of the present invention corresponds to that disconnect the channel forming layer from that shown in FIG. 2, the constant-energy layer and the depth direction and a transition layer, in which double as a channel formation layer by the transition layer.

【0038】この図において、31はp型シリコン基板であり、素子部は、32はこの基板31上に形成された素子部のn +型ソース領域、33は同じくn +型ドレイン領域、34はゲート酸化膜、35はゲート電極である。 [0038] In this figure, 31 is a p-type silicon substrate, the element portion 32 is n + -type source region of the element portion formed on the substrate 31, also n + -type drain region 33, 34 gate oxide film, 35 is a gate electrode.

【0039】基板31上の素子部におけるソース領域3 The source region 3 of the element portion on the substrate 31
2及びドレイン領域33を除く半導体領域は2層構造となっており、そのうちゲート酸化膜34直下に位置する上層部は、形成されるチャネル深さよりも十分深く形成され且つSiGe合金からなっており、そのシリコン及びゲルマニウムの組成比(Si:Ge)が100%:0 Semiconductor region except the 2 and the drain region 33 has a two-layer structure, the upper layer portion positioned on them immediately below the gate oxide film 34, and consists of sufficiently deeply formed and SiGe alloys than the channel depth to be formed, the composition ratio of the silicon and germanium (Si: Ge) is 100%: 0
%から75%:25%まで基板31の深さ方向に線形変化し、これにより、正孔に対するエネルギが基板31の深さ方向に徐々に連続的に低くなる遷移層36として形成されている。 % 75%: linear change in the depth direction of the substrate 31 up to 25%, thereby, the energy for holes is formed as a transition layer 36 which gradually continuously reduced in the depth direction of the substrate 31. この遷移層36直下の最下層部は、シリコン及びゲルマニウムがその全域にわたり、Siが75 Lowermost portion directly below the transition layer 36 is silicon and germanium over its entire area, Si 75
%、Geが25%の同組成比で合成されたSiGe合金からなる定エネルギ層37として形成されている。 %, Ge is formed as a constant energy layer 37 made of 25% SiGe alloy synthesized in the same composition ratio.

【0040】このような構造を有する本参考例のFET The FET of the present embodiment having such a structure
によれば、ゲート酸化膜34直下から前述したような類似電界が発生するので、図2に示した第2参考例よりも更に高速に正孔がゲート酸化膜34、そしてチャネル形成領域から離れ、且つソース領域32から排出される。 According to, the similar field as described above from immediately below the gate oxide film 34 is generated, away from the second reference holes gate oxide film 34 even faster than the example and the channel forming region, as shown in FIG. 2, and it is discharged from the source region 32.

【0041】図4は本発明の第1実施例に係るSOI型nチャネルMOSFETの構造を示すもので、このものはSOI構造と図1に示す第1参考例の構造とを組合わせたものに相当する。 [0041] Figure 4 shows the structure of an SOI-type n-channel MOSFET according to the first embodiment of the present invention, to those the ones that combines the structure of the first reference example shown in SOI structure and Figure 1 Equivalent to.

【0042】この図において、41はp型シリコン基板であり、この基板41上には基板41とその上層の素子層とを電気的に絶縁分離し、SOI構造を提供する層間分離酸化膜42が形成されている。 [0042] In this figure, 41 is a p-type silicon substrate, the electrically insulated separates the element layer of the upper layer and the substrate 41 on the substrate 41, an interlayer isolation oxide film 42 to provide a SOI structure It is formed. 43は、この基板4 43, the substrate 4
1上に形成された素子部のn +型ソース領域、44は同じくn +型ドレイン領域、45はゲート酸化膜、46はゲート電極である。 N + -type source region of the element portion formed on 1, also n + -type drain region 44, 45 is a gate oxide film, 46 is a gate electrode.

【0043】基板41上の素子部におけるソース領域4 The source region 4 in the element portion on the substrate 41
3及びドレイン領域44を除く半導体領域は2層構造となっており、そのうちゲート酸化膜45の直下に位置する上層部は、形成されるチャネル深さよりも若干深く形成され且つ単結晶シリコンからなるチャネル形成層47 Semiconductor region except the 3 and the drain region 44 has a two-layer structure, the upper layer portion positioned on them under the gate oxide film 45, than the channel depth is formed to be slightly deeper and channel made of monocrystalline silicon forming layer 47
とされ、このチャネル形成層47の直下に位置する下層部は、シリコン及びゲルマニウムがその全域にわたり、 Is a lower layer portion positioned immediately below the channel forming layer 47, silicon and germanium over its entire area,
Siが75%、Geが25%の同組成比で合成されたS Si is 75%, Ge was synthesized in the same composition ratio of 25% S
iGe合金からなる定エネルギ層48として形成されている。 Consisting iGe alloy is formed as a constant energy layer 48.

【0044】本実施例によれば、分離酸化膜42上のチャネル形成層47の不純物濃度をSOI構造を持たない通常構造のMISトランジスタよりも低くできるので、 [0044] According to this embodiment, since the impurity concentration of the channel formation layer 47 on the isolation oxide film 42 can be made lower than the MIS transistor of the normal structure having no SOI structure,
衝突イオン化で生成した正孔がチャネル形成領域側から離れる方向に拡散し易く、通常構造のMISトランジスタよりも高信頼性が実現できる。 Easy holes generated by impact ionization are diffused away from the channel forming region side, it is possible to realize high reliability than MIS transistors of the normal structure.

【0045】図5は本発明の第2実施例に係るSOI型nチャネルMOSFETの構造を示すもので、このものはSOI構造と図2に示す第2参考例の構造とを組合わせたものに相当する。 [0045] Figure 5 shows the structure of an SOI-type n-channel MOSFET according to the second embodiment of the present invention, to those the ones that combines the structure of the second reference example shown in SOI structure and 2 Equivalent to.

【0046】この図において、51はp型シリコン基板であり、この基板51上には層間分離酸化膜52が形成されており、53は、この酸化膜52上に形成された素子部のn +型ソース領域、54は同じくn +型ドレイン領域、55はゲート酸化膜、56はゲート電極である。 [0046] In this figure, 51 is a p-type silicon substrate, this on the substrate 51 is formed an interlayer isolation oxide film 52, 53, the element portion formed on the oxide film 52 n + type source region, also n + -type drain region 54, 55 is a gate oxide film, 56 is a gate electrode.

【0047】酸化膜52上の素子部におけるソース領域53及びドレイン領域54を除く半導体領域は3層構造となっており、そのうちゲート酸化膜55の直下に位置する最上層部は、形成されるチャネル深さよりも若干深く形成され且つ単結晶シリコンからなるチャネル形成層57とされ、このチャネル形成層57の直下に位置する中間層はSiGe合金からなっており、そのシリコン及びゲルマニウムの組成比(Si:Ge)は100%:0 The semiconductor region excluding the source region 53 and drain region 54 of the element portion on the oxide film 52 has a three-layer structure, the uppermost portion of which is positioned just below the gate oxide film 55, a channel is formed than the depth is a channel formation layer 57 made of slightly formed deeper and single crystal silicon, the intermediate layer is made of SiGe alloy, the composition ratio of silicon and germanium which is located immediately below the channel forming layer 57 (Si: Ge) is 100%: 0
%から75%:25%まで基板51の深さ方向に線形変化し、これにより、正孔に対するエネルギが基板51の深さ方向に徐々に連続的に低くなる遷移層57として形成されている。 % 75%: linear change in the depth direction of the substrate 51 up to 25%, thereby, the energy for holes is formed as a transition layer 57 which gradually continuously reduced in the depth direction of the substrate 51. この遷移層57直下の下層部は、シリコン及びゲルマニウムがその全域にわたり、Siが75 Lower portion immediately below the transition layer 57 is silicon and germanium over its entire area, Si 75
%、Geが25%の同組成比で合成されたSiGe合金からなる定エネルギ層58として形成されている。 %, Ge is formed as a constant energy layer 58 made of 25% of the synthesized SiGe alloy with the same composition ratio.

【0048】本実施例によれば、遷移層57の存在により、図4に示す第1実施例よりも更に一層、衝突イオン化で生成した正孔がチャネル形成領域から離れやすくなる。 [0048] According to this embodiment, the presence of the transition layer 57, even more than in the first embodiment shown in FIG. 4, the holes generated in impact ionization tends away from the channel forming region.

【0049】図6は本発明の第3実施例に係るSOI型nチャネルMOSFETの構造を示すもので、このものは、SOI構造と図3に示す第3参考例の構造とを合わせ持ったものに相当する。 [0049] Figure 6 shows a structure of SOI type n-channel MOSFET according to the third embodiment of the present invention, this compound, those having both a structure of the third reference example shown in SOI structure and Figure 3 It corresponds to.

【0050】この図において、61はp型シリコン基板、62はこの基板61上には層間分離酸化膜、63はこの酸化膜62上に形成された素子部のn +型ソース領域、64は同じくn +型ドレイン領域、65はゲート酸化膜、66はゲート電極である。 [0050] In this figure, the p-type silicon substrate 61, an interlayer isolation oxide film is formed on the substrate 61 62, 63 n + -type source region of the element portion formed on the oxide film 62, 64 also has n + -type drain region, 65 denotes a gate oxide film, 66 is a gate electrode.

【0051】酸化膜62上の素子部におけるソース領域63及びドレイン領域64を除く半導体領域は2層構造となっており、そのうちゲート酸化膜65の直下に位置する上層部は、形成されるチャネル深さよりも十分に深く形成され且つSiGe合金からなっており、そのシリコン及びゲルマニウムの組成比(Si:Ge)は100 The upper layer located immediately below the semiconductor region has a two-layer structure, of which the gate oxide film 65 except for the source region 63 and drain region 64 of the element portion on the oxide film 62, the channel depth to be formed sufficiently deep is formed and and made of SiGe alloy, the composition ratio of silicon and germanium than of (Si: Ge) 100
%:0%から75%:25%まで基板61の深さ方向に線形変化し、これにより、正孔に対するエネルギが基板61の深さ方向に徐々に連続的に低くなる遷移層67として形成されている。 %: 0% 75%: linear change in the depth direction of the substrate 61 up to 25%, thereby, the energy for the holes are formed as a transition layer 67 which gradually continuously reduced in the depth direction of the substrate 61 ing. この遷移層67直下の下層部は、 Lower portion immediately below the transition layer 67,
シリコン及びゲルマニウムがその全域にわたり、Siが75%、Geが25%の同組成比で合成されたSiGe Silicon and germanium over its entire area, Si is 75%, SiGe which Ge was synthesized in 25% of the same composition ratio
合金からなる定エネルギ層68として形成されている。 It is formed as a constant energy layer 68 made of an alloy.

【0052】よって、本実施例によれば、図5に示す第2実施例よりも一層、衝突イオン化で生成した正孔がチャネル形成領域から離れ易くなる。 [0052] Therefore, according to this embodiment, even than the second embodiment shown in FIG. 5, the generated holes are easily separated from the channel forming region in the impact ionization.

【0053】図7は本発明の第4参考例に係るnチャネルMOSFETの構造を示すものであり、この図に示すものは、図2に示す第2参考例のFETから定エネルギ層を取去ったものに相当し、深さ方向の遷移層のみを備える構造となっている。 [0053] Figure 7 shows the structure of the n-channel MOSFET according to a fourth exemplary embodiment of the present invention, those shown in the figure, removing the constant energy layer from FET of the second reference example shown in FIG. 2 correspond to those with, has a structure including only the transition layer in the depth direction.

【0054】この図において、71はp型シリコン基板、72はこの基板71上に形成された素子部のn +型ソース領域、73は同じくn +型ドレイン領域、74はゲート酸化膜、75はゲート電極である。 [0054] In this figure, the p-type silicon substrate 71, 72 is n + -type source region of the element portion formed on the substrate 71, also n + -type drain region 73, 74 is a gate oxide film, 75 is a gate electrode.

【0055】基板71上の素子部におけるソース領域7 [0055] The source region 7 of the element portion on the substrate 71
2及びドレイン領域73を除く半導体領域は基板71とした基底層を含めて3層構造となっており、そのうちゲート酸化膜74の直下に位置する上層部は、形成されるチャネル深さよりも若干に深く形成され且つ単結晶シリコンからなるチャネル形成層76とされており、その下層部はSiGe合金からなっており、そのシリコン及びゲルマニウムの組成比(Si:Ge)は100%:0% Semiconductor region except the 2 and the drain region 73 has a three-layer structure including a base layer which has a substrate 71, of which an upper portion located immediately below the gate oxide film 74 is slightly larger than the channel depth to be formed are the channel forming layer 76 composed of a deeply formed and the single crystal silicon, the lower layer portion is composed of SiGe alloy, the silicon and the composition ratio of germanium (Si: Ge) is 100%: 0%
から75%:25%まで基板71の深さ方向に線形変化して、正孔に対するエネルギが基板61の深さ方向に徐々に連続的に低くなる遷移層77として形成されている。 75%: linearly changed in the depth direction of the substrate 71 up to 25% energy for holes is formed as a transition layer 77 made gradually continuously reduced in the depth direction of the substrate 61.

【0056】本実施例によってもチャネル直下における遷移層77の存在により、正孔がチャネル形成領域から離れやすくすることができるとともに、SiGe層中に正孔が蓄積されにくくなり、寄生バイポーラ効果を抑制することができる。 [0056] The presence of the transition layer 77 in the present embodiment also channel immediately below, together with the holes can be easily separated from the channel forming region, it becomes difficult holes are accumulated in the SiGe layer, suppressing the parasitic bipolar effect can do.

【0057】図8は本発明の第5参考例に係るnチャネルMOSFETの構造を示すもので、ここでは、図3に示す第3参考例のFETから定エネルギ層を取去り、遷移層のみを有する構造としたものを示している。 [0057] Figure 8 shows the structure of a n-channel MOSFET according to a fifth reference example of the present invention, in which, deprived of constant energy layer from FET of the third reference example shown in FIG. 3, only the transition layer It shows that a structure having.

【0058】この図において、81はp型シリコン基板、82はこの基板81上に形成された素子部のn +型ソース領域、83は同じくn +型ドレイン領域、84はゲート酸化膜、85はゲート電極である。 [0058] In this figure, the p-type silicon substrate 81, n + -type source region of the element portion formed on the substrate 81 is 82, 83 also n + -type drain region, 84 denotes a gate oxide film, 85 a gate electrode.

【0059】基板81上の素子部におけるソース領域8 [0059] The source region 8 of the element portion on the substrate 81
2及びドレイン領域83を除く半導体領域は基板81からなる基底層を含めて2層構造となっており、ゲート酸化膜84の直下に位置する上層部は、形成されるチャネル深さよりも深く形成され且つSiGe合金からなっており、そのシリコン及びゲルマニウムの組成比(Si: Semiconductor region except the 2 and the drain region 83 has a two-layer structure including a base layer made of a substrate 81, an upper portion located immediately below the gate oxide film 84 is deeply formed than the channel depth to be formed and it has become a SiGe alloy, the composition ratio of silicon and germanium (Si:
Ge)は100%:0%から75%:25%まで基板8 Ge) is 100%: 0% from 75%: substrate 8 up to 25%
1の深さ方向に線形変化して、正孔に対するエネルギが基板81の深さ方向に徐々に連続的に低くなる遷移層8 Linearly changes to 1 in the depth direction, the transition layer 8 energy for holes is gradually continuously reduced in the depth direction of the substrate 81
6として形成されている。 It is formed as 6.

【0060】よって、本参考例によれば、図7に示す第4参考例よりも一層の効果を期待できる。 [0060] Therefore, according to the present embodiment can be expected to further effect than the fourth reference example shown in FIG.

【0061】図9は本発明の第4実施例に係るSOI型nチャネルMOSFETの構造を示すもので、この図に示すものは、SOI構造と図7に示す構造とを組合わせたものに相当する。 [0061] Figure 9 shows the structure of an SOI-type n-channel MOSFET according to a fourth embodiment of the present invention, those shown in the figure, corresponds to that of a combination of the structure shown in SOI structure and Figure 7 to.

【0062】この図において、91はp型シリコン基板、92はこの基板91上に形成された層間分離酸化膜、93はこの酸化膜92上に形成された素子部のn + [0062] In this figure, the p-type silicon substrate 91 and is formed on the substrate 91 interlayer isolation oxide film 92, 93 of the element portion formed on the oxide film 92 n +
型ソース領域、94は同じくn +型ドレイン領域、95 Type source region, 94 is also the n + -type drain region, 95
はゲート酸化膜、96はゲート電極である。 A gate oxide film, 96 is a gate electrode.

【0063】酸化膜92上の素子部におけるソース領域93及びドレイン領域94を除く半導体領域は2層構造となっており、そのうちゲート酸化膜95の直下に位置する上層部は、形成されるチャネル深さよりも深く形成され且つ単結晶シリコンからなっていて、チャネル形成層97とされており、このチャネル形成層97の下層側の層はSiGe合金からなっており、そのシリコン及びゲルマニウムの組成比(Si:Ge)は100%:0% [0063] upper layer located immediately below the semiconductor region has a two-layer structure, of which the gate oxide film 95 except for the source region 93 and drain region 94 of the element portion on the oxide film 92, the channel depth to be formed consist formed deeper and monocrystalline silicon than of, which is a channel forming layer 97, the lower side of the layer of the channel forming layer 97 is made of SiGe alloy, the composition ratio of silicon and germanium (Si : Ge) is 100%: 0%
から75%:25%まで基板91の深さ方向に線形変化する遷移層98として形成されているものである。 75%: those which are formed as a transition layer 98 linearly vary in the depth direction of the substrate 91 up to 25%.

【0064】よって、本実施例によれば、SOI構造を有することから図7に示す第4参考例よりも一層の効果が期待され、かつSOI浮遊効果の抑制も可能となる。 [0064] Therefore, according to this embodiment, it is expected to further effect than the fourth reference example shown in FIG. 7 from having an SOI structure, and also enables suppression of SOI floating effect.

【0065】図10は本発明の第5実施例に係るSOI [0065] Figure 10 is SOI according to a fifth embodiment of the present invention
型nチャネルMOSFETの構造を示すもので、ここではSOI構造と図8に示す構造とを組合わせた構造を有するものが示されている。 Shows the structure of a type n-channel MOSFET, here shown one having a structure in which a combination of the structure shown in SOI structure and Figure 8.

【0066】この図において、101はp型シリコン基板、102はこの基板101上に形成された層間分離酸化膜、103はこの酸化膜102上に形成された素子部のn +型ソース領域、104は同じくn +型ドレイン領域、105はゲート酸化膜、106はゲート電極である。 [0066] In this figure, the p-type silicon substrate 101, 102 is the substrate 101 formed in an interlayer isolation oxide film, 103 is an n + -type source region of the element portion formed on the oxide film 102, 104 also n + -type drain region 105 is a gate oxide film, 106 is a gate electrode.

【0067】酸化膜102上の素子部におけるソース領域103及びドレイン領域104を除く半導体領域はその全域に亘りチャネル形成層を兼任する遷移層107とされている。 [0067] is a semiconductor region except the source region 103 and drain region 104 of the device section on the oxide film 102 and the transition layer 107 have concurrent channel forming layer over its entire area. この遷移層107も、上記と同様、SiG The transition layer 107, as described above, SiG
e合金からなり、そのシリコン及びゲルマニウムの組成比(Si:Ge)は100%:0%から75%:25% Consist e alloy, the composition ratio of silicon and germanium (Si: Ge) 100% is: 0% to 75%: 25%
まで基板101の深さ方向に線形変化するものとして形成されている。 Up is formed as linearly changing in the depth direction of the substrate 101.

【0068】よって、本実施例によれば、図9に示す第4実施例よりも一層の効果を期待することができることとなる。 [0068] Therefore, according to this embodiment, it becomes possible to expect a further effect than the fourth embodiment shown in FIG.

【0069】図11は本発明の第6実施例に係るSOI [0069] Figure 11 is a sixth embodiment of the present invention SOI
型nチャネルMOSFETの構造を示すもので、その特徴とするところは、主伝導キャリアとは逆極性の電荷に対し、上記基板の深さ方向に加え、ドレイン領域からソース領域に向かう方向(以下、便宜上、横方向と略称する。)の遷移を与えたことにある。 It shows the structure of a type n-channel MOSFET, and has as its features, to charges of opposite polarity from the main conduction carriers, in addition to the depth direction of the substrate, the direction from the drain region to the source region (hereinafter, for convenience, in the given transitions abbreviated as a lateral direction.).

【0070】この図において、201はp型シリコン基板であり、この基板201上にはSOI構造を与える層間分離酸化膜202が形成されるとともに、素子形成領域を囲むように素子間分離酸化膜203が形成されている。 [0070] In this figure, 201 is a p-type silicon substrate, the substrate 201 with the interlayer isolation oxide film 202 to provide a SOI structure is formed on an element isolation oxide film so as to surround the element forming region 203 There has been formed.

【0071】204は素子部のn +型ソース領域、20 [0071] 204 n + -type source region of the element portion, 20
5はn +型ドレイン領域、206はゲート酸化膜、20 5 n + -type drain region, 206 is a gate oxide film, 20
7はゲート電極、208は素子層と配線層とを電気的に絶縁分離する層間分離酸化膜、209はソース電極、2 7 denotes a gate electrode, the interlayer isolation oxide film for electrically insulating separating the element layer and the wiring layer 208, 209 is a source electrode, 2
10はドレイン電極である。 10 is a drain electrode. 酸化膜202上における素子部のソース領域204及びドレイン領域205を除く半導体領域は3層構造となっており、そのうちゲート酸化膜206の直下に位置する上層部は単結晶シリコンからなり且つチャネルをカバーできる程度の深さを有するチャネル形成層211として形成されている。 Semiconductor region excluding the source region 204 and drain region 205 of the element portion on the oxide film 202 has a three-layer structure, covering the upper portion and the channel consists of monocrystalline silicon which is situated at the them under the gate oxide film 206 It is formed as a channel forming layer 211 having a depth that can be. このチャネル形成層211の下層はSiGe合金からなっており、そのシリコン及びゲルマニウムの組成比(Si:G Underlying the channel forming layer 211 is composed of SiGe alloy, the composition ratio of silicon and germanium (Si: G
e)は100%:0%から75%:25%まで深さ方向及び横方向に線形に増大する遷移層212として形成されている。 e) is 100%: 0% to 75%: is formed as a transition layer 212 increases linearly in the depth direction and the transverse direction up to 25%. 例えば、深さ方向に相当する図11におけるA−A′線に沿った箇所の組成比(Si:Ge)は10 For example, the composition ratio of a portion along the line A-A 'in FIG. 11, which corresponds to the depth direction (Si: Ge) is 10
0%:0%から80%:20%まで変化し、横方向に相当する図11中のB−B′線に沿った箇所の組成比(S 0%: 0% to 80%: 20% change, the composition ratio of a portion along the line B-B 'in FIG. 11 corresponding to the transverse direction (S
i:Ge)は95%:5%から85%:15%まで変化する。 i: Ge) 95%: 85% 5%: varying up to 15%. よって、この遷移層212においては、酸化膜2 Therefore, in this transition layer 212, oxide film 2
02に近付くほど、そしてソース領域204に近付くほど、正孔に対するエネルギ状態が低くなる。 Closer to 02, and closer to the source region 204, the energy state for holes is low. 遷移層21 Transition layer 21
2の下層は基底層213とされ、基板201と同じ単結晶シリコンからなっている。 2 of the lower layer is a base layer 213, is made from the same single crystal silicon substrate 201.

【0072】本実施例によれば、遷移層212においては、酸化膜202に近付くほど、そしてソース領域20 [0072] According to this embodiment, in the transition layer 212, closer to the oxide film 202, and source regions 20
4に近付くほど、正孔に対するエネルギ状態が低くなるため、SOI型nチャネルMOSFETの主要電流成分である電子がドレイン付近で衝突イオン化により発生させた過剰な正孔を、速やかにゲルマニウムの割合の高い方、すなわち、素子領域におけるゲート酸化膜206側とは反対側の深い方向に、それもソース領域204側に導く役目を果たすため、深さ方向の遷移のみに比べ、過剰な正孔をより速やかにソース電極から引き抜くことができることとなる。 Closer to 4, because the energy state for holes is low, the excess holes electrons is a major current component of the SOI type n-channel MOSFET is caused by impact ionization near the drain, immediately higher percentage of germanium him, to the deep direction of the side opposite to the gate oxide film 206 side of the device region, it is also to fulfill the role of guiding the source region 204 side, compared with only the transition in the depth direction, faster the excess holes the ability to be pulled out from the source electrode.

【0073】また、本実施例ではゲルマニウムを含まないチャネル形成層211をSOI素子層の最上層に形成したが、これにはゲート酸化膜206との界面の界面準位の発生をなるべく少なくする効果と、チャネル電流が流れるこの部分の禁制帯幅は大きいままにして、衝突イオン化率の上昇を防ぐという効果がある。 [0073] Further, in this embodiment was formed a channel forming layer 211 not containing germanium on the uppermost layer of the SOI device layer is as small as possible the occurrence of interface of interface state between the gate oxide film 206 to effect If forbidden band width of the portion where the channel current flows leave large, the effect of preventing an increase in impact ionization ratio.

【0074】ここにおいて、これまで述べてきたMOS [0074] In this case, MOS, which has been described so far
FETのうち図1に示す第1参考例、図4に示す第1実施例、図11に示す第6実施例の製法について図面を参照し以下に説明する。 First reference example shown in among Figure 1 FET, the first embodiment shown in FIG. 4 will be described below with reference to the accompanying drawings method of the sixth embodiment shown in FIG. 11.

【0075】図12は図1に示す第1参考例のFET構造を得るための製造プロセスを工程別素子断面によって図解するものである。 [0075] Figure 12 is a graphical illustration of the manufacturing process for obtaining the FET structure of the first reference example shown in FIG. 1 by the process steps in device cross section.

【0076】まず、p型シリコン基板301上にSiG [0076] First of all, SiG on the p-type silicon substrate 301
e合金膜302と単結晶シリコン膜303とを、その順に、UHV/CVD(Ultra High Vacuum /Chemical V The as e alloy film 302 and the single crystal silicon film 303, in this order, UHV / CVD (Ultra High Vacuum / Chemical V
aporDeposition)またはMBE(Molecular Beam Epitax aporDeposition) or MBE (Molecular Beam Epitax
y)を用いて形成する(図12(a))。 Formed using y) (FIG. 12 (a)). なお、ここにおいてSiGe合金膜302を形成するにあたり、それらの材料ガスの供給を制御することで、シリコンとゲルマニウムとの組成比(Si:Ge=75%:25%)を全域に亘り一定に維持したり、深さ方向や横方向に変化させることが可能である。 Incidentally, when forming a SiGe alloy layer 302 herein, by controlling the supply of these materials gas, the composition ratio of silicon and germanium maintained to over the entire constant (Si: 25%: Ge = 75%) or, it can be changed in the depth direction and the transverse direction.

【0077】次に、単結晶シリコン膜303上を熱酸化して酸化膜304を形成し、この酸化膜304上に多結晶シリコン膜305を、上記UHV/CVDまたはMB Next, the upper single crystal silicon film 303 to form an oxide film 304 is thermally oxidized, a polycrystalline silicon film 305 on the oxide film 304, the UHV / CVD or MB
E法により堆積させる(図12(b))。 Deposited by Method E (FIG. 12 (b)).

【0078】続いて、リソグラフィ技術により酸化膜3 [0078] Then, the oxide film 3 by lithography technology
04及び多結晶シリコン膜305をパターニングし、ゲート酸化膜306とゲート電極307とを形成する(図12(c))。 04 and the polycrystalline silicon film 305 is patterned to form a gate oxide film 306 and the gate electrode 307 (FIG. 12 (c)).

【0079】そして、単結晶シリコン膜303側からS [0079] Then, S from single-crystal silicon film 303 side
iGe合金膜302に進入するに至る深さまで、ヒ素をイオン注入することによって、n +型ソース領域308 to a depth reaching the entering the iGe alloy film 302 by ion-implanting arsenic, n + -type source region 308
とn +型ドレイン領域309を形成すると同時にSiG And forming an n + -type drain region 309 at the same time SiG
e合金膜310を低エネルギ層310、単結晶シリコン膜303をチャネル形成層311としてそれぞれ形成する(図12(d))。 The e alloy film 310 low energy layer 310, to form respectively a single-crystal silicon film 303 as a channel formation layer 311 (FIG. 12 (d)).

【0080】以上の製造工程によれば、図1の第1参考例のMOSFET構造が得られる。 [0080] According to the above manufacturing steps, MOSFET structure of the first reference example of FIG. 1 can be obtained. なお、PECVDまたはMBEにおいて、ゲルマニウムの組成比を連続的に変化させれば、第2(図2)、第3(図3)、第4(図7)、第5(図8)参考例の構造も同様の製造工程で得られることとなる。 Incidentally, in the PECVD or MBE, if caused to continuously change the composition ratio of germanium, the second (Fig. 2), 3 (FIG. 3), 4 (FIG. 7), the fifth (Fig. 8) Reference Example structure also becomes possible to obtain the same production process.

【0081】次に、図4の第1実施例のSOI型nチャネルMOSFET構造を得るための製造プロセスについて図13を参照しつつ説明する。 Next, it will be described with reference to FIG. 13 for the preparation process to obtain an SOI type n-channel MOSFET structure of the first embodiment of FIG.

【0082】まず、シリコン基板401上にLPCVD [0082] First of all, LPCVD on the silicon substrate 401
(Low Pressure Chemical Vapor Deposition)によって酸化膜402を形成した後、SiGe合金膜403と単結晶シリコン膜404とをUHV/CVDまたはMBE After forming the oxide film 402 by (Low Pressure Chemical Vapor Deposition), an a SiGe alloy film 403 and the single crystal silicon film 404 UHV / CVD or MBE
によって形成する(図13(a))。 Formed (FIG. 13 (a)).

【0083】次いで、PECVDによって酸化膜405 [0083] Then, the oxide by PECVD film 405
を形成した後、n +型多結晶シリコン膜406を形成する(図13(b))。 After forming, thereby forming an n + -type polycrystalline silicon film 406 (FIG. 13 (b)).

【0084】続いて、リソグラフィ技術により酸化膜4 [0084] Then, the oxide film 4 by a lithography technology
05及び多結晶シリコン膜406をパターニングし、ゲート酸化膜407とゲート電極408とを形成する(図13(c))。 Patterning the 05 and the polycrystalline silicon film 406 to form a gate oxide film 407 and the gate electrode 408 (FIG. 13 (c)).

【0085】そして、単結晶シリコン膜404側からS [0085] Then, S from single-crystal silicon film 404 side
iGe合金膜403に進入するに至る深さまで、ヒ素をイオン注入することによって、n +型ソース領域409 to a depth reaching the entering the iGe alloy film 403 by ion-implanting arsenic, n + -type source region 409
とn +ドレイン領域410とを形成すると同時に、両領域409,410間におけるSiGe合金膜403を低エネルギ層411、単結晶シリコン膜404をチャネル形成層412としてそれぞれ形成する(図13 At the same time when forming the n + drain region 410, the SiGe alloy layer 403 between the two regions 409 and 410 low-energy layer 411, to form respectively a single-crystal silicon film 404 as a channel formation layer 412 (FIG. 13
(d))。 (D)).

【0086】以上の製造工程によれば、図4の第1実施例のFET構造が得られる。 [0086] According to the above manufacturing process, FET structure of the first embodiment of FIG. 4 is obtained. なお、PECVDまたはM In addition, PECVD, or M
BEにおいて、ゲルマニウムの組成比を連続的に変化させれば、第2(図5)、第3(図6)、第4(図9)、 In BE, if caused to continuously change the composition ratio of germanium, the second (Fig. 5), 3 (FIG. 6), 4 (FIG. 9),
第5(図10)実施例の構造も同様の製造工程で得られる。 Structure of the fifth (Fig. 10) embodiments are also obtained in the same manufacturing process.

【0087】図14は図11に示すSOI型nチャネルMOSFETの製造プロセスを工程別素子断面で図解するものである。 [0087] Figure 14 is a graphical illustration of the manufacturing process of the SOI type n-channel MOSFET shown in FIG. 11 in the process steps in device cross section.

【0088】まず最初に、半導体基板501上にスパッタ法またはCVD法などによりシリコン酸化膜502を全面に約1μmの厚みで形成し、ついでシリコン酸化膜502上に多結晶シリコン膜を例えば6000オングストロームの厚みで形成する。 [0088] First, by a sputtering method or the CVD method on the semiconductor substrate 501 a silicon oxide film 502 is formed to a thickness of the entire surface to about 1 [mu] m, then on the silicon oxide film 502 polycrystal silicon film, for example, of 6000 Å It is formed to a thickness. ついで電子ビームアニール法、あるいは、ヒータによるアニール法などを用いて上記多結晶シリコン膜を単結晶化し、酸化性雰囲気中で酸化してフッ化アンモニウムなどの溶液で酸化膜を除去、 Then the electron beam annealing method, or by using a annealing by the heater to a single-crystallizing the polycrystalline silicon film, removing the oxide film by oxidizing in an oxidizing atmosphere with a solution such as ammonium fluoride,
あるいはRIEなどのドライエッチングによるエッチバック法により約1000オングストロームの膜厚の単結晶シリコン膜503を形成する(図14(a))。 Or forming a single-crystal silicon film 503 having a thickness of about 1000 Å by the etch-back method using dry etching such as RIE (Fig. 14 (a)).

【0089】次いで、高真空CVD法あるいは分子線エピタキシャル法などにより、単結晶シリコン膜503上に1000オングストローム程度の膜厚のシリコン・ゲルマニウム合金膜504を形成する。 [0089] Then, due to the high vacuum CVD method or a molecular beam epitaxial method to form a silicon-germanium alloy film 504 having a thickness of about 1000 angstroms on the single-crystal silicon film 503. この際、ゲルマニウムの割合が下層から上層に向かって上述した組成変化でなだらかに減少するように原料ガスの供給を制御する。 At this time, controlling the supply of the raw material gas so as to decrease gradually in composition changes the proportion of germanium described above toward from the lower layer to the upper layer. この後ドレイン側となる部分にレジスト等でマスクをし、例えば45°の斜めイオン注入法により100K 100K on the drain side portion serving Thereafter was masked with a resist or the like, for example, by 45 ° in the oblique ion implantation method
evでGeイオンを注入しレジストを除去した後、例えば600℃で24時間アニールすることにより横方向にGeの含有率に分布をもたせることができる。 After removal of the implanted resist Ge ions in ev, it is possible to impart a distribution content of Ge in the transverse direction by 24 hours annealing at for example 600 ° C.. さらに、 further,
連続してゲルマニウムを含まない単結晶シリコン膜50 Continuously it does not include a germanium single crystal silicon film 50
5を例えば100オングストローム程度、SiGe合金膜504上に形成する(図14(b))。 5, for example about 100 angstroms, is formed on the SiGe alloy layer 504 (FIG. 14 (b)). ここで単結晶シリコン膜505は10 16 cm -3以下の低濃度にp型の不純物が導入されていることが望ましい。 Here the single crystal silicon film 505 is preferably a p-type impurity is introduced into the low concentration of 10 16 cm -3 or less.

【0090】その後、単結晶シリコン膜505上に熱酸化法またはCVD法などを用いて酸化膜を例えば200 [0090] Thereafter, an oxide film, for example by using a thermal oxidation method or CVD method on a single crystal silicon film 505 200
オングストローム形成し、さらにこの酸化膜上にLPC And Å is formed, further LPC on the oxide film
VD法などによりゲート電極となる多結晶シリコン膜を例えば4000オングストローム形成し、これら酸化膜及び多結晶シリコン膜を同時にパターニングしてゲート酸化膜511及びゲート電極512を形成する。 Polycrystalline silicon film by, for example, 4000 angstroms formed as a gate electrode due to VD method, and patterning these oxide films and the polycrystalline silicon film simultaneously to form a gate oxide film 511 and the gate electrode 512. 次に、 next,
これらゲートの両側に自己整合的に、例えば10 20 cm In a self-aligned manner on both sides of the gate, for example, 10 20 cm
-3程度の高濃度のヒ素などのn型不純物をイオン注入して拡散し、nチャネルトランジスタのソース領域507 The n-type impurity such as high concentration of arsenic of about -3 diffused by ion implantation, the source region of the n-channel transistor 507
及びドレイン領域508となるn型拡散層を形成すると同時に、これらの領域507,508以外の領域における単結晶シリコン膜503を基底層506、SiGe合金膜504を遷移層509、単結晶シリコン膜505をチャネル形成層510としてそれぞれ形成する(図14 And at the same time to form an n-type diffusion layer serving as a drain region 508, a single-crystal silicon film 503 in the region other than the regions 507, 508 underlying layer 506, SiGe alloy film 504 a transition layer 509, a single-crystal silicon film 505 respectively formed as a channel formation layer 510 (FIG. 14
(c))。 (C)).

【0091】その後、トレンチ用のホールを開孔し、その状態でCVD法等によりシリコン酸化膜を全面に形成した後、ソース・ドレイン領域507,508に達するコンタクトホールをそれぞれ開孔して、素子間分離酸化膜514及び層間分離酸化膜513として形成し、さらに、このコンタクトホールに金属配線を埋込むことにより、ソース電極515及びドレイン電極516を形成して、本発明の一実施例である半導体装置が形成される(図14(d))。 [0091] Then, opening holes for the trenches, after forming a silicon oxide film on the entire surface by CVD or the like in this state, and a contact hole reaching the source and drain regions 507 and 508, respectively, elements It formed as between isolation oxide film 514 and the interlayer isolation oxide film 513, further, by embedding the metal wires in the contact hole, to form a source electrode 515 and drain electrode 516, a semiconductor according to an embodiment of the present invention device is formed (FIG. 14 (d)). この場合の電極515,516の材料は、n型拡散層とオーミックなコンタクトをとれるものならば何でもよい。 Material of the electrodes 515, 516 in this case, whatever good if that take an ohmic contact with n-type diffusion layer.

【0092】なお、この実施例では、はじめにSOI用の酸化膜502上に基底層506となる単結晶シリコン膜503を形成するために、まず多結晶シリコン膜を堆積し、これをアニールによって単結晶化したが、例えばシリコン基板に酸素原子をイオン注入して埋込み酸化膜を形成するSIMOX法などを用いてもよい。 [0092] In this embodiment, in order to form the base layer 506 to become the single-crystal silicon film 503 on the oxide film 502 for SOI first, depositing a first polycrystalline silicon film, which single crystal by annealing Although phased, an oxygen atom or the like may be used SIMOX method for forming an ion implantation to the buried oxide film on a silicon substrate, for example. あるいは絶縁膜の上に直接エピタキシャル成長を行っても構わない。 Or it may be performed directly epitaxially grown on the insulating film.

【0093】また、ゲート電極512に多結晶シリコン膜を用いたが、所望の閾値が得られるようなものなら、 [0093] Further, although a polycrystalline silicon film on the gate electrode 512, if such things desired threshold is obtained,
他の半導体材料でも、シリサイド化合物でも、例えばアルミニウム、タングステンなどのような金属でもかまわない。 In other semiconductor materials, even silicide compound, may for example aluminum, in a metal such as tungsten.

【0094】さらに、上記の実施例では遷移層509中の禁制帯を変化させる手段としてSiGe合金を用いた。 [0094] Further, in the above embodiments using SiGe alloy as a means for changing the forbidden band in the transition layer 509. SiGe合金においては、ゲルマニウムの含有率を20%程度にまですると禁制帯がシリコンよりも0.1 In SiGe alloy, than the forbidden band silicon with a content of germanium to about 20% 0.1
eV以上狭くなる。 eV or more narrower. SiGe合金の場合にはこの禁制帯の変化は主として価電子帯の変化によるものであり、伝導帯を流れる電子はほとんど影響を受けないが、価電子帯を流れる正孔は、ゲルマニウムの含有率を変化させたために生じる価電子帯の傾きにより、ゲルマニウムの割合の高いほうに向かって、力を受ける。 This change in the forbidden band in the case of SiGe alloy is primarily due to a change in the valence band, electrons flowing in the conduction band hardly affected, holes through the valence band, the content of germanium by the slope of the valence band, which occurs because of changing, toward the higher of the percentage of germanium, subjected to a force. 0.1eVの禁制帯の差が1000オングストロームにあれば電界の強さは10kV/cmになり、正孔をこの電界により流すことが可能である。 If the difference in forbidden band of 0.1eV is 1000 Å intensity of the electric field becomes 10 kV / cm, a hole can flow by the electric field. したがって、nチャネルSOIMO Thus, n-channel SOIMO
SFETの主要電流成分である電子がドレイン付近で衝突イオン化により発生させた過剰な正孔を、速やかにゲルマニウムの割合の高い方、すなわち、ゲートと反対の深い方向に流し出す役目を果たす。 The excess holes electrons is a major current component of the SFET is caused by impact ionization near the drain, immediately higher percentage of germanium, that serves to flush out the deep direction of opposite to the gate. SiGe合金以外でも、禁制帯の滑らかな減少が可能で、かつ、その変化の主な部分は価電子帯側の変化であるような物質であればよい。 Besides the SiGe alloy, it allows a smooth decrease in the forbidden band, and the main portion of the change may be a substance such that a change in the valence band side.

【0095】また、禁制帯が狭いところでは、真性キャリア濃度が高くなるため、流れ込んだ正孔の再結合確率が増す。 [0095] In addition, at the forbidden band is narrow, because the intrinsic carrier concentration increases, probability of recombination of positive holes flowed increases. また残留する場合も、従来の構造に比べて、ゲートからの距離が遠いので、従来のSOI型MOSFE In the case where the residual is also compared with the conventional structure, since the distance from the gate is long, the conventional SOI-type MOSFE
Tのように基板の電位を変化させることなくドレイン電流を安定にすることが可能になる。 T it is possible to stabilize the drain current without changing the potential of the substrate as.

【0096】さらに、pチャネルSOIMOSFETでは、禁制帯の滑らかな減少が可能で、かつ、その変化の主な部分は伝導帯側の変化であるような物質を用いれば、上記のSOI型nチャネルMOSFETと同様の高性能SOI型pチャネルMOSFETが可能である。 [0096] Further, the p-channel SOIMOSFET, allows a smooth decrease in the forbidden band, and, if the major part of the change in use of the material such that a change in the conduction band side, above the SOI type n-channel MOSFET it is possible to similarly high performance SOI-type p-channel MOSFET and.

【0097】 [0097]

【発明の効果】以上説明したことから明らかなように本発明によれば、チャネル形成層の表面部よりも基板側の方が主伝導キャリアとは逆極性の電荷にとってエネルギが低く、ドレイン領域近傍で、衝突イオン化によって生成した新生電荷は従来技術によるMISトランジスタよりも高速に基板側へ移動することとなるため、ゲート絶縁膜に高エネルギの電荷が注入しにくく、ゲート絶縁膜の膜質低下が抑制されることとなる。 According to apparent the present invention since it has been described above, the main conduction carriers towards the substrate side from the surface portion of the channel forming layer less energy for charges of opposite polarity, the drain region near in, it is generated nascent charge by impact ionization because that would move to the prior art substrate faster than MIS transistor according to the gate insulating film hardly charge a high energy is injected, the quality reduction of the gate insulating film is suppressed the it is.

【0098】また、チャネル形成領域下に当該新生電荷が蓄積されにくくなるため、高いドレイン電圧まで安定した電流−電圧特性を得ることができる。 [0098] Further, since the newborn charge is hardly accumulated under the channel formation region, stable current to a high drain voltage - it is possible to obtain a voltage characteristic.

【0099】さらに、ゲート絶縁膜側から半導体基板側に向かってエネルギが低下する遷移層を備えることとすれば、衝突イオン化で生じた電荷を速やかに下部に流出させることができる。 [0099] Further, if providing the transition layer the energy is lowered toward the semiconductor substrate side from the gate insulating film side, it is possible to flow out quickly into the lower portion of the charge generated in the impact ionization.

【0100】特にSOI型MISトランジスタでは、分離酸化膜上のチャネル形成層の不純物濃度をSOI構造を持たない通常構造のMISトランジスタよりも低くできるので、キャリア濃度が元来低く、衝突イオン化で生成した電子または正孔がゲート絶縁膜から離れる方向に拡散し易い。 [0100] In particular SOI type MIS transistor, since the impurity concentration of the channel forming layer over the isolation oxide film may be lower than MIS transistors of the normal structure having no SOI structure, the carrier concentration is originally low, generated by impact ionization easily electrons or holes diffuses away from the gate insulating film. したがって、通常構造のMISトランジスタよりも高信頼性が実現できる。 Therefore, it is possible to realize high reliability than MIS transistors of the normal structure.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1参考例に係るnチャネルMOSF n-channel MOSF according to the first exemplary embodiment of the invention, FIG
ETの構造を示す素子断面図。 Element cross-sectional view showing a structure of ET.

【図2】本発明の第2参考例に係るnチャネルMOSF n-channel MOSF according to the second reference example of the present invention; FIG
ETの構造を示す素子断面図。 Element cross-sectional view showing a structure of ET.

【図3】本発明の第3参考例に係るnチャネルMOSF n-channel MOSF according to a third reference example of the present invention; FIG
ETの構造を示す素子断面図。 Element cross-sectional view showing a structure of ET.

【図4】本発明の第1実施例に係るSOI型nチャネルMOSFETの構造を示す素子断面図。 [4] the element cross-sectional view showing a structure of SOI type n-channel MOSFET according to the first embodiment of the present invention.

【図5】本発明の第2実施例に係るSOI型nチャネルMOSFETの構造を示す素子断面図。 [5] element sectional view showing a structure of SOI type n-channel MOSFET according to the second embodiment of the present invention.

【図6】本発明の第3実施例に係るSOI型nチャネルMOSFETの構造を示す素子断面図。 [6] element sectional view showing a structure of SOI type n-channel MOSFET according to the third embodiment of the present invention.

【図7】本発明の第4参考例に係るnチャネルMOSF n-channel MOSF according to a fourth reference example of the present invention; FIG
ETの構造を示す素子断面図。 Element cross-sectional view showing a structure of ET.

【図8】本発明の第5参考例に係るnチャネルMOSF n-channel MOSF according to a fifth reference example of the present invention; FIG
ETの構造を示す素子断面図。 Element cross-sectional view showing a structure of ET.

【図9】本発明の第4実施例に係るSOI型nチャネルMOSFETの構造を示す素子断面図。 [9] element cross-sectional view showing a structure of SOI type n-channel MOSFET according to a fourth embodiment of the present invention.

【図10】本発明の第5実施例に係るSOI型nチャネルMOSFETの構造を示す素子断面図。 [10] device sectional view showing a structure of SOI type n-channel MOSFET according to a fifth embodiment of the present invention.

【図11】本発明の第6実施例に係るnチャネルMOS [11] n-channel MOS according to a sixth embodiment of the present invention
FETの構造を示す素子断面図。 Element cross-sectional view showing the structure of the FET.

【図12】図1に示すFET構造の製造プロセスを示す工程別素子断面図。 [12] process steps element cross-sectional views showing a manufacturing process of a FET structure shown in FIG.

【図13】図4に示すFET構造の製造プロセスを示す工程別素子断面図。 [13] process steps element cross-sectional views showing a manufacturing process of a FET structure shown in FIG.

【図14】図11に示すFET構造の製造プロセスを示す工程別素子断面図。 [14] process steps element cross-sectional views showing a manufacturing process of a FET structure shown in FIG. 11.

【図15】従来のnチャネルMOSFETの構造を示す素子断面図。 [15] device cross-sectional view showing the structure of a conventional n-channel MOSFET.

【図16】従来のSOI型nチャネルMOSFETの構造を示す素子断面図。 [16] device cross-sectional view showing the structure of a conventional SOI-type n-channel MOSFET.

【図17】従来のSOI型nチャネルMOSFETにおける電位分布を示す等電位線図。 [Figure 17] equipotential diagrams showing the potential distribution in a conventional SOI-type n-channel MOSFET.

【図18】図17に示すSOI型nチャネルMOSFE [Figure 18] SOI type n-channel MOSFE shown in FIG. 17
TにおけるVD −ID 特性を示す曲線図。 Curves illustrating VD -ID characteristics in T.

【図19】第1参考例の作用を説明する図。 FIG. 19 illustrates the operation of the first embodiment.

【図20】第2参考例の作用を説明する図。 Figure 20 is a diagram for explaining the operation of the second embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

11,21,31,41,51,61,71,81,9 11,21,31,41,51,61,71,81,9
1,101,201 p型シリコン基板 12,22,32,43,53,63,72,82,9 1,101,201 p-type silicon substrate 12,22,32,43,53,63,72,82,9
3,103,204 n +型ソース領域 13,23,33,44,54,64,73,83,9 3,103,204 n + -type source region 13,23,33,44,54,64,73,83,9
4,104,205 n +型ドレイン領域 14,24,34,45,55,65,74,84,9 4,104,205 n + -type drain region 14,24,34,45,55,65,74,84,9
5,105,206 ゲート酸化膜 15,25,35,46,56,66,75,85,9 5,105,206 gate oxide film 15,25,35,46,56,66,75,85,9
6,106,207 ゲート電極 16,26,47,57,76,97,211 チャネル形成層 17,28,37,48,59,68 定エネルギ層 27,36,58,67,77,86,98,107, 6,106,207 gate electrode 16,26,47,57,76,97,211 channel forming layer 17,28,37,48,59,68 constant energy layer 27,36,58,67,77,86,98 , 107,
212 遷移層 42,52,62,92,102,202 層間分離酸化膜 212 transition layer 42,52,62,92,102,202 interlayer isolation oxide film

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平1−120067(JP,A) 特開 昭61−4280(JP,A) 特開 平3−3366(JP,A) 特開 昭63−252478(JP,A) 特開 昭63−313865(JP,A) 特開 平2−100327(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 29/78 ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent flat 1-120067 (JP, a) JP Akira 61-4280 (JP, a) JP flat 3-3366 (JP, a) JP Akira 63- 252478 (JP, a) JP Akira 63-313865 (JP, a) JP flat 2-100327 (JP, a) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 29/78

Claims (6)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】半導体基板と、 前記半導体基板上に形成された絶縁分離層と、 前記絶縁分離層上に形成されたSiGe層と、 前記SiGe層上に形成された第1導電型のシリコン領域と、 前記シリコン領域中に互いに離間して形成された第2導電型のソース領域およびドレイン領域と、 前記ソース領域およびドレイン領域間の前記シリコン領域表面部に設けられたチャネル領域と、 前記チャネル領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 を備えたことを特徴とする半導体装置。 1. A semiconductor substrate, wherein the semiconductor substrate on the formed insulating isolation layer, the isolation and separation layer on the formed SiGe layer, a silicon region of a first conductivity type formed on the SiGe layer When a second conductive type source region and a drain region formed apart from each other in said silicon region, a channel region provided in the silicon region surface portion between said source region and drain region, the channel region the semiconductor device for a gate insulating film formed above, a gate electrode formed on the gate insulating film, further comprising a said.
  2. 【請求項2】前記SiGe層は、前記チャネル領域を伝導する主伝導キャリアとは逆極性の電荷を有するキャリアが引き込まれるエネルギ状態となっている層であることを特徴とする請求項1記載の半導体装置。 Wherein said SiGe layer according to claim 1, wherein the the main conduction carriers to conduct the channel region is a layer that is the energy state of the carrier having a charge of opposite polarity is drawn semiconductor device.
  3. 【請求項3】前記SiGe層は、SiとGeとの組成比がほぼ一定となる第1の層を含んでいることを特徴とする請求項1または2記載の半導体装置。 Wherein the SiGe layer is, the semiconductor device according to claim 1 or 2, wherein the includes a first layer composition ratio of Si and Ge is substantially constant.
  4. 【請求項4】前記SiGe層は、前記シリコン領域との界面から離れるにつれてGeの濃度が零から増大する第2の層を含んでいることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。 Wherein said SiGe layer is according to any one of claims 1 to 3, characterized in that the concentration of Ge increasing distance from the interface between the silicon region contains a second layer increases from zero semiconductor device.
  5. 【請求項5】前記第1の層は、その全域に亘って一定のエネルギ状態なっている定エネルギ層であることを特徴とする請求項3記載の半導体装置。 Wherein said first layer is a semiconductor device according to claim 3, characterized in that the constant-energy layer that is constant energy state over its entire area.
  6. 【請求項6】前記第2の層は、前記キャリアが加速されるエネルギ状態となっている遷移層であることを特徴とする請求項4記載の半導体装置。 Wherein said second layer, the semiconductor device according to claim 4, wherein the carrier is a transition layer which is the energy state is accelerated.
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