JP3194364B2 - Programmable function block - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、ユーザーがプログラムによって多様な機能
を実現できる論理デバイスの構成要素である機能ブロッ
クに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit and, more particularly, to a functional block which is a component of a logic device that allows a user to realize various functions by a program.
【0002】[発明の背景]PLD(Programmable Lo
gic Device)、FPGA(Field ProgrammableGate
Array)等、ユーザーがプログラムによって多様な機能
を実現できる論理デバイスは、近年急速に発展してい
る。集積度及びスピードの向上によって、従来のASI
C(Application Specific Integrated Circuit)設
計時のエミュレーションや簡単な周辺回路の置き換えの
みならず、その多様性を生かして再構成可能なコンピュ
ータに使うことが検討されはじめている。しかし、従来
のPLDやFPGAは、多様性を重んじて、ルックアッ
プテーブルを論理構成単位として用いてきたため、コン
ピュータによく使われる算術演算の性能が悪い、という
問題があった。BACKGROUND OF THE INVENTION PLD (Programmable Lo
gic Device), FPGA (Field ProgrammableGate)
In recent years, logic devices such as Arrays, which allow users to realize various functions by programs, have been rapidly developing. By increasing integration and speed, conventional ASI
In addition to emulation at the time of C (Application Specific Integrated Circuit) design and simple replacement of peripheral circuits, the use of reconfigurable computers by taking advantage of the diversity is beginning to be studied. However, conventional PLDs and FPGAs use a look-up table as a logical configuration unit in consideration of diversity, and thus have a problem in that the performance of arithmetic operations often used in computers is poor.
【0003】一方、従来から汎用プロセッサに使われて
きた全加算器を中心としたALU(Arithmetic and L
ogical Unit)は、コンピュータによく使われる算術演
算性能は優れているものの、論理回路としての機能が乏
しく、PLDやFPGAの論理構成単位として使うこと
はできなかった。On the other hand, ALUs (Arithmetic and L) mainly using full adders conventionally used in general-purpose processors.
Although the ogical unit has excellent arithmetic operation performance often used in a computer, it has a poor function as a logic circuit and cannot be used as a logic configuration unit of a PLD or an FPGA.
【0004】本発明は、後の説明で明らかとされるよう
に、このALUの機能を強化し、且つ多様な論理機能と
高速な算術演算性能を併せ持つ論理構成単位を提供する
ものである。The present invention, as will be apparent from the following description, provides a logical configuration unit that enhances the functions of the ALU and has various logical functions and high-speed arithmetic operation performance.
【0005】[0005]
【従来の技術】図14に、従来のFPGAのロジックブ
ロック(機能ブロックの論理回路部)の例を示す(米国
特許USP5,570,039参照)。図14を参照す
ると、ロジックブロック5は、全加算器1と、その入力
に結合された前置ロジック2と、から成る。前置ロジッ
ク2は、符号3で示す2本の入力と、1本の出力を持
ち、1ビットメモリ15の内容によって、2通りの論理
機能AND(論理積)とEXNOR(排他的論理和)と
を実現できる。これによって、このロジックブロック5
は、加算/減算、および乗算の構成単位を実現できる。2. Description of the Related Art FIG. 14 shows an example of a logic block (logic circuit section of a functional block) of a conventional FPGA (see US Pat. No. 5,570,039). Referring to FIG. 14, logic block 5 comprises full adder 1 and pre-logic 2 coupled to its input. The prefix logic 2 has two inputs indicated by reference numeral 3 and one output, and has two kinds of logical functions AND (logical product) and EXNOR (exclusive logical sum) according to the contents of the 1-bit memory 15. Can be realized. Thereby, this logic block 5
Can realize constituent units of addition / subtraction and multiplication.
【0006】しかしながら、この従来のロジックブロッ
ク5は、前置ロジック2が2モードしか持っていないた
め、機能不足であることは否めない。However, the logic block 5 of the prior art has a lack of functions because the pre-logic 2 has only two modes.
【0007】例えば、2の補数表現の符号つき乗算を構
成するためには、AND付き全加算器に加えて、NAN
D(あるいは反転した入力を持つAND)付きの全加算
器も必要であるが、図14に示した従来のロジックブロ
ック5では、これを実現することはできない。For example, in order to construct a signed multiplication of two's complement representation, in addition to a full adder with AND, NAN
A full adder with D (or AND with inverted input) is also required, but this cannot be realized with the conventional logic block 5 shown in FIG.
【0008】また、実際のFPGAでは、全加算器の代
わりに、メモリを用いたルックアップテーブル(LU
T)を備え、高速なキャリー伝搬のために専用ロジック
が用いられている。その理由は、全加算器では、機能が
不足するためである。In an actual FPGA, a look-up table (LU) using a memory is used instead of a full adder.
T), and dedicated logic is used for high-speed carry propagation. The reason is that the function is insufficient in the full adder.
【0009】一方、高速な算術演算(加算、減算、乗算
等)を行うためには、ルックアップテーブルではなく、
全加算器を用いた方がよい。On the other hand, in order to perform high-speed arithmetic operations (addition, subtraction, multiplication, etc.), instead of a lookup table,
It is better to use a full adder.
【0010】[0010]
【発明が解決しようとする課題】以上説明したように、
上記従来のロジックブロックの問題点は、実現できる機
能が少ない、ということである。As described above,
The problem with the above-described conventional logic block is that the number of functions that can be realized is small.
【0011】その理由は、上記従来のロジックブロック
においては、前置ロジックの機能が、例えば2通りと少
ない、ことによる。The reason is that, in the above-described conventional logic block, the functions of the pre-logic are small, for example, two.
【0012】したがって、本発明は、上記従来技術の問
題点に鑑みてなされたものであって、その目的は、高速
な算術演算に好適とされる全加算器を用いつつ、且つ、
豊富な機能を有する前置ロジックを付加することによっ
て、多機能性と高速性とを併せ持つプログラマブル機能
ブロックを提供することにある。Accordingly, the present invention has been made in view of the above-mentioned problems of the prior art, and has as its object to use a full adder which is suitable for high-speed arithmetic operations, and
An object of the present invention is to provide a programmable function block having both multi-functionality and high-speed performance by adding a front-end logic having abundant functions.
【0013】[0013]
【課題を解決するための手段】前記目的を達成する、本
発明は、その概略を述べれば、ロジックブロックに全加
算器を用いることにより高速な算術演算を実現し、さら
に、全加算器のみでは不十分な機能性を強化するため、
多様な論理回路として機能するAND−NOR回路を全
加算器に付加してプログラマブル機能ブロックを構成し
たものである。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a high-speed arithmetic operation by using a full adder for a logic block. To reinforce poor functionality,
An AND-NOR circuit functioning as various logic circuits is added to a full adder to form a programmable function block.
【0014】より詳細には、本発明のプログラマブル機
能ブロックは、好ましくは、2つの反転した入力を有す
る第1のAND回路と、3つの入力を有しそのうち1つ
が反転した入力である第2のAND回路と、前記第1の
AND回路と前記第2のAND回路の論理和の否定をと
るNOR回路と、から成る少なくとも1つの前置ロジッ
クと、1つの全加算器と、を含み、前記全加算器の3つ
の入力のうち少なくとも1つの入力に前記前置ロジック
の出力が接続されてなるロジックブロックと、相互接続
配線とハイレベル信号とロウレベル信号のうち1つの信
号をプログラムによって選択してその出力とする少なく
とも1つの入力選択ユニットと、を含み、前記ロジック
ブロックの入力が前記入力選択ユニットの出力に接続さ
れている、ことを特徴とする。More specifically, the programmable function block of the present invention preferably comprises a first AND circuit having two inverted inputs and a second AND circuit having three inputs, one of which is an inverted input. An AND circuit, at least one pre-logic consisting of a NOR circuit for inverting a logical sum of the first AND circuit and the second AND circuit, and one full adder; A logic block in which the output of the pre-logic is connected to at least one of three inputs of the adder, and an interconnect line, and one of a high-level signal and a low-level signal selected by a program and At least one input selection unit as an output, wherein an input of the logic block is connected to an output of the input selection unit. And butterflies.
【0015】また、本発明は、前記プログラマブル機能
ブロックを複数備え、各々の前記プログラマブル機能ブ
ロックの前記前置ロジックの少なくとも1つの入力を、
前記複数のプログラマブル機能ブロック全てに渡って共
通化し、前記共通化された入力を1つの前記入力選択ユ
ニットの出力から供給する、ように構成してもよい。The present invention further includes a plurality of the programmable function blocks, wherein at least one input of the pre-logic of each of the programmable function blocks is
The common input may be supplied from all the plurality of programmable function blocks, and the common input may be supplied from the output of one input selection unit.
【0016】[0016]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
【0017】図1は、本発明の第1の実施の形態の構成
を示すブロック図である。図1を参照すると、本発明の
第1の実施の形態において、プログラマブル機能ブロッ
ク7は、ロジックブロック5と、入力ブロック6と、か
ら成る。そして、ロジックブロック5は、1つの全加算
器1と、1又は複数の前置ロジック2から成る。なお図
1には、2つの前置ロジック2の構成が示されている。FIG. 1 is a block diagram showing the configuration of the first embodiment of the present invention. Referring to FIG. 1, in the first embodiment of the present invention, the programmable function block 7 includes a logic block 5 and an input block 6. The logic block 5 includes one full adder 1 and one or a plurality of pre-logics 2. FIG. 1 shows the configuration of the two pre-logics 2.
【0018】全加算器1は、入力として引数入力A1、
A2、及びキャリー入力Cinを持ち、出力として加算出
力S及びキャリーCoutを持つ。The full adder 1 receives an argument input A 1 as an input,
A 2 , and carry input C in , and as outputs, add output S and carry C out .
【0019】前置ロジック2は、符号3で示す5本の入
力と、1本の出力と、を持つ。The prefix logic 2 has five inputs indicated by reference numeral 3 and one output.
【0020】全加算器1の引数入力A1、A2のうち、少
なくとも一方には、前置ロジック2の出力が接続され
る。図1には、全加算器1の両引数入力A1、A2が共
に、前置ロジック2の出力に接続されている構成が示さ
れているが、本発明は、この構成に限定されるものでな
いことは勿論である。The output of the pre-logic 2 is connected to at least one of the argument inputs A 1 and A 2 of the full adder 1. FIG. 1 shows a configuration in which both the argument inputs A 1 and A 2 of the full adder 1 are connected to the output of the pre-logic 2, but the present invention is limited to this configuration. Of course it is not.
【0021】入力ブロック6は、複数の入力選択ユニッ
ト6.i(但し、i=1、2、3、…)から成る。The input block 6 includes a plurality of input selection units 6. i (where i = 1, 2, 3,...).
【0022】ロジックブロック5の入力4は、全加算器
1のキャリー入力Cinと、前置ロジック2の入力3と、
もしあれば、全加算器1の引数入力のうち、前置ロジッ
ク2の出力に接続されてない、引数入力と、から成り、
各々の入力線は、入力選択ユニット6.i(i=1、
2、3、…)を介して相互結合配線8と結合している。
入力選択ユニットはロジックブロック5の入力4と同じ
数だけ設けられる。The input 4 of the logic block 5 includes a carry input C in of the full adder 1, an input 3 of the pre-logic 2,
If any, of the argument inputs of full adder 1 that are not connected to the output of prefix logic 2;
Each input line is an input selection unit 6. i (i = 1,
2, 3,...).
The same number of input selection units as the inputs 4 of the logic block 5 are provided.
【0023】相互結合配線は、同じ半導体集積回路上に
ある回路の結合に使われる配線網であり、例えば自身及
び他のプログラマブル機能ブロックの出力と入力の接続
や、プログラマブル機能ブロック、メモリ、レジスタ等
の間を相互に接続するものである。図1の相互結合配線
8はその一部を示したものである。The interconnecting wiring is a wiring network used for connecting circuits on the same semiconductor integrated circuit. For example, the connection between the output and the input of itself and other programmable function blocks, the programmable function block, the memory, the register, etc. Are connected to each other. The interconnection 8 in FIG. 1 shows a part thereof.
【0024】以下では、本発明の第1の実施の形態につ
いて更に詳細に説明すべく、各構成要素の具体的構成に
ついて説明する。In the following, in order to describe the first embodiment of the present invention in more detail, a specific configuration of each component will be described.
【0025】図2に、前置ロジック2の回路構成の一例
を示す。図2を参照すると、前置ロジック2は、部分的
に反転した入力を持つ5入力1出力のAND−NOR回
路から構成されている。より詳細には、この5入力1出
力AND−NOR回路は、入力I0、I1の反転入力を持
つ2入力AND回路201と、入力I2の反転入力、及
び入力I3、I4を入力として持つ3入力AND回路20
2と、AND回路201とAND回路202の出力を入
力とするNOR回路203と、からなる。FIG. 2 shows an example of a circuit configuration of the pre-logic 2. Referring to FIG. 2, the pre-logic 2 includes a 5-input 1-output AND-NOR circuit having a partially inverted input. More specifically, this five-input one-output AND-NOR circuit receives a two-input AND circuit 201 having inverted inputs of inputs I 0 and I 1, an inverted input of input I 2 , and inputs I 3 and I 4 . 3 input AND circuit 20 having
2 and a NOR circuit 203 to which the output of the AND circuit 201 and the output of the AND circuit 202 are input.
【0026】この5入力1出力AND−NOR回路は、
特定の入力を0(ロウレベル)又は1(ハイレベル)に
設定することにより、多様な論理回路として機能する。
図3に、その例を一覧表として示す。This 5-input, 1-output AND-NOR circuit is
By setting a specific input to 0 (low level) or 1 (high level), it functions as various logic circuits.
FIG. 3 shows an example as a list.
【0027】図3の入力欄において、空白のところはド
ントケア(Don’t care;その入力が0か1か
に結果は依存しない)を意味する。例えば、図2におい
て、入力I2が1の場合、3入力AND回路202の出
力は、入力I3、I4の論理値にかかわらず常に0とな
り、2入力NORゲートは第1の入力が0の時、第2の
入力のインバータとして作用するため、5入力1出力A
ND−NOR回路の論理値は、(I0 ̄ AND I
1 ̄) ̄ (記号 ̄は反転を示す)となり、(I0OR
I1)となり、入力I0とI1のOR(論理和)ゲートと
して機能する。In the input column of FIG. 3, a blank space means Don't care (the result does not depend on whether the input is 0 or 1). For example, in FIG. 2, when the input I 2 is 1, the output of the 3-input AND circuit 202 is always 0 irrespective of the logical values of the inputs I 3 and I 4 , and the 2-input NOR gate has the first input of 0. In this case, since it operates as an inverter of the second input, 5 inputs and 1 output A
The logical value of the ND-NOR circuit is (I 0  ̄ AND I
1  ̄)  ̄ (symbol を indicates inversion), and (I 0 OR
I 1 ) and functions as an OR (logical sum) gate of inputs I 0 and I 1 .
【0028】さらに、図3から判るように、この前置ロ
ジック2は、2の補数の符号付き乗算に必要なAND及
びNAND、さらに加減算に必要なEXOR(排他的論
理和)の機能も実現することができる。Further, as can be seen from FIG. 3, the prefix logic 2 also implements the functions of AND and NAND necessary for 2's complement signed multiplication and EXOR (exclusive OR) required for addition and subtraction. be able to.
【0029】また、図1において、全加算器1もまたあ
る程度多様な論理回路として機能する。図4は、これを
具体的に例示したものである。In FIG. 1, the full adder 1 also functions as a variety of logic circuits. FIG. 4 illustrates this concretely.
【0030】すなわち、図4を参照すると、全加算器の
キャリー入力Cinを0または1に設定することにより、
全加算器の加算出力S及びキャリー出力Coutは、2入
力1出力の基本的な論理回路である、EXOR、AN
D、EXNOR(排他的否定論理和)、ORとして機能
することが判る。なお、全加算器の出力は、入力の置換
に対して不変であるので、図4において、CinをA1あ
るいはA2と入れ替えても同じ結果を得る。That is, referring to FIG. 4, by setting the carry input C in of the full adder to 0 or 1,
The sum output S and carry output C out of the full adder are EXOR, AN which are basic logic circuits of two inputs and one output.
It can be seen that D, EXNOR (exclusive NOR) and OR function. Note that the output of the full adder is invariant with respect to the input replacement, so that the same result is obtained even if C in is replaced with A 1 or A 2 in FIG.
【0031】以上より、全加算器1の入力に、図2に示
したAND−NOR回路を結合したものは、入力の設定
の仕方により、非常に多様な論理機能を実現できるもの
であることが明らかとされた。As described above, the circuit in which the AND-NOR circuit shown in FIG. 2 is coupled to the input of the full adder 1 can realize a very wide variety of logic functions depending on how the input is set. It was made clear.
【0032】次に、入力を設定する入力選択ユニットに
ついて説明する。Next, an input selection unit for setting an input will be described.
【0033】図1において、入力ブロック6の入力選択
ユニット6.i(i=1、2、3、…)は、相互結合配
線、ハイレベル信号、及びロウレベル信号のうち1つの
信号をプログラムにより選択し、取り出す回路である。In FIG. 1, the input selection unit 6. .., i (i = 1, 2, 3,...) is a circuit for selecting and extracting one of the mutual coupling wiring, the high-level signal, and the low-level signal by a program.
【0034】図5に、入力選択ユニット6.iの構成の
一例を示す。各入力選択ユニット6.iは、1本の出力
線13を持ち、この出力線13は、相互結合配線8の1
又は複数の線と、プログラマブルスイッチ12を介して
結合し、かつ0−1スイッチ14の出力と接続される。
プログラマブルスイッチ12は、プログラムによって、
端子間を導通、又は非導通のいずれかの状態に設定でき
る回路である。また0−1スイッチ14は、1つの出力
を持ち、プログラムによってその出力状態をハイレベ
ル、ロウレベル、高インピーダンスのいずれかに設定で
きる回路である。FIG. 5 shows an input selection unit 6. 1 shows an example of the configuration of i. 5. Each input selection unit i has one output line 13, which is connected to one of the interconnection lines 8.
Alternatively, it is coupled to a plurality of lines via the programmable switch 12 and connected to the output of the 0-1 switch 14.
The programmable switch 12 is controlled by a program
This is a circuit that can be set to a conductive or non-conductive state between terminals. The 0-1 switch 14 is a circuit that has one output and can set its output state to one of a high level, a low level, and a high impedance by a program.
【0035】図6に、プログラマブルスイッチ12の構
成の一例を示す。図6を参照すると、このプログラマブ
ルスイッチ12は、プログラムによって内容を設定でき
る1ビットのコンフィギュレーション用メモリ15と、
コンフィギュレーション用メモリ15の出力Qをゲート
端子に接続したNチャネルMOSトランジスタ16と、
から成る。メモリ15の出力Qが1又は0に応じて、プ
ログラマブルスイッチ12の端子20、21間は導通、
非導通のいずれかの状態になる。FIG. 6 shows an example of the configuration of the programmable switch 12. Referring to FIG. 6, the programmable switch 12 includes a 1-bit configuration memory 15 whose contents can be set by a program,
An N-channel MOS transistor 16 having an output Q of the configuration memory 15 connected to a gate terminal;
Consists of Depending on whether the output Q of the memory 15 is 1 or 0, conduction between the terminals 20 and 21 of the programmable switch 12
One of the non-conducting states.
【0036】図7には、プログラマブルスイッチ12の
別の構成例を示す。図7を参照すると、このプログラマ
ブルスイッチ12は、プログラムによって内容を設定で
きる1ビットのコンフィギュレーション用メモリ15
と、メモリ15の出力QをNチャネルMOSトランジス
タ16のゲート端子に、メモリ15の反転出力Q ̄をP
チャネルMOSトランジスタ17のゲート端子に接続し
て成るトランスミッションゲート18と、から成る。プ
ログラマブルスイッチ12の端子20、21間はメモリ
15の出力Qが、1又は0によって導通、又は非導通の
状態になる。FIG. 7 shows another example of the configuration of the programmable switch 12. Referring to FIG. 7, this programmable switch 12 is a 1-bit configuration memory 15 whose contents can be set by a program.
The output Q of the memory 15 to the gate terminal of the N-channel MOS transistor 16 and the inverted output Q ̄ of the memory 15 to P
A transmission gate 18 connected to the gate terminal of the channel MOS transistor 17. Between the terminals 20 and 21 of the programmable switch 12, the output Q of the memory 15 becomes conductive or nonconductive by 1 or 0.
【0037】プログラマブルスイッチ12のさらに別の
構成例としてアンチフューズより構成してもよい。Another example of the configuration of the programmable switch 12 may be an antifuse.
【0038】図8に、0−1スイッチ14の構成の一例
を示す。図8を参照すると、0−1スイッチ14は、2
つの1ビットコンフィギュレーション用メモリ15.
1、15.2と、及び、メモリ15.1の出力Qをゲー
ト端子に、メモリ15.2の出力Qをソース端子に接続
したNチャネルMOSトランジスタ16から成る。メモ
リ15.1の出力Qが0か1かに応じて、0−1スイッ
チ14の出力22は、高インピーダンス状態となるか、
出力状態となるかが決まる。さらに、出力状態のとき、
すなわち、トランジスタ16が導通状態のとき、メモリ
15.2の出力Qが、0−1スイッチ14の出力22と
して出力される。FIG. 8 shows an example of the configuration of the 0-1 switch 14. Referring to FIG. 8, the 0-1 switch 14 is 2
14. One 1-bit configuration memory
1, 15.2, and an N-channel MOS transistor 16 having the output Q of the memory 15.1 connected to the gate terminal and the output Q of the memory 15.2 connected to the source terminal. Depending on whether the output Q of the memory 15.1 is 0 or 1, the output 22 of the 0-1 switch 14 goes into a high impedance state,
The output state is determined. Furthermore, in the output state,
That is, when the transistor 16 is on, the output Q of the memory 15.2 is output as the output 22 of the 0-1 switch 14.
【0039】図9に、0−1スイッチ14の別の構成例
を示す。図9を参照すると、この0−1スイッチ14
は、2つの1ビットコンフィギュレーション用メモリ1
5.1、15.2と、メモリ15.1の出力QをNチャ
ネルMOSトランジスタ16のゲート端子に、メモリ1
5.1の反転出力Q ̄をPチャネルMOSトランジスタ
17のゲート端子に接続してなるトランスミッションゲ
ートとから成り、トランスミッションゲートの一端にメ
モリ15.2の出力Qを接続したものである。メモリ1
5.1の出力Qが0か1かによって、0−1スイッチ1
4の出力22が高インピーダンス状態か出力状態かが決
まる。さらに出力状態のとき、トランスミッションゲー
トは導通状態とされ、メモリ15.2の出力Qが、0−
1スイッチ14の出力22として出力される。FIG. 9 shows another example of the configuration of the 0-1 switch 14. Referring to FIG. 9, this 0-1 switch 14
Are two 1-bit configuration memories 1
5.1, 15.2 and the output Q of the memory 15.1 are connected to the gate terminal of the N-channel MOS transistor 16,
A transmission gate formed by connecting the inverted output Q # of 5.1 to the gate terminal of the P-channel MOS transistor 17, and the output Q of the memory 15.2 is connected to one end of the transmission gate. Memory 1
Depending on whether the output Q of 5.1 is 0 or 1, 0-1 switch 1
4 is in a high impedance state or an output state. Further, in the output state, the transmission gate is turned on, and the output Q of the memory 15.2 becomes 0-
It is output as the output 22 of one switch 14.
【0040】図10に、0−1スイッチ14のさらに別
の構成例を示す。図10を参照すると、この0−1スイ
ッチ14は、NチャネルMOSトランジスタ16のソー
スはグランドに、PチャネルMOSトランジスタ17の
ソースは電源Vccにそれぞれ接続され、さらに、Nチャ
ネルMOSトランジスタ16のドレインとPチャネルM
OSトランジスタ17のドレインが接続されて、それが
出力22となる。1ビットのコンフィギュレーション用
メモリ15.1の出力QがPチャネルMOSトランジス
タ17のゲート端子に、1ビットのコンフィギュレーシ
ョン用メモリ15.2の出力QがNチャネルMOSトラ
ンジスタ16のゲート端子に接続される。これら2つの
メモリ15.1、15.2の内容がそれぞれ1、0のと
き、出力22は高インピーダンス状態、メモリ15.1
の内容が0で、かつメモリ15.2の内容が0のとき、
出力22はハイレベル、メモリ15.1の内容が1で、
かつメモリ15.2の内容が1のとき出力はロウレベル
となる。FIG. 10 shows another example of the configuration of the 0-1 switch 14. In FIG. Referring to FIG. 10, the 0-1 switch 14 is configured such that the source of an N-channel MOS transistor 16 is connected to the ground, the source of a P-channel MOS transistor 17 is connected to a power supply Vcc, and the drain of the N-channel MOS transistor 16 And P channel M
The drain of the OS transistor 17 is connected and becomes the output 22. Output Q of 1-bit configuration memory 15.1 is connected to the gate terminal of P-channel MOS transistor 17, and output Q of 1-bit configuration memory 15.2 is connected to the gate terminal of N-channel MOS transistor 16. . When the contents of these two memories 15.1 and 15.2 are 1 and 0, respectively, the output 22 is in a high impedance state and the memory 15.1.
Is 0 and the content of the memory 15.2 is 0,
The output 22 is high level, the content of the memory 15.1 is 1,
When the content of the memory 15.2 is 1, the output goes low.
【0041】図11に、入力選択ユニット6.iの図5
に示した構成とは別の構成例を示す。図11を参照する
と、相互結合配線8の1又は複数の線、及び1ビットコ
ンフィギュレーション用メモリ15.1の出力がマルチ
プレクサ9の入力に接続され、制御線10の各線にも1
ビットコンフィギュレーション用メモリ15.2の出力
が各々接続される。プログラムによって設定したメモリ
15.2の内容に応じて、マルチプレクサの入力のいず
れかの信号が出力13に伝達される。メモリ15.1
は、固定値1または0を、マルチプレクサ9に与えるた
めのもので、メモリ15.1の内容はプログラムによっ
て予め設定される。FIG. 11 shows an input selection unit 6. Figure 5 of i
2 shows a configuration example different from the configuration shown in FIG. Referring to FIG. 11, one or more lines of the interconnection line 8 and the output of the 1-bit configuration memory 15.1 are connected to the input of the multiplexer 9, and each line of the control line 10 is also connected to one line.
The outputs of the bit configuration memory 15.2 are connected to each other. Depending on the contents of the memory 15.2 set by the program, any signal at the input of the multiplexer is transmitted to the output 13. Memory 15.1
Is for giving a fixed value 1 or 0 to the multiplexer 9, and the contents of the memory 15.1 are preset by a program.
【0042】図12に、入力選択ユニット6.iのさら
に別の構成例を示す。図12を参照すると、相互結合配
線8の一又は複数の線、電源電位Vcc、及びグランド電
位がマルチプレクサ9の入力に接続され、制御線10の
各線には1ビットコンフィギュレーション用メモリ1
5.2の出力が各々接続される。プログラムによって設
定したメモリ15.2の内容に応じて、マルチプレクサ
9の入力のいずれかの信号が出力13に伝達される。FIG. 12 shows an input selection unit 6. 7 shows another example of the configuration of i. Referring to FIG. 12, one or a plurality of lines of the interconnection 8, the power supply potential V cc , and the ground potential are connected to the input of the multiplexer 9, and each line of the control line 10 has a 1-bit configuration memory 1.
The outputs of 5.2 are each connected. Depending on the contents of the memory 15.2 set by the program, one of the inputs of the multiplexer 9 is transmitted to the output 13.
【0043】図1において、相互結合配線8のうちどの
線が入力選択ユニットを素通りするかは、各入力選択ユ
ニット6.i(i=1、2、3、…)ごとに異なってよ
い。In FIG. 1, which of the interconnection lines 8 passes through the input selection unit is determined by each input selection unit 6. It may be different for each i (i = 1, 2, 3,...).
【0044】本発明の第1の実施の形態の作用効果につ
いて説明する。本発明の第1の実施の形態では、全加算
器を用いることによって、加算、乗算のような算術演算
を高速に実行できるプログラマブル機能ブロックを提供
できる。さらに、多様な論理回路として機能する前置ロ
ジックと全加算器とを組み合わせることにより、豊富な
機能も提供できる。The operation and effect of the first embodiment of the present invention will be described. According to the first embodiment of the present invention, by using a full adder, it is possible to provide a programmable function block capable of executing arithmetic operations such as addition and multiplication at high speed. Further, a variety of functions can be provided by combining pre-logic and full adders that function as various logic circuits.
【0045】次に、本発明の第2の実施の形態について
説明する。図13は、本発明の第2の実施の形態の構成
を示す図である。図13を参照すると、この実施の形態
においては、図1に示した前記第1の実施の形態に係る
プログラマブル機能ブロック7を複数並べ、各々のプロ
グラマブル機能ブロック7の前置ロジック2の入力3の
うちの1又は複数の線を、前記複数の並べられたプログ
ラマブル機能ブロック全てに渡って、共通の線30で接
続したものである。共通の線30は、各々入力選択ブロ
ックを介して相互結合配線8と結合される。Next, a second embodiment of the present invention will be described. FIG. 13 is a diagram showing the configuration of the second exemplary embodiment of the present invention. Referring to FIG. 13, in this embodiment, a plurality of programmable function blocks 7 according to the first embodiment shown in FIG. 1 are arranged, and input 3 of front logic 2 of each programmable function block 7 is provided. One or more of the lines are connected by a common line 30 over all of the plurality of arranged programmable function blocks. The common lines 30 are respectively coupled to the interconnection lines 8 via input selection blocks.
【0046】図13は、1つの前置ロジックを有するプ
ログラマブル機能ブロック7が2つ配置され、前置ロジ
ックの2つの入力が異なるプログラマブル機能ブロック
の間で、共通の線30で結ばれている例を示している。FIG. 13 shows an example in which two programmable function blocks 7 each having one prefix logic are arranged, and two inputs of the prefix logic are connected by a common line 30 between different programmable function blocks. Is shown.
【0047】前置ロジック2の入力のうちどれを共通化
してもよいが、好ましくは、図2に示した前置ロジック
2の入力I0、I1のどちらか一方、および入力I3、I4
のどちらか一方である。これは、図2に示した回路が、
入力I0とI1の置換および入力I3とI4の置換に対して
対称であり、同じ役割を持つ複数の入力のうち一方を共
通化に用いても他方の入力によってその役割を果たすこ
とができるためである。Although any of the inputs of the pre-logic 2 may be shared, it is preferable that one of the inputs I 0 and I 1 and the inputs I 3 and I of the pre-logic 2 shown in FIG. Four
Either one. This is because the circuit shown in FIG.
Symmetric to the permutation of inputs I 0 and I 1 and the permutation of inputs I 3 and I 4 , and one of a plurality of inputs having the same role is used by the other input to perform its role. This is because
【0048】本発明の第2の実施の形態は、前記第1の
実施の形態の効果に加えて、プログラマブル機能ブロッ
クの占有面積を小さくするという効果を奏する。これ
は、各プログラマブル機能ブロックの一部の入力を複数
のプログラマブル機能ブロックに渡って共通化すること
により、大きい面積を必要とする入力選択ユニットの数
を削減できるためである。The second embodiment of the present invention has the effect of reducing the area occupied by the programmable function blocks, in addition to the effects of the first embodiment. This is because the number of input selection units requiring a large area can be reduced by sharing some inputs of each programmable function block across a plurality of programmable function blocks.
【0049】[0049]
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。As described above, according to the present invention,
The following effects are obtained.
【0050】(1)本発明の第1の効果は、高速な算術
演算機能を提供できる、ということである。(1) A first effect of the present invention is that a high-speed arithmetic operation function can be provided.
【0051】その理由は、本発明においては、ロジック
ブロックに、ルックアップテーブルでなく全加算器を用
いたためである。The reason is that, in the present invention, not a look-up table but a full adder is used for the logic block.
【0052】(2)本発明の第2の効果は、上記第1の
効果と併せて豊富な機能を実現できる、ということであ
る。(2) A second effect of the present invention is that abundant functions can be realized in addition to the first effect.
【0053】その理由は、本発明においては、多様な論
理回路として機能するAND−NOR回路を全加算器に
付加してロジックブロックを構成したためである。The reason is that in the present invention, a logic block is configured by adding AND-NOR circuits functioning as various logic circuits to the full adder.
【0054】(3)本発明の第3の効果は、省面積のプ
ログラマブル機能ブロックを実現できる、ということで
ある。(3) A third effect of the present invention is that an area-saving programmable function block can be realized.
【0055】その理由は、本発明においては、プログラ
マブル機能ブロックの一部の入力を複数のプログラマブ
ル機能ブロックに渡って共通化して構成したためであ
る。The reason is that, in the present invention, a part of the inputs of the programmable function block is shared by a plurality of programmable function blocks.
【図1】本発明の第1の実施の形態の構成を示すブロッ
ク図である。FIG. 1 is a block diagram showing a configuration of a first exemplary embodiment of the present invention.
【図2】本発明の実施の形態における前置ロジックの具
体的構成の一例を示す図である。FIG. 2 is a diagram showing an example of a specific configuration of a pre-logic according to the embodiment of the present invention.
【図3】本発明の実施の形態における前置ロジックの有
する機能を示す図である。FIG. 3 is a diagram showing functions of the pre-logic according to the embodiment of the present invention.
【図4】全加算器の持つ論理機能を説明するための図で
ある。FIG. 4 is a diagram for explaining a logical function of a full adder;
【図5】本発明の実施の形態における入力選択ユニット
の第1の構成例を示す図である。FIG. 5 is a diagram illustrating a first configuration example of an input selection unit according to the embodiment of the present invention.
【図6】本発明の実施の形態におけるプログラマブルス
イッチの第1の構成例を示す図である。FIG. 6 is a diagram illustrating a first configuration example of a programmable switch according to an embodiment of the present invention.
【図7】本発明の実施の形態におけるプログラマブルス
イッチの第2の構成例を示す図である。FIG. 7 is a diagram illustrating a second configuration example of the programmable switch according to the embodiment of the present invention;
【図8】本発明の実施の形態における0−1スイッチの
第1の構成例を示す図である。FIG. 8 is a diagram illustrating a first configuration example of a 0-1 switch according to the embodiment of the present invention.
【図9】本発明の実施の形態における0−1スイッチの
第2の構成例を示す図である。FIG. 9 is a diagram illustrating a second configuration example of the 0-1 switch according to the embodiment of the present invention.
【図10】本発明の実施の形態における0−1スイッチ
の第3の構成例を示す図である。FIG. 10 is a diagram illustrating a third configuration example of the 0-1 switch according to the embodiment of the present invention.
【図11】本発明の実施の形態における入力選択ユニッ
トの第2の構成例を示す図である。FIG. 11 is a diagram illustrating a second configuration example of the input selection unit according to the embodiment of the present invention.
【図12】本発明の実施の形態における入力選択ユニッ
トの第3の構成例を示す図である。FIG. 12 is a diagram illustrating a third configuration example of the input selection unit according to the embodiment of the present invention.
【図13】本発明の別の実施の形態の構成を示すブロッ
ク図である。FIG. 13 is a block diagram showing a configuration of another embodiment of the present invention.
【図14】従来のロジックブロックの構成の一例を示す
図である。FIG. 14 is a diagram illustrating an example of a configuration of a conventional logic block.
1 全加算器 2 前置ロジック 3 前置ロジックの入力 4 ロジックブロックの入力 5 ロジックブロック 6 入力ブロック 6.i(i=1、2、3、…) 入力選択ユニット 7 プログラマブル機能ブロック 8 相互結合配線 9 マルチプレクサ 10 マルチプレクサの制御線 12 プログラマブルスイッチ 13 入力選択ユニットの出力 14 0−1スイッチ 15、15.1、15.2 コンフィギュレーションメ
モリ 16 NチャネルMOSトランジスタ 17 PチャネルMOSトランジスタ 18 トランスミッションゲート 20、21 プログラマブルスイッチの端子 22 0−1スイッチの出力 30 前置ロジックの共通化入力1 Full adder 2 Pre-logic 3 Pre-logic input 4 Logic block input 5 Logic block 6 Input block 6 i (i = 1, 2, 3,...) Input selection unit 7 Programmable function block 8 Interconnection wiring 9 Multiplexer 10 Multiplexer control line 12 Programmable switch 13 Input selection unit output 140-1 switch 15, 15.1, 15.2 Configuration memory 16 N-channel MOS transistor 17 P-channel MOS transistor 18 Transmission gate 20, 21 Terminal of programmable switch 22 Output of 0-1 switch 30 Common input of pre-logic
Claims (5)
回路と、3つの入力を有しそのうち1つが反転した入力
である第2のAND回路と、前記第1のAND回路と前
記第2のAND回路の出力の論理和の否定をとるNOR
回路と、から成る、少なくとも1つの前置ロジックと、 1つの全加算器と、 を含み、前記全加算器の3つの入力のうち、少なくとも
1つの入力に、前記前置ロジックの出力が接続されて成
るロジックブロックと、 相互接続配線とハイレベル信号とロウレベル信号のうち
1つの信号をプログラムによって選択してその出力とす
る少なくとも1つの入力選択ユニットと、 を含み、 前記ロジックブロックの入力が、前記入力選択ユニット
の出力に接続されている、ことを特徴とするプログラマ
ブル機能ブロック。1. A first AND having two inverted inputs.
A second AND circuit having three inputs, one of which is an inverted input; and a NOR for negating the logical sum of the outputs of the first AND circuit and the second AND circuit.
And at least one input of at least one of three inputs of the full adder, wherein an output of the pre-logic is connected to at least one of three inputs of the full adder. And at least one input selection unit for selecting one of the interconnect wiring, one of the high-level signal and the low-level signal by a program, and outputting the selected signal, and the input of the logic block is A programmable function block connected to an output of an input selection unit.
ロックを複数備えてなるプログラマブル機能ブロック集
合体であって、 各々の前記プログラマブル機能ブロックの前記前置ロジ
ックの少なくとも1つの入力を、前記複数のプログラマ
ブル機能ブロック全てに渡って共通化し、前記共通化さ
れた入力を、1つの前記入力選択ユニットの出力から供
給する、 ことを特徴とするプログラマブル機能ブロック集合体。2. A programmable function block aggregate comprising a plurality of the programmable function blocks according to claim 1, wherein at least one input of the pre-logic of each of the programmable function blocks is connected to the plurality of programmable function blocks. A programmable function block assembly, comprising: a common input across all of the function blocks; and the common input is supplied from an output of one of the input selection units.
つの入力を有し前記2つの入力信号の和とキャリー出力
信号を出力する全加算器と、 複数の入力信号のうち、1又は複数の入力信号の論理値
の設定により、他の入力信号についての論理積や否定論
理積、及び、論理和や排他的論理和などの論理機能が選
択自在とされ、論理積及び否定論理和の論理ゲートより
なる、少なくとも1つの、前置ロジックと、を備え、 前記全加算器の前記3つの入力の少なくとも1つの入力
が前記前置ロジックの出力に接続されてなるロジックブ
ロックと、 同一チップ上の回路間の相互結合に使われる配線網であ
る相互接続配線を入力し、該入力と、論理値1又は0の
固定値と、のいずれかをプログラム選択して取り出し、
その出力をそれぞれ、前記前置ロジックの入力、及び前
記全加算器の前記3つの入力のうち前置ロジックの出力
に接続されていない入力に供給する、複数の入力選択ユ
ニットを含む入力ブロックと、 を備え、前記全加算器の和出力端とキャリー出力端を出
力端としてなるプログラマブル機能ブロックを少なくと
も1つ含む半導体集積回路装置であって、 前記前置ロジックが、2つの反転入力を有する第1のA
ND回路と 、3つの入力を有しそのうち1つが反転入力である第2の
AND回路と 、前記第1のAND回路と前記第2のAND回路の出力の
否定論理和をとるNOR回路と、を含む、 ことを特徴と
する半導体集積回路装置。3. A total of three input signals and a carry input signal.
A full adder having two inputs and outputting the sum of the two input signals and a carry output signal; and setting the logical value of one or more of the plurality of input signals among the plurality of input signals, thereby setting A logical function such as a logical product and a negative logical product, and a logical sum and an exclusive logical sum are selectable, and at least one of a logic gate of a logical product and a negative logical sum is provided. A logic block in which at least one of the three inputs of the full adder is connected to an output of the pre-logic; and an interconnect wiring which is a wiring network used for interconnection between circuits on the same chip. Input, and program selected and taken out of the input and a fixed value of logical value 1 or 0,
An input block including a plurality of input selection units, each providing its output to an input of the pre-logic and an input of the three inputs of the full adder that is not connected to an output of the pre-logic; A semiconductor integrated circuit device including at least one programmable function block having a sum output terminal and a carry output terminal of the full adder as output terminals , wherein the pre-logic has two inverting inputs. A
A second circuit having three inputs, one of which is an inverting input;
AND circuit, and outputs of the first AND circuit and the second AND circuit.
A NOR circuit for performing a NOR operation .
置ロジックの入力の少なくとも1つを、複数の前記プロ
グラマブル機能ブロック全てに渡って共通化し、前記共
通化された入力を、同一チップ上の回路間の相互結合に
使われる配線網である前記相互接続配線と、論理1又は
0の固定値を選択して出力する1つの入力選択ユニット
の出力から供給する、ことを特徴とする請求項3記載の
半導体集積回路装置。4. A method according to claim 1, wherein at least one of the inputs of the pre-logic of the programmable function block is shared across all of the plurality of programmable function blocks, and the shared input is connected between circuits on the same chip. 4. The semiconductor according to claim 3, wherein said interconnection is a wiring network used for interconnection, and an output of one input selection unit for selecting and outputting a fixed value of logic 1 or 0 is supplied. Integrated circuit device.
固定値を選択して出力する手段として、高電位側電源端
子と低電位側電源端子の間に直列接続されたPチャネル
MOSトランジスタ及びNチャネルMOSトランジスタ
と、 前記PチャネルMOSトランジスタのゲート端子及び前
記NチャネルMOSトランジスタのゲート端子にそれぞ
れ出力を接続した第1、第2の記憶手段と、 を含み、前記PチャネルMOSトランジスタと前記Nチ
ャネルMOSトランジスタの接続点から出力を取り出す
ことを特徴とする請求項3記載の半導体集積回路装置。5. A P-channel MOS transistor connected in series between a high-potential-side power supply terminal and a low-potential-side power supply terminal, wherein said input selection unit selects and outputs a fixed value of logic 1 or 0. An N-channel MOS transistor; and first and second storage means having outputs connected to a gate terminal of the P-channel MOS transistor and a gate terminal of the N-channel MOS transistor, respectively. 4. The semiconductor integrated circuit device according to claim 3, wherein an output is taken out from a connection point of the channel MOS transistor.
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