JP3191183B2 - Scan test control gate insertion method - Google Patents
Scan test control gate insertion methodInfo
- Publication number
- JP3191183B2 JP3191183B2 JP00149893A JP149893A JP3191183B2 JP 3191183 B2 JP3191183 B2 JP 3191183B2 JP 00149893 A JP00149893 A JP 00149893A JP 149893 A JP149893 A JP 149893A JP 3191183 B2 JP3191183 B2 JP 3191183B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- clock
- test control
- scan test
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【0001】[0001]
【産業上の利用分野】本発明は、CAD(Comput
er Aided Design)システムにおいて、
既設計回路の回路接続情報中に、自動的にスキャンテス
ト制御ゲートを挿入する方式に関し、特に、設計回路が
マルチクロックで動作する際におけるスキャンテスト制
御ゲートを挿入する方式に関する。The present invention relates to a CAD (Computing) system.
er Aided Design) system,
The present invention relates to a method for automatically inserting a scan test control gate into circuit connection information of an already designed circuit, and more particularly to a method for inserting a scan test control gate when a design circuit operates with multiple clocks.
【0002】[0002]
【従来の技術】一般に、既設計回路の回路接続情報中に
クロック系スキャンテスト制御ゲートを挿入する場合に
は、回路接続情報を全て階層展開した状態で、全てのフ
リップフロップのクロック端子からスキャンテスト制御
ゲートの挿入位置を検索している。2. Description of the Related Art Generally, when a clock-based scan test control gate is inserted into circuit connection information of an already-designed circuit, a scan test is performed from the clock terminals of all flip-flops in a state where all circuit connection information is hierarchically expanded. Searching for control gate insertion position.
【0003】まず、検索を開始するフリップフロップを
設定し、その検索開始フリップフロップのクロック端子
から入力側にさかのぼる。そして、入力側にさかのぼっ
て検索されたゲートの出力が全てフリップフロップのク
ロック端子に接続されている状態を確保する。検索され
たゲートがバッファであり、そのゲートの出力が全てフ
リップフロップのクロック端子に接続している場合に
は、そのバッファの入力側を更にさかのぼる。一方、検
索されたゲートの出力が全てフリップフロップのクロッ
ク端子に接続されていないか、または検索されたゲート
がバッファ以外のゲートである場合には、スキャンテス
ト制御ゲートを挿入し、その制御ゲートの出力はバッフ
ァを経由した状態及び経由しない状態でフリップフロッ
プのクロック端子に接続される。First, a flip-flop for starting a search is set, and the search is started from the clock terminal of the flip-flop to the input side. Then, it is ensured that all the outputs of the gates that have been searched for on the input side are connected to the clock terminal of the flip-flop. If the searched gate is a buffer and all outputs of the gate are connected to the clock terminal of the flip-flop, the input side of the buffer is further traced. On the other hand, if all the outputs of the searched gate are not connected to the clock terminal of the flip-flop, or if the searched gate is a gate other than the buffer, a scan test control gate is inserted and the control gate of the control gate is inserted. The output is connected to the clock terminal of the flip-flop with and without passing through a buffer.
【0004】検索されたゲートの出力側にバッファが接
続されている場合には、その出力側を全て検索し、バッ
ファを経由した状態においても、出力が全てフリップフ
ロップのクロック端子に接続している状態を確保する。When a buffer is connected to the output side of the searched gate, all the output sides are searched, and all the outputs are connected to the clock terminal of the flip-flop even in a state of passing through the buffer. Secure state.
【0005】ここで、図15に示す回路に対してスキャ
ンテスト制御ゲートを挿入する過程を説明する。まず、
フリップフロップ101を検索開始フリップフロップと
して設定する。フリップフロップ101のクロック端子
には、バッファゲート110が接続されており、ゲート
110の出力は全てフリップフロップ101のクロック
端子に接続されているため、ゲート109にさかのぼ
る。ゲート109の出力には、バッファ111が接続さ
れているため、その出力側を検索する。ゲート111の
出力側は全てフリップフロップのクロック端子に接続さ
れているため、ゲート109を更にさかのぼり、入力端
子までさかのぼる。ここで、ゲート109の入力側にス
キャンテスト制御ゲートが挿入される。同様な処理によ
り、ゲート113の入力側、ゲート114の出力側にス
キャンテスト制御ゲートが挿入される。Here, the process of inserting a scan test control gate into the circuit shown in FIG. 15 will be described. First,
The flip-flop 101 is set as a search start flip-flop. The buffer terminal 110 is connected to the clock terminal of the flip-flop 101, and all the outputs of the gate 110 are connected to the clock terminal of the flip-flop 101, and therefore go back to the gate 109. Since the buffer 111 is connected to the output of the gate 109, the output side is searched. Since all outputs of the gate 111 are connected to the clock terminal of the flip-flop, the gate 109 is further advanced to the input terminal. Here, a scan test control gate is inserted on the input side of the gate 109. By the same processing, a scan test control gate is inserted on the input side of the gate 113 and the output side of the gate 114.
【0006】このようにして、図15に示す回路に対
し、スキャンテスト制御ゲート116を挿入した状態回
路を図16に示す。FIG. 16 shows a state circuit in which the scan test control gate 116 is inserted in the circuit shown in FIG.
【0007】セット系スキャンテスト制御ゲート及びリ
セット系スキャンテスト制御ゲートについてもクロック
系スキャンテスト制御ゲートと同様にして挿入処理され
るがここでは説明を省略する。The set scan test control gate and the reset scan test control gate are also inserted in the same manner as the clock scan test control gate, but the description is omitted here.
【0008】[0008]
【発明が解決しようとする課題】上述のように、従来の
挿入方式では、フリップフロップのクロック端子、セッ
ト端子、リセット端子に接続されたゲートを最初に検索
する。次にこのゲートの出力先を全て検索するわけであ
るが、その出力先に論理の変化しないゲートが接続され
ている場合、更にその出力先まで検索し、フリップフロ
ップのクロック端子、セット端子、リセット端子に接続
している状態を確保している。As described above, in the conventional insertion method, a gate connected to a clock terminal, a set terminal, and a reset terminal of a flip-flop is searched first. Next, all the output destinations of this gate are searched. If a gate whose logic does not change is connected to the output destination, the search is further performed to the output destination, and the clock terminal, set terminal, and reset of the flip-flop are searched. The state of connection to the terminal is secured.
【0009】ところで、大規模な回路では、論理の変化
しないゲートが多段に渡って接続されている場合が多
く、それら論理の変化しないゲートの出力先を全て検索
し、その後スキャンテスト制御ゲートを挿入すると、多
大な計算時間を必要とする。In a large-scale circuit, gates whose logic does not change are often connected in multiple stages, and all the output destinations of the gates whose logic does not change are searched, and then a scan test control gate is inserted. Then, a large amount of calculation time is required.
【0010】例えば、1つのバッファの出力に5個のバ
ッファが接続されているバッファツリーが5段で形成さ
れているとする。最終段のバッファ数は625個とな
り、全体のネット数は781となる。最終段のバッファ
全ての出力に5個ずつのフリップフロップのクロックが
接続されていると、全てのフリップフロップのクロック
端子からの検索は625×781回となる。つまり、検
索回数はフリップフロップ数×バッファ出力のネット数
となる。For example, it is assumed that a buffer tree in which five buffers are connected to the output of one buffer is formed in five stages. The number of buffers in the last stage is 625, and the total number of nets is 781. If the clocks of the five flip-flops are connected to the outputs of all the buffers in the last stage, the search from the clock terminals of all the flip-flops is 625 × 781 times. That is, the number of searches is the number of flip-flops × the number of nets in the buffer output.
【0011】本発明の目的は短時間の計算時間でスキャ
ンテスト制御ゲートの挿入位置を検索できる挿入方式を
提供することにある。It is an object of the present invention to provide an insertion method capable of searching for an insertion position of a scan test control gate in a short calculation time.
【0012】[0012]
【課題を解決するための手段】本発明によるスキャンテ
スト制御ゲート挿入方式では、1度の処理で、バッファ
1段分のさかのぼり処理を行う。1度目の処理では、フ
リップフロップのクロック端子から検索を開始し、スキ
ャンテスト制御ゲートの挿入位置が確定する場合には、
その位置にクロック系スキャンテスト制御ゲートを挿入
する。バッファが検索され、スキャンテスト制御ゲート
の挿入位置が確定しない場合には、そのバッファの入力
側にクロック系ダミーゲートを挿入し、1度目の処理を
終了する。In the scan test control gate insertion method according to the present invention, the retroactive processing for one stage of the buffer is performed in one processing. In the first processing, the search is started from the clock terminal of the flip-flop, and when the insertion position of the scan test control gate is determined,
A clock scan test control gate is inserted at that position. If the buffer is searched and the insertion position of the scan test control gate is not determined, a clock-related dummy gate is inserted into the input side of the buffer, and the first processing ends.
【0013】2度目以降の処理では、1度目以降の処理
で挿入されたクロック系ダミーゲートの入力端子からの
検索を行う。1度目と同様に、クロック系スキャンテス
ト制御ゲートの挿入位置が確定する場合には、クロック
系ダミーゲートをクロック系スキャンテスト制御ゲート
に置き換える。バッファが検索され、クロック系スキャ
ンテスト制御ゲートの挿入位置が確定しない場合には、
既に挿入されているクロック系ダミーゲートを削除し、
そのバッファの入力側に再度クロック系ダミーゲートを
挿入する。In the second and subsequent processes, a search is performed from the input terminal of the clock system dummy gate inserted in the first and subsequent processes. Similarly to the first time, when the insertion position of the clock scan test control gate is determined, the clock dummy gate is replaced with the clock scan test control gate. If the buffer is searched and the insertion position of the clock scan test control gate is not determined,
Delete the already inserted clock dummy gate,
The clock dummy gate is inserted again into the input side of the buffer.
【0014】2度目以降の処理を、クロック系ダミーゲ
ートが無くなるまで繰り返すことにより、クロック系ス
キャンテスト制御ゲートの挿入位置を確定する。The second and subsequent processes are repeated until there is no clock-system dummy gate, so that the insertion position of the clock-system scan test control gate is determined.
【0015】フリップフロップのセット端子から検索を
開始する際にも、一度目の処理でフリップフロップのセ
ット端子からの検索を開始し、クロック系と同様な処理
を行い、セット系スキャンテスト制御ゲートを挿入す
る。When the search is started from the set terminal of the flip-flop, the search from the set terminal of the flip-flop is started in the first processing, the same processing as that of the clock is performed, and the set scan test control gate is set. insert.
【0016】同様に、フリップフロップのリセット端子
から検索を開始する際にも1度目の処理でフリップフロ
ップのリセット端子からの検索を開始し、クロック系と
同様な処理を行い、リセット系スキャンテスト制御ゲー
ト差挿入する。Similarly, when the search is started from the reset terminal of the flip-flop, the search from the reset terminal of the flip-flop is started in the first processing, and the same processing as that of the clock is performed. Insert the gate.
【0017】上述のように、ゲートの出力先の検索時、
バッファが検索された場合であっても、そのゲートの出
力先まで検索する必要が無くなるため、その処理時間が
軽減される。As described above, when searching for the output destination of the gate,
Even when a buffer is searched, there is no need to search the output destination of the gate, so that the processing time is reduced.
【0018】例えば、1つのバッファの出力に5個のバ
ッファが接続されているバッファツリーが5段で形成さ
れているとする。最終段のバッファ数は625個とな
り、全体のネット数は781となる。最終段のバッファ
全ての出力に5個ずつのフリップフロップのクロックが
接続されていると、1回目の処理の検索では、1つのバ
ッファに出力されているフリップフロップの個数×フリ
ップフロップ数となるため、625×5。2回目の処理
では125×5。3回目は25×5。4回目は5×5。
5回目は5回となる。総検索回数は3905回となり、
この例に関して従来の検索方式に比べ1/125とな
る。For example, it is assumed that a buffer tree in which five buffers are connected to the output of one buffer is formed in five stages. The number of buffers in the last stage is 625, and the total number of nets is 781. If the clocks of the five flip-flops are connected to the outputs of all the buffers in the last stage, the number of flip-flops output to one buffer is multiplied by the number of flip-flops in the first search. , 625 × 5, 125 × 5 in the second processing, 25 × 5 in the third processing, and 5 × 5 in the fourth processing.
The fifth time is five times. The total number of searches is 3905,
For this example, it is 1/125 compared to the conventional search method.
【0019】[0019]
【実施例】以下本発明について実施例によって説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to embodiments.
【0020】図1及び図2を参照して、まず検索を開始
するノードの設定をする(ステップ11)。ここでは、
フリップフロップのクロック端子が検索開始ノードとし
て設定される。例えば、図2において、フリップフロッ
プ101のクロック端子が検索開始ノードとして設定さ
れる。次にクロック端子の入力側ゲートg1を検索する
(ステップ12,図2において、ゲート110を検索す
る)。そして、ゲートg1の出力側を全て検索する(ス
テップ13)。図2に示すフリップフロップ101及び
102のクロック端子がG1となる。これらは、全てフ
リップフロップのクロック端子であるため(ステップ1
4)、ステップ15へ移る。ステップ15では、g1が
バッファであるため、g1の入力側、つまり、図2にお
いてゲート109とゲート110の間にダミーゲートが
挿入される。Referring to FIGS. 1 and 2, first, a node for starting a search is set (step 11). here,
The clock terminal of the flip-flop is set as a search start node. For example, in FIG. 2, the clock terminal of the flip-flop 101 is set as a search start node. Next, the input side gate g1 of the clock terminal is searched (step 12, searching for the gate 110 in FIG. 2). Then, all the output sides of the gate g1 are searched (step 13). The clock terminal of the flip-flops 101 and 102 shown in FIG. These are all clock terminals of the flip-flop (step 1).
4) Go to step 15. In step 15, since g1 is a buffer, a dummy gate is inserted on the input side of g1, that is, between the gate 109 and the gate 110 in FIG.
【0021】同様にして、図7に示すその他のフリップ
フロップのクロック端子について上述のステップ11か
らステップ18までを適用すると、ゲート111の入力
側、ゲート113の入力側、ゲート115の入力側にダ
ミーゲートが挿入される。その結果、図2に示す回路に
は図3に示すようにダミーゲートが挿入される。Similarly, when the above-described steps 11 to 18 are applied to the clock terminals of the other flip-flops shown in FIG. 7, dummy inputs are provided at the input side of the gate 111, the input side of the gate 113, and the input side of the gate 115. A gate is inserted. As a result, a dummy gate is inserted into the circuit shown in FIG. 2 as shown in FIG.
【0022】次に図3に示す回路に対して2回目の処理
を行う。Next, a second process is performed on the circuit shown in FIG.
【0023】図4を参照して、図3において、検索開始
のノードをダミーゲートdg1に設定する(ステップ2
1)。入力側のゲートを検索し、g2としてゲート10
9が検索される(ステップ22)。そして、g2の出力
側のゲートを全て検索すると、ダミーゲートdg1とd
g2が検索されるため、つまり、ステップ24で全てが
ダミーゲートと判定されるため、ステップ24からステ
ップ25に移る。ステップ25の判定g2(図3におい
て符号109)はバッファであるため、ステップ25か
らステップ27に移る。そしてステップ27において、
既に挿入されているダミーゲートdg1とdg2を削除
し、ゲート109の入力側に新たなダミーゲートdg
1′を挿入する。Referring to FIG. 4, in FIG. 3, the node at which the search is started is set to dummy gate dg1 (step 2).
1). The gate on the input side is searched, and the gate 10 is set as g2.
9 is retrieved (step 22). When all the gates on the output side of g2 are searched, dummy gates dg1 and dg1
Since g2 is searched, that is, all are determined to be dummy gates in step 24, the process proceeds from step 24 to step 25. Since the determination g2 in step 25 (reference numeral 109 in FIG. 3) is a buffer, the process proceeds from step 25 to step 27. And in step 27,
The dummy gates dg1 and dg2 that have already been inserted are deleted, and a new dummy gate dg is added to the input side of the gate 109.
Insert 1 '.
【0024】ダミーゲートdg3から検索を開始した場
合には、ステップ24において、ダミーゲートdg3の
他に、バッファ以外のゲート114が接続されていると
判されて、ステップ28でdg3をスキャンテスト制御
ゲートに置き換えることになる。If the search is started from the dummy gate dg3, it is determined in step 24 that the gate 114 other than the buffer is connected in addition to the dummy gate dg3. Will be replaced by
【0025】さらに、ダミーゲートdg4から検索を開
始した場合には、ステップ25でバッファ以外のゲート
114が検索されるため、ステップ26でダミーゲート
dg4を削除し、ゲート114の出力側にスキャンテス
ト制御ゲートが挿入されることになる。その結果、図3
に示す回路は図5に示す回路に変更される。Further, when the search is started from the dummy gate dg4, the gate 114 other than the buffer is searched in step 25. Therefore, the dummy gate dg4 is deleted in step 26, and the scan test control is applied to the output side of the gate 114. A gate will be inserted. As a result, FIG.
Is changed to the circuit shown in FIG.
【0026】さらに、図5に示す回路に対して3回目の
処理が行われる。Further, a third process is performed on the circuit shown in FIG.
【0027】図4及び図5を参照して、この時点で残っ
てるダミーゲートはdg1′だけである。この場合、ス
テップ22で、入力端子が検索される。入力端子はバッ
ファ以外のゲートとみなされ、ステップ26でdg1′
がスキャンテスト制御ゲートに置き換わり、全てのダミ
ーゲートが無くなる。この結果、図5に示す回路は図6
に示す回路となる。Referring to FIGS. 4 and 5, the only remaining dummy gate at this point is dg1 '. In this case, in step 22, the input terminal is searched. The input terminal is regarded as a gate other than the buffer.
Replaces the scan test control gate, and all the dummy gates disappear. As a result, the circuit shown in FIG.
The circuit shown in FIG.
【0028】上述の実施例においては、クロック系スキ
ャン制御ゲートの挿入について説明したが、セット系ス
キャン制御ゲートの挿入についても同様に処理される。
つまり、第1回目の処理として図7に示す処理(ステッ
プ31〜38))を施した後、図8に示す処理(ステッ
プ41〜48)を施すことによって、図9に示す回路に
対して図10に示す結果が得られる。In the above embodiment, the insertion of the clock-based scan control gate has been described. However, the insertion of the set-based scan control gate is processed in the same manner.
In other words, after the processing shown in FIG. 7 (steps 31 to 38) is performed as the first processing, the processing shown in FIG. 8 (steps 41 to 48) is performed so that the circuit shown in FIG. The results shown in FIG.
【0029】同様に、リセット系スキャン制御ゲートの
挿入についても、図11に示す処理(ステップ51〜5
8)を施した後、図12に示す処理(ステップ61〜6
8)を施すことによって、図13に示す回路に対して図
14に示す結果が得られる。Similarly, the process shown in FIG. 11 (steps 51-5)
8), the processing shown in FIG.
By performing 8), the result shown in FIG. 14 is obtained for the circuit shown in FIG.
【0030】[0030]
【発明の効果】以上説明したように本発明ではゲートの
出力先を検索する際、バッファが検索されてもそのゲー
トの出力先まで検索する必要がなく、その結果、短時間
でスキャンテスト制御ゲートの挿入位置を検索できると
いう効果がある。As described above, according to the present invention, when searching for an output destination of a gate, even if a buffer is searched, it is not necessary to search for the output destination of that gate. There is an effect that the insertion position of the can be searched.
【図1】本発明による処理(1回目)の一実施例を説明
するための流れ図である。FIG. 1 is a flowchart illustrating an example of processing (first time) according to the present invention.
【図2】本発明による処理実行前の回路を示す図であ
る。FIG. 2 is a diagram showing a circuit before processing is executed according to the present invention.
【図3】図2に示す回路に対して本発明による1回目の
処理が実行された後の回路を示す図である。FIG. 3 is a diagram showing a circuit after the first processing according to the present invention has been performed on the circuit shown in FIG. 2;
【図4】本発明による処理(2回目以降)の一実施例を
説明するための流れ図である。FIG. 4 is a flowchart for explaining an embodiment of processing (second and subsequent times) according to the present invention.
【図5】図3に示す回路に対して本発明による2回目の
処理が実行された後の回路を示す図である。FIG. 5 is a diagram showing a circuit after a second process according to the present invention has been performed on the circuit shown in FIG. 3;
【図6】図5に示す回路に対して本発明による3回目の
処理が実行された後の回路を示す図である。6 is a diagram showing a circuit after a third process according to the present invention has been performed on the circuit shown in FIG. 5;
【図7】本発明による処理(1回目)の他の実施例を説
明するための流れ図である。FIG. 7 is a flowchart for explaining another embodiment of the processing (first time) according to the present invention.
【図8】本発明による処理(2回目以降)の他の実施例
を説明するための流れ図である。FIG. 8 is a flowchart for explaining another embodiment of the processing (second and subsequent times) according to the present invention.
【図9】本発明による処理実行前の回路を示す図であ
る。FIG. 9 is a diagram showing a circuit before execution of processing according to the present invention.
【図10】本発明による処理実行後の回路を示す図であ
る。FIG. 10 is a diagram showing a circuit after processing according to the present invention is performed.
【図11】本発明による処理(1回目)のさらに他の実
施例を説明するための流れ図である。FIG. 11 is a flowchart for explaining still another embodiment of the processing (first time) according to the present invention.
【図12】本発明による処理(2回目)のさらに他の実
施例を説明するための流れ図である。FIG. 12 is a flowchart for explaining still another embodiment of the processing (second time) according to the present invention.
【図13】本発明による処理実行前の回路を示す図であ
る。FIG. 13 is a diagram showing a circuit before processing is executed according to the present invention.
【図14】本発明による処理実行後の回路を示す図であ
る。FIG. 14 is a diagram showing a circuit after execution of processing according to the present invention.
【図15】従来の処理実行前の回路を示す図である。FIG. 15 is a diagram showing a circuit before execution of a conventional process.
【図16】従来の処理実行後の回路を示す図である。FIG. 16 is a diagram showing a circuit after execution of a conventional process.
101〜108 フリップフロップ 109〜113,115 バッファ 114 バッファ以外のゲート 201〜208 フリップフロップ 209〜213,215 バッファ 214 バッファ以外のゲート 301〜308 フリップフロップ 309〜313,315 バッファ 314 バッファ以外のゲート 101-108 Flip-flops 109-113, 115 Buffer 114 Gates other than buffers 201-208 Flip-flops 209-213, 215 Buffers 214 Gates other than buffers 301-308 Flip-flops 309-313, 315 Buffers 314 Gates other than buffers
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 17/50 G01R 31/28 - 31/30 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G06F 17/50 G01R 31/28-31/30
Claims (3)
回路接続情報中に、スキャン制御ゲートを挿入する際、
検索を開始する第1のフリップフロップのクロック端子
を設定して設定クロック端子とする第1のステップと、 前記設定クロック端子を入力側にさかのぼり、該入力側
に接続されているゲートを検索して検索ゲートとする第
2のステップと、該検索ゲートがバッファであり、その
出力が全てフリップフロップ群のクロック端子に接続さ
れている場合には、前記検索ゲートの入力側に、第1の
クロック系ダミーゲートを挿入する第3のステップと、
前記検索ゲートの出力側に前記フリップフロップ群のク
ロック端子以外のゲートが接続されている場合には、前
記検索ゲートとフリップフロップ群のクロック端子との
間にのみ第1のクロック系スキャンテスト制御ゲートを
挿入する第4のステップと、前記検索ゲートがバッファ
以外のゲートであり、その出力が全て前記フリップフロ
ップ群のクロック端子に接続されている場合には、前記
検索ゲートの出力側に前記第2のクロック系スキャンテ
スト制御ゲートを挿入する第5のステップと、前記第1
のステップから前記第5のステップを回路接続情報全て
に適用した後、検索を開始するゲートとして前記第3の
ステップで挿入された前記第1のクロック系ダミーゲー
トを設定する第6のステップと、前記第1のクロック系
ダミーゲートの入力端子をさかのぼり、第2のゲートを
検索する第7のステップと、該第2のゲートがバッファ
であり、出力が全て前記第1のクロック系ダミーゲート
の入力端子に接続されている場合には、前記第1のクロ
ック系ダミーゲートを全て削除し、前記バッファの入力
側に第2のクロック系ダミーゲートを挿入する第8のス
テップと、前記第2のゲートの出力側に、前記第1のク
ロック系ダミーゲートの入力端子以外のゲートが接続さ
れている場合には、ら前記第2のクロック系ダミーゲー
トを第3のクロック系スキャンテスト制御ゲートに置き
換える第9のステップと、前記第2のゲートがバッファ
以外のゲートであり、その出力が全て前記第1のクロッ
ク系ダミーゲートに入力端子に接続されている場合に
は、前記第2のゲートの出力側に第4のクロック系スキ
ャンテスト制御ゲートを挿入し、前記第2のクロック系
ダミーゲートを全て削除する第10のステップと、前記
回路接続情報中からクロック系ダミーゲートが全て無く
なるまで前記第7のステップから前記第10のステップ
までを繰り返し実行する第11のステップとを備えるこ
とを特徴とするスキャンテスト制御ゲート挿入方式。When a scan control gate is inserted into circuit connection information in a circuit operating with a multi-clock,
A first step of setting a clock terminal of a first flip-flop for starting a search and setting the clock terminal as a set clock terminal; and retrieving a gate connected to the input side by retrieving the set clock terminal to an input side. A second step of forming a search gate; and when the search gate is a buffer and all outputs thereof are connected to clock terminals of a flip-flop group, a first clock system is connected to the input side of the search gate. A third step of inserting a dummy gate;
When a gate other than the clock terminal of the flip-flop group is connected to the output side of the search gate, a first clock system scan test control gate is provided only between the search gate and the clock terminal of the flip-flop group. And if the search gate is a gate other than a buffer and all of its outputs are connected to the clock terminals of the flip-flop group, the second side is connected to the output side of the search gate. A fifth step of inserting a clock-system scan test control gate of
A sixth step of setting the first clock system dummy gate inserted in the third step as a gate to start a search after applying the fifth step to the fifth step to all circuit connection information; A seventh step of retrieving an input terminal of the first clock system dummy gate and searching for a second gate, wherein the second gate is a buffer, and all outputs are input signals of the first clock system dummy gate. An eighth step of deleting all the first clock-system dummy gates and inserting a second clock-system dummy gate at the input side of the buffer, if the second gate is connected to a terminal; If a gate other than the input terminal of the first clock system dummy gate is connected to the output side of the first clock system dummy gate, the second clock system dummy gate is connected to the third clock system. A ninth step of replacing with a system scan test control gate; and when the second gate is a gate other than a buffer, and all the outputs are connected to the input terminal of the first clock system dummy gate, A tenth step of inserting a fourth clock-system scan test control gate at the output side of the second gate and deleting all of the second clock-system dummy gates; and a clock-system dummy gate from the circuit connection information. And an eleventh step of repeatedly executing the seventh step to the tenth step until all are eliminated.
ゲート挿入方式において、前記クロック端子の代わりに
セット端子が設定され、前記クロック系ダミーゲート及
び前記クロック系スキャンテスト制御ゲートの代わりに
それぞれセット系ダミーゲート及びセット系スキャンテ
スト制御ゲートを用いるようにしたことを特徴とするス
キャンテスト制御ゲート挿入方式。2. The scan test control gate insertion system according to claim 1, wherein a set terminal is set instead of said clock terminal, and a set system is set instead of said clock system dummy gate and said clock system scan test control gate. A scan test control gate insertion method, wherein a dummy gate and a set scan test control gate are used.
ゲート挿入方式において、前記クロック端子の代わりに
リセット端子が設定され、前記クロック系ダミーゲート
及び前記クロック系スキャンテスト制御ゲートの代わり
にそれぞれリセット系ダミーゲート及びリセット系スキ
ャンテスト制御ゲートを用いるようにしたことを特徴と
するスキャンテスト制御ゲート挿入方式。3. The scan test control gate insertion method according to claim 1, wherein a reset terminal is set instead of said clock terminal, and a reset system is set instead of said clock system dummy gate and said clock system scan test control gate. A scan test control gate insertion method, wherein a dummy gate and a reset scan test control gate are used.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00149893A JP3191183B2 (en) | 1993-01-08 | 1993-01-08 | Scan test control gate insertion method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00149893A JP3191183B2 (en) | 1993-01-08 | 1993-01-08 | Scan test control gate insertion method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06208603A JPH06208603A (en) | 1994-07-26 |
JP3191183B2 true JP3191183B2 (en) | 2001-07-23 |
Family
ID=11503132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00149893A Expired - Fee Related JP3191183B2 (en) | 1993-01-08 | 1993-01-08 | Scan test control gate insertion method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3191183B2 (en) |
-
1993
- 1993-01-08 JP JP00149893A patent/JP3191183B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06208603A (en) | 1994-07-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20050091025A1 (en) | Methods and systems for improved integrated circuit functional simulation | |
US6360352B2 (en) | Digital circuit layout techniques | |
JP3851357B2 (en) | Timing characteristic extraction method for transistor circuit, storage medium storing timing characteristic library, LSI design method, and gate extraction method | |
US7000206B2 (en) | Timing path detailer | |
JP3191183B2 (en) | Scan test control gate insertion method | |
US6167556A (en) | System for logic extraction from a layout database | |
JPH0981616A (en) | Static timing analysis device and analysis method therefor | |
Jain et al. | Automatic clock abstraction from sequential circuits | |
JP3265384B2 (en) | Logic simulation method and logic simulation device used therefor | |
JPH07287051A (en) | Input data creation device for logic simulation | |
US6098068A (en) | Inter-module data management methodology for circuit synthesis | |
US6463572B1 (en) | IC timing analysis with known false paths | |
JP2853649B2 (en) | How to create a logic simulation model | |
JP2812257B2 (en) | How to create a logic simulation model | |
JP2970600B2 (en) | Logic simulation method | |
Nishimura et al. | Synthesis of a Petri net based control flow model | |
JPS60173484A (en) | Logical simulation system | |
JP2567985B2 (en) | Digital circuit path automatic selection method and digital circuit path automatic selection device | |
JPH05108752A (en) | Simulation device | |
JP2581806B2 (en) | How to modify the path trace file | |
JPH05143667A (en) | Logical simulation system | |
JPH0642253B2 (en) | Critical path analysis processing method | |
CN113703737A (en) | Register transmission level code generation method, device, equipment and medium | |
JP2839574B2 (en) | Matching method for logic circuits containing indefinite values | |
JPH07113934B2 (en) | Logic circuit delay time optimization method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010424 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |