JP3190878B2 - A method of manufacturing a thin film transistor - Google Patents

A method of manufacturing a thin film transistor

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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、薄膜トランジスタ(TFT)に関し、特に液晶パネル等に用いられるTF The present invention relates to relates to a thin-film transistor (TFT), in particular used in a liquid crystal panel or the like TF
Tの製造方法に関する。 T process for the preparation of.

【0002】 [0002]

【従来の技術】液晶パネル等に使用されるTFT、特に逆スタガ型のTFTの製造においては、TFTのソース、ドレイン電極の形成方法が量産の観点から難しく重要な技術となっている。 BACKGROUND ART TFT used in a liquid crystal panel or the like, particularly in the manufacture of an inverted staggered TFT, the source of the TFT, the method of forming the drain electrode has become difficult important technology from the standpoint of mass production. 通常、この逆スタガ型のTFT Normally, the reverse stagger type TFT
では、チャネル掘り込み型のTFTが形成される。 In the channel dug type TFT is formed. このような技術については、例えば、特開平5−33533 Such techniques are described, for example, JP-A-5-33533
6号公報に記載されている。 It is described in 6 JP. 以下、従来の技術としてこのようなチャネル掘り込み型のTFTの製造方法について図7に基づいて説明する。 It will be described with reference method for manufacturing such a channel grooved type TFT in FIG. 7 as a conventional art. 図7は、この種の従来のT Figure 7 is a conventional T of this kind
FTの製造工程順の断面図である。 It is a cross-sectional view of the order of manufacturing steps of the FT.

【0003】図7(a)に示すように、透明絶縁性基板である絶縁基板101上にゲート電極102をクロム等の金属をパターニングして形成する。 [0003] As shown in FIG. 7 (a), a gate electrode 102 is formed by patterning a metal such as chromium on the insulating substrate 101 is a transparent insulating substrate. そして、ゲート電極102を被覆するようにゲート絶縁膜103を形成する。 Then, a gate insulating film 103 to cover the gate electrode 102. このようにして、アモルファスシリコン膜104とn +アモルファスシリコン膜105とを積層して堆積させる。 Thus, deposited by laminating an amorphous silicon film 104 and the n + amorphous silicon film 105.

【0004】次に、フォトリソグラフィ技術とドライエッチング技術とで、上記のn +アモルファスシリコン膜105とアモルファスシリコン膜104とを微細加工する。 [0004] Then, in the photolithography and dry etching, micromachining the amorphous silicon film 104 above the n + amorphous silicon film 105. そして、図7(b)に示すように、島状のアモルファスシリコン層106および島状のn +アモルファスシリコン層107を形成する。 Then, as shown in FIG. 7 (b), to form an island-shaped amorphous silicon layer 106 and the island of the n + amorphous silicon layer 107.

【0005】次に、図7(c)に示すように、金属導電膜108をスパッタ法で堆積させる。 [0005] Next, as shown in FIG. 7 (c), depositing a metal conductive film 108 by sputtering. ここで、金属導電膜108は、ゲート絶縁膜103上、アモルファスシリコン層106およびn +アモルファスシリコン層107 The metal conductive film 108 on the gate insulating film 103, an amorphous silicon layer 106 and the n + amorphous silicon layer 107
上に形成される。 It is formed on the top. なお、金属導電膜108としてクロムが用いられる場合には、スパッタ時の温度は200℃程度になるように設定される。 In the case where chromium is used as the metal conductive film 108, the temperature during sputtering is set to be about 200 ° C..

【0006】次に、フォトリソグラフィ技術とドライエッチング技術とで、金属導電膜108を所定の形状に加工する。 [0006] Then, in the photolithography and dry etching to process the metal conductive film 108 into a predetermined shape. このようにして、図7(d)に示すように、ソース電極109とドレイン電極110とを形成する。 In this way, as shown in FIG. 7 (d), to form the source electrode 109 and the drain electrode 110. この金属導電膜108の加工でn +アモルファスシリコン層107表面が露出される。 It is processed with n + amorphous silicon layer 107 surface of the metal conductive film 108 is exposed.

【0007】次に、このようにして形成されたソース電極109とドレイン電極110とをエッチングマスクにして、露出したn +アモルファスシリコン層107をドライエッチングすると共に、引き続いて、アモルファスシリコン層106の表面をドライエッチングし、チャネル堀込み部111を形成する。 [0007] Next, the thus was the source electrode 109 and a drain electrode 110 which is formed as an etching mask, the n + amorphous silicon layer 107 exposed as well as dry etching, and subsequently, the surface of the amorphous silicon layer 106 the dry etched to form a channel engraved part 111.

【0008】このようにして、図7(e)に示すように、ソース側のオーミックコンタクト層109aとドレイン側のオーミックコンタクト層110aとが形成されるようになる。 [0008] Thus, as shown in FIG. 7 (e), so that the ohmic contact layer 110a of the ohmic contact layer 109a and the drain side of the source side is formed. そして、ゲート電極102、ゲート絶縁膜103、アモルファスシリコン層106に形成されるチャネル領域、ソース電極109およびドレイン電極1 Then, the gate electrode 102, the gate insulating film 103, a channel region formed in the amorphous silicon layer 106, the source electrode 109 and the drain electrode 1
10を有する逆スタガ型TFTが絶縁基板101上に形成されるようになる。 Inverted staggered TFT having 10 becomes to be formed on the insulating substrate 101.

【0009】さらに、図示していないが、全体を被覆するようにパッシベーション膜を形成し、逆スタガ型のT Furthermore, although not shown, to form a passivation film so as to cover the whole of the inverted staggered T
FTの製造は終了する。 FT of the production is completed.

【0010】 [0010]

【発明が解決しようとする課題】以上に説明した従来の技術において、通常の逆スタガ型TFTの製造方法では、次のような大きな問題がある。 In the conventional art described INVENTION An object Solved] above, in the manufacturing method of the conventional inverted stagger TFT, and has the following major problems. すなわち、図7 That is, FIG. 7
(d)および図7(e)で説明したように、ソース電極109とドレイン電極110とをエッチングマスクにしてn +アモルファスシリコン層107をドライエッチングする場合に、このエッチングの制御が極めて難しくなる。 As described in (d) and FIG. 7 (e), the in the case of dry etching the n + amorphous silicon layer 107 and the source electrode 109 and the drain electrode 110 as an etching mask, the control of the etching is extremely difficult. この理由は、n +アモルファスシリコン層107上に形成される金属導電膜108の影響で、n +アモルファスシリコン層107と金属導電膜108との界面にシリサイド層が形成されるからである。 This is because, under the influence of the metal conductive film 108 formed over n + amorphous silicon layer 107, the interface between the n + amorphous silicon layer 107 and the metal conductive film 108 because the silicide layer is formed. このシリサイド層のために、CF 4等のフッ素系化合物を反応ガスに用いた上記ドライエッチングにおいて、n +アモルファスシリコン層107のエッチングが進行しなくなる。 For this silicide layer, in the dry etching using a fluorine-based compound such as CF 4 reactive gas, etching of the n + amorphous silicon layer 107 not proceed. このようにして、チャネル掘り込みにおいて、図7(e)に示すようにアモルファスシリコン層106表面が荒れて、 Thus, in the channel dug, rough amorphous silicon layer 106 surface as shown in FIG. 7 (e),
粗面状のチャネル掘込み部111が形成されるようになる。 Rough surface of the channel dug-in portion 111 is to be formed.

【0011】このような粗面状のチャネル掘込み部11 [0011]-in portion 11 dug such rough surface shape of the channel
1が形成されると、先述したパッシベーション膜とアモルファスシリコン層106の界面で粗面状のチャネル掘込み部111側のバンド・ベンディングが生じ易くなる。 When 1 is formed, the band bending at the interface with rough surface of the channel dug-in portion 111 side of the passivation film and the amorphous silicon layer 106 previously described is liable to occur. このために、TFTのオフ状態(非動作状態)でのソース・ドレイン間のリーク電流が増加するようになる。 For this, the leakage current between the source and drain of a TFT in the off state (non-operating state) is to increase. すなわち、オフ電流が増加してしまう。 That is, the off current is increased.

【0012】以上のようなチャネル掘り込み型TFTの問題を回避する方法が特開平5−267341号公報に示されている。 [0012] How to avoid the problem of over such channels digging type TFT is shown in JP-A-5-267341. しかし、このTFTの製造方法は工程が複雑であり、製造コストが増大するようになる。 However, this method of manufacturing the TFT process is complicated, so that manufacturing cost is increased.

【0013】本発明の目的は、チャネル掘り込み型TF [0013] It is an object of the present invention, the channel dug type TF
Tの製造において、上記のような問題点を解決し、信頼性の高いTFTを提供することにある。 In the production T, then to solve the above problems, it is to provide a highly reliable TFT. また、本発明の他の目的は、簡便なチャネル掘り込み型TFTの製造方法を提供し、逆スタガ型のTFTの生産性を大幅に向上させることである。 Another object of the present invention is to provide a method of manufacturing a simple channel digging TFT, and is possible to greatly improve the productivity of the inverted staggered of the TFT.

【0014】 [0014]

【課題を解決するための手段】このために、本発明のT Means for Solving the Problems To this end, T of the present invention
FTの製造方法は、絶縁基板上にゲート電極を形成し前記ゲート電極を被覆してゲート絶縁膜、半導体薄膜および高濃度不純物を含有する半導体薄膜を順次に積層して堆積させる工程と、第1のレジストマスクでもって前記高濃度不純物を含有する半導体薄膜と前記半導体薄膜とをエッチングし島状の半導体層を形成する工程と、前記第1のレジストマスクを加工し第2のレジストマスクにする工程と、前記第2のレジストマスクでもって前記島状の半導体層の表面をエッチングしオーミックコンタクト層とチャネル掘込み部を形成する工程と、前記第2のレジストマスクを除去後、金属導電膜を全面に堆積しドライエッチングを施して前記オーミックコンタクト層に接続するソース電極とドレイン電極とを形成する工程とを含む。 Production method of FT, a gate insulating film covering the gate electrode to form a gate electrode on an insulating substrate, depositing by sequentially stacking a semiconductor thin film containing a semiconductor thin film and the high-concentration impurity, the first forming a semiconductor layer of the etching and the semiconductor thin film and semiconductor thin film island that resist with a mask containing the high-concentration impurity, the step of the second resist mask processing the first resist mask When the entire surface a step, after removing the second resist mask, the metal conductive film for forming the second resist with a mask to etch the surface of the island-shaped semiconductor layer ohmic contact layer and the channel dug-in portion deposited and forming a source electrode and a drain electrode connected to the ohmic contact layer is subjected to dry etching. ここで、前記半導体薄膜がアモルファスシリコン膜である。 Here, the semiconductor thin film is an amorphous silicon film.

【0015】そして、レジスト膜で構成される前記第1 [0015] Then, the first composed of the resist film
のレジストマスクの断面形状が凹状であり、前記レジスト膜が前記オーミックコンタクト層上部で厚く、前記チャネル堀込み部で薄くなるように形成されている。 Cross-sectional shape of the resist mask is concave, the resist film is thick in the ohmic contact layer top, is formed to be thinner in the channel engraved part. そして、前記島状の半導体層を形成した後、前記第1のレジストマスクに異方性のドライエッチング加工を施し前記オーミックコンタクト層上部にのみレジスト膜が残存する前記第2のレジストマスクを形成する。 Then, after forming the island-shaped semiconductor layer, forming the second resist mask resist film remains only in the ohmic contact layer upper subjected to dry etching of anisotropic to the first resist mask .

【0016】あるいは、前記第1のレジストマスクは第1レジスト膜と第2レジスト膜のこの順に積層したレジスト膜で構成され、前記第2レジスト膜が前記オーミックコンタクト層上部にのみ形成されている。 [0016] Alternatively, the first resist mask is formed of a resist film formed by laminating in this order of the first resist film and the second resist film, the second resist film is formed only on the ohmic contact layer top. 前記島状の半導体層を形成した後、シリル化処理で前記第2レジスト膜中にシリコンを含有させ、酸素ガス中でのドライエッチングで前記シリコン含有の第2レジスト膜をシリコン酸化膜に変換すると共に前記第2レジスト膜の被覆していない前記第1レジスト膜をエッチング除去し前記オーミックコンタクト層上部にのみレジスト膜が残存する前記第2のレジストマスクを形成する。 After forming the island-shaped semiconductor layer, the silicon is contained in the second resist film by the silylation process, to convert the second resist layer of the silicon contained in the silicon oxide film by dry etching in oxygen gas the second resist film resist film only coated the not first resist layer on the ohmic contact layer top is removed by etching of forming the second resist mask to remain with.

【0017】また、フォトリソグラフィ工程で使用するレチクルのマスクパターンにおいて遮光部と半透光部とが形成され、前記遮光部と前記半透光部とがレジスト膜に転写されて前記第1のレジストマスクが形成される。 Further, it formed a light-shielding portion and a translucent portion in the mask pattern of a reticle used in photolithography process, the light blocking portion and said semi-light transmitting portion is transferred to the resist film of the first resist mask is formed.
そして、前記半透光部は解像限界以下の寸法を有する遮光パターンで形成される。 Then, the semi-light transmitting portion is formed by a light shielding pattern having the following dimensions resolution limit.

【0018】このように、逆スタガ型のTFTの形成において、金属導電膜でなくレジストマスクをドライエッチングマスクにしてチャネル堀込み部を形成するために、チャネル堀込み部表面の平滑性が大幅に向上する。 [0018] Thus, in the formation of the reverse stagger TFT, and the resist mask rather than metal conductive layer to form a channel engraved part in the dry etching mask, is much smoothness of the channel engraved part surface improves.

【0019】また、第1のレジストマスクでもってTF [0019] Also, with the first resist mask TF
Tの島状の半導体層を形成した後、上記第1のレジストマスクを加工して第2のレジストマスクに変換し、この第2のレジストマスクをドライエッチングマスクにして上記チャネル堀込み部を形成するため、製造工程が大幅に簡略化されTFTの生産性が向上する。 After forming the island-shaped semiconductor layer T, then into a second resist mask by processing the first resist mask, forming the channel engraved part by the second resist mask to dry etch mask to, the manufacturing process is greatly simplified improving productivity of the TFT.

【0020】 [0020]

【発明の実施の形態】次に、本発明の第1の実施の形態を図1と図2あるいは図3に基づいて説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Next, a description will be given of a first embodiment of the present invention in FIG. 1 and FIG. 2 or 3. ここで、図1と図2は本発明の逆スタガ型のTFTの製造工程順の断面図である。 Here, FIG. 1 and FIG. 2 is a sectional view of the order of manufacturing steps of the inverted staggered TFT of the present invention. そして、図3は本発明のフォトリソグラフィ工程で用いられるレチクルの断面図である。 Then, FIG. 3 is a cross-sectional view of a reticle used in photolithography of the present invention.

【0021】図1(a)に示すように、従来の技術で説明したのと同様に、絶縁基板1上にゲート電極2をクロム等の金属で形成する。 As shown in FIG. 1 (a), similarly as described in the prior art, a gate electrode 2 formed of a metal such as chromium on the insulating substrate 1. そして、ゲート電極2上にゲート絶縁膜3を形成する。 Then, a gate insulating film 3 on the gate electrode 2. このようにして、半導体薄膜として膜厚が200nm程度のアモルファスシリコン膜4 In this way, the amorphous silicon film 4 having a film thickness of about a semiconductor thin film 200nm
と膜厚が60nm程度のn +アモルファスシリコン膜5 A thickness of about 60 nm n + amorphous silicon film 5
とを積層して堆積させる。 It is deposited by laminating the door.

【0022】次に、全面にポジ形のレジスト膜6を公知のフォトリソグラフィ技術で形成する。 Next, the entire surface to form a resist film 6 of positive type by a known photolithography technique. ここで、レジスト膜6の膜厚は1μm程度である。 Here, the film thickness of the resist film 6 is about 1 [mu] m. そして、図1(a) Then, as shown in FIG. 1 (a)
に示すように遮光部8と半透光部9を有するレチクル7 The reticle 7 having a light shielding portion 8 and the semi-light-transmitting portion 9 as shown in
をマスクにして、レジスト膜6を露光照射光10で露光する。 As a mask to expose the resist film 6 with the exposure irradiation light 10. この露光後に、レジスト膜6を通常の方法でもって現像する。 After this exposure, it is developed with a resist film 6 in the usual way.

【0023】このような遮光部と半透光部を有するレチクルの例について図3を参照して説明する。 [0023] will be described with reference to FIG. 3 for an example of a reticle having such light-shielding portion and the semi-light-transmitting portion. 図3には、 In FIG. 3,
このようなレチクルについて3つの例が断面図で示されている。 Three examples are shown in cross-section for such reticles. 図3(a)に示す例では、レチクル基板7a上に、例えばクロム金属で遮光部8が所定のパターンに形成され、半透光部9が形成されている。 In the example shown in FIG. 3 (a), on the reticle substrate 7a, the light shielding portion 8 is formed in a predetermined pattern, for example chromium metal, semi-light-transmitting portion 9 is formed. ここで、半透光部9は、露光解像限界以下のクロム金属のパターンでもって構成される。 Here, semi-light-transmitting portion 9 is configured with a pattern of the following chromium metal exposure resolution limit. 例えば、パタ−ン幅寸法が露光波長以下の矩形のパターンが所定のピッチで配列されている。 For example, pattern - emission width dimension rectangular pattern following exposure wavelength are arranged at a predetermined pitch.
あるいは、このような矩形のパターンが格子状に形成されている。 Alternatively, such a rectangular pattern is formed in a lattice shape. この場合には、上記の露光解像限界以下のクロム金属パターンの形成されている領域では、露光照射光の透過量は20〜80%になるように設定される。 In this case, in the region formed of the exposure resolution limit or less chromium metal pattern, the amount of transmission of exposure irradiation light is set to be 20-80%. このようにして、半透光部9が形成される。 In this way, the semi-light-transmitting portion 9 is formed.

【0024】図3(b)に示す例では、レチクル基板7 [0024] In the example shown in FIG. 3 (b), reticle substrate 7
a上に、例えばクロム金属で遮光部8が所定のパターンに形成される。 On a, the light shielding portion 8 is formed in a predetermined pattern, for example, chromium metal. そして、半透光部となる領域のクロム金属がエッチングされ薄膜部8aが形成されている。 The thin film portion 8a is chromium metal is etched region to be a semi-light-transmitting portion is formed. この場合には、上記のクロム金属の薄膜部8aの形成されている領域で、露光照射光の半分程度が透過するように設定される。 In this case, in the region formed of the thin portion 8a of the chromium metal, about half of the exposure illumination light is set to transmit. このようにして、半透光部が形成されることになる。 In this manner, so that the semi-light-transmitting portion is formed.

【0025】図3(c)に示す例では、レチクル基板7 [0025] In the example shown in FIG. 3 (c), reticle substrate 7
a上に、例えばクロム金属で遮光部8が所定のパターンに形成されている。 On a, the light shielding portion 8 is formed in a predetermined pattern, for example, chromium metal. そして、半透光部は、ハーフトーン部9aでもって形成される。 The semi-light-transmitting portion is formed with a halftone portion 9a. ここで、ハーフトーン部9 Here, the half-tone section 9
aは、例えばタングステンシリサイド等で形成される。 a is formed by, for example, tungsten silicide or the like.
このようにして、半透光部が形成される。 In this way, the semi-light-transmitting portion is formed.

【0026】以上のようにして、図1(b)に示すように、n +アモルファスシリコン膜5上に第1のレジストマスクすなわちレジストマスク11を形成する。 [0026] As described above, as shown in FIG. 1 (b), a first resist mask i.e. resist mask 11 on the n + amorphous silicon film 5. ここで、レジストマスク11にはレジスト凹部12が形成される。 Here, the resist recess 12 is formed in the resist mask 11. なお、このレジスト凹部12の深さは700nm The depth of the resist recess 12 is 700nm
程度に設定される。 It is set to such an extent. 図1(b)の工程でレジスト凹部1 1 the resist recess 1 in the step (b)
2が形成されるのは、上記のようなレチクルが使用されるために、露光照射工程でレジスト膜6に照射される光量が低減するからである。 Is the 2 is formed, for reticle as described above is used, the amount of light irradiated to the resist film 6 in the exposure irradiation step is because reduced.

【0027】次に、Cl 2とHBrの混合ガスを反応ガスとする反応性イオンエッチング(RIE)技術で、レジストマスク11を用いて、上記のn +アモルファスシリコン膜5とアモルファスシリコン膜4とを順次に加工する。 Next, a mixed gas of Cl 2 and HBr by reactive ion etching (RIE) technique for the reactive gas, using the resist mask 11, and the above n + amorphous silicon film 5 and the amorphous silicon film 4 processed sequentially. そして、図1(c)に示すように、島状の半導体層すなわち島状のアモルファスシリコン層13および島状のn +アモルファスシリコン層14を形成する。 Then, as shown in FIG. 1 (c), to form an n + amorphous silicon layer 14 of the island-shaped semiconductor layer or an island-shaped amorphous silicon layer 13 and the island.

【0028】次に、図1(c)の状態でO 2に微量のS [0028] Next, S traces to O 2 in the state of FIG. 1 (c)
6を添加した反応ガス中でのRIEを行う。 Performing RIE in a reaction gas with the addition of F 6. このようにして、レジストマスク11の表面部を異方性エッチングで除去していく。 In this way, gradually removed by anisotropic etching of the surface portion of the resist mask 11. そして、図2(a)に示すように、 Then, as shown in FIG. 2 (a),
レジスト凹部12のレジスト膜が無くなるようにし、n Resist film of the resist recess 12 as is eliminated, n
+アモルファスシリコン層14を露出させる。 + Exposing the amorphous silicon layer 14. ここで、 here,
図1(c)で示したレジストマスク11は図2(a)に示すようなレジストマスク11aすなわち第2のレジストマスクに変換される。 Resist mask 11 shown in FIG. 1 (c) is converted to the resist mask 11a or second resist mask as shown in FIG. 2 (a).

【0029】次に、上記のレジストマスク11aをエッチングマスクにし、SF 6 、HClとHeの混合ガスを反応ガスとするRIEでn +アモルファスシリコン層1 Next, a resist mask 11a above an etching mask, SF 6, HCl and the n + amorphous silicon layer, a mixed gas by RIE to reactive gases the He 1
4の露出した領域をドライエッチングする。 4 exposed areas of dry etching. このようにして、オーミックコンタクト層15を形成する。 In this way, forming an ohmic contact layer 15. さらに、同様なRIEで、アモルファスシリコン層13表面をエッチングし、図2(b)に示すように、チャネル掘込み部16を形成する。 Moreover, a similar RIE, the amorphous silicon layer 13 surface by etching, as shown in FIG. 2 (b), to form a channel dug-in portion 16. ここで、チャネル掘込み部16 Here, narrowing drilling channel section 16
の表面形状は非常に平滑になり鏡面に近い状態になる。 Surface shape is in a state close to the mirror surface becomes very smooth of.
なお、チャネル掘込み部16の深さは50nm程度である。 The depth of the channel dug-in portion 16 is about 50nm.

【0030】次に、RIEのマスクにしたレジストマスク11aを公知のアッシングで除去する。 Next, the resist mask is removed 11a that a mask of RIE in a known ashing. このようにして、図2(c)に示すように、その表面の所定領域にオーミックコンタクト層15を有し、非常に平滑なチャネル掘込み部16を有するアモルファスシリコン層13が形成される。 In this way, as shown in FIG. 2 (c), it has an ohmic contact layer 15 in a predetermined region of the surface, the amorphous silicon layer 13 having a narrowing portion 16 digging a very smooth channel is formed.

【0031】次に、図2(d)に示すように、クロム等の金属導電膜17をスパッタ法で堆積させる。 Next, as shown in FIG. 2 (d), depositing a metal conductive film 17 such as chromium by sputtering. ここで、 here,
金属導電膜17は、ゲート絶縁膜3上、アモルファスシリコン層13、オーミックコンタクト層15およびチャネル掘込み部16上に被着して形成される。 Metal conductive film 17 is formed on the gate insulating film 3, the amorphous silicon layer 13 are formed by deposited on the ohmic contact layer 15 and the channel dug-in portion 16.

【0032】次に、フォトリソグラフィ技術とドライエッチング技術とで、金属導電膜17を所定の形状に加工する。 Next, in a photolithography technique and dry etching technique, to process the metal conductive film 17 into a predetermined shape. このようにして、図2(e)に示すように、ソース電極18とドレイン電極19とを形成する。 In this way, as shown in FIG. 2 (e), to form the source electrode 18 and drain electrode 19.

【0033】このようにして、絶縁基板1上のゲート電極2、ゲート絶縁膜3、非常に平滑なチャネル掘り込み部16を有するアモルファスシリコン層13、オーミックコンタクト層15に接続するソース電極18およびドレイン電極19を有する逆スタガ型のTFTが形成されるようになる。 [0033] In this manner, the gate electrode 2 on the insulating substrate 1, a gate insulating film 3, the amorphous silicon layer 13 having a very smooth channel digging portion 16, the source electrode 18 and a drain connected to the ohmic contact layer 15 so inverted staggered TFT having electrode 19 is formed.

【0034】さらに、図示していないが、全体を被覆するようにパッシベーション膜を形成し、逆スタガ型のT Furthermore, although not shown, to form a passivation film so as to cover the whole of the inverted staggered T
FTの製造は終了する。 FT of the production is completed.

【0035】本発明のようなTFTの製造方法では、上述したようにチャネル掘込み部の表面が非常に平滑になる。 [0035] In TFT manufacturing method as in the present invention, the surface of the portion narrowing drilling channel as described above is very smooth. さらに、本発明では次のような効果が生じる。 Further, the following effects occur in the present invention. 以下、図4に基づいてこの効果を説明する。 Hereinafter, this effect will be described with reference to FIG.

【0036】図4は、チャネル堀込み部の形成のためのRIE後のエッチングバラツキ量と上記RIEのチャネルエッチング時間との関係を従来の技術と比較して示す。 [0036] Figure 4, in comparison with the prior art the relationship between the channel etching time of the etching variation amount and the RIE after RIE for forming the channel engraved part. ここで、RIEでの反応ガスは、従来の技術の場合も上記実施の形態で説明したSF 6 、HClとHeの混合ガスである。 Here, the reaction gas in the RIE, even if the prior art is a mixed gas of SF 6, HCl and He described in the above embodiment. また、チャネル堀込み部の深さは、本発明と従来の技術で同一になるように設定されている。 The depth of the channel engraved part is set to be the same in the present invention and the prior art.

【0037】図4から判るように、本発明の方法ではエッチング時間が従来の半分以下になる。 [0037] As can be seen from FIG. 4, the etching time becomes less than half of the conventional in the process of the present invention. さらに、ウェーハ面内でのチャネル堀込み部の深さのバラツキすなわちエッチングバラツキは、本発明の方法では従来の技術の場合の1/3以下に低減するようになる。 Furthermore, variations i.e. etching variation in the depth of the channel engraved part at the wafer surface, in the method of the present invention will be reduced to 1/3 or less of the prior art.

【0038】本発明のこのような効果は、本発明では、 [0038] Such an effect of the present invention, in the present invention,
チャネル堀込み部の形成のためのRIE工程の時点で、 At the time of RIE process for forming the channel engraved part,
+アモルファスシリコン層14表面にクロム金属とシリコンが反応して形成されるシリサイド層がほとんど形成されていないことによって生じる。 caused by the silicide layer n + chromium metal and silicon in the amorphous silicon layer 14 is formed on the surface by the reaction is hardly formed.

【0039】これに対して、従来の技術の場合には、チャネル堀込み部の形成のためのRIE工程の時点で、上記のシリサイド層が無制御に形成されているために、上記RIEの制御が非常に難しくなる。 [0039] On the contrary, in the case of the conventional art, at the time of RIE process for forming the channel engraved part, for the above silicide layer is formed on the uncontrolled, control of the RIE It becomes very difficult.

【0040】次に、本発明の第2の実施の形態を図5と図6に基づいて説明する。 Next, a second embodiment of the present invention will be described with reference to FIGS. 5 and 6. 図5と図6は本発明の逆スタガ型のTFTの製造工程順の断面図である。 5 and 6 are sectional views of the manufacturing process sequence of the inverted staggered TFT of the present invention. この実施例では、レジスト凹部を有するレジストマスクの形成方法が、第1の実施の形態と異なる。 In this embodiment, formation of the resist mask having a resist recess, different from the first embodiment. 以下、第1の実施の形態と同一のものは同一符号で示される。 Hereinafter, the identical to the first embodiment are denoted by the same reference numerals.

【0041】図5(a)に示すように、絶縁基板1上にゲート電極2、ゲート絶縁膜3を積層して形成する。 As shown in FIG. 5 (a), the gate electrode 2 on the insulating substrate 1 is formed by stacking a gate insulating film 3. さらに、膜厚が400nm程度のアモルファスシリコン膜4と膜厚が80nm程度のn +アモルファスシリコン膜5を積層して堆積させる。 Further, the film thickness is the amorphous silicon film 4 and the film thickness of about 400nm is deposited by laminating an n + amorphous silicon film 5 of about 80 nm.

【0042】次に、膜厚500nm程度のポジ形の第1 Next, the first positive type having a thickness of about 500nm
レジスト膜20を公知のフォトリソグラフィ技術で形成する。 The resist film 20 is formed by a known photolithography technique. さらに、この第1レジスト膜20上に第2レジスト膜21を形成する。 Further, a second resist film 21 on the first resist film 20. ここで、第2レジスト膜21はポジ形のシリル化が可能なレジスト膜であり、その膜厚は300nm程度である。 Here, the second resist film 21 is a resist film capable of silylation of positive type and has a film thickness of about 300 nm. そして、図5(a)に示すように遮光部8と半透光部9を有するレチクル7をマスクにして、レジスト膜6を露光照射光10で露光する。 Then, the reticle 7 having a light shielding portion 8 and the semi-light-transmitting portion 9 as shown in FIG. 5 (a) as a mask to expose the resist film 6 with the exposure irradiation light 10. そして、この露光後に現像する。 Then, it developed after exposure. ここで、レチクルには図3 Here, the reticle Figure 3
で説明したものが用いられる。 In those described it is used.

【0043】このようにして、図5(b)に示すように、第1レジスト膜がパターニングされてレジストマスク11が形成される。 [0043] In this way, as shown in FIG. 5 (b), a resist mask 11 is formed first resist film is patterned. ここで、レジストマスク11にはレジスト凹部12が形成される。 Here, the resist recess 12 is formed in the resist mask 11. そして、第2レジスト膜21がパターニングされて第2レジスト膜パターン2 Then, second resist second resist film 21 is patterned film pattern 2
1aが形成される。 1a is formed.

【0044】次に、Cl 2とHBrの混合ガスを反応ガスとするRIEで、n +アモルファスシリコン膜5とアモルファスシリコン膜4とを順次に加工する。 Next, by RIE to a mixed gas of Cl 2 and HBr and the reaction gas are sequentially processed and the n + amorphous silicon film 5 and the amorphous silicon film 4. そして、 And,
図5(c)に示すように、島状のアモルファスシリコン層13および島状のn +アモルファスシリコン層14を形成する。 As shown in FIG. 5 (c), to form an n + amorphous silicon layer 14 of the island-shaped amorphous silicon layer 13 and the island.

【0045】次に、シラザン等のシリル化剤に浸漬し上記第2レジスト膜パターン21aのみをシリル化し、シリル化膜22を形成する。 Next, immersed in a silylating agent such as silazanes silylated only the second resist film pattern 21a, to form the silylated layer 22. このシリル化膜22にはシリコン原子が多量に含まれる。 This silylation layer 22 contains a large amount silicon atoms. ここで、レジストマスク1 Here, a resist mask 1
1表面はシリル化されない。 1 surface is not silylated. 第1レジスト膜19はシリル化しないレジスト膜であるからである。 The first resist film 19 is because a resist film not silylated.

【0046】次に、図5(c)の状態でO 2ガス中での異方性のRIEを行う。 [0046] Next, the anisotropic RIE in O 2 gas in the state of FIG. 5 (c). このRIEで、図6(a)に示すように、シリル化膜22を酸化しシリカ膜23に変換させる。 In this RIE, as shown in FIG. 6 (a), it is converted to a silica film 23 by oxidizing the silylated film 22. このシリカ膜23は、シリル化膜22に含まれるシリコンが酸素と反応しシリコン酸化膜となったものである。 The silica film 23 is silicon contained in the silylated film 22 becomes the silicon oxide film reacts with oxygen. そして、レジスト凹部12のレジスト膜を無くし、n +アモルファスシリコン層14を露出させる。 Then, eliminating the resist film of the resist recess 12, to expose the n + amorphous silicon layer 14. ここで、図5(c)で示したレジストマスク11は図6 Here, the resist mask 11 shown in FIG. 5 (c) 6
(a)に示すようなレジストマスク11aに変わる。 Changes to the resist mask 11a as shown in (a).

【0047】次に、シリカ膜23とレジストマスク11 Next, the silica film 23 and the resist mask 11
aをエッチングマスクにし、SF 6 、HClとHeの混合ガスを反応ガスとするRIEでn +アモルファスシリコン層14の露出した領域をドライエッチングする。 The a as an etching mask, dry-etching the exposed region of the n + amorphous silicon layer 14 a mixed gas of SF 6, HCl and He in RIE of a reaction gas. そして、図6(b)に示すように、オーミックコンタクト層15を形成する。 Then, as shown in FIG. 6 (b), forming an ohmic contact layer 15. さらに、同様なRIEで、アモルファスシリコン層13表面をエッチングし、チャネル掘込み部16を形成する。 Moreover, a similar RIE, the amorphous silicon layer 13 surface is etched to form a channel dug-in portion 16. ここで、チャネル掘込み部16の表面形状は非常に平滑になり鏡面に近い状態になる。 Here, the surface shape of the channel dug-in portion 16 is in a state close to the mirror surface becomes very smooth. なお、チャネル掘込み部16の深さは90nm程度である。 The depth of the channel dug-in portion 16 is about 90 nm.

【0048】次に、シリカ膜23とレジストマスク11 Next, the silica film 23 and the resist mask 11
aを方法で除去する。 To remove a in a way. このようにして、図6(c)に示すように、オーミックコンタクト層15を有し、非常に平滑なチャネル掘込み部16を有するアモルファスシリコン層13が形成される。 In this way, as shown in FIG. 6 (c), it has an ohmic contact layer 15, the amorphous silicon layer 13 having a narrowing portion 16 digging a very smooth channel is formed.

【0049】あとは、第1の実施の形態の図2(d)以後と同様の工程を施して逆スタガ型のTFTが出来上がる。 [0049] After that, it is completed the first embodiment FIG. 2 (d) hereinafter inverted staggered by performing the same process as the TFT of.

【0050】第2の実施の形態では、第1の実施の形態の場合よりも、レジストマスク11aの形成が容易になりその制御性が向上するようになる。 [0050] In the second embodiment, than in the first embodiment, its controllability formation of the resist mask 11a is facilitated can be improved. また、第1の実施の形態で説明したのと同様の効果も生じるようになる。 In addition, it is to occur the same effect as that described in the first embodiment.

【0051】第2の実施の形態では、シリル化できるレジスト膜を用いている。 [0051] In the second embodiment uses a resist film which can be silylated. この場合には、必ずしも、レジスト凹部12を形成する必要はない。 In this case, it is not always necessary to form the resist recess 12. レジスト凹部12 Resist recess 12
のないレジストマスク11を形成し、シリル化膜22をマスクにO2 ガスによるRIEでレジストマスク11 The resist mask 11 is formed without a resist mask 11 by RIE using O2 gas silylated film 22 as a mask
aを形成できる。 a can be formed. この場合には、レチクル7に半透光部9は必要とならない。 In this case, semi-light-transmitting portion 9 on the reticle 7 is not required.

【0052】 [0052]

【発明の効果】以上に説明したように本発明のTFTの製造方法では、絶縁基板上にゲート電極、ゲート絶縁膜、半導体薄膜および高濃度不純物を含有する半導体薄膜を順次に積層して形成し、第1のレジストマスクでもって上記高濃度不純物を含有する半導体薄膜と半導体薄膜とをエッチングし島状の半導体層を形成し、次に、この第1のレジストマスクを第2のレジストマスクに加工する。 The TFT fabrication method of the present invention as described above, according to the present invention, a gate electrode on an insulating substrate, a gate insulating film, sequentially formed by laminating a semiconductor thin film containing a semiconductor thin film and a high concentration impurity , with a first resist mask by etching the semiconductor thin film and a semiconductor thin film containing the high concentration impurity forming a semiconductor layer of the island, then processing the first resist mask on the second resist mask to. そして、この第2のレジストマスクでもって上記島状の半導体層の表面をエッチングしオーミックコンタクト層とチャネル掘込み部とを形成する。 Then, to form the second resist with the mask by etching the surface of the island-shaped semiconductor layer ohmic contact layer and the channel dug-in portion. このようにした後、第2のレジストマスクを除去し、金属導電膜を全面に堆積しドライエッチングを施して上記オーミックコンタクト層に接続するソース電極とドレイン電極とを形成する。 After this has occurred, removing the second resist mask, depositing a metal conductive layer on the entire surface subjected to dry etching to form a source electrode and a drain electrode connected to the ohmic contact layer.

【0053】ここで、レジスト膜で構成される第1のレジストマスクの断面形状が凹状であり、レジスト膜がオーミックコンタクト層上部で厚くチャネル堀込み部で薄くなるように形成されている。 [0053] Here, the cross-sectional shape of the first resist mask composed of a resist film is concave, the resist film is formed to be thinner in thickness channel engraved part at the ohmic contact layer top. そして、上記島状の半導体層を形成した後、第1のレジストマスクに異方性のドライエッチング加工を施しオーミックコンタクト層上部にのみレジスト膜が残存する第2のレジストマスクを形成する。 Then, after forming the island-shaped semiconductor layer, forming a second resist mask resist film is left only the ohmic contact layer upper subjected to dry etching of anisotropic first resist mask.

【0054】あるいは、上記第1のレジストマスクは第1レジスト膜と第2レジスト膜のこの順に積層したレジスト膜で構成され、第2レジスト膜がオーミックコンタクト層上部にのみ形成されている。 [0054] Alternatively, the first resist mask is formed of a resist film formed by laminating in this order of the first resist film and the second resist film, the second resist film is formed only on the ohmic contact layer top. そして、島状の半導体層を形成した後、シリル化処理で第2レジスト膜中にシリコンを含有させ、酸素ガス中でのドライエッチングでシリコン含有の第2レジスト膜をシリコン酸化膜に変換すると共に第2レジスト膜の被覆していない第1レジスト膜をエッチング除去しオーミックコンタクト層上部にのみレジスト膜が残存する第2のレジストマスクを形成する。 Then, after forming an island-shaped semiconductor layer, by containing silicon in the second resist film by the silylation process, the second resist film of a silicon-containing dry etching in oxygen gas converts into a silicon oxide film a second resist film first resist film removed by etching with the resist film only in the ohmic contact layer upper uncoated to form a second resist mask remains.

【0055】このために、本発明のTFTの製造で、R [0055] For this reason, in the manufacturing of TFT according to the present invention, R
IEによるチャネル堀込み部の制御およびそのエッチング後の平面形状が大幅に向上するようになる。 Planar shape after the control and etch channel engraved part by IE is so greatly improved. そして、 And,
従来の技術ではチャネル掘込み部の表面が粗面状に荒れていたのに対して、本発明ではその表面が鏡面状になる。 Whereas in the prior art the surface of the portion narrowing drilling channel was rough to rough surface, the surface thereof is mirror-like in the present invention.

【0056】そして、従来の技術で生じていたような粗面状のチャネル掘込み部の形成による、TFTのオフ状態でのソース・ドレイン間のリーク電流は大幅に減少するようになる。 [0056] Then, according to occur have been such rough surface shape of the channel dug-in portion of the formation in the prior art, the leakage current between the source and drain in the off-state of the TFT will be greatly reduced.

【0057】また、チャネル掘り込み型TFTの簡便な製造方法が可能になり逆スタガ型のTFTの生産性が大幅に向上するようになる。 [0057] In addition, productivity of inverted staggered TFT enables simple production method of the channel dug-type TFT is comes to be greatly improved. また、逆スタガ型のTFTの製造において、高性能で信頼性の高いTFTが形成できるようになる。 In the production of inverted-staggered TFT, a highly reliable TFT is to be formed with high performance.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施の形態を説明するためのT T for explaining a first embodiment of the invention; FIG
FTの製造工程順の断面図である。 It is a cross-sectional view of the order of manufacturing steps of the FT.

【図2】本発明の第1の実施の形態を説明するためのT T for explaining a first embodiment of the present invention; FIG
FTの製造工程順の断面図である。 It is a cross-sectional view of the order of manufacturing steps of the FT.

【図3】本発明の実施の形態で用いるレチクルの断面図である。 3 is a sectional view of a reticle used in the embodiments of the present invention.

【図4】本発明の効果を説明するためのグラフである。 4 is a graph for explaining the effect of the present invention.

【図5】本発明の第2の実施の形態を説明するためのT T for explaining the second embodiment of the present invention; FIG
FTの製造工程順の断面図である。 It is a cross-sectional view of the order of manufacturing steps of the FT.

【図6】本発明の第2の実施の形態を説明するためのT T for explaining the second embodiment of the invention; FIG
FTの製造工程順の断面図である。 It is a cross-sectional view of the order of manufacturing steps of the FT.

【図7】従来の技術を説明するためのTFTの製造工程順の断面図である。 7 is a cross-sectional view of the order of manufacturing steps of the TFT for explaining a conventional technology.

【符号の説明】 DESCRIPTION OF SYMBOLS

1,101 絶縁基板 2,102 ゲート電極 3,103 ゲート絶縁膜 4,104 アモルファスシリコン膜 5,105 n +アモルファスシリコン膜 6 レジスト膜 7 レチクル 7a レチクル基板 8 遮光部 8a 薄膜部 9 半透光部 9a ハーフトーン部 10 露光照射光 11,11a レジストマスク 12 レジスト凹部 13,106 アモルファスシリコン層 14,107 n +アモルファスシリコン層 15,109a,110a オーミックコンタクト層 16,111 チャネル堀込み部 17,108 金属導電膜 18,109 ソース電極 19,110 ドレイン電極 20 第1レジスト膜 21 第2レジスト膜 21a 第2レジスト膜パターン 22 シリル化膜 23 シリカ膜 1,101 insulated substrate 2, 102 a gate electrode 3, 103 a gate insulating film 4, 104 amorphous silicon film 5 and 105 n + amorphous silicon film 6 resist film 7 reticle 7a reticle substrate 8 shielding portion 8a thin portion 9 semi-light-transmitting portion 9a halftone portion 10 exposure irradiation light 11,11a resist mask 12 resist recess 13,106 amorphous silicon layer 14,107 n + amorphous silicon layer 15,109a, 110a ohmic contact layer 16,111 channel engraved part 17,108 metal conductive film 18,109 source electrode 19,110 drain electrode 20 first resist film 21 second resist film 21a second resist layer pattern 22 silylated film 23 silica film

Claims (13)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 絶縁基板上にゲート電極を形成し前記ゲート電極を被覆してゲート絶縁膜、半導体薄膜および高濃度不純物を含有する半導体薄膜を順次に積層して堆積させる工程と、第1のレジストマスクでもって前記高濃度不純物を含有する半導体薄膜と前記半導体薄膜との積 1. A coating to the gate insulating film said gate electrode to form a gate electrode on an insulating substrate, depositing by sequentially stacking a semiconductor thin film containing a semiconductor thin film and the high-concentration impurity, the first the product of the semiconductor thin film and the semiconductor thin film containing the high concentration impurity with a resist mask
    層膜をエッチングし該積層膜を同一パターンに加工する工程と、前記第1のレジストマスクを加工し第2のレジストマスクにする工程と、前記第2のレジストマスクでもって前記同一パターンに加工した積層膜の上部をエッ A step of processing the etched laminate film in the same pattern layer film, and a step of the second resist mask processing the first resist mask, and processed in the same pattern with a second resist mask edge of the upper portion of the laminated film
    チングし前記高濃度不純物を含有する半導体薄膜を2領 Quenching to 2 territory a semiconductor thin film containing the high concentration impurity
    域に分割する工程と、を含むことを特徴とする薄膜トランジスタの製造方法。 A method of manufacturing the thin film transistor, which comprises a step of dividing the frequency range, the.
  2. 【請求項2】 前記第1のレジストマスクは、その断面 Wherein said first resist mask, the cross-section
    形状が凹状で膜厚の厚い領域と薄い領域とを有することを特徴とする請求項1記載の薄膜トランジスタの製造方法。 The method for producing a thin film transistor according to claim 1, wherein the shape and wherein Rukoto to have a the thick region and the thin region of the film thickness concave.
  3. 【請求項3】 前記第1のレジストマスクの膜厚の薄い 3. A thin film thickness of the first resist mask
    領域をドライエッチングで除去し残存する前記膜厚の厚 The thickness of the film thickness remaining to remove the region by dry etching
    い領域を第2のレジストマスクとすることを特徴とする Characterized in that the gastric region second resist mask
    請求項2記載の薄膜トランジスタの製造方法。 The method for producing a thin film transistor according to claim 2, wherein.
  4. 【請求項4】 前記2領域に分割した高濃度不純物を含 4. A contains a high concentration impurity divided into the two regions
    有する半導体薄膜にそれぞれ接続するソース電極とドレ A source electrode and a drain respectively connecting the semiconductor thin film having
    イン電極とを形成することを特徴とする請求項1、請求 Claim and forming the in-electrode 1, wherein
    項2または請求項3記載の薄膜トランジスタの製造方法。 Claim 2 or claim 3 method of manufacturing a thin film transistor according.
  5. 【請求項5】 前記高濃度不純物を含有する半導体薄膜 5. A semiconductor thin film containing the high concentration impurity
    を2領域に分割した後、金属導電膜を全面に堆積しエッ After dividing into two areas, edge depositing a metal conductive layer on the entire surface
    チングを施し、前記ソース電極とドレイン電極とを形成 Subjected to quenching, forming said source and drain electrodes
    ることを特徴とする請求項4記載の薄膜トランジスタの製造方法。 The method for producing a thin film transistor according to claim 4, wherein to Rukoto.
  6. 【請求項6】 絶縁基板上にゲート電極を形成し前記ゲート電極を被覆してゲート絶縁膜、半導体薄膜および高濃度不純物を含有する半導体薄膜を順次に積層して堆積させる工程と、第1のレジストマスクでもって前記高濃度不純物を含有する半導体薄膜と前記半導体薄膜とをエッチングし島状の半導体層を形成する工程と、前記第1 6. forming a gate electrode on an insulating substrate coated with a gate insulating film said gate electrode, depositing by sequentially stacking a semiconductor thin film containing a semiconductor thin film and the high-concentration impurity, the first forming a semiconductor layer of the etching and the semiconductor thin film and semiconductor thin film island containing the high concentration impurity with a resist mask, the first
    のレジストマスクを加工し第2のレジストマスクにする工程と、前記第2のレジストマスクでもって前記島状の半導体層の表面をエッチングしオーミックコンタクト層とチャネル掘込み部を形成する工程と、前記第2のレジストマスクを除去後、金属導電膜を全面に堆積しドライエッチングを施して前記オーミックコンタクト層に接続するソース電極とドレイン電極とを形成する工程と、を含むことを特徴とする薄膜トランジスタの製造方法。 Of a step of a resist mask processed second resist mask, and forming the second resist with a mask to etch the surface of the island-shaped semiconductor layer ohmic contact layer and the channel dug-in portion, the after removing the second resist mask, the thin film transistor, which comprises a step of forming a source electrode and a drain electrode connected to the ohmic contact layer is subjected to dry etching by depositing a metal conductive layer on the entire surface, the Production method.
  7. 【請求項7】 レジスト膜で構成される前記第1のレジストマスクの断面形状が凹状であり、前記レジスト膜が前記オーミックコンタクト層上部で厚く、前記チャネル堀込み部で薄くなるように形成されていることを特徴とする請求項記載の薄膜トランジスタの製造方法。 7. A cross-sectional shape of the first resist mask composed of a resist film is concave, the resist film is thick in the ohmic contact layer top, and is formed to be thinner in the channel engraved part the method for fabricating the thin film transistor according to claim 6, wherein the are.
  8. 【請求項8】 前記島状の半導体層を形成した後、前記第1のレジストマスクに異方性のドライエッチング加工を施し前記オーミックコンタクト層上部にのみレジスト膜が残存する前記第2のレジストマスクを形成することを特徴とする請求項記載の薄膜トランジスタの製造方法。 8. After forming the island-shaped semiconductor layer, the second resist mask resist film remains only in the ohmic contact layer upper subjected to dry etching of anisotropic to the first resist mask the method for fabricating the thin film transistor according to claim 7, wherein the forming a.
  9. 【請求項9】 前記第1のレジストマスクが第1レジスト膜と第2レジスト膜のこの順に積層したレジスト膜で構成され、前記第2レジスト膜が前記高濃度不純物を含 Wherein said first resist mask is composed of a resist film formed by laminating in this order of the first resist film and the second resist film, the second resist film containing the high concentration impurity
    有する半導体薄膜の分割した2領域あるいは前記オーミックコンタクト層上部にのみ形成されていることを特徴とする請求項1 から請求項8のうち1つの請求項に記載の薄膜トランジスタの製造方法。 The method for producing a thin film transistor according to one of claims one of claims 1 to claim 8, characterized in that it is formed only in the divided second region or the ohmic contact layer over a semiconductor thin film having.
  10. 【請求項10】 前記積層膜を同一パターンに加工後あ 10. Ah after processing the laminated film in the same pattern
    るいは前記島状の半導体層を形成した後、シリル化処理で前記第2レジスト膜中にシリコンを含有させ、酸素ガス中でのドライエッチングで前記シリコン含有の第2レジスト膜をシリコン酸化膜に変換すると共に前記第2レジスト膜の被覆していない前記第1レジスト膜をエッチング除去し前記高濃度不純物を含有する半導体薄膜の分 After Rui forming a semiconductor layer of the island, is contained silicon in the second resist film by the silylation process, a second resist film of the silicon-containing dry etching in oxygen gas to the silicon oxide film min semiconductor thin film containing the high concentration impurity said first resist film not covering the second resist film is removed by etching and converts
    割した2領域あるいは前記オーミックコンタクト層上部にのみレジスト膜が残存する前記第2のレジストマスクを形成することを特徴とする請求項記載の薄膜トランジスタの製造方法。 The method for fabricating the thin film transistor according to claim 9, wherein the forming the second resist mask resist film is left only 2 region or the ohmic contact layer upper that split.
  11. 【請求項11】 フォトリソグラフィ工程で使用するレチクルのマスクパターンにおいて遮光部と半透光部とが形成され、前記遮光部と前記半透光部とがレジスト膜に転写されて前記第1のレジストマスクが形成されることを特徴とする請求項1から請求項10のうち1つの請求 11. A light-shielding portion and the semi-light-transmitting portion in the mask pattern of a reticle used in photolithography process is formed, wherein the light shielding part and a semi-transparent portion is transferred to the resist film by the first resist one claims of the claims 1 to 10, characterized in that the mask is formed
    項に記載の薄膜トランジスタの製造方法。 Method of manufacturing a thin film transistor according to claim.
  12. 【請求項12】 前記レチクルのマスクパターンにおいて、前記半透光部は解像限界以下の寸法を有する遮光パターンで形成されていることを特徴とする請求項11記載の薄膜トランジスタ。 12. The mask pattern of the reticle, the semi-transparent portion is a thin film transistor according to claim 11, characterized in that it is formed by a light shielding pattern having the following dimensions resolution limit.
  13. 【請求項13】 前記半導体薄膜がアモルファスシリコン膜であることを特徴とする請求項1 から請求項12の 13. claim 1, wherein the semiconductor thin film is an amorphous silicon film of claim 12
    うち1つの請求項に記載の薄膜トランジスタの製造方法。 Method for fabricating the thin film transistor according to out one of the claims.
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