JP3188589B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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JP3188589B2 JP11287394A JP11287394A JP3188589B2 JP 3188589 B2 JP3188589 B2 JP 3188589B2 JP 11287394 A JP11287394 A JP 11287394A JP 11287394 A JP11287394 A JP 11287394A JP 3188589 B2 JP3188589 B2 JP 3188589B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、複数の金属配線層を有
する超LSI等の半導体装置及びその製造方法に関する
ものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device such as an VLSI having a plurality of metal wiring layers and a method of manufacturing the same.

【0002】[0002]

【従来の技術】近年、超LSIなどの半導体装置は高集
積化が進み、金属配線を複数層に積み上げた多層金属配
線構造が用いられている。
2. Description of the Related Art In recent years, semiconductor devices such as VLSIs have become highly integrated, and a multilayer metal wiring structure in which metal wirings are stacked in a plurality of layers has been used.

【0003】以下、図面を参照しながら、従来の半導体
装置及びその製造方法の一例として3層配線構造を有す
る半導体装置について図9を参照しながら説明する。
Hereinafter, a conventional semiconductor device and a semiconductor device having a three-layer wiring structure will be described with reference to FIGS.

【0004】図9は、従来の半導体装置の断面構造を示
しており、拡散領域、ゲート電極、ポリサイド電極、サ
リサイド電極及び分離電極が作り込まれたシリコン基板
1上に絶縁膜としてのBPSG膜21を介して1層目の
金属配線41Bが形成されている。1層目配線41Bの
上側には、第1の層間絶縁膜22を介して2層目の金属
配線42Bが形成され、該2層目の金属配線42Bの上
側には第2の層間絶縁膜23を介して3層目の金属配線
43Bが形成されており、3層の金属配線構造を構成し
ている。このような構造において、第1層〜第3層の金
属配線とシリコン基板との接続方法は同図に示すように
10種類ある。すなわち、Aに示すような基板1と1層
目の金属配線41Bとの接続、Bに示すような1層目の
金属配線41Bと2層目の金属配線42Bとの接続、C
に示すような2層目の金属配線42Bと3層目の金属配
線43Bとの接続、Dに示すような基板1と1層目の金
属配線41Bと2層目の金属配線42Bとの接続、Eに
示すような基板1と1層目の金属配線41Bと2層目の
金属配線42Bと3層目の金属配線43Bとの接続、F
に示すような基板1と2層目の金属配線42Bとの接
続、Gに示すような基板1と2層目の金属配線42Bと
3層目の金属配線43Bとの接続、Hに示すような1層
目の金属配線41Bと3層目の金属配線43Bとの接
続、Iに示すような基板1と1層目の金属配線41Bと
3層目の金属配線43Bとの接続、Jに示すような基板
と3層目の金属配線43Bとの接続である。
FIG. 9 shows a cross-sectional structure of a conventional semiconductor device. A BPSG film 21 as an insulating film is formed on a silicon substrate 1 in which a diffusion region, a gate electrode, a polycide electrode, a salicide electrode, and a separation electrode are formed. , A first-layer metal wiring 41B is formed. A second-layer metal wiring 42B is formed above the first-layer wiring 41B via the first interlayer insulating film 22, and a second interlayer insulating film 23 is formed above the second-layer metal wiring 42B. , A third-layer metal wiring 43B is formed through the metal layer, thereby forming a three-layer metal wiring structure. In such a structure, there are ten types of connection methods between the first to third layer metal wirings and the silicon substrate as shown in FIG. That is, the connection between the substrate 1 and the first-layer metal wiring 41B as shown in A, the connection between the first-layer metal wiring 41B and the second-layer metal wiring 42B as shown in B, C
Connection between the second-layer metal wiring 42B and the third-layer metal wiring 43B, connection between the substrate 1 and the first-layer metal wiring 41B and the second-layer metal wiring 42B as shown in D, E, connection between the substrate 1, the first-layer metal wiring 41B, the second-layer metal wiring 42B, and the third-layer metal wiring 43B as shown in FIG.
Connection between the substrate 1 and the second-layer metal wiring 42B as shown by G, connection between the substrate 1 and the second-layer metal wiring 42B and the third-layer metal wiring 43B as shown by G, as shown by H Connection between the first-layer metal wiring 41B and the third-layer metal wiring 43B, connection between the substrate 1 and the first-layer metal wiring 41B and the third-layer metal wiring 43B as shown by I, as shown by J This is the connection between the substrate and the third-layer metal wiring 43B.

【0005】しかしながら、実用の半導体装置において
は、前記A〜Eに示す5種類の接続方法が一般に用いら
れている。
However, in a practical semiconductor device, the five types of connection methods A to E described above are generally used.

【0006】以下、従来の半導体装置及びその製造方法
について図10及び図11を参照しながら説明する。
尚、いずれの図においても3層配線を例としている。
Hereinafter, a conventional semiconductor device and a method for manufacturing the same will be described with reference to FIGS.
In each of the figures, a three-layer wiring is taken as an example.

【0007】図10(a)〜(i)は、従来の第1の半
導体装置及びその製造方法を示しており、前記A〜Eの
5種類の接続方法を有する場合である。
FIGS. 10A to 10I show a first conventional semiconductor device and a method of manufacturing the same, in which the above-described five types of connection methods A to E are used.

【0008】まず、図10(a)に示すように、トラン
ジスタ領域等が形成された半導体基板1上に絶縁膜とし
てのBPSG膜21を堆積した後、ガラス軟化によるB
PSG膜21の平坦化のための熱処理を行なう。その
後、フォトリソグラフィにより所望形状のレジストパタ
ーン31を形成する。
First, as shown in FIG. 10A, a BPSG film 21 as an insulating film is deposited on a semiconductor substrate 1 on which a transistor region and the like have been formed.
A heat treatment for planarizing the PSG film 21 is performed. Thereafter, a resist pattern 31 having a desired shape is formed by photolithography.

【0009】次に、図10(b)に示すように、レジス
トパターン31をマスクとしてコンタクト部のBPSG
膜21に対してエッチングを行なった後、レジストパタ
ーン31の除去及び洗浄を行なう。その後、スパッタリ
ングによりチタン、チタン窒化膜及びアルミニウム合金
よりなる1層目の金属膜41Aを形成した後、該1層目
の金属膜41Aの上にフォトリソグラフィにより所望の
配線パターンを形成するためのレジストパターン32を
形成する。
Next, as shown in FIG. 10B, the BPSG of the contact portion is
After etching the film 21, the resist pattern 31 is removed and washed. Then, after forming a first metal film 41A made of titanium, a titanium nitride film and an aluminum alloy by sputtering, a resist for forming a desired wiring pattern by photolithography on the first metal film 41A is formed. A pattern 32 is formed.

【0010】次に、図10(c)に示すように、レジス
トパターン32をマスクとして1層目の金属膜41Aに
対してエッチングを行なって1層目の金属配線41Bを
形成した後、レジストパターン32の除去及び洗浄を行
なう。
Next, as shown in FIG. 10C, the first metal film 41A is etched using the resist pattern 32 as a mask to form a first metal wiring 41B. 32 is removed and washed.

【0011】次に、図10(d)に示すように、1層目
の金属配線41Bの上に第1の層間絶縁膜22を平坦に
形成した後、1層目の金属配線41Bと2層目の金属配
線42Bとを接続するスルーホール用のレジストパター
ン33を形成する。
Next, as shown in FIG. 10D, a first interlayer insulating film 22 is formed flat on the first-layer metal wiring 41B, and then the first-layer metal wiring 41B and the second-layer metal wiring 41B are formed. A resist pattern 33 for a through hole connecting the metal wiring 42B of the eye is formed.

【0012】次に、図10(e)に示すように、、レジ
ストパターン33をマスクとして第1の層間絶縁膜22
に対してエッチングを行なってスルーホールを形成した
後、レジストパターン33の除去及び洗浄を行なう。そ
の後、スパッタリングによりチタン、チタン窒化膜及び
アルミニウム合金等からなる2層目の金属膜42Aを形
成した後、該2層目の金属膜42Aの上にフォトリソグ
ラフィにより所望の配線パターンを形成するためのレジ
ストパターン34を形成する。
Next, as shown in FIG. 10E, the first interlayer insulating film 22 is formed using the resist pattern 33 as a mask.
After etching through to form through holes, the resist pattern 33 is removed and washed. Thereafter, a second metal film 42A made of titanium, a titanium nitride film, an aluminum alloy or the like is formed by sputtering, and then a desired wiring pattern is formed on the second metal film 42A by photolithography. A resist pattern 34 is formed.

【0013】次に、図10(f)に示すように、レジス
トパターン34をマスクとして2層目の金属膜42Aに
対してエッチングを行なって2層目の金属配線42Bを
形成した後、レジストパターン34の除去及び洗浄を行
なう。
Next, as shown in FIG. 10F, the second metal film 42A is etched using the resist pattern 34 as a mask to form a second metal wiring 42B. 34 is removed and washed.

【0014】次に、図10(g)に示すように、2層目
の金属配線42Bの上に第2の層間絶縁膜23を平坦に
形成した後、2層目の金属配線42Bと3層目の金属配
線43Bとを接続するスルーホール用のレジストパター
ン35を形成する。
Next, as shown in FIG. 10 (g), after the second interlayer insulating film 23 is formed flat on the second-layer metal wiring 42B, the second-layer metal wiring 42B and the third A resist pattern 35 for a through hole connecting the metal wiring 43B of the eye is formed.

【0015】次に、図10(h)に示すように、レジス
トパターン35をマスクとして第2の層間絶縁膜23に
対してエッチングを行なってスルーホールを形成した
後、レジストパターン35の除去及び洗浄を行なう。そ
の後、スパッタリングによりチタン、チタン窒化膜及び
アルミニウム合金等からなる3層目の金属膜43Aを形
成した後、該2層目の金属膜43Aの上にフォトリソグ
ラフィにより所望の配線パターンを形成するためのレジ
ストパターン36を形成する。
Next, as shown in FIG. 10H, the second interlayer insulating film 23 is etched using the resist pattern 35 as a mask to form a through hole, and then the resist pattern 35 is removed and washed. Perform Thereafter, a third metal film 43A made of titanium, a titanium nitride film, an aluminum alloy or the like is formed by sputtering, and then a desired wiring pattern is formed on the second metal film 43A by photolithography. A resist pattern 36 is formed.

【0016】次に、図10(i)に示すように、レジス
トパターン36をマスクとして3層目の金属膜43Aに
対してエッチングを行なって3層目の金属配線43Bを
形成した後、レジストパターン36の除去及び洗浄を行
なう。これにより3層の金属配線構造が完成する。
Next, as shown in FIG. 10I, the third metal film 43A is etched using the resist pattern 36 as a mask to form a third metal wiring 43B. 36 is removed and washed. Thus, a three-layer metal wiring structure is completed.

【0017】図11(a)〜(i)は、従来の第2の半
導体装置及びその製造方法を示しており、第2の半導体
装置の多層金属配線構造は、半導体装置のより高集積化
に伴って用いられつつある。これは、図10で示した金
属配線のスパッタリングによる形成だけでは、微細化さ
れ深くなったコンタクト及びスルーホールに配線金属が
うまく入らなくなり、電気的に断線することがあるの
で、コンタクト又はスルーホールを形成した後、化学的
気相堆積(以下、CVDと記す)法によりタングステン
(以下、Wと記す)よりなるコンタクト41a,42
a,43aを形成するものである。CVD法は段差被覆
性が良いため、コンタクト部及びスルーホール部にWが
確実に充填される。尚、図11(a)〜(i)について
は、図10(a)〜(i)と同一の部材には同一の符号
を付すことにより詳細な説明は省略する。
FIGS. 11A to 11I show a second conventional semiconductor device and a method for manufacturing the same. The multilayer metal wiring structure of the second semiconductor device is used for higher integration of the semiconductor device. It is being used along with it. This is because only the formation of the metal wiring shown in FIG. 10 by sputtering does not allow the wiring metal to enter the finer and deeper contacts and through-holes well and may be electrically disconnected. After the formation, the contacts 41a and 42 made of tungsten (hereinafter, referred to as W) are formed by a chemical vapor deposition (hereinafter, referred to as CVD) method.
a, 43a. Since the CVD method has good step coverage, the contact portion and the through-hole portion are reliably filled with W. 11 (a) to 11 (i), the same members as those in FIGS. 10 (a) to 10 (i) are denoted by the same reference numerals, and a detailed description thereof will be omitted.

【0018】この第2の半導体装置の接続状態は、基板
側の接続領域又は下層の金属配線領域の上にコンタクト
ホール又はスルーホールが形成されており、これらコン
タクトホール又はスルーホールに、上層の金属配線を構
成する金属材料又はWが充填された構造となる。
In the connection state of the second semiconductor device, a contact hole or a through hole is formed on a connection region on the substrate side or on a lower metal wiring region. The structure is filled with a metal material or W constituting the wiring.

【0019】しかしながら、前者の第1の半導体装置の
製造方法によると、多層金属配線を形成するために24
の工程数が必要となり、後者の第2の半導体装置の製造
方法によると、多層金属配線を形成するために27の工
程数が必要となり、LSIの全製造工程に占める割合が
極めて多くなる。すなわち、金属配線層の数が1層増加
すると7〜8の工程数が増加するという問題、及び、枚
葉処理を行なう必要があるため層間絶縁膜形成装置、ス
パッタ装置又はWのCVD装置等の装置の処理能力には
制約があり、処理能力の向上のためにこれらの装置を増
加させると、これらの装置は複雑で高価であるため製造
コストが高くなるという問題を有している。
However, according to the former method of manufacturing a first semiconductor device, it is difficult to form a multi-layered metal wiring by using 24
According to the second method of manufacturing a semiconductor device, 27 steps are required to form a multilayer metal wiring, and the ratio of the total number of LSI manufacturing steps becomes extremely large. That is, when the number of metal wiring layers increases by one, the number of steps of 7 to 8 increases, and since it is necessary to perform single-wafer processing, an interlayer insulating film forming apparatus, a sputtering apparatus, a W CVD apparatus, or the like is required. The processing capacity of the apparatus is limited, and when these apparatuses are increased in order to improve the processing capacity, there is a problem that these apparatuses are complicated and expensive, so that the manufacturing cost increases.

【0020】そこで、多層金属配線を形成するための工
程数を低減するために、特公平5−69308号公報に
示されるように、上層の金属配線にリング状の接続部を
形成し、該リング状の接続部の中心の孔部を基板垂直方
向に貫通するスルーホールを形成し、該スルーホールに
金属材料を充填してコンタクトを形成することにより、
基板、下層金属配線、中間層金属配線及び上層金属配線
を相互に接続する方法が提案されている。
Therefore, in order to reduce the number of steps for forming the multilayer metal wiring, as shown in Japanese Patent Publication No. 5-69308, a ring-shaped connecting portion is formed in the upper metal wiring, and By forming a through hole penetrating the center hole of the shape of the connection portion in the vertical direction of the substrate, filling the through hole with a metal material to form a contact,
A method of interconnecting a substrate, a lower metal wiring, an intermediate metal wiring, and an upper metal wiring has been proposed.

【0021】[0021]

【発明が解決しようとする課題】ところが、特公平5−
69308に示される方法によると、多層金属配線を形
成するための工程数は減少するが、リング状の接続部の
外径形状が大きくならざるを得ず、接続部を設けるため
に広い面積を必要とするので、接続部を設ける位置が制
約されるという問題がある。
Problems to be solved by the Invention
According to the method shown in 69308, the number of steps for forming the multilayer metal wiring is reduced, but the outer diameter of the ring-shaped connection portion must be large, and a large area is required for providing the connection portion. Therefore, there is a problem that the position at which the connecting portion is provided is restricted.

【0022】特に、中間層金属配線に接続することな
く、基板又は下層金属配線と上層の金属配線とを接続す
る場合には、コンタクトを形成するためのスルーホール
を中間層金属配線の接続部の中心孔を該接続部と接続す
ることなく貫通させる必要があるため、中間層金属配線
に形成される接続部の径は極めて大きくなるので、該接
続部を形成する位置は極めて大きな制約を受ける。
In particular, when connecting the substrate or the lower metal wiring to the upper metal wiring without connecting to the intermediate metal wiring, a through hole for forming a contact is formed in the connection portion of the intermediate metal wiring. Since the center hole needs to be penetrated without being connected to the connection portion, the diameter of the connection portion formed in the intermediate metal wiring becomes extremely large, so that the position where the connection portion is formed is extremely restricted.

【0023】前記に鑑み、本発明は、接続部を設ける位
置が制約を受けることなく、多層金属配線を形成するた
めの工程数を低減することを目的とする。
In view of the above, it is an object of the present invention to reduce the number of steps for forming a multilayer metal wiring without restricting the position at which a connection portion is provided.

【0024】[0024]

【課題を解決するための手段】前記の目的を達成するた
め、請求項1の発明が講じた解決手段は、半導体装置
を、半導体基板上に絶縁膜を介して形成された下層金属
配線と、該下層金属配線の上方に第1の層間絶縁膜を介
して形成された中間層金属配線と、該中間層金属配線の
上方に第2の層間絶縁膜を介して形成された上層金属配
線と、前記下層金属配線の所定部位に形成され該下層金
属配線が切欠されてなる下層金属配線切欠部と、前記中
間層金属配線における前記下層金属配線切欠部の上方に
形成され該中間層金属配線が前記下層金属配線切欠部よ
りも小さく切欠されてなる中間層金属配線切欠部と、前
記絶縁膜、下層金属配線切欠部、第1の層間絶縁膜、中
間層金属配線切欠部及び第2の層間絶縁膜を基板垂直方
向に貫通して延びるように形成され前記下層金属配線切
欠部の壁面を露出させない一方前記中間層金属配線切欠
部の壁面を露出させるスルーホールと、該スルーホール
に充填された金属材料よりなり下端部が前記半導体基板
に接続しているコンタクトとを備えている構成とするも
のである。
Means for Solving the Problems To achieve the above object, a solution taken by the invention of claim 1 is to provide a semiconductor device comprising: a lower metal wiring formed on a semiconductor substrate via an insulating film; An intermediate metal wiring formed above the lower metal wiring via a first interlayer insulating film, an upper metal wiring formed above the intermediate metal wiring via a second interlayer insulating film, A lower metal wiring notch formed at a predetermined portion of the lower metal wiring and formed by cutting the lower metal wiring; and the intermediate metal wiring formed above the lower metal wiring notch in the intermediate metal wiring. An intermediate layer metal wiring notch formed by being cut out smaller than the lower layer metal wiring notch, the insulating film, the lower layer metal wiring notch, a first interlayer insulating film, an intermediate layer metal wiring notch and a second interlayer insulating film; Extends vertically through the substrate A through hole formed so as not to expose the wall surface of the lower-layer metal wiring cutout while exposing the wall surface of the intermediate-layer metal wiring cutout, and a lower end made of a metal material filled in the through-hole is connected to the semiconductor substrate. The contact is provided with a contact.

【0025】請求項2の発明が講じた解決手段は、半導
体装置を、半導体基板上に絶縁膜を介して形成された下
層金属配線と、該下層金属配線の上方に第1の層間絶縁
膜を介して形成された中間層金属配線と、該中間層金属
配線の上方に第2の層間絶縁膜を介して形成された上層
金属配線と、前記下層金属配線の所定部位に形成され該
下層金属配線が切欠されてなる下層金属配線切欠部と、
前記中間層金属配線における前記下層金属配線切欠部の
上方に形成され該中間層金属配線が前記下層金属配線切
欠部よりも大きく切欠されてなる中間層金属配線切欠部
と、前記絶縁膜、下層金属配線切欠部、第1の層間絶縁
膜、中間層金属配線切欠部及び第2の層間絶縁膜を基板
垂直方向に貫通して延びるように形成され前記下層金属
配線切欠部の壁面を露出させる一方前記中間層金属配線
切欠部の壁面を露出させないスルーホールと、該スルー
ホールに充填された金属材料よりなり下端部が前記半導
体基板に接続しているコンタクトとを備えている構成と
するものである。
According to a second aspect of the present invention, there is provided a semiconductor device comprising: a lower metal wiring formed on a semiconductor substrate via an insulating film; and a first interlayer insulating film above the lower metal wiring. An intermediate metal wiring formed through the upper metal wiring, an upper metal wiring formed above the intermediate metal wiring via a second interlayer insulating film, and the lower metal wiring formed at a predetermined portion of the lower metal wiring. A lower metal wiring notch portion having a notch,
An intermediate metal wiring cutout formed in the intermediate metal wiring above the lower metal wiring notch, wherein the intermediate metal wiring is cut out larger than the lower metal wiring notch; and the insulating film and the lower metal The wiring cutout, the first interlayer insulating film, the intermediate metal cutout, and the second interlayer insulating film are formed so as to extend through in the vertical direction of the substrate so as to expose the wall surface of the lower metal cutout. The structure includes a through hole that does not expose the wall surface of the notch portion of the intermediate metal wiring and a contact made of a metal material filled in the through hole and having a lower end connected to the semiconductor substrate.

【0026】請求項3の発明が講じた解決手段は、半導
体装置を、半導体基板上に絶縁膜を介して形成された下
層金属配線と、該下層金属配線の上方に第1の層間絶縁
膜を介して形成された中間層金属配線と、該中間層金属
配線の上方に第2の層間絶縁膜を介して形成された上層
金属配線と、前記下層金属配線の所定部位に形成され該
下層金属配線が切欠されてなる下層金属配線切欠部と、
前記中間層金属配線における前記下層金属配線切欠部の
上方に形成され該中間層金属配線が前記下層切欠部より
も大きく切欠されてなる中間層金属配線切欠部と、前記
絶縁膜、下層金属配線切欠部、第1の層間絶縁膜、中間
層金属配線切欠部及び第2の層間絶縁膜を基板垂直方向
に貫通して延びるように形成され前記下層金属配線切欠
部の壁面及び前記中間層金属配線切欠部の壁面を共に露
出させるスルーホールと、該スルーホールに充填された
金属材料よりなり下端部が前記半導体基板に接続してい
るコンタクトとを備えている構成とするものである。
According to a third aspect of the present invention, there is provided a semiconductor device comprising: a lower metal wiring formed on a semiconductor substrate via an insulating film; and a first interlayer insulating film above the lower metal wiring. An intermediate metal wiring formed through the upper metal wiring, an upper metal wiring formed above the intermediate metal wiring via a second interlayer insulating film, and the lower metal wiring formed at a predetermined portion of the lower metal wiring. A lower metal wiring notch portion having a notch,
An intermediate layer metal wiring notch formed above the lower layer metal wiring notch in the intermediate layer metal wiring, wherein the intermediate layer metal wiring is cut out larger than the lower layer notch; and the insulating film and the lower layer metal wiring notch , A first interlayer insulating film, an intermediate layer metal wiring notch, and a wall surface of the lower layer metal wiring notch formed so as to extend in a direction perpendicular to the substrate, and the intermediate layer metal wiring notch. And a contact made of a metal material filled in the through-hole and having a lower end connected to the semiconductor substrate.

【0027】請求項4の発明は、請求項1〜3の構成
に、前記コンタクトの上端部は前記上層金属配線と接続
されているという構成を付加し、請求項5の発明は、請
求項1〜3の構成に、前記コンタクトの下端部は前記半
導体基板に形成された能動領域と接続されているという
構成を付加し、請求項6の発明は、請求項1〜3の構成
に、前記コンタクトの下端部は前記半導体基板に形成さ
れた電極と接続されているという構成を付加するもので
ある。
In a fourth aspect of the present invention, in addition to the first to third aspects, a configuration is provided in which the upper end of the contact is connected to the upper metal wiring. In addition to the configurations of (1) to (3), a configuration is added in which the lower end of the contact is connected to an active region formed in the semiconductor substrate. Has a configuration in which the lower end is connected to an electrode formed on the semiconductor substrate.

【0028】請求項7の発明は、請求項1〜3の構成
に、前記中間層金属配線が前記中間層金属配線切欠部と
異なる部位において切欠されてなる他の中間層金属配線
切欠部と、前記第1の層間絶縁膜、他の中間層金属配線
切欠部及び第2の層間絶縁膜を基板垂直方向に貫通して
延びるように形成され前記他の中間層金属配線切欠部の
壁面を露出させる他のスルーホールと、該他のスルーホ
ールに充填された金属材料よりなり下端部が前記下層金
属配線に接続している他のコンタクトとをさらに備えて
いるという構成を付加するものである。
According to a seventh aspect of the present invention, in the configuration of the first to third aspects, another intermediate layer metal wire cutout portion is provided in which the intermediate layer metal wire is cut off at a portion different from the intermediate layer metal wire cutout portion. The first interlayer insulating film, another intermediate layer metal wiring cutout portion, and the second interlayer insulating film are formed so as to extend in a direction perpendicular to the substrate and extend to expose the wall surface of the other intermediate layer metal wiring cutout portion. The structure is added that another through hole and another contact made of a metal material filled in the other through hole and having a lower end connected to the lower metal wiring are further provided.

【0029】[0029]

【0030】[0030]

【0031】[0031]

【0032】[0032]

【0033】請求項8の発明は、請求項1の発明に係る
半導体装置の製造方法であって、半導体基板の上に絶縁
膜を形成する工程と、前記絶縁膜の上方に、所定部位が
切欠されてなる下層金属配線切欠部を有する下層金属配
線を形成する工程と、前記下層金属配線の上に第1の層
間絶縁膜を形成する工程と、前記第1の層間絶縁膜の上
方に、前記下層金属配線切欠部の上方の部位が該下層金
属配線切欠部よりも小さく切欠されてなる中間層金属配
線切欠部を有する中間層金属配線を形成する工程と、前
記中間層金属配線の上に第2の層間絶縁膜を形成する工
程と、前記絶縁膜、下層金属配線切欠部、第1の層間絶
縁膜、中間層金属配線切欠部及び第2の層間絶縁膜を基
板垂直方向に貫通して延び、前記下層金属配線切欠部の
壁面を露出させない一方前記中間層金属配線切欠部の壁
面を露出させるスルーホールを形成する工程と、前記ス
ルーホールに金属材料を充填することにより、下端部が
前記半導体基板に接続しているコンタクトを形成する工
程と、前記第2の層間絶縁膜の上方に上層金属配線を形
成する工程とを備えている構成である。
According to an eighth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the first aspect of the present invention, wherein an insulating film is formed on a semiconductor substrate, and a predetermined portion is cut out above the insulating film. Forming a lower metal wiring having a lower metal wiring cutout formed by the method, forming a first interlayer insulating film on the lower metal wiring, and forming the first interlayer insulating film on the lower metal wiring. Forming an intermediate metal wiring having an intermediate metal wiring notch in which a portion above the lower metal wiring notch is cut out smaller than the lower metal wiring notch; Forming a second interlayer insulating film, and extending through the insulating film, the lower metal wiring cutout, the first interlayer insulating film, the intermediate metal wiring cutout, and the second interlayer insulating film in a direction perpendicular to the substrate. Do not expose the wall surface of the lower metal wiring cutout. On the other hand, a step of forming a through hole exposing a wall surface of the notch portion of the intermediate metal wiring, and a step of forming a contact whose lower end is connected to the semiconductor substrate by filling the through hole with a metal material. Forming an upper metal wiring above the second interlayer insulating film.

【0034】請求項9の発明は、請求項2の発明に係る
半導体装置の製造方法であって、半導体基板の上に絶縁
膜を形成する工程と、前記絶縁膜の上方に、所定部位が
切欠されてなる下層金属配線切欠部を有する下層金属配
線を形成する工程と、前記下層金属配線の上に第1の層
間絶縁膜を形成する工程と、前記第1の層間絶縁膜の上
方に、前記下層金属配線切欠部の上方の部位が該下層金
属配線切欠部よりも大きく切欠されてなる中間層金属配
線切欠部を有する中間層金属配線を形成する工程と、前
記中間層金属配線の上に第2の層間絶縁膜を形成する工
程と、前記絶縁膜、下層金属配線切欠部、第1の層間絶
縁膜、中間層金属配線切欠部及び第2の層間絶縁膜を基
板垂直方向に貫通して延び、前記下層金属配線切欠部の
壁面を露出させる一方前記中間層金属配線切欠部の壁面
を露出させないスルーホールを形成する工程と、前記ス
ルーホールに金属材料を充填することにより、下端部が
前記半導体基板に接続しているコンタクトを形成する工
程と、前記第2の層間絶縁膜の上方に上層金属配線を形
成する工程とを備えている構成である。
According to a ninth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the second aspect of the present invention, wherein an insulating film is formed on the semiconductor substrate, and a predetermined portion is cut out above the insulating film. Forming a lower metal wiring having a lower metal wiring cutout formed by the method, forming a first interlayer insulating film on the lower metal wiring, and forming the first interlayer insulating film on the lower metal wiring. Forming an intermediate-layer metal wiring having an intermediate-layer metal wiring notch in which a portion above the lower-layer metal wiring notch is cut out larger than the lower-layer metal wiring notch; Forming a second interlayer insulating film, and extending through the insulating film, the lower metal wiring cutout, the first interlayer insulating film, the intermediate metal wiring cutout, and the second interlayer insulating film in a direction perpendicular to the substrate. Exposing a wall surface of the lower metal wiring cutout portion A step of forming a through hole that does not expose the wall surface of the intermediate layer metal wiring cutout, and a step of forming a contact whose lower end is connected to the semiconductor substrate by filling the through hole with a metal material. Forming an upper metal wiring above the second interlayer insulating film.

【0035】請求項10の発明は、請求項3の発明に係
る半導体装置の製造方法であって、半導体基板の上に絶
縁膜を形成する工程と、前記絶縁膜の上方に、所定部位
が切欠されてなる下層金属配線切欠部を有する下層金属
配線を形成する工程と、前記下層金属配線の上に第1の
層間絶縁膜を形成する工程と、前記第1の層間絶縁膜の
上方に、前記下層金属配線切欠部の上方の部位が該下層
金属配線切欠部よりも大きく切欠されてなる中間層金属
配線切欠部を有する中間層金属配線を形成する工程と、
前記中間層金属配線の上に第2の層間絶縁膜を形成する
工程と、前記絶縁膜、下層金属配線切欠部、第1の層間
絶縁膜、中間層金属配線切欠部及び第2の層間絶縁膜を
基板垂直方向に貫通して延び、前記下層金属配線切欠部
の壁面及び前記中間層金属配線切欠部の壁面を共に露出
させるスルーホールを形成する工程と、前記スルーホー
ルに金属材料を充填することにより、下端部が前記半導
体基板に接続しているコンタクトを形成する工程と、前
記第2の層間絶縁膜の上方に上層金属配線を形成する工
程とを備えている構成とするものである。
According to a tenth aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to the third aspect of the present invention, wherein a step of forming an insulating film on the semiconductor substrate, and a step of forming a predetermined portion above the insulating film Forming a lower metal wiring having a lower metal wiring cutout formed by the method, forming a first interlayer insulating film on the lower metal wiring, and forming the first interlayer insulating film on the lower metal wiring. Forming an intermediate layer metal wiring having an intermediate layer metal wiring notch in which a portion above the lower metal wiring notch is cut out larger than the lower metal wiring notch;
Forming a second interlayer insulating film on the intermediate metal wiring, the insulating film, a lower metal wiring cutout, a first interlayer insulating film, an intermediate metal wiring cutout, and a second interlayer insulating film; Forming a through-hole that extends through in the vertical direction of the substrate and exposes both the wall surface of the lower-layer metal wiring cutout and the wall surface of the intermediate-layer metal wiring cutout, and filling the through-hole with a metal material. Accordingly, the method includes a step of forming a contact whose lower end is connected to the semiconductor substrate, and a step of forming an upper metal wiring above the second interlayer insulating film.

【0036】請求項11の発明は、請求項8〜10の構
成に、前記コンタクトを形成する工程は、化学的気相堆
積法により、前記上層金属配線を形成するための上層金
属膜形成工程よりも前に行なわれるという構成を付加
し、請求項12の発明は、請求項8〜10の構成に、前
記コンタクトを形成する工程は、前記上層金属配線を形
成するための上層金属膜形成工程と同一の工程により行
なわれるという構成を付加するものである。
According to the eleventh aspect of the present invention, in the constitution of the eighth to tenth aspects, the step of forming the contact comprises a step of forming an upper metal film for forming the upper metal wiring by a chemical vapor deposition method. adding configure that also carried out before, the invention of claim 12, in the configuration of claim 8 to 10, the step of forming the contact, the upper metal film forming step for forming the upper metal interconnect The configuration is added in that the processes are performed in the same process.

【0037】[0037]

【0038】[0038]

【0039】[0039]

【0040】[0040]

【0041】[0041]

【作用】請求項1〜3及び請求項8〜10の構成によ
り、絶縁膜、第1の層間絶縁膜及び第2の層間絶縁膜に
スルーホールを形成するためのエッチング工程及び該ス
ルーホールに金属材料を充填する工程がそれぞれ1回で
済み、従来のように、絶縁膜、第1の層間絶縁膜及び第
2の層間絶縁膜にそれぞれ別々にコンタクトホールを形
成する工程及び各コンタクトホールに金属材料を充填す
る工程が不要になるので、多層金属配線を形成するため
の工程数が大きく低減する。
According to the constitutions of claims 1 to 3 and 8 to 10, an etching step for forming through holes in the insulating film, the first interlayer insulating film and the second interlayer insulating film. And a step of filling the through hole with a metal material only once, and forming contact holes separately in the insulating film, the first interlayer insulating film, and the second interlayer insulating film as in the related art. Since the step of filling each contact hole with a metal material becomes unnecessary, the number of steps for forming a multilayer metal wiring is greatly reduced.

【0042】請求項1〜3及び請求項8〜10の構成に
より、スルーホールは下層金属配線に形成された切欠部
及び中間層金属配線に形成された切欠部を基板垂直方向
に貫通する構造であるので、スルーホールを形成する領
域のために広いスペースを確保する必要はない。
According to the constitutions of claims 1 to 3 and 8 to 10 , the through hole has a structure penetrating the notch formed in the lower metal wiring and the notch formed in the intermediate metal wiring in the vertical direction of the substrate. Therefore, it is not necessary to secure a large space for a region where a through hole is formed.

【0043】[0043]

【0044】請求項1又は8の構成により、下層金属配
線切欠部は中間金属切欠部よりも大きく切欠され、スル
ーホールは下層金属配線切欠部の壁面を露出させず且つ
中間層金属配線切欠部の壁面を露出させるため、コンタ
クトは下層金属配線とは接続することなく半導体基板及
び中間層金属配線と接続している。
According to the first or eighth aspect of the present invention, the lower metal wiring notch is cut out larger than the intermediate metal notch, the through hole does not expose the wall surface of the lower metal wiring notch, and the through hole of the lower metal wiring notch is formed. In order to expose the wall surface, the contact is connected to the semiconductor substrate and the intermediate metal wiring without connecting to the lower metal wiring.

【0045】請求項2又は9の構成により、中間層金属
配線切欠部は下層金属配線切欠部よりも大きく切欠さ
れ、スルーホールは中間層金属配線切欠部の壁面を露出
させず且つ下層金属配線切欠部の壁面を露出させるた
め、コンタクトは中間層金属配線とは接続することなく
半導体基板及び下層金属配線と接続している。
According to the second or ninth aspect of the present invention, the notch portion of the intermediate layer metal wiring is cut out larger than the notch portion of the lower layer metal wiring, and the through hole does not expose the wall surface of the notch portion of the intermediate layer metal wiring and cuts the lower layer metal wiring notch. In order to expose the wall surface of the portion, the contact is connected to the semiconductor substrate and the lower metal wiring without connecting to the intermediate metal wiring.

【0046】請求項3又は10の構成により、中間層金
属配線切欠部は下層金属配線切欠部よりも大きく切欠さ
れ、スルーホールは中間層金属配線切欠部の壁面及び下
層金属配線切欠部の壁面を共に露出させるため、コンタ
クトは半導体基板、中間層金属配線及び下層金属配線と
接続している。
According to the third or tenth aspect of the present invention, the notch portion of the intermediate metal wiring is cut out larger than the notch portion of the lower metal wiring, and the through hole is formed by the wall surface of the notch portion of the intermediate metal wiring and the wall surface of the lower metal wiring notch portion. To expose both, the contacts are connected to the semiconductor substrate, the intermediate metal wiring and the lower metal wiring.

【0047】請求項4の構成により、コンタクトが上層
金属配線と接続しているため、中間層金属配線及び下層
金属配線のうちコンタクトと接続している配線を上層金
属配線と接続させることができる。
According to the structure of claim 4, since the contact is connected to the upper metal wiring, the wiring connected to the contact among the intermediate metal wiring and the lower metal wiring can be connected to the upper metal wiring.

【0048】請求項5の構成により、コンタクトが半導
体基板の能動領域と接続しているため、中間層金属配線
及び下層金属配線のうちコンタクトと接続している配線
を能動領域と接続させることができる。
According to the fifth aspect of the present invention, since the contact is connected to the active region of the semiconductor substrate, the wiring connected to the contact among the intermediate metal wiring and the lower metal wiring can be connected to the active region. .

【0049】請求項6の構成により、コンタクトが半導
体基板の電極と接続しているため、中間層金属配線及び
下層金属配線のうちコンタクトと接続している配線を電
極と接続させることができる。
According to the structure of claim 6, since the contact is connected to the electrode of the semiconductor substrate, the wiring connected to the contact among the intermediate metal wiring and the lower metal wiring can be connected to the electrode.

【0050】請求項7の構成により、他のスルーホール
は他の中間層金属配線切欠部の壁面を露出させ、他のコ
ンタクトは中間層金属配線と接続されているため、他の
コンタクトは半導体基板と接続することなく、中間層金
属配線と下層金属配線とを接続させる。
According to the seventh aspect of the present invention, the other through hole exposes the wall surface of the notched portion of the other intermediate layer metal wiring, and the other contact is connected to the intermediate layer metal wiring. Without connecting to the intermediate metal wiring and the lower metal wiring.

【0051】[0051]

【0052】[0052]

【0053】[0053]

【0054】[0054]

【0055】[0055]

【0056】[0056]

【実施例】以下、本発明の実施例を図面に基づいて説明
する。
Embodiments of the present invention will be described below with reference to the drawings.

【0057】(第1実施例)図1は、本発明の第1実施
例に係る半導体装置を示しており、図1において、1は
半導体基板、21は半導体基板1の上に形成された絶縁
膜としてのBPSG膜、41Bは下層金属配線としての
1層目の金属配線、42Bは中間層金属配線としての2
層目の金属配線、43Bは上層金属配線としての3層目
の金属配線、22は1層目の金属配線41Bと2層目の
金属配線42Bとを分離する第1の層間絶縁膜、23は
2層目の金属配線配線42Bと3層目の金属配線43B
とを分離する第2の層間絶縁膜、32は1層目の金属膜
41Aをパターン化して1層目の金属配線41Bに加工
するためのレジストパターン、34は2層目の金属膜4
2Aをパターン化して2層目の金属配線42Bに加工す
るためのレジストパターン、35は半導体基板1と、下
層金属配線41B、中間層金属配線42B及び上層金属
配線43Bとを接続するためのコンタクトホール又はス
ルーホールを形成するためのレジストパターン、36は
3層目の金属膜43Aをパターン化して3層目の金属配
線43Bに加工するためのレジストパターン、50はB
PSG膜、第1の層間絶縁膜22及び第2の層間絶縁膜
23を貫通して延びるスルーホール、51はスルーホー
ル50に充填された金属よりなるコンタクトである。
(First Embodiment) FIG. 1 shows a semiconductor device according to a first embodiment of the present invention. In FIG. 1, reference numeral 1 denotes a semiconductor substrate, and 21 denotes an insulating film formed on the semiconductor substrate 1. A BPSG film as a film, 41B is a first-layer metal wiring as a lower-layer metal wiring, and 42B is a second-layer metal wiring as an intermediate-layer metal wiring.
43B is a third-layer metal wiring as an upper-layer metal wiring, 22 is a first interlayer insulating film separating a first-layer metal wiring 41B and a second-layer metal wiring 42B, and 23 is a first-layer insulating film. Second-layer metal wiring 42B and third-layer metal wiring 43B
A resist pattern for patterning the first-layer metal film 41A and processing it into the first-layer metal wiring 41B; 34, a second-layer metal film 4
A resist pattern 35 for patterning 2A and processing it into a second-layer metal wiring 42B, 35 is a contact hole for connecting the semiconductor substrate 1 to the lower metal wiring 41B, the intermediate metal wiring 42B, and the upper metal wiring 43B. Or, a resist pattern for forming a through hole, 36 is a resist pattern for patterning the third-layer metal film 43A and processing it into a third-layer metal wiring 43B, 50 is B
The through holes 51 extending through the PSG film, the first interlayer insulating film 22 and the second interlayer insulating film 23, and contacts 51 made of metal filled in the through holes 50.

【0058】以下、第1実施例に係る半導体装置の製造
方法について説明する。
Hereinafter, a method of manufacturing the semiconductor device according to the first embodiment will be described.

【0059】図1(a)〜(g)は、第1実施例に係る
半導体装置の製造方法の各工程を説明する断面図であ
る。
FIGS. 1A to 1G are cross-sectional views illustrating each step of the method for manufacturing a semiconductor device according to the first embodiment.

【0060】まず、図1(a)に示すように、トランジ
スタ領域や分離領域が作り込まれた半導体基板1に常圧
CVD法によりBPSG膜21を形成した後、スパッタ
リングにより、Tiを数十nm厚に、TiNを100n
m厚に、数%程度のSiとCuとを含有したアルミニウ
ム合金を700nm厚に、TiNを100nm厚に順次
堆積して1層目の金属膜41Aを形成する。その後、1
層目の金属膜41Aの上に配線パターンのレジストパタ
ーン32を形成する。
First, as shown in FIG. 1A, a BPSG film 21 is formed by a normal pressure CVD method on a semiconductor substrate 1 in which a transistor region and an isolation region have been formed, and then Ti is deposited by several tens of nm by sputtering. 100n thick TiN
The first metal film 41A is formed by sequentially depositing an aluminum alloy containing several percents of Si and Cu to a thickness of 700 nm and a thickness of 100 nm of TiN to a thickness of m. Then 1
A resist pattern 32 of a wiring pattern is formed on the metal film 41A of the layer.

【0061】次に、図1(b)に示すように、ドライエ
ッチングにより1層目の金属膜41Aをエッチングして
1層目の金属配線41Bを形成した後、レジストパター
ン32の除去及び洗浄を行なう。
Next, as shown in FIG. 1B, after the first-layer metal film 41A is etched by dry etching to form the first-layer metal wiring 41B, the resist pattern 32 is removed and washed. Do.

【0062】次に、図1(c)に示すように、1層目の
金属配線41Bの上に、プラズマCVD法によりSiO
2 膜を形成した後、該SiO2 膜の上にレジスト膜を全
面に形成し、その後、該レジスト膜及びSiO2 膜をエ
ッチングにより平坦化して第1の層間絶縁膜22を形成
する。その後、第1の層間絶縁膜22の上に、スパッタ
リングにより、Tiを数十nm厚に、TiNを100n
m厚に、数%程度のSiとCuとを含有したアルミニウ
ム合金を800nm厚に、TiNを100nm厚に順次
堆積して2層目の金属膜42Aを形成した後、2層目の
金属膜42Aの上に配線パターンのレジストパターン3
4を形成する。
Next, as shown in FIG. 1C, a SiO 2 film is formed on the first-layer metal wiring 41B by a plasma CVD method.
After forming the 2 film, is formed on the entire surface of the resist film on the SiO 2 film, then, a first interlayer insulating film 22 is flattened by etching the resist film and the SiO 2 film. Then, on the first interlayer insulating film 22, by sputtering, Ti is made several tens of nm thick and TiN is made 100n thick.
A second metal film 42A is formed by sequentially depositing an 800 nm-thick aluminum alloy containing several percents of Si and Cu to a thickness of 800 nm and a 100 nm thickness of TiN to form a second metal film 42A. Resist pattern 3 of wiring pattern
4 is formed.

【0063】次に、図1(d)に示すように、ドライエ
ッチングにより2層目の金属膜42Aをエッチングして
2層目の金属配線42Bを形成した後、レジストパター
ン34の除去及び洗浄を行なう。その後、2層目の金属
配線42Bの上に、プラズマCVD法によりSiO2
を形成した後、該SiO2 膜の上にレジスト膜を全面に
形成し、その後、該レジスト膜及びSiO2 膜をエッチ
ングにより平坦化して第2の層間絶縁膜23を形成す
る。
Next, as shown in FIG. 1D, after the second-layer metal film 42A is etched by dry etching to form the second-layer metal wiring 42B, the resist pattern 34 is removed and washed. Do. Then, on the second-layer metal wiring 42B, after forming the SiO 2 film by a plasma CVD method, a resist film is formed on the entire surface of the SiO 2 film, then the resist film and the SiO 2 film The second interlayer insulating film 23 is formed by flattening by etching.

【0064】次に、図1(e)に示すように、第2の層
間絶縁膜23の上に、所望する位置にスルーホール50
を開口するためのレジストパターン35を形成した後、
該レジストパターン35をマスクとして、BPSG膜2
1、第1の層間絶縁膜22及び第2の層間絶縁膜23に
対してエッチングを行なう。その後、レジストパターン
35の除去及び洗浄を行なう。
Next, as shown in FIG. 1E, a through hole 50 is formed on the second interlayer insulating film 23 at a desired position.
After forming a resist pattern 35 for opening the
Using the resist pattern 35 as a mask, the BPSG film 2
1. Etching is performed on the first interlayer insulating film 22 and the second interlayer insulating film 23. Thereafter, removal and cleaning of the resist pattern 35 are performed.

【0065】尚、前述の1層目の金属配線41B及び2
層目の金属配線42Bを形成する場合に、電気的に接続
したくないときには、1層目又は2層目の金属配線41
B,42Bにおけるスルーホール50が貫通する部位に
予め大きい切欠部を形成しておき該切欠部の壁面をスル
ーホール50に露出させない様にし、電気的に接続した
いときには、1層目又は2層目の金属配線41B,42
Bにおけるスルーホール50が貫通する部位に予め小さ
い切欠部を形成しておき該切欠部の壁面をスルーホール
50に露出させる様にする。また、コンタクトを半導体
基板1に接続させたくない場合には、スルーホール50
を1層目の金属配線41Bにおける切欠されていない部
位に形成する。
The first-layer metal wirings 41B and 41B
When forming the metal wiring 42B of the first layer, if it is not desired to electrically connect the metal wiring 42B of the first or second layer,
A large notch is formed in advance in a portion of the B, 42B through which the through-hole 50 penetrates, so that the wall surface of the notch is not exposed to the through-hole 50, and when the electrical connection is desired, the first or second layer is formed. Metal wiring 41B, 42
A small notch is formed in advance in a portion of B through which the through hole 50 passes, and the wall surface of the notch is exposed to the through hole 50. If it is not desired to connect the contact to the semiconductor substrate 1, the through hole 50
Is formed in the uncut portion of the first-layer metal wiring 41B.

【0066】次に、図1(f)に示すように、CVD法
によりスルーホール50に金属材料としてのタングステ
ン(以下、単にWと記す)よりなる金属膜を全面に亘っ
て形成した後、該金属膜を全面エッチングしてスルーホ
ール50内にのみWを残すことによりコンタクト51を
形成する。
Next, as shown in FIG. 1F, a metal film made of tungsten (hereinafter simply referred to as W) as a metal material is formed on the entire surface of the through hole 50 by the CVD method. The contact 51 is formed by etching the entire surface of the metal film to leave W only in the through hole 50.

【0067】次に、第2の層間絶縁膜23の上に、スパ
ッタリングにより、Tiを数十nm厚に、TiNを10
0nm厚に、数%程度のSiとCuとを含有したアルミ
ニウム合金を800nm厚に、TiNを100nm厚に
順次堆積して3層目の金属膜43Aを形成した後、3層
目の金属膜43Aの上に配線パターンのレジストパター
ン36を形成する。
Next, on the second interlayer insulating film 23, a Ti film having a thickness of several tens of nm and a TiN film
A third metal film 43A is formed by sequentially depositing an aluminum alloy containing Si and Cu in a thickness of about 0 nm to a thickness of 800 nm and TiN to a thickness of 100 nm to a thickness of 0 nm to form a third metal film 43A. A resist pattern 36 of a wiring pattern is formed on the substrate.

【0068】次に、図1(g)に示すように、レジスト
パターン36をマスクとして、3層目の金属膜43Aに
対してドライエッチングを行なうことにより、3層目の
金属配線43Bを形成した後、レジストパターン36の
除去及び洗浄を行なうと、3層金属配線構造を有する半
導体装置が完成する。
Next, as shown in FIG. 1G, the third metal film 43A is dry-etched using the resist pattern 36 as a mask to form a third metal wiring 43B. Thereafter, when the resist pattern 36 is removed and washed, a semiconductor device having a three-layer metal wiring structure is completed.

【0069】図2は、図1(e)のスルーホール形成工
程を示しており、半導体基板1にはLOCOS領域1a
とゲートとしてのポリシリコン電極1bが作られてい
る。図2において(1)〜(5)は金属配線間の接続パ
ターンを示している。
FIG. 2 shows the through-hole forming step of FIG. 1E, in which the semiconductor substrate 1 has a LOCOS region 1a.
And a polysilicon electrode 1b as a gate. In FIG. 2, (1) to (5) show connection patterns between metal wirings.

【0070】(1)の部分は、3層目の金属配線43B
と2層目の金属配線42Bとを接続する場合であって、
スルーホール50が1層目の金属配線41Bの上にくる
ように形成している。このようにすることにより、第1
及び第2の層間絶縁膜22,23のドライエッチングを
行なった際に、エッチングは1層目の金属配線41Bに
到達するとストップする。
The portion (1) corresponds to the third-layer metal wiring 43B.
And the metal wiring 42B of the second layer.
The through hole 50 is formed so as to be above the first-layer metal wiring 41B. By doing so, the first
When the dry etching of the second interlayer insulating films 22 and 23 is performed, the etching stops when the first metal wiring 41B is reached.

【0071】(2)の部分は、3層目の金属配線43B
と2層目の金属配線42Bと半導体基板1とを接続する
場合であって、2層目の金属配線42Bと半導体基板1
とを接続するコンタクトと同じ大きさの切欠部42bを
予め2層目の金属配線42Bに設けておき、3層目の金
属配線43Bと2層目の金属配線42Bとを接続するコ
ンタクトを形成するための開口部35aを、2層目の金
属配線42Bにあらかじめ設けた切欠部42bよりも僅
かに大きくする。このようにすることによって、第2の
層間絶縁膜23をエッチングし、エッチングが2層目の
金属配線42Bに到達すると、2層目の金属配線42B
が露出した部分はエッチングがストップし、2層目の金
属配線42Bに設けた切欠部42bから見込んだ第1の
層間絶縁膜22及びBPSG膜21に対してエッチング
が行なわれ、エッチングは半導体基板1に到達するとス
トップする。図2における(3)、(4)、(5)も基
本的に同じことを行なっている。
The portion (2) corresponds to the third-layer metal wiring 43B.
And the second layer metal wiring 42B and the semiconductor substrate 1 are connected to each other.
A notch 42b of the same size as the contact connecting the second layer metal wiring 42B is formed in advance, and a contact connecting the third layer metal wiring 43B and the second layer metal wiring 42B is formed. Opening 35a is slightly larger than the notch 42b provided in advance in the second-layer metal wiring 42B. By doing so, the second interlayer insulating film 23 is etched, and when the etching reaches the second-layer metal wiring 42B, the second-layer metal wiring 42B
The etching is stopped in the exposed portion, and the first interlayer insulating film 22 and the BPSG film 21 viewed from the cutout portion 42b provided in the second-layer metal wiring 42B are etched. Stop when you reach. (3), (4) and (5) in FIG. 2 basically perform the same operation.

【0072】図3は、図1(g)のW充填工程を示して
おり、図3において、(1)は3層目の金属配線43B
と1層目の金属配線41Bとの接続を示し、(2)は3
層目の金属配線43Bと2層目の金属配線42Bと半導
体基板1との接続を示し、(3)は3層目の金属配線4
3Bと2層目の金属配線42Bと1層目の金属配線41
Bと半導体基板1との接続を示し、(4)は2層目の金
属配線42Bと半導体基板1(図中、ポリシリコン電極
1b)との接続を示し、(5)は1層目の金属配線41
Bと半導体基板1との接続を示している。
FIG. 3 shows the W filling step of FIG. 1 (g). In FIG. 3, (1) shows a third-layer metal wiring 43B.
And the connection with the first-layer metal wiring 41B.
The connection between the metal wiring 43B of the second layer, the metal wiring 42B of the second layer, and the semiconductor substrate 1 is shown.
3B, second-layer metal wiring 42B, and first-layer metal wiring 41
B shows the connection between the semiconductor substrate 1 and (4) shows the connection between the metal wiring 42B of the second layer and the semiconductor substrate 1 (polysilicon electrode 1b in the figure), and (5) shows the connection of the metal of the first layer. Wiring 41
2 shows the connection between B and the semiconductor substrate 1.

【0073】以上のように、第1実施例によると、従来
例で示した24工程(他の実施例では27工程)のもの
が19工程で済むことになる。半導体装置の製造におけ
る多層金属配線で20%〜30%の工程削減となり、生
産性の向上をもたらす。また、3層金属配線の場合、従
来例では3回の露光機によるフォトリソグラフィにより
コンタクトホールのためのレジストパターンの形成が、
第1実施例では1回で済む。さらに、スパッタリングに
よるTi、TiN、アルミニウム合金の形成を従来例の
ようなコンタクトやスルーホールのない半導体基板上に
堆積すれば良いので、微細なホールに金属を堆積するた
めの装置改善が不要となる。
As described above, according to the first embodiment, 19 steps are sufficient for 24 steps (27 steps in other embodiments) shown in the conventional example. In the manufacture of the semiconductor device, the number of steps is reduced by 20% to 30% in the multilayer metal wiring, and the productivity is improved. In the case of a three-layer metal wiring, in a conventional example, a resist pattern for a contact hole is formed by photolithography using an exposure machine three times.
In the first embodiment, only one time is required. Further, since the formation of Ti, TiN, and aluminum alloy by sputtering may be deposited on a semiconductor substrate having no contacts or through holes as in the conventional example, it is not necessary to improve a device for depositing metal in fine holes. .

【0074】(第2実施例)図4は、本発明の第2実施
例に係る半導体装置の製造方法の各工程を示しており、
図4において、半導体基板1、絶縁膜としてのBPSG
膜21、下層金属配線としての1層目の金属配線41
B、中間層金属配線としての2層目の金属配線42B、
上層金属配線としての3層目の金属配線43B、第1の
層間絶縁膜22、第2の層間絶縁膜23、レジストパタ
ーン32,34,35,36、スルーホール50及びコ
ンタクト51については第1実施例と同様であるので、
同一の符号を付すことにより説明は省略する。
(Second Embodiment) FIG. 4 shows steps of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
In FIG. 4, a semiconductor substrate 1, BPSG as an insulating film
Film 21, first layer metal wiring 41 as lower layer metal wiring
B, a second-layer metal wiring 42B as an intermediate-layer metal wiring,
The first metal wiring 43B as the upper metal wiring, the first interlayer insulating film 22, the second interlayer insulating film 23, the resist patterns 32, 34, 35, 36, the through holes 50, and the contacts 51 are the first embodiment. Since it is similar to the example,
The description is omitted by attaching the same reference numerals.

【0075】以下、第2実施例に係る半導体装置の製造
方法について説明する。
Hereinafter, a method of manufacturing a semiconductor device according to the second embodiment will be described.

【0076】まず、図4(a)に示すように、トランジ
スタ領域や分離領域が作り込まれた半導体基板1に常圧
CVDによりBPSG膜21を形成した後、スパッタリ
ングにより、Tiを数十nm厚に、TiNを100nm
厚に、数%程度のSiとCuとを含有したアルミニウム
合金を700nm厚に、TiNを100nm厚に順次堆
積して1層目の金属膜41Aを形成する。その後、1層
目の金属膜41Aの上に配線パターンのレジストパター
ン32を形成する。
First, as shown in FIG. 4A, a BPSG film 21 is formed on a semiconductor substrate 1 in which a transistor region and an isolation region are formed by normal pressure CVD, and then Ti is deposited to a thickness of several tens nm by sputtering. 100 nm TiN
The first metal film 41A is formed by sequentially depositing an aluminum alloy containing Si and Cu in a thickness of about several percent to a thickness of 700 nm and TiN to a thickness of 100 nm. Thereafter, a resist pattern 32 of a wiring pattern is formed on the first-layer metal film 41A.

【0077】次に、図4(b)に示すように、ドライエ
ッチングにより1層目の金属膜41Aをエッチングして
1層目の金属配線41Bを形成した後、レジストパター
ン32の除去及び洗浄を行なう。
Next, as shown in FIG. 4B, after the first metal film 41A is etched by dry etching to form the first metal wiring 41B, the resist pattern 32 is removed and washed. Do.

【0078】次に、図4(c)に示すように、1層目の
金属配線41Bの上に、プラズマCVD法によりSiO
2 膜を形成した後、該SiO2 膜の上にレジスト膜を全
面に形成し、その後、該レジスト膜及びSiO2 膜をエ
ッチングにより平坦化して第1の層間絶縁膜22を形成
する。その後、第1の層間絶縁膜22の上に、スパッタ
リングにより、Tiを数十nm厚に、TiNを100n
m厚に、数%程度のSiとCuとを含有したアルミニウ
ム合金を800nm厚に、TiNを100nm厚に順次
堆積して2層目の金属膜42Aを形成した後、2層目の
金属膜42Aの上に配線パターンのレジストパターン3
4を形成する。
Next, as shown in FIG. 4C, a SiO 2 film is formed on the first-layer metal wiring 41B by plasma CVD.
After forming the 2 film, is formed on the entire surface of the resist film on the SiO 2 film, then, a first interlayer insulating film 22 is flattened by etching the resist film and the SiO 2 film. Then, on the first interlayer insulating film 22, by sputtering, Ti is made several tens of nm thick and TiN is made 100n thick.
A second metal film 42A is formed by sequentially depositing an 800 nm-thick aluminum alloy containing several percents of Si and Cu to a thickness of 800 nm and a 100 nm thickness of TiN to form a second metal film 42A. Resist pattern 3 of wiring pattern
4 is formed.

【0079】次に、図4(d)に示すように、ドライエ
ッチングにより2層目の金属膜42Aをエッチングして
2層目の金属配線42Bを形成した後、レジストパター
ン34の除去及び洗浄を行なう。その後、2層目の金属
配線42Bの上に、プラズマCVD法によりSiO2
を形成した後、該SiO2 膜の上にレジスト膜を全面に
形成し、その後、該レジスト膜及びSiO2 膜をエッチ
ングにより平坦化して第2の層間絶縁膜23を形成す
る。
Next, as shown in FIG. 4D, the second metal film 42A is etched by dry etching to form the second metal wiring 42B, and then the resist pattern 34 is removed and washed. Do. Then, on the second-layer metal wiring 42B, after forming the SiO 2 film by a plasma CVD method, a resist film is formed on the entire surface of the SiO 2 film, then the resist film and the SiO 2 film The second interlayer insulating film 23 is formed by flattening by etching.

【0080】次に、図4(e)に示すように、第2の層
間絶縁膜23の上に、所望する位置にスルーホール50
を開口するためのレジストパターン35を形成した後、
該レジストパターン35をマスクとして、BPSG膜2
1、第1の層間絶縁膜22及び第2の層間絶縁膜23に
対してエッチングを行なう。その後、レジストパターン
35の除去及び洗浄を行なう。
Next, as shown in FIG. 4E, a through hole 50 is formed on the second interlayer insulating film 23 at a desired position.
After forming a resist pattern 35 for opening the
Using the resist pattern 35 as a mask, the BPSG film 2
1. Etching is performed on the first interlayer insulating film 22 and the second interlayer insulating film 23. Thereafter, removal and cleaning of the resist pattern 35 are performed.

【0081】尚、前述の1層目の金属配線41B及び2
層目の金属配線42Bを形成する場合に、電気的に接続
したくないときには、1層目又は2層目の金属配線41
B,42Bにおけるスルーホール50が貫通する部位に
予め大きい切欠部42bを形成しておき該切欠部42b
の壁面をスルーホール50に露出させない様にし、電気
的に接続したいときには、1層目又は2層目の金属配線
41B,42bにおけるスルーホール50が貫通する部
位に予め小さい切欠部41bを形成しておき該切欠部4
1bの壁面をスルーホールに露出させる様にする。ま
た、コンタクトを半導体基板1に接続させたくない場合
には、スルーホール50を1層目の金属配線41Bにお
ける切欠されていない部位に形成する(図示は省略して
いる)。
The first-layer metal wirings 41B and 41B
When forming the metal wiring 42B of the first layer, if it is not desired to electrically connect the metal wiring 42B of the first or second layer,
A large notch 42b is formed in advance at a portion where the through hole 50 penetrates through the notches 42b.
When it is desired to prevent the wall surfaces of the first and second metal wirings 41B and 42b from being exposed to the through holes 50 and to electrically connect them, a small cutout 41b is formed in advance in a portion where the through holes 50 pass through. Notch 4
The wall surface of 1b is exposed to the through hole. If it is not desired to connect the contact to the semiconductor substrate 1, the through hole 50 is formed in a portion of the first-layer metal wiring 41B that is not notched (not shown).

【0082】次に、図4(f)に示すように、第2の層
間絶縁膜23の上に、スパッタリングによりTiを数十
nm厚に堆積した後、半導体基板1の温度を400℃に
保った状態で数%程度のSiとCuとを含有したアルミ
ニウム合金を800nm厚に堆積すると、該アルミニウ
ム合金はスルーホール50の内部に流入し充填される。
その後、アルミニウム合金膜の上にTiNを100nm
厚に堆積して3層目の金属膜43Aを形成した後、3層
目の金属膜43Aの上に配線パターンのレジストパター
ン36を形成する。
Next, as shown in FIG. 4F, after depositing Ti to a thickness of several tens nm on the second interlayer insulating film 23 by sputtering, the temperature of the semiconductor substrate 1 is kept at 400 ° C. When an aluminum alloy containing several percent of Si and Cu is deposited to a thickness of 800 nm in this state, the aluminum alloy flows into and fills the inside of the through hole 50.
Thereafter, TiN is deposited on the aluminum alloy film to a thickness of 100 nm.
After the third metal film 43A is formed by thick deposition, a resist pattern 36 of a wiring pattern is formed on the third metal film 43A.

【0083】次に、図4(g)に示すように、レジスト
パターン36をマスクとして、3層目の金属膜43Aに
対してドライエッチングを行なうことにより、3層目の
金属配線43Bを形成した後、レジストパターン36の
除去及び洗浄を行なうと、3層金属配線構造を有する半
導体装置が完成する。
Next, as shown in FIG. 4G, the third metal film 43A is dry-etched using the resist pattern 36 as a mask to form a third metal wiring 43B. Thereafter, when the resist pattern 36 is removed and washed, a semiconductor device having a three-layer metal wiring structure is completed.

【0084】以上のように、第2実施例によると、従来
例で示した24工程(他の実施例では27工程)のもの
が18工程で済むことになる。半導体装置の製造におけ
る多層金属配線で20%〜30%の工程削減となり、生
産性の向上をもたらす。また、3層金属配線の場合、従
来例では6回の露光回数が必要であったが、第2実施例
によると、4回の露光回数で済むので、生産性の向上を
図ることができる。
As described above, according to the second embodiment, the process of 24 steps (27 steps in other embodiments) shown in the conventional example requires only 18 steps. In the manufacture of the semiconductor device, the number of steps is reduced by 20% to 30% in the multilayer metal wiring, and the productivity is improved. In the case of a three-layer metal wiring, six exposures are required in the conventional example, but according to the second embodiment, four exposures are sufficient, so that productivity can be improved.

【0085】(第3実施例)以下、本発明の第3実施例
に係る半導体装置について図面を参照しながら説明す
る。
(Third Embodiment) Hereinafter, a semiconductor device according to a third embodiment of the present invention will be described with reference to the drawings.

【0086】図5は、本発明の第3実施例に係る半導体
装置の製造方法の各工程を示しており、図5において、
半導体基板1、絶縁膜としてのBPSG膜21、下層金
属配線としての1層目の金属配線41B、中間層金属配
線としての2層目の金属配線42B、上層金属配線とし
ての3層目の金属配線43B、第1の層間絶縁膜22、
第2の層間絶縁膜23については第1実施例と同様であ
るので、同一の符号を付すことにより説明は省略する。
尚、図5において、41a,42a,43aはコンタク
トホールに埋め込まれた金属、24は3層目の金属配線
43Bを覆う絶縁膜、37は半導体基板1及び第1〜第
3の金属配線層41B,42B,43Bを接続するため
のコンタクトホール及びスルーホールを加工するための
レジストパターンである。
FIG. 5 shows each step of the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
A semiconductor substrate 1, a BPSG film 21 as an insulating film, a first-layer metal wiring 41B as a lower-layer metal wiring, a second-layer metal wiring 42B as an intermediate-layer metal wiring, and a third-layer metal wiring as an upper-layer metal wiring 43B, the first interlayer insulating film 22,
Since the second interlayer insulating film 23 is the same as in the first embodiment, the description is omitted by attaching the same reference numerals.
In FIG. 5, reference numerals 41a, 42a and 43a denote metals buried in the contact holes, reference numeral 24 denotes an insulating film covering the third-layer metal wiring 43B, and reference numeral 37 denotes the semiconductor substrate 1 and the first to third metal wiring layers 41B. , 42B and 43B for processing contact holes and through holes.

【0087】以下、図5(a)〜(c)に基づき、第3
実施例の半導体装置の製造方法について説明する。
Hereinafter, based on FIGS. 5A to 5C, the third
A method for manufacturing the semiconductor device according to the embodiment will be described.

【0088】まず、図5(a)は従来例2で示した半導
体装置に絶縁膜24を形成した構造を示しており、図5
(b),(c)は、図5(a)に示す半導体装置の一部
分の接続を追加する方法を示している。
First, FIG. 5A shows a structure in which an insulating film 24 is formed on the semiconductor device shown in the second conventional example.
5B and 5C show a method of adding a connection of a part of the semiconductor device shown in FIG.

【0089】次に、図5(b)に示すように、絶縁膜2
4の上に所望の接続位置に開口部を有するレジストパタ
ーン37を形成した後、絶縁膜21、第1及び第2の層
間絶縁膜22,23及び絶縁膜24に対して所望の深さ
位置までエッチングする。このとき接続したい金属が露
出したスルーホール50については、そこでエッチング
がストップする。
Next, as shown in FIG.
4, a resist pattern 37 having an opening at a desired connection position is formed, and then the insulating film 21, the first and second interlayer insulating films 22, 23, and the insulating film 24 reach a desired depth position. Etch. At this time, etching is stopped for the through hole 50 where the metal to be connected is exposed.

【0090】次に、図5(c)に示すように、レジスト
パターン37の除去及び洗浄を行なった後、スルーホー
ル50に金属材料を充填してコンタクトを形成する。
Next, as shown in FIG. 5C, after the resist pattern 37 is removed and washed, a metal material is filled in the through hole 50 to form a contact.

【0091】以上のように、第3実施例によれば、半導
体装置を完成した後、さらに、希望する箇所の接続を行
なうことができ、これにより、一度完成した半導体装置
の機能を容易に変えることが可能になり、高い性能を有
する半導体装置を実現することができる。
As described above, according to the third embodiment, after a semiconductor device is completed, a desired portion can be further connected, whereby the function of the semiconductor device once completed can be easily changed. And a semiconductor device having high performance can be realized.

【0092】(第4実施例)以下、本発明の第4実施例
に係る半導体装置の製造方法について図面を参照しなが
ら説明する。
(Fourth Embodiment) Hereinafter, a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention will be described with reference to the drawings.

【0093】図6(a)〜(d)は本発明の第4実施例
に係る半導体装置の製造方法の各工程を示す断面図であ
り、図6(d)において、金属配線を切断するためのレ
ジストパターン38が加わった以外は、図5と同じであ
る。
FIGS. 6A to 6D are cross-sectional views showing steps of a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention. This is the same as FIG. 5 except that the resist pattern 38 is added.

【0094】まず、図6(a)〜(c)に示すように、
図5(a)〜(c)に基づき説明した第3実施例と同様
の各処理を行なった後、図6(d)に示すように、不要
な部分の金属配線を切欠するレジストパターン38を形
成し、その後、絶縁膜24及び3層目の金属配線43B
の一部をエッチングして不要な配線を除去する。
First, as shown in FIGS. 6A to 6C,
After performing the same processes as in the third embodiment described with reference to FIGS. 5A to 5C, as shown in FIG. 6D, a resist pattern 38 for cutting out unnecessary metal wiring is formed. After that, the insulating film 24 and the third-layer metal wiring 43B are formed.
Is etched to remove unnecessary wiring.

【0095】以上のように、第4実施例によれば、半導
体装置を完成した後、さらに希望する箇所の接続及び不
要な配線部分の切断を行なうことにより、一度完成した
半導体装置の機能を容易に変えることが可能になり、高
い性能を有する半導体装置を実現することができる。
As described above, according to the fourth embodiment, after a semiconductor device is completed, a desired portion is connected and unnecessary wiring portions are cut off, thereby facilitating the function of the semiconductor device once completed. It is possible to realize a semiconductor device having high performance.

【0096】尚、第1〜第4実施例において、図7に示
すような多層配線の重なり部分を作っておき、コンタク
ト及びスルーホールの位置を設定することにより、各部
の接続を容易に行なうことができる。図7においては、
6つの接続方法を例として示している。図7において、
(A−1),(B−1),(C−1),(D−1),
(E−1),(F−1)は金属配線41B,42B,4
3Bのみを上方から眺めた状態を示し、紙面の上下方向
に配線が走っている。また、図7において、(A−
2),(B−2),(C−2),(D−2),(E−
2),(F−2)は、(A−1),(B−1),(C−
1),(D−1),(E−1),(F−1)における紙
面上下方向の中央部の破断面を示している。図7におい
て、(A−1)は1層目の金属配線41Bと半導体基板
1との接続、(B−1)は2層目の金属配線42Bと半
導体基板42Bとの接続、(C−1)は3層目の金属配
線43Bと半導体基板1との接続、(D−1)は3層目
の金属配線43Bと2層目の金属配線42Bと1層目の
金属配線41Bと半導体基板1との接続、(E−1)は
3層目の金属配線43Bと2層目の金属配線42Bと1
層目の金属配線41Bとの接続、(F−1)は3層目の
金属配線43Bと1層目の金属配線41Bとの接続を示
している。
In the first to fourth embodiments, the overlapping portions of the multilayer wiring as shown in FIG. 7 are formed, and the positions of the contacts and the through holes are set to facilitate the connection of each portion. Can be. In FIG.
Six connection methods are shown as examples. In FIG.
(A-1), (B-1), (C-1), (D-1),
(E-1) and (F-1) are the metal wirings 41B, 42B, 4
This shows a state in which only 3B is viewed from above, and wiring runs in the vertical direction on the paper. In FIG. 7, (A-
2), (B-2), (C-2), (D-2), (E-
2), (F-2) are (A-1), (B-1), (C-
1A, 1B, 1D, 1E, and 1F show fractured surfaces at the center in the vertical direction of the drawing. In FIG. 7, (A-1) shows a connection between the first-layer metal wiring 41B and the semiconductor substrate 1, (B-1) shows a connection between the second-layer metal wiring 42B and the semiconductor substrate 42B, and (C-1) ) Is the connection between the third-layer metal wiring 43B and the semiconductor substrate 1, and (D-1) is the third-layer metal wiring 43B, the second-layer metal wiring 42B, the first-layer metal wiring 41B and the semiconductor substrate 1. (E-1) shows the third-layer metal wiring 43B and the second-layer metal wiring 42B
(F-1) shows a connection between the third-layer metal wiring 43B and the first-layer metal wiring 41B.

【0097】(第5実施例)以下、本発明の第5実施例
に係る半導体装置について図面を参照しながら説明す
る。
(Fifth Embodiment) Hereinafter, a semiconductor device according to a fifth embodiment of the present invention will be described with reference to the drawings.

【0098】図8(a),(b)は、本発明の第5実施
例に係る半導体装置の製造方法を示す断面斜視図であ
る。紙面の前後方向に各金属配線が延びており、図面の
右端部において各金属配線が延びる状態を示している。
図8(a),(b)において、1は電気的に分離された
基板(又は基板に形成された電極)であり、41Bは下
層金属配線としての1層目の金属配線、42Bは中間層
金属配線としての2層目の金属配線、43Bは上層金属
配線としての3層目の金属配線である。また、51はス
ルーホール50に充填され、半導体基板1と1層目〜3
層目の金属配線41B,42B,43Bとを適宜に電気
的に接続するための埋め込み金属である。
FIGS. 8A and 8B are cross-sectional perspective views showing a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention. Each metal wiring extends in the front-rear direction of the drawing, and shows a state where each metal wiring extends at the right end of the drawing.
8A and 8B, reference numeral 1 denotes an electrically separated substrate (or an electrode formed on the substrate), 41B denotes a first-layer metal wiring as a lower-layer metal wiring, and 42B denotes an intermediate layer. 43B is a third-layer metal wiring as an upper-layer metal wiring. Also, 51 is filled in the through hole 50 and the semiconductor substrate 1 and the first to third layers
This is a buried metal for appropriately electrically connecting the metal wirings 41B, 42B, 43B of the layer.

【0099】以下、図8(a),(b)に基づき第5実
施例に係る半導体装置の製造方法について説明する。
Hereinafter, a method for manufacturing a semiconductor device according to the fifth embodiment will be described with reference to FIGS. 8 (a) and 8 (b).

【0100】まず、図8(a)に示すように、2層目の
金属配線42Bの上に絶縁層を設けた後に、レジストパ
ターン35を用いて各層の絶縁膜における所望の位置
に、金属材料を埋め込むためのスルーホール50を開口
する。このスルーホール50の下側に位置する金属配線
は、予め電気的に接続したい場合に基板垂直方向に対し
て、スルーホール50に該金属配線が露出するように設
計配置されている。このようにすることにより、図8
(b)に示すように、コンタクト51及び3層目の金属
配線43Bを形成すると、所望の金属配線同士を電気的
に接続することが可能となる。
First, as shown in FIG. 8A, after an insulating layer is provided on the second-layer metal wiring 42B, the metal material is placed at a desired position in the insulating film of each layer using the resist pattern 35. A through hole 50 for embedding a hole is opened. The metal wiring located below the through hole 50 is designed and arranged such that the metal wiring is exposed in the through hole 50 in the vertical direction of the substrate when electrical connection is desired in advance. By doing so, FIG.
As shown in (b), when the contact 51 and the third-layer metal wiring 43B are formed, it is possible to electrically connect desired metal wirings.

【0101】このことは、半導体装置を構成した後、あ
らかじめ設計段階で、オフセットされた金属配線のパタ
ーン構成を行なっておくだけで、電気的に接続する位置
を自由に変更できることとなり、半導体装置を完成後、
その機能を容易に変えることが可能になる。
This means that after the semiconductor device is constructed, the position of the electrical connection can be freely changed only by performing the pattern configuration of the offset metal wiring in the design stage in advance, and the semiconductor device can be freely constructed. After completion,
Its function can be easily changed.

【0102】[0102]

【発明の効果】請求項1の発明に係る半導体装置による
と、下層金属配線と接続することなく半導体基板及び中
間層金属配線と接続しているコンタクトを備えた多層金
属配線構造を、コンタクトを設ける位置の制約を受ける
ことなく少ない工程数により実現できる。
According to the semiconductor device of the first aspect of the present invention, the contact is provided in the multilayer metal wiring structure having the contact connected to the semiconductor substrate and the intermediate metal wiring without connecting to the lower metal wiring. It can be realized with a small number of steps without being restricted by the position.

【0103】請求項2の発明に係る半導体装置による
と、中間層金属配線と接続することなく半導体基板及び
下層金属配線と接続しているコンタクトを備えた多層金
属配線構造を、コンタクトを設ける位置の制約を受ける
ことなく少ない工程数により実現できる。
According to the semiconductor device of the second aspect of the present invention , the multi-layer metal wiring structure having the contact connected to the semiconductor substrate and the lower metal wiring without being connected to the intermediate metal wiring is formed at the position where the contact is provided. It can be realized with a small number of steps without any restrictions.

【0104】請求項3の発明に係る半導体装置による
と、半導体基板、中間層金属配線及び下層金属配線と接
続しているコンタクトを備えた多層金属配線構造を、コ
ンタクトを設ける位置の制約を受けることなく少ない工
程数により実現できる。
According to the semiconductor device of the third aspect of the present invention , the multilayer metal wiring structure having the contacts connected to the semiconductor substrate, the intermediate metal wiring and the lower metal wiring is restricted by the position where the contact is provided. And can be realized with a small number of steps.

【0105】請求項4の発明に係る半導体装置による
と、中間層金属配線及び下層金属配線のうちコンタクト
と接続している配線が上層金属配線とも接続している多
層金属配線構造を工程数の増加を招くことなく実現でき
る。
According to the semiconductor device of the fourth aspect of the present invention , the number of steps is increased in the multilayer metal wiring structure in which the wiring connected to the contact among the intermediate metal wiring and the lower metal wiring is also connected to the upper metal wiring. Can be realized without inviting.

【0106】[0106]

【0107】請求項5の発明に係る半導体装置による
と、中間層金属配線及び下層金属配線のうちコンタクト
と接続している配線が半導体基板の能動領域とも接続し
ている多層金属配線構造を工程数の増加を招くことなく
実現できる。
According to the semiconductor device of the fifth aspect of the present invention , the multi-layered metal wiring structure in which the wiring connected to the contact among the intermediate metal wiring and the lower metal wiring is also connected to the active region of the semiconductor substrate has a number of steps. This can be realized without incurring an increase.

【0108】請求項6の発明に係る半導体装置による
と、中間層金属配線及び下層金属配線のうちコンタクト
と接続している配線が電極とも接続している多層金属配
線構造を工程数の増加を招くことなく実現できる。
According to the semiconductor device of the sixth aspect of the present invention , the number of steps is increased in a multi-layered metal wiring structure in which the wiring connected to the contact among the intermediate metal wiring and the lower metal wiring is also connected to the electrode. It can be realized without.

【0109】請求項7の発明に係る半導体装置による
と、半導体基板と接続することなく、中間層金属配線と
下層金属配線とを接続させるコンタクトを備えた多層金
属配線構造を工程数の増加を招くことなく実現できる。
According to the semiconductor device of the present invention, a multi-layer metal wiring structure having a contact for connecting an intermediate metal wiring and a lower metal wiring without connecting to a semiconductor substrate causes an increase in the number of steps. It can be realized without.

【0110】請求項8の発明によると請求項1の発明に
係る半導体装置を確実に製造することができ、請求項9
発明によると請求項2の発明に係る半導体装置を確実
に製造することができ、請求項10の発明によると請求
項3の発明に係る半導体装置を確実に製造することが
きる。
[0110] can be reliably manufactured According to the invention of claim 8 of the semiconductor device according to the invention of claim 1, claim 9
And According to the present invention a semiconductor device according to the invention of claim 2 can be reliably manufactured, it is produced reliably semiconductor device according to the third aspect of the present invention According to the invention of claim 10
Wear.

【0111】請求項11の発明に係る半導体装置の製造
方法によると、スルーホールの径が小さくてもコンタク
トが断線するおそれのない多層金属配線構造を有する半
導体装置を確実に製造することができる。
According to the method of manufacturing a semiconductor device according to the eleventh aspect of the present invention , it is possible to reliably manufacture a semiconductor device having a multi-layered metal wiring structure in which the contact is not likely to be broken even if the diameter of the through hole is small.

【0112】請求項12の発明に係る半導体装置の製造
方法によると、コンタクトを形成するための工程を特に
必要としないので、多層金属配線を形成するための工程
数を低減できる。
According to the method of manufacturing a semiconductor device according to the twelfth aspect of the present invention , since a step for forming a contact is not particularly required, the number of steps for forming a multilayer metal wiring can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施例に係る半導体装置の製造
方法の各工程を示す断面図である。
FIG. 1 is a sectional view showing each step of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.

【図2】前記第1実施例に係る半導体装置の製造方法の
一工程を示す断面斜視図であり、図1の(e)に示す工
程と対応している。
FIG. 2 is a sectional perspective view showing one step of a method of manufacturing the semiconductor device according to the first embodiment, and corresponds to the step shown in FIG.

【図3】前記第1実施例に係る半導体装置の製造方法の
一工程を示す断面斜視図であり、図1の(g)に示す工
程と対応している。
FIG. 3 is a sectional perspective view showing one step of a method of manufacturing the semiconductor device according to the first embodiment, and corresponds to the step shown in FIG. 1 (g).

【図4】本発明の第2の実施例に係る半導体装置の製造
方法の各工程を示す断面図である。
FIG. 4 is a sectional view showing each step of a method for manufacturing a semiconductor device according to a second example of the present invention.

【図5】本発明の第3の実施例に係る半導体装置の製造
方法の各工程を示す断面図である。
FIG. 5 is a sectional view showing each step of a method for manufacturing a semiconductor device according to a third embodiment of the present invention.

【図6】本発明の第4の実施例に係る半導体装置の製造
方法の各工程を示す断面図である。
FIG. 6 is a sectional view showing each step of a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention.

【図7】本発明の第1〜第4実施例に係る半導体装置の
製造方法において、各層の金属配線のスルーホールに対
する露出状態の有無を説明する図である。
FIG. 7 is a diagram illustrating whether or not there is an exposed state of a metal wiring of each layer with respect to a through hole in the method of manufacturing a semiconductor device according to the first to fourth embodiments of the present invention.

【図8】本発明の第5の実施例に係る半導体装置の製造
方法の各工程を示す断面斜視図図である。
FIG. 8 is a sectional perspective view showing each step of a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention.

【図9】従来の半導体装置の断面図である。FIG. 9 is a sectional view of a conventional semiconductor device.

【図10】従来の第1の半導体装置の製造方法の各製造
工程を示す断面図である。
FIG. 10 is a cross-sectional view showing each manufacturing step of the first conventional semiconductor device manufacturing method.

【図11】従来の第2の半導体装置の製造方法の各製造
工程を示す断面図である。
FIG. 11 is a cross-sectional view showing each manufacturing step of a second conventional semiconductor device manufacturing method.

【符号の説明】 1 半導体基板 21 絶縁膜 22 第1の層間絶縁膜 23 第2の層間絶縁膜 24 絶縁膜 41A 1層目の金属膜 41B 1層目の金属配線(下層金属配線) 41a コンタクトホールに充填された金属材料 42A 2層目の金属膜 42B 2層目の金属配線(中間層金属配線) 42a コンタクトホールに充填された金属材料 43A 3層目の金属膜 43B 3層目の金属配線(上層金属配線) 43a コンタクトホールに充填された金属材料 50 スルーホール 51 コンタクトDESCRIPTION OF REFERENCE NUMERALS 1 semiconductor substrate 21 insulating film 22 first interlayer insulating film 23 second interlayer insulating film 24 insulating film 41A first-layer metal film 41B first-layer metal wiring (lower-layer metal wiring) 41a contact hole 42A Second-layer metal film 42B Second-layer metal wiring (intermediate-layer metal wiring) 42a Metal material filled in contact hole 43A Third-layer metal film 43B Third-layer metal wiring ( 43a Metal material filled in contact hole 50 Through hole 51 Contact

フロントページの続き (56)参考文献 特開 昭63−216361(JP,A) 特開 平1−313933(JP,A) 特開 平5−21611(JP,A) 特開 平6−29401(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872 Continuation of front page (56) References JP-A-63-216361 (JP, A) JP-A-1-313933 (JP, A) JP-A-5-21611 (JP, A) JP-A-6-29401 (JP) , A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/28-21/288 H01L 21/44-21/445 H01L 29 / 40-29/43 H01L 29/47 H01L 29/872

Claims (12)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 半導体基板上に絶縁膜を介して形成され
た下層金属配線と、該下層金属配線の上方に第1の層間
絶縁膜を介して形成された中間層金属配線と、該中間層
金属配線の上方に第2の層間絶縁膜を介して形成された
上層金属配線と、前記下層金属配線の所定部位に形成さ
れ該下層金属配線が切欠されてなる下層金属配線切欠部
と、前記中間層金属配線における前記下層金属配線切欠
部の上方に形成され該中間層金属配線が前記下層金属配
線切欠部よりも小さく切欠されてなる中間層金属配線切
欠部と、前記絶縁膜、下層金属配線切欠部、第1の層間
絶縁膜、中間層金属配線切欠部及び第2の層間絶縁膜を
基板垂直方向に貫通して延びるように形成され前記下層
金属配線切欠部の壁面を露出させない一方前記中間層金
属配線切欠部の壁面を露出させるスルーホールと、該ス
ルーホールに充填された金属材料よりなり下端部が前記
半導体基板に接続しているコンタクトとを備えているこ
とを特徴とする半導体装置。
A lower metal wiring formed on a semiconductor substrate via an insulating film; an intermediate metal wiring formed above the lower metal wiring via a first interlayer insulating film; An upper metal wiring formed above the metal wiring via a second interlayer insulating film, a lower metal wiring notch formed at a predetermined portion of the lower metal wiring and having the lower metal wiring cut out, An intermediate layer metal wiring cutout formed above the lower layer metal wiring notch in the layer metal wiring, wherein the intermediate layer metal wiring is cut out smaller than the lower layer metal wiring notch; and the insulating film and the lower layer metal wiring notch. Part, the first interlayer insulating film, the intermediate layer metal wiring notch, and the second interlayer insulating film are formed so as to extend in a direction perpendicular to the substrate so as not to expose the wall surface of the lower metal wiring notch, and the intermediate layer Wall of metal wiring notch And a contact made of a metal material filled in the through hole and having a lower end connected to the semiconductor substrate.
【請求項2】 半導体基板上に絶縁膜を介して形成され
た下層金属配線と、該下層金属配線の上方に第1の層間
絶縁膜を介して形成された中間層金属配線と、該中間層
金属配線の上方に第2の層間絶縁膜を介して形成された
上層金属配線と、前記下層金属配線の所定部位に形成さ
れ該下層金属配線が切欠されてなる下層金属配線切欠部
と、前記中間層金属配線における前記下層金属配線切欠
部の上方に形成され該中間層金属配線が前記下層金属配
線切欠部よりも大きく切欠されてなる中間層金属配線切
欠部と、前記絶縁膜、下層金属配線切欠部、第1の層間
絶縁膜、中間層金属配線切欠部及び第2の層間絶縁膜を
基板垂直方向に貫通して延びるように形成され前記下層
金属配線切欠部の壁面を露出させる一方前記中間層金属
配線切欠部の壁面を露出させないスルーホールと、該ス
ルーホールに充填された金属材料よりなり下端部が前記
半導体基板に接続しているコンタクトとを備えているこ
とを特徴とする半導体装置。
2. A lower metal wiring formed on a semiconductor substrate via an insulating film, an intermediate metal wiring formed above the lower metal wiring via a first interlayer insulating film, and the intermediate layer An upper metal wiring formed above the metal wiring via a second interlayer insulating film, a lower metal wiring notch formed at a predetermined portion of the lower metal wiring and having the lower metal wiring cut out, An intermediate layer metal wiring notch formed above the lower layer metal wiring notch in the layer metal wiring, wherein the intermediate layer metal wiring is cut out larger than the lower layer metal wiring notch; and the insulating film and the lower layer metal wiring notch , A first interlayer insulating film, an intermediate layer metal wiring notch, and a second interlayer insulating film formed so as to extend in a direction perpendicular to the substrate so as to expose a wall surface of the lower layer metal wiring notch, and the intermediate layer The wall of the metal wiring notch A semiconductor device comprising: a through hole that is not exposed; and a contact made of a metal material filled in the through hole and having a lower end connected to the semiconductor substrate.
【請求項3】 半導体基板上に絶縁膜を介して形成され
た下層金属配線と、該下層金属配線の上方に第1の層間
絶縁膜を介して形成された中間層金属配線と、該中間層
金属配線の上方に第2の層間絶縁膜を介して形成された
上層金属配線と、前記下層金属配線の所定部位に形成さ
れ該下層金属配線が切欠されてなる下層金属配線切欠部
と、前記中間層金属配線における前記下層金属配線切欠
部の上方に形成され該中間層金属配線が前記下層切欠部
よりも大きく切欠されてなる中間層金属配線切欠部と、
前記絶縁膜、下層金属配線切欠部、第1の層間絶縁膜、
中間層金属配線切欠部及び第2の層間絶縁膜を基板垂直
方向に貫通して延びるように形成され前記下層金属配線
切欠部の壁面及び前記中間層金属配線切欠部の壁面を共
に露出させるスルーホールと、該スルーホールに充填さ
れた金属材料よりなり下端部が前記半導体基板に接続し
ているコンタクトとを備えていることを特徴とする半導
体装置。
3. A lower metal wiring formed on a semiconductor substrate via an insulating film, an intermediate metal wiring formed above the lower metal wiring via a first interlayer insulating film, and the intermediate layer An upper metal wiring formed above the metal wiring via a second interlayer insulating film, a lower metal wiring notch formed at a predetermined portion of the lower metal wiring and having the lower metal wiring cut out, An intermediate metal wiring notch formed above the lower metal wiring notch in the layer metal wiring, wherein the intermediate metal wiring is cut out larger than the lower metal notch;
The insulating film, a lower metal wiring cutout, a first interlayer insulating film,
A through-hole formed so as to extend through the intermediate layer metal wiring notch and the second interlayer insulating film in a direction perpendicular to the substrate and to expose both the wall surface of the lower metal wiring notch and the wall surface of the intermediate metal wiring notch. And a contact made of a metal material filled in the through hole and having a lower end connected to the semiconductor substrate.
【請求項4】 前記コンタクトの上端部は前記上層金属
配線と接続されていることを特徴とする請求項1〜3の
いずれか1項に記載の半導体装置。
4. The semiconductor device according to claim 1, wherein an upper end of said contact is connected to said upper metal wiring.
【請求項5】 前記コンタクトの下端部は前記半導体基
板に形成された能動領域と接続されていることを特徴と
する請求項1〜3のいずれか1項に記載の半導体装置。
5. The semiconductor device according to claim 1, wherein a lower end of said contact is connected to an active region formed on said semiconductor substrate.
【請求項6】 前記コンタクトの下端部は前記半導体基
板に形成された電極と接続されていることを特徴とする
請求項1〜3のいずれか1項に記載の半導体装置。
6. The semiconductor device according to claim 1, wherein a lower end of said contact is connected to an electrode formed on said semiconductor substrate.
【請求項7】 前記中間層金属配線が前記中間層金属配
線切欠部と異なる部位において切欠されてなる他の中間
層金属配線切欠部と、前記第1の層間絶縁膜、他の中間
層金属配線切欠部及び第2の層間絶縁膜を基板垂直方向
に貫通して延びるように形成され前記他の中間層金属配
線切欠部の壁面を露出させる他のスルーホールと、該他
のスルーホールに充填された金属材料よりなり下端部が
前記下層金属配線に接続している他のコンタクトとをさ
らに備えていることを特徴とする請求項1〜3のいずれ
か1項に記載の半導体装置。
7. A notched portion of the intermediate-layer metal wiring in which the intermediate-layer metal wiring is cut off at a portion different from the notched portion of the intermediate-layer metal wiring, the first interlayer insulating film, and another intermediate-layer metal wiring. Another through-hole formed so as to extend through the notch and the second interlayer insulating film in a direction perpendicular to the substrate and exposing a wall surface of the other intermediate-layer metal wiring notch; and filling the other through-hole. 4. The semiconductor device according to claim 1, further comprising another contact made of a metal material and having a lower end connected to the lower metal wiring. 5.
【請求項8】 半導体基板の上に絶縁膜を形成する工程
と、 前記絶縁膜の上方に、所定部位が切欠されてなる下層金
属配線切欠部を有する下層金属配線を形成する工程と、 前記下層金属配線の上に第1の層間絶縁膜を形成する工
程と、 前記第1の層間絶縁膜の上方に、前記下層金属配線切欠
部の上方の部位が該下層金属配線切欠部よりも小さく切
欠されてなる中間層金属配線切欠部を有する中間層金属
配線を形成する工程と、 前記中間層金属配線の上に第2の層間絶縁膜を形成する
工程と、 前記絶縁膜、下層金属配線切欠部、第1の層間絶縁膜、
中間層金属配線切欠部及び第2の層間絶縁膜を基板垂直
方向に貫通して延び、前記下層金属配線切欠部の壁面を
露出させない一方前記中間層金属配線切欠部の壁面を露
出させるスルーホールを形成する工程と、 前記スルーホールに金属材料を充填することにより、下
端部が前記半導体基板に接続しているコンタクトを形成
する工程と、 前記第2の層間絶縁膜の上方に上層金属配線を形成する
工程とを備えていることを特徴とする半導体装置の製造
方法。
8. A step of forming an insulating film on a semiconductor substrate; a step of forming a lower metal wiring having a lower metal wiring cutout having a predetermined portion cut out above the insulating film; Forming a first interlayer insulating film on the metal wiring; and forming a portion above the lower metal wiring notch portion smaller than the lower metal wiring notch portion above the first interlayer insulating film. Forming an intermediate layer metal wiring having an intermediate layer metal wiring notch portion; forming a second interlayer insulating film on the intermediate layer metal wiring; and forming the insulating film, the lower layer metal wiring notch portion, A first interlayer insulating film,
A through-hole extending through the intermediate metal cutout and the second interlayer insulating film in a direction perpendicular to the substrate so as not to expose the wall surface of the lower metal wire cutout, but to expose the wall surface of the intermediate metal cutout. Forming, forming a contact whose lower end is connected to the semiconductor substrate by filling the through hole with a metal material, and forming an upper metal wiring above the second interlayer insulating film. A method of manufacturing a semiconductor device.
【請求項9】 半導体基板の上に絶縁膜を形成する工程
と、 前記絶縁膜の上方に、所定部位が切欠されてなる下層金
属配線切欠部を有する下層金属配線を形成する工程と、 前記下層金属配線の上に第1の層間絶縁膜を形成する工
程と、 前記第1の層間絶縁膜の上方に、前記下層金属配線切欠
部の上方の部位が該下層金属配線切欠部よりも大きく切
欠されてなる中間層金属配線切欠部を有する中間層金属
配線を形成する工程と、 前記中間層金属配線の上に第2の層間絶縁膜を形成する
工程と、 前記絶縁膜、下層金属配線切欠部、第1の層間絶縁膜、
中間層金属配線切欠部及び第2の層間絶縁膜を基板垂直
方向に貫通して延び、前記下層金属配線切欠部の壁面を
露出させる一方前記中間層金属配線切欠部の壁面を露出
させないスルーホールを形成する工程と、 前記スルーホールに金属材料を充填することにより、下
端部が前記半導体基板に接続しているコンタクトを形成
する工程と、 前記第2の層間絶縁膜の上方に上層金属配線を形成する
工程とを備えていることを特徴とする半導体装置の製造
方法。
9. a step of forming an insulating film on a semiconductor substrate; a step of forming a lower metal wiring having a lower metal wiring cutout having a predetermined portion cut out above the insulating film; Forming a first interlayer insulating film on the metal wiring; and, above the first interlayer insulating film, a portion above the lower metal wiring notch is cut out larger than the lower metal wiring notch. Forming an intermediate layer metal wiring having an intermediate layer metal wiring notch portion; forming a second interlayer insulating film on the intermediate layer metal wiring; and forming the insulating film, the lower layer metal wiring notch portion, A first interlayer insulating film,
A through-hole extending through the intermediate metal cutout and the second interlayer insulating film in a direction perpendicular to the substrate, exposing the wall surface of the lower metal cutout while exposing the wall surface of the intermediate metal cutout. Forming, forming a contact whose lower end is connected to the semiconductor substrate by filling the through hole with a metal material, and forming an upper metal wiring above the second interlayer insulating film. A method of manufacturing a semiconductor device.
【請求項10】 半導体基板の上に絶縁膜を形成する工
程と、 前記絶縁膜の上方に、所定部位が切欠されてなる下層金
属配線切欠部を有する下層金属配線を形成する工程と、 前記下層金属配線の上に第1の層間絶縁膜を形成する工
程と、 前記第1の層間絶縁膜の上方に、前記下層金属配線切欠
部の上方の部位が該下層金属配線切欠部よりも大きく切
欠されてなる中間層金属配線切欠部を有する中間層金属
配線を形成する工程と、 前記中間層金属配線の上に第2の層間絶縁膜を形成する
工程と、 前記絶縁膜、下層金属配線切欠部、第1の層間絶縁膜、
中間層金属配線切欠部及び第2の層間絶縁膜を基板垂直
方向に貫通して延び、前記下層金属配線切欠部の壁面及
び前記中間層金属配線切欠部の壁面を共に露出させるス
ルーホールを形成する工程と、 前記スルーホールに金属材料を充填することにより、下
端部が前記半導体基板に接続しているコンタクトを形成
する工程と、 前記第2の層間絶縁膜の上方に上層金属配線を形成する
工程とを備えていることを特徴とする半導体装置の製造
方法。
10. A step of forming an insulating film on a semiconductor substrate; a step of forming a lower metal wiring having a lower metal wiring cutout having a predetermined portion cut out above the insulating film; Forming a first interlayer insulating film on the metal wiring; and, above the first interlayer insulating film, a portion above the lower metal wiring notch is cut out larger than the lower metal wiring notch. Forming an intermediate layer metal wiring having an intermediate layer metal wiring notch portion; forming a second interlayer insulating film on the intermediate layer metal wiring; and forming the insulating film, the lower layer metal wiring notch portion, A first interlayer insulating film,
A through-hole extends through the intermediate metal cutout and the second interlayer insulating film in a direction perpendicular to the substrate and exposes both the wall surface of the lower metal cutout and the wall surface of the intermediate metal cutout. Forming a contact having a lower end connected to the semiconductor substrate by filling the through hole with a metal material; and forming an upper metal wiring above the second interlayer insulating film. And a method for manufacturing a semiconductor device.
【請求項11】 前記コンタクトを形成する工程は、化
学的気相堆積法により、前記上層金属配線を形成するた
めの上層金属膜形成工程よりも前に行なわれることを特
徴とする請求項8〜10のいずれか1項に記載の半導体
装置。
11. step of forming the contacts, by chemical vapor deposition, according to claim 8, characterized in that it is performed before the upper metal film forming step for forming the upper metal interconnect the semiconductor device according to any one of 10.
【請求項12】 前記コンタクトを形成する工程は、前
記上層金属配線を形成するための上層金属膜形成工程と
同一の工程により行なわれることを特徴とする請求項8
〜10のいずれか1項に記載の半導体装置。
12. A process for forming the contact, according to claim characterized in that it is carried out by the same process as the upper metal film forming step for forming the upper metal wiring 8
11. The semiconductor device according to any one of items 10 to 10 .
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