JP3141850B2 - 時分割スイッチング装置および時分割スイッチング方法、並びに記録媒体 - Google Patents
時分割スイッチング装置および時分割スイッチング方法、並びに記録媒体Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/103—Packet switching elements characterised by the switching fabric construction using a shared central buffer; using a shared memory
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
Description
【０００１】
【発明の属する技術分野】本発明は、時分割スイッチン
グ装置および時分割スイッチング方法、並びに記録媒体
に関し、特に、複数のチャネルに対して時分割タイミン
グでデータと任意長のメッセージの出力を行う時分割ス
イッチング装置および時分割スイッチング方法、並びに
記録媒体に関する。
グ装置および時分割スイッチング方法、並びに記録媒体
に関し、特に、複数のチャネルに対して時分割タイミン
グでデータと任意長のメッセージの出力を行う時分割ス
イッチング装置および時分割スイッチング方法、並びに
記録媒体に関する。
【０００２】
【従来の技術】従来、複数のチャネルに対して、時分割
タイミングでデータ出力を行う装置においては、任意バ
イト長のデータ（メッセージ）を送信するために、ＴＳ
Ｗ（時分割スイッチ）の各入出力チャネルに対して、メ
ッセージを挿入するための回路を個別に用意するように
している。
タイミングでデータ出力を行う装置においては、任意バ
イト長のデータ（メッセージ）を送信するために、ＴＳ
Ｗ（時分割スイッチ）の各入出力チャネルに対して、メ
ッセージを挿入するための回路を個別に用意するように
している。
【０００３】
【発明が解決しようとする課題】このように、メッセー
ジを挿入するための回路を、各チャネル毎に設ける必要
があり、一括して１つの回路で扱うということができな
い課題があった。
ジを挿入するための回路を、各チャネル毎に設ける必要
があり、一括して１つの回路で扱うということができな
い課題があった。
【０００４】また、個々のチャネルが個別にメッセージ
メモリを有しているため、共通して使用可能なメッセー
ジであっても、各チャネル毎に個々に設定して保存する
必要があり、非効率的である課題があった。
メモリを有しているため、共通して使用可能なメッセー
ジであっても、各チャネル毎に個々に設定して保存する
必要があり、非効率的である課題があった。
【０００５】本発明はこのような状況に鑑みてなされた
ものであり、複数のチャネルで共有するメッセージメモ
リを用いることにより、各チャネル毎に任意バイト長の
メッセージの送信を容易、かつ効率的に行うことができ
るようにするものである。
ものであり、複数のチャネルで共有するメッセージメモ
リを用いることにより、各チャネル毎に任意バイト長の
メッセージの送信を容易、かつ効率的に行うことができ
るようにするものである。
【０００６】
【課題を解決するための手段】請求項１に記載の時分割
スイッチング装置は、複数のチャネルに対して、時分割
タイミングでデータの出力を行う時分割スイッチング装
置であって、チャネル毎に各チャネルのデータを時分割
で切り替えて入力し、時間順に一時的に記憶する第１の
記憶手段と、１または複数の所定の任意長のメッセージ
を記憶する第２の記憶手段と、チャネル毎に、第１の記
憶手段および第２の記憶手段のアドレスを記憶する第３
の記憶手段と、第３の記憶手段にチャネル毎に記憶され
ているアドレスに基づいて、第１の記憶手段に記憶され
ているデータおよび第２の記憶手段に記憶されているメ
ッセージの出力を制御する制御手段とを備え、第２の記
憶手段は、メッセージを記憶する領域と、メッセージの
終了を表わす情報を記憶する領域とからなり、第３の記
憶手段は、少なくとも第１の記憶手段、および第２の記
憶手段のアドレスを記憶する領域と、アドレスが第１の
記憶手段および第２の記憶手段のいずれのアドレスであ
るかを指定する情報を記憶する領域とからなり、制御手
段は、第３の記憶手段へのアクセスを、チャネルの時分
割タイミングに合わせて時分割で行い、第２の記憶手段
は、メッセージを各チャネル毎に連続領域に記憶し、制
御手段は、第３の記憶手段に記憶されたアドレスに応じ
て、第２の記憶手段に記憶されている所定のチャネルに
対応するメッセージを１バイトずつ読み出し、第３の記
憶手段に記憶されたアドレスを、アドレスに１だけ加算
したもので置き換え、第３の記憶手段は、所定の外部機
器から入力されたデータとの同期を指示する情報を記憶
する領域を有し、制御手段は、外部機器から入力された
データとの同期を指示する情報が領域に記憶されている
とき、外部機器から入力されたデータがアクティブにな
るまで、第３の記憶手段に記憶されているアドレスから
のデータまたはメッセージの読み出しを中止することを
特徴とする。請求項２に記載の時分割スイッチング方法
は、チャネル毎に各チャネルのデータを時分割で切り替
えて入力し、時間順に一時的に記憶する第１の記憶手段
と、１または複数の所定の任意長のメッセージを記憶す
る第２の記憶手段と、チャネル毎に、第１の記憶手段お
よび第２の記憶手段のアドレスを記憶する第３の記憶 手
段と、第３の記憶手段にチャネル毎に記憶されているア
ドレスに基づいて、第１の記憶手段に記憶されているデ
ータおよび第２の記憶手段に記憶されているメッセージ
の出力を制御する制御手段とを備え、複数のチャネルに
対して、時分割タイミングでデータの出力を行う時分割
スイッチング装置における時分割スイッチング方法であ
って、第２の記憶手段は、メッセージを記憶する領域
と、メッセージの終了を表わす情報を記憶する領域とか
らなり、第３の記憶手段は、少なくとも第１の記憶手
段、および第２の記憶手段のアドレスを記憶する領域
と、アドレスが第１の記憶手段および第２の記憶手段の
いずれのアドレスであるかを指定する情報を記憶する領
域とからなり、制御手段は、第３の記憶手段へのアクセ
スを、チャネルの時分割タイミングに合わせて時分割で
行い、第２の記憶手段は、メッセージを各チャネル毎に
連続領域に記憶し、制御手段は、第３の記憶手段に記憶
されたアドレスに応じて、第２の記憶手段に記憶されて
いる所定のチャネルに対応するメッセージを１バイトず
つ読み出し、第３の記憶手段に記憶されたアドレスを、
アドレスに１だけ加算したもので置き換え、第３の記憶
手段は、所定の外部機器から入力されたデータとの同期
を指示する情報を記憶する領域を有し、制御手段は、外
部機器から入力されたデータとの同期を指示する情報が
領域に記憶されているとき、外部機器から入力されたデ
ータがアクティブになるまで、第３の記憶手段に記憶さ
れているアドレスからのデータまたはメッセージの読み
出しを中止することを特徴とする。請求項３に記載の記
録媒体は、請求項２に記載の時分割スイッチング方法を
実行可能なプログラムを記録したことを特徴とする。本
発明に係る時分割スイッチング装置および時分割スイッ
チング方法、並びに記録媒体においては、第２の記憶手
段は、メッセージを記憶する領域と、メッセージの終了
を表わす情報を記憶する領域とからなり、第３の記憶手
段は、少なくとも第１の記憶手段、および第２の記憶手
段のアドレスを記憶する領域と、アドレスが第１の記憶
手段および第２の記憶手段のいずれのアドレスであるか
を指定する情報を記憶する領域とからなり、制御手段
は、第３の記憶手段へのアクセスを、チャネルの時分割
タイミングに合わせて時分割で行い、第２の記憶手段
は、メッセージを各チャネル毎に連続領域に記憶し、制
御手段は、第３の記憶手段に 記憶されたアドレスに応じ
て、第２の記憶手段に記憶されている所定のチャネルに
対応するメッセージを１バイトずつ読み出し、第３の記
憶手段に記憶されたアドレスを、アドレスに１だけ加算
したもので置き換え、第３の記憶手段は、所定の外部機
器から入力されたデータとの同期を指示する情報を記憶
する領域を有し、制御手段は、外部機器から入力された
データとの同期を指示する情報が領域に記憶されている
とき、外部機器から入力されたデータがアクティブにな
るまで、第３の記憶手段に記憶されているアドレスから
のデータまたはメッセージの読み出しを中止する。
スイッチング装置は、複数のチャネルに対して、時分割
タイミングでデータの出力を行う時分割スイッチング装
置であって、チャネル毎に各チャネルのデータを時分割
で切り替えて入力し、時間順に一時的に記憶する第１の
記憶手段と、１または複数の所定の任意長のメッセージ
を記憶する第２の記憶手段と、チャネル毎に、第１の記
憶手段および第２の記憶手段のアドレスを記憶する第３
の記憶手段と、第３の記憶手段にチャネル毎に記憶され
ているアドレスに基づいて、第１の記憶手段に記憶され
ているデータおよび第２の記憶手段に記憶されているメ
ッセージの出力を制御する制御手段とを備え、第２の記
憶手段は、メッセージを記憶する領域と、メッセージの
終了を表わす情報を記憶する領域とからなり、第３の記
憶手段は、少なくとも第１の記憶手段、および第２の記
憶手段のアドレスを記憶する領域と、アドレスが第１の
記憶手段および第２の記憶手段のいずれのアドレスであ
るかを指定する情報を記憶する領域とからなり、制御手
段は、第３の記憶手段へのアクセスを、チャネルの時分
割タイミングに合わせて時分割で行い、第２の記憶手段
は、メッセージを各チャネル毎に連続領域に記憶し、制
御手段は、第３の記憶手段に記憶されたアドレスに応じ
て、第２の記憶手段に記憶されている所定のチャネルに
対応するメッセージを１バイトずつ読み出し、第３の記
憶手段に記憶されたアドレスを、アドレスに１だけ加算
したもので置き換え、第３の記憶手段は、所定の外部機
器から入力されたデータとの同期を指示する情報を記憶
する領域を有し、制御手段は、外部機器から入力された
データとの同期を指示する情報が領域に記憶されている
とき、外部機器から入力されたデータがアクティブにな
るまで、第３の記憶手段に記憶されているアドレスから
のデータまたはメッセージの読み出しを中止することを
特徴とする。請求項２に記載の時分割スイッチング方法
は、チャネル毎に各チャネルのデータを時分割で切り替
えて入力し、時間順に一時的に記憶する第１の記憶手段
と、１または複数の所定の任意長のメッセージを記憶す
る第２の記憶手段と、チャネル毎に、第１の記憶手段お
よび第２の記憶手段のアドレスを記憶する第３の記憶 手
段と、第３の記憶手段にチャネル毎に記憶されているア
ドレスに基づいて、第１の記憶手段に記憶されているデ
ータおよび第２の記憶手段に記憶されているメッセージ
の出力を制御する制御手段とを備え、複数のチャネルに
対して、時分割タイミングでデータの出力を行う時分割
スイッチング装置における時分割スイッチング方法であ
って、第２の記憶手段は、メッセージを記憶する領域
と、メッセージの終了を表わす情報を記憶する領域とか
らなり、第３の記憶手段は、少なくとも第１の記憶手
段、および第２の記憶手段のアドレスを記憶する領域
と、アドレスが第１の記憶手段および第２の記憶手段の
いずれのアドレスであるかを指定する情報を記憶する領
域とからなり、制御手段は、第３の記憶手段へのアクセ
スを、チャネルの時分割タイミングに合わせて時分割で
行い、第２の記憶手段は、メッセージを各チャネル毎に
連続領域に記憶し、制御手段は、第３の記憶手段に記憶
されたアドレスに応じて、第２の記憶手段に記憶されて
いる所定のチャネルに対応するメッセージを１バイトず
つ読み出し、第３の記憶手段に記憶されたアドレスを、
アドレスに１だけ加算したもので置き換え、第３の記憶
手段は、所定の外部機器から入力されたデータとの同期
を指示する情報を記憶する領域を有し、制御手段は、外
部機器から入力されたデータとの同期を指示する情報が
領域に記憶されているとき、外部機器から入力されたデ
ータがアクティブになるまで、第３の記憶手段に記憶さ
れているアドレスからのデータまたはメッセージの読み
出しを中止することを特徴とする。請求項３に記載の記
録媒体は、請求項２に記載の時分割スイッチング方法を
実行可能なプログラムを記録したことを特徴とする。本
発明に係る時分割スイッチング装置および時分割スイッ
チング方法、並びに記録媒体においては、第２の記憶手
段は、メッセージを記憶する領域と、メッセージの終了
を表わす情報を記憶する領域とからなり、第３の記憶手
段は、少なくとも第１の記憶手段、および第２の記憶手
段のアドレスを記憶する領域と、アドレスが第１の記憶
手段および第２の記憶手段のいずれのアドレスであるか
を指定する情報を記憶する領域とからなり、制御手段
は、第３の記憶手段へのアクセスを、チャネルの時分割
タイミングに合わせて時分割で行い、第２の記憶手段
は、メッセージを各チャネル毎に連続領域に記憶し、制
御手段は、第３の記憶手段に 記憶されたアドレスに応じ
て、第２の記憶手段に記憶されている所定のチャネルに
対応するメッセージを１バイトずつ読み出し、第３の記
憶手段に記憶されたアドレスを、アドレスに１だけ加算
したもので置き換え、第３の記憶手段は、所定の外部機
器から入力されたデータとの同期を指示する情報を記憶
する領域を有し、制御手段は、外部機器から入力された
データとの同期を指示する情報が領域に記憶されている
とき、外部機器から入力されたデータがアクティブにな
るまで、第３の記憶手段に記憶されているアドレスから
のデータまたはメッセージの読み出しを中止する。
【０００７】
【発明の実施の形態】図１は、本発明の時分割スイッチ
ング装置を応用した時分割スイッチの一実施の形態の構
成例を示すブロック図である。
ング装置を応用した時分割スイッチの一実施の形態の構
成例を示すブロック図である。
【０００８】同図に示すように、時分割スイッチング装
置は、スイッチバッファ１と、メッセージメモリ２と、
リードコントローラ３と、リードコントロールメモリ４
と、セレクタ５により構成されている。
置は、スイッチバッファ１と、メッセージメモリ２と、
リードコントローラ３と、リードコントロールメモリ４
と、セレクタ５により構成されている。
【０００９】スイッチバッファ１は、図２に示すよう
に、各チャネルのフレームを時分割で切り替えて入力
し、時間順に一時的に保持するようになされている。
に、各チャネルのフレームを時分割で切り替えて入力
し、時間順に一時的に保持するようになされている。
【００１０】メッセージメモリ２は、図３に示すよう
に、データ領域とＥＮＤフラグ（Ｅフラグ）設定領域に
より構成され、１又は複数の任意バイト長のデータ（メ
ッセージ）を設定し、保持することができるようになさ
れている。即ち、送信すべき１又は複数のメッセージ
が、データ領域の連続したアドレスにバイト単位で格納
されるようになされている。そして、各メッセージの各
バイト毎に、メッセージの終了を示すＥＮＤフラグ（Ｅ
フラグ）が設定できるようになされている。例えば、メ
ッセージの最後のアドレスに対応するＥＮＤフラグ設定
領域には値１が設定され、その他のＥＮＤフラグ設定領
域には値０が設定される。
に、データ領域とＥＮＤフラグ（Ｅフラグ）設定領域に
より構成され、１又は複数の任意バイト長のデータ（メ
ッセージ）を設定し、保持することができるようになさ
れている。即ち、送信すべき１又は複数のメッセージ
が、データ領域の連続したアドレスにバイト単位で格納
されるようになされている。そして、各メッセージの各
バイト毎に、メッセージの終了を示すＥＮＤフラグ（Ｅ
フラグ）が設定できるようになされている。例えば、メ
ッセージの最後のアドレスに対応するＥＮＤフラグ設定
領域には値１が設定され、その他のＥＮＤフラグ設定領
域には値０が設定される。
【００１１】リードコントロールメモリ４は、図４に示
すように、メッセージメモリ２に記憶されている所定の
メッセージが格納されている先頭アドレス、又はスイッ
チバッファ１の任意のアドレスが設定される設定領域
と、送出指示フラグ（兼終了フラグ）が設定される領域
と、Ｓビット、Ｉビット、及びＳＹＮＣビットが設定さ
れる各領域とから構成されている。
すように、メッセージメモリ２に記憶されている所定の
メッセージが格納されている先頭アドレス、又はスイッ
チバッファ１の任意のアドレスが設定される設定領域
と、送出指示フラグ（兼終了フラグ）が設定される領域
と、Ｓビット、Ｉビット、及びＳＹＮＣビットが設定さ
れる各領域とから構成されている。
【００１２】このリードコントロールメモリ４は、送信
側の時分割フレームの出力チャネルの時間順にアクセス
されるようになされている。また、リードコントロール
メモリ４の出力チャネル毎の設定領域に、スイッチバッ
ファ１の任意のアドレスを指定することにより、時分割
スイッチを行うことが可能なシーケンシャルライト・ラ
ンダムリード方式のスイッチを構成することができるよ
うになされている。
側の時分割フレームの出力チャネルの時間順にアクセス
されるようになされている。また、リードコントロール
メモリ４の出力チャネル毎の設定領域に、スイッチバッ
ファ１の任意のアドレスを指定することにより、時分割
スイッチを行うことが可能なシーケンシャルライト・ラ
ンダムリード方式のスイッチを構成することができるよ
うになされている。
【００１３】また、リードコントローラ３により、出力
チャネルの時分割タイミングに合わせて、各チャネルに
対応するリードコントロールメモリ４へのアクセスが時
分割で行われるようになされている。リードコントロー
ルメモリ４へのアクセス時、送出指示フラグを検出する
ことにより、リードコントロールメモリ４の各チャネル
に対応する設定領域よりアドレス指定値を読み出す。そ
して、送出指示フラグにより、アドレス指定値がメッセ
ージメモリ２のアドレスであることが示されていると
き、読み出したアドレス指定値に対応するメッセージメ
モリ２のアドレスからメッセージデータを読み出し、出
力チャネルに１ｂｙｔｅ送出するようになされている。
また、送出指示フラグにより、アドレス指定値がスイッ
チバッファ１のアドレスであることが示されていると
き、読み出したアドレス指定値に対応するスイッチバッ
ファ１のアドレスからデータを読み出し、出力チャネル
に送出するようになされている。
チャネルの時分割タイミングに合わせて、各チャネルに
対応するリードコントロールメモリ４へのアクセスが時
分割で行われるようになされている。リードコントロー
ルメモリ４へのアクセス時、送出指示フラグを検出する
ことにより、リードコントロールメモリ４の各チャネル
に対応する設定領域よりアドレス指定値を読み出す。そ
して、送出指示フラグにより、アドレス指定値がメッセ
ージメモリ２のアドレスであることが示されていると
き、読み出したアドレス指定値に対応するメッセージメ
モリ２のアドレスからメッセージデータを読み出し、出
力チャネルに１ｂｙｔｅ送出するようになされている。
また、送出指示フラグにより、アドレス指定値がスイッ
チバッファ１のアドレスであることが示されていると
き、読み出したアドレス指定値に対応するスイッチバッ
ファ１のアドレスからデータを読み出し、出力チャネル
に送出するようになされている。
【００１４】セレクタ５は、リードコントローラ３から
供給されるセレクト信号に基づいて、スイッチバッファ
１より供給される時分割出力フレーム、メッセージメモ
リ２より供給されるメッセージ、又はアイドル（Ｉｄｌ
ｅ）パターンのいずれかを時分割で選択的に出力するよ
うになされている。
供給されるセレクト信号に基づいて、スイッチバッファ
１より供給される時分割出力フレーム、メッセージメモ
リ２より供給されるメッセージ、又はアイドル（Ｉｄｌ
ｅ）パターンのいずれかを時分割で選択的に出力するよ
うになされている。
【００１５】次に、図５に示したフローチャートを参照
して、その動作について説明する。最初に、ステップＳ
１において、出力チャネルの時分割タイミングとコント
ロールメモリ４へのアクセスタイミングが一致している
か否かが判定される。これらのタイミングが一致してい
ないと判定された場合、ステップＳ１の処理が繰り返し
実行される。
して、その動作について説明する。最初に、ステップＳ
１において、出力チャネルの時分割タイミングとコント
ロールメモリ４へのアクセスタイミングが一致している
か否かが判定される。これらのタイミングが一致してい
ないと判定された場合、ステップＳ１の処理が繰り返し
実行される。
【００１６】一方、これらのタイミングが一致している
と判定された場合、ステップＳ２に進み、リードコント
ローラ３により、リードコントロールメモリ４に格納さ
れているアドレス指定値、即ち、メッセージメモリ２に
格納されている送出すべきメッセージの先頭アドレス、
又はスイッチバッファ１の送出すべきデータが格納され
ている先頭アドレスと、Ｓビット、Ｉビット、ＳＹＮＣ
ビットが読み出される。
と判定された場合、ステップＳ２に進み、リードコント
ローラ３により、リードコントロールメモリ４に格納さ
れているアドレス指定値、即ち、メッセージメモリ２に
格納されている送出すべきメッセージの先頭アドレス、
又はスイッチバッファ１の送出すべきデータが格納され
ている先頭アドレスと、Ｓビット、Ｉビット、ＳＹＮＣ
ビットが読み出される。
【００１７】次に、ステップＳ３において、ステップＳ
２において読み出されたＳビットがＯＮである（値１が
設定されている）か否かが判定される。ＳビットがＯＮ
であると判定された場合、ステップＳ２において読み出
されたアドレス指定値は、メッセージメモリ２において
送出すべきメッセージが格納されている先頭アドレスで
あると判断され、ステップＳ４に進む。
２において読み出されたＳビットがＯＮである（値１が
設定されている）か否かが判定される。ＳビットがＯＮ
であると判定された場合、ステップＳ２において読み出
されたアドレス指定値は、メッセージメモリ２において
送出すべきメッセージが格納されている先頭アドレスで
あると判断され、ステップＳ４に進む。
【００１８】ステップＳ４においては、リードコントロ
ーラ３により、メッセージメモリ２の、上記アドレス指
定値に対応するアドレスからデータが読み出される。読
み出されたデータは、図３に示したように、バイト単位
で格納されているメッセージデータとＥＮＤフラグより
構成されており、１バイト単位で読み出される。読み出
されたデータのうち、メッセージデータはセレクタ５に
供給される。
ーラ３により、メッセージメモリ２の、上記アドレス指
定値に対応するアドレスからデータが読み出される。読
み出されたデータは、図３に示したように、バイト単位
で格納されているメッセージデータとＥＮＤフラグより
構成されており、１バイト単位で読み出される。読み出
されたデータのうち、メッセージデータはセレクタ５に
供給される。
【００１９】そして、リードコントローラ３は、セレク
タ５に対して、メッセージメモリ２からセレクタ５に供
給されたメッセージデータを選択的に出力するよう指示
するセレクト信号を供給する。これにより、セレクタ５
は、メッセージメモリ２から供給されたメッセージデー
タを選択的に出力する。
タ５に対して、メッセージメモリ２からセレクタ５に供
給されたメッセージデータを選択的に出力するよう指示
するセレクト信号を供給する。これにより、セレクタ５
は、メッセージメモリ２から供給されたメッセージデー
タを選択的に出力する。
【００２０】次に、ステップＳ５に進み、ステップＳ４
において読み出された１バイトのメッセージデータに対
応するＥＮＤフラグがオフ（＝０）に設定されているか
否かが判定される。ＥＮＤフラグがオフに設定されてい
ると判定された場合、読み出されたメッセージデータは
終わり（最後のデータ）ではないとみなされ、ステップ
Ｓ６に進む。
において読み出された１バイトのメッセージデータに対
応するＥＮＤフラグがオフ（＝０）に設定されているか
否かが判定される。ＥＮＤフラグがオフに設定されてい
ると判定された場合、読み出されたメッセージデータは
終わり（最後のデータ）ではないとみなされ、ステップ
Ｓ６に進む。
【００２１】ステップＳ６においては、ステップＳ２に
おいて読み出されたアドレス指定値の値が１だけインク
リメントされる。そして、ステップＳ７に進み、リード
コントロールメモリ４のアドレス指定値が、ステップＳ
６において１だけインクリメントされたアドレス指定値
によって上書きされ、更新される。これにより、リード
コントロールメモリ４のアドレス指定値は、メッセージ
の次のバイトのデータを示すことになる。
おいて読み出されたアドレス指定値の値が１だけインク
リメントされる。そして、ステップＳ７に進み、リード
コントロールメモリ４のアドレス指定値が、ステップＳ
６において１だけインクリメントされたアドレス指定値
によって上書きされ、更新される。これにより、リード
コントロールメモリ４のアドレス指定値は、メッセージ
の次のバイトのデータを示すことになる。
【００２２】一方、ステップＳ５において、ＥＮＤフラ
グがオン（＝１）に設定されていると判定された場合、
ステップＳ１１に進み、リードコントロールメモリ４の
Ｓビットに無効設定値（＝０）が上書きされる。これに
より、メッセージ送出の終了が設定される。
グがオン（＝１）に設定されていると判定された場合、
ステップＳ１１に進み、リードコントロールメモリ４の
Ｓビットに無効設定値（＝０）が上書きされる。これに
より、メッセージ送出の終了が設定される。
【００２３】また、ステップＳ３において、Ｓビットが
オフ（＝０）に設定されていると判定された場合、ステ
ップＳ８に進み、Ｉビットがオフ（＝０）に設定されて
いるか否かが判定される。Ｉビットがオフに設定されて
いない、即ち、Ｉビットがオン（＝１）に設定されてい
ると判定された場合、ステップＳ１０に進み、リードコ
ントローラ３は、セレクタ５に対して、アイドルパター
ンを選択的に出力するよう指示するセレクト信号を供給
する。このセレクト信号の供給を受けたセレクタ５は、
図示せぬ信号発生器により発生され、セレクタ５に供給
される所定のアイドルパターンを選択的に送出する。
オフ（＝０）に設定されていると判定された場合、ステ
ップＳ８に進み、Ｉビットがオフ（＝０）に設定されて
いるか否かが判定される。Ｉビットがオフに設定されて
いない、即ち、Ｉビットがオン（＝１）に設定されてい
ると判定された場合、ステップＳ１０に進み、リードコ
ントローラ３は、セレクタ５に対して、アイドルパター
ンを選択的に出力するよう指示するセレクト信号を供給
する。このセレクト信号の供給を受けたセレクタ５は、
図示せぬ信号発生器により発生され、セレクタ５に供給
される所定のアイドルパターンを選択的に送出する。
【００２４】一方、Ｉビットがオフに設定されていると
判定された場合、リードコントローラ３により、ステッ
プＳ２において読み出されたアドレス指定値がスイッチ
バッファ１に供給される。そして、スイッチバッファ１
から、リードコントローラ３より供給されたアドレス指
定値に対応するアドレスのデータが読み出され、セレク
タ５に供給される。このように、Ｓビットがオフに設定
されている場合、リードコントロールメモリ４の設定領
域に設定されているアドレス指定値は、スイッチバッフ
ァ１のアドレスを表わすものとされる。
判定された場合、リードコントローラ３により、ステッ
プＳ２において読み出されたアドレス指定値がスイッチ
バッファ１に供給される。そして、スイッチバッファ１
から、リードコントローラ３より供給されたアドレス指
定値に対応するアドレスのデータが読み出され、セレク
タ５に供給される。このように、Ｓビットがオフに設定
されている場合、リードコントロールメモリ４の設定領
域に設定されているアドレス指定値は、スイッチバッフ
ァ１のアドレスを表わすものとされる。
【００２５】そして、リードコントローラ３は、セレク
タ５に対して、スイッチバッファ１よりセレクタ５に供
給されたデータを選択的に出力するよう指示するセレク
ト信号を供給する。これにより、セレクタ５は、スイッ
チバッファ１より供給されたデータを選択的に送出す
る。
タ５に対して、スイッチバッファ１よりセレクタ５に供
給されたデータを選択的に出力するよう指示するセレク
ト信号を供給する。これにより、セレクタ５は、スイッ
チバッファ１より供給されたデータを選択的に送出す
る。
【００２６】ステップＳ７、ステップＳ９、ステップＳ
１０、及びステップＳ１１のいずれかの処理が終了する
と、ステップＳ１に戻り、ステップＳ１以降の処理が繰
り返し実行される。このようにして、複数バイトのメッ
セージが順次送出される。
１０、及びステップＳ１１のいずれかの処理が終了する
と、ステップＳ１に戻り、ステップＳ１以降の処理が繰
り返し実行される。このようにして、複数バイトのメッ
セージが順次送出される。
【００２７】そして、ステップＳ１乃至Ｓ１１の処理
は、各出力チャネル毎に繰り返し行われる。
は、各出力チャネル毎に繰り返し行われる。
【００２８】以上のように、リードコントローラ３は、
セレクタ５の制御とリードコントロールメモリ４の制御
を行い、データとメッセージが所定の順に送出されるよ
うに制御する。即ち、読み出したリードコントロールメ
モリ４のデータに、Ｓビットが設定されている場合、読
み出したデータに含まれるアドレス指定値をメッセージ
メモリ２の読み出しアドレスと読み替えて、メッセージ
メモリ２から読み出したデータが出力されるように制御
する。一方、読み出した上記データにＳビットが設定さ
れていない場合、アドレス指定値をスイッチバッファ１
の読み出しアドレスと読み替えて、スイッチバッファ１
から読み出したデータが出力されるように制御する。
セレクタ５の制御とリードコントロールメモリ４の制御
を行い、データとメッセージが所定の順に送出されるよ
うに制御する。即ち、読み出したリードコントロールメ
モリ４のデータに、Ｓビットが設定されている場合、読
み出したデータに含まれるアドレス指定値をメッセージ
メモリ２の読み出しアドレスと読み替えて、メッセージ
メモリ２から読み出したデータが出力されるように制御
する。一方、読み出した上記データにＳビットが設定さ
れていない場合、アドレス指定値をスイッチバッファ１
の読み出しアドレスと読み替えて、スイッチバッファ１
から読み出したデータが出力されるように制御する。
【００２９】また、Ｉビット設定時にＳビットが設定さ
れていない場合、アイドルパターンが送出チャネルに送
出され、Ｉビット設定時にＳビットが設定されている場
合、Ｓビット設定を優先してメッセージが送出されるよ
うに制御する。
れていない場合、アイドルパターンが送出チャネルに送
出され、Ｉビット設定時にＳビットが設定されている場
合、Ｓビット設定を優先してメッセージが送出されるよ
うに制御する。
【００３０】また、リードコントローラ３は、Ｓビット
設定時にメッセージメモリ２の読み出しデータのＥＮＤ
フラグを監視する。そして、ＥＮＤフラグが未設定のア
ドレスのデータを読み出したとき、リードコントロール
メモリ４のアドレス指定値に、先に読み出したアドレス
指定値に１だけ加算した値を上書きする。この動作を、
時分割サイクルの度にＮ回（メッセージのバイト数）だ
け繰り返し、メッセージメモリ２のアドレスをシフトア
ップし続けてメッセージデータの全てが送出されるよう
に制御する。
設定時にメッセージメモリ２の読み出しデータのＥＮＤ
フラグを監視する。そして、ＥＮＤフラグが未設定のア
ドレスのデータを読み出したとき、リードコントロール
メモリ４のアドレス指定値に、先に読み出したアドレス
指定値に１だけ加算した値を上書きする。この動作を、
時分割サイクルの度にＮ回（メッセージのバイト数）だ
け繰り返し、メッセージメモリ２のアドレスをシフトア
ップし続けてメッセージデータの全てが送出されるよう
に制御する。
【００３１】ＥＮＤフラグを格納しているアドレスのメ
ッセージデータを読み出して送出した後、リードコント
ロールメモリ４のＳビットに無効設定値（例えば、値
０）を上書きすることにより、連続メッセージの送出を
中止させる。或いは、リードコントロールメモリ４の送
出指示フラグを終了フラグとして兼用するようにし、送
出指示フラグに０を設定することにより、連続メッセー
ジの送出を中止させるようにすることもできる。これら
の動作を各出力チャネル毎に行う。
ッセージデータを読み出して送出した後、リードコント
ロールメモリ４のＳビットに無効設定値（例えば、値
０）を上書きすることにより、連続メッセージの送出を
中止させる。或いは、リードコントロールメモリ４の送
出指示フラグを終了フラグとして兼用するようにし、送
出指示フラグに０を設定することにより、連続メッセー
ジの送出を中止させるようにすることもできる。これら
の動作を各出力チャネル毎に行う。
【００３２】このようにして、複数の出力チャネルは、
各出力チャネルの出力タイミングに合わせて、同一のメ
ッセージを送出することが可能となる。
各出力チャネルの出力タイミングに合わせて、同一のメ
ッセージを送出することが可能となる。
【００３３】また、ＥＮＤフラグによりメッセージを任
意の長さで仕切ることが可能なため、メッセージメモリ
２の容量に応じて、任意長のメッセージを任意の数だけ
設定することが可能である。
意の長さで仕切ることが可能なため、メッセージメモリ
２の容量に応じて、任意長のメッセージを任意の数だけ
設定することが可能である。
【００３４】また、メッセージメモリ２をスイッチバッ
ファ１と並列に扱うようにし、リードコントロールメモ
リ４をスイッチバッファ１の出力コントロールメモリと
して併用することにより、本発明を時分割スイッチ内に
組み込むことが可能となる。さらに、時分割スイッチの
機能をそのまま使用しつつ、任意オーダでの送出が可能
となる。この場合、リードコントロールメモリ４の送出
指示フラグ（兼終了フラグ）を、スイッチバッファ１と
メッセージメモリ２の切り替えのためのフラグビットと
して使用することができる。例えば、送出指示フラグに
値１が設定されているとき、スイッチバッファ１からの
データを送出し、送出指示フラグに値２が設定されてい
るとき、メッセージメモリ２からのメッセージを送出す
るようにすることができる。また、送出指示フラグに値
３が設定されているとき、アイドルパターンを送出する
ようにすることができる。
ファ１と並列に扱うようにし、リードコントロールメモ
リ４をスイッチバッファ１の出力コントロールメモリと
して併用することにより、本発明を時分割スイッチ内に
組み込むことが可能となる。さらに、時分割スイッチの
機能をそのまま使用しつつ、任意オーダでの送出が可能
となる。この場合、リードコントロールメモリ４の送出
指示フラグ（兼終了フラグ）を、スイッチバッファ１と
メッセージメモリ２の切り替えのためのフラグビットと
して使用することができる。例えば、送出指示フラグに
値１が設定されているとき、スイッチバッファ１からの
データを送出し、送出指示フラグに値２が設定されてい
るとき、メッセージメモリ２からのメッセージを送出す
るようにすることができる。また、送出指示フラグに値
３が設定されているとき、アイドルパターンを送出する
ようにすることができる。
【００３５】以上説明したように、上記実施の形態にお
いては、メッセージメモリ２の全記憶容量の範囲内で、
任意長、かつ任意の数の送出メッセージを設定すること
が可能となる。そして、メッセージメモリ２は、物理的
には全チャネルで共用しているが、論理的には個々のチ
ャネル毎にメッセージ設定領域を有しているのと等価で
ある。従って、１つのメッセージを、複数の送出チャネ
ル間で共用し、個々の送出チャネルの送出タイミングに
合わせて、メッセージを送出することが可能となる。ま
た、メッセージメモリ２を複数のチャネルで共有するこ
とができるので、時分割スイッチに容易に適用すること
ができる。
いては、メッセージメモリ２の全記憶容量の範囲内で、
任意長、かつ任意の数の送出メッセージを設定すること
が可能となる。そして、メッセージメモリ２は、物理的
には全チャネルで共用しているが、論理的には個々のチ
ャネル毎にメッセージ設定領域を有しているのと等価で
ある。従って、１つのメッセージを、複数の送出チャネ
ル間で共用し、個々の送出チャネルの送出タイミングに
合わせて、メッセージを送出することが可能となる。ま
た、メッセージメモリ２を複数のチャネルで共有するこ
とができるので、時分割スイッチに容易に適用すること
ができる。
【００３６】なお、上記実施の形態において、リードコ
ントロールメモリ４にＳＹＮＣビットを設け、ＳＹＮＣ
ビットがアクティブなとき、外部入力信号がアクティブ
になるまで送出指示フラグ（兼終了フラグ）を有効と認
定しない機能を追加することができる。これにより、外
部入力信号と同期して、オーダ送信するようにすること
ができる。
ントロールメモリ４にＳＹＮＣビットを設け、ＳＹＮＣ
ビットがアクティブなとき、外部入力信号がアクティブ
になるまで送出指示フラグ（兼終了フラグ）を有効と認
定しない機能を追加することができる。これにより、外
部入力信号と同期して、オーダ送信するようにすること
ができる。
【００３７】また、上記実施の形態においては、メッセ
ージデータを１バイト単位で記憶するようにしたが、こ
れに限定されるものではない。
ージデータを１バイト単位で記憶するようにしたが、こ
れに限定されるものではない。
【００３８】
【発明の効果】以上の如く、本発明に係る時分割スイッ
チング装置および時分割スイッチング方法、並びに記録
媒体によれば、第２の記憶手段は、メッセージを記憶す
る領域と、メッセージの終了を表わす情報を記憶する領
域とからなり、第３の記憶手段は、少なくとも第１の記
憶手段、および第２の記憶手段のアドレスを記憶する領
域と、アドレスが第１の記憶手段および第２の記憶手段
のいずれのアドレスであるかを指定する情報を記憶する
領域とからなり、制御手段は、第３の記憶手段へのアク
セスを、チャネルの時分割タイミングに合わせて時分割
で行い、第２の記憶手段は、メッセージを各チャネル毎
に連続領域に記憶し、制御手段は、第３の記憶手段に記
憶されたアドレスに応じて、第２の記憶手段に記憶され
ている所定のチャネルに対応するメッセージを１バイト
ずつ読み出し、第３の記憶手段に記憶されたアドレス
を、アドレスに１だけ加算したもので置き換え、第３の
記憶手段は、所定の外部機器から入力されたデータとの
同期を指示する情報を記憶する領域を有し、制御手段
は、外部機器から入力されたデータとの同期を指示する
情報が領域に記憶されているとき、外部機器から入力さ
れたデータがアクティブになるまで、第３の記憶手段に
記憶されているアドレスからのデータまたはメッセージ
の読み出しを中止するようにしたので、各チャネルでメ
ッセージを共有することができ、各チャネルの出力タイ
ミングに合わせて、メッセージを出力させることができ
る。
チング装置および時分割スイッチング方法、並びに記録
媒体によれば、第２の記憶手段は、メッセージを記憶す
る領域と、メッセージの終了を表わす情報を記憶する領
域とからなり、第３の記憶手段は、少なくとも第１の記
憶手段、および第２の記憶手段のアドレスを記憶する領
域と、アドレスが第１の記憶手段および第２の記憶手段
のいずれのアドレスであるかを指定する情報を記憶する
領域とからなり、制御手段は、第３の記憶手段へのアク
セスを、チャネルの時分割タイミングに合わせて時分割
で行い、第２の記憶手段は、メッセージを各チャネル毎
に連続領域に記憶し、制御手段は、第３の記憶手段に記
憶されたアドレスに応じて、第２の記憶手段に記憶され
ている所定のチャネルに対応するメッセージを１バイト
ずつ読み出し、第３の記憶手段に記憶されたアドレス
を、アドレスに１だけ加算したもので置き換え、第３の
記憶手段は、所定の外部機器から入力されたデータとの
同期を指示する情報を記憶する領域を有し、制御手段
は、外部機器から入力されたデータとの同期を指示する
情報が領域に記憶されているとき、外部機器から入力さ
れたデータがアクティブになるまで、第３の記憶手段に
記憶されているアドレスからのデータまたはメッセージ
の読み出しを中止するようにしたので、各チャネルでメ
ッセージを共有することができ、各チャネルの出力タイ
ミングに合わせて、メッセージを出力させることができ
る。
【図１】本発明の時分割スイッチング装置を応用した時
分割スイッチの一実施の形態の構成例を示すブロック図
である。
分割スイッチの一実施の形態の構成例を示すブロック図
である。
【図２】図１に示したスイッチバッファ１の構成例を示
す図である。
す図である。
【図３】図１に示したメッセージメモリ２の構成例を示
す図である。
す図である。
【図４】図１に示したリードコントロールメモリ４の構
成例を示す図である。
成例を示す図である。
【図５】図１に示した実施の形態の動作を説明するため
のフローチャートである。
のフローチャートである。
１ スイッチバッファ ２ メッセージメモリ ３ リードコントローラ ４ リードコントロールメモリ ５ セレクタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−188796（ＪＰ，Ａ) 特開 昭61−236297（ＪＰ，Ａ) 特開 昭64−46398（ＪＰ，Ａ) 特開 平７−154883（ＪＰ，Ａ) 特開 平４−239254（ＪＰ，Ａ) 特開 昭63−37754（ＪＰ，Ａ) 特開 平９−168057（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04Q 11/04
Claims (3)
- 【請求項１】 複数のチャネルに対して、時分割タイミ
ングでデータの出力を行う時分割スイッチング装置であ
って、 前記チャネル毎に各チャネルのデータを時分割で切り替
えて入力し、時間順に一時的に記憶する第１の記憶手段
と、 １または複数の所定の任意長のメッセージを記憶する第
２の記憶手段と、前記チャネル毎に、前記第１の記憶手段および前記第２
の記憶手段のアドレスを記憶する第３の記憶手段と、 前記第３の記憶手段に前記チャネル毎に記憶されている
前記アドレスに基づいて、前記第１の記憶手段に記憶さ
れている前記データおよび前記第２の記憶手段に記憶さ
れている前記メッセージの出力を制御する 制御手段とを
備え、前記第２の記憶手段は、前記メッセージを記憶する領域
と、前記メッセージの終了を表わす情報を記憶する領域
とからなり、 前記第３の記憶手段は、少なくとも前記第１の記憶手
段、および前記第２の記憶手段のアドレスを記憶する領
域と、前記アドレスが前記第１の記憶手段および前記第
２の記憶手段のいずれのアドレスであるかを指定する情
報を記憶する領域とからなり、 前記制御手段は、前記第３の記憶手段へのアクセスを、
前記チャネルの時分割タイミングに合わせて時分割で行
い、 前記第２の記憶手段は、前記メッセージを各チャネル毎
に連続領域に記憶し、 前記制御手段は、前記第３の記憶手段に記憶されたアド
レスに応じて、前記第２の記憶手段に記憶されている所
定のチャネルに対応する前記メッセージを１バイトずつ
読み出し、前記第３の記憶手段に記憶された前記アドレ
スを、前記アドレスに１だけ加算したもので置き換え、 前記第３の記憶手段は、所定の外部機器から入力された
データとの同期を指示する情報を記憶する領域を有し、 前記制御手段は、前記外部機器から入力されたデータと
の同期を指示する前記情報が前記領域に記憶されている
とき、前記外部機器から入力されたデータがア クティブ
になるまで、前記第３の記憶手段に記憶されているアド
レスからのデータまたはメッセージの読み出しを中止す
る ことを特徴とする時分割スイッチング装置。 - 【請求項２】 チャネル毎に各チャネルのデータを時分
割で切り替えて入力し、時間順に一時的に記憶する第１
の記憶手段と、１または複数の所定の任意長のメッセー
ジを記憶する第２の記憶手段と、チャネル毎に、前記第
１の記憶手段および前記第２の記憶手段のアドレスを記
憶する第３の記憶手段と、第３の記憶手段に前記チャネ
ル毎に記憶されている前記アドレスに基づいて、前記第
１の記憶手段に記憶されている前記データおよび前記第
２の記憶手段に記憶されている前記メッセージの出力を
制御する制御手段とを備え、複数のチャネルに対して、
時分割タイミングでデータの出力を行う時分割スイッチ
ング装置における時分割スイッチング方法であって、 前記第２の記憶手段は、前記メッセージを記憶する領域
と、前記メッセージの終了を表わす情報を記憶する領域
とからなり、 前記第３の記憶手段は、少なくとも前記第１の記憶手
段、および前記第２の記憶手段のアドレスを記憶する領
域と、前記アドレスが前記第１の記憶手段および前記第
２の記憶手段のいずれのアドレスであるかを指定する情
報を記憶する領域とからなり、 前記制御手段は、前記第３の記憶手段へのアクセスを、
前記チャネルの時分割タイミングに合わせて時分割で行
い、 前記第２の記憶手段は、前記メッセージを各チャネル毎
に連続領域に記憶し、 前記制御手段は、前記第３の記憶手段に記憶されたアド
レスに応じて、前記第２の記憶手段に記憶されている所
定のチャネルに対応する前記メッセージを１バイトずつ
読み出し、前記第３の記憶手段に記憶された前記アドレ
スを、前記アドレスに１だけ加算したもので置き換え、 前記第３の記憶手段は、所定の外部機器から入力された
データとの同期を指示する情報を記憶する領域を有し、 前記制御手段は、前記外部機器から入力されたデータと
の同期を指示する前記情報が前記領域に記憶されている
とき、前記外部機器から入力されたデータがア クティブ
になるまで、前記第３の記憶手段に記憶されているアド
レスからのデータまたはメッセージの読み出しを中止す
る ことを特徴とする時分割スイッチング方法。 - 【請求項３】 請求項２に記載の時分割スイッチング方
法を実行可能なプログラムを記録したことを特徴とする
記録媒体。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21029998A JP3141850B2 (ja) | 1998-07-10 | 1998-07-10 | 時分割スイッチング装置および時分割スイッチング方法、並びに記録媒体 |
| US09/349,961 US6674753B1 (en) | 1998-07-10 | 1999-07-09 | Switching apparatus of time division multiplexing system for controlling data transmission through message memory shared between plural channels, method for data transmission and information storage medium for the method |
| CA 2277322 CA2277322A1 (en) | 1998-07-10 | 1999-07-09 | Switching apparatus of time division multiplexing system for controlling data transmission through message memory shared between plural channels, method for data transmission and information storage medium for the method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21029998A JP3141850B2 (ja) | 1998-07-10 | 1998-07-10 | 時分割スイッチング装置および時分割スイッチング方法、並びに記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000032577A JP2000032577A (ja) | 2000-01-28 |
| JP3141850B2 true JP3141850B2 (ja) | 2001-03-07 |
Family
ID=16587110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21029998A Expired - Fee Related JP3141850B2 (ja) | 1998-07-10 | 1998-07-10 | 時分割スイッチング装置および時分割スイッチング方法、並びに記録媒体 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6674753B1 (ja) |
| JP (1) | JP3141850B2 (ja) |
| CA (1) | CA2277322A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2793572B1 (fr) * | 1999-05-10 | 2001-10-05 | Cit Alcatel | Procede et dispositif pour commander l'ordre de depart d'informations ou d'objets stockes temporairement |
| JP3591586B2 (ja) * | 2001-01-25 | 2004-11-24 | 日本電気株式会社 | チャネルデータ抽出回路及び方法 |
| DE102006009033B4 (de) * | 2006-02-27 | 2013-10-24 | Infineon Technologies Ag | Signal-Wandel-Vorrichtung, insbesondere Analog-Digital-Wandel-Vorrichtung, und Verfahren zum Betreiben einer Signal-Wandel-Vorrichtung |
| DE102006042317B4 (de) * | 2006-09-08 | 2015-03-05 | Robert Bosch Gmbh | Verfahren und Vorrichtung zur Übertragung digitaler Daten |
| US9189379B2 (en) | 2013-02-06 | 2015-11-17 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Buffer for managing data samples in a read channel |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61236297A (ja) | 1985-04-12 | 1986-10-21 | Nec Corp | 時間スイツチ回路 |
| JPS6337754A (ja) | 1986-08-01 | 1988-02-18 | Nec Corp | デイジタルト−キ装置 |
| JPH0750949B2 (ja) | 1987-08-14 | 1995-05-31 | 日本電気株式会社 | ト−ン信号送出制御方式 |
| JPH03188796A (ja) | 1989-12-19 | 1991-08-16 | Mitsubishi Electric Corp | 時分割スイッチ回路 |
| JPH0816421B2 (ja) | 1990-02-22 | 1996-02-21 | 三井金属鉱業株式会社 | 車両用ロック装置 |
| JPH04239254A (ja) | 1991-01-11 | 1992-08-27 | Fujitsu Ltd | マルチ接続トーキーにおけるメッセージ頭出し方式 |
| US5416772A (en) | 1993-08-20 | 1995-05-16 | At&T Corp. | Apparatus for insertion of overhead protocol data into a switched data stream |
| US5583861A (en) * | 1994-04-28 | 1996-12-10 | Integrated Telecom Technology | ATM switching element and method having independently accessible cell memories |
| US5475679A (en) * | 1994-12-08 | 1995-12-12 | Northern Telecom Limited | Large capacity ATM switch |
| US5663961A (en) * | 1995-02-24 | 1997-09-02 | Motorola, Inc. | Packet switch with centralized buffering for many output channels |
| JPH09168057A (ja) | 1995-12-15 | 1997-06-24 | Hitachi Ltd | 音声出力装置 |
| US6034945A (en) * | 1996-05-15 | 2000-03-07 | Cisco Technology, Inc. | Method and apparatus for per traffic flow buffer management |
| US6031842A (en) * | 1996-09-11 | 2000-02-29 | Mcdata Corporation | Low latency shared memory switch architecture |
| US5831980A (en) * | 1996-09-13 | 1998-11-03 | Lsi Logic Corporation | Shared memory fabric architecture for very high speed ATM switches |
| US5959993A (en) * | 1996-09-13 | 1999-09-28 | Lsi Logic Corporation | Scheduler design for ATM switches, and its implementation in a distributed shared memory architecture |
| DE69733741T2 (de) * | 1996-12-20 | 2006-04-20 | International Business Machines Corp. | Vermittlungssystem |
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| US5859849A (en) * | 1997-05-06 | 1999-01-12 | Motorola Inc. | Modular switch element for shared memory switch fabric |
| US6295299B1 (en) * | 1997-08-29 | 2001-09-25 | Extreme Networks, Inc. | Data path architecture for a LAN switch |
| US6456590B1 (en) * | 1998-02-13 | 2002-09-24 | Texas Instruments Incorporated | Static and dynamic flow control using virtual input queueing for shared memory ethernet switches |
| WO2000003516A1 (en) * | 1998-07-08 | 2000-01-20 | Broadcom Corporation | Network switching architecture with multiple table synchronization, and forwarding of both ip and ipx packets |
-
1998
- 1998-07-10 JP JP21029998A patent/JP3141850B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-09 US US09/349,961 patent/US6674753B1/en not_active Expired - Fee Related
- 1999-07-09 CA CA 2277322 patent/CA2277322A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| CA2277322A1 (en) | 2000-01-10 |
| US6674753B1 (en) | 2004-01-06 |
| JP2000032577A (ja) | 2000-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |