JP3065077B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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良雄 中澤
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セイコーエプソン株式会社
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Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は基板上に形成される
半導体装置の静電気保護回路の製造方法に関する。

【0002】

【従来の技術】従来は絶縁基板上に薄膜トランジスタを
形成した場合に寄生ダイオードが同時形成されるという
ことはなかった。これは半導体基板上にバイポーラトラ
ンジスタやMOSトランジスタを形成すると同時に寄生
ダイオードが形成されるのとは大きな相違点であった。

【0003】半導体基板上に形成される半導体装置の静
電気保護回路は前記寄生ダイオードを利用して構成され
ていた。

【0004】

【発明が解決しようとする課題】しかし、絶縁基板上で
は薄膜トランジスタを形成する際に、寄生ダイオードが
同時形成されることがないので、製造工程数を増やさず
に、ダイオードを用いた、静電気保護性能が高い静電気
保護回路を構成できないという問題点を有する。

【0005】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは、絶縁基板上に形成
される半導体装置に形成される薄膜トランジスタの製造
工程と同時に形成されかつ静電気保護性能が高い静電気
保護回路を提供するところにある。

【0006】

【課題を解決するための手段】本発明は、絶縁基板に形
成される半導体装置の製造方法において、薄膜トランジ
スタのソース・ドレインとなる領域と、静電気保護回路
の入力抵抗となる領域を非結晶シリコンで同時に形成す
る工程と、前記非結晶シリコンにイオンドープする工程
とを有することを特徴とする半導体装置の製造方法。本
発明は、絶縁基板上に形成される半導体装置の製造方法
において、薄膜トランジスタのゲートとなる領域と、静
電気保護回路の入力抵抗となる領域とを非結晶シリコン
材料で同時に形成する工程と、前記非結晶シリコンにイ
オンドープする工程とを有することを特徴とする。

【0007】

【実施例】第1図は本発明の実施例における静電気保護
回路を用いた半導体装置の断面図である。第1図におい
て1は絶縁基板である。機能的には透明基板でも良く、
導電体で裏打ちされた絶縁基板でも良い。材料的には石
英板、サファイヤ基板、水晶板、ガラス板など特に制限
は無く、前記材料を多層化したものでも良い。2、3
0、31、32は非結晶シリコン材料が、たとえば10
00オングストロームから5000オングストローム程
度の厚さで絶縁基板1上成膜され、次に所用のパターン
にフォトリソグラフグラフィ技術によってパターニング
され、次に非結晶シリコン薄膜2、30、31、32の
表面を酸化してゲート酸化膜4を1000オングストロ
ーム程度成膜する。次に非結晶シリコン材料をたとえば
6000オングストロームから1μm程度の厚さで成膜
して所用のパターンでエッチングしてゲート部5を形成
する。次にゲート部5をマスクとしてイオンドープをす
ることによって薄膜トランジスタ8のソース部30、ド
レイン部31が活性化され、ゲート部5にマスクされた
部分がチャネル部2として機能する。イオンドープする
ことによって入力抵抗32、ソース部30、ドレイン部
31のシート抵抗は3K〜50KΩ/□程度の値にな
る。またゲート部のシート抵抗は20〜40Ω/□程度
になるように不純物を混入して成膜される。これらのシ
ート抵抗値は膜厚、イオンドープする材料及びイオンド
ープ量によって前後するのは当然である。6は層間絶縁
膜であり、70、71、72は金属配線膜である。層間
絶縁膜6は例えばCVDSiO2が1μm程度成膜され
る。また金属配線膜70、71、72はアルミニウムな
どを1μm程度スパッタして形成し、そのシート抵抗は
0.2Ω/□程度である。なお第1図においてパッシベ
ーション膜は省略してある。

【0008】以上のような構造および製造過程によって
静電気保護回路は提供されるわけであるが、次に第2図
に示す本発明の静電気保護回路の実施例の回路図を説明
する。第2図は薄膜トランジスタが相補型で形成される
CMOS構成の回路を用いている。第1図と対応する部
分は同一番号を付した。202はNチャネル薄膜トラン
ジスタ、203はPチャネル薄膜トランジスタ、206
は電源、205は入力インバータである。72は外部入
力端子であり、静電気保護回路はこの外部入力端子72
に印加される過大な電気ストレス(電圧や電荷の形で印
加される。)に対して半導体装置内部の素子が破壊しな
いように保護する機能を有するものである。32は入力
抵抗である。第1図の実施例では、入力抵抗32を、ソ
ース部30とドレイン部31と一括形成しているが、入
力抵抗32をゲート部32と一括形成しても良い。また
ドレイン部31と入力抵抗32を金属配線膜71で接続
する代りに、ドレイン部31あるいはソース部30を入
力抵抗32と連続したパターンとして形成しても良い。
入力抵抗32はPチャネル薄膜トランジスタ203、N
チャネル薄膜トランジスタ202、どちらのトランジス
タのソース部、ゲート部、ドレイン部と同一工程で形成
しても良い。通常CMOS構成の半導体装置の場合、イ
オンドープがPチャネルあるいはNチャネルのトランジ
スタのどちらかに対して2度行なわれる場合がある。2
度イオンドープしたソース部、ドレイン部のシート抵抗
はバラツキが大きくなるので、イオンドープが1回だけ
行なわれたソース部、ドレイン部と一括して形成される
入力抵抗32が望ましい。

【0009】次に第3、4図を用いて第2図に示した本
発明の静電気保護回路の回路動作をを説明する。第3図
は本発明の静電気保護回路の等価回路を示す回路図であ
る。抵抗RTは第2図におけるPチャネル薄膜トランジ
スタ203とNチャネル薄膜トランジスタ202を電圧
可変抵抗として置換したものである。また抵抗RTに印
加される電圧VTと電流ITの関係を示した特性図が第4
図である。入力静電容量CINは入力インバータ205の
入力静電容量とPチャネル薄膜トランジスタ203とN
チャネル薄膜トランジスタ202のドレインゲート間静
電気容量を置換したコンデンサである。またコンデンサ
Dは疑似的に初期電圧Vを蓄えた電気ストレス源であ
る。スイッチSを閉じると入力端子72に初期電圧Vが
印加される。その際に入力抵抗32に流れる電流をiと
し、入力抵抗32の値をR32とするとi=V/R32
(時間はスイッチSを閉じた時間)である。この電流値
i=V/R32は入力静電容量CINをすべて流れる。入
力静電容量CINがある程度充電されて、端子71の電圧
が上昇するに従って抵抗RTからコンデンサCD及入力静
電容量CINの電荷が放電(第4図参照)される。抵抗R
Tの端子電圧は端子71の電圧に示されるように0から
Pまで上昇し次に0まで下降する。すなわち抵抗RT
動作点は第4図において電圧VT=0からVT=VPに移
動し、次にTT=0に移動する。

【0010】前述の説明のとおり、電流iの尖頭値N/
32はすべて入力静電容量CINを流れる。(端子71の
電圧の初期値が0なので)ここで入力静電容量CINとは
第1図に示すゲート酸化膜4が誘電体としてサンドイッ
チされているコンデンサである。非結晶シリコンを酸化
させて形成したゲート酸化膜は従来の単結晶シリコンの
酸化膜に比べてピンホールが多く、欠陥も多いので、耐
圧が低く、大きな充電電流に耐えられず、静電気ストレ
スに弱かった。そこで入力抵抗32の値を大きく設定し
電流iの尖頭値V/R32の値を小さくすると静電気スト
レスに強くなることがわかった。また、入力抵抗32を
大きくすると、入力抵抗32と入力静電容量CINの積に
比例する入力遅延が大きくなる。そこで入力インバータ
205のトランジスタサイズを小さくして入力静電容量
INを小さくする。また抵抗RTの最小値RTminの10
倍程度の大きさ以上に入力抵抗32の抵抗値R32を設
定すると端子71の尖頭電圧VPは印可電圧Vの0.1
倍以下になるので望ましい。絶縁基板上に形成された半
導体装置では寄生ダイオードが存在しないので、不要な
入力容量がつかず、そのため入力抵抗32を大きくして
静電気保護性能を高めることができる。入力インバータ
205のトランジスタサイズを小さくして入力抵抗32
の値を大きくすることによって静電気保護性能が高まる
が、入力インバータ205のトランジスタサイズを小さ
くすると、ゲート酸化膜4の欠陥が含まれる確率が低く
なるので飛躍的に静電気ストレスに強くなる。入力抵抗
32が特に、薄膜トランジスタのソース部、ドレイン部
と一括して形成される場合には次のような効果がある。
ゲート部に比ベシート抵抗が100倍程度高いので同
じ抵抗値を形成する場合スペースを必要としない。また
浮遊静電容量がほとんどなくなるので、入力静電容量C
INが小さくなり、入力遅延が減少する。ゲート酸化膜
4におおわれているので抵抗値の安定性が良い。

【0011】

【発明の効果】以上のように本発明によれば静電気保護
回路の入力抵抗は薄膜トランジスタのソース・ドレイン
部、あるいはゲート部と一括形成されるので製造工程を
簡略化できる。

【0012】本発明はドライバー内蔵アクティブマトリ
ックスディスプレイ、イメージセンサなどに効果的であ
る。

【図面の簡単な説明】

【図1】本発明の静電気保護回路を用いた半導体装置の
一実施例を示す断面図。

【図2】本発明の静電気保護回路の一実施例を示す回路
図。

【図3】本発明の静電気保護回路を説明するための等価
回路図。

【図4】抵抗RTの電圧電流特製図。

【符号の説明】

1…絶縁基板 2…薄膜トランジスタ 30…ソース部 5…ゲート部 31…ドレイン部 32…入力抵抗

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 絶縁基板に形成される半導体装置の製造
    方法において、 薄膜トランジスタのソース・ドレインとなる領域と、静
    電気保護回路の入力抵抗となる領域を非結晶シリコンで
    同時に形成する工程と、 前記非結晶シリコンにイオンドープする工程とを有する
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項2】 絶縁基板上に形成される半導体装置の製
    造方法において、 薄膜トランジスタのゲートとなる領域と、静電気保護回
    路の入力抵抗となる領域とを非結晶シリコン材料で同時
    に形成する工程と、 前記非結晶シリコンにイオンドープする工程とを有する
    ことを特徴とする半導体装置の製造方法。
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