JP3027947B2 - Method of forming fine wire structure - Google Patents

Method of forming fine wire structure

Info

Publication number
JP3027947B2
JP3027947B2 JP1134197A JP1134197A JP3027947B2 JP 3027947 B2 JP3027947 B2 JP 3027947B2 JP 1134197 A JP1134197 A JP 1134197A JP 1134197 A JP1134197 A JP 1134197A JP 3027947 B2 JP3027947 B2 JP 3027947B2
Authority
JP
Japan
Prior art keywords
silicon substrate
forming
wire structure
steps
fine
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1134197A
Other languages
Japanese (ja)
Other versions
JPH10209427A (en
Inventor
酒井  朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP1134197A priority Critical patent/JP3027947B2/en
Publication of JPH10209427A publication Critical patent/JPH10209427A/en
Application granted granted Critical
Publication of JP3027947B2 publication Critical patent/JP3027947B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、シリコン基板上に
半導体物質からなる細線構造を形成する細線構造の形成
方法に関する。さらに詳しくは、シリコン基板上にゲル
マニウムもしくはシリコンゲルマニウム混晶の細線構造
を形成する細線構造の形成方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a fine line structure made of a semiconductor material on a silicon substrate. More specifically, the present invention relates to a method for forming a thin wire structure for forming a thin wire structure of germanium or a silicon germanium mixed crystal on a silicon substrate.

【0002】[0002]

【従来の技術】近年、半導体を用いた電子デバイスや光
機能デバイスの高性能化、高機能化、微細化がますます
進んでいる。従来、特にシリコン基板上への微細構造の
形成工程では、微細構造の加工技術として、光、電子
線、イオンビーム、X線などを用いたリソグラフィ手法
が用いられてきた。しかしながら、更なる技術進歩に伴
い、将来的には微細構造を0.1μm以下の寸法に高精
度で加工することが必要とされることが予想されている
ものの、上記のリソグラフィ手法ではその実現は困難で
ある。
2. Description of the Related Art In recent years, electronic devices and optical functional devices using semiconductors have been increasingly enhanced in performance, functionality and miniaturization. Conventionally, in the process of forming a fine structure, particularly on a silicon substrate, a lithography method using light, an electron beam, an ion beam, X-rays, or the like has been used as a fine structure processing technique. However, with further technological progress, it is expected that it will be necessary to process a fine structure to a size of 0.1 μm or less with high precision in the future, but the above-mentioned lithography technique will not realize this. Have difficulty.

【0003】そのため、最近では、特に薄膜形成プロセ
スにおいて、基板上に半導体物質が自己組織的に析出す
る現象を利用して所望の微細構造を形成する方法が用い
られ始めている。
[0003] Therefore, recently, particularly in a thin film forming process, a method of forming a desired fine structure using a phenomenon in which a semiconductor substance is deposited on a substrate in a self-organizing manner has begun to be used.

【0004】例えば、特開昭62−231202号公報
では、シリコン(111)オフ基板上にSi−Ge混晶
(シリコンゲルマニウム混晶)を成長させ、その際、前
記基板の表面に形成される微細な鋸刃状構造の谷間にS
i(シリコン)やGe(ゲルマニウム)を成長させるこ
とで、細線構造の形成を図っている。また、特開平4−
154114号公報では、シリコン基板の表面に存在す
る2種類のステップ構造を用い、SiやGeの選択成長
量と成長中断時間を調節することにより、ナノメートル
オーダーの微細な構造物の形成を図っている。さらに最
近では、丸野らにより、「Surfactant−me
diated epitaxy ofGe on pa
rtially Ga−terminated Si
(111) surfaces」と題する論文(App
lied Physics Letter vol.6
8(1996)、2213頁)に、シリコン基板上にあ
らかじめGa(ガリウム)を選択的に吸着させた後、シ
リコン基板の表面のうち、Gaが吸着していない部分に
Geをエピタキシャル成長させることによって、シリコ
ン基板の表面のステップに沿ってGeのアイランド構造
を形成できることが開示されている。
For example, in Japanese Patent Application Laid-Open No. Sho 62-231202, a Si-Ge mixed crystal (silicon-germanium mixed crystal) is grown on a silicon (111) off substrate. S in the valley of a serrated structure
By growing i (silicon) and Ge (germanium), a thin line structure is formed. In addition, Japanese Unexamined Patent Publication No.
In Japanese Patent No. 154114, a fine structure on the order of nanometers is formed by using two types of step structures existing on the surface of a silicon substrate and adjusting the amount of selective growth of Si or Ge and the growth interruption time. I have. More recently, Maruno and colleagues have reported that Surfactant-me
diated epitaxy of Ge on pa
rtally Ga-terminated Si
(111) surfaces "(App
led Physics Letter vol.6
8 (1996), pp. 2213), by selectively adsorbing Ga (gallium) on the silicon substrate in advance, and by epitaxially growing Ge on a portion of the surface of the silicon substrate where Ga is not adsorbed. It is disclosed that a Ge island structure can be formed along a step on a surface of a silicon substrate.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、特開昭
62−231202号公報に示されているような方法で
は、SiやGeを成長させる前にSi−Ge混晶を用い
てシリコン基板の表面に鋸刃状構造を形成しなければな
らず、細線構造の形成工程が複雑化していた。また、特
開平4−154114号公報に示されているような方法
では、微細構造を形成する際、SiやGeの選択成長量
と成長中断時間を正確に調節するには基板温度や原料供
給量、真空度などを厳密に制御しなければならず、微細
構造を所望の寸法に高精度で形成することが困難であっ
た。さらに、丸野らによる方法では、Geの微細構造を
形成した後にその微細構造に付着しているGaを除去す
る工程が必要であるため、やはり、微細構造の形成工程
が複雑化していた。
However, according to the method disclosed in Japanese Patent Application Laid-Open No. Sho 62-231202, a Si-Ge mixed crystal is used to grow the surface of a silicon substrate before growing Si or Ge. A saw-tooth structure must be formed, which complicates the process of forming a fine wire structure. Further, in the method disclosed in Japanese Patent Application Laid-Open No. 4-154114, when forming a fine structure, it is necessary to precisely control the selective growth amount and the growth interruption time of Si and Ge in order to adjust the substrate temperature and the material supply amount. , The degree of vacuum, etc., must be strictly controlled, and it has been difficult to form a fine structure to desired dimensions with high precision. Furthermore, the method by Maruno et al. Requires a step of removing the Ga attached to the fine structure after forming the fine structure of Ge, so that the formation process of the fine structure is also complicated.

【0006】そこで本発明は、細線構造の形成工程を簡
略化し、かつ細線構造を所望の寸法に高精度で形成する
ことができる細線構造の形成方法を提供することを目的
とする。
SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of forming a fine wire structure which can simplify the process of forming the fine wire structure and can form the fine wire structure to a desired size with high accuracy.

【0007】[0007]

【課題を解決するための手段】本発明は、、シリコン基
板上にGeをエピタキシャル成長させた際に、Geのア
イランド構造が形成される現象を利用したものである。
The present invention utilizes the phenomenon that a Ge island structure is formed when Ge is epitaxially grown on a silicon substrate.

【0008】はじめに、Geのアイランド構造の形成と
成長の原理について、シリコン基板上にGeのアイラン
ド構造を形成して成長する場合を例にして説明する。図
5は、表面に複数のゲルマニウムアイランド(以下、
「Geアイランド」と記す。)が形成されている状態の
シリコン基板を示す斜視図、図6は、表面にGeアイラ
ンドが均一に分布している状態のシリコン基板を示す斜
視図である。
First, the principle of formation and growth of a Ge island structure will be described with reference to an example in which a Ge island structure is formed and grown on a silicon substrate. FIG. 5 shows that a plurality of germanium islands (hereinafter, referred to as surface)
It is described as "Ge island". 6) is a perspective view showing the silicon substrate in a state where the Ge islands are formed, and FIG. 6 is a perspective view showing the silicon substrate in a state where Ge islands are uniformly distributed on the surface.

【0009】一般に、シリコン基板1上で成長するGe
は、約4%の格子不整合性を有し、Stranski−
Krastanov型の成長様式を有することが知られ
ている。すなわち、エピタキシャル成長の初期では、G
eは層状に成長し、Ge膜の表面は平坦になる。さらに
成長を続け、Ge膜厚が約3原子層を超えると、図5に
示すように、表面が平坦なシリコン基板1の表面にGe
アイランド5が形成される。通常、このようなアイラン
ド構造はシリコン基板1の上にランダムに形成され、さ
らに成長が継続されると、図6に示すように、最終的に
はシリコン基板1の表面上にGeアイランドが均一に分
布する。
In general, Ge grown on a silicon substrate 1
Has a lattice mismatch of about 4%, and the Transki-
It is known to have a Krastanov-type growth mode. That is, at the beginning of epitaxial growth, G
e grows in layers, and the surface of the Ge film becomes flat. When the growth is further continued and the Ge film thickness exceeds about 3 atomic layers, the Ge surface is flattened on the surface of the silicon substrate 1 as shown in FIG.
An island 5 is formed. Normally, such an island structure is formed randomly on the silicon substrate 1, and when the growth is further continued, the Ge islands are finally uniformly formed on the surface of the silicon substrate 1 as shown in FIG. Distribute.

【0010】上記のように、シリコン基板が平坦な場合
には、アイランド構造はシリコン基板上にランダムに形
成される。しかし、本発明者は、Geのアイランド化現
象がシリコン基板の表面に形成されたステップの構造に
強く依存することを見出した。
As described above, when the silicon substrate is flat, the island structure is formed at random on the silicon substrate. However, the present inventors have found that the Ge islanding phenomenon strongly depends on the structure of the steps formed on the surface of the silicon substrate.

【0011】本発明の細線構造の形成方法は、〔11−
2〕方向に傾斜した(111)面を表面に有するシリコ
ン基板を真空中で加熱し、前記シリコン基板に〔−1−
12〕方向に直流電流を流すことで、前記シリコン基板
の表面に単原子層の段差からなる複数のステップが集合
した部分と原子的に平坦な部分とを形成する工程と、前
記シリコン基板上に半導体物質からなる分子線を0.1
〜1原子層/分の蒸着速度で照射する工程とを有する。
The method for forming a thin wire structure according to the present invention comprises the steps of [11-
2] A silicon substrate having a (111) plane inclined on the surface is heated in a vacuum, and the silicon substrate is subjected to [-1--
12) flowing a direct current in the direction to form a portion in which a plurality of steps consisting of steps of a monoatomic layer are gathered and an atomically flat portion on the surface of the silicon substrate; 0.1 molecular beam composed of semiconductor material
Irradiating at a deposition rate of 11 atomic layer / min.

【0012】シリコン基板の表面に単原子層の段差から
なる複数のステップが集合した部分と原子的に平坦な部
分とを形成し、そのシリコン基板上に半導体物質を蒸着
すると、半導体物質のアイランド構造は、ステップが集
合した部分には形成されやすく、原子的に平坦な部分に
は形成されにくくなる。さらに、アイランド構造はステ
ップに沿う方向に優先的に成長し、最終的には、隣接し
て形成されたアイランド構造同士が合体して、細線構造
が形成される。
When a plurality of steps consisting of steps of a monoatomic layer are formed on the surface of a silicon substrate and an atomically flat portion is formed, and a semiconductor material is deposited on the silicon substrate, an island structure of the semiconductor material is formed. Is easily formed in a portion where steps are gathered, and is hardly formed in an atomically flat portion. Furthermore, the island structure grows preferentially in the direction along the step, and finally, the adjacently formed island structures are united to form a fine line structure.

【0013】このように、半導体物質からなるアイラン
ド構造がステップが集合した部分に自己組織的に形成さ
れるので、細線構造の形成工程において、シリコン基板
の基板温度や半導体物質の供給量、真空度などのアイラ
ンド構造の成長条件を精密に制御する必要がなく、ま
た、細線構造を形成した後に付着物を除去する必要がな
い。
As described above, since the island structure made of the semiconductor material is formed in a self-organized manner in the portion where the steps are gathered, the substrate temperature of the silicon substrate, the supply amount of the semiconductor material, and the vacuum There is no need to precisely control the growth conditions of the island structure such as the above, and it is not necessary to remove the deposits after forming the fine line structure.

【0014】[0014]

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
Next, embodiments of the present invention will be described with reference to the drawings.

【0015】図1は、表面に細線構造が形成された状態
のシリコン基板を示す斜視図である。
FIG. 1 is a perspective view showing a silicon substrate having a fine line structure formed on its surface.

【0016】図1に示すように、本実施形態の細線構造
の形成方法による細線構造6は、単原子層の段差からな
る複数のステップ2が集合した部分であるバンチングス
テップ3と、原子的に平坦な部分であるテラス4とが形
成されたシリコン基板1の表面において、バンチングス
テップ3の表面上に形成される。
As shown in FIG. 1, a thin wire structure 6 according to the method for forming a thin wire structure according to the present embodiment includes a bunching step 3 where a plurality of steps 2 each formed of a step of a single atomic layer are gathered, The surface is formed on the surface of the bunching step 3 on the surface of the silicon substrate 1 on which the terrace 4 which is a flat portion is formed.

【0017】ここで、バンチングステップ3の形成工程
を説明する。図2は、(111)オフ面が切り出された
シリコン基板を示す斜視図、図3は、バンチングステッ
プおよびテラスが形成されたシリコン基板を示す斜視図
である。
Here, the forming process of the bunching step 3 will be described. FIG. 2 is a perspective view showing a silicon substrate from which a (111) off plane is cut out, and FIG. 3 is a perspective view showing a silicon substrate on which a bunching step and a terrace are formed.

【0018】図2に示すように、(111)オフ面が切
り出され、単原子層の段差のステップ2が均等に形成さ
れているシリコン基板1を高真空中で加熱しつつ、シリ
コン基板1にX軸方向に直流電流を流すと、シリコン基
板1の表面の一部のSiが拡散して、図3のように、単
原子層の段差からなる複数のステップ2が集合したバン
チングステップ3と、原子的に平坦なテラス4とが形成
される。この現象は、各ステップ2が(111)オフ表
面に均等に分布するよりも、ステップ2が集合したバン
チングステップ3と、正確な(111)面が表面に現れ
たテラス4とを形成した方がより安定な状態であるため
に起るものと考えられている。
As shown in FIG. 2, the (111) off plane is cut out, and the step 2 of the monoatomic layer is uniformly formed. When a direct current is applied in the X-axis direction, a part of Si on the surface of the silicon substrate 1 is diffused, and as shown in FIG. 3, a bunching step 3 in which a plurality of steps 2 composed of steps of a monoatomic layer are gathered; An atomically flat terrace 4 is formed. This phenomenon is caused by the formation of the bunching step 3 in which the steps 2 are aggregated and the terrace 4 in which the correct (111) plane appears on the surface, rather than the steps 2 being evenly distributed on the (111) off surface. It is thought to be caused by a more stable state.

【0019】次に、本実施形態の細線構造の形成方法を
説明する。
Next, a method of forming a thin wire structure according to this embodiment will be described.

【0020】図4は、表面に初期のGeアイランドが形
成された状態のシリコン基板を示す斜視図である。
FIG. 4 is a perspective view showing the silicon substrate in a state where an initial Ge island is formed on the surface.

【0021】図4に示すように、ステップ2には、キン
ク2aと呼ばれるステップ2の直線性が乱れた部分が存
在するため、シリコン基板1上に拡散されているGe原
子は、そのようなキンク2aに捕獲され易い。従って、
キンク2aが密集しているバンチングステップ3では、
捕獲されたGe原子が核となってGeアイランド5が形
成される確率が高い。
As shown in FIG. 4, in step 2, there is a portion called “kink 2a” in which the linearity of step 2 is disturbed, so that Ge atoms diffused on silicon substrate 1 have such a kink. 2a. Therefore,
In bunching step 3 where kink 2a is dense,
There is a high probability that the Ge islands 5 are formed with the captured Ge atoms as nuclei.

【0022】Geアイランド5が形成された後、さらに
Geのエピタキシャル成長を続けると、Geアイランド
5はステップ2に沿う方向に成長する。これは、ステッ
プ2を横切る方向(図4のX軸方向)へのGe原子の拡
散速度が、ステップ2に沿う方向(図4のY軸方向)へ
の拡散速度に比べて桁違いに遅いためである。従って、
バンチングステップ3上に形成されたGeアイランド5
は、ステップ2に沿った方向に優先的に成長し、やがて
は、図1に示すように、同じステップ2上に隣接して形
成されたGeアイランド5同士、および上下段のステッ
プ2に隣接して形成されたGeアイランド5同士が合体
して、バンチングステップ3上に細線構造6が形成され
る。
After the Ge islands 5 are formed, when Ge is further epitaxially grown, the Ge islands 5 grow in the direction along Step 2. This is because the diffusion speed of Ge atoms in the direction crossing step 2 (X-axis direction in FIG. 4) is significantly lower than the diffusion speed in the direction along step 2 (Y-axis direction in FIG. 4). It is. Therefore,
Ge island 5 formed on bunching step 3
Grows preferentially in the direction along the step 2, and eventually, as shown in FIG. 1, the Ge islands 5 formed adjacently on the same step 2 and adjacent to the upper and lower step 2 The Ge islands 5 thus formed are united with each other to form a thin line structure 6 on the bunching step 3.

【0023】このように、Geのアイランド化現象はス
テップ2の構造に強く依存し、シリコン基板1の表面に
単原子層の段差のステップ2が集合して形成されている
部分、すなわち、図4に示すバンチングステップ3が形
成されている部分ではGeアイランド5が形成され易
く、ステップ2が集合して形成されておらず、原子的に
平坦な部分、すなわち、図4に示すテラス4が形成され
ている部分ではGeアイランド5が形成されにくい。
As described above, the islanding phenomenon of Ge strongly depends on the structure of step 2, and the portion where step 2 of the monoatomic layer is formed on the surface of the silicon substrate 1, that is, FIG. In the portion where the bunching step 3 shown in FIG. 4 is formed, the Ge island 5 is easily formed, and the step 2 is not formed collectively, and the atomically flat portion, that is, the terrace 4 shown in FIG. The Ge islands 5 are hardly formed in the portions where there is.

【0024】以上のように、本実施形態の細線構造6の
形成方法は、シリコン基板1の表面にバンチングステッ
プ3およびテラス4を形成した後に、バンチングステッ
プ3上に多数のGeアイランド5を形成し、Geアイラ
ンド5をステップ2に沿う方向に成長させ、互いに合体
させることにより細線構造6を形成するものである。
As described above, in the method of forming the fine wire structure 6 according to the present embodiment, after the bunching step 3 and the terrace 4 are formed on the surface of the silicon substrate 1, a number of Ge islands 5 are formed on the bunching step 3. , Ge islands 5 are grown in the direction along the step 2 and are united with each other to form the fine wire structure 6.

【0025】そのため、細線構造6の形成工程におい
て、シリコン基板1の基板温度やGeの供給量、真空度
などのGeアイランド5の成長条件を精密に制御する必
要がなく、また、細線構造6を形成した後に付着物を除
去する必要がない。従って、細線構造6の形成工程を簡
略化し、かつ細線構造6を所望の寸法に高精度で形成す
ることができる。
Therefore, in the step of forming the fine wire structure 6, it is not necessary to precisely control the growth conditions of the Ge island 5 such as the substrate temperature of the silicon substrate 1, the supply amount of Ge, the degree of vacuum, and the like. There is no need to remove deposits after formation. Therefore, the process of forming the fine wire structure 6 can be simplified, and the fine wire structure 6 can be formed to a desired size with high accuracy.

【0026】また、本実施形態では、シリコン基板1上
にGeの細線構造6を形成する場合について説明した
が、細線構造6の材料はGeの他にも、Si−Ge等の
化合物半導体を用いることができる。
Further, in this embodiment, the case where the Ge thin line structure 6 is formed on the silicon substrate 1 has been described, but a compound semiconductor such as Si-Ge is used for the material of the thin line structure 6 other than Ge. be able to.

【0027】なお、細線構造6の幅寸法は、バンチング
ステップ3の幅もしくは蒸着させるGeの供給量を変更
することで任意に設定することができ、細線構造6同士
の間隔は、シリコン基板1のオフ傾斜角度を変更するこ
とで任意に設定することができる。
The width of the thin wire structure 6 can be arbitrarily set by changing the width of the bunching step 3 or the supply amount of Ge to be vapor-deposited. It can be set arbitrarily by changing the off inclination angle.

【0028】[0028]

【実施例】次に、図1および図4に示した、シリコン基
板1上にGeの細線構造6を形成する方法の実施例につ
いて説明する。
Next, a description will be given of an embodiment of the method for forming the Ge thin line structure 6 on the silicon substrate 1 shown in FIGS.

【0029】本実施例では、Geを成長している最中の
シリコン基板1の表面の状態変化をその場で観察するた
め、真空到達度1×10-10TorrのMBE装置と走
査型電子顕微鏡(SEM)を合体させたUHV−SEM
装置を用いた。本装置の真空チャンバーはSEMの試料
観察室とMBEチャンバーとを兼ねているので、真空中
で、加熱,バンチングステップ3およびテラス4の形
成,Geの蒸着などを施した際に、シリコン基板1を真
空外に取り出すことなく、SEMによりその場で観察す
ることができる利点を有している。
In this embodiment, in order to observe a change in the state of the surface of the silicon substrate 1 during the growth of Ge on the spot, an MBE apparatus having a vacuum reaching of 1 × 10 −10 Torr and a scanning electron microscope are used. UHV-SEM combining (SEM)
The device was used. Since the vacuum chamber of the present apparatus also serves as a sample observation chamber and an MBE chamber of the SEM, the silicon substrate 1 is removed when heating, forming the bunching step 3 and the terrace 4, and depositing Ge in a vacuum. It has the advantage that it can be observed on the spot by SEM without taking it out of vacuum.

【0030】本実施例では、〔11−2〕方向に0.3
度に傾斜した4インチのp型シリコン(111)基板か
ら、縦4mm×横15mm×高さ0.5mmの大きさの
短冊状に切り出したシリコン基板1を用いた。なお、シ
リコン基板1を切り出す際には、シリコン基板1の長手
方向を〔11−2〕方向とした。
In the present embodiment, in the [11-2] direction, 0.3
A silicon substrate 1 cut out from a 4 inch p-type silicon (111) substrate inclined at an angle into a strip having a size of 4 mm long × 15 mm wide × 0.5 mm high was used. When the silicon substrate 1 was cut out, the longitudinal direction of the silicon substrate 1 was set to the [11-2] direction.

【0031】短冊状に切り出したシリコン基板1を洗浄
し、本装置のサンプルホルダに設置して真空チャンバー
に挿入した後、真空チャンバーを作動させて真空チャン
バー内を超高真空状態にした。続いて、シリコン基板1
を基板温度600℃で15時間加熱してシリコン基板1
の脱ガスを行った後、シリコン基板1に〔−1−12〕
方向に約1Aの直流電流を流しつつ、基板温度1200
℃で1分間加熱した。これによって、シリコン基板1の
表面に形成されていたSi酸化膜が除去され、かつ、バ
ンチングステップ3およびテラス4が形成されたこと
が、その場でのSEM観察によって確認された。
The silicon substrate 1 cut into strips was washed, placed in a sample holder of the apparatus, and inserted into a vacuum chamber. Then, the vacuum chamber was operated to make the inside of the vacuum chamber into an ultra-high vacuum state. Then, the silicon substrate 1
Is heated at a substrate temperature of 600 ° C. for 15 hours to form a silicon substrate 1
After degassing, [-1-12] was added to the silicon substrate 1.
While a DC current of about 1 A flows in the
Heated for 1 minute at ° C. As a result, it was confirmed by in-situ SEM observation that the Si oxide film formed on the surface of the silicon substrate 1 was removed and the bunching step 3 and the terrace 4 were formed.

【0032】その後、シリコン基板1を基板温度300
℃〜600℃の間の温度に加熱し、シリコン基板1の表
面にGeの分子線を0.1〜1原子層/分の蒸着速度で
照射した。このとき、Geアイランド5はバンチングス
テップ3上に優先的に形成され、蒸着時間の経過と共に
Geアイランド5がステップ2に沿う方向に優先的に成
長し、細線構造6が形成されたことが、上記同様、その
場でのSEM観察によって確認された。
Thereafter, the silicon substrate 1 is heated to a substrate temperature of 300.
The substrate was heated to a temperature between 600C and 600C, and the surface of the silicon substrate 1 was irradiated with a Ge molecular beam at a deposition rate of 0.1 to 1 atomic layer / minute. At this time, the Ge islands 5 were preferentially formed on the bunching step 3, and the Ge islands 5 preferentially grew in the direction along the step 2 with the elapse of the vapor deposition time, and the fine wire structure 6 was formed. Similarly, it was confirmed by in-situ SEM observation.

【0033】以上のようにして、シリコン基板1上にG
eの細線構造6を形成することができた。
As described above, G on the silicon substrate 1
The thin wire structure 6 of e was able to be formed.

【0034】[0034]

【発明の効果】以上説明したように、本発明の細線構造
の形成方法は、〔11−2〕方向に傾斜した(111)
面を表面に有するシリコン基板を真空中で加熱し、前記
シリコン基板に〔−1−12〕方向に直流電流を流すこ
とで、シリコン基板の表面に単原子層の段差からなる複
数のステップが集合した部分と原子的に平坦な部分とを
形成する工程と、シリコン基板上に半導体物質からなる
分子線を0.1〜1原子層/分の蒸着速度で照射する工
程とを有するので、シリコン基板の基板温度や半導体物
質の供給量、真空度などのアイランド構造の成長条件を
精密に制御する必要がなく、また、細線構造を形成した
後に付着物を除去する必要がないため、細線構造の形成
工程を簡略化し、かつ細線構造を所望の寸法に高精度で
形成することができる。
As described above, according to the method of forming a thin wire structure of the present invention, (111) inclined in the [11-2] direction.
By heating a silicon substrate having a surface on a surface in a vacuum and applying a direct current to the silicon substrate in the [-1-12] direction, a plurality of steps consisting of steps of a monoatomic layer are assembled on the surface of the silicon substrate. Forming a portion that has been formed and an atomically flat portion, and irradiating a molecular beam of a semiconductor material onto the silicon substrate at a deposition rate of 0.1 to 1 atomic layer / minute. It is not necessary to precisely control the growth conditions of the island structure, such as the substrate temperature of the substrate, the supply amount of the semiconductor substance, the degree of vacuum, etc., and it is not necessary to remove the deposits after the formation of the fine wire structure. The process can be simplified, and the fine wire structure can be formed to a desired size with high precision.

【図面の簡単な説明】[Brief description of the drawings]

【図1】表面に細線構造が形成された状態のシリコン基
板を示す斜視図である。
FIG. 1 is a perspective view showing a silicon substrate in a state where a fine line structure is formed on a surface.

【図2】(111)オフ面が切り出されたシリコン基板
を示す斜視図である。
FIG. 2 is a perspective view showing a silicon substrate from which a (111) off surface is cut out.

【図3】バンチングステップおよびテラスが形成された
シリコン基板を示す斜視図である。
FIG. 3 is a perspective view showing a silicon substrate on which a bunching step and a terrace are formed.

【図4】表面に初期のゲルマニウムアイランドが形成さ
れた状態のシリコン基板を示す斜視図である。
FIG. 4 is a perspective view showing the silicon substrate in a state where an initial germanium island is formed on the surface.

【図5】表面に複数のゲルマニウムアイランドが形成さ
れている状態のシリコン基板を示す斜視図である。
FIG. 5 is a perspective view showing the silicon substrate in a state where a plurality of germanium islands are formed on the surface.

【図6】表面にゲルマニウムアイランドが均一に分布し
ている状態のシリコン基板を示す斜視図である。
FIG. 6 is a perspective view showing the silicon substrate in a state where germanium islands are uniformly distributed on the surface.

【符号の説明】[Explanation of symbols]

1 シリコン基板 2 ステップ 2a キンク 3 バンチングステップ 4 テラス 5 ゲルマニウムアイランド 6 細線構造 Reference Signs List 1 silicon substrate 2 step 2a kink 3 bunching step 4 terrace 5 germanium island 6 thin wire structure

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 〔11−2〕方向に傾斜した(111)
面を表面に有するシリコン基板を真空中で加熱し、前記
シリコン基板に〔−1−12〕方向に直流電流を流すこ
とで、前記シリコン基板の表面に単原子層の段差からな
る複数のステップが集合した部分と原子的に平坦な部分
とを形成する工程と、 前記シリコン基板上に半導体物質からなる分子線を0.
1〜1原子層/分の蒸着速度で照射する工程とを有する
細線構造の形成方法。
1. The (111) inclined in the [11-2] direction
By heating a silicon substrate having a surface on a surface in a vacuum and passing a direct current through the silicon substrate in the [-1-12] direction, a plurality of steps consisting of steps of a monoatomic layer are formed on the surface of the silicon substrate. Forming an aggregated portion and an atomically flat portion;
Irradiating at a deposition rate of 1 to 1 atomic layer / min.
【請求項2】 前記シリコン基板の表面に単原子層の段
差からなる複数のステップが集合した部分と原子的に平
坦な部分とを形成する工程における前記シリコン基板の
温度を1200℃とする請求項1に記載の細線構造の形
成方法。
2. The method according to claim 1, wherein the temperature of the silicon substrate is 1200 ° C. in the step of forming a portion where a plurality of steps each having a step of a monoatomic layer are gathered and an atomically flat portion on the surface of the silicon substrate. 2. The method for forming a thin wire structure according to 1.
【請求項3】 前記シリコン基板の表面に単原子層の段
差からなる複数のステップが集合した部分と原子的に平
坦な部分とを形成する工程の前に、前記シリコン基板の
脱ガスを行う工程を有する請求項1または2に記載の細
線構造の形成方法。
3. A step of degassing the silicon substrate before forming a portion where a plurality of steps each composed of a step of a monoatomic layer are gathered and an atomically flat portion on the surface of the silicon substrate. The method for forming a fine wire structure according to claim 1, comprising:
【請求項4】 前記シリコン基板の脱ガスを行う工程に
おける前記シリコン基板の温度を600℃とする請求項
3に記載の細線構造の形成方法。
4. The method according to claim 3, wherein the temperature of the silicon substrate in the step of degassing the silicon substrate is set to 600 ° C.
【請求項5】 前記シリコン基板上に半導体物質からな
る分子線を0.1〜1原子層/分の蒸着速度で照射する
工程における前記シリコン基板の温度を300〜600
℃とする請求項1から4のいずれか1項に記載の細線構
造の形成方法。
5. A method of irradiating a molecular beam of a semiconductor material onto the silicon substrate at a deposition rate of 0.1 to 1 atomic layer / minute, wherein the temperature of the silicon substrate is 300 to 600.
The method for forming a fine wire structure according to any one of claims 1 to 4, wherein the temperature is set to ° C.
JP1134197A 1997-01-24 1997-01-24 Method of forming fine wire structure Expired - Lifetime JP3027947B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1134197A JP3027947B2 (en) 1997-01-24 1997-01-24 Method of forming fine wire structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1134197A JP3027947B2 (en) 1997-01-24 1997-01-24 Method of forming fine wire structure

Publications (2)

Publication Number Publication Date
JPH10209427A JPH10209427A (en) 1998-08-07
JP3027947B2 true JP3027947B2 (en) 2000-04-04

Family

ID=11775342

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1134197A Expired - Lifetime JP3027947B2 (en) 1997-01-24 1997-01-24 Method of forming fine wire structure

Country Status (1)

Country Link
JP (1) JP3027947B2 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
JP5509059B2 (en) * 2010-12-22 2014-06-04 国立大学法人 東京大学 Solar cell
JP5568039B2 (en) * 2011-03-15 2014-08-06 国立大学法人 東京大学 Solar cell

Also Published As

Publication number Publication date
JPH10209427A (en) 1998-08-07

Similar Documents

Publication Publication Date Title
JP4790909B2 (en) Fabrication of gallium nitride layers by lateral growth.
US6270573B1 (en) Silicon carbide substrate, and method for producing the substrate, and semiconductor device utilizing the substrate
JP2005303246A (en) METHOD OF GROWING HIGH QUALITY ZnSe EPITAXIAL LAYER ONTO NEW Si SUBSTRATE
KR20050013563A (en) Formation of lattice-tuning semiconductor substrates
JP5254195B2 (en) Method for manufacturing a single crystal semiconductor layer over a substrate
JP6017527B2 (en) Epitaxial structure and manufacturing method thereof
JPH11162850A (en) Silicon carbide substrate and its production, and semiconductor element using the same
JP4382748B2 (en) Semiconductor crystal growth method
JP6290813B2 (en) Epitaxial structure
JP3027947B2 (en) Method of forming fine wire structure
JP2569099B2 (en) Epitaxial growth method
JPH0715888B2 (en) Method and apparatus for selective growth of silicon epitaxial film
JP6636239B2 (en) Method for producing single crystal diamond, single crystal diamond, method for producing single crystal diamond substrate, single crystal diamond substrate and semiconductor device
JPS63291897A (en) Method for growing single crystal membrane
JP2705524B2 (en) How to make a semiconductor crystal
JP2698147B2 (en) Method of forming SOI structure
JP5538104B2 (en) Method for producing a single crystal layer on a substrate
JP2541456B2 (en) Microstructure fabrication method
US5463975A (en) Process for producing crystal
JPH0443413B2 (en)
JPS6134921A (en) Manufacture of semiconductor device
JP4216580B2 (en) ZnTe compound semiconductor surface treatment method and semiconductor device manufacturing method
JPH04239123A (en) Formation method of semiconductor active region
JP2015061025A (en) GaSb/InAs/Si (111) STRUCTURE AND METHOD FOR FORMING THE SAME EXCELLENT IN COMPLETENESS OF SURFACE SMOOTHNESS AND CRYSTAL STRUCTURE, AND MOS DEVICE AND INFRARED RAY DETECTION DEVICE USING THE STRUCTURE
JP2000269144A (en) Formation of mask layer on semiconductor base and substrate

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080204

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090204

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100204

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100204

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110204

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110204

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120204

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120204

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130204

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130204

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140204

Year of fee payment: 14

EXPY Cancellation because of completion of term