JP3021140B2 - Color signal processing device - Google Patents

Color signal processing device

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JP3021140B2
JP3021140B2 JP3306236A JP30623691A JP3021140B2 JP 3021140 B2 JP3021140 B2 JP 3021140B2 JP 3306236 A JP3306236 A JP 3306236A JP 30623691 A JP30623691 A JP 30623691A JP 3021140 B2 JP3021140 B2 JP 3021140B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、第1の周波数の第1の
クロック信号に同期した周期で繰り返される複数種の色
差信号を含む色差点順次信号列をエンコードする信号処
理装置に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing apparatus for encoding a color difference point sequential signal sequence including a plurality of types of color difference signals repeated at a cycle synchronized with a first clock signal of a first frequency. .

【0002】[0002]

【従来の技術】従来、色信号を処理する装置として、R
−Y及びB−Yの2種類の色差信号を直角二相変調する
事により搬送色信号を形成する色信号処理装置がある。
2. Description of the Related Art Conventionally, as an apparatus for processing a color signal, R
There is a color signal processing device that forms a carrier color signal by performing quadrature two-phase modulation on two types of color difference signals -Y and BY.

【0003】上述の様な色信号処理装置は、R−Y及び
B−Yの2種類のアナログ色差信号を平衡変調回路等を
用いて、直角二相変調する事により搬送色信号を形成す
るのが一般的であった。
The above-described color signal processing apparatus forms a carrier color signal by quadrature two-phase modulation of two types of analog color difference signals of RY and BY using a balanced modulation circuit or the like. Was common.

【0004】また、最近では、2種類のアナログ色差信
号を夫々、色副搬送波周波数の整数倍(例えば、4倍)
のサンプリング周波数にてディジタル化し、例えば、図
7に示す様に、R−Y及びB−Yの2種類のディジタル
色差信号を交互に切り換え、更に、図示の如く、NTS
Cテレビジョン方式あるいはPALテレビジョン方式に
応じて、信号の極性を反転させる事により、直角二相変
調された搬送色信号を形成するディジタルカラーエンコ
ーダを用いてR−Y及びB−Yの2種類の色差信号より
搬送色信号を形成している。
Recently, two types of analog chrominance signals are each converted to an integral multiple (for example, four times) of the color subcarrier frequency.
, And, for example, as shown in FIG. 7, two types of digital color difference signals of RY and BY are alternately switched, and as shown in FIG.
Two types of RY and BY using a digital color encoder that forms a quadrature two-phase modulated carrier color signal by inverting the polarity of the signal according to the C television system or the PAL television system The carrier chrominance signal is formed from the color difference signals.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、上述の
様に、R−Y及びB−Yの2種類のアナログ色差信号を
アナログ信号の状態で、搬送色信号にエンコードする場
合には、ディジタル信号の状態で処理する場合に比べ
て、エンコード後の搬送色信号にキャリアリークやキャ
リアバランスの劣化等が発生したり、また、温度変化に
対する安定性が悪く、調整が複雑であるという欠点を有
している。
However, as described above, when two types of analog color difference signals of RY and BY are encoded into a carrier chrominance signal in the state of an analog signal, the digital signal Compared to the case of processing in the state, the carrier color signal after encoding has a disadvantage that carrier leak or deterioration of carrier balance occurs, and that stability is poor with respect to temperature change and adjustment is complicated. I have.

【0006】また、R−Y及びB−Yの2種類のアナロ
グ色差信号をディジタル処理により搬送色信号にエンコ
ードするためには、R−Y及びB−Yの2種類のアナロ
グ色差信号をディジタル化する際のサンプリング周波数
が色副搬送波周波数の整数倍でなければならず、汎用性
に欠けるという欠点を有しており、また、R−Y及びB
−Yのディジタル色差信号が、色副搬送波周波数の整数
倍以外のサンプリング周波数にてディジタル化された信
号である場合には、該R−Y及びB−Yのディジタル色
差信号に対し、サンプリング周波数のレート変換を行
い、色副搬送波周波数の整数倍(例えば、4倍)にて再
サンプリングした後、前記図7に示す様な方法に従って
処理しなければならないが、この様に、種々のサンプリ
ング周波数にてディジタル化された色差信号を色副搬送
波周波数の整数倍のサンプリング周波数に対応させるレ
ート変換は処理が複雑となり、この処理を実現するため
には、複雑な構成が必要となり、コスト高となってしま
うという問題があった。
In order to encode two types of analog color difference signals of RY and BY into a carrier color signal by digital processing, the two types of analog color difference signals of RY and BY are digitized. Sampling frequency must be an integer multiple of the chrominance sub-carrier frequency, which has the disadvantage of lacking versatility.
When the digital color difference signal of −Y is a signal digitized at a sampling frequency other than an integer multiple of the color subcarrier frequency, the sampling frequency of the digital color difference signal of RY and BY is After performing rate conversion and resampling at an integer multiple (for example, 4 times) of the color subcarrier frequency, processing must be performed in accordance with the method shown in FIG. 7. The rate conversion for converting the digitized color difference signal to a sampling frequency that is an integral multiple of the color subcarrier frequency requires complicated processing, and in order to realize this processing, a complicated configuration is required and the cost increases. There was a problem that it would.

【0007】本発明は、簡単な構成で、クロック信号に
同期した周期で繰り返される複数種の色差信号を含む色
差点順次信号列を劣化させず、かつ安定的に搬送色信号
にエンコードする事ができる色信号処理装置を提供する
事を目的とする。
According to the present invention, it is possible to encode a color difference point sequential signal sequence including a plurality of types of color difference signals repeated in a cycle synchronized with a clock signal with a simple configuration without deteriorating, and stably encode the sequence as a carrier color signal. It is an object of the present invention to provide a color signal processing device capable of performing the above.

【0008】[0008]

【課題を解決するための手段】上述の目的を達成するた
めに、本発明は、第1の周波数の第1のクロック信号に
同期した周期で繰り返される複数種の色差信号を含む色
差点順次信号列を、前記第1の周波数とは整数比にない
周波数のクロック信号であって、色副搬送波の周波数の
整数倍の周波数を有する第2のクロック信号に同期して
エンコードする信号処理装置であって、前記第1のクロ
ックに同期して前記色差点順次信号列を入力する入力手
段、前記入力手段によって入力された前記色差点順次信
号列から前記第1のクロック信号に同期して、前記複数
種の色差信号を該種類毎に分離して出力する分離手段、
前記第1のクロック信号に同期した信号であって、前記
分離手段により種類毎に分離された色差信号の画素の標
本点を示す信号を、前記第2のクロック信号に同期して
取り込み前記第2のクロック信号に同期した標本点を示
す信号を生成する標本点信号生成手段、前記標本点信号
生成手段により生成された標本点を示す信号に同期し、
前記分離手段から出力される前記複数種の色差信号をそ
れぞれ取り込みラッチするラッチ手段、前記ラッチ手段
によりラッチされた前記複数種の色差信号を、前記第2
のクロックに同期してエンコードするデジタルカラーエ
ンコーダとを有することを特徴とする。
In order to achieve the above object, the present invention provides a color difference point sequential signal including a plurality of types of color difference signals repeated at a period synchronized with a first clock signal having a first frequency. A signal processing apparatus for encoding a column in synchronization with a second clock signal having a frequency that is not an integer ratio of the first frequency and an integer multiple of the frequency of the color subcarrier. Input means for inputting the color difference point sequential signal sequence in synchronism with the first clock, and synchronizing with the first clock signal from the color difference point sequential signal sequence input by the input means, Separating means for separating and outputting the color difference signals of each type for each type,
A signal, which is a signal synchronized with the first clock signal and which indicates a sample point of a pixel of a color difference signal separated for each type by the separation means, is captured in synchronization with the second clock signal. A sample point signal generating means for generating a signal indicating a sample point synchronized with the clock signal of the clock signal, synchronized with a signal indicating the sample point generated by the sample point signal generating means,
A latch unit for receiving and latching the plurality of types of color difference signals output from the separation unit, and the second type of color difference signals latched by the latch unit;
And a digital color encoder that performs encoding in synchronization with the clock.

【0009】[0009]

【作用】上述の各構成によれば、簡単な構成で、夫々が
2種類の色差信号のうちの何れかの信号レベルを示す複
数のサンプルデータが所定の周期で交互に現れる点順次
色差データ列より搬送色信号を安定的に形成する事がで
きる様になる。
According to each of the above-described structures, a dot-sequential color-difference data sequence in which a plurality of sample data each showing a signal level of one of two types of color-difference signals alternately appear in a predetermined cycle with a simple configuration. This makes it possible to more stably form the transport color signal.

【0010】[0010]

【実施例】以下、本発明を本発明の実施例を用いて説明
する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to embodiments of the present invention.

【0011】図1は本発明の一実施例としての色信号処
理装置の構成を示すブロック図で、図2〜図5は該図1
に示した色信号処理装置における各種モードに対応した
各部の動作タイミングを示すタイミングチャートであ
る。
FIG. 1 is a block diagram showing a configuration of a color signal processing apparatus according to one embodiment of the present invention, and FIGS.
6 is a timing chart showing operation timings of respective units corresponding to various modes in the color signal processing device shown in FIG.

【0012】図1において、1〜7及び10、11はデ
ィジタルデータをラッチするラッチ回路、8、9はディ
ジタルデータの極性を制御する極性制御回路、12はデ
ィジタルデータをアナログ信号に変換するためのD/A
変換器、SW1〜SW7はスイッチ回路である。
In FIG. 1, 1 to 7 and 10 and 11 are latch circuits for latching digital data, 8 and 9 are polarity control circuits for controlling the polarity of digital data, and 12 is a circuit for converting digital data into analog signals. D / A
The converters, SW1 to SW7, are switch circuits.

【0013】13、14は夫々前記ラッチ回路1〜7及
び10、11あるいはスイッチ回路SW1〜SW7を制
御するための各種タイミング信号を発生するタイミング
信号発生回路であり、タイミング信号発生回路13はN
ORゲート、NANDゲート及び1個のフリップフロッ
プ回路(FF−A)により構成され、また、タイミング
発生回路14は3個のフリップフロップ回路FF−B〜
FF−Dにより構成されている。
Reference numerals 13 and 14 denote timing signal generation circuits for generating various timing signals for controlling the latch circuits 1 to 7 and 10, 11 or the switch circuits SW1 to SW7, respectively.
The OR circuit includes an OR gate, a NAND gate, and one flip-flop circuit (FF-A). The timing generation circuit 14 includes three flip-flop circuits FF-B to FF-B.
It is composed of FF-D.

【0014】15は各種モードに応じて各部の動作を制
御するためのシステムコントロール回路であり、16は
スイッチ回路SW3及びSW4に供給するディジタルデ
ータの値を設定するためのデータコントロール回路であ
る。
Reference numeral 15 denotes a system control circuit for controlling the operation of each section according to various modes, and 16 denotes a data control circuit for setting the value of digital data supplied to the switch circuits SW3 and SW4.

【0015】以下、R−Y及びB−Yの2種類の色差信
号をNTSCテレビジョン方式に対応した搬送色信号に
エンコードする場合の図1の動作について、図2に示す
タイミングチャートを用いて説明する。
The operation of FIG. 1 when encoding two types of color difference signals, RY and BY, into a carrier color signal corresponding to the NTSC television system will be described below with reference to the timing chart shown in FIG. I do.

【0016】図1において、入力端子aには、R−Y及
びB−Yの2種類のディジタル色差信号が点順次の状態
(すなわち、R−Y/B−Y色差点順次信号の状態)に
て入力され、入力端子bには、前記入力端子aより入力
されるR−Y/B−Y色差点順次信号を形成する際に行
われるサンプリングに用いられる原振であるところのク
ロック信号CK(例えば、該クロック信号の周波数は後
述する色副搬送波周波数fscの整数倍以外の周波数
で、この場合は48/7・fscとする)が入力され、
更に、入力端子cには、前記入力端子aより入力される
R−Y/B−Y色差点順次信号がR−Y信号を示すディ
ジタルデータかB−Y信号を示すディジタルデータかを
示すXRED/BLUE信号(すなわち、該XRED/
BLUE信号がローレベルの場合はR−Y信号を示すデ
ィジタルデータが、また、ハイレベルの場合はB−Y信
号を示すディジタルデータが入力されている事を示して
いる)が入力されており、夫々の入力端子a〜cに入力
される各信号のタイミング関係は図2のa〜cに示す通
りである。
In FIG. 1, two types of digital color difference signals, RY and BY, are applied to an input terminal a in a dot-sequential state (ie, an RY / BY color difference point-sequential signal state). A clock signal CK (a source signal used for sampling performed when forming a RY / BY color difference point sequential signal input from the input terminal a) is input to an input terminal b. For example, the frequency of the clock signal is a frequency other than an integer multiple of a color subcarrier frequency fsc described later, and in this case, 48/7 · fsc) is input.
Further, an input terminal c has XRED / XD / D indicating whether the RY / BY color difference point sequential signal input from the input terminal a is digital data representing an RY signal or digital data representing a BY signal. BLUE signal (ie, the XRED /
When the BLUE signal is low level, digital data indicating the RY signal is input, and when the BLUE signal is high level, digital data indicating the BY signal is input). The timing relationship between the signals input to the input terminals a to c is as shown in FIGS.

【0017】そして、上述の様なタイミングで入力端子
aより入力されたR−Y/B−Y色差点順次信号はラッ
チ回路1及び3に供給される。
The RY / BY color difference point sequential signal input from the input terminal a at the above timing is supplied to the latch circuits 1 and 3.

【0018】尚、上記ラッチ回路1及び3におけるラッ
チタイミングを規定するラッチクロックTG1.1及び
TG1.2はタイミング信号発生回路13内のNORゲ
ート及びNANDゲートにより構成されるロジック回路
において、クロック信号CK及びXRED/BLUE信
号に従って図2のd、eに示すタイミングにて形成さ
れ、供給されており、ラッチ回路1及び3においてR−
Y/B−Y色差点順次信号はR−Y信号を示すディジタ
ルデータとB−Y信号を示すディジタルデータとに分離
され、R−Y信号を示すディジタルデータは更にラッチ
回路2においてラッチクロックTG1.2のタイミング
でラッチされる事により、B−Y信号を示すディジタル
データと同時化され、ラッチ回路1〜3からは図2のf
〜hに示す様なディジタルデータが各々出力される。
The latch clocks TG1.1 and TG1.2 that define the latch timing in the latch circuits 1 and 3 are provided by a clock signal CK in a logic circuit including a NOR gate and a NAND gate in the timing signal generation circuit 13. , And XRED / BLUE signals, are formed and supplied at the timings shown in FIGS.
The Y / BY color difference point sequential signal is separated into digital data representing an RY signal and digital data representing a BY signal. The digital data representing an RY signal is further latched by a latch circuit TG1. 2, the data is synchronized with the digital data indicating the BY signal, and the latch circuits 1 to 3 output the signal f in FIG.
Digital data as shown in FIGS.

【0019】そして、上述の様にラッチ回路2及び3よ
り出力されるR−Y、B−Yの2種類のディジタルデー
タはラッチ回路4、5及びラッチ回路6、7に各々供給
される。
The two types of digital data RY and BY output from the latch circuits 2 and 3 are supplied to the latch circuits 4 and 5 and the latch circuits 6 and 7 as described above.

【0020】尚、タイミング信号発生回路13において
は、フリップフロップ回路FF−1に前記ラッチクロッ
クTG1・1を入力し、1/2分周する事により、図2
のi及びjに示す様なラッチクロックTG1.3と該ラ
ッチクロックTG1.3とは極性が反転した信号である
ラッチクロックTG1・4とが形成され、ラッチ回路
5、7及びラッチ回路4、6に各々供給されており、R
−Y、B−Yの2種類のディジタルデータ列から各々偶
数番目のディジタルデータと奇数番目のディジタルデー
タとが選択的にラッチされ、ディジタルデータの変化点
が交互に出現する様にディジタルデータを分離した後、
図2のk〜nに示す様な信号が各々出力される。
In the timing signal generating circuit 13, the latch clock TG1.1 is input to the flip-flop circuit FF-1 and the frequency is divided by 、 to obtain the circuit shown in FIG.
The latch clocks TG1.3 and TG1.3, as shown by i and j, and the latch clocks TG1.4, which are signals whose polarities are inverted, are formed, and the latch circuits 5, 7 and the latch circuits 4, 6 are formed. , And R
The even-numbered digital data and the odd-numbered digital data are selectively latched from the two types of digital data strings -Y and BY, and the digital data is separated so that the changing points of the digital data appear alternately. After doing
Signals as shown by k to n in FIG. 2 are respectively output.

【0021】そして、前記ラッチ回路4、5及びラッチ
回路6、7により夫々奇数番目と偶数番目とに分離され
たR−Y、B−Yの2種類のディジタルデータ列は、夫
々スイッチ回路SW1及びSW2に供給され、該スイッ
チ回路SW1及びSW2をタイミング信号発生回路14
により形成されるスイッチ切換制御信号TG2.1によ
り切り換え制御する事により、R−Y、B−Yの2種類
のディジタルデータ列が夫々再構成され、出力される。
The two types of digital data strings RY and BY separated into odd and even numbers by the latch circuits 4 and 5 and the latch circuits 6 and 7 are supplied to the switch circuits SW1 and SW1, respectively. SW2, and switches the switch circuits SW1 and SW2 to the timing signal generation circuit 14.
By performing switching control by the switch switching control signal TG2.1 formed by the above, two types of digital data strings of RY and BY are reconstructed and output, respectively.

【0022】尚、スイッチ回路SW1及びSW2を切り
換え制御するスイッチ切換制御信号TG1.2は、タイ
ミング信号発生回路14内のFF−2において、前記タ
イミング信号発生回路13において形成されたラッチク
ロックTG1.4をスイッチ回路SW6を介して供給さ
れる色副搬送波周波数fscの整数倍(ここでは4倍)
のクロック信号4fscにて同期化する事により形成さ
れる信号であるため、スイッチ回路SW1及びSW2よ
り出力される再構成されたR−Y、B−Yの2種類のデ
ィジタルデータ列は、色副搬送波周波数fscの整数倍
(ここでは4倍)のディジタルデータ列に再サンプリン
グされる事になる(図2のo〜r参照)。
The switch switching control signal TG1.2 for controlling the switching of the switch circuits SW1 and SW2 is supplied to the FF-2 in the timing signal generation circuit 14 by the latch clock TG1.4 generated in the timing signal generation circuit 13. Is an integral multiple (four times in this case) of the color subcarrier frequency fsc supplied via the switch circuit SW6.
Are generated by synchronizing with the clock signal 4fsc of FIG. 2, the two types of reconstructed RY and BY digital data strings output from the switch circuits SW1 and SW2 are The digital data string is resampled to an integral multiple (in this case, four times) of the carrier frequency fsc (refer to or in FIG. 2).

【0023】すなわち、スイッチ回路SW1及びSW2
において、スイッチ切換制御信号TG2.1がローレベ
ルの期間には偶数番目のディジタルデータを、また、ハ
イレベルの期間には奇数番目のディジタルデータを選択
する様に設定した場合には、前記スイッチ切換制御信号
TG2.1を前記ラッチクロックTG1.4の様な信号
の立ち下がり及び立ち上がりエッジが偶数番目のディジ
タルデータと奇数番目のディジタルデータとの変化点に
各々一致している信号から形成する様にすると、スイッ
チ回路SW1及びSW2におけるスイッチの切り換わり
タイミングが前記偶数番目のディジタルデータと奇数番
目のディジタルデータとの変化点を避け、この変化点を
またぐ様に制御されるため、スイッチ回路SW1及びS
W2より出力される再構成されたR−Y、B−Yの2種
類のディジタルデータ列には、スイッチ切換制御信号T
G2.1のエッジ部分以外に前記偶数番目のディジタル
データと奇数番目のディジタルデータとの変化点が原理
的に発生する事は無く、前述した様に再サンプリングが
行われた事になる。
That is, the switch circuits SW1 and SW2
In the case where the switch switching control signal TG2.1 is set to select even-numbered digital data during a low level period and to select odd-numbered digital data during a high level period, The control signal TG2.1 is formed such that the falling and rising edges of the signal such as the latch clock TG1.4 coincide with the transition points between the even-numbered digital data and the odd-numbered digital data. Then, the switching timing of the switches in the switch circuits SW1 and SW2 is controlled so as to avoid the transition point between the even-numbered digital data and the odd-numbered digital data and to cross over this transition point.
The two types of reconstructed digital data strings RY and BY output from W2 include a switch switching control signal T
A change point between the even-numbered digital data and the odd-numbered digital data does not occur in principle except at the edge portion of G2.1, and resampling is performed as described above.

【0024】以上の様にして、再サンプリングされ、再
構成されたR−Y、B−Yの2種類のディジタルデータ
列は各々スイッチ回路SW3及びSW4に供給される。
As described above, the resampled and reconstructed two types of digital data strings RY and BY are supplied to the switch circuits SW3 and SW4, respectively.

【0025】一方、スイッチ回路SW3及びSW4に
は、モード指定を行うXPAL/NTSC信号(すなわ
ち、該XPAL/NTSC信号がローレベルの場合はP
ALモード、ハイレベルの場合はNTSCモード)によ
り制御されるデータコントロール回路16から、各モー
ドに応じて夫々所定の値に設定されたR−Yディジタル
データに付加されるR−Yバーストレベルデータ及びB
−Yディジタルデータに付加されるB−Yバーストレベ
ルデータが各々供給されている。
On the other hand, the switch circuits SW3 and SW4 are provided with an XPAL / NTSC signal for designating a mode (that is, when the XPAL / NTSC signal is at a low level, the signal PAL / NTSC).
(AL mode, NTSC mode for high level) RY burst level data and RY burst level data added to RY digital data respectively set to a predetermined value according to each mode. B
BY burst level data added to the -Y digital data is supplied.

【0026】そして、バーストフラグパルスBFに従っ
て、前記スイッチ回路SW3及びSW4の切り換え動作
を制御する事により、前記ディジタルデータ中のバース
トフラグ期間のみを前記バーストレベルデータに置き換
える事により、バーストフラグが付加され、以上の様
に、処理されたR−Y、B−Yの2種類のディジタルデ
ータ列は、極性制御回路8、9に各々供給される。
By controlling the switching operation of the switch circuits SW3 and SW4 in accordance with the burst flag pulse BF, a burst flag is added by replacing only the burst flag period in the digital data with the burst level data. As described above, the two types of processed digital data strings RY and BY are supplied to the polarity control circuits 8 and 9, respectively.

【0027】極性制御回路8、9は、タイミング信号発
生回路14において形成される極性制御信号TG2.2
により制御され、該極性制御信号TG2.2がハイレベ
ルの場合にはディジタルデータにおいて交流的に中心の
レベル(すなわち、黒レベル)を基準として極性を反転
し、出力するものである。
The polarity control circuits 8 and 9 are provided with a polarity control signal TG2.2 formed in the timing signal generation circuit 14.
When the polarity control signal TG2.2 is at a high level, the polarity of the digital data is inverted with respect to the center level (that is, the black level) in an AC manner and output.

【0028】そして、極性制御回路8、9より出力され
た信号は、次に、ラッチ回路10、11において、色副
搬送波周波数fscの整数倍の周波数(ここでは4倍)
のクロック信号4fscで各々ラッチされた後、タイミ
ング信号発生回路14において形成されるスイッチ切換
制御信号TG2.4により切り換え動作が制御されるス
イッチ回路SW5に供給される。
Then, the signals output from the polarity control circuits 8 and 9 are then sent to the latch circuits 10 and 11 at a frequency that is an integral multiple of the color subcarrier frequency fsc (four times here).
Are latched by the clock signal 4fsc, and supplied to the switch circuit SW5 whose switching operation is controlled by the switch switching control signal TG2.4 formed in the timing signal generation circuit 14.

【0029】尚、前記極性制御信号TG2.2はタイミ
ング信号発生回路14内のFF−3及びFF−4により
前記クロック信号CKを1/4に分周したもので、ま
た、スイッチ切換制御信号TG2.4はタイミング信号
発生回路14内のFF−3により色副搬送波周波数fs
cの整数倍の周波数(ここでは4倍)のクロック信号4
fscを1/2に分周したものである。
The polarity control signal TG2.2 is obtained by dividing the frequency of the clock signal CK by 1/4 by FF-3 and FF-4 in the timing signal generating circuit 14. .4 is the color subcarrier frequency fs by the FF-3 in the timing signal generation circuit 14.
a clock signal 4 having a frequency (in this case, 4 times) an integer multiple of c
fsc is divided into 1/2.

【0030】また、ラッチクロックTG2.3は前記極
性制御信号TG2.2か、あるいは前記極性制御信号T
G2.2とは極性が反転した信号かの何れか一方がXP
AL/NTSC信号と一水平走査周期(周波数がfh)
で極性が反転するラインスイッチ信号LSとにより制御
されるシステムコントロール回路15により切り換え動
作が制御されるスイッチ回路SW7により選択され、出
力されるタイミング信号で、該ラッチクロックTG2.
3によりラッチ回路10、11のラッチ動作を制御し、
また、モードに応じて、極性制御回路8、9によりR−
Y、B−Yの2つのディジタルデータの極性を切り換
え、更に、スイッチ回路SW5によりR−Y、B−Yの
2種類のディジタルデータを交互に選択する事により搬
送色信号を形成している。
The latch clock TG2.3 is either the polarity control signal TG2.2 or the polarity control signal T.
G2.2 means that one of the signals whose polarity is inverted is XP
AL / NTSC signal and one horizontal scanning cycle (frequency is fh)
Is selected by the switch circuit SW7 whose switching operation is controlled by the system control circuit 15 controlled by the line switch signal LS whose polarity is inverted by the latch switch TG2.
3 controls the latch operation of the latch circuits 10 and 11,
Also, depending on the mode, the polarity control circuits 8 and 9 control R-
The carrier chrominance signal is formed by switching the polarities of two digital data of Y and BY and alternately selecting two types of digital data of RY and BY by a switch circuit SW5.

【0031】また、図2のタイミングチャートに示す様
に、ラッチクロックTG2.3はシステムコントロール
回路15により前記極性制御信号TG2.2と常に等し
い信号となる様に制御され、図2のs〜wに示す様に、
結果としてスイッチ回路SW5からはNTSCテレビジ
ョン方式に準拠したディジタル搬送色信号が出力され、
D/A変換器12において、アナログ信号に変換され、
出力される。
As shown in the timing chart of FIG. 2, the latch clock TG2.3 is controlled by the system control circuit 15 so as to be always equal to the polarity control signal TG2.2. As shown in
As a result, a digital carrier color signal based on the NTSC television system is output from the switch circuit SW5,
In the D / A converter 12, the signal is converted into an analog signal,
Is output.

【0032】尚、図3〜図5は、前記図1に示した色信
号処理装置における他のモードに対応した各部の動作タ
イミングを示すタイミングチャートであり、図3は、図
1の入力端子aより入力されるR−Y/B−Y色差点順
次信号を形成する際に行われるサンプリングに用いられ
る原振であるところのクロック信号CKが、色副搬送波
周波数fscの整数倍(ここでは4倍)である場合にお
いて、R−Y及びB−Yの2種類の色差信号をNTSC
テレビジョン方式に対応した搬送色信号にエンコードす
る場合のタイミングチャートであり、原振であるところ
のクロック信号CKが、色副搬送波周波数fscの整数
倍(ここでは4倍)である場合には、ハイレベルのイン
ターナル信号により、図1のスイッチ回路SW6を図中
のH側に接続させ、図1の色信号処理装置を原振クロッ
ク信号CKに同期して動作させる様にした場合のタイミ
ングチャートである。
FIGS. 3 to 5 are timing charts showing the operation timing of each part corresponding to another mode in the color signal processing apparatus shown in FIG. 1. FIG. The clock signal CK, which is the source used for sampling performed when forming the input RY / BY color difference point sequential signal, is an integral multiple of the color subcarrier frequency fsc (here, four times). ), Two types of color difference signals of RY and BY are converted to NTSC.
FIG. 7 is a timing chart in the case of encoding into a carrier color signal corresponding to a television system. In the case where the clock signal CK, which is the original signal, is an integral multiple (four times here) of the color subcarrier frequency fsc, Timing chart when the switch circuit SW6 of FIG. 1 is connected to the H side in the figure by a high-level internal signal, and the color signal processing apparatus of FIG. 1 is operated in synchronization with the original clock signal CK. It is.

【0033】また、図4及び図5は、図1の入力端子a
より入力されるR−Y/B−Y色差点順次信号を形成す
る際に行われるサンプリングに用いられる原振であると
ころのクロック信号CKが、色副搬送波周波数fscの
整数倍でない場合において、R−Y及びB−Yの2種類
の色差信号をPALテレビジョン方式に対応した搬送色
信号にエンコードする場合のタイミングチャートであ
り、図4に示した場合と図5に示した場合とでは、原振
のクロック信号CKの周波数が異なり、また、入力端子
aより入力されるR−Y/B−Y色差点順次信号におけ
るR−YのディジタルデータとB−Yのディジタルデー
タとのデューティー比が1:2と1:1で異なるもので
ある。
FIGS. 4 and 5 show the input terminal a of FIG.
When the clock signal CK, which is the original signal used for the sampling performed when forming the input RY / BY color difference point sequential signal, is not an integral multiple of the color subcarrier frequency fsc, R FIG. 5 is a timing chart in a case where two types of color difference signals of -Y and BY are encoded into a carrier chrominance signal corresponding to the PAL television system. In the case shown in FIG. 4 and the case shown in FIG. And the duty ratio between the RY digital data and the BY digital data in the RY / BY color difference point sequential signal input from the input terminal a is 1. : 2 and 1: 1.

【0034】尚、図3〜図5に示したタイミングチャー
トに基づく動作は、上述の点以外は前記図2に示したタ
イミングチャートに基づく動作と同じである。
The operation based on the timing charts shown in FIGS. 3 to 5 is the same as the operation based on the timing chart shown in FIG. 2 except for the above points.

【0035】ところで、図2のwに示すスイッチ回路S
W5より出力されるディジタルデータにおいて、図2の
aに示す入力R−Y/B−Y色差点順次信号におけるR
−Y−1及びB−Y−1に対応したディジタルデータが
欠落しているが、これは、前述した再サンプリング動作
によりディジタルデータのレート変換が行われ、更にス
イッチ回路SW5により交互に切り換えて出力される過
程において欠落したものだが、このディジタルデータの
欠落に関してはR−Y、B−Yの2種類の色差信号の帯
域(例えば、1.5MHz)は一般的に狭いため、R−
Y、B−Yの2種類の色差信号の帯域に対して、十分に
高いサンプリング周波数(例えば、7.16MHz)に
てサンプリングを行っているため、一部のディジタルデ
ータが欠落しても実際上は特に問題ない。
By the way, the switch circuit S shown in w of FIG.
In the digital data output from W5, R in the input RY / BY color difference point sequential signal shown in FIG.
The digital data corresponding to -Y-1 and BY-1 is missing. This is because the digital data rate conversion is performed by the above-mentioned resampling operation, and the output is switched alternately by the switch circuit SW5. However, since the band of the two kinds of color difference signals (for example, 1.5 MHz) of RY and BY is generally narrow, the loss of digital data
Since sampling is performed at a sufficiently high sampling frequency (for example, 7.16 MHz) for the two types of color difference signal bands of Y and BY, even if some digital data is lost, Is no problem.

【0036】また、上記実施例においては、図2〜図5
に示す様に、原振のクロック信号CKの周波数及び色副
搬送波周波数fscの整数倍(ここでは4倍)のクロッ
ク信号4fscの周波数を前述の様に設定しているが、
一般的に上記実施例においては、動作上、ラッチクロッ
クTG1.4の半周期よりも前記クロック信号4fsc
の一周期の方が短いという条件が満たされていれば、前
記クロック信号CKとクロック信号4fscの周波数は
任意の周波数で良い。
In the above embodiment, FIGS.
As shown in the above, the frequency of the clock signal 4fsc which is an integral multiple (here, 4 times) of the frequency of the original clock signal CK and the color subcarrier frequency fsc is set as described above.
Generally, in the above embodiment, the clock signal 4fsc is longer than the half cycle of the latch clock TG1.4 in operation.
If the condition that one cycle is shorter is satisfied, the frequencies of the clock signal CK and the clock signal 4fsc may be any frequencies.

【0037】以上、説明して来た様に、本実施例におい
ては、R−Y及びB−Yの2種類の色差信号をディジタ
ル化する際のサンプリング周波数がエンコード後の色搬
送波周波数の整数倍以外の周波数であっても、簡単な構
成にて、R−Y及びB−Yの2種類の色差信号を劣化さ
せず、かつ安定的に搬送色信号にディジタル処理によっ
てエンコードする事ができる様になる。
As described above, in this embodiment, the sampling frequency for digitizing the two types of color difference signals RY and BY is an integer multiple of the encoded color carrier frequency. Even if the frequency is other than the above, the two types of color difference signals R-Y and B-Y can be stably encoded by digital processing with a simple configuration without deteriorating the two types of color difference signals. Become.

【0038】図6に本発明の他の実施例としての色信号
処理装置の構成を示すブロック図である。
FIG. 6 is a block diagram showing the configuration of a color signal processing device as another embodiment of the present invention.

【0039】尚、図6に示した装置の構成は前記図1に
示した装置の構成とほぼ同等であるため、以下、図1に
示した構成との差異についてのみ説明する。
Since the configuration of the apparatus shown in FIG. 6 is substantially the same as the configuration of the apparatus shown in FIG. 1, only the differences from the configuration shown in FIG. 1 will be described below.

【0040】図6において、17はPLL(Phase
Locked Loop)回路であり、図6の入力端
子aより入力されるR−Y/B−Y色差点順次信号を形
成する際に行われるサンプリングに用いられる原振であ
るところのクロック信号CKに色副搬送波周波数fsc
の整数倍(ここでは4倍)のクロック信号4fscを位
相ロックさせる様に働くものである。
In FIG. 6, reference numeral 17 denotes a PLL (Phase
6 is a Locked Loop (Clocked Loop) circuit. The clock signal CK, which is a source used for sampling performed when forming an RY / BY color difference point sequential signal input from the input terminal a in FIG. Subcarrier frequency fsc
The clock signal 4fsc, which is an integral multiple (in this case, 4 times) of the above, works to lock the phase.

【0041】ところで、前記図1に示した構成の色信号
処理装置を前記図2に示したタイミングチャートに従っ
て動作させた場合、fsc=455/2・fhの関係か
ら、原振であるクロック信号CK(48/7・fsc)
は1560fhとなり、また、色副搬送波周波数の整数
倍(ここでは4倍)のクロック信号4fscは910f
hとなり、何れも1水平走査周波数fhの整数倍となる
ため、テレビ画面上では幾何学的に正方格子のサンプリ
ング構造を取る様になっている。
When the color signal processing device having the structure shown in FIG. 1 is operated according to the timing chart shown in FIG. 2, the clock signal CK which is the original signal is obtained from the relationship of fsc = 455/2 · fh. (48/7 · fsc)
Is 1560fh, and the clock signal 4fsc which is an integral multiple (four times in this case) of the color subcarrier frequency is 910fh.
h, which are integer multiples of one horizontal scanning frequency fh, so that a square lattice sampling structure is geometrically formed on the television screen.

【0042】従って、原振であるクロック信号CKと色
副搬送波周波数の整数倍(ここでは4倍)のクロック信
号4fscとの位相関係が崩れると、再サンプリング処
理される前と再サンプリング処理された後とでは、ディ
ジタルデータにおける正方格子のサンプリング構造も崩
れ、変形する事になり、図6に示す様にPLL回路17
を設け、図6の入力端子aより入力されるR−Y/B−
Y色差点順次信号を形成する際に行われるサンプリング
に用いられる原振であるところのクロック信号CKに色
副搬送波周波数fscの整数倍(ここでは4倍)のクロ
ック信号4fscを位相ロックさせる事により、更に正
確で安定したR−Y、B−Yの2種類のディジタルデー
タのレート変換を行う事ができる様になる。
Therefore, if the phase relationship between the original clock signal CK and the clock signal 4fsc which is an integral multiple of the chrominance subcarrier frequency (four times in this case) is broken, the resampling process is performed before the resampling process. Later, the sampling structure of the square lattice in the digital data also collapses and deforms, and as shown in FIG.
And RY / B- input from the input terminal a in FIG.
The clock signal CK, which is the original signal used for sampling performed when forming the Y color difference point sequential signal, is phase-locked with a clock signal 4fsc, which is an integral multiple of the color subcarrier frequency fsc (four times in this case). In addition, more accurate and stable rate conversion of two types of digital data of RY and BY can be performed.

【0043】以上、説明して来た様に、本実施例におい
ては、R−Y及びB−Yの2種類の色差信号をディジタ
ル化する際のサンプリング周波数がエンコード後の色搬
送波周波数の整数倍以外の周波数であっても、様々なサ
ンプリング周波数に対応させる事ができ、R−Y及びB
−Yの2種類の色差信号を劣化させず、かつ安定的に搬
送色信号にディジタル処理によってエンコードする事が
でき、構成が簡単かつ安価で、汎用性に富んだ色信号処
理装置を提供する事ができる様になる。
As described above, in the present embodiment, the sampling frequency for digitizing the two types of color difference signals RY and BY is an integer multiple of the encoded color carrier frequency. Can be made to correspond to various sampling frequencies, and RY and B
To provide a simple and inexpensive and versatile color signal processing device which can stably encode a carrier color signal by digital processing without deteriorating the two types of color difference signals of -Y. Can be done.

【0044】[0044]

【発明の効果】本発明によれば、色副搬送波の周波数の
整数倍に同期していない色差信号をエンコードするに際
し、色差信号を点順次信号列として入力しているので簡
単な構成によってエンコードすることができる。さらに
は、前記色差点順次信号列から、入力信号に同期したク
ロック信号に同期して、前記複数種の色差信号を一旦該
種類毎に分離して出力した後に、色副搬送波の整数倍の
クロック信号に同期してそれぞれ取り込みラッチしてエ
ンコードしているので、従来のように色差点順次信号か
らエンコードすべき色差データを補間処理して生成する
必要がなく、簡単な構成で色差信号をエンコードでき
る。さらには画素の標本点を示す信号を、色副搬送波の
整数倍のクロック信号に同期して取り込んで得たクロッ
クにしたがって、色差信号をラッチしてからエンコード
しているので特に安定して精度良く色差信号をエンコー
ドできる。
According to the present invention, when a color difference signal that is not synchronized with an integer multiple of the frequency of the color subcarrier is encoded, the color difference signal is input as a dot-sequential signal sequence, so that the encoding is performed with a simple configuration. be able to. Furthermore, in synchronism with a clock signal synchronized with an input signal from the color difference point sequential signal sequence, the plurality of types of color difference signals are once separated and output for each type, and then a clock of an integral multiple of a color subcarrier is output. Since they are captured and latched in synchronization with the signal and encoded, there is no need to interpolate and generate color difference data to be encoded from the color difference point sequential signal as in the related art, and the color difference signal can be encoded with a simple configuration. . Furthermore, since the color difference signal is latched and encoded according to the clock obtained by synchronizing the signal indicating the sampling point of the pixel with the clock signal of an integral multiple of the color subcarrier, it is particularly stable and accurate. Color difference signals can be encoded.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例としての色信号処理装置の構
成を示すブロック図である。
FIG. 1 is a block diagram illustrating a configuration of a color signal processing device as one embodiment of the present invention.

【図2】図1に示した装置における各部の動作タイミン
グを示すタイミングチャートである。
FIG. 2 is a timing chart showing the operation timing of each unit in the device shown in FIG.

【図3】図1に示した装置における各部の動作タイミン
グを示すタイミングチャートである。
FIG. 3 is a timing chart showing the operation timing of each unit in the apparatus shown in FIG.

【図4】図1に示した装置における各部の動作タイミン
グを示すタイミングチャートである。
FIG. 4 is a timing chart showing operation timing of each unit in the device shown in FIG.

【図5】図1に示した装置における各部の動作タイミン
グを示すタイミングチャートである。
FIG. 5 is a timing chart showing operation timing of each unit in the device shown in FIG.

【図6】本発明の他の実施例としての色信号処理装置の
構成を示すブロック図である。
FIG. 6 is a block diagram showing a configuration of a color signal processing device as another embodiment of the present invention.

【図7】従来の色信号処理装置における動作を説明する
ためのタイミングチャートである。
FIG. 7 is a timing chart for explaining an operation in a conventional color signal processing device.

【符号の説明】[Explanation of symbols]

1 ラッチ回路 2 ラッチ回路 3 ラッチ回路 4 ラッチ回路 5 ラッチ回路 6 ラッチ回路 7 ラッチ回路 8 極性制御回路 9 極性制御回路 10 ラッチ回路 11 ラッチ回路 12 D/A変換器 13 タイミング信号発生回路 14 タイミング信号発生回路 15 システムコントロール回路 16 データコントロール回路 17 PLL回路 SW1 スイッチ回路 SW2 スイッチ回路 SW3 スイッチ回路 SW4 スイッチ回路 SW5 スイッチ回路 SW6 スイッチ回路 SW7 スイッチ回路 DESCRIPTION OF SYMBOLS 1 Latch circuit 2 Latch circuit 3 Latch circuit 4 Latch circuit 5 Latch circuit 6 Latch circuit 7 Latch circuit 8 Polarity control circuit 9 Polarity control circuit 10 Latch circuit 11 Latch circuit 12 D / A converter 13 Timing signal generation circuit 14 Timing signal generation Circuit 15 System control circuit 16 Data control circuit 17 PLL circuit SW1 switch circuit SW2 switch circuit SW3 switch circuit SW4 switch circuit SW5 switch circuit SW6 switch circuit SW7 switch circuit

フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04N 9/64 H04N 9/65 H04N 11/04 Continuation of the front page (58) Field surveyed (Int.Cl. 7 , DB name) H04N 9/64 H04N 9/65 H04N 11/04

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 第1の周波数の第1のクロック信号に同
期した周期で繰り返される複数種の色差信号を含む色差
点順次信号列を、前記第1の周波数とは整数比にない周
波数のクロック信号であって、色副搬送波の周波数の整
数倍の周波数を有する第2のクロック信号に同期してエ
ンコードする信号処理装置であって、 前記第1のクロックに同期して前記色差点順次信号列を
入力する入力手段、 前記入力手段によって入力された前記色差点順次信号列
から前記第1のクロック信号に同期して、前記複数種の
色差信号を該種類毎に分離して出力する分離手段、 前記第1のクロック信号に同期した信号であって、前記
分離手段により種類毎に分離された色差信号の画素の標
本点を示す信号を、前記第2のクロック信号に同期して
取り込み前記第2のクロック信号に同期した標本点を示
す信号を生成する標本点信号生成手段、 前記標本点信号生成手段により生成された標本点を示す
信号に同期し、前記分離手段から出力される前記複数種
の色差信号をそれぞれ取り込みラッチするラッチ手段、 前記ラッチ手段によりラッチされた前記複数種の色差信
号を、前記第2のクロックに同期してエンコードするデ
ジタルカラーエンコーダとを有することを特徴とする色
信号処理装置。
1. A color difference point sequential signal sequence including a plurality of types of color difference signals repeated at a cycle synchronized with a first clock signal of a first frequency, the clock having a frequency not in an integer ratio with respect to the first frequency. A signal processing device for encoding in synchronization with a second clock signal having a frequency that is an integral multiple of the frequency of the color subcarrier, wherein the color difference point sequential signal sequence is synchronized with the first clock. Input means for inputting; a separating means for separating and outputting the plurality of types of color difference signals for each type in synchronization with the first clock signal from the color difference point sequential signal sequence input by the input means; A signal, which is a signal synchronized with the first clock signal and which indicates a sample point of a pixel of a color difference signal separated for each type by the separation means, is captured in synchronization with the second clock signal. of A sampling point signal generating means for generating a signal indicating a sampling point synchronized with the lock signal; the plurality of color differences output from the separating means in synchronization with a signal indicating the sampling point generated by the sampling point signal generating means. A color signal processing device comprising: latch means for receiving and latching signals; and a digital color encoder for encoding the plurality of types of color difference signals latched by the latch means in synchronization with the second clock. .
【請求項2】 前記第1のクロックを分周した信号と、
前記第2のクロックを分周した信号とが位相同期させる
位相同期回路を更に有することを特徴とする特許請求項
1に記載された色信号処理装置。
2. A signal obtained by dividing the first clock,
2. The apparatus according to claim 1, further comprising a phase synchronization circuit that synchronizes a phase of the signal obtained by dividing the second clock.
The color signal processing device according to 1.
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