JP3019645B2 - データ加算装置 - Google Patents
データ加算装置Info
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- JP3019645B2 JP3019645B2 JP5007247A JP724793A JP3019645B2 JP 3019645 B2 JP3019645 B2 JP 3019645B2 JP 5007247 A JP5007247 A JP 5007247A JP 724793 A JP724793 A JP 724793A JP 3019645 B2 JP3019645 B2 JP 3019645B2
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- Japan
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- input
- serial
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- clock
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Description
【０００１】
【産業上の利用分野】本発明は、高速ディジタル信号の
データ加算装置に関するものである。
データ加算装置に関するものである。
【０００２】
【従来の技術】近年、ディジタル信号処理の必要性は言
うまでもなく高まってきている。
うまでもなく高まってきている。
【０００３】以下、従来のデータ加算装置について説明
する。図６は従来のデータ加算装置の構成を示す図であ
る。図６において、６０１は２値ディジタルデータ入
力、６０２はシフトレジスタおよびカウンタのクロック
入力、６１０はＤ−ＦＦからなるシフトレジスタ、６１
１は排他的論理和（ＥＸ−ＯＲ）、６１２はアップダウ
ンカウンタ、６０３はカウンタのパラレルデータ出力で
ある。
する。図６は従来のデータ加算装置の構成を示す図であ
る。図６において、６０１は２値ディジタルデータ入
力、６０２はシフトレジスタおよびカウンタのクロック
入力、６１０はＤ−ＦＦからなるシフトレジスタ、６１
１は排他的論理和（ＥＸ−ＯＲ）、６１２はアップダウ
ンカウンタ、６０３はカウンタのパラレルデータ出力で
ある。
【０００４】以上のように構成されたデータ加算装置に
ついて、（表１）に示す真理値表を用いてその動作を説
明する。
ついて、（表１）に示す真理値表を用いてその動作を説
明する。
【０００５】
【表１】
【０００６】入力２値ディジタルデータを ”１”、”
０”とすると、入力データ６０１はＤ−ＦＦからなるシ
フトレジスタに入力され順次カウントクロック６０２に
よりシフトされていく。初期状態では、シフトレジスタ
の中身はクリア（リセット）されていたとすると、内部
データは入力データにより順次置き換えられていく。ま
たシフトレジスタが満杯になるまでは、その出力は”
０”が出てくるだけである。すなわち、内部データにつ
いては、入力データを見て、その入力が”１”のときだ
けカウントアップすればカウンタの出力が内部データの
加算値になっていることがわかる。
０”とすると、入力データ６０１はＤ−ＦＦからなるシ
フトレジスタに入力され順次カウントクロック６０２に
よりシフトされていく。初期状態では、シフトレジスタ
の中身はクリア（リセット）されていたとすると、内部
データは入力データにより順次置き換えられていく。ま
たシフトレジスタが満杯になるまでは、その出力は”
０”が出てくるだけである。すなわち、内部データにつ
いては、入力データを見て、その入力が”１”のときだ
けカウントアップすればカウンタの出力が内部データの
加算値になっていることがわかる。
【０００７】データが一巡したあとは、出力は”
１”、”０”の両方をとる可能性があり、また入力も不
定であるので、何らかの演算が必要になることがわか
る。しかし入力と出力の関係を見れば次のように簡単な
演算でアップダウンカウンタの制御信号を得られること
がわかる。
１”、”０”の両方をとる可能性があり、また入力も不
定であるので、何らかの演算が必要になることがわか
る。しかし入力と出力の関係を見れば次のように簡単な
演算でアップダウンカウンタの制御信号を得られること
がわかる。
【０００８】すなわち、入力、出力とも同じ値であれ
ば、シフトレジスタの内部の合計は変わらず、違うとき
は、入力が”１”であれば出力は当然”０”であるので
シフトレジスタの内部の合計は１増え、また入力が”
０”であれば出力は”１”であることからその合計は１
減ることになる。このことをシフトレジスタの入力
（Ｉ）、出力（Ｏ）とアップダウンカウンタのイネーブ
ル制御信号（ＥＮ）、アップダウン制御信号（Ｕ／Ｄ
：Ｄ ＮＯＴ Ｕ）に関係づけたものが（表１）であ
る。この表よりＥＮ信号は（Ｉ）と（Ｏ）の ＥＸ−Ｏ
Ｒ ６１１で、またＵ／Ｄ信号は（Ｏ）信号そのもので
表現できることがわかる。この制御信号をもとにアップ
ダウンカウンタ６１２はレジスタの内部情報によりクロ
ック信号に同期してアップダウンを繰り返すことにな
り、結果としてパラレルデータ出力６０３が得られる。
ば、シフトレジスタの内部の合計は変わらず、違うとき
は、入力が”１”であれば出力は当然”０”であるので
シフトレジスタの内部の合計は１増え、また入力が”
０”であれば出力は”１”であることからその合計は１
減ることになる。このことをシフトレジスタの入力
（Ｉ）、出力（Ｏ）とアップダウンカウンタのイネーブ
ル制御信号（ＥＮ）、アップダウン制御信号（Ｕ／Ｄ
：Ｄ ＮＯＴ Ｕ）に関係づけたものが（表１）であ
る。この表よりＥＮ信号は（Ｉ）と（Ｏ）の ＥＸ−Ｏ
Ｒ ６１１で、またＵ／Ｄ信号は（Ｏ）信号そのもので
表現できることがわかる。この制御信号をもとにアップ
ダウンカウンタ６１２はレジスタの内部情報によりクロ
ック信号に同期してアップダウンを繰り返すことにな
り、結果としてパラレルデータ出力６０３が得られる。
【０００９】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、加算すべきデータの段数が増えるに従い
シフトレジスタ６１０の段数がそれに比例して増加し、
また、シフトクロックの周波数が上がるにつれて、シフ
トレジスタで消費される電力も比例して増加するという
課題を有していた。このことは実際にＩＣ化を図る場合
に問題となるものである。
来の構成では、加算すべきデータの段数が増えるに従い
シフトレジスタ６１０の段数がそれに比例して増加し、
また、シフトクロックの周波数が上がるにつれて、シフ
トレジスタで消費される電力も比例して増加するという
課題を有していた。このことは実際にＩＣ化を図る場合
に問題となるものである。
【００１０】本発明は上記従来技術の課題を解決するも
ので、加算シフトレジスタの段数の増大にも容易に対応
でき、また消費電力の増加も抑えるという特徴を持つデ
ータ加算装置を提供することを目的とする。
ので、加算シフトレジスタの段数の増大にも容易に対応
でき、また消費電力の増加も抑えるという特徴を持つデ
ータ加算装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に本発明は、入力データにゲートを設けることでデータ
の速度を等価的に小さくし、またシフトレジスタのシフ
トクロックの位相を制御してシフトクロック自体の周波
数を小さくする構成を有している。
に本発明は、入力データにゲートを設けることでデータ
の速度を等価的に小さくし、またシフトレジスタのシフ
トクロックの位相を制御してシフトクロック自体の周波
数を小さくする構成を有している。
【００１２】
【作用】本発明は上記構成によって、加算すべき２値デ
ィジタルデータの段数が増加した場合あるいはシフトク
ロックの速度が増大した場合にもシフトレジスタのデー
タおよびシフトクロックの速度を小さくできるため消費
電力の増大を抑えることができる。
ィジタルデータの段数が増加した場合あるいはシフトク
ロックの速度が増大した場合にもシフトレジスタのデー
タおよびシフトクロックの速度を小さくできるため消費
電力の増大を抑えることができる。
【００１３】
（実施例１）以下、本発明の第１の実施例について、図
面を参照しながら説明する。
面を参照しながら説明する。
【００１４】図１は本発明の第１の実施例におけるデー
タ加算装置のブロック結線図である。図１において、１
０１は２値ディジタルデータ入力、１０２はクロック入
力、１０３は入力データの最新値、１０４は入力データ
を加算すべき段数分だけ遅延したデータ、１０５は加算
パラレルデータ出力、１１０はデータセレクタ用ゲート
タイミング発生器、１１１はラッチの入力データ用デー
タセレクタ、１１３はＤラッチ、１１２はラッチの出力
用データセレクタ、１１４は排他的論理和（ＥＸ−Ｏ
Ｒ）、１１５はアップダウンカウンタ（Ｕ／Ｄカウン
タ）である。
タ加算装置のブロック結線図である。図１において、１
０１は２値ディジタルデータ入力、１０２はクロック入
力、１０３は入力データの最新値、１０４は入力データ
を加算すべき段数分だけ遅延したデータ、１０５は加算
パラレルデータ出力、１１０はデータセレクタ用ゲート
タイミング発生器、１１１はラッチの入力データ用デー
タセレクタ、１１３はＤラッチ、１１２はラッチの出力
用データセレクタ、１１４は排他的論理和（ＥＸ−Ｏ
Ｒ）、１１５はアップダウンカウンタ（Ｕ／Ｄカウン
タ）である。
【００１５】以上のように構成されたデータ加算装置に
ついて、図２に示すタイムチャートを用いてその動作を
説明する。
ついて、図２に示すタイムチャートを用いてその動作を
説明する。
【００１６】まず、図２（ａ）にこの系のシステムクロ
ック１０２を示す。すべてのラッチ１１３は図２（ａ）
のクロックの立ち上がりエッジで動作するものとする。
いま簡単のために加算すべき２値データの個数を４個と
すると、データセレクタ１１１に対するゲートタイミン
グ発生器１１０の出力は図２（ｂ）から図２（ｅ）のよ
うな信号となる。これらのゲートは各々ラッチ１１３の
ゲートタイミングとなる。ゲートタイミングは各ラッチ
のデータセレクタ１１１として働く。なおこのデータセ
レクタはゲートの開いているところのデータ入力を保持
しておく様なタイプのものとする。この様子を図２
（ｇ）から図２（ｊ）に示す。また、ここではゲートタ
イミング発生器１１０は、データセレクタ１１２に対し
ても同様の出力を出すものとする。
ック１０２を示す。すべてのラッチ１１３は図２（ａ）
のクロックの立ち上がりエッジで動作するものとする。
いま簡単のために加算すべき２値データの個数を４個と
すると、データセレクタ１１１に対するゲートタイミン
グ発生器１１０の出力は図２（ｂ）から図２（ｅ）のよ
うな信号となる。これらのゲートは各々ラッチ１１３の
ゲートタイミングとなる。ゲートタイミングは各ラッチ
のデータセレクタ１１１として働く。なおこのデータセ
レクタはゲートの開いているところのデータ入力を保持
しておく様なタイプのものとする。この様子を図２
（ｇ）から図２（ｊ）に示す。また、ここではゲートタ
イミング発生器１１０は、データセレクタ１１２に対し
ても同様の出力を出すものとする。
【００１７】図２（ｆ）はデータ入力１０１のラッチ出
力１０３である。図２（ｂ）に示す１番目のゲート信号
は４タイミングに１回だけ開いているので、その取り込
みデータは４クロックに１回だけ変化する。その他のラ
ッチについても同様であるそれぞれのゲートは、位相が
ずれて開くように構成されているので図２（ｂ）から図
２（ｅ）に示すそれぞれのゲートを通過したデータは図
２（ｇ）から図２（ｊ）を見れば明らかなように４回に
１回変化する。この出力はデータセレクタ１１２により
切り替えられて、図２（ｋ）に示す如く次段に出力１０
４される。この後の部分は従来例と同じであるので省略
するが、結局図２（ｆ）、（ｋ）に示されるようにＵ／
Ｄカウンタの入力としては、加算すべき段数前（本例で
は４段）にデータといまのデータの２つが得られるので
これをもとにＵ／Ｄカウンタを制御する。例えば入力デ
ータの最新値１０３すなわち図２（ｆ）が６である期間
の最後におけるクロック（ａ）の立ち上がりエッジの時
点では、ＥＮ端子入力として（ｆ）の６が、Ｕ／Ｄ端子
入力として（ｋ）の２が、それぞれＵ／Ｄカウンタ１１
５の入力として確定しており、カウンタのクロック入力
が入ると同時に、アップダウンもしくは何もしないとい
う動作が決定する。このようにＵ／Ｄカウンタ１１５を
制御することで、ラッチの内部データの加算出力１０５
を得る。
力１０３である。図２（ｂ）に示す１番目のゲート信号
は４タイミングに１回だけ開いているので、その取り込
みデータは４クロックに１回だけ変化する。その他のラ
ッチについても同様であるそれぞれのゲートは、位相が
ずれて開くように構成されているので図２（ｂ）から図
２（ｅ）に示すそれぞれのゲートを通過したデータは図
２（ｇ）から図２（ｊ）を見れば明らかなように４回に
１回変化する。この出力はデータセレクタ１１２により
切り替えられて、図２（ｋ）に示す如く次段に出力１０
４される。この後の部分は従来例と同じであるので省略
するが、結局図２（ｆ）、（ｋ）に示されるようにＵ／
Ｄカウンタの入力としては、加算すべき段数前（本例で
は４段）にデータといまのデータの２つが得られるので
これをもとにＵ／Ｄカウンタを制御する。例えば入力デ
ータの最新値１０３すなわち図２（ｆ）が６である期間
の最後におけるクロック（ａ）の立ち上がりエッジの時
点では、ＥＮ端子入力として（ｆ）の６が、Ｕ／Ｄ端子
入力として（ｋ）の２が、それぞれＵ／Ｄカウンタ１１
５の入力として確定しており、カウンタのクロック入力
が入ると同時に、アップダウンもしくは何もしないとい
う動作が決定する。このようにＵ／Ｄカウンタ１１５を
制御することで、ラッチの内部データの加算出力１０５
を得る。
【００１８】また、入力ゲートに関しては、データを変
化しないタイミングで保持するタイプの代わりに、ラッ
チの出力を読み続ける様な構成も考えられる。この構成
を図３に示す。図３において、３１０はゲートタイミン
グ発生器、３１１はゲート、３１２はゲートセレクタ、
３１３はラッチである。このような構成によれば、ラッ
チの出力を読み続けることができる。
化しないタイミングで保持するタイプの代わりに、ラッ
チの出力を読み続ける様な構成も考えられる。この構成
を図３に示す。図３において、３１０はゲートタイミン
グ発生器、３１１はゲート、３１２はゲートセレクタ、
３１３はラッチである。このような構成によれば、ラッ
チの出力を読み続けることができる。
【００１９】（実施例２）以下、本発明の第２の実施例
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００２０】図４は本発明の第２の実施例におけるデー
タ加算装置を示すブロック結線図である。
タ加算装置を示すブロック結線図である。
【００２１】図４において、４０１は２値ディジタルデ
ータ入力、４０２はクロック入力、４０３は入力データ
の最新値、４０４は入力データを加算すべき段数分だけ
遅延したデータ、４０５は加算パラレルデータ出力、４
１０はデータセレクタ用ゲートタイミング発生器、４１
１はラッチの入力データ用データセレクタ、４１３はＤ
ラッチ、４１２はラッチの出力用データセレクタ、４１
４は排他的論理和（ＥＸ−ＯＲ）、４１５はアップダウ
ンカウンタ（Ｕ／Ｄカウンタ）であり、以上は図１の構
成とほぼ同様なものである。
ータ入力、４０２はクロック入力、４０３は入力データ
の最新値、４０４は入力データを加算すべき段数分だけ
遅延したデータ、４０５は加算パラレルデータ出力、４
１０はデータセレクタ用ゲートタイミング発生器、４１
１はラッチの入力データ用データセレクタ、４１３はＤ
ラッチ、４１２はラッチの出力用データセレクタ、４１
４は排他的論理和（ＥＸ−ＯＲ）、４１５はアップダウ
ンカウンタ（Ｕ／Ｄカウンタ）であり、以上は図１の構
成とほぼ同様なものである。
【００２２】図１の構成と異なるのはゲートタイミング
発生器４１０の他に、各ラッチ用のクロックタイミング
発生器４１６を設けている点である。
発生器４１０の他に、各ラッチ用のクロックタイミング
発生器４１６を設けている点である。
【００２３】上記のように構成されたデータ加算装置に
ついて、以下その動作を説明する。まず、実施例１で説
明したように加算データが４つの場合を考える。各ラッ
チは４回に１回だけデータが変化するところに着目する
と、各ラッチ自体のクロックも４回に１回のみ変化すれ
ば良いことになる。そこでゲートタイミング発生器４１
０の出力に合わせて各ラッチのクロックタイミングを制
御するクロックタイミング発生器４１６を設けること
で、クロックの周波数を落とすことが可能となる。
ついて、以下その動作を説明する。まず、実施例１で説
明したように加算データが４つの場合を考える。各ラッ
チは４回に１回だけデータが変化するところに着目する
と、各ラッチ自体のクロックも４回に１回のみ変化すれ
ば良いことになる。そこでゲートタイミング発生器４１
０の出力に合わせて各ラッチのクロックタイミングを制
御するクロックタイミング発生器４１６を設けること
で、クロックの周波数を落とすことが可能となる。
【００２４】また、クロックは４回に１回のみの動作と
なるので、そこで入力データはゲーティングされている
ことと等価になるので、データセレクタ４１１は省略可
能である。その省略した構成を図５に示す。
なるので、そこで入力データはゲーティングされている
ことと等価になるので、データセレクタ４１１は省略可
能である。その省略した構成を図５に示す。
【００２５】
【発明の効果】以上のように本発明は、加算手段が、現
在の入力データと加算すべきデータの個数分だけ前のデ
ータとのみにより制御されることに着目し、この２つの
信号を得るために、加算すべき２値ディジタルデータを
適当なタイミングで記憶装置に振り分けるシリアル・パ
ラレル変換手段と振り分けられたデータを加算すべき段
数に応じて一定期間後に読み出し再びシリアルデータに
変換するパラレル・シリアル変換手段とを設けることに
より、従来例のように、データが無駄に記憶手段を移動
していくことはなく、記憶手段の動作クロックを加算す
べき段数分だけ小さくできる。すなわち、クロック速度
を大幅に小さくできることになるので、消費電力を大幅
に低減可能である優れたデータ加算方法を実現できるも
のである。
在の入力データと加算すべきデータの個数分だけ前のデ
ータとのみにより制御されることに着目し、この２つの
信号を得るために、加算すべき２値ディジタルデータを
適当なタイミングで記憶装置に振り分けるシリアル・パ
ラレル変換手段と振り分けられたデータを加算すべき段
数に応じて一定期間後に読み出し再びシリアルデータに
変換するパラレル・シリアル変換手段とを設けることに
より、従来例のように、データが無駄に記憶手段を移動
していくことはなく、記憶手段の動作クロックを加算す
べき段数分だけ小さくできる。すなわち、クロック速度
を大幅に小さくできることになるので、消費電力を大幅
に低減可能である優れたデータ加算方法を実現できるも
のである。
【図１】本発明の第１の実施例におけるデータ加算装置
のブロック結線図
のブロック結線図
【図２】同第１の実施例におけるタイミングチャート
【図３】同第１の実施例におけるデータ加算装置のシリ
アル・パラレル変換部分の別の実現構成を示すブロック
結線図
アル・パラレル変換部分の別の実現構成を示すブロック
結線図
【図４】本発明の第２の実施例におけるデータ加算装置
のブロック結線図
のブロック結線図
【図５】同第２の実施例におけるデータ加算装置の別の
データ加算構成を示すブロック結線図
データ加算構成を示すブロック結線図
【図６】従来のデータ加算装置のブロック結線図
１１０ ゲートタイミング発生器 １１１ データセレクタ １１２ データセレクタ １１３ Ｄラッチ １１４ 排他的論理和 １１５ アップダウンカウンタ ３１０ ゲートタイミング発生器 ３１１ データセレクタ ３１２ データセレクタ ３１３ ラッチ ４１０ ゲートタイミング発生器 ４１１ データセレクタ ４１２ データセレクタ ４１３ ラッチ ４１４ 排他的論理和 ４１５ アップダウンカウンタ ４１６ クロックタイミング発生器 ５１０ クロック、ゲートタイミング発生器 ５１２ データセレクタ ５１３ ラッチ ５１４ 排他的論理和 ５１５ アップダウンカウンタ ５１６ クロックタイミング発生器 ６１０ ラッチ ６１１ 排他的論理和演算器 ６１２ アップダウンカウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松原 直樹 神奈川県横浜市港北区綱島四丁目３番１ 号 松下通信工業株式会社内 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/50
Claims (2)
- 【請求項１】 ディジタル２値、シリアルデータを受け
て、加算すべき２値データの個数分だけデータを蓄える
データ記憶手段と、適当なタイミングで前記入力２値デ
ータを切り替えて前記データ記憶手段に出力するシリア
ル・パラレル変換手段と、クロック入力を受けて、前記
シリアル・パラレル変換手段の切り替えタイミングを生
成するゲートタイミング発生手段と、前記データ記憶手
段の出力を前記ゲートタイミング発生手段により再び切
り替えて出力するパラレル・シリアル変換手段と、現在
の、前記シリアルデータ入力と前記パラレル・シリアル
変換手段のシリアル出力を受けて制御信号を発生する制
御信号発生手段と、前記制御信号により制御され、且
つ、前記パラレル・シリアル変換手段の出力とを受け
て、加算すべき２値データを計数する計数手段とを備え
るデータ加算装置。 - 【請求項２】 請求項１記載のシリアル・パラレル変換
手段の代わりに請求項１記載のゲートタイミング発生手
段と同期したクロック発生手段を備え、その同期クロッ
クが請求項１記載のデータ記憶手段の動作クロックとな
る請求項１記載のデータ加算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5007247A JP3019645B2 (ja) | 1993-01-20 | 1993-01-20 | データ加算装置 |
| US08/077,586 US5426669A (en) | 1992-06-19 | 1993-06-17 | Quadrature demodulator |
| US08/417,528 US5550867A (en) | 1992-06-19 | 1995-04-06 | Complex angle converter |
| US08/684,442 US5703913A (en) | 1992-06-19 | 1996-07-19 | Timing signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5007247A JP3019645B2 (ja) | 1993-01-20 | 1993-01-20 | データ加算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06214757A JPH06214757A (ja) | 1994-08-05 |
| JP3019645B2 true JP3019645B2 (ja) | 2000-03-13 |
Family
ID=11660694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5007247A Expired - Lifetime JP3019645B2 (ja) | 1992-06-19 | 1993-01-20 | データ加算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019645B2 (ja) |
-
1993
- 1993-01-20 JP JP5007247A patent/JP3019645B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06214757A (ja) | 1994-08-05 |
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Legal Events
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