JP2999374B2 - Multilayer chip inductor - Google Patents

Multilayer chip inductor

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JP2999374B2 JP18814994A JP18814994A JP2999374B2 JP 2999374 B2 JP2999374 B2 JP 2999374B2 JP 18814994 A JP18814994 A JP 18814994A JP 18814994 A JP18814994 A JP 18814994A JP 2999374 B2 JP2999374 B2 JP 2999374B2
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範義 小松
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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、非コイル状の内部導体を有する積層チップインダクタに関するものである。 The present invention relates to relates to a laminated chip inductor having a non-coiled conductor.

【0002】 [0002]

【従来の技術】この種の積層チップインダクタとして図8に示すものがある。 Background of the Invention there is shown in FIG. 8 as this type of laminated chip inductor. 同図に示した積層チップインダクタは、磁性体材料から成る積層構造のチップ本体51 Multilayer chip inductor shown in the figure, the laminated structure made of a magnetic material chip body 51
と、チップ本体51の層間に介装された2つの内部導体52と、チップ本体51の相対する端面に設けられた1 When, the two internal conductors 52 interposed between layers of the chip body 51, provided on opposite end surfaces of the chip body 51 1
対の外部端子53とを具備している。 It is provided with the external terminal 53 of the pair. 2つの内部導体5 Two internal conductors 5
2はチップ本体51よりも幅の狭い矩形状を成しており、夫々の一端を一方の外部端子53に接続され他端を他方の外部端子53に接続されている。 2 are connected and form a narrow rectangular shape than the chip body 51, the other end is connected to one end of each to one external terminal 53 to the other external terminal 53. この積層チップインダクタでは、内部導体52を2段に構成することで1段のものに比べて大きな電流容量を確保することができる。 In this multilayer chip inductor, it is possible to ensure a large current capacity as compared with the first stage by constituting the internal conductor 52 in two stages.

【0003】 [0003]

【発明が解決しようとする課題】上記の積層チップインダクタは、内部導体52自体が極めて薄い膜により構成されているため、該内部導体52の抵抗値が高く使用時に大きな発熱を伴う。 The above laminated chip inductor [0005] Since the inner conductor 52 itself is constituted by a very thin film, with a large heat generation during use high resistance value of the internal conductor 52. 内部導体52は基本的には均一幅及び厚み、即ち抵抗値が均一となるように形成されるが、往々にして寸法のばらつき等を原因とし部分的に抵抗値が高くなることがあり、該高抵抗値部分に発熱が集中して劣化や断線等を生じると共に電流容量の低下を招く問題点がある。 The inner conductor 52 is essentially uniform width and thickness, i.e. the resistance value is formed to be uniform, often a may partially resistance value caused by variations in the dimensions or the like becomes higher, the heating the high resistance portion has a problem of causing a decrease in current capacity with concentrated resulting deterioration and disconnection or the like.

【0004】図9に示すように、上記の積層チップインダクタの一方の内部導体52を3つの抵抗器rの直列とし、他方の内部導体52を2つの抵抗器rと抵抗器Rの直列として等価回路を考えると、両内部導体52の抵抗値が均一のとき、即ちR=rのときは、端子間の合成抵抗値は(3/2)rとなる。 [0004] As shown in FIG. 9, a series of one of the inner conductor 52 of the three resistors r of the aforementioned laminated chip inductor, equivalent to the other of the inner conductor 52 as a series of resistors R and two resistors r Given the circuit, when the resistance values ​​of both the inner conductor 52 is uniform, that is, when R = r, the combined resistance value between the terminal becomes (3/2) r. また、端子間に電圧Vを印加したとき抵抗器Rに流入する電流Iは(1/3r)V Further, the current I flowing to the resistor R when applying a voltage V between the terminals (1 / 3r) V
で、該抵抗器Rにおける発熱量は(1/9r)V 2となる。 In the heating value of the resistor R becomes (1 / 9r) V 2.

【0005】また、一方の内部導体52の一部に高抵抗値部分があるとき、例えばR=2rのときは、端子間の合成抵抗値は(12/7)rとなる。 Further, when there is a high resistance portion on a part of one of the inner conductor 52, for example when R = 2r, the combined resistance value between the terminal becomes (12/7) r. また、端子間に電圧Vを印加したとき抵抗器Rに流入する電流Iは(1/ Further, the current I flowing to the resistor R when applying a voltage V between the terminals (1 /
4r)Vで、該抵抗器Rにおける発熱量は(1/8r) In 4r) V, the heating value of the resistor R is (1 / 8r)
2となる。 The V 2.

【0006】つまり、一方の内部導体52に高抵抗値部分が存在する場合は、抵抗値が均一のときに比べて端子間の合成抵抗値が高くなって部品自体に電流が流れ難く、しかも抵抗器Rにおける発熱量が大きくなる。 [0006] That is, when there is a high resistance portion in one of the inner conductor 52 is hardly current flows through the component itself and the resistance value is compared with the case of uniform becomes high combined resistance value between the terminals, yet resistor vessel calorific value of R increases.

【0007】本発明は上記問題点に鑑みてなされたもので、その目的とするところは、内部導体の一部に高抵抗値部分が存在する場合でも電流容量の低下と高抵抗値部分における発熱を抑制できる積層チップインダクタを提供することにある。 [0007] The present invention has been made in view of the above problems, it is an object of heating in reducing the high resistance portion of the current capacity even in the presence of high resistance portion on a part of the inner conductor and to provide a laminated chip inductor can be suppressed.

【0008】 [0008]

【課題を解決するための手段】上記目的を達成するため、請求項1の発明は、積層構造のチップ本体と、チップ本体の層間に介装された複数の内部導体と、チップ本体の表面に設けられた1対の外部端子とを具備し、各内部導体の一端部を一方の外部端子に接続し他端部を他方の外部端子に接続して成る積層チップインダクタにおいて、チップ本体の層を介して隣接する内部導体の非端部位置を相互に接続したことを特徴としている。 Means for Solving the Problems] To achieve the above object, a first aspect of the invention, a chip body of the laminated structure, a plurality of internal conductors which are interposed between the layers of the chip body, to the surface of the chip body in 1 comprises a pair of the external terminals, multilayer chip inductor formed by connecting the other end connected to one end of the inner conductor on one of the external terminals to the other external terminal provided, a layer of the chip body through it is characterized in that connected to each other non-end position of the inner conductor adjacent.

【0009】請求項2の発明は、請求項1記載の積層チップインダクタにおいて、内部導体相互の接続が、隣接する内部導体に挟まれる層に貫通形成した少なくとも1 [0009] According to a second aspect of the invention, the multilayer chip inductor of claim 1, wherein at least one connection of the inner conductor mutually was formed through the layers to be sandwiched by the internal conductor adjacent
つの接続導体によって行われることを特徴としている。 One of which is characterized by being performed by the connection conductor.

【0010】 [0010]

【作用】請求項1及び2の発明では、チップ本体の層を介して隣接する内部導体の非端部位置を相互に接続してあるので、内部導体に高抵抗値部分が存在する場合には、内部導体相互を接続していないものに比べて端子間の合成成抵抗が小さく、また高抵抗値部分における発熱量が小さくなる。 [Action] In the invention of claim 1 and 2, since the non-end position of the inner conductor adjacent to each other via a layer of the chip body is connected to each other, when there is a high resistance portion in the inner conductor , small synthetic growth resistance between terminals as compared with those not connected to the inner conductor each other and the amount of heat generated in the high resistance portion is reduced.

【0011】 [0011]

【実施例】図1には本発明の第1実施例を示してある。 The Embodiment] FIG 1 there is shown a first embodiment of the present invention.
同図に示した積層チップインダクタは、磁性体材料から成る積層構造のチップ本体1と、チップ本体1の層間に介装された2つの内部導体2と、チップ本体1の相対する端面に設けられた1対の外部端子3と、内部導体2の非端部位置2箇所を相互に接続する2つの接続導体4を具備している。 Multilayer chip inductor shown in the figure includes a chip body 1 of the laminated structure made of a magnetic material, and two internal conductors 2 interposed between the layers of the chip body 1 is provided on the opposite end face of the tip body 1 1 to an external terminal 3 of the pairs, which comprises two connecting conductors 4 connecting non end two positions of the inner conductors 2 each other. 2つの内部導体2はチップ本体1よりも幅の狭い矩形状を成しており、夫々の一端を一方の外部端子3に接続され他端を他方の外部端子3に接続されている。 Two internal conductors 2 are connected and form a narrow rectangular shape than the chip body 1, the other end is connected to one end of each to one of the external terminal 3 to the other external terminal 3.

【0012】ここで上記積層チップインダクタの製造手順を図3を参照して説明する。 [0012] will now be described with reference to FIG. 3 a procedure for manufacturing the laminated chip inductor. 製造に際しては、まず上層用シートSuと導体層用シートSp1,Sp2と下層用シートSdを夫々用意する。 In manufacturing, first the upper layer sheet Su and conductor layer sheet Sp1, Sp2 and lower sheet Sd respectively prepared. 同図には一部品に対応するものを示してあるが、実際の各シートは多数個取りが可能な大きさを有しており、積層,圧着後に部品寸法に切断される。 Although are shown which correspond to a part in the drawing, each actual sheet has a multi-piece can size, lamination is cut into part dimensions after compression.

【0013】上層用シートSu及び下層用シートSd [0013] The upper seat Su and the lower layer sheet Sd
は、Fe 23 ,NiO,ZnO又はCuO等を主成分とするフェライトグリーンシートを複数枚積層することで作成されている。 Have been prepared by stacking a plurality ferrite green sheet Fe 2 O 3, NiO, ZnO, or CuO, or the like as its main component. 導体層用シートSp1は、上記同様のフェライトグリーンシートの幅方向中央に2つのスルーホールhを長手方向に間隔をおいて形成した後、同シートの幅方向中央に所定幅の内部導体用パターンpを両スルーホールhと重なるように且つその両端がシート端に及ぶように形成することで作成されている。 Conductor layer sheet Sp1 is the same after the two through holes h in the widthwise center of the ferrite green sheets were formed at intervals in the longitudinal direction, the inner conductor pattern p of predetermined width in the width direction center of the sheet the and both ends so as to overlap with both the through hole h is created by forming to span the sheet edge. 導体層用シートSp2は、上記同様のフェライトグリーンシートの幅方向中央に上記と同一幅の内部導体用パターンpをその両端がシート端に及ぶように形成することで作成されている。 Conductor layer sheet Sp2 has its ends inner conductor pattern p of the same width direction center to the same width of the ferrite green sheet is prepared by forming to span the sheet edge.

【0014】上記のスルーホールhはフェライトグリーンシートがフィルムで支持されている場合はレーザ光照射によって、またフィルムで支持されていない場合は金型打ち抜きによって形成される。 [0014] When the above through hole h is the by the laser beam irradiation when the ferrite green sheet is supported by the film, also not supported by a film formed by the mold stamping. また、内部導体用パターンpはAg等を主成分とする導体ペーストをスクリーン印刷等の方法によって厚膜印刷することで形成され、 The pattern p for the inner conductor is formed by thick-film printing by the method of screen printing a conductive paste mainly composed of Ag or the like,
導体層用シートSp1のスルーホールhにはこの厚膜印刷時に印刷ペーストの一部が充填される。 The through-hole h of the conductive layer sheet Sp1 part of the printing paste during the thick film printing is filled.

【0015】次いで、用意した各シートをフィルム付きの場合にはフィルムを剥しながら図3に示す順番で積層,圧着し、これを導体ペーストに含まれる金属成分に応じた温度で焼成する。 [0015] Then, the laminated each sheet prepared for the case with a film in the order shown in FIG. 3 with peeled film, crimp, which is fired at a temperature corresponding to the metal component contained in the conductive paste. これにより、シートを介して隣接する内部導体用パターンpが2つのスルーホールhを通じて接続される。 Thus, the internal conductor pattern p adjacent through sheet is connected via two through holes h. 最後に、内部導体の端部が導出された積層チップの端面に上記同様の導体ペーストを塗布しこれを焼き付け、これに必要に応じてメッキ処理を施す。 Finally, similar to the above conductive paste is applied to the end surfaces of the laminated chip end of the inner conductor is derived baking this, plating processing as needed thereto. 以上で図1に示した積層チップインダクタの製造が完了する。 Over production of laminated chip inductor shown in FIG. 1 is completed. 尚、上層用シートSu及び下層用シートSd Incidentally, the upper layer sheet Su and a lower layer sheet Sd
は積層時に1枚宛積み重ねるようにしてもよい。 It may be the stacked addressed to one during lamination.

【0016】図2に示すように、本実施例の積層チップインダクタの一方の内部導体2を3つの抵抗器rの直列とし、他方の内部導体2を2つの抵抗器rと抵抗器Rの直列として等価回路を考えると、両内部導体2の抵抗値が均一のとき、即ちR=rのときは、端子間の合成抵抗値は(3/2)rとなる。 [0016] As shown in FIG. 2, one of the inner conductor 2 of the laminated chip inductor of the present embodiment as a series of three resistors r, the series of the other of the inner conductor 2 and the two resistors r resistor R Given the equivalent circuit as, when the resistance values ​​of both the inner conductor 2 is uniform, that is, when R = r, the combined resistance value between the terminal becomes (3/2) r. また、端子間に電圧Vを印加したとき抵抗器Rに流入する電流Iは(1/3r)V Further, the current I flowing to the resistor R when applying a voltage V between the terminals (1 / 3r) V
で、該抵抗器Rにおける発熱量は(1/9r)V 2となる。 In the heating value of the resistor R becomes (1 / 9r) V 2.

【0017】また、一方の内部導体2の一部に高抵抗値部分があるとき、例えばR=2rのときは、端子間の合成抵抗値は(5/3)rとなる。 Further, when there is a high resistance portion on a part of one of the inner conductor 2, for example when R = 2r, the combined resistance value between the terminal becomes (5/3) r. また、端子間に電圧V In addition, the voltage V between the terminals
を印加したとき抵抗器Rに流入する電流Iは(1/5 Current I flowing to the resistor R when applying a is (1/5
r)Vで、該抵抗器Rにおける発熱量は(2/25r) In r) V, the heating value of the resistor R (2 / 25r)
2となる。 The V 2. ちなみに同ケースにおける従来構造(図9 Incidentally conventional in the case structure (FIG. 9
参照)の端子間の合成抵抗値は(12/7)r、抵抗器Rにおける発熱量は(1/8r)V 2である。 Combined resistance value between the terminals of the reference) (12/7) r, amount of heat generated at the resistor R is (1 / 8r) V 2.

【0018】つまり、一方の内部導体2に高抵抗値部分が存在する場合は、端子間の合成抵抗値と高抵抗値部分における発熱量が図9で説明した従来構造よりも小さくなり、部品自体に電流が流れ易くなって電流容量の低下が抑制されると共に、高抵抗値部分に発熱集中を原因とした劣化や断線等が生じ難くなる。 [0018] That is, when a high resistance portion is present on one of the inner conductor 2, the heating value of the combined resistance value and a high resistance value portion between the terminals is smaller than the conventional structure described with reference to FIG. 9, parts themselves current with a decrease in current capacity becomes easy to flow can be suppressed, deterioration or breakage or the like due to heat generation concentrated in the high resistance portion is unlikely to be formed.

【0019】図4には本発明の第2実施例を示してある。 [0019] FIG. 4 is shown a second embodiment of the present invention. 同図に示した積層チップインダクタは、磁性体材料から成る積層構造のチップ本体11と、チップ本体11 Multilayer chip inductor shown in the figure includes a chip body 11 of the laminated structure made of a magnetic material, the chip body 11
の層間に介装された2つの内部導体12と、チップ本体11の相対する端面に設けられた1対の外部端子13 And two internal conductors 12 interposed between layers of, a pair of external terminals 13 provided on opposite end surfaces of the chip body 11
と、内部導体12の非端部位置2箇所を相互に接続する2つの接続導体14を具備している。 When, and comprises two connection conductors 14 connecting the non-end two positions of the inner conductor 12 to each other. 2つの内部導体1 Two internal conductor 1
2はチップ本体11よりも幅の狭い矩形状を成しており、夫々の一端を一方の外部端子13に接続され他端を他方の外部端子13に接続されている。 2 are connected and form a narrow rectangular shape than the chip body 11, the other end is connected to one end of each to one external terminal 13 to the other external terminal 13.

【0020】ここで上記積層チップインダクタの製造手順を図5を参照して説明する。 [0020] will now be described with reference to FIG. 5 the procedure of manufacturing the laminated chip inductor. 製造に際しては、まず上層用シートと導体層用シートSp1〜Sp3と下層用シートを夫々用意する。 In manufacturing, first the upper layer sheet and the conductor layer sheet Sp1~Sp3 and the lower sheet respectively provided. 上層用シート及び下層用シートは第1実施例と同様であるため同図にはこれらシートの図示を省略してある。 Upper-layer sheet and the lower sheet are not shown in these sheets in the drawing is the same as in the first embodiment. また、同図には一部品に対応するものを示してあるが、実際の各シートは多数個取りが可能な大きさを有しており、積層,圧着後に部品寸法に切断される。 Further, in FIG are shown as corresponding to one piece, but the actual each sheet has a multi-piece can size, lamination is cut into part dimensions after compression.

【0021】導体層用シートSp1は、上層用シート及び下層用シートと同様のフェライトグリーンシートの幅方向中央に2つのスルーホールhを長手方向に間隔をおいて形成した後、同シートの幅方向中央に所定幅の内部導体用パターンpを両スルーホールhと重なるように且つその両端がシート端に及ぶように形成することで作成されている。 The conductor layer sheet Sp1, after forming at an interval of two through holes h in the longitudinal direction in the center in the width direction of the same ferrite green sheet and the upper sheet and the lower layer sheet, the width direction of the sheet and both ends thereof so that the inner conductor pattern p overlaps with both the through hole h of a predetermined width is created by forming to span the sheet edge to the center. 導体層用シートSp2は、上記同様のフェライトグリーンシートの幅方向中央に2つのスルーホールhを上記と同位置に形成した後、矩形状或いは円形の中継パターンp′を各スルーホールhと重なるように形成することで作成されている。 Sheet conductor layer Sp2, after the two through holes h in the width direction center of the same ferrite green sheet was formed in the same position, rectangular or circular relay pattern p 'a to overlap with the through-holes h It has been created by forming on. 導体層用シートSp3 Conductor layer sheet Sp3
は、上記同様のフェライトグリーンシートの幅方向中央に上記と同一幅の内部導体用パターンpをその両端がシート端に及ぶように形成することで作成されている。 Has its ends inner conductor pattern p of the same width direction center to the same width of the ferrite green sheet is prepared by forming to span the sheet edge.

【0022】上記のスルーホールhはフェライトグリーンシートがフィルムで支持されている場合はレーザ光照射によって、またフィルムで支持されていない場合は金型打ち抜きによって形成される。 [0022] If the above through hole h is the by the laser beam irradiation when the ferrite green sheet is supported by the film, also not supported by a film formed by the mold stamping. また、内部導体用パターンp及び中継パターンp′はAg等を主成分とする導体ペーストをスクリーン印刷等の方法によって厚膜印刷することで形成され、導体層用シートSp1,Sp2のスルーホールhにはこの厚膜印刷時に印刷ペーストの一部が充填される。 The internal conductor pattern p and the relay pattern p 'is formed by thick-film printing by the method of screen printing a conductive paste mainly composed of Ag or the like, the through-hole h of the conductive layer sheet Sp1, Sp2 some printing paste is filled at the thick film printing.

【0023】次いで、用意した各シートをフィルム付きの場合にはフィルムを剥しながら図5に示す順番で積層,圧着し、これを導体ペーストに含まれる金属成分に応じた温度で焼成する。 [0023] Then, the laminated each sheet prepared for the case with a film in the order shown in FIG. 5 with peeled film, crimp, which is fired at a temperature corresponding to the metal component contained in the conductive paste. これにより、シートを介して隣接する内部導体用パターンpが2つのスルーホールh及び中継パターンp′を通じて接続される。 Thus, the internal conductor pattern p adjacent through sheet is connected via two through holes h and relay pattern p '. 最後に、内部導体の端部が導出された積層チップの端面に上記同様の導体ペーストを塗布しこれを焼き付け、これに必要に応じてメッキ処理を施す。 Finally, similar to the above conductive paste is applied to the end surfaces of the laminated chip end of the inner conductor is derived baking this, plating processing as needed thereto. 以上で図4に示した積層チップインダクタの製造が完了する。 Over production of laminated chip inductor shown in FIG. 4 is completed. 尚、上層用シート及び下層用シートは第1実施例と同様に積層時に1枚宛積み重ねるようにしてもよい。 Incidentally, the upper sheet and the lower sheet may also be stacked addressed one during lamination as in the first embodiment.

【0024】本実施例の積層チップインダクタは、第1 The multilayer chip inductor of the present embodiment, the first
実施例と内部導体の接続構造を異にするがこれと同様の作用,効果を得ることができる。 Action similar to that which is different in connecting structure of Example and the internal conductor, can be obtained.

【0025】図6には本発明の第3実施例を示してある。 [0025] FIG. 6 is shown a third embodiment of the present invention. 同図に示した積層チップインダクタは、磁性体材料から成る積層構造のチップ本体21と、チップ本体21 Multilayer chip inductor shown in the figure includes a chip body 21 of the laminated structure made of a magnetic material, the chip body 21
の層間に介装された2つの内部導体22と、チップ本体21の相対する端面に設けられた1対の外部端子23 And two internal conductors 22 interposed between the layers of the chip pair of external terminals 23 provided on the opposite end face of the body 21
と、内部導体22の中央位置を相互に接続する1つの接続導体24を具備している。 When, and include one of the connecting conductor 24 connecting the center position of the inner conductor 22 to each other. 2つの内部導体22はチップ本体21よりも幅の狭い矩形状を成しており、夫々の一端を一方の外部端子23に接続され他端を他方の外部端子23に接続されている。 Two internal conductors 22 are connected and form a narrow rectangular shape than the chip body 21, the other end is connected to one end of each to one external terminal 23 to the other external terminal 23. この積層チップインダクタの製造手順はスルーホールの数を1つに減らす以外は第1実施例と同様である。 Procedure of manufacturing the multilayer chip inductor, except to reduce the number of through holes to one is similar to the first embodiment.

【0026】図7に示すように、本実施例の積層チップインダクタの一方の内部導体22を2つの抵抗器rの直列とし、他方の内部導体22を抵抗器rと抵抗器Rの直列として等価回路を考えると、両内部導体22の抵抗値が均一のとき、即ちR=rのときは、端子間の合成抵抗値はrとなる。 As shown in FIG. 7, one of the inner conductor 22 of the laminated chip inductor of the present embodiment as a series of two resistors r, equivalent to the other of the inner conductor 22 as a series of resistors r and the resistor R Given the circuit, when the resistance value is uniform in both the inner conductor 22, i.e., when the R = r, the combined resistance value between the terminals becomes r. また、端子間に電圧Vを印加したとき抵抗器Rに流入する電流Iは(1/2r)Vで、該抵抗器Rにおける発熱量は(1/4r)V 2となる。 Further, the current I flowing to the resistor R when applying a voltage V between the terminals at (1 / 2r) V, the heating value of the resistor R becomes (1 / 4r) V 2.

【0027】また、一方の内部導体22の一部に高抵抗値部分があるとき、例えばR=2rのときは、端子間の合成抵抗値は(7/6)rとなる。 Further, when there is a high resistance portion on a part of one of the inner conductor 22, for example when R = 2r, the combined resistance value between the terminal becomes (7/6) r. また、端子間に電圧Vを印加したとき抵抗器Rに流入する電流Iは(1/3 Further, the current I flowing to the resistor R when applying a voltage V between the terminals (1/3
r)Vで、該抵抗器Rにおける発熱量は(1/9r)V In r) V, the heating value of the resistor R is (1 / 9r) V
2となる。 2 become.

【0028】つまり、一方の内部導体52に高抵抗値部分が存在する場合は、第1実施例と同様に端子間の合成抵抗値と高抵抗値部分における発熱量が図9で説明した従来構造よりも小さくなり、部品自体に電流が流れ易くなって電流容量の低下が抑制されると共に、高抵抗値部分に発熱集中を原因とした劣化や断線等が生じ難くなる。 [0028] That is, when a high resistance portion is present on one of the inner conductor 52, the conventional structure amount of heat generation in combined resistance value and the high resistance portion between as in the first embodiment terminal is described in FIG. 9 becomes smaller than, the decrease in current capacity becomes easy current flows through the component itself can be suppressed, deterioration or breakage or the like due to heat generation concentrated in the high resistance portion is less likely to occur.

【0029】以上、各実施例では内部導体を2段に構成したものを例示したが該内部導体は3段以上に構成されていてもよく、またその形状は矩形状以外の櫛歯状或いは蛇行状のものであってもよい。 The above exemplified but internal conductors that constitute the two stages of the inner conductor in the embodiments may be configured in three or more stages, and its shape is like a comb teeth other than rectangular or meandering it may be of Jo. また、内部導体相互の接続にはスルーホール以外の方法、例えばマイクロビアによる接続や、チップ本体に内部導体を貫通する孔を形成しこれに棒状導電体を挿着することで内部導体相互の接続を行う方法を採用してもよい。 Further, methods other than through holes in the inner conductor interconnections, for example, connected by micro-vias and connection of the inner conductor mutually by forming a hole penetrating the inner conductor in the chip body to inserted it into rod-like conductor way to do may be adopted.

【0030】 [0030]

【発明の効果】以上詳述したように、請求項1及び2の発明によれば、内部導体に高抵抗値部分が存在する場合でも、端子間の合成抵抗値の増加を防止して電流容量の低下を抑制できると共に、高抵抗値部分における発熱を抑制して劣化や断線等を防止できる。 As described above in detail, according to the invention of claim 1 and 2, even in the presence of a high resistance value portion to the inner conductor, the current capacity by preventing an increase in the combined resistance value between the terminals with a reduction in can be suppressed, thereby preventing deterioration and disconnection or the like to suppress heat generation in the high-resistance portion.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1実施例を示す積層チップインダクタの断面図 Sectional view of a multilayer chip inductor showing a first embodiment of the present invention; FIG

【図2】作用を説明するための等価回路図 Figure 2 is an equivalent circuit diagram for explaining the operation

【図3】製造手順を説明するための斜視図 Figure 3 is a perspective view for explaining the manufacturing procedure

【図4】本発明の第2実施例を示す積層チップインダクタの断面図 Sectional view of a multilayer chip inductor showing a second embodiment of the present invention; FIG

【図5】製造手順を説明するための斜視図 Figure 5 is a perspective view for explaining the manufacturing procedure

【図6】本発明の第3実施例を示す積層チップインダクタの断面図 Sectional view of a multilayer chip inductor showing a third embodiment of the invention; FIG

【図7】作用を説明するための等価回路図 Figure 7 is an equivalent circuit diagram for explaining the operation

【図8】従来例を示す積層チップインダクタの断面図 Figure 8 is a cross-sectional view of a multilayer chip inductor showing a conventional example

【図9】従来問題点を説明するための等価回路図 Figure 9 is an equivalent circuit diagram for explaining a conventional problem

【符号の説明】 DESCRIPTION OF SYMBOLS

1…チップ本体、2…内部導体、3…外部端子、4…接続導体、11…チップ本体、12…内部導体、13…外部端子、14…接続導体、21…チップ本体、22…内部導体、23…外部端子、24…接続導体。 1 ... chip body, 2 ... inner conductor, 3 ... external terminal, 4 ... connection conductor, 11 ... chip body, 12 ... inner conductor, 13 ... external terminal, 14 ... connection conductor, 21 ... chip body, 22 ... inner conductor, 23 ... external terminal, 24 ... connection conductor.

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 積層構造のチップ本体と、チップ本体の層間に介装された複数の内部導体と、チップ本体の表面に設けられた1対の外部端子とを具備し、各内部導体の一端部を一方の外部端子に接続し他端部を他方の外部端子に接続して成る積層チップインダクタにおいて、 チップ本体の層を介して隣接する内部導体の非端部位置を相互に接続した、 ことを特徴とする積層チップインダクタ。 1. A comprising a chip body of the laminated structure, a plurality of internal conductors which are interposed between the layers of the chip body and an external terminal of the pair provided on the surface of the chip body, one end of each inner conductor parts in laminated chip inductor was connected to one external terminal and the other end portion formed by connecting to other external terminals were connected to the non-end position of the inner conductor adjacent to each other via a layer of the chip body to each other, that multilayer chip inductor according to claim.
  2. 【請求項2】 内部導体相互の接続が、隣接する内部導体に挟まれる層に貫通形成した少なくとも1つの接続導体によって行われる、 ことを特徴とする請求項1記載の積層チップインダクタ。 2. A connection of the inner conductor cross is performed by at least one connection conductor was formed through the layers to be sandwiched by the internal conductor adjacent, laminated chip inductor according to claim 1, wherein a.
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