JP2984606B2 - 3-input addition / subtraction circuit - Google Patents

3-input addition / subtraction circuit

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JP2984606B2
JP2984606B2 JP8262136A JP26213696A JP2984606B2 JP 2984606 B2 JP2984606 B2 JP 2984606B2 JP 8262136 A JP8262136 A JP 8262136A JP 26213696 A JP26213696 A JP 26213696A JP 2984606 B2 JP2984606 B2 JP 2984606B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、３つの入力データ
の加減算を行う３入力加減算回路に係り、特に画像処理
における動画処理の色差信号を三原色の色信号に変換す
る色空間変換技術に用いて好適な３入力加減算回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a three-input addition / subtraction circuit for performing addition / subtraction of three input data, and more particularly to a three-input addition / subtraction circuit used in a color space conversion technique for converting a color difference signal of a moving image processing in image processing into a color signal of three primary colors. It relates to a suitable three-input addition / subtraction circuit.

【０００２】[0002]

【従来の技術】画像処理における色の表現方法には、ビ
デオデータの記録等に使用されるＹＵＶ方式と、パーソ
ナルコンピュータ上で使用されるＲＧＢ方式がある。こ
こで、ＹＵＶ方式の「Ｙ」，「Ｕ」，「Ｖ」とは、それ
ぞれＹが明るさ、Ｕが赤の色差、Ｖが青の色差を表して
いる。また、ＲＧＢ方式の「Ｒ」，「Ｇ」，「Ｂ」と
は、Ｒが赤、Ｇが緑、Ｂが青を表し、この３つの信号の
数値範囲は、共に正の数値となる。2. Description of the Related Art Color expression methods in image processing include a YUV method used for recording video data and the like and an RGB method used on a personal computer. Here, “Y”, “U”, and “V” in the YUV system represent Y, brightness, U, red color difference, and V, blue color difference, respectively. In the RGB system, "R", "G", and "B" represent R for red, G for green, and B for blue, and the numerical ranges of these three signals are all positive numerical values.

【０００３】動画処理において、ＹＵＶからＲＧＢへの
変換を行う場合、Ｒ＝α1Ｖ＋α2Ｙ，Ｂ＝β1Ｕ＋β2
Ｙ，Ｇ＝γ1Ｕ＋γ2Ｖ＋γ3Ｙ（α1，α2，β1，β2，
γ1，γ2，γ3は定数）なる変換演算を行う。この変換
式により、Ｒ信号とＢ信号については２入力加算、Ｇ信
号については３入力加算を行うことになる。また、上記
変換式において、「Ｕ」，「Ｖ」に関わる項の値、すな
わち、α1Ｖ，β1Ｕ，γ1Ｕ，γ2Ｖの値は正または負の
値を取り、「Ｙ」に関わる項の値、すなわち、α2Ｙ，
β2Ｙ，γ3Ｙは正の値のみを取る。さらに変換演算は、
通常、同一ビット長の加算器によって行われている。In the moving image processing, when converting from YUV to RGB, R = α1V + α2Y, B = β1U + β2
Y, G = γ1U + γ2V + γ3Y (α1, α2, β1, β2,
γ1, γ2, and γ3 are constants). According to this conversion equation, two-input addition is performed for the R signal and the B signal, and three-input addition is performed for the G signal. In the above conversion formula, the value of the term relating to “U” and “V”, that is, the value of α1V, β1U, γ1U, and γ2V takes a positive or negative value, and the value of the term relating to “Y”, that is, , Α2Y,
β2Y and γ3Y take only positive values. Furthermore, the conversion operation is
Usually, it is performed by an adder having the same bit length.

【０００４】ここで、上述した変換演算においてＧ信号
への変換を行う場合のように、３入力加算を行うことが
できる加算器の一従来例について、図５を参照して説明
する。図５に示す加算器は、演算中に奇数回のオーバー
フローが生じた時に、貼り付け処理を行うことで、オー
バーフロー時の演算精度を上げるものである。ここで、
貼り付け処理とは、演算結果がオーバーフローを起こし
た場合、そのオーバーフローが、加算器の出力数値範囲
の上限値を上回るものであれば、演算結果として上限値
を出力し、出力数値範囲の下限値を下回るものであれ
ば、演算結果として下限値を出力する処理のことをとい
う。Here, a conventional example of an adder which can perform three-input addition as in the case of performing conversion to a G signal in the above-described conversion operation will be described with reference to FIG. The adder shown in FIG. 5 increases the calculation accuracy at the time of overflow by performing a pasting process when an odd number of overflows occur during the calculation. here,
The paste process means that when the operation result overflows, if the overflow exceeds the upper limit value of the output numerical value range of the adder, the upper limit value is output as the operation result, and the lower limit value of the output numerical value range is output. If the value is lower than, the process of outputting the lower limit value as the calculation result is called.

【０００５】図５において、４０１は加算回路であり、
４つのフル・アダーによって構成されており、累算レジ
スタ４０７に格納され、被加算データ端子４１２，４１
３，４１４，４１５に出力される被加算データに、加算
データ入力端子４０８，４０９，４１０，４１１から入
力された加算データを加算する。また、加算回路４１０
による加算結果は、加算結果出力端子４１６，４１７，
４１８，４１９に出力され、累算レジスタ４０７に格納
される。なお、この図において、加算データ入力端子４
０８、被加算データ端子４１２、および、加算結果出力
端子４１６は、それぞれ、加算データ、被加算データ、
および、加算結果のＭＳＢとなる。In FIG. 5, reference numeral 401 denotes an adding circuit.
It is composed of four full adders, stored in the accumulation register 407, and the augmented data terminals 412, 41
The addition data input from the addition data input terminals 408, 409, 410, 411 is added to the data to be added output to 3, 414, 415. Further, the addition circuit 410
Are output by the addition result output terminals 416, 417,
The signals are output to 418 and 419 and stored in the accumulation register 407. In this figure, the addition data input terminal 4
08, the augmented data terminal 412, and the addition result output terminal 416 are respectively
And the MSB of the addition result.

【０００６】４０２は排他的論理和ゲートである単一オ
ーバーフロー検出器４０２であり、加算回路４０１によ
る演算結果がオーバーフローか否かを判別する。４０３
はオーバーフロー状態メモリであり、単一オーバーフロ
ー検出器４０２が“１”となった回数が、偶数か奇数か
を記憶する。４０４はＤフリップフロップである極性符
号メモリであり、オーバーフロー状態メモリ４０３が偶
数を示し、単一オーバーフロー検出器４０２が再び
“１”となる毎に、加算回路４０１の最上位ビットを記
憶する。また、極性符号メモリ４０４の出力は、加算回
路４０１による加算結果がオーバーフローになった時、
そのオーバーフローが、加算結果範囲の上限値を超える
（プラス側オーバーフロー）ものか、下限値を下回る
（マイナス側オーバーフロー）ものかを判別する極性符
号信号としてオーバーフロー極性端子４２２へ出力され
る。Reference numeral 402 denotes a single overflow detector 402 which is an exclusive OR gate, and determines whether or not the operation result of the adding circuit 401 is an overflow. 403
Is an overflow state memory, which stores whether the number of times the single overflow detector 402 has become "1" is an even number or an odd number. A polarity code memory 404 is a D flip-flop. The overflow state memory 403 indicates an even number, and stores the most significant bit of the addition circuit 401 every time the single overflow detector 402 becomes “1” again. Further, the output of the polarity code memory 404 is output when the addition result of the addition circuit 401 overflows.
The overflow code is output to the overflow polarity terminal 422 as a polarity code signal for determining whether the overflow exceeds the upper limit of the addition result range (plus overflow) or falls below the lower limit (minus overflow).

【０００７】４０５はＲ−Ｓフリップフロップであるオ
ーバーフロー生起メモリであり、単一オーバーフロー検
出器４０２の出力、および、オーバーフロー状態メモリ
４０３の出力が共に“１”であり、かつ、加算回路４０
１による加算結果の最上位ビットと極性符号メモリ４０
４に蓄えられていたビットの内容が等しい時に、セット
される。４０６はオーバーフロー検出回路であり、オー
バーフロー状態メモリ４０３の出力と、オーバーフロー
生起メモリ４０５の出力との論理和を、オーバーフロー
端子４２５へ出力する。また、４２０，４２１，４２
３，４２４は、それぞれ、累算レジスタ４０７，極性符
号メモリ４２１，オーバフロー生起メモリ４０５，オー
バーフロー状態メモリ４０３の内容をクリアするクリア
端子である。An overflow occurrence memory 405 is an RS flip-flop. The output of the single overflow detector 402 and the output of the overflow state memory 403 are both "1".
Most significant bit of addition result by 1 and polarity code memory 40
Set when the contents of the bits stored in 4 are equal. Reference numeral 406 denotes an overflow detection circuit which outputs a logical sum of an output of the overflow state memory 403 and an output of the overflow occurrence memory 405 to the overflow terminal 425. 420, 421, 42
Reference numerals 3 and 424 denote clear terminals for clearing the contents of the accumulation register 407, the polarity code memory 421, the overflow occurrence memory 405, and the overflow state memory 403, respectively.

【０００８】上述した加算器は、連続加算または減算を
実行する前に、累算レジスタ４０７，オーバーフロー状
態メモリ４０３，オーバーフロー生起メモリ４０５およ
び極性符号メモリ４０４をクリアし、連続加算または減
算実行後に、オーバーフロー検出回路４０６から“１”
が出力された場合は、連続加算または減算結果にオーバ
ーフローが発生したことを検出し、極性符号メモリ４０
５によりプラス側もしくはマイナス側のオーバーフロー
であることを検出する、オーバーフロー検出器つき演算
回路である。なお、この加算器については、特公昭６２
−３０４６７号公報に詳しく開示されている。The adder described above clears the accumulation register 407, the overflow state memory 403, the overflow occurrence memory 405, and the polarity code memory 404 before performing the continuous addition or subtraction, and performs the overflow after performing the continuous addition or subtraction. "1" from the detection circuit 406
Is output, it is detected that overflow has occurred in the result of continuous addition or subtraction, and the polarity code memory 40 is detected.
5 is an arithmetic circuit with an overflow detector for detecting the overflow on the plus side or the minus side. This adder is described in
This is disclosed in detail in Japanese Patent Publication No. -30467.

【０００９】[0009]

【発明が解決しようとする課題】ところで、従来、動画
処理における色空間変換はフルビットで演算を行ってい
た。すなわち、例えば上述した加算器の場合、最上位ビ
ットは、数値の正負を表す符号フラグとして用いられる
ため、取り扱うことができる数値範囲は、入出力共に−
１２８〜１２７となる。このような場合において、ＹＵ
ＶからＲＧＢへの変換を行うと、Ｇ信号の変換演算の
際、 γ1Ｕ＋γ2Ｖ を演算した時点でオーバーフローが
起こると、Ｒ信号およびＢ信号との演算精度が大幅に異
なってしまい、変換前の画像と変換後の画像が異なると
いう問題が生じてしまう。Conventionally, color space conversion in moving image processing has been performed with full bits. That is, for example, in the case of the above-described adder, the most significant bit is used as a sign flag indicating the sign of the numerical value.
128 to 127. In such a case, YU
When the conversion from V to RGB is performed, if the overflow occurs at the time of calculating γ1U + γ2V in the conversion calculation of the G signal, the calculation accuracy of the R signal and the B signal is significantly different, and the image before conversion is different from the image before conversion. There is a problem that the converted images are different.

【００１０】例えばＧ信号への変換を行う時、γ1Ｕお
よびγ2Ｖの値が共に１００（２進数で０１１００１０
０）、γ3Ｙ の値が５０（２進数で００１１００１０）
であった場合、γ1Ｕ＋γ2Ｖを演算した時点で２００と
なってプラス側にオーバーフローを起こす。そして、引
き続きγ3Ｙ の値が加算されて変換演算が終了するが、
オーバーフローが１回だけ発生し、また、極性符号メモ
リ４０４の出力は“０”となるため、プラス側のオーバ
ーフローが発生したものと判断される。これにより、張
り付け処理が行われて演算結果は１２７（２進数で０１
１１１１１１）となり、本来の数値である２５０（２進
数で１１１１１０１０）から大幅にかけ離れてしまう。For example, when converting into a G signal, the values of γ1U and γ2V are both 100 (0110010 in binary).
0), the value of γ3Y is 50 (00110010 in binary)
In this case, when the value of γ1U + γ2V is calculated, the value becomes 200, and an overflow occurs on the plus side. Then, the value of γ3Y is successively added, and the conversion operation ends.
Since the overflow occurs only once and the output of the polarity code memory 404 becomes “0”, it is determined that the overflow on the positive side has occurred. As a result, the pasting process is performed and the operation result is 127 (01 in binary number).
111111), which is far from the original value of 250 (11111010 in binary).

【００１１】この発明は、このような事情に鑑みてなさ
れたものであり、２の補数で表現された値と絶対値で表
現された値とが混在する複数の入力データの加減算を行
う場合において、精度の高い演算結果を得ることができ
る３入力加減算回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of such circumstances, and is intended to be used when adding or subtracting a plurality of input data in which a value represented by a two's complement and a value represented by an absolute value are mixed. It is another object of the present invention to provide a three-input addition / subtraction circuit capable of obtaining a highly accurate operation result.

【００１２】[0012]

【課題を解決するための手段】請求項１に記載の発明
は、複数ビット単位で構成され、２の補数で表現された
データを含む少なくとも３つのデータを加算する３入力
加減算回路において、前記複数ビット単位で構成される
少なくとも３つのデータのうち、正または負の値を持つ
第１のデータと、正または負の値を持つ第２のデータと
を加算する第１の加算手段と、前記第１の加算手段の出
力と、前記複数ビット単位で構成される少なくとも３つ
のデータのうちの正の値を持つ第３のデータとを加算す
る第２の加算手段と、前記第１の加算手段の加算結果
が、正の値であるか負の値であるかを判断し、その判断
結果が正の値でかつ前記第２の加算手段の加算結果がオ
ーバーフローした場合プラス側にオーバーフローを起こ
したものと見なして貼り付け処理を行い、前記判断結果
が負の値でかつ前記第２の加算手段の加算結果がオーバ
ーフローしていない場合マイナス側にオーバーフローを
起こしたものと見なして貼り付け処理を行い、前記判断
結果が正の値でかつ前記第２の加算手段の加算結果がオ
ーバーフローしていない場合と前記判断結果が負の値で
かつ前記第２の加算手段の加算結果がオーバーフローし
ている場合には前記第２の加算手段の加算結果を、最終
出力として出力する貼り付け処理手段とを具備すること
を特徴とする。According to a first aspect of the present invention, there is provided a three-input addition / subtraction circuit configured to add at least three pieces of data including data represented by two's complement and configured in units of a plurality of bits. First adding means for adding the first data having a positive or negative value and the second data having a positive or negative value among at least three pieces of data configured in bit units Second adding means for adding an output of the first adding means and third data having a positive value among the at least three pieces of data composed of a plurality of bits; It is determined whether the addition result of the adding means is a positive value or a negative value, the determination result is a positive value, and the addition result of the second adding means is
-When overflow occurs, overflow occurs on the plus side.
Paste processing is performed assuming that
Is a negative value and the addition result of the second addition means is over.
-If not, overflow on the minus side
Paste assuming that the
The result is a positive value, and the addition result of the second adding means is
-If the flow does not flow and the judgment result is a negative value
And the addition result of the second addition means overflows.
The final result of the addition by the second adding means
And a paste processing means for outputting as output .

【００１３】請求項２に記載の発明は、請求項１に記載
の３入力加減算回路において、前記第１，第２の加算手
段のそれぞれは、加算結果が出力し得る最大値を超えた
場合に加算結果がオーバーフローしていることを示すキ
ャリ信号を出力する加算手段であって、前記貼り付け処
理手段は、前記第１の加算手段に入力される第１，第２
のデータの、各最上位ビットの状態と、前記第１の加算
手段からのキャリ信号とに基づいて、前記第１の加算手
段における加算結果が正の値であるか負の値であるかを
判断する第１の判断手段と、前記第１の判断手段の判断
結果と、前記第２の加算手段からのキャリ信号とに基づ
いて、前記第２の加算手段における加算結果が、前記３
入力加減算回路が出力する演算結果の数値範囲の上限を
超えるか、または、下限を下回るかを判断する第２の判
断手段と、前記３入力加減算回路が出力する数値の最大
値および最小値、ならびに、前記第２の加算手段の加算
結果が供給され、前記第２の判断手段の判断結果に基づ
いていずれか１つの値を出力する選択手段とからなるこ
とを特徴とする。According to a second aspect of the present invention, in the three-input addition / subtraction circuit according to the first aspect, each of the first and second adding means is provided when the addition result exceeds a maximum value which can be output. An adding unit that outputs a carry signal indicating that the addition result overflows , wherein the pasting processing unit includes first and second input units that are input to the first adding unit.
, Based on the state of each most significant bit of the data and the carry signal from the first addition means, determines whether the addition result of the first addition means is a positive value or a negative value. a first determination means for determining, result determination of the first determining means, based on a carry signal from the second adding means, the addition result in the second addition means, wherein 3
Second determining means for determining whether the numerical value range of the operation result output by the input addition / subtraction circuit exceeds the upper limit or falls below the lower limit; a maximum value and a minimum value of the numerical value output by the three-input addition / subtraction circuit; And a selection unit to which the addition result of the second addition unit is supplied and which outputs one of the values based on the determination result of the second determination unit.

【００１４】請求項３に記載の発明は、請求項２に記載
の３入力加減算回路において、前記第１の判断手段は、
前記第１の加算手段に入力される第１，第２のデータの
最上位ビットが共に“１”である場合、または、第１，
第２のデータの最上位ビットがそれぞれ“０”，“１”
もしくは“１”，“０”でありかつ前記第１の加算手段
からキャリ信号が出力されなかった場合に、前記第１の
加算手段における加算結果が２の補数で表現された値に
なると判断し、前記第１の加算手段に入力される第１，
第２のデータの最上位ビットが共に“０”である場合、
または、第１，第２のデータの最上位ビットがそれぞれ
“０”，“１”もしくは“１”，“０”でありかつ前記
第１の加算手段からキャリ信号が出力された場合に、前
記第１の加算手段における加算結果が絶対値で表現され
た値になると判断することを特徴とする。According to a third aspect of the present invention, in the three-input addition / subtraction circuit according to the second aspect, the first judging means comprises:
When the most significant bits of the first and second data input to the first addition means are both "1", or
The most significant bits of the second data are “0” and “1”, respectively.
Alternatively, if the carry signal is "1" or "0" and no carry signal is output from the first adding means, it is determined that the addition result of the first adding means is a value expressed in two's complement. , The first and second signals inputted to the first adding means.
When the most significant bits of the second data are both “0”,
Alternatively, when the most significant bits of the first and second data are “0” and “1” or “1” and “0”, respectively, and the carry signal is output from the first adding means, It is characterized in that it is determined that the result of the addition by the first adding means is a value expressed as an absolute value.

【００１５】請求項４に記載の発明は、請求項２に記載
の３入力加減算回路において、前記第２の判断手段は、
前記第１の判断手段により、前記第１の加算手段におけ
る加算結果が２の補数で表現された値になると判断さ
れ、かつ前記第２の加算手段からキャリ信号が出力され
なかった場合、前記第２の加算手段における加算結果
が、前記３入力加減算回路が出力する演算結果の数値範
囲の下限を下回ると判断し、前記第１の判断手段によ
り、前記第１の加算手段における加算結果が絶対値で表
現された値になると判断され、かつ前記第２の加算手段
からキャリ信号が出力された場合、前記第２の加算手段
における加算結果が、前記３入力加減算回路が出力する
演算結果の数値範囲の上限を超えると判断することを特
徴とする。According to a fourth aspect of the present invention, in the three-input addition / subtraction circuit according to the second aspect, the second determination means includes:
If the first determining means determines that the result of addition in the first adding means is a value represented by a two's complement, and the carry signal is not output from the second adding means, It is determined that the result of the addition by the adding means of 2 is below the lower limit of the numerical range of the operation result output by the three-input addition / subtraction circuit, and the result of addition by the first adding means is determined by the first determining means to be an absolute value Is determined to be a value represented by the following expression, and when the carry signal is output from the second addition means, the addition result in the second addition means is a numerical range of the operation result output from the three-input addition / subtraction circuit. Is determined to exceed the upper limit.

【００１６】請求項５に記載の発明は、請求項１ないし
４のうち、いずれか１項に記載の３入力加減算回路にお
いて、前記複数ビットで構成される少なくとも３つのデ
ータが、全て同一ビット長から構成されていることを特
徴とする。According to a fifth aspect of the present invention, in the three-input addition / subtraction circuit according to any one of the first to fourth aspects, all of the at least three data composed of a plurality of bits have the same bit length. It is characterized by being comprised from.

【００１７】請求項６に記載の発明は、請求項１ないし
５のうち、いずれか１項に記載の３入力加減算回路にお
いて、動画処理におけるＹＵＶ方式からＲＧＢ方式への
変換演算の一つである Ｇ＝γ1Ｕ＋γ2Ｖ＋γ3Ｙなる変
換演算を行うものであることを特徴とする。According to a sixth aspect of the present invention, there is provided the three-input addition / subtraction circuit according to any one of the first to fifth aspects, wherein the three-input addition / subtraction circuit converts the YUV system to the RGB system in the moving image processing.
G = γ1U + γ2V + γ3Y which is one of the conversion operations
It is characterized by performing a transposition operation .

【００１８】本発明の３入力加減算回路によれば、ＹＵ
ＶからＲＧＢへの色空間変換において、Ｇ信号の変換演
算、すなわち、Ｇ＝γ1Ｕ＋γ2Ｖ＋γ3Ｙの変換演算
で、γ1Ｕ＋γ2Ｖ加算結果が正の時は、絶対値表現を結
果とし、負の時は２の補数表現を示すビット（サインフ
ラグ）を設け、Ｙ信号加算時に、キャリー信号とサイン
フラグビットの論理を取ることでＹ信号加算後のオーバ
ーフロー処理を行う。これにより、例えば、Ｙ信号加算
後のＧ信号の変換演算精度を、Ｒ信号およびＢ信号の変
換演算精度に合わせることができる。According to the three-input addition / subtraction circuit of the present invention, YU
In the color space conversion from V to RGB, in the conversion operation of the G signal, that is, the conversion operation of G = γ1U + γ2V + γ3Y, when the addition result of γ1U + γ2V is positive, the absolute value expression is obtained, and when the addition result is negative, two's complement expression is used. (Sign flag) is provided, and at the time of addition of the Y signal, overflow processing after addition of the Y signal is performed by taking the logic of the carry signal and the sign flag bit. Thereby, for example, the conversion operation accuracy of the G signal after the addition of the Y signal can be matched with the conversion operation accuracy of the R signal and the B signal.

【００１９】[0019]

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。図１は、本発明が適用
される３入力加減算回路の構成を示すブロック図であ
る。また、図２は、ＹＵＶデータ変換回路である。図２
において、２０１はＹＵＶデータ変換回路であり、入力
端子２０２，２０３，２０４へ入力されるＹ，Ｕ，Ｖの
データに、それぞれ定数α1，α2，β1，β2，γ1，γ
2，γ3 を乗算して、出力端子２０５，２０６，２０
７，２０８，２０９，２１０，２１１から、α1Ｖ，α2
Ｙ，β1Ｕ，β2Ｙ，γ1Ｕ，γ2Ｖ，γ3Ｙのデータを出
力する。ここで、出力端子２０９から出力された γ1Ｕ
のデータは、図１の入力端子１０１に、出力端子２１０
から出力された γ2Ｖのデータは、図１の入力端子１０
２に、出力端子２１１から出力された γ3Ｙのデータ
は、図１の入力端子１０７へ出力される。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a three-input addition / subtraction circuit to which the present invention is applied. FIG. 2 shows a YUV data conversion circuit. FIG.
In the figure, reference numeral 201 denotes a YUV data conversion circuit which adds constants α1, α2, β1, β2, γ1, γ to the Y, U, V data input to the input terminals 202, 203, 204, respectively.
2, γ3 and output terminals 205, 206, 20
7, 208, 209, 210, 211, α1V, α2
Y, β1U, β2Y, γ1U, γ2V, and γ3Y data are output. Here, γ1U output from the output terminal 209
Is input to the input terminal 101 of FIG.
Γ2V data output from the input terminal 10 shown in FIG.
2, the γ3Y data output from the output terminal 211 is output to the input terminal 107 in FIG.

【００２０】また、図１において、１および２は、それ
ぞれ入出力ビット数が８ビットになっている８ビット加
算器（以下、単に加算器という）であり、加算器１は、
入力端子１０１へ入力されたγ1Ｕのデータと、入力端
子１０２へ入力されたγ2Ｖのデータとを加算してその
加算結果を加算器２の入力端子１０６へ出力する。ま
た、加算器２は、入力端子１０６へ入力された加算器１
の加算結果と、入力端子１０７へ入力されたγ3Ｙ のデ
ータとを加算する。さらに、加算器１における加算結果
がＦＦＨを超えた場合は、キャリ信号を出力する。ここ
で加算器１の入出力の数値範囲は−１２８〜１２７であ
り、入出力データの最上位ビットが“０”の時正の値を
示し、“１”の時は負の値を示している。加算器２の入
出力の数値範囲は０〜２５５であり、加算器１と同様、
加算結果がＦＦＨを超えた時、キャリ信号を出力する。In FIG. 1, reference numerals 1 and 2 denote 8-bit adders (hereinafter simply referred to as adders) each having 8 input / output bits.
The γ1U data input to the input terminal 101 and the γ2V data input to the input terminal 102 are added, and the result of the addition is output to the input terminal 106 of the adder 2. The adder 2 is the adder 1 input to the input terminal 106.
And the γ3Y data input to the input terminal 107 are added. Further, when the addition result in the adder 1 exceeds FFH, a carry signal is output. Here, the input / output numerical value range of the adder 1 is -128 to 127, and when the most significant bit of the input / output data is "0", it indicates a positive value, and when "1", it indicates a negative value. I have. The numerical value range of the input and output of the adder 2 is 0 to 255.
When the addition result exceeds FFH, a carry signal is output.

【００２１】３はセレクタであり、３つの入力端子１１
３，１１４，１１５を有し、選択信号出力回路６（後述
する）からの選択信号に従って、いずれか１つの入力端
子に入力されたデータを出力端子１１６から出力する。
ここでの入力端子１１３には加算器２の加算結果が、入
力端子１１４にはデータＦＦＨが、入力端子１１５には
データ００Ｈが入力されているものとする。Reference numeral 3 denotes a selector, and three input terminals 11
3, 114 and 115, and outputs data input to any one of the input terminals from an output terminal 116 in accordance with a selection signal from a selection signal output circuit 6 (described later).
Here, it is assumed that the addition result of the adder 2 is input to the input terminal 113, the data FFH is input to the input terminal 114, and the data 00H is input to the input terminal 115.

【００２２】４は第１の論理回路であり、３つの入力端
子１０３，１０４，１０５を有し、それぞれ、加算器１
へ入力されるγ1Ｕのデータの最上位ビットと、γ2Ｖの
データの最上位ビットと、加算器１から出力されるキャ
リ信号が入力される。ここで、第１の論理回路４は、上
述した各入力信号に基づいて、加算器１における加算結
果が正の値となるか負の値となるかの判断を行う。Reference numeral 4 denotes a first logic circuit having three input terminals 103, 104, and 105, each of which has an adder 1
, The most significant bit of the γ1U data, the most significant bit of the γ2V data, and the carry signal output from the adder 1. Here, the first logic circuit 4 determines whether the addition result in the adder 1 is a positive value or a negative value based on each of the input signals described above.

【００２３】すなわち、図３の真理値表に示すように、
入力端子１０３の最上位ビットと入力端子１０４の最上
位ビットの論理が一致しなかった場合において、加算器
１からキャリ信号が出力されなかった（キャリ信号が
“０”）時は、加算器１における加算結果が負の値にな
ると判断して“１”を出力し、キャリ信号が出力された
（キャリ信号が“１”）時は、加算器１における加算結
果が正の値になると判断して“０”を出力する。That is, as shown in the truth table of FIG.
If the logic of the most significant bit of the input terminal 103 and the logic of the most significant bit of the input terminal 104 do not match, and the carry signal is not output from the adder 1 (the carry signal is “0”), the adder 1 Is determined to be a negative value, and "1" is output. When the carry signal is output (the carry signal is "1"), it is determined that the addition result in the adder 1 is a positive value. To output "0".

【００２４】また、入力端子１０３の最上位ビットと入
力端子１０４の最上位ビットの論理が、共に“１”であ
った場合、キャリ信号の有無に関わらず加算器１におけ
る加算結果が負の値になると判断して“１”を出力し、
共に“０”であった場合は、キャリ信号の有無に関わら
ず加算器１における加算結果が正の値になると判断して
“０”を出力する。If the logic of the most significant bit of the input terminal 103 and the logic of the most significant bit of the input terminal 104 are both "1", the addition result in the adder 1 is a negative value regardless of the presence or absence of the carry signal. And outputs "1".
When both are "0", it is determined that the addition result in the adder 1 becomes a positive value regardless of the presence or absence of the carry signal, and "0" is output.

【００２５】５は第２の論理回路であり、第１の論理回
路４の出力と、加算器２のキャリ信号とに基づいて、加
算器２における加算結果を最終出力として出力するか否
かの判断を行う。すなわち、図４の真理値表に示すよう
に、第１の論理回路４から“１”が出力（加算器１にお
ける加算結果が負と判断）された場合において、加算器
２からキャリ信号が出力されると、加算器２における加
算結果を最終出力として出力し、加算器２からキャリ信
号が出力されなければ、加算器２における加算結果を最
終出力として出力しない。Reference numeral 5 denotes a second logic circuit, based on the output of the first logic circuit 4 and the carry signal of the adder 2, determines whether or not to output the addition result of the adder 2 as a final output. Make a decision. That is, as shown in the truth table of FIG. 4, when "1" is output from the first logic circuit 4 (the addition result in the adder 1 is determined to be negative), the carry signal is output from the adder 2. Then, the addition result in the adder 2 is output as a final output. If no carry signal is output from the adder 2, the addition result in the adder 2 is not output as the final output.

【００２６】また、第１の論理回路４から“０”が出力
（加算器１における加算結果が正と判断）された場合に
おいて、加算器２からキャリ信号が出力されなければ、
加算器２における加算結果を最終出力として出力し、加
算器２からキャリ信号が出力されると、加算器２におけ
る加算結果を最終出力として出力しない。When "0" is output from the first logic circuit 4 (the addition result in the adder 1 is determined to be positive), and if the carry signal is not output from the adder 2,
The addition result in the adder 2 is output as a final output, and when the carry signal is output from the adder 2, the addition result in the adder 2 is not output as the final output.

【００２７】選択信号出力回路６は、インバータ７，８
と、ＡＮＤゲート９，１０とによって構成されている。
そして、ＡＮＤゲート９，１０のそれぞれ一方の入力端
には加算器２のキャリ信号が入力され、ＡＮＤゲート９
の他方の入力端にはインバータ８から出力される第２の
論理回路５の出力の反転信号が、また、ＡＮＤゲート１
０の他方の入力端には、インバータ７から出力される加
算器２のキャリ信号の反転信号が入力されている。The selection signal output circuit 6 includes inverters 7 and 8
And AND gates 9 and 10.
The carry signal of the adder 2 is input to one input terminal of each of the AND gates 9 and 10, and the AND gate 9
An inverted signal of the output of the second logic circuit 5 output from the inverter 8 is supplied to the other input terminal of the AND gate 1.
To the other input terminal of 0, an inverted signal of the carry signal of the adder 2 output from the inverter 7 is input.

【００２８】この選択信号出力回路６は、加算器２のキ
ャリ信号と、第２の論理回路５の出力とに基づいて、セ
レクタ３の入力端子１１４または１１５のいずれかに入
力されたデータを最終出力として出力させる。すなわ
ち、図４の真理値表に示すように、第２の論理回路５か
ら“０”が出力された場合において、加算器２からキャ
リ信号が出力されると、セレクタ３の入力端子１１４に
入力されたデータＦＦＨを最終出力として出力し、キャ
リ信号が出力されなければ、セレクタ３の入力端子１１
５に入力されたデータ００Ｈを最終出力として出力す
る。Based on the carry signal of the adder 2 and the output of the second logic circuit 5, the selection signal output circuit 6 outputs the data input to either the input terminal 114 or 115 of the selector 3 to the final Output as output. That is, as shown in the truth table of FIG. 4, when “0” is output from the second logic circuit 5 and the carry signal is output from the adder 2, the input to the input terminal 114 of the selector 3 is performed. The output data FFH is output as the final output. If no carry signal is output, the input terminal 11 of the selector 3 is output.
The data 00H input to 5 is output as the final output.

【００２９】次に上述した３入力加算器の動作について
説明する。 加算器１の加算結果が正の値になる場合 まず、加算器１へ入力されるデータが共に正の値であっ
た場合、加算器１の入力端子１０１，１０２に入力され
るデータの最上位ビットは共に“０”となるため、第１
の論理回路４は、加算器１からのキャリ信号の如何に関
わらず“０”を出力する。また、加算器１に入力される
データの一方が正の値（最上位ビットが“０”）で、他
方が負の値（最上位ビットが“１”）である場合におい
て、加算器１からキャリ信号が出力された場合に、加算
結果が正の値になる。この時、第１の論理回路４は
“０”を出力する。Next, the operation of the above-described three-input adder will be described. When the Addition Result of Adder 1 has a Positive Value First, when the data input to adder 1 are both positive values, the highest order of the data input to input terminals 101 and 102 of adder 1 Since both bits are "0", the first
Logic circuit 4 outputs “0” regardless of the carry signal from the adder 1. When one of the data input to the adder 1 is a positive value (the most significant bit is “0”) and the other is a negative value (the most significant bit is “1”), When the carry signal is output, the addition result becomes a positive value. At this time, the first logic circuit 4 outputs “0”.

【００３０】そして、加算器２は、加算器１における加
算結果と、加算器２の入力端子１０７に入力されたデー
タとを加算し、セレクタ３へ出力する。ここで、加算器
２における加算結果がオーバーフローを起こさなかった
場合、キャリ信号は出力されず、また、第１の論理回路
４は“０”を出力しているので、第２の論理回路５は
“１”を出力する。これにより、選択信号出力回路６か
らセレクタ３に対して、第２の論理回路５からの出力信
号“１”が出力され、また、ＡＮＤゲート９，１０から
は共に“０”が出力されるので、セレクタ３は加算器２
の加算結果を最終出力として出力する。Then, the adder 2 adds the addition result of the adder 1 and the data input to the input terminal 107 of the adder 2 and outputs the result to the selector 3. Here, when the addition result in the adder 2 does not cause an overflow, the carry signal is not output, and the first logic circuit 4 outputs “0”, so that the second logic circuit 5 Outputs “1”. As a result, the output signal “1” from the second logic circuit 5 is output from the selection signal output circuit 6 to the selector 3, and “0” is output from both the AND gates 9 and 10. , Selector 3 is adder 2
Is output as the final output.

【００３１】一方、加算器２における加算結果がオーバ
ーフローを起こした場合、加算器２からキャリ信号が出
力される。また、第１の論理回路４は“０”を出力して
いるので、第２の論理回路５は“０”を出力する。これ
により、選択信号出力回路６からセレクタ３に対し、Ａ
ＮＤゲート９から“１”が、ＡＮＤゲート１０から
“０”が出力されるので、セレクタ３はその入力端子１
１４に入力されているデータＦＦＨを最終出力として出
力する。On the other hand, when the result of the addition in the adder 2 causes an overflow, the adder 2 outputs a carry signal. Further, since the first logic circuit 4 outputs “0”, the second logic circuit 5 outputs “0”. As a result, the selection signal output circuit 6 sends A
Since "1" is output from the ND gate 9 and "0" is output from the AND gate 10, the selector 3 has its input terminal 1
Then, the data FFH input to the terminal 14 is output as a final output.

【００３２】このように、加算器１における加算結果が
正の値になる場合は、加算器２における加算結果がオー
バーフローを起こさない限り、加算器２の加算結果が最
終出力として出力される。すなわち、図１に示す３入力
加減算回路においては、加算器１における加算結果が正
の値になると判断された場合、その加算結果を絶対値値
で表現された値（数値範囲が０〜２５５の値）として扱
うので、加算器２においてキャリ信号が出力された場合
は、プラス側にオーバフローを起こしたものと見なして
張り付け処理を行う。As described above, when the addition result of the adder 1 is a positive value, the addition result of the adder 2 is output as a final output unless the addition result of the adder 2 causes an overflow. That is, in the three-input addition / subtraction circuit shown in FIG. 1, when it is determined that the addition result in the adder 1 is a positive value, the addition result is represented by a value represented by an absolute value (a numerical value range of 0 to 255). Therefore, when a carry signal is output from the adder 2, it is assumed that an overflow has occurred on the plus side, and the pasting process is performed.

【００３３】加算器１の加算結果が負の値になる場合 まず、加算器１へ入力されるデータが共に負の値であっ
た場合、加算器１の入力端子１０１，１０２に入力され
るデータの最上位ビットは共に“１”となるため、第１
の論理回路４は、加算器１からのキャリ信号の如何に関
わらず“１”を出力する。また、加算器１に入力される
データの一方が正の値（最上位ビットが“０”）で、他
方が負の値（最上位ビットが“１”）である場合におい
て、加算器１からキャリ信号が出力されなかった時は、
加算器１における加算結果が負の値になる。この時、第
１の論理回路４は“１”を出力する。When the Addition Result of Adder 1 is Negative First, if the data input to adder 1 are both negative values, the data input to input terminals 101 and 102 of adder 1 Are both "1", the first bit of
The logic circuit 4 outputs “1” regardless of the carry signal from the adder 1. When one of the data input to the adder 1 is a positive value (the most significant bit is “0”) and the other is a negative value (the most significant bit is “1”), When no carry signal is output,
The addition result in the adder 1 becomes a negative value. At this time, the first logic circuit 4 outputs "1".

【００３４】そして、加算器２は、加算器１における加
算結果と、加算器２の入力端子１０７に入力されたデー
タとを加算し、セレクタ３へ出力する。ここで、加算器
２における加算結果がオーバーフローを起こした場合、
キャリ信号が出力され、また、第１の論理回路４は
“１”を出力しているので、第２の論理回路５は“１”
を出力する。これにより、選択信号出力回路６からセレ
クタ３に対して、第２の論理回路５からの出力信号
“１”が出力され、また、ＡＮＤゲート９，１０からは
共に“０”が出力されるので、セレクタ３は加算器２の
加算結果を最終出力として出力する。The adder 2 adds the result of the addition performed by the adder 1 to the data input to the input terminal 107 of the adder 2 and outputs the result to the selector 3. Here, when the addition result in the adder 2 overflows,
Since the carry signal is output and the first logic circuit 4 outputs "1", the second logic circuit 5 outputs "1".
Is output. As a result, the output signal “1” from the second logic circuit 5 is output from the selection signal output circuit 6 to the selector 3, and “0” is output from both the AND gates 9 and 10. , The selector 3 outputs the addition result of the adder 2 as a final output.

【００３５】一方、加算器２における加算結果がオーバ
ーフローを起こさなかった場合、加算器２からキャリ信
号が出力されない。また、第１の論理回路４は“１”を
出力しているので、第２の論理回路５は“０”を出力す
る。これにより、選択信号出力回路６からセレクタ３に
対し、ＡＮＤゲート１０から“１”が、ＡＮＤゲート９
から“０”が出力されるので、セレクタ３はその入力端
子１１５に入力されているデータ００Ｈを最終出力とし
て出力する。On the other hand, if the addition result in the adder 2 does not cause an overflow, the carry signal is not output from the adder 2. Further, since the first logic circuit 4 outputs “1”, the second logic circuit 5 outputs “0”. As a result, “1” is output from the AND gate 10 to the selector 3 from the selection signal output circuit 6 and the AND gate 9 is output.
Is output from the selector 3, and the selector 3 outputs the data 00H input to the input terminal 115 as a final output.

【００３６】このように、加算器１における加算結果が
負の値になる場合は、加算器２における加算結果がオー
バーフローを起こした時に限って、加算器２の加算結果
が最終出力として出力される。すなわち、図１に示す３
入力加減算回路においては、加算器１における加算結果
が負の値になると判断された場合、その加算結果を２の
補数で表現された値（数値範囲が−１２８〜１２７の
値）として扱うので、加算器２においてキャリ信号が出
力されなかった場合は、マイナス側にオーバフローを起
こしたものと見なして張り付け処理を行う。As described above, when the addition result in the adder 1 becomes a negative value, the addition result of the adder 2 is output as the final output only when the addition result in the adder 2 overflows. . That is, 3 shown in FIG.
In the input addition / subtraction circuit, when it is determined that the addition result in the adder 1 is a negative value, the addition result is treated as a value represented by a two's complement (a numerical value range is -128 to 127). If the adder 2 does not output a carry signal, it is assumed that an overflow has occurred on the minus side, and the attaching process is performed.

【００３７】[0037]

【発明の効果】請求項１ないし４に記載の発明における
３入力加減算回路によれば、それぞれ正または負の値を
持つ第１，第２のデータが第１の加算手段によって加算
された後、その加算結果と正の値を持つ第３のデータが
第２の加算手段で加算されると共に、第１の加算手段に
よる加算結果が正の値であるか負の値であるかを判断
し、その判断結果が正の値でかつ前記第２の加算手段の
加算結果がオーバーフローした場合プラス側にオーバー
フローを起こしたものと見なして貼り付け処理を行い、
前記判断結果が負の値でかつ前記第２の加算手段の加算
結果がオーバーフローしていない場合マイナス側にオー
バーフローを起こしたものと見なして貼り付け処理を行
い、前記判断結果が正の値でかつ前記第２の加算手段の
加算結果がオーバーフローしていない場合と前記判断結
果が負の値でかつ前記第２の加算手段の加算結果がオー
バーフローしている場合には前記第２の加算手段の加算
結果を、最終出力として出力するので、２の補数で表現
された値と絶対値で表現された値とが混在する複数の入
力データの加減算を行う場合において、最終的に得られ
る演算結果を絶対値で表現した値で出力することが可能
となり、結果的に演算精度を１ビット分向上させること
ができる。According to the three-input addition / subtraction circuit according to the first to fourth aspects of the present invention, each of the positive and negative values is
After the first and second data are added by the first addition means, the addition result and third data having a positive value are added by the second addition means, and the first addition means is added. It is determined whether the addition result is a positive value or a negative value, and the determination result is a positive value and the second addition means
If the result of the addition overflows
Assuming that the flow has occurred, perform the paste process,
The judgment result is a negative value and the addition by the second adding means is performed.
If the result has not overflown,
Paste assuming that a bar flow has occurred
The result of the determination is a positive value and the value of the second
If the addition result does not overflow,
The result is a negative value and the addition result of the second addition means is
In the case of a bar flow, the addition of the second adding means
Since the result is output as the final output, when performing addition / subtraction of a plurality of input data in which a value represented by a two's complement and a value represented by an absolute value are mixed, the operation result finally obtained is determined by an absolute value. It is possible to output a value represented by a value, and as a result, the calculation accuracy can be improved by one bit.

【００３８】また、請求項５に記載の発明における３入
力加減算回路によれば、３入力加減算回路に入力される
データのビット長が統一されているので、演算処理速度
を高速化することができ、高速性を要求される画像処理
に適している。According to the three-input addition / subtraction circuit according to the fifth aspect of the present invention, since the bit length of data input to the three-input addition / subtraction circuit is unified, the arithmetic processing speed can be increased. It is suitable for image processing requiring high speed.

【００３９】また、請求項６に記載の発明における３入
力加減算回路によれば、上記の３入力加減算回路におい
て、動画処理におけるＹＵＶ方式からＲＧＢ方式への変
換演算の一つである Ｇ＝γ1Ｕ＋γ2Ｖ＋γ3Ｙなる変換
演算を行うので、精度の高い変換が可能となる。Further, according to the three input adder circuit in the invention of claim 6, said three-input adder circuit odor
Change from YUV system to RGB system in moving image processing
G = γ1U + γ2V + γ3Y which is one of the conversion operations
Since the calculation is performed, highly accurate conversion can be performed.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の一実施形態における３入力加減算回
路の構成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a three-input addition / subtraction circuit according to an embodiment of the present invention.

【図２】 同３入力加減算回路へデータを出力するＹＵ
Ｖデータ変換回路の入出力データを説明するための説明
図である。FIG. 2 is a YU that outputs data to the 3-input addition / subtraction circuit.
FIG. 4 is an explanatory diagram for explaining input / output data of a V data conversion circuit.

【図３】 同３入力加減算回路に用いられる第１の論理
回路の入出力関係を示す真理値表を表した図である。FIG. 3 is a diagram showing a truth table showing an input / output relationship of a first logic circuit used in the three-input addition / subtraction circuit.

【図４】 同３入力加減算回路に用いられる第２の論理
回路の入出力関係を示す真理値表を表した図である。FIG. 4 is a diagram showing a truth table indicating an input / output relationship of a second logic circuit used in the three-input addition / subtraction circuit.

【図５】 従来の連続加算を行う加算回路の構成を示す
ブロック図である。FIG. 5 is a block diagram illustrating a configuration of a conventional addition circuit that performs continuous addition.

【符号の説明】[Explanation of symbols]

１，２ 加算器 ３ セレクタ ４，５ 論理回路 ６ 選択信号出力回路 ７，８ インバータ ９，１０ ＡＮＤゲート 1, 2 adder 3 selector 4, 5 logic circuit 6 selection signal output circuit 7, 8 inverter 9, 10 AND gate

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 9/67 Ｇ０６Ｆ 7/00 １０１Ｕ (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/50 G06F 7/00 G09G 5/00 510 G09G 5/00 520 G09G 5/02 H04N 9/67 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 identification code FI H04N 9/67 G06F 7/00 101U (58) Fields investigated (Int.Cl. 6 , DB name) G06F 7/50 G06F 7 / 00 G09G 5/00 510 G09G 5/00 520 G09G 5/02 H04N 9/67

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 複数ビット単位で構成され、２の補数で
表現されたデータを含む少なくとも３つのデータを加算
する３入力加減算回路において、 前記複数ビット単位で構成される少なくとも３つのデー
タのうち、正または負の値を持つ第１のデータと、正ま
たは負の値を持つ第２のデータとを加算する第１の加算
手段と、 前記第１の加算手段の出力と、前記複数ビット単位で構
成される少なくとも３つのデータのうちの正の値を持つ
第３のデータとを加算する第２の加算手段と、 前記第１の加算手段の加算結果が、正の値であるか負の
値であるかを判断し、その判断結果が正の値でかつ前記
第２の加算手段の加算結果がオーバーフローした場合プ
ラス側にオーバーフローを起こしたものと見なして貼り
付け処理を行い、前記判断結果が負の値でかつ前記第２
の加算手段の加算結果がオーバーフローしていない場合
マイナス側にオーバーフローを起こしたものと見なして
貼り付け処理を行い、前記判断結果が正の値でかつ前記
第２の加算手段の加算結果がオーバーフローしていない
場合と前記判断結果が負の値でかつ前記第２の加算手段
の加算結果がオーバーフローしている場合には前記第２
の加算手段の加算結果を、最終出力として出力する貼り
付け処理手段とを具備することを特徴とする３入力加減
算回路。1. A three-input addition / subtraction circuit configured to add at least three pieces of data including data represented by a two's complement and configured in a plurality of bits, wherein: a first data having a positive or negative value signifies positive
A first adding means for adding second data having a negative value or a negative value; an output of the first adding means; and a positive value among at least three pieces of data composed of a plurality of bits. A second adder for adding third data having the following formula: and determining whether the addition result of the first adder is a positive value or a negative value. And the determination result is a positive value and
If the addition result of the second addition means overflows,
Paste as if the overflow occurred on the lath side
And the judgment result is a negative value and the second
The addition result of the addition means does not overflow
Assuming that overflow has occurred on the negative side
Paste processing, the judgment result is a positive value and the
The addition result of the second adding means does not overflow.
The case and the judgment result are negative values and the second addition means
If the result of the addition overflows, the second
3. A three-input addition / subtraction circuit, comprising: a pasting processing means for outputting the addition result of the addition means as a final output . 【請求項２】 請求項１に記載の３入力加減算回路にお
いて、 前記第１，第２の加算手段のそれぞれは、加算結果が出
力し得る最大値を超えた場合に加算結果がオーバーフロ
ーしていることを示すキャリ信号を出力する加算手段で
あって、 前記貼り付け処理手段は、 前記第１の加算手段に入力される第１，第２のデータ
の、各最上位ビットの状態と、前記第１の加算手段から
のキャリ信号とに基づいて、前記第１の加算手段におけ
る加算結果が正の値であるか負の値であるかを判断する
第１の判断手段と、 前記第１の判断手段の判断結果と、前記第２の加算手段
からのキャリ信号とに基づいて、前記第２の加算手段に
おける加算結果が、前記３入力加減算回路が出力する演
算結果の数値範囲の上限を超えるか、または、下限を下
回るかを判断する第２の判断手段と、 前記３入力加減算回路が出力する数値の最大値および最
小値、ならびに、前記第２の加算手段の加算結果が供給
され、前記第２の判断手段の判断結果に基づいていずれ
か１つの値を出力する選択手段とからなることを特徴と
する３入力加減算回路。2. The three-input addition / subtraction circuit according to claim 1, wherein each of said first and second addition means overflows when the addition result exceeds a maximum value that can be output.
Adding means for outputting a carry signal indicating that the first and second data input to the first adding means are in a state of the most significant bit of each of the first and second data input to the first adding means. And first determining means for determining whether the result of addition in the first adding means is a positive value or a negative value, based on a carry signal from the first adding means; results and determination of the first determining means, based on a carry signal from the second adding means, the addition result in the second addition means, the numerical range of the result of the three-input adder circuit outputs Second determining means for determining whether the value exceeds the upper limit or falls below the lower limit; the maximum value and the minimum value of the numerical value output by the three-input addition / subtraction circuit; and the addition result of the second adding means are supplied. And the result of the judgment by the second judgment means is And a selecting means for outputting any one value based on the result. 【請求項３】 請求項２に記載の３入力加減算回路にお
いて、 前記第１の判断手段は、 前記第１の加算手段に入力される第１，第２のデータの
最上位ビットが共に“１”である場合、または、第１，
第２のデータの最上位ビットがそれぞれ“０”，“１”
もしくは“１”，“０”でありかつ前記第１の加算手段
からキャリ信号が出力されなかった場合に、前記第１の
加算手段における加算結果が２の補数で表現された値に
なると判断し、 前記第１の加算手段に入力される第１，第２のデータの
最上位ビットが共に“０”である場合、または、第１，
第２のデータの最上位ビットがそれぞれ“０”，“１”
もしくは“１”，“０”でありかつ前記第１の加算手段
からキャリ信号が出力された場合に、前記第１の加算手
段における加算結果が絶対値で表現された値になると判
断することを特徴とする３入力加減算回路。3. The three-input addition / subtraction circuit according to claim 2, wherein the first determination unit determines that both of the most significant bits of the first and second data input to the first addition unit are “1”. "Or the first,
The most significant bits of the second data are “0” and “1”, respectively.
Alternatively, if the carry signal is "1" or "0" and no carry signal is output from the first adding means, it is determined that the addition result of the first adding means is a value expressed in two's complement. The most significant bits of the first and second data input to the first addition means are both "0", or
The most significant bits of the second data are “0” and “1”, respectively.
Alternatively, when the carry signal is "1" or "0" and the carry signal is output from the first adding means, it is determined that the addition result in the first adding means is a value expressed as an absolute value. Characteristic 3-input addition / subtraction circuit. 【請求項４】 請求項２に記載の３入力加減算回路にお
いて、 前記第２の判断手段は、 前記第１の判断手段により、前記第１の加算手段におけ
る加算結果が２の補数で表現された値になると判断さ
れ、かつ前記第２の加算手段からキャリ信号が出力され
なかった場合、前記第２の加算手段における加算結果
が、前記３入力加減算回路が出力する演算結果の数値範
囲の下限を下回ると判断し、 前記第１の判断手段により、前記第１の加算手段におけ
る加算結果が絶対値で表現された値になると判断され、
かつ前記第２の加算手段からキャリ信号が出力された場
合、前記第２の加算手段における加算結果が、前記３入
力加減算回路が出力する演算結果の数値範囲の上限を超
えると判断することを特徴とする３入力加減算回路。4. The three-input addition / subtraction circuit according to claim 2, wherein said second judging means is configured such that, by said first judging means, an addition result in said first adding means is represented by a two's complement number. If the carry signal is not output from the second adder, the result of the addition by the second adder is set to the lower limit of the numerical range of the operation result output by the three-input addition / subtraction circuit. It is determined that the value is less than the above, and the first determining means determines that the addition result in the first adding means is a value expressed as an absolute value,
When the carry signal is output from the second addition means, it is determined that the addition result in the second addition means exceeds the upper limit of the numerical range of the operation result output from the three-input addition / subtraction circuit. 3 input addition / subtraction circuit. 【請求項５】 請求項１ないし４のうち、いずれか１項
に記載の３入力加減算回路において、 前記複数ビットで構成される少なくとも３つのデータ
が、全て同一ビット長から構成されていることを特徴と
する３入力加減算回路。5. The three-input addition / subtraction circuit according to claim 1, wherein at least three pieces of data composed of a plurality of bits have the same bit length. Characteristic 3-input addition / subtraction circuit. 【請求項６】 動画処理におけるＹＵＶ方式からＲＧＢ
方式への変換演算の一つである Ｇ＝γ1Ｕ＋γ2Ｖ＋γ3
Ｙなる変換演算を行うものであることを特徴とする請求
項１ないし５のうち、いずれか１項に記載の３入力加減
算回路。6. A moving image processing system from a YUV system to an RGB system.
G = γ1U + γ2V + γ3 which is one of the conversion operations to the system
Wherein a conversion operation of Y is performed.
Item 6. The three-input addition / subtraction circuit according to any one of Items 1 to 5 .
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