JP2969184B2 - Thin film transistor memory - Google Patents

Thin film transistor memory

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JP2969184B2
JP2969184B2 JP9202190A JP9202190A JP2969184B2 JP 2969184 B2 JP2969184 B2 JP 2969184B2 JP 9202190 A JP9202190 A JP 9202190A JP 9202190 A JP9202190 A JP 9202190A JP 2969184 B2 JP2969184 B2 JP 2969184B2
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英雄 内藤
広 松本
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カシオ計算機株式会社
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリに関するものである。 The present invention [relates] Detailed Description of the Invention relates to a thin film transistor memory.

〔従来の技術〕 [Prior art]

最近、電気的に書込み,消去,読出しが可能なE 2 PROM Recently, electrically writing, erasing, reading that can be E 2 PROM
等のメモリとして、メモリ用トランジスタと選択用トランジスタとを薄膜トランジスタで構成した薄膜トランジスタメモリが考えられている。 As a memory etc., a thin film transistor memory is considered to constitute a selection transistor and a memory transistor in the thin film transistor.

この薄膜トランジスタメモリとしては、従来、ガラス等からなる絶縁性基板の上に、メモリ用の薄膜トランジスタ(以下メモリトランジスタという)と選択用の薄膜トランジスタ(以下選択トランジスタという)とを隣接させて形成し、このメモリトランジスタと選択トランジスタとを、その一方のソース電極と他方のドレイン電極とを接続する接続配線を介して直列に接続してトランジスタメモリを構成したものが知られている。 As the thin film transistor memory, conventionally, on an insulating substrate made of glass or the like and a thin film transistor for selecting the thin film transistor for a memory (hereinafter referred to as the memory transistor) (hereinafter referred to as the select transistor) formed by adjacent memory and select transistors and transistors, is known which has a transistor memory are connected in series via a connection wire connecting the while the source electrode and the other of the drain electrode of the. なお、メモリトランジスタと選択トランジスタとはそれぞれ、ゲート電極と、ゲート絶縁膜と、i型半導体層と、ソース, Incidentally, each of the memory transistor and the selection transistor, a gate electrode, a gate insulating film, an i-type semiconductor layer, the source,
ドレイン電極とを積層して構成されており、メモリトランジスタのゲート絶縁膜は電荷蓄積機能をもつ絶縁膜で形成され、選択トランジスタのゲート絶縁膜は電荷蓄積機能のない絶縁膜で形成されている。 Is configured by laminating a drain electrode, a gate insulating film of the memory transistor is formed of an insulating film having a charge accumulation function, a gate insulating film of the select transistor is formed of an insulating film without a charge accumulation function.

第9図は前記従来の薄膜トランジスタメモリの等価回路図であり、ここでは、1つのメモリトランジスタに対して2つの選択トランジスタを備えた薄膜トランジスタメモリの等価回路を示している。 Figure 9 is an equivalent circuit diagram of the conventional thin film transistor memory, here, an equivalent circuit of the thin film transistor memory comprising two selection transistors for one memory transistor.

第9図において、T 1はメモリトランジスタ、T 2はメモリトランジスタT 1の両側に配置された2つの選択トランジスタであり、メモリトランジスタT 1のソース電極S 1は一方の選択トランジスタT 2のドレイン電極D 2に接続され、メモリトランジスタT 1のドレイン電極D 1は他方の選択トランジスタT 2のソース電極S 2に接続されている。 The In FIG. 9, T 1 is the memory transistor, T 2 are two selection transistors arranged on opposite sides of the memory transistors T 1, the source electrode S 1 of the memory transistors T 1 is one of the drain electrode of the selection transistor T 2 is connected to the D 2, the drain electrode D 1 of the memory transistors T 1 is connected to the source electrode S 2 of the other selection transistor T 2. そして、前記一方の選択トランジスタT 2のソース電極S 2はトランジスタメモリのソース電極S 0とされ、他方の選択トランジスタT 2のドレイン電極D 2はトランジスタメモリのドレイン電極D 0とされており、前記ソース電極S 0は図示しないソースラインに接続され、前記ドレイン電極D 0 Then, the source electrode S 2 of the one selection transistor T 2 are set to the source electrode S 0 of the transistor memory, the drain electrode D 2 of the other selection transistor T 2 are are a drain electrode D 0 of the transistor memory; the source electrode S 0 is connected to a source line (not shown), the drain electrode D 0
は図示しないドレインラインに接続されている。 It is connected to a drain line (not shown). またメモリトランジスタT 1のゲート電極G 1は図示しない第1のゲートラインに接続され、2つの選択トランジスタT 2のゲート電極G 2は図示しない第2のゲートラインに共通接続されている。 The gate electrode G 1 of the memory transistor T 1 is connected to a first gate line (not shown), the gate electrode G 2 of the two select transistors T 2 is commonly connected to the second gate line (not shown). なお、前記第1および第2のゲートラインは多数本平行に配線され、ソースラインおよびドレインラインはゲートラインと直交させて多数本配線されており、メモリトランジスタT 1と選択トランジスタT 2とによって構成される薄膜トランジスタメモリは、第1,第2 Incidentally, the first and second gate lines are present parallel line number, source lines and drain lines are large number wiring are perpendicular to the gate line, constituted by a memory transistors T 1 and the selection transistor T 2 TFT memory is the first, second
ゲートラインとソース,ドレインラインとの交差部にそれぞれ形成されている。 Gate lines and the source, are formed at the intersection of the drain line.

この薄膜トランジスタメモリの書込み,消去,読出しは次のようにして行なわれる。 Writing of this thin film transistor memory, erasing, reading is performed as follows.

第9図において、(a)は書込み時、(b)は消去時、(c)は読出し時の電圧印加状態を示している。 In Figure 9, (a) shows the time of writing, (b) the erasing, shows the voltage application state during (c) is read.

まず書込みについて説明すると、書込み時は、第9図(a)に示すように、ソース電極S 0およびドレイン電極 First, the writing will be described, upon writing, as shown in FIG. 9 (a), the source electrode S 0 and the drain electrode
D 0を接地(GND)するとともに、選択トランジスタT 2のゲート電極G 2にON電圧V ONを印加し、メモリトランジスタT 1のゲート電極G 1に書込み電圧+V Pを印加する。 While grounded D 0 (GND), by applying a ON voltage V ON to the gate electrode G 2 of the select transistor T 2, applying a write voltage + V P to the gate electrode G 1 of the memory transistor T 1. このような電圧を印加すると、選択トランジスタT 2がオンし、メモリトランジスタT 1のゲート電極G 1とソース,ドレイン電極S 1 ,D 1との間に書込み電圧+V Pがかかって、 The application of such a voltage, the selection transistor T 2 is turned on, the gate electrode G 1 and the source of the memory transistor T 1, takes the write voltage + V P between the drain electrode S 1, D 1,
メモリトランジスタT 1が書込み状態(OFF状態)となる。 Memory transistor T 1 becomes the write state (OFF state).

また消去時は、第9図(b)に示すように、ソース電極S 0およびドレイン電極D 0を接地(GND)するとともに、選択トランジスタT 2のゲート電極G 2にON電圧V ONを印加し、メモリトランジスタT 1のゲート電極G 1に、書込み電圧+V Pとは逆電位の消去電圧−V Pを印加する。 The erasing, as shown in FIG. 9 (b), while grounding the source electrode S 0 and the drain electrode D 0 (GND), by applying a ON voltage V ON to the gate electrode G 2 of the select transistor T 2 , the gate electrode G 1 of the memory transistor T 1, and the write voltage + V P applies an erase voltage -V P opposite potential. このような電圧を印加すると、選択トランジスタT 2がオンし、メモリトランジスタT 1のゲート電極G 1とソース,ドレイン電極S 1 ,D 1との間に書込み電極+V Pと逆電位の電位差(−V P )が生じて、メモリトランジスタT 1が消去状態(ON状態)となる。 The application of such a voltage, the selection transistor T 2 is turned on, the potential difference between the write pole + V P and reverse potential between the memory transistor gate electrode G 1 and the source of T 1, the drain electrode S 1, D 1 (- V P) is generated, the memory transistors T 1 is erased state (ON state).

一方、読出し時は、第9図(c)に示すように、メモリトランジスタT 1のゲート電極G 1とソース電極S 0を接地(GND)するとともに、選択トランジスタT 2のゲート電極G 2にON電圧V ONを印加し、ドレイン電極D 0に読出し電圧V Dを印加する。 On the other hand, during reading, as shown in FIG. 9 (c), with grounding the gate electrode G 1 and the source electrode S 0 of the memory transistor T 1 (GND), ON to the gate electrode G 2 of the select transistor T 2 applying a voltage V oN, and applies the read voltage V D to a drain electrode D 0. このような電圧を印加すると、メモリトランジスタT 1が消去状態(ON状態)であればドレイン電極D 0からソース電極S 0に電流が流れ、メモリトランジスタT 1が書込み状態(OFF状態)であれば前記電流は流れないため、ソース電極S 0からソースラインに流れる電流の有無に応じた読出しデータが出力される。 The application of such a voltage, if the memory transistor T 1 is erased state (ON state) current flows from the drain electrode D 0 to the source electrode S 0, if the memory transistor T 1 is in the write state (OFF state) since the current does not flow, read data corresponding to the presence or absence of a current flowing from the source electrode S 0 in the source line is output.

なお、ここでは1つのメモリトランジスタT 1に対して2つの選択トランジスタT 2を備えた薄膜トランジスタメモリについて説明したが、薄膜トランジスタメモリには、1つのメモリトランジスタに対して1つの選択トランジスタを備えているものがある。 Here, has been described a thin film transistor memory comprising two selection transistors T 2 for one memory transistor T 1, a thin film transistor memory, which has a single select transistor for one memory transistor there is.

〔発明が解決しようとする課題〕 [Problems that the Invention is to Solve]

しかしながら、前記従来の薄膜トランジスタメモリは、基板上にメモリ用の薄膜トランジスタと選択用の薄膜トランジスタとを隣接させて形成して、このメモリトランジスタと選択トランジスタとを接続配線により直列に接続したものであるため、1つのトランジスタメモリの素子面積(平面積)が大きく、したがってトランジスタメモリを縦横に配列して構成されるメモリマトリックスの集積度を上げることが難しいという問題をもっていた。 However, since the conventional thin film transistor memory, a thin film transistor for selecting the thin film transistor for a memory on a substrate and formed adjacent, which are connected in series by connecting wire and a selection transistor and the memory transistor, one transistor element area of ​​the memory (plane area) is large, therefore had the problem that it is difficult to raise the integration degree of the configured memory matrix by arranging transistor memory vertically and horizontally. しかも、従来の薄膜トランジスタメモリは、メモリ用薄膜トランジスタのゲート絶縁膜を電荷蓄積機能をもつ絶縁膜とし、選択用薄膜トランジスタのゲート絶縁膜を電荷蓄積機能のない絶縁膜としたものであるため、メモリ用薄膜トランジスタと選択用薄膜トランジスタとをそれぞれ別工程で製造しなければならず、したがって薄膜トランジスタメモリの製造に多くの工程数を要するという問題ももっていた。 Moreover, the conventional thin film transistor memory, since the gate insulating film of the memory TFT and the insulating film having a charge accumulation function is a gate insulating film of the selection TFT those not insulating film charge accumulation function, a thin film transistor memory It must be prepared in separate steps, respectively a selection thin film transistor and, therefore also has a problem that it takes a lot of the number of steps in the manufacture of a thin film transistor memory.

本発明は前記のような実情にかんがみてなされたものであって、その目的とするところは、メモリ用薄膜トランジスタと選択用薄膜トランジスタとで構成されるトランジスタメモリの素子面積を小さくして集積度を上げることができるとともに、少ない工程数で容易に製造することができる薄膜トランジスタメモリを提供することにある。 The present invention was made in view of the circumstances as described above, it is an object of increasing the degree of integration by reducing the element area of ​​the transistor memory composed of a memory thin film transistor and the selection thin film transistor it is possible to provide a thin film transistor memory which can be easily produced with a small number of steps.

〔課題を解決するための手段〕 [Means for Solving the Problems]

本発明の薄膜トランジスタメモリは、半導体層と、この半導体層の一面側に形成されたメモリ用ゲート絶縁膜と、該半導体層の一面側の該メモリ用ゲート絶縁膜に対応した部分の上部に形成されたメモリ用ゲート電極と、 TFT memory of the present invention includes a semiconductor layer, the semiconductor and a surface memory gate insulation formed on side film layer is formed on top of the portion corresponding to the memory gate insulating film of one surface side of the semiconductor layer and a gate electrode for the memory,
前記半導体層の他面側に形成されたソース、ドレイン電極と、前記半導体層の他面および前記ソース、ドレイン電極を覆って形成され、前記メモリ用ゲート電極領域に対応する部分が他の部分より厚くされたゲート絶縁膜と、該ゲート絶縁膜上に、前記半導体層領域のほぼ全面に対応した領域を含んで形成された選択トランジスタ用ゲート電極とを備えたものである。 Other side source formed on the semiconductor layer, and the drain electrode, the other surface and the source of the semiconductor layer is formed over the drain electrode, the portion corresponding to the gate electrode region for the memory than other portions a thickened gate insulating film, on the gate insulating film, in which a gate electrode substantially selection transistors entire surface is formed to include a region corresponding to the semiconductor layer region.

このように、半導体層の一面側にメモリ用ゲート絶縁膜とメモリ用ゲート電極を形成し、半導体層の他面側に、ソース、ドレイン電極、およびゲート絶縁膜、選択トランジスタ用ゲート電極を形成すると、メモリ用ゲート電極と選択トランジスタ用ゲート電極が積層される構造となり、同一平面に並べて形成する場合に比して面積を小さくすることができる。 Thus, the gate insulating film and a gate electrode for the memory for the memory is formed on one surface side of the semiconductor layer, the other surface of the semiconductor layer, a source, a drain electrode, and the gate insulating film, forming a gate electrode for the selection transistor becomes a structure in which the gate electrode and the selection transistor gate electrode for memory are stacked, it is possible to reduce the area as compared with the case of forming side by side on the same plane.

〔実施例〕 〔Example〕

以下、本発明の実施例を図面を参照して説明する。 Hereinafter, an embodiment of the present invention with reference to the drawings.

第1図〜第5図は本発明の第1の実施例を示したもので、第1図および第2図は薄膜トランジスタメモリの断面図および平面図である。 Figure 1-Fig. 5 shows a first embodiment of the present invention, FIGS. 1 and 2 is a cross-sectional view and a plan view of a thin film transistor memory.

この薄膜トランジスタメモリの構造を説明すると、図中11はガラス等からなる絶縁性基板であり、この基板11 To describe the structure of the thin film transistor memory, reference numeral 11 is an insulating substrate made of glass or the like, the substrate 11
上には下部ゲート電極G 10が形成されている。 Lower gate electrode G 10 is formed on the top. この下部ゲート電極G 10は、基板11上に形成した下部ゲートラインGL 10の上に局部的に突出形成されており、この下部ゲート電極G 10は、下部ゲートラインGL 10と同じ幅に、300 The lower gate electrode G 10 is locally protruded on the lower gate line GL 10 formed on the substrate 11, the lower gate electrode G 10 is the same width as the lower gate line GL 10, 300
0Åの厚さに形成されている。 And it is formed to a thickness of 0 Å. また、前記基板11上には、前記下部ゲートラインGL 10および下部ゲート電極G Further, on the substrate 11, the lower gate line GL 10 and the lower gate electrode G
10を覆う平坦化絶縁膜12が形成されている。 10 planarizing insulating film 12 covering the is formed. この平坦化絶縁膜12は電荷蓄積機能のない絶縁膜からなっており、 The planarization insulating film 12 is made of an insulating film without a charge accumulation function,
この平坦化絶縁膜12は、下部ゲートラインGL 10を厚く覆い、下部ゲート電極G 10を薄く覆う厚さに形成されている。 The planarizing insulating film 12 covers thick lower gate line GL 10, and is formed to a thickness covering thin lower gate electrode G 10. なお、この平坦化絶縁膜12の下部ゲートラインGL 10 The lower gate line GL 10 of the planarization insulating film 12
上の部分の膜厚は4000Å、下部ゲート電極G 10上の部分の膜厚は1000Åである。 The film thickness of the portion of the above 4000 Å, the thickness of the portion on the lower gate electrode G 10 is 1000 Å. そして、この平坦化絶縁膜12の上には、下部ゲート絶縁膜13が基板11のほぼ全面にわたって形成されている。 And, on the planarization insulating film 12, the lower gate insulating film 13 is formed over substantially the entire surface of the substrate 11. この下部ゲート絶縁膜13はその上層部にの全域に電荷蓄積機能をもたせたもので、この下部ゲート絶縁膜13は、電荷蓄積機能のないSiN(窒化シリコン)からなる下層絶縁膜13aの上に、Si(シリコン)の組成比を多くして電荷蓄積機能をもたせたSiNからなるメモリ性絶縁膜13bを積層した二層膜となっている。 The lower gate insulating film 13 which was imparted a charge storage function over the entire thereon portion, the lower gate insulating film 13, on the lower insulating film 13a made of SiN no charge accumulation function (silicon nitride) , has a two-layered film of laminated layers of the memory insulating film 13b made of SiN remembering much to charge accumulation function the composition ratio of Si (silicon). なお、前記下層絶縁膜13aの膜厚は900Å、メモリ性絶縁膜13bの膜厚は100Åである。 The thickness of the lower insulating film 13a is 900 Å, the thickness of the memory insulating film 13b is 100 Å. この下部ゲート絶縁膜 The lower gate insulating film
13の上(メモリ性絶縁膜13bの上)には、アモルファスシリコンまたはポリシリコンからなるi型の半導体層14 13 on the A (on the memory insulation film 13b), i-type semiconductor layer 14 made of amorphous silicon or polysilicon
がトランジスタメモリの素子形状に対応するパターンに形成されており、この半導体層14の両側部の上には、n There are formed in a pattern corresponding to the element shape of the transistor memory, on both side portions of the semiconductor layer 14, n
型半導体(n型不純物をドープしたアモルファスシリコンまたはポリシリコン)からなるオーミックコンタクト層15を介して、ソース電極Sとドレイン電極Dが形成されている。 Through the ohmic contact layer 15 made of type semiconductor (amorphous silicon or polysilicon doped with an n-type impurity), the source electrode S and the drain electrode D are formed. このソース電極Sおよびドレイン電極Dはそれぞれ、下部ゲート絶縁膜13の上に前記下部ゲートラインGL 10と直交させて配線したソースラインSLおよびドレインラインDLにつながっている。 The respective source electrodes S and the drain electrode D is connected to the source line SL and the drain line DL and wiring are perpendicular to the lower gate line GL 10 on the lower gate insulating film 13. そして、前記半導体層 Then, the semiconductor layer
14およびソース,ドレイン電極S,Dの上には、基板11のほぼ全面にわたって、電荷蓄積機能のない窒化シリコンからなる上部ゲート絶縁膜16が形成されている。 14 and source and drain electrodes S, on the D is substantially over the entire surface of the substrate 11, the upper gate insulating film 16 made of free silicon nitride of the charge accumulation function is formed. この上部ゲート絶縁膜16の上には、上部ゲートラインGL 20が下部ゲートラインGL 10と平行に配線されており、この上部ゲートラインGL 20のうちの半導体層14上の部分は上部ゲート電極G 20とされている。 On top of the upper gate insulating film 16, the upper gate line GL 20 are parallel to the wiring and the lower gate line GL 10, portions of the semiconductor layer 14 is an upper gate electrode G of the upper gate line GL 20 there is a 20.

そして、前記下部ゲート電極G 10と、平坦化絶縁膜12 Then, with the lower gate electrode G 10, a planarization insulating film 12
および電荷蓄積機能をもつ下部ゲート絶縁膜13と、半導体層14およびソース,ドレイン電極S,Dとは、逆スタガー型のメモリ用薄膜トランジスタ(以下、メモリトランジスタという)T 10を構成している。 And a lower gate insulating film 13 having a charge accumulation function, the semiconductor layer 14 and the source, the drain electrode S, is as D, inverse stagger type memory thin film transistor (hereinafter, referred to as the memory transistor) constituting the T 10. また、このメモリトランジスタT 10のゲート電極である下部ゲート電極G 10 The lower gate electrode G 10 is the gate electrode of the memory transistor T 10
は、半導体層14のチャンネル長方向の中央部(ソース, The central portion of the channel length direction of the semiconductor layer 14 (source,
ドレイン電極S,D間の中央部)に対向させて、半導体層1 Drain electrodes S, to face the central portion) between the D, the semiconductor layer 1
4のチャンネル長方向幅のほぼ1/3の幅に形成されており、したがって下部ゲート絶縁膜13は、下部ゲート電極 4 is formed in approximately 1/3 of the width of the channel length direction width, thus the lower gate insulating film 13, the lower gate electrode
G 10と対向する中央部だけがメモリ領域となっている。 Only the central portion facing the G 10 is a memory area.

一方、前記上部ゲート電極G 20は、半導体層14の全体に対向する電極とされており、この上部ゲート電極G 20 Meanwhile, the upper gate electrode G 20 is an electrode opposed to the entire semiconductor layer 14, the upper gate electrode G 20
と半導体層14との間の上部ゲート絶縁膜16は、下部ゲート絶縁膜13のメモリ領域(下部ゲート電極G 10の対向部分)の上の部分と、ソース,ドレイン電極S,Dのほぼ中央に対向する位置からの外側の部分の膜厚を厚くし、前記メモリ領域とソース電極Sとの間およびメモリ領域とドレイン電極Dとの間の部分の膜厚をそれぞれ薄くした絶縁膜とされている。 Upper gate insulating film 16 between the semiconductor layer 14 and has a top portion of the memory region of the lower gate insulating film 13 (the opposite portion of the lower gate electrode G 10), a source, a drain electrode S, substantially at the center of the D the thickness of the outer portion from the opposing positions thickening, there is a insulating film is made thinner, respectively the film thickness of the portion and between the memory area and the drain electrode D of the memory region and the source electrode S . すなわち、この上部ゲート絶縁膜 That is, the upper gate insulating film
16は、半導体層13の全体を覆う下層絶縁膜16aと、この下層絶縁膜16aの表面全体に形成されたエッチングストッパ用絶縁膜16bと、このエッチングストッパ用絶縁膜1 16 includes a lower insulating film 16a to cover the entire semiconductor layer 13, and the lower insulating film etching stopper insulating film 16b formed on the entire surface of 16a, the use etching stopper insulating film 1
6bの上に前記メモリ領域およびソース,ドレイン電極S, Said memory region and the source on the 6b, the drain electrode S,
Dのほぼ中央から外側の部分にそれぞれ対応させて形成された上層絶縁膜16cとからなる積層間とされており、 D are the inter-stack comprising a corresponding to allowed upper insulating film 16c formed in the outer part from the approximate center of,
前記下層絶縁膜16aと上層絶縁膜16cは例えば電荷蓄積機能のないSiNで形成され、エッチングストッパ用絶縁膜1 The lower insulating layer 16a and the upper insulating film 16c is formed of SiN no example of a charge accumulation function, an etching stopper insulating film 1
6bは例えばAl 2 O 3 (アルミナ)で形成されている。 6b is formed, for example, Al 2 O 3 (alumina). また、下層絶縁膜16aの膜厚は1900Å、エッチングストッパ用絶縁膜16bの膜厚は100Å、上層絶縁膜16cの膜厚は3 The thickness of the lower insulating film 16a is 1900 Å, the film thickness is 100Å etching stopper insulating film 16b, the thickness of the upper insulating film 16c 3
000Åとされており、この上部ゲート絶縁膜16の厚膜部分(下層絶縁膜16aとエッチングストッパ用絶縁膜16bと上層絶縁膜16cとからなる三層膜部分)の膜厚は、半導体層14のメモリ領域対応部分に上部ゲート電極G 20からゲート電圧が印加されるのを防ぐのに十分な膜厚(5000 Are as 000A, the thickness of the thick portion of the upper gate insulating film 16 (three-layer film portion composed of the lower insulating film 16a and the etching stopper insulating film 16b and the upper insulating film 16c) is of the semiconductor layer 14 sufficient thickness to prevent the memory area corresponding portion from the upper gate electrode G 20 of the gate voltage is applied (5000
Å)とされ、上部ゲート電極G 20の薄膜部分(下層絶縁膜16aとエッチングストッパ用絶縁膜16bとからなる二層膜部分)の膜厚は、半導体層14に上部ゲート電極G 20から十分なゲート電圧を印加できる膜厚(2000Å)とされている。 Is a Å), the thickness of the thin film portion of the upper gate electrode G 20 (two-layer film portion composed of the lower insulating film 16a and the etching stopper insulating film 16b) is sufficient to semiconductor layer 14 from the upper gate electrode G 20 there is a thickness (2000 Å) of the gate voltage can be applied. なお、この上部ゲート絶縁膜16の膜厚部分は、 The thickness portion of the upper gate insulating film 16,
ソース,ドレインラインSL,DLの長さ方向における絶縁膜全長に形成されている。 Source, drain line SL, are formed in the insulating film entire length in the length direction of the DL.

そして、前記メモリトランジスタT 10の上には、前記半導体層14およびソース,ドレイン電極S,DをメモリトランジスタT 10と共用する2つの選択用薄膜トランジスタ(以下、選択トランジスタという)T 20 ,T 20が形成されている。 Then, over the memory transistor T 10, the semiconductor layer 14 and the source, drain electrodes S, 2 one selected thin film transistor to be shared with the memory transistor T 10 a D (hereinafter, referred to as the selection transistor) is T 20, T 20 It is formed. この2つの選択トランジスタT 20 ,T 20は、前記半導体層14およびソース,ドレイン電極S,Dと、電荷蓄積機能のない上部ゲート絶縁膜16と、上部ゲート電極 The two select transistors T 20, T 20, the semiconductor layer 14 and the source, drain electrodes S, and D, the upper gate insulating film 16 having no charge accumulation function, upper gate electrode
G 20とで構成されたコプラナー型薄膜トランジスタであり、一方の選択トランジスタT 20は、半導体層14およびソース,ドレイン電極S,Dと、上部ゲート絶縁膜16の一方の薄膜部分と、上部ゲート電極G 20とで構成され、他方の選択トランジスタT 20は、前記半導体層14およびソース,ドレイン電極S,Dと、上部ゲート絶縁膜16の他方の薄膜部分と、上部ゲート電極G 20とで構成されている。 A coplanar type thin film transistor comprised of a G 20, one of the select transistor T 20, the semiconductor layer 14 and the source, drain electrodes S, and D, a one of the thin film portion of the upper gate insulating film 16, upper gate electrode G is composed of a 20, the other selection transistor T 20, the semiconductor layer 14 and the source, drain electrodes S, and D, a other thin portion of the upper gate insulating film 16, is composed of a upper gate electrode G 20 there.

この2つの選択トランジスタT 20 ,T 20は、そのゲート電極(上部ゲート電極)G 20を半導体層14の全体に対向する電極としたことによってゲート側で共通接続されており、またこの両選択トランジスタT 20 ,T 20は、そのソース,ドレイン電極S,DをメモリトランジスタT 10と共用したことによって、メモリトランジスタT 10と直列に接続されている。 The two select transistors T 20, T 20 are connected to a common gate side by which the electrode opposed to the gate electrode (the upper gate electrode) G 20 to the entire semiconductor layer 14, and this both selection transistors T 20, T 20 has its source, drain electrodes S, by the shared memory transistors T 10 to D, and is connected in series with the memory transistor T 10.

さらに、前記上部ゲート絶縁膜16の選択トランジスタ Further, the selection transistors of the upper gate insulating film 16
T 20 ,T 20を構成する2箇所の薄膜部分はそれぞれ、下部ゲート絶縁膜13のメモリ領域に対応する膜厚部分のチャンネル長方向の幅を下部ゲート電極G 10のチャンネル長方向幅より小さくすることによって、下部ゲート電極G T 20, T 20 each thin portion of the two positions which constitute the, to reduce the channel length direction of the width of the film thickness portion corresponding to the memory region of the lower gate insulating film 13 than the channel length direction width of the lower gate electrode G 10 by the lower gate electrode G
10の両側部にラップさせてある。 It is then wrapped on both sides of the 10. このようにしているのは、メモリトランジスタT 10と両選択トランジスタT 20 ,T Is What this way, both selection and memory transistors T 10 transistors T 20, T
20との電気的な接続を確保するためであり、上部ゲート絶縁膜16の選択トランジスタT 20 ,T 20を構成する薄膜部分を下部ゲート電極G 10にラップさせておけば、半導体層14のメモリトランジスタT 10領域と選択トランジスタT And to secure the electrical connection 20, if a thin portion constituting the selection transistor T 20, T 20 of the upper gate insulating film 16 by the lap beneath the gate electrode G 10, the memory of the semiconductor layer 14 select the transistor T 10 area transistor T
20領域との境界部(下部ゲート絶縁膜13のメモリ領域に対応する部分の両側部)に、メモリトランジスタT 10のゲート電極(下部ゲート電極)G 10からも選択トランジスタT 20 ,T 20のゲート電極(上部ゲート電極)G 20からもゲート電圧を印加することができるから、メモリトランジスタT 10と選択トランジスタT 20 ,T 20との両方をONさせたときに、半導体層14を介してドレイン電極Dからソース電極Sに電流が流れる。 The boundary between the 20 region (both sides of the portion corresponding to the memory region of the lower gate insulating film 13), a gate of the gate electrode (the lower gate electrode) is also selected from G 10 transistors T 20, T 20 of the memory transistor T 10 since it is possible to apply the gate voltage from the electrodes (the upper gate electrode) G 20, when brought into oN both the memory transistors T 10 and the selection transistor T 20, T 20, the drain electrode through the semiconductor layer 14 current flows through the source electrode S from D. なお、この実施例では、上部ゲート絶縁膜16のメモリ領域上の膜厚部分の幅を、下部ゲート電極G 10の幅のほぼ1/2としているが、この膜厚部分の幅は、下部ゲート電極G 10の幅以下であれば任意の幅でよく、要は、上部ゲート絶縁膜16の薄膜部分が下部ゲート電極G 10の少なくとも側縁に対向していればよい。 In this embodiment, the width of the thickness portion of the memory area of the upper gate insulating film 16, although approximately half the width of the lower gate electrode G 10, the width of the film thickness portion, the lower gate if the width of the electrode G 10 or less may be any width, short, thin portion of the upper gate insulating film 16 has only to be opposed to at least a side edge of the lower gate electrode G 10.

第3図は前記薄膜トランジスタメモリの製造方法を示したもので、この薄膜トランジスタメモリは次のような工程で製造される。 But Figure 3 is showing a method of manufacturing the thin film transistor memory, the thin film transistor memory is produced by the following process.

まず、第3図(a)に示すように、基板11上にゲートラインGL 10となる金属膜30を500Åの厚さに堆積させ、 First, as shown in FIG. 3 (a), depositing a metal film 30 of the gate line GL 10 on the substrate 11 to a thickness of 500 Å,
その上に下部ゲート電極G 10となる金属膜31を3000Åの厚さに堆積させる。 Depositing a metal film 31 serving as a lower gate electrode G 10 thereon to a thickness of 3000 Å. なお、下部ゲート電極G 10となる上層の金属膜31はTa(タンタル)等で形成し、ゲートラインGL 10となる下層の金属膜30は、前記上層の金属膜31とエッチングレートの異なる金属、例えばCr(クロム)等で形成する。 Incidentally, the upper layer of the metal film 31 serving as a lower gate electrode G 10 is formed by Ta (tantalum) or the like, underlying metal film 30 serving as the gate line GL 10 is different metal of said layer of metal film 31 and the etching rate, for example, it is formed with Cr (chrome) or the like.

次に、第3図(b)に示すように、前記上層の金属膜 Next, as shown in FIG. 3 (b), the upper metal film
31のフォトリソグラフィ法によりパターニングして下部ゲート電極G 10を形成し、次いで前記下層の金属膜30をフォトリソグラフィ法によりパターニングしてゲートラインGL 10を形成する。 Forming a lower gate electrode G 10 is patterned by 31 photolithography method, followed by forming a gate line GL 10 by patterning the lower metal film 30 by photolithography.

次に、第3図(c)に示すように、基板11上の全面に、SOG(スピン・オン・ガラス)と呼ばれるシラノール系無機絶縁物をスピンコート法により塗布してこれを約300℃で約1時間加熱し、下部ゲートラインGL 10上の部分の膜厚が4000Å、下部ゲート電極G 10上の部分の膜厚が1000Åで、かつ上面が平坦な平坦化絶縁膜12を形成する。 Next, as shown in FIG. 3 (c), on the entire surface of the substrate 11, SOG silanol-based inorganic insulating material called a (spin on glass) in which about 300 ° C. was applied by spin coating about 1 hour heating, the thickness of the portion on the lower gate line GL 10 is 4000 Å, a thickness of a portion on the lower gate electrode G 10 is 1000 Å, and an upper surface to form a flat planarizing insulating film 12.

次に、第3図(d)に示すように、前記平坦化絶縁膜 Next, as shown in FIG. 3 (d), the planarization insulating film
12の上に、下部ゲート絶縁膜13の下層絶縁膜(電荷蓄積機能のないSiN膜)13aと、電荷蓄積機能をもつメモリ性絶縁膜(Siの組成比を多くしたSiN膜)13bとを、900Å, Over 12, and 13a the lower insulating film (SiN film without a charge accumulation function) of the lower gate insulating film 13, and 13b (SiN film was more the composition ratio of Si) memory insulating film having a charge accumulation function, 900Å,
100Åの厚さに連続して順次堆積させて、この下層絶縁膜13aとメモリ性絶縁膜13bとからなる二層の下部ゲート絶縁膜13を形成し、その上に、i型アモルファスシリコンまたはi型ポリシリコンからなる半導体層14と、n型半導体(n型アモルファスシリコンまたはn型ポリシリコン)からなるオーミックコンタクト層15とを、1000 By sequentially continuously deposited to a thickness of 100 Å, to form the lower insulating layer 13a and the memory insulating film 13b made of a two-layer lower gate insulating film 13, on which, i-type amorphous silicon or i-type a semiconductor layer 14 made of polysilicon, and the ohmic contact layer 15 made of n-type semiconductor (n-type amorphous silicon or n-type polysilicon), 1000
Å,250Åの厚さに連続して順次堆積させ、さらにその上に、Cr等からなるソース,ドレイン電極用金属膜40を50 Å, are sequentially deposited continuously in a thickness of 250 Å, further thereon, a source of Cr or the like, the drain electrode metal film 40 50
0Åの厚さに堆積させる。 It is deposited to a thickness of 0Å.

次に、前記ソース,ドレイン電極用金属膜40をフォトリソグラフィ法によりパターニングして、第3図(e) Next, the source and drain electrode metal film 40 is patterned by photolithography, FIG. 3 (e)
に示すように、ソース,ドレイン電極用金属膜40からなるソース,ドレイン電極S,Dおよびソース,ドレインラインSL,DLを形成し、次いでオーミックコンタクト層15 As shown, the source, the source comprising a drain electrode metal film 40, the drain electrode S, D and a source, a drain line SL, to form a DL, then the ohmic contact layer 15
をソース,ドレイン電極S,Dおよびソース,ドレインラインSL,DLの形状にパターニングする。 The patterned source and drain electrodes S, D and a source, a drain line SL, the shape of the DL.

次に、第3図(f)に示すように、半導体層14をフォトリソグラフィ法によりトランジスタメモリの素子形状にパターニングして、メモリトランジスタT 10を構成する。 Next, as shown in FIG. 3 (f), by patterning the element shape of the transistor memory semiconductor layer 14 by photolithography to form the memory transistor T 10. なお、この半導体層14は、ソースラインSLおよびドレインラインDLの下にもその全長にわたって残る。 Incidentally, the semiconductor layer 14, below the source line SL and the drain line DL remains over its entire length.

次に、第3図(g)に示すように、基板11上の全面に、上部ゲート絶縁膜16の下層絶縁膜16aと、エッチングストッパ用絶縁膜16bと、上層絶縁膜16cを、1900Å,1 Next, as shown in FIG. 3 (g), on the entire surface of the substrate 11, and the lower insulating film 16a of the upper gate insulating film 16, an etching stopper insulating film 16b, and the upper insulating film 16c, 1900 Å, 1
00Å,3000Åの厚さに堆積させる。 00Å, deposited to a thickness of 3000Å.

次に、第3図(h)に示すように、前記上層絶縁膜16 Next, as shown in FIG. 3 (h), the upper insulating film 16
cのうち、下部ゲート絶縁膜13のメモリ領域(下部ゲート電極G 10の対向部分)とソース電極Sとの間および前記メモリ領域とドレイン電極Dとの間の部分をフォトリソグラフィ法によってエッチング除去し、前記メモリ領域の上の部分とソース,ドレイン電極S,Dのほぼ中央に対向する位置から外側の部分とを、下層絶縁膜16aとエッチングストッパ用絶縁膜16bと上層絶縁膜16cとからなる三層膜部分構造の厚膜部分(膜厚5000Å)とし、前記メモリ領域とソース,ドレイン電極S,Dとの間の部分を、下層絶縁膜16aとエッチングストッパ用絶縁膜16bとからなる二層膜構造の薄膜部分(膜厚2000Å)薄膜部分とした上部ゲート絶縁膜16を形成する。 Of c, removing etched by partial photolithography between and between the memory region and the drain electrode D and the source electrode S (the opposing portion of the lower gate electrode G 10) memory areas of the lower gate insulating film 13 , said portion and the source of the upper memory area, the drain electrode S, an outer portion from the almost center opposite to the position and D, consisting of a lower insulating film 16a and the etching stopper insulating film 16b and the upper insulating film 16c three a thick portion of the layer film substructure (thickness 5000 Å), the memory region and the source, the drain electrode S, a portion between the as D, two-layer film comprising a lower insulating film 16a and the etching stopper insulating film 16b forming an upper gate insulating film 16 and thin portions (thickness 2000 Å) film portion of the structure. この場合、前記上層絶縁膜16cの除去部分をエッチングしても、このエッチングの進行はエッチングストッパ用絶縁膜16bによって阻止されるから、上層絶縁膜16cをパターニングするエッチング時に、下層絶縁膜16aがダメージを受けることはなく、したがって、この上部ゲート絶縁膜16は歩留よく形成することができる。 In this case, be etched to remove portions of the upper insulating film 16c, because the progress of the etching is prevented by the etching stopper insulating film 16b, during etching for patterning an upper insulating film 16c, the lower insulating film 16a is damaged the not receive, therefore, the upper gate insulating film 16 can be formed with good yield.

次に、第3図(i)に示すように、前記上部ゲート絶縁膜16の上にAl(アルミニウム)等の金属膜を4000Åの厚さに堆積させ、この金属膜をフォトリソグラフィ法によりパターニングして上部ゲート電極G 20および上部ゲートラインGL 20を形成して、2つの選択トランジスタT Next, as shown in FIG. 3 (i), wherein depositing a metal film such as Al (aluminum) on the upper gate insulating film 16 to a thickness of 4000 Å, the metal film is patterned by photolithography to form the upper gate electrode G 20 and the upper gate line GL 20 Te, two selection transistors T
20 ,T 20を構成し、薄膜トランジスタメモリを完成する。 Configure the 20, T 20, to complete the thin film transistor memory.

なお、この製造方法では、下部ゲート電極G 10と平坦化絶縁膜12を第3図(a)〜(c)に示した工程で形成しているが、この下部ゲート電極G 10と平坦化絶縁膜12 In this manufacturing method, are formed by the steps shown a planarization insulating film 12 and the lower gate electrode G 10 in FIG. 3 (a) ~ (c), the planarization insulating this lower gate electrode G 10 film 12
は他の方法で形成することもできる。 It can also be formed in other ways.

すなわち、第4図は前記下部ゲート電極G 10と平坦化絶縁膜12を形成する他の方法を示している。 That is, FIG. 4 shows another method of forming the planarizing insulating film 12 and the lower gate electrode G 10.

この方法は、下部ゲート電極G 10および下部ゲートラインGL 10を前述した方法で第4図(a)に示すように形成した後、第4図(b)に示すように、基板11上の全面にPSG(燐ガラス)からなる絶縁膜12Aを減圧CVD法により約4000Åの厚さに堆積させ、この後、850℃〜1000℃ This method, after forming as shown in FIG. 4 in the manner described above the lower gate electrode G 10 and the lower gate line GL 10 (a), as shown in FIG. 4 (b), the whole surface of the substrate 11 the insulating film 12A made of PSG (phosphosilicate glass) deposited to a thickness of about 4000Å by low pressure CVD method, thereafter, 850 ° C. to 1000 ° C.
の水蒸気雰囲気中で30分以上加熱するリフロー処理により前記絶縁膜12Aを平坦化して、第4図(c)に示すように、下部ゲートラインGL 10上の膜厚が約4000Å、下部ゲート電極G 10上の膜厚が約1000Åの平坦化絶縁膜12を形成する方法である。 The insulating film 12A by a reflow process of heating for 30 minutes or more in a steam atmosphere and flattening of, as shown in FIG. 4 (c), the film thickness of the lower gate line GL 10 is about 4000 Å, the lower gate electrode G film thickness on 10 is a method of forming a planarization insulating film 12 of about 1000 Å.

なお、この第4図の方法で下部ゲート電極G 10と平坦化絶縁膜12を形成する場合も、これ以後は、第3図の(d)〜(i)に示した工程で薄膜トランジスタメモリを製造する。 Even in the case of forming the planarizing insulating film 12 and the lower gate electrode G 10 in the Figure 4 method, the Hereafter, producing a thin film transistor memory in the process shown in the FIG. 3 (d) ~ (i) to.

第5図は前記薄膜トランジスタメモリの等価回路図であり、この薄膜トランジスタメモリは、1つの薄膜トランジスタの中に、メモリトランジスタT 10と2つの選択トランジスタT 20 ,T 20とを積層して形成した構成となっている。 FIG. 5 is an equivalent circuit diagram of the thin film transistor memory, the thin film transistor memory, in one of the thin film transistor, a structure formed by laminating a memory transistor T 10 and two select transistors T 20, T 20 ing. なお、第5図では1つの薄膜トランジスタメモリの等価回路を示しているが、この薄膜トランジスタメモリは、下部ゲートラインG 10および上部ゲートラインG In the FIG. 5 shows an equivalent circuit of one thin film transistor memory, but the thin film transistor memory, lower gate lines G 10 and the upper gate line G
20とソース,ドレインラインSL,DLとの交差部にそれぞれ形成されている。 20 and the source, drain line SL, are formed at the intersection of the DL.

この薄膜トランジスタメモリの書込み,消去,読出しは次のようにして行なわれる。 Writing of this thin film transistor memory, erasing, reading is performed as follows.

第5図において、(a)は書込み時、(b)は消去時、(c)は読出し時の電圧印加状態を示している。 In FIG. 5, (a) shows the time of writing, (b) the erasing, shows the voltage application state during (c) is read.

まず書込みについて説明すると、書込み時は、第5図(a)に示すように、ソース電極Sおよびドレイン電極Dを接地(GND)するとともに、選択トランジスタT 20 ,T First, the writing will be described, upon writing, as shown in FIG. 5 (a), as well as ground (GND) and the source electrode S and the drain electrode D, the select transistor T 20, T
20のゲート電極G 20にON電圧V ONを印加し、メモリトランジスタT 10のゲート電極G 10に書込み電圧+V Pを印加する。 20 by applying a ON voltage V ON to the gate electrode G 20 of, applying a write voltage + V P to the gate electrode G 10 of the memory transistor T 10. このような電圧を印加すると、2つの選択トランジスタT 20 ,T 20がオンし、メモリトランジスタT 10のゲート電極G 10とソース,ドレイン電極S,Dとの間に書込み電圧+V Pがかかって下部ゲート絶縁膜13のメモリ領域(メモリ性絶縁膜13bのゲート電極G 10対向部)に電荷がトラップされ、メモリトランジスタT 10が書込み状態(OFF状態)となる。 The application of such a voltage, the two select transistors T 20, T 20 are turned on, the gate electrode G 10 and the source of the memory transistor T 10, the drain electrode S, the lower takes write voltage + V P between the D charge in the memory region of the gate insulating film 13 (the gate electrode G 10 facing portion of the memory insulation film 13b) is trapped, the memory transistor T 10 is a write state (OFF state).

また消去時は、第5図(b)に示すように、ソース電極Sおよびドレイン電極Dを接地(GND)するとともに、選択トランジスタT 20のゲート電極G 20にON電圧V ON The erasing, as shown in FIG. 5 (b), while grounding the source electrode S and the drain electrode D (GND), ON voltage V ON to the gate electrode G 20 of the select transistor T 20
を印加し、メモリトランジスタT 10のゲート電極G 10に、 Was applied to the gate electrode G 10 of the memory transistor T 10,
書込み電圧+V Pとは逆電位の消去弾圧−V Pを印加する。 The write voltage + V P applies an erase repression -V P of reverse potential.
このような電圧を印加すると、選択トランジスタT 20 ,T The application of such a voltage, the selection transistor T 20, T
20がオンし、メモリトランジスタT 10のゲート電極G 10とソース,ドレイン電極S,Dとの間に書込み電圧+V Pと逆電位の電位差(−V P )が生じて下部ゲート絶縁膜13のメモリ領域にトラップされている電荷が放出され、メモリトランジスタT 10が消去状態(ON状態)となる。 20 is turned on, the memory of the gate electrode G 10 of the memory transistor T 10 source, drain electrodes S, the potential difference between the write voltage + V P and reverse potential between D (-V P) bottom occurs gate insulating film 13 charge that is trapped in the area is released, the memory transistor T 10 is the erased state (oN state).

一方、読出し時は、第5図(c)に示すように、メモリトランジスタT 10のゲート電極G 10とソース電極Sを接地(GND)するとともに、選択トランジスタT 20 ,T 20のゲート電極G 20にON電圧V ONを印加し、ドレイン電極Dに読出し電圧V Dを印加する。 On the other hand, during reading, as shown in FIG. 5 (c), with grounding the gate electrode G 10 and the source electrode S of the memory transistor T 10 (GND), the gate electrode G 20 of the selection transistors T 20, T 20 to apply the oN voltage V oN, and applies the read voltage V D to a drain electrode D. このような電圧を印加すると、 The application of such a voltage,
メモリトランジスタT 10が消去状態(ON状態)であればドレイン電極Dからソース電極Sに電流が流れ、メモリトランジスタT 10が書込み状態(OFF状態)であれば前記電流は流れないため、ソース電極Sからソースラインに流れる電流の有無に応じた読出しデータが出力される。 Since current flows from the drain electrode D to the source electrode S if erased memory transistor T 10 state (ON state), the current if the memory transistor T 10 is a write state (OFF state) does not flow, the source electrode S read data corresponding to the presence or absence of a current flowing through the source line is outputted from.

すなわち、前記薄膜トランジスタメモリは、下部ゲート電極G 10と電荷蓄積機能をもつ下部ゲート絶縁膜13と半導体層14およびソース,ドレイン電極S,Dとを積層して構成したメモリトランジスタT 10の上に、電荷蓄積機能のない上部ゲート絶縁膜16上部ゲート電極G 20とを積層して、前記半導体層14およびソース,ドレイン電極S, That is, the thin film transistor memory includes a lower gate insulating film 13 and the semiconductor layer 14 and the source having a charge accumulation function and the lower gate electrode G 10, the drain electrode S, on the memory transistor T 10 which is formed by laminating and D, by laminating the upper gate insulating film 16 upper gate electrode G 20 without the charge storage capabilities, the semiconductor layer 14 and the source, drain electrodes S,
DをメモリトランジスタT 10と共用する2つの選択トランジスタT 20 ,T 20を構成したものである。 D a is obtained by constituting two selection shared with the memory transistor T 10 transistors T 20, T 20.

この薄膜トランジスタメモリは、メモリトランジスタ The thin film transistor memory, the memory transistor
T 10と選択用薄膜トランジスタT 20 ,T 20とを積層して構成したものであるから、メモリトランジスタT 10と選択トランジスタT 20 ,T 20とで構成されるトランジスタメモリの素子面積を小さくして集積度を上げることができる。 A selection thin film transistor T 20, T 20 because is constructed by laminating a T 10, reduced to the integrated device area of the transistor memory composed of the memory transistor T 10 and the selection transistor T 20, T 20 degree can be increased.
またこの薄膜トランジスタメモリでは、前記半導体層14 In the thin film transistor memory, the semiconductor layer 14
およびソース,ドレイン電極S,DをメモリトランジスタT And source and drain electrodes S, D memory transistors T
10と選択トランジスタT 20 ,T 20とに共用しているため、 Due to the shared 10 and the selection transistor T 20, T 20,
前述したような少ない工程数で容易に製造することができる。 It can be easily produced with a small number of steps as described above.

そして、この薄膜トランジスタメモリにおいては、下部ゲート電極G 10を、基板11上に形成した下部ゲートラインGL 10の上に半導体層14の一部分に対向させて突出形成して、下部ゲート絶縁膜13の下部ゲート電極G 10と対向する部分をメモリ領域とし、さらに前記下部ゲートラインGL 10および下部ゲート電極G 10の上に、下部ゲートラインGL 10を厚く覆い、下部ゲート電極G 10は薄く覆う平坦化絶縁膜12を形成して、この平坦化絶縁膜12の上に下部ゲート絶縁膜13を形成することにより、半導体層14 Then, in the thin film transistor memory, a lower gate electrode G 10, and protrudes to face the portion of the semiconductor layer 14 on the lower gate line GL 10 formed on the substrate 11, the lower portion of the lower gate insulating film 13 the gate electrode G 10 and the portion facing the memory area, further on the lower gate line GL 10 and the lower gate electrode G 10, covered thick lower gate line GL 10, lower gate electrode G 10 is a planarization insulating covering thin to form a film 12, by forming a lower gate insulating film 13 on the planarization insulating film 12, semiconductor layer 14
のメモリ領域対応部分以外の部分と下部ゲートラインGL Part and the lower gate line GL of the other memory area corresponding portion
10との間の絶縁膜(平坦化絶縁膜12と下部ゲート絶縁膜 Insulating film between the 10 (planarization insulating film 12 and the lower gate insulating film
13)の層厚を厚くし、さらに、半導体層14と上部ゲート電極G 20との間の上部ゲート絶縁膜16を、半導体層14の全体を覆う下層絶縁膜16aとその表面全体に形成したエッチングストッパ用絶縁膜16bとその上に前記メモリ領域に対応させて形成した上層絶縁膜16cとからなる積層膜とすることにより、この上部ゲート絶縁膜16の膜厚を半導体層14のメモリ領域対応部分の上において厚くしているため、半導体層14の選択トランジスタT 20領域とメモリトランジスタT 10のゲート電極である下部ゲート電極G 10との間(下部ゲートラインGL 10との間)、および半導体層14のメモリトランジスタT 10領域(下部ゲート絶縁膜13のメモリ領域に対応する部分)と選択トランジスタT 20 ,T 20のゲート電極である上部ゲート電極G 20との間をそれぞれ確実に絶縁分離することが A layer thickness of 13) was thick, further, an upper gate insulating film 16 between the semiconductor layer 14 and the upper gate electrode G 20, was formed on the entire whole lower insulating film 16a to cover its surface of the semiconductor layer 14 etched with a laminated film made of a stopper insulating film 16b and the upper insulating film 16c formed by the so as to correspond to the memory areas thereon, the memory area corresponding portion of the semiconductor layer 14 the thickness of the upper gate insulating film 16 due to the thicker in top of, (between the lower gate line GL 10) between the lower gate electrode G 10 is the gate electrode of the select transistor T 20 region and the memory transistor T 10 of the semiconductor layer 14, and the semiconductor layer be reliably insulated from each between 14 memory transistor T 10 area top gate electrode G 20 is the gate electrode of the selection and (portion corresponding to a memory region of the lower gate insulating film 13) transistors T 20, T 20 of But きる。 Kill. したがって、この薄膜トランジスタメモリによれば、選択トランジスタT 10がメモリトランジスタT 10のゲート電極(下部ゲート電極)G 10に印加するゲート電圧の影響で誤動作することはなく、また、メモリトランジスタT 10が選択トランジスタT 20 ,T 20のゲート電極(上部ゲート電極)G 20に印加するゲート電圧の影響で誤動作することもないから、半導体層14およびソース,ドレイン電極S, Therefore, according to the thin film transistor memory, not the selecting transistor T 10 malfunctions due to the influence of the gate voltage applied to the gate electrode (the lower gate electrode) G 10 of the memory transistor T 10, also the memory transistor T 10 is selected since it is no malfunction under the influence of the gate voltage applied to transistor T 20, the gate electrode of T 20 (upper gate electrode) G 20, the semiconductor layer 14 and the source, drain electrodes S,
Dを共用するメモリトランジスタT 10と選択トランジスタ Selected memory transistor T 10 that share the D transistor
T 20 ,T 20とを積層して構成したものでありながら、メモリトランジスタT 10と選択トランジスタT 20 ,T 20とをそれぞれ正常に動作させて安定した書込み,消去,読出しを行なうことができる。 Yet which was formed by laminating and T 20, T 20, stable address respectively by operating correctly and the memory transistor T 10 and the selection transistor T 20, T 20, erasing, can be read.

しかもこの薄膜トランジスタメモリでは、前記上部ゲート絶縁膜16を、下層絶縁膜16aの表面全体にエッチングストッパ用絶縁膜16bを形成しその上に上層絶縁膜16c Moreover in the thin film transistor memory, the upper gate insulating film 16, the lower insulating film over the surface of 16a to form an etching stopper insulating film 16b upper insulating film 16c is formed thereon
を形成した積層膜としているため、上層絶縁膜16を前記メモリ領域に対応する形状にパターニングするエッチング時に下層絶縁膜16aがダメージを受けることはなく、 Since you are laminated film formed of, never lower insulating film 16a is damaged during the etching to pattern the upper insulating film 16 in a shape corresponding to the memory area,
したがって、膜厚を半導体層14のメモリ領域対応部分の上において厚くした上部ゲート絶縁膜16を歩留よく形成して、薄膜トランジスタメモリの信頼性を向上させることができる。 Accordingly, the upper gate insulating film 16 which is thicker in the upper memory area corresponding portion of the semiconductor layer 14 thickness to yield well formed, it is possible to improve the reliability of the thin film transistor memory.

また、この薄膜トランジスタメモリでは、上部ゲート絶縁膜16のソース,ドレイン電極S,Dのほぼ中央に対向する位置から外側の部分の膜厚も厚くしているため、上部ゲート電極G 20とソース,ドレイン電極S,Dとの間の絶縁耐圧も十分である。 Further, in the thin film transistor memory, the source of the upper gate insulating film 16, the drain electrode S, since the thicker the film thickness of the outer portion from the almost center opposite to the position and D, the upper gate electrode G 20 and the source, drain electrode S, the withstand voltage between the D will suffice.

なお、前記実施例の薄膜トランジスタメモリは、1つのメモリトランジスタT 10に対して2つの選択トランジスタT 20を備えたものであるが、本発明は、1つのメモリトランジスタに対して1つの選択トランジスタを備えた薄膜トランジスタメモリにも適用できる。 Incidentally, the thin film transistor memory of the embodiment has for one memory transistor T 10 is obtained with two select transistors T 20, the present invention is provided with one selection transistor for one memory transistor It can also be applied to a thin film transistor memory.

第6図〜第8図は本発明の第2の実施例を示している。 Figure 6 - Figure 8 shows a second embodiment of the present invention. この実施例の薄膜トランジスタメモリは、1つのメモリトランジスタT 10に対して1つの選択トランジスタT TFT memory of this embodiment, one of the selection transistors T for one memory transistor T 10
20を備えたもので、第6図および第7図は薄膜トランジスタメモリの断面図および平面図であり、第8図は薄膜トランジスタメモリの等価回路図である。 Which was equipped with a 20, FIGS. 6 and 7 is a cross-sectional view and a plan view of the thin film transistor memory, FIG. 8 is an equivalent circuit diagram of the thin film transistor memory.

この実施例の薄膜トランジスタメモリは、メモリトランジスタT 10のゲート電極である下部ゲート電極G 10を、 TFT memory of this embodiment, the lower gate electrode G 10 is the gate electrode of the memory transistor T 10,
基板11上に形成した下部ゲートラインGL 10の上に半導体層14の一部分に対向させて突出形成して、下部ゲート絶縁膜13の下部ゲート電極G 10と対向する部分をメモリ領域とし、前記下部ゲートラインGL 10および下部ゲート電極G 10の上に、下部ゲートラインGL 10を厚く覆い下部ゲート電極G 10は薄く覆う平坦化絶縁膜12を形成して、この平坦化絶縁膜12の上に下部ゲート絶縁膜13を形成し、 And so as to face a portion of the semiconductor layer 14 is formed to project over the lower gate line GL 10 formed on the substrate 11, the lower gate electrode G 10 facing the portion of the lower gate insulating film 13 as a memory area, the lower on the gate line GL 10 and the lower gate electrode G 10, lower gate electrode G 10 covers thickened lower gate line GL 10 is to form a planarization insulating film 12 covering thin, bottom on top of the planarization insulating film 12 the gate insulating film 13 is formed,
かつ選択トランジスタT 20のゲート電極である上部ゲート電極G 20は半導体層14の全体に対向させて形成するとともに、上部ゲート絶縁膜16を、半導体層14の全体を覆う下層絶縁膜16aとその表面全体に形成したエッチングストッパ用絶縁膜16bとその上に前記メモリ領域に対応させて形成した上層絶縁膜16cとからなる積層膜とすることにより、この上部ゲート絶縁膜16の膜厚を前記メモリ領域に対応する部分の上において厚くしたもので、メモリトランジスタT 10は、下部ゲート電極G 10と、平坦化絶縁膜12および下部ゲート絶縁膜13と、半導体層14およびソース,ドレイン電極S,Dとによって構成され、選択トランジスタT 10は、前記半導体層14およびソース,ドレイン電極S,Dと、上部ゲート絶縁膜16の薄膜部分と、 And the upper gate electrode G 20 is the gate electrode of the select transistor T 20 is thereby formed to face the entire semiconductor layer 14, the upper gate insulating film 16, the lower insulating film 16a and the surface covering the entire semiconductor layer 14 with a laminated film made from the entire the formed etching stopper insulating film 16b and the upper insulating film 16c formed by the so as to correspond to the memory areas thereon, said memory area the thickness of the upper gate insulating film 16 which was thicker at top of a portion corresponding to the memory transistor T 10 has a lower gate electrode G 10, a planarizing insulating film 12 and the lower gate insulating film 13, semiconductor layer 14 and the source, drain electrodes S, and D is constituted by the selection transistor T 10, the semiconductor layer 14 and the source, drain electrodes S, and D, a thin portion of the upper gate insulating film 16,
上部ゲート電極G 20とによって構成されている。 It is constituted by an upper gate electrode G 20.

なお、この実施例の薄膜トランジスタメモリは、選択トランジスタT 20を1つとしただけで、基本的な構成は前記第1の実施例と変わらないから、詳細な構造の説明は図に同符号を付して省略する。 Incidentally, the thin film transistor memory of this embodiment, only by one of the selection transistors T 20, since the basic structure is not the same as the first embodiment, detailed description of the structure are denoted by the same reference numerals in FIG. omitted Te. また、この実施例の薄膜トランジスタメモリの書込み,消去,読出しは、第1 Also, the writing of a thin film transistor memory of this example, erase, read, first
の実施例の薄膜トランジスタメモリと同様にして行なうことができる。 It can be carried out in the same manner as the thin film transistor memory embodiment of.

〔発明の効果〕 〔Effect of the invention〕

本発明の薄膜トランジスタメモリは、半導体層の一面側にメモリ用ゲート絶縁膜とメモリ用ゲート電極を形成し、半導体層の他面側に、ソース,ドレイン電極、およびゲート絶縁膜、選択トランジスタ用ゲート電極を形成するので、メモリ用ゲート電極と選択トランジスタ用ゲート電極が積層される構造となり、同一平面に並べて形成する場合に比して面積を小さくすることができる。 TFT memory of the present invention, a gate insulating film and the memory gate electrode for memory formed on one surface side of the semiconductor layer, the other surface of the semiconductor layer, a source, a drain electrode, and the gate insulating film, a gate electrode for the selection transistor since forming a becomes a structure in which the gate electrode and the selection transistor gate electrode for memory are stacked, it is possible to reduce the area as compared with the case of forming side by side on the same plane.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図〜第5図は本発明の第1の実施例を示したもので、第1図および第2図は薄膜トランジスタメモリの断面図および平面図、第3図は薄膜トランジスタメモリの製造工程図、第4図は下部ゲート電極と平坦化絶縁膜の他の形成方法を示す工程図、第5図は薄膜トランジスタメモリの等価回路図である。 Figure 1-Fig. 5 shows a first embodiment of the present invention, FIGS. 1 and 2 are sectional view and a plan view of the thin film transistor memory, Figure 3 is a manufacturing process view of the thin film transistor memory, Figure 4 is a process diagram showing another method of forming a lower gate electrode and the planarization insulating film, Fig. 5 is an equivalent circuit diagram of the thin film transistor memory. 第6図〜第8図は本発明の第2の実施例を示したもので、第6図および第7図は薄膜トランジスタメモリの断面図および平面図、第8図は薄膜トランジスタメモリの等価回路図である。 Figure 6 - Figure 8 is shows a second embodiment of the present invention, FIGS. 6 and 7 are sectional view and a plan view of the thin film transistor memory, FIG. 8 is an equivalent circuit diagram of a thin film transistor memory is there. 第9図は従来の薄膜トランジスタメモリの等価回路図である。 Figure 9 is an equivalent circuit diagram of a conventional thin film transistor memory. 11……基板、T 10 ……メモリ用薄膜トランジスタ、T 20 11 ...... substrate, T 10 ...... memory for thin film transistor, T 20 ...
…選択用薄膜トランジスタ、GL 10 ……下部ゲートライン、G 10 ……下部ゲート電極、12……平坦化絶縁膜、13 ... selection thin film transistor, GL 10 ...... lower gate line, G 10 ...... lower gate electrode, 12 ...... planarization insulating film, 13
……下部ゲート絶縁膜、14……半導体層、15……オーミックコンタクト層、S……ソース電極、D……ドレイン電極、16……上部ゲート絶縁膜、16a……下層絶縁膜、1 ...... lower gate insulating film, 14 ...... semiconductor layer, 15 ...... ohmic contact layer, S ...... source electrode, D ...... drain electrode, 16 ...... upper gate insulating film, 16a ...... lower insulating film, 1
6b……エッチングストッパ用絶縁膜、16c……上層絶縁膜、G 20 ……上部ゲート電極。 6b ...... etching stopper insulating film, 16c ...... upper insulating film, G 20 ...... upper gate electrode.

Claims (1)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】半導体層と、この半導体層の一面側に形成されたメモリ用ゲート絶縁膜と、該半導体層の一面側の該メモリ用ゲート絶縁膜の上部に形成されたメモリ用ゲート電極と、前記半導体層の他面側に形成されたソース、ドレイン電極と、前記半導体層の他面および前記ソース、ドレイン電極を覆って形成され、前記メモリ用ゲート電極領域に対応する部分が他の部分より厚くされたゲート絶縁膜と、該ゲート絶縁膜上に、前記半導体層領域のほぼ全面に対応した領域を含んで形成された選択トランジスタ用ゲート電極とを備えたことを特徴とする薄膜トランジスタメモリ。 And 1. A semiconductor layer, the gate insulating film for a memory formed on one surface side of the semiconductor layer, and the memory gate electrode formed on the upper portion of the memory gate insulating film of one surface side of the semiconductor layer , the other side source formed on the semiconductor layer, and the drain electrode, the other surface and the source of the semiconductor layer is formed over the drain electrode, portions other part corresponding to the gate electrode region for the memory and more thickened gate insulating film, on the gate insulating film, a thin film transistor memory, characterized in that substantially a whole surface is formed to include a region corresponding selection transistor gate electrode of the semiconductor layer region.
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